JPH05119116A - 集積回路評価装置 - Google Patents
集積回路評価装置Info
- Publication number
- JPH05119116A JPH05119116A JP3279103A JP27910391A JPH05119116A JP H05119116 A JPH05119116 A JP H05119116A JP 3279103 A JP3279103 A JP 3279103A JP 27910391 A JP27910391 A JP 27910391A JP H05119116 A JPH05119116 A JP H05119116A
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- JP
- Japan
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- lsi
- test
- measured
- signal
- defective
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- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】
【目的】安価に実現可能な構成により高速LSIに対し
て機能テストを実施でき、設備償却費が少なくて済み、
LSIのテストコストを抑制でき、量産テストに使用す
る際にはLSI単価を抑制し得るLSIテスタを提供す
る。 【構成】良品であることが予め判明している良品LSI
11と被測定LSI12とを同期させて同一のテスト入
力条件下で動作させ、被測定LSIが良品LSIと機能
的に同一動作を行うか否かを判定することにより、被測
定LSIの機能の良否を判定するように構成してなるこ
とを特徴とする。
て機能テストを実施でき、設備償却費が少なくて済み、
LSIのテストコストを抑制でき、量産テストに使用す
る際にはLSI単価を抑制し得るLSIテスタを提供す
る。 【構成】良品であることが予め判明している良品LSI
11と被測定LSI12とを同期させて同一のテスト入
力条件下で動作させ、被測定LSIが良品LSIと機能
的に同一動作を行うか否かを判定することにより、被測
定LSIの機能の良否を判定するように構成してなるこ
とを特徴とする。
Description
【0001】
【産業上の利用分野】本発明は、LSI(大規模集積回
路)デバイスの検査に使用される集積回路評価装置(L
SIテスタ)に係り、特に高速LSIのテストに使用さ
れるテスタに関する。
路)デバイスの検査に使用される集積回路評価装置(L
SIテスタ)に係り、特に高速LSIのテストに使用さ
れるテスタに関する。
【0002】
【従来の技術】従来、LSIの量産後にテストを実施す
る際、動作周波数がfであるLSIに対しては周波数f
以上の入出力処理能力を有するLSIテスタを使用して
いた。このため、動作周波数fが例えば100MHzの
ような高速LSIのテストには、100MHz以上の入
出力処理能力を有するLSIテスタが必要になる。
る際、動作周波数がfであるLSIに対しては周波数f
以上の入出力処理能力を有するLSIテスタを使用して
いた。このため、動作周波数fが例えば100MHzの
ような高速LSIのテストには、100MHz以上の入
出力処理能力を有するLSIテスタが必要になる。
【0003】従って、LSIの周波数能力が高くなる
程、LSIテスタの価格が著しく上昇し、その設備償却
費がLSIのテストコストに反映され、LSI単価の上
昇につながる。このLSI単価の上昇は、LSIの価格
競争力を左右することになり、半導体ビジネス上の大き
な問題になっている。このような傾向は、LSIの急速
な高集積化、高速化の流れから、急激に深刻化してい
る。
程、LSIテスタの価格が著しく上昇し、その設備償却
費がLSIのテストコストに反映され、LSI単価の上
昇につながる。このLSI単価の上昇は、LSIの価格
競争力を左右することになり、半導体ビジネス上の大き
な問題になっている。このような傾向は、LSIの急速
な高集積化、高速化の流れから、急激に深刻化してい
る。
【0004】
【発明が解決しようとする課題】上記したように従来の
LSIテスタは、LSIの周波数能力が高くなるにつれ
て価格が著しく上昇するという問題があった。
LSIテスタは、LSIの周波数能力が高くなるにつれ
て価格が著しく上昇するという問題があった。
【0005】本発明は上記の問題点を解決すべくなされ
たもので、安価に実現可能な構成により高速LSIに対
して機能テストを実施でき、設備償却費が少なくて済
み、LSIのテストコストを抑制でき、量産テストに使
用する際にはLSI単価を抑制し得る集積回路評価装置
を提供することを目的とする。
たもので、安価に実現可能な構成により高速LSIに対
して機能テストを実施でき、設備償却費が少なくて済
み、LSIのテストコストを抑制でき、量産テストに使
用する際にはLSI単価を抑制し得る集積回路評価装置
を提供することを目的とする。
【0006】
【課題を解決するための手段】本発明の集積回路評価装
置は、良品LSIと、この良品LSIおよびテスト対象
となる被測定LSIの動作クロックの原発生源となる低
速クロック信号を発生するための発振装置と、この発振
装置から入力する低速クロック信号を周波数逓倍して高
速クロック信号を生成し、前記良品LSIおよび被測定
LSIに供給する逓倍回路と、前記良品LSIおよび被
測定LSIの機能テストのためのテストシーケンスデー
タを予め格納しておき、上記逓倍回路からの高速クロッ
ク信号に同期してテストシーケンスデータを読み出して
前記良品LSIおよび被測定LSIのテスト入力として
与える高速メモリと、上記被測定LSIの所定の出力端
子からのテスト出力信号を前記逓倍回路からの高速クロ
ック信号に同期して符号化する出力符号化回路とを具備
し、上記出力符号化回路の符号化信号出力信号をモニタ
し、良品LSIのテスト出力信号と比較して被測定LS
Iの良否を判定することを特徴とする。
置は、良品LSIと、この良品LSIおよびテスト対象
となる被測定LSIの動作クロックの原発生源となる低
速クロック信号を発生するための発振装置と、この発振
装置から入力する低速クロック信号を周波数逓倍して高
速クロック信号を生成し、前記良品LSIおよび被測定
LSIに供給する逓倍回路と、前記良品LSIおよび被
測定LSIの機能テストのためのテストシーケンスデー
タを予め格納しておき、上記逓倍回路からの高速クロッ
ク信号に同期してテストシーケンスデータを読み出して
前記良品LSIおよび被測定LSIのテスト入力として
与える高速メモリと、上記被測定LSIの所定の出力端
子からのテスト出力信号を前記逓倍回路からの高速クロ
ック信号に同期して符号化する出力符号化回路とを具備
し、上記出力符号化回路の符号化信号出力信号をモニタ
し、良品LSIのテスト出力信号と比較して被測定LS
Iの良否を判定することを特徴とする。
【0007】
【作用】本発明は、被測定LSIが良品であれば、被測
定LSIは良品LSIと同一の機能動作を行うことに着
目してなされたものであり、被測定LSIと既知の良品
LSIとを同期させて同一のテスト入力条件下で動作さ
せた時、両者が機能的に同一動作を行うか否かによって
被測定LSIの機能の良否を判定するように構成したも
のである。これにより、既知の良品LSIと低速テスタ
との組合わせにより等価的に高速テスタを実現すること
が可能になる。
定LSIは良品LSIと同一の機能動作を行うことに着
目してなされたものであり、被測定LSIと既知の良品
LSIとを同期させて同一のテスト入力条件下で動作さ
せた時、両者が機能的に同一動作を行うか否かによって
被測定LSIの機能の良否を判定するように構成したも
のである。これにより、既知の良品LSIと低速テスタ
との組合わせにより等価的に高速テスタを実現すること
が可能になる。
【0008】従って、本発明のLSIテスタは、安価に
実現可能な構成により高速LSIに対して機能テストを
実施でき、設備償却費が少なくて済み、LSIのテスト
コストを抑制でき、量産テストに使用する際にはLSI
単価を抑制することが可能になる。
実現可能な構成により高速LSIに対して機能テストを
実施でき、設備償却費が少なくて済み、LSIのテスト
コストを抑制でき、量産テストに使用する際にはLSI
単価を抑制することが可能になる。
【0009】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【0010】LSIテストの分類としては、機能テス
ト、AC(交流)テスト、DC(直流)テストがある。
このうち、ACテスト、DCテストは、被測定LSIが
高速であっても、それをテストするためのテスタは高速
である必要がないことはよく知られており、機能テスト
のみがテスタの高速性を要求する。図1は、本発明の一
実施例として、マイクロコンピュータ用LSIの量産後
の機能テストに使用されるLSIテスタの一部を概略的
に示している。
ト、AC(交流)テスト、DC(直流)テストがある。
このうち、ACテスト、DCテストは、被測定LSIが
高速であっても、それをテストするためのテスタは高速
である必要がないことはよく知られており、機能テスト
のみがテスタの高速性を要求する。図1は、本発明の一
実施例として、マイクロコンピュータ用LSIの量産後
の機能テストに使用されるLSIテスタの一部を概略的
に示している。
【0011】テストボード10上に、良品であることが
予め判明している良品LSI11と被測定LSI12と
が装着される。このテストボード10上には、LSIの
動作クロックの原発生源となる低速クロック信号を発生
するための発振装置13と、この発振装置13から入力
する低速クロック信号を周波数逓倍して高速クロック信
号を生成する逓倍回路14と、良品LSI11および被
測定LSI12の機能テスト用のテスト入力データ(入
力テストシーケンス)を予め格納しておき、前記高速ク
ロック信号が供給されてテスト入力データを読み出す高
速メモリ(ICメモリ)15と、前記被測定LSI12
の所定の出力端子(例えばシリアルデータ出力端子)か
らのテスト出力信号を符号化するための出力符号化回路
16が実装されている。また、上記テストボード10上
には、良品LSI11および被測定LSI12の初期化
入力端子、逓倍回路14および高速メモリ15にテスト
ボード外のLSIテスタ系から初期化信号を供給するた
めの配線21が形成されている。さらに、逓倍回路14
から高速クロック信号を良品LSI11および被測定L
SI12のクロック入力端子に共通に供給するための配
線22、逓倍回路14から高速クロック信号を高速メモ
リ15に供給するための配線23、逓倍回路14から高
速クロック信号を出力符号化回路16に供給するための
配線24が形成されている。さらに、前記高速メモリ1
5から読み出されるテスト入力データを良品LSI11
および被測定LSI12のテスト入力端子に共通に供給
するための配線25、前記出力符号化回路16の符号化
出力をテストボード外のLSIテスタ系に出力するため
の配線26が形成されている。
予め判明している良品LSI11と被測定LSI12と
が装着される。このテストボード10上には、LSIの
動作クロックの原発生源となる低速クロック信号を発生
するための発振装置13と、この発振装置13から入力
する低速クロック信号を周波数逓倍して高速クロック信
号を生成する逓倍回路14と、良品LSI11および被
測定LSI12の機能テスト用のテスト入力データ(入
力テストシーケンス)を予め格納しておき、前記高速ク
ロック信号が供給されてテスト入力データを読み出す高
速メモリ(ICメモリ)15と、前記被測定LSI12
の所定の出力端子(例えばシリアルデータ出力端子)か
らのテスト出力信号を符号化するための出力符号化回路
16が実装されている。また、上記テストボード10上
には、良品LSI11および被測定LSI12の初期化
入力端子、逓倍回路14および高速メモリ15にテスト
ボード外のLSIテスタ系から初期化信号を供給するた
めの配線21が形成されている。さらに、逓倍回路14
から高速クロック信号を良品LSI11および被測定L
SI12のクロック入力端子に共通に供給するための配
線22、逓倍回路14から高速クロック信号を高速メモ
リ15に供給するための配線23、逓倍回路14から高
速クロック信号を出力符号化回路16に供給するための
配線24が形成されている。さらに、前記高速メモリ1
5から読み出されるテスト入力データを良品LSI11
および被測定LSI12のテスト入力端子に共通に供給
するための配線25、前記出力符号化回路16の符号化
出力をテストボード外のLSIテスタ系に出力するため
の配線26が形成されている。
【0012】テストボード外のLSIテスタ系には、上
記出力符号化回路16の符号化出力(つまり、被測定L
SI12のテスト出力)と予め判明している良品LSI
11のテスト出力信号とを比較し、被測定LSI12が
良品LSI11と同一動作を行うか否かによって被測定
LSI12の機能の良否を判定する手段(図示せず)が
設けられている。
記出力符号化回路16の符号化出力(つまり、被測定L
SI12のテスト出力)と予め判明している良品LSI
11のテスト出力信号とを比較し、被測定LSI12が
良品LSI11と同一動作を行うか否かによって被測定
LSI12の機能の良否を判定する手段(図示せず)が
設けられている。
【0013】上記LSIテスタによる機能テストに際し
ては、LSIテスタ系から初期化信号が供給され、良品
LSI11、被測定LSI12、逓倍回路14および高
速メモリ15がそれぞれ初期化される。この初期化を解
除した後、逓倍回路14から高速クロック信号が良品L
SI11、被測定LSI12および高速メモリ15に供
給される。この高速メモリ15から高速クロック信号に
同期して読み出されたテストシーケンスデータが良品L
SI11および被測定LSI12に共通に供給される。
これにより、良品LSI11および被測定LSI12
は、同一クロックに同期し、かつ、同一テスト信号が供
給されて動作する。この場合、被測定LSI12が良品
であれば、その動作は良品LSI11と同一である。そ
して、被測定LSI12のテスト出力信号は出力符号化
回路16に入力し、逓倍回路14からの高速クロック信
号に同期して予め決められた規則にしたがって符号化さ
れる。この符号化信号出力は低速信号であり、この信号
をLSIテスタ系でモニタし、予め判明している良品L
SI11のテスト出力信号と比較して被測定LSI12
の良否を判定する。
ては、LSIテスタ系から初期化信号が供給され、良品
LSI11、被測定LSI12、逓倍回路14および高
速メモリ15がそれぞれ初期化される。この初期化を解
除した後、逓倍回路14から高速クロック信号が良品L
SI11、被測定LSI12および高速メモリ15に供
給される。この高速メモリ15から高速クロック信号に
同期して読み出されたテストシーケンスデータが良品L
SI11および被測定LSI12に共通に供給される。
これにより、良品LSI11および被測定LSI12
は、同一クロックに同期し、かつ、同一テスト信号が供
給されて動作する。この場合、被測定LSI12が良品
であれば、その動作は良品LSI11と同一である。そ
して、被測定LSI12のテスト出力信号は出力符号化
回路16に入力し、逓倍回路14からの高速クロック信
号に同期して予め決められた規則にしたがって符号化さ
れる。この符号化信号出力は低速信号であり、この信号
をLSIテスタ系でモニタし、予め判明している良品L
SI11のテスト出力信号と比較して被測定LSI12
の良否を判定する。
【0014】上記実施例のLSIテスタにおいては、被
測定LSI12と既知の良品LSI11とを同期させて
同一のテスト入力条件下で動作させた時、両者が機能的
に同一動作を行うか否かによって被測定LSI12の機
能の良否を判定するように構成したものである。
測定LSI12と既知の良品LSI11とを同期させて
同一のテスト入力条件下で動作させた時、両者が機能的
に同一動作を行うか否かによって被測定LSI12の機
能の良否を判定するように構成したものである。
【0015】この場合、初期化信号、低速クロック信
号、符号化信号出力のみがLSIテスタ系との入出力信
号となり、これらは全て低速信号であるので、低速テス
タを使用可能である。これにより、既知の良品LSI1
1と低速テスタとの組合わせにより等価的に高速テスタ
を実現することが可能になる。
号、符号化信号出力のみがLSIテスタ系との入出力信
号となり、これらは全て低速信号であるので、低速テス
タを使用可能である。これにより、既知の良品LSI1
1と低速テスタとの組合わせにより等価的に高速テスタ
を実現することが可能になる。
【0016】また、テストボード10上の被測定LSI
12以外の構成要素は、全てLSI部品で構成すること
が可能であり、上記実施例のLSIテスタは現在の部品
価格で計算して数十万円程度で実現することが可能であ
り、従来の数億円以上の高速テスタと比較して著しく安
価である。
12以外の構成要素は、全てLSI部品で構成すること
が可能であり、上記実施例のLSIテスタは現在の部品
価格で計算して数十万円程度で実現することが可能であ
り、従来の数億円以上の高速テスタと比較して著しく安
価である。
【0017】従って、上記実施例のLSIテスタによれ
ば、安価に実現可能な構成により高速LSIをテストで
き、設備償却費が少なくて済み、LSIのテストコスト
を抑制でき、量産テストに使用する際にはLSI単価を
抑制することができる。
ば、安価に実現可能な構成により高速LSIをテストで
き、設備償却費が少なくて済み、LSIのテストコスト
を抑制でき、量産テストに使用する際にはLSI単価を
抑制することができる。
【0018】また、上述したようなLSIテスタは、量
産テストに限らず、ユーザーによるLSI受入れ検査、
ユーザーによるLSI使用中のシステム異常発生時にお
けるLSI再検査などに際して使用しても有効である。
このシステム異常発生時におけるLSI再検査に際して
は、前記高速メモリ16にテスト入力データとしてシス
テムプログラムを格納することにより、システムプログ
ラム下における被測定LSIの動作をテストすることが
可能になる。図2は、図1中のテストボード10上にお
ける良品LSI11、被測定LSI12の1つのテスト
入力端子に着目して詳細に示している。
産テストに限らず、ユーザーによるLSI受入れ検査、
ユーザーによるLSI使用中のシステム異常発生時にお
けるLSI再検査などに際して使用しても有効である。
このシステム異常発生時におけるLSI再検査に際して
は、前記高速メモリ16にテスト入力データとしてシス
テムプログラムを格納することにより、システムプログ
ラム下における被測定LSIの動作をテストすることが
可能になる。図2は、図1中のテストボード10上にお
ける良品LSI11、被測定LSI12の1つのテスト
入力端子に着目して詳細に示している。
【0019】ここで、切換え回路(LSIテスタでは、
通常、リレー回路が用いられる。)31および32は、
被測定LSI12のテスト入力端子に対して、前記した
ように機能テスト用のテスト入力データを供給し、また
は、ACテストあるいはDCテスト用の入力電圧を外部
のLSIテスタ系から供給するように切換え得るように
接続されており、テストボード10上に設けられてい
る。
通常、リレー回路が用いられる。)31および32は、
被測定LSI12のテスト入力端子に対して、前記した
ように機能テスト用のテスト入力データを供給し、また
は、ACテストあるいはDCテスト用の入力電圧を外部
のLSIテスタ系から供給するように切換え得るように
接続されており、テストボード10上に設けられてい
る。
【0020】即ち、機能テスト時には、切換え回路31
および32が対応してオン/オフ状態に制御されて前述
したように機能テストを行うことが可能になる。これに
対して、ACテストあるいはDCテスト時には、切換え
回路31および32が対応してオフ/オン状態に制御さ
れ、従来技術通りのACテストあるいはDCテストを行
うことが可能になる。
および32が対応してオン/オフ状態に制御されて前述
したように機能テストを行うことが可能になる。これに
対して、ACテストあるいはDCテスト時には、切換え
回路31および32が対応してオフ/オン状態に制御さ
れ、従来技術通りのACテストあるいはDCテストを行
うことが可能になる。
【0021】
【発明の効果】上述したように本発明の集積回路評価装
置によれば、安価に実現可能な構成により高速LSIに
対して機能テストを実施でき、設備償却費が少なくて済
み、LSIのテストコストを抑制でき、量産テストに使
用する際にはLSI単価を抑制することができる。
置によれば、安価に実現可能な構成により高速LSIに
対して機能テストを実施でき、設備償却費が少なくて済
み、LSIのテストコストを抑制でき、量産テストに使
用する際にはLSI単価を抑制することができる。
【図1】本発明の一実施例に係るLSIテスタの一部を
概略的に示すブロック図。
概略的に示すブロック図。
【図2】図1中のテストボード上における良品LSIお
よび被測定LSIの1つのテスト入力端子に接続されて
いるテスト切換え回路の一例を示す回路図。
よび被測定LSIの1つのテスト入力端子に接続されて
いるテスト切換え回路の一例を示す回路図。
10…テストボード、11…良品LSI、12…被測定
LSI、13…発振装置、14…逓倍回路、15…高速
メモリ、16…出力符号化回路、21〜26…配線、3
1、32…切換え回路。
LSI、13…発振装置、14…逓倍回路、15…高速
メモリ、16…出力符号化回路、21〜26…配線、3
1、32…切換え回路。
Claims (5)
- 【請求項1】 良品LSIと、 この良品LSIおよびテスト対象となる被測定LSIの
動作クロックの原発生源となる低速クロック信号を発生
するための発振装置と、 この発振装置から入力する低速クロック信号を周波数逓
倍して高速クロック信号を生成し、前記良品LSIおよ
び被測定LSIに供給する逓倍回路と、 前記良品LSIおよび被測定LSIの機能テストのため
のテストシーケンスデータを予め格納しておき、上記逓
倍回路からの高速クロック信号に同期してテストシーケ
ンスデータを読み出して前記良品LSIおよび被測定L
SIのテスト入力として与える高速メモリと、 上記被測定LSIの所定の出力端子からのテスト出力信
号を前記逓倍回路からの高速クロック信号に同期して符
号化する出力符号化回路とを具備し、上記出力符号化回
路の符号化信号出力信号をモニタし、良品LSIのテス
ト出力信号と比較して被測定LSIの良否を判定するこ
とを特徴とする集積回路評価装置。 - 【請求項2】 請求項1記載の集積回路評価装置におい
て、前記良品LSI、発振装置、逓倍回路、高速メモリ
および出力符号化回路は、同一テストボード上に実装さ
れ、このテストボード上に前記被測定LSIが装着され
ることを特徴とする集積回路評価装置。 - 【請求項3】 請求項1または2に記載の集積回路評価
装置において、前記被測定LSIの所定の出力端子はシ
リアルデータ出力端子であることを特徴とする集積回路
評価装置。 - 【請求項4】 請求項2または3に記載の集積回路評価
装置において、さらに、前記テストボード上に設けら
れ、前記被測定LSIのテスト入力端子に対して、機能
テスト用のテストシーケンスデータを供給し、または、
ACテストあるいはDCテスト用の入力電圧を供給する
ように切換え得るように接続された切換え回路を具備す
ることを特徴とする集積回路評価装置。 - 【請求項5】 請求項1乃至4のいずれか1項に記載の
集積回路評価装置において、前記良品LSIおよび被測
定LSIはマイクロコンピュータであることを特徴とす
る集積回路評価装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3279103A JPH05119116A (ja) | 1991-10-25 | 1991-10-25 | 集積回路評価装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3279103A JPH05119116A (ja) | 1991-10-25 | 1991-10-25 | 集積回路評価装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05119116A true JPH05119116A (ja) | 1993-05-18 |
Family
ID=17606461
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3279103A Pending JPH05119116A (ja) | 1991-10-25 | 1991-10-25 | 集積回路評価装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05119116A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0802418A2 (en) * | 1996-04-18 | 1997-10-22 | Motorola, Inc. | Method for high-speed testing a semiconductor device |
WO2003032000A1 (fr) * | 2001-10-05 | 2003-04-17 | Matsushita Electric Industrial Co., Ltd. | Procede et systeme de verification d'une lsi, et appareil d'essai de la lsi |
DE102010006219A1 (de) | 2009-01-29 | 2010-09-16 | Nec Electronics Corp., Kawasaki | Gerät und Verfahren zur Fehleranalyse |
-
1991
- 1991-10-25 JP JP3279103A patent/JPH05119116A/ja active Pending
Cited By (6)
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WO2003032000A1 (fr) * | 2001-10-05 | 2003-04-17 | Matsushita Electric Industrial Co., Ltd. | Procede et systeme de verification d'une lsi, et appareil d'essai de la lsi |
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