JPH05119116A - 集積回路評価装置 - Google Patents
集積回路評価装置Info
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- JPH05119116A JPH05119116A JP3279103A JP27910391A JPH05119116A JP H05119116 A JPH05119116 A JP H05119116A JP 3279103 A JP3279103 A JP 3279103A JP 27910391 A JP27910391 A JP 27910391A JP H05119116 A JPH05119116 A JP H05119116A
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- Japan
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- lsi
- test
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Abstract
(57)【要約】
【目的】安価に実現可能な構成により高速ＬＳＩに対し
て機能テストを実施でき、設備償却費が少なくて済み、
ＬＳＩのテストコストを抑制でき、量産テストに使用す
る際にはＬＳＩ単価を抑制し得るＬＳＩテスタを提供す
る。 【構成】良品であることが予め判明している良品ＬＳＩ
１１と被測定ＬＳＩ１２とを同期させて同一のテスト入
力条件下で動作させ、被測定ＬＳＩが良品ＬＳＩと機能
的に同一動作を行うか否かを判定することにより、被測
定ＬＳＩの機能の良否を判定するように構成してなるこ
とを特徴とする。
て機能テストを実施でき、設備償却費が少なくて済み、
ＬＳＩのテストコストを抑制でき、量産テストに使用す
る際にはＬＳＩ単価を抑制し得るＬＳＩテスタを提供す
る。 【構成】良品であることが予め判明している良品ＬＳＩ
１１と被測定ＬＳＩ１２とを同期させて同一のテスト入
力条件下で動作させ、被測定ＬＳＩが良品ＬＳＩと機能
的に同一動作を行うか否かを判定することにより、被測
定ＬＳＩの機能の良否を判定するように構成してなるこ
とを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ（大規模集積回
路）デバイスの検査に使用される集積回路評価装置（Ｌ
ＳＩテスタ）に係り、特に高速ＬＳＩのテストに使用さ
れるテスタに関する。
路）デバイスの検査に使用される集積回路評価装置（Ｌ
ＳＩテスタ）に係り、特に高速ＬＳＩのテストに使用さ
れるテスタに関する。
【０００２】
【従来の技術】従来、ＬＳＩの量産後にテストを実施す
る際、動作周波数がｆであるＬＳＩに対しては周波数ｆ
以上の入出力処理能力を有するＬＳＩテスタを使用して
いた。このため、動作周波数ｆが例えば１００ＭＨｚの
ような高速ＬＳＩのテストには、１００ＭＨｚ以上の入
出力処理能力を有するＬＳＩテスタが必要になる。
る際、動作周波数がｆであるＬＳＩに対しては周波数ｆ
以上の入出力処理能力を有するＬＳＩテスタを使用して
いた。このため、動作周波数ｆが例えば１００ＭＨｚの
ような高速ＬＳＩのテストには、１００ＭＨｚ以上の入
出力処理能力を有するＬＳＩテスタが必要になる。
【０００３】従って、ＬＳＩの周波数能力が高くなる
程、ＬＳＩテスタの価格が著しく上昇し、その設備償却
費がＬＳＩのテストコストに反映され、ＬＳＩ単価の上
昇につながる。このＬＳＩ単価の上昇は、ＬＳＩの価格
競争力を左右することになり、半導体ビジネス上の大き
な問題になっている。このような傾向は、ＬＳＩの急速
な高集積化、高速化の流れから、急激に深刻化してい
る。
程、ＬＳＩテスタの価格が著しく上昇し、その設備償却
費がＬＳＩのテストコストに反映され、ＬＳＩ単価の上
昇につながる。このＬＳＩ単価の上昇は、ＬＳＩの価格
競争力を左右することになり、半導体ビジネス上の大き
な問題になっている。このような傾向は、ＬＳＩの急速
な高集積化、高速化の流れから、急激に深刻化してい
る。
【０００４】
【発明が解決しようとする課題】上記したように従来の
ＬＳＩテスタは、ＬＳＩの周波数能力が高くなるにつれ
て価格が著しく上昇するという問題があった。
ＬＳＩテスタは、ＬＳＩの周波数能力が高くなるにつれ
て価格が著しく上昇するという問題があった。
【０００５】本発明は上記の問題点を解決すべくなされ
たもので、安価に実現可能な構成により高速ＬＳＩに対
して機能テストを実施でき、設備償却費が少なくて済
み、ＬＳＩのテストコストを抑制でき、量産テストに使
用する際にはＬＳＩ単価を抑制し得る集積回路評価装置
を提供することを目的とする。
たもので、安価に実現可能な構成により高速ＬＳＩに対
して機能テストを実施でき、設備償却費が少なくて済
み、ＬＳＩのテストコストを抑制でき、量産テストに使
用する際にはＬＳＩ単価を抑制し得る集積回路評価装置
を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の集積回路評価装
置は、良品ＬＳＩと、この良品ＬＳＩおよびテスト対象
となる被測定ＬＳＩの動作クロックの原発生源となる低
速クロック信号を発生するための発振装置と、この発振
装置から入力する低速クロック信号を周波数逓倍して高
速クロック信号を生成し、前記良品ＬＳＩおよび被測定
ＬＳＩに供給する逓倍回路と、前記良品ＬＳＩおよび被
測定ＬＳＩの機能テストのためのテストシーケンスデー
タを予め格納しておき、上記逓倍回路からの高速クロッ
ク信号に同期してテストシーケンスデータを読み出して
前記良品ＬＳＩおよび被測定ＬＳＩのテスト入力として
与える高速メモリと、上記被測定ＬＳＩの所定の出力端
子からのテスト出力信号を前記逓倍回路からの高速クロ
ック信号に同期して符号化する出力符号化回路とを具備
し、上記出力符号化回路の符号化信号出力信号をモニタ
し、良品ＬＳＩのテスト出力信号と比較して被測定ＬＳ
Ｉの良否を判定することを特徴とする。
置は、良品ＬＳＩと、この良品ＬＳＩおよびテスト対象
となる被測定ＬＳＩの動作クロックの原発生源となる低
速クロック信号を発生するための発振装置と、この発振
装置から入力する低速クロック信号を周波数逓倍して高
速クロック信号を生成し、前記良品ＬＳＩおよび被測定
ＬＳＩに供給する逓倍回路と、前記良品ＬＳＩおよび被
測定ＬＳＩの機能テストのためのテストシーケンスデー
タを予め格納しておき、上記逓倍回路からの高速クロッ
ク信号に同期してテストシーケンスデータを読み出して
前記良品ＬＳＩおよび被測定ＬＳＩのテスト入力として
与える高速メモリと、上記被測定ＬＳＩの所定の出力端
子からのテスト出力信号を前記逓倍回路からの高速クロ
ック信号に同期して符号化する出力符号化回路とを具備
し、上記出力符号化回路の符号化信号出力信号をモニタ
し、良品ＬＳＩのテスト出力信号と比較して被測定ＬＳ
Ｉの良否を判定することを特徴とする。
【０００７】
【作用】本発明は、被測定ＬＳＩが良品であれば、被測
定ＬＳＩは良品ＬＳＩと同一の機能動作を行うことに着
目してなされたものであり、被測定ＬＳＩと既知の良品
ＬＳＩとを同期させて同一のテスト入力条件下で動作さ
せた時、両者が機能的に同一動作を行うか否かによって
被測定ＬＳＩの機能の良否を判定するように構成したも
のである。これにより、既知の良品ＬＳＩと低速テスタ
との組合わせにより等価的に高速テスタを実現すること
が可能になる。
定ＬＳＩは良品ＬＳＩと同一の機能動作を行うことに着
目してなされたものであり、被測定ＬＳＩと既知の良品
ＬＳＩとを同期させて同一のテスト入力条件下で動作さ
せた時、両者が機能的に同一動作を行うか否かによって
被測定ＬＳＩの機能の良否を判定するように構成したも
のである。これにより、既知の良品ＬＳＩと低速テスタ
との組合わせにより等価的に高速テスタを実現すること
が可能になる。
【０００８】従って、本発明のＬＳＩテスタは、安価に
実現可能な構成により高速ＬＳＩに対して機能テストを
実施でき、設備償却費が少なくて済み、ＬＳＩのテスト
コストを抑制でき、量産テストに使用する際にはＬＳＩ
単価を抑制することが可能になる。
実現可能な構成により高速ＬＳＩに対して機能テストを
実施でき、設備償却費が少なくて済み、ＬＳＩのテスト
コストを抑制でき、量産テストに使用する際にはＬＳＩ
単価を抑制することが可能になる。
【０００９】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１０】ＬＳＩテストの分類としては、機能テス
ト、ＡＣ（交流）テスト、ＤＣ（直流）テストがある。
このうち、ＡＣテスト、ＤＣテストは、被測定ＬＳＩが
高速であっても、それをテストするためのテスタは高速
である必要がないことはよく知られており、機能テスト
のみがテスタの高速性を要求する。図１は、本発明の一
実施例として、マイクロコンピュータ用ＬＳＩの量産後
の機能テストに使用されるＬＳＩテスタの一部を概略的
に示している。
ト、ＡＣ（交流）テスト、ＤＣ（直流）テストがある。
このうち、ＡＣテスト、ＤＣテストは、被測定ＬＳＩが
高速であっても、それをテストするためのテスタは高速
である必要がないことはよく知られており、機能テスト
のみがテスタの高速性を要求する。図１は、本発明の一
実施例として、マイクロコンピュータ用ＬＳＩの量産後
の機能テストに使用されるＬＳＩテスタの一部を概略的
に示している。
【００１１】テストボード１０上に、良品であることが
予め判明している良品ＬＳＩ１１と被測定ＬＳＩ１２と
が装着される。このテストボード１０上には、ＬＳＩの
動作クロックの原発生源となる低速クロック信号を発生
するための発振装置１３と、この発振装置１３から入力
する低速クロック信号を周波数逓倍して高速クロック信
号を生成する逓倍回路１４と、良品ＬＳＩ１１および被
測定ＬＳＩ１２の機能テスト用のテスト入力データ（入
力テストシーケンス）を予め格納しておき、前記高速ク
ロック信号が供給されてテスト入力データを読み出す高
速メモリ（ＩＣメモリ）１５と、前記被測定ＬＳＩ１２
の所定の出力端子（例えばシリアルデータ出力端子）か
らのテスト出力信号を符号化するための出力符号化回路
１６が実装されている。また、上記テストボード１０上
には、良品ＬＳＩ１１および被測定ＬＳＩ１２の初期化
入力端子、逓倍回路１４および高速メモリ１５にテスト
ボード外のＬＳＩテスタ系から初期化信号を供給するた
めの配線２１が形成されている。さらに、逓倍回路１４
から高速クロック信号を良品ＬＳＩ１１および被測定Ｌ
ＳＩ１２のクロック入力端子に共通に供給するための配
線２２、逓倍回路１４から高速クロック信号を高速メモ
リ１５に供給するための配線２３、逓倍回路１４から高
速クロック信号を出力符号化回路１６に供給するための
配線２４が形成されている。さらに、前記高速メモリ１
５から読み出されるテスト入力データを良品ＬＳＩ１１
および被測定ＬＳＩ１２のテスト入力端子に共通に供給
するための配線２５、前記出力符号化回路１６の符号化
出力をテストボード外のＬＳＩテスタ系に出力するため
の配線２６が形成されている。
予め判明している良品ＬＳＩ１１と被測定ＬＳＩ１２と
が装着される。このテストボード１０上には、ＬＳＩの
動作クロックの原発生源となる低速クロック信号を発生
するための発振装置１３と、この発振装置１３から入力
する低速クロック信号を周波数逓倍して高速クロック信
号を生成する逓倍回路１４と、良品ＬＳＩ１１および被
測定ＬＳＩ１２の機能テスト用のテスト入力データ（入
力テストシーケンス）を予め格納しておき、前記高速ク
ロック信号が供給されてテスト入力データを読み出す高
速メモリ（ＩＣメモリ）１５と、前記被測定ＬＳＩ１２
の所定の出力端子（例えばシリアルデータ出力端子）か
らのテスト出力信号を符号化するための出力符号化回路
１６が実装されている。また、上記テストボード１０上
には、良品ＬＳＩ１１および被測定ＬＳＩ１２の初期化
入力端子、逓倍回路１４および高速メモリ１５にテスト
ボード外のＬＳＩテスタ系から初期化信号を供給するた
めの配線２１が形成されている。さらに、逓倍回路１４
から高速クロック信号を良品ＬＳＩ１１および被測定Ｌ
ＳＩ１２のクロック入力端子に共通に供給するための配
線２２、逓倍回路１４から高速クロック信号を高速メモ
リ１５に供給するための配線２３、逓倍回路１４から高
速クロック信号を出力符号化回路１６に供給するための
配線２４が形成されている。さらに、前記高速メモリ１
５から読み出されるテスト入力データを良品ＬＳＩ１１
および被測定ＬＳＩ１２のテスト入力端子に共通に供給
するための配線２５、前記出力符号化回路１６の符号化
出力をテストボード外のＬＳＩテスタ系に出力するため
の配線２６が形成されている。
【００１２】テストボード外のＬＳＩテスタ系には、上
記出力符号化回路１６の符号化出力（つまり、被測定Ｌ
ＳＩ１２のテスト出力）と予め判明している良品ＬＳＩ
１１のテスト出力信号とを比較し、被測定ＬＳＩ１２が
良品ＬＳＩ１１と同一動作を行うか否かによって被測定
ＬＳＩ１２の機能の良否を判定する手段（図示せず）が
設けられている。
記出力符号化回路１６の符号化出力（つまり、被測定Ｌ
ＳＩ１２のテスト出力）と予め判明している良品ＬＳＩ
１１のテスト出力信号とを比較し、被測定ＬＳＩ１２が
良品ＬＳＩ１１と同一動作を行うか否かによって被測定
ＬＳＩ１２の機能の良否を判定する手段（図示せず）が
設けられている。
【００１３】上記ＬＳＩテスタによる機能テストに際し
ては、ＬＳＩテスタ系から初期化信号が供給され、良品
ＬＳＩ１１、被測定ＬＳＩ１２、逓倍回路１４および高
速メモリ１５がそれぞれ初期化される。この初期化を解
除した後、逓倍回路１４から高速クロック信号が良品Ｌ
ＳＩ１１、被測定ＬＳＩ１２および高速メモリ１５に供
給される。この高速メモリ１５から高速クロック信号に
同期して読み出されたテストシーケンスデータが良品Ｌ
ＳＩ１１および被測定ＬＳＩ１２に共通に供給される。
これにより、良品ＬＳＩ１１および被測定ＬＳＩ１２
は、同一クロックに同期し、かつ、同一テスト信号が供
給されて動作する。この場合、被測定ＬＳＩ１２が良品
であれば、その動作は良品ＬＳＩ１１と同一である。そ
して、被測定ＬＳＩ１２のテスト出力信号は出力符号化
回路１６に入力し、逓倍回路１４からの高速クロック信
号に同期して予め決められた規則にしたがって符号化さ
れる。この符号化信号出力は低速信号であり、この信号
をＬＳＩテスタ系でモニタし、予め判明している良品Ｌ
ＳＩ１１のテスト出力信号と比較して被測定ＬＳＩ１２
の良否を判定する。
ては、ＬＳＩテスタ系から初期化信号が供給され、良品
ＬＳＩ１１、被測定ＬＳＩ１２、逓倍回路１４および高
速メモリ１５がそれぞれ初期化される。この初期化を解
除した後、逓倍回路１４から高速クロック信号が良品Ｌ
ＳＩ１１、被測定ＬＳＩ１２および高速メモリ１５に供
給される。この高速メモリ１５から高速クロック信号に
同期して読み出されたテストシーケンスデータが良品Ｌ
ＳＩ１１および被測定ＬＳＩ１２に共通に供給される。
これにより、良品ＬＳＩ１１および被測定ＬＳＩ１２
は、同一クロックに同期し、かつ、同一テスト信号が供
給されて動作する。この場合、被測定ＬＳＩ１２が良品
であれば、その動作は良品ＬＳＩ１１と同一である。そ
して、被測定ＬＳＩ１２のテスト出力信号は出力符号化
回路１６に入力し、逓倍回路１４からの高速クロック信
号に同期して予め決められた規則にしたがって符号化さ
れる。この符号化信号出力は低速信号であり、この信号
をＬＳＩテスタ系でモニタし、予め判明している良品Ｌ
ＳＩ１１のテスト出力信号と比較して被測定ＬＳＩ１２
の良否を判定する。
【００１４】上記実施例のＬＳＩテスタにおいては、被
測定ＬＳＩ１２と既知の良品ＬＳＩ１１とを同期させて
同一のテスト入力条件下で動作させた時、両者が機能的
に同一動作を行うか否かによって被測定ＬＳＩ１２の機
能の良否を判定するように構成したものである。
測定ＬＳＩ１２と既知の良品ＬＳＩ１１とを同期させて
同一のテスト入力条件下で動作させた時、両者が機能的
に同一動作を行うか否かによって被測定ＬＳＩ１２の機
能の良否を判定するように構成したものである。
【００１５】この場合、初期化信号、低速クロック信
号、符号化信号出力のみがＬＳＩテスタ系との入出力信
号となり、これらは全て低速信号であるので、低速テス
タを使用可能である。これにより、既知の良品ＬＳＩ１
１と低速テスタとの組合わせにより等価的に高速テスタ
を実現することが可能になる。
号、符号化信号出力のみがＬＳＩテスタ系との入出力信
号となり、これらは全て低速信号であるので、低速テス
タを使用可能である。これにより、既知の良品ＬＳＩ１
１と低速テスタとの組合わせにより等価的に高速テスタ
を実現することが可能になる。
【００１６】また、テストボード１０上の被測定ＬＳＩ
１２以外の構成要素は、全てＬＳＩ部品で構成すること
が可能であり、上記実施例のＬＳＩテスタは現在の部品
価格で計算して数十万円程度で実現することが可能であ
り、従来の数億円以上の高速テスタと比較して著しく安
価である。
１２以外の構成要素は、全てＬＳＩ部品で構成すること
が可能であり、上記実施例のＬＳＩテスタは現在の部品
価格で計算して数十万円程度で実現することが可能であ
り、従来の数億円以上の高速テスタと比較して著しく安
価である。
【００１７】従って、上記実施例のＬＳＩテスタによれ
ば、安価に実現可能な構成により高速ＬＳＩをテストで
き、設備償却費が少なくて済み、ＬＳＩのテストコスト
を抑制でき、量産テストに使用する際にはＬＳＩ単価を
抑制することができる。
ば、安価に実現可能な構成により高速ＬＳＩをテストで
き、設備償却費が少なくて済み、ＬＳＩのテストコスト
を抑制でき、量産テストに使用する際にはＬＳＩ単価を
抑制することができる。
【００１８】また、上述したようなＬＳＩテスタは、量
産テストに限らず、ユーザーによるＬＳＩ受入れ検査、
ユーザーによるＬＳＩ使用中のシステム異常発生時にお
けるＬＳＩ再検査などに際して使用しても有効である。
このシステム異常発生時におけるＬＳＩ再検査に際して
は、前記高速メモリ１６にテスト入力データとしてシス
テムプログラムを格納することにより、システムプログ
ラム下における被測定ＬＳＩの動作をテストすることが
可能になる。図２は、図１中のテストボード１０上にお
ける良品ＬＳＩ１１、被測定ＬＳＩ１２の１つのテスト
入力端子に着目して詳細に示している。
産テストに限らず、ユーザーによるＬＳＩ受入れ検査、
ユーザーによるＬＳＩ使用中のシステム異常発生時にお
けるＬＳＩ再検査などに際して使用しても有効である。
このシステム異常発生時におけるＬＳＩ再検査に際して
は、前記高速メモリ１６にテスト入力データとしてシス
テムプログラムを格納することにより、システムプログ
ラム下における被測定ＬＳＩの動作をテストすることが
可能になる。図２は、図１中のテストボード１０上にお
ける良品ＬＳＩ１１、被測定ＬＳＩ１２の１つのテスト
入力端子に着目して詳細に示している。
【００１９】ここで、切換え回路（ＬＳＩテスタでは、
通常、リレー回路が用いられる。）３１および３２は、
被測定ＬＳＩ１２のテスト入力端子に対して、前記した
ように機能テスト用のテスト入力データを供給し、また
は、ＡＣテストあるいはＤＣテスト用の入力電圧を外部
のＬＳＩテスタ系から供給するように切換え得るように
接続されており、テストボード１０上に設けられてい
る。
通常、リレー回路が用いられる。）３１および３２は、
被測定ＬＳＩ１２のテスト入力端子に対して、前記した
ように機能テスト用のテスト入力データを供給し、また
は、ＡＣテストあるいはＤＣテスト用の入力電圧を外部
のＬＳＩテスタ系から供給するように切換え得るように
接続されており、テストボード１０上に設けられてい
る。
【００２０】即ち、機能テスト時には、切換え回路３１
および３２が対応してオン／オフ状態に制御されて前述
したように機能テストを行うことが可能になる。これに
対して、ＡＣテストあるいはＤＣテスト時には、切換え
回路３１および３２が対応してオフ／オン状態に制御さ
れ、従来技術通りのＡＣテストあるいはＤＣテストを行
うことが可能になる。
および３２が対応してオン／オフ状態に制御されて前述
したように機能テストを行うことが可能になる。これに
対して、ＡＣテストあるいはＤＣテスト時には、切換え
回路３１および３２が対応してオフ／オン状態に制御さ
れ、従来技術通りのＡＣテストあるいはＤＣテストを行
うことが可能になる。
【００２１】
【発明の効果】上述したように本発明の集積回路評価装
置によれば、安価に実現可能な構成により高速ＬＳＩに
対して機能テストを実施でき、設備償却費が少なくて済
み、ＬＳＩのテストコストを抑制でき、量産テストに使
用する際にはＬＳＩ単価を抑制することができる。
置によれば、安価に実現可能な構成により高速ＬＳＩに
対して機能テストを実施でき、設備償却費が少なくて済
み、ＬＳＩのテストコストを抑制でき、量産テストに使
用する際にはＬＳＩ単価を抑制することができる。
【図１】本発明の一実施例に係るＬＳＩテスタの一部を
概略的に示すブロック図。
概略的に示すブロック図。
【図２】図１中のテストボード上における良品ＬＳＩお
よび被測定ＬＳＩの１つのテスト入力端子に接続されて
いるテスト切換え回路の一例を示す回路図。
よび被測定ＬＳＩの１つのテスト入力端子に接続されて
いるテスト切換え回路の一例を示す回路図。
１０…テストボード、１１…良品ＬＳＩ、１２…被測定
ＬＳＩ、１３…発振装置、１４…逓倍回路、１５…高速
メモリ、１６…出力符号化回路、２１〜２６…配線、３
１、３２…切換え回路。
ＬＳＩ、１３…発振装置、１４…逓倍回路、１５…高速
メモリ、１６…出力符号化回路、２１〜２６…配線、３
１、３２…切換え回路。
Claims (5)
- 【請求項１】 良品ＬＳＩと、 この良品ＬＳＩおよびテスト対象となる被測定ＬＳＩの
動作クロックの原発生源となる低速クロック信号を発生
するための発振装置と、 この発振装置から入力する低速クロック信号を周波数逓
倍して高速クロック信号を生成し、前記良品ＬＳＩおよ
び被測定ＬＳＩに供給する逓倍回路と、 前記良品ＬＳＩおよび被測定ＬＳＩの機能テストのため
のテストシーケンスデータを予め格納しておき、上記逓
倍回路からの高速クロック信号に同期してテストシーケ
ンスデータを読み出して前記良品ＬＳＩおよび被測定Ｌ
ＳＩのテスト入力として与える高速メモリと、 上記被測定ＬＳＩの所定の出力端子からのテスト出力信
号を前記逓倍回路からの高速クロック信号に同期して符
号化する出力符号化回路とを具備し、上記出力符号化回
路の符号化信号出力信号をモニタし、良品ＬＳＩのテス
ト出力信号と比較して被測定ＬＳＩの良否を判定するこ
とを特徴とする集積回路評価装置。 - 【請求項２】 請求項１記載の集積回路評価装置におい
て、前記良品ＬＳＩ、発振装置、逓倍回路、高速メモリ
および出力符号化回路は、同一テストボード上に実装さ
れ、このテストボード上に前記被測定ＬＳＩが装着され
ることを特徴とする集積回路評価装置。 - 【請求項３】 請求項１または２に記載の集積回路評価
装置において、前記被測定ＬＳＩの所定の出力端子はシ
リアルデータ出力端子であることを特徴とする集積回路
評価装置。 - 【請求項４】 請求項２または３に記載の集積回路評価
装置において、さらに、前記テストボード上に設けら
れ、前記被測定ＬＳＩのテスト入力端子に対して、機能
テスト用のテストシーケンスデータを供給し、または、
ＡＣテストあるいはＤＣテスト用の入力電圧を供給する
ように切換え得るように接続された切換え回路を具備す
ることを特徴とする集積回路評価装置。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
集積回路評価装置において、前記良品ＬＳＩおよび被測
定ＬＳＩはマイクロコンピュータであることを特徴とす
る集積回路評価装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3279103A JPH05119116A (ja) | 1991-10-25 | 1991-10-25 | 集積回路評価装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3279103A JPH05119116A (ja) | 1991-10-25 | 1991-10-25 | 集積回路評価装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05119116A true JPH05119116A (ja) | 1993-05-18 |
Family
ID=17606461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3279103A Pending JPH05119116A (ja) | 1991-10-25 | 1991-10-25 | 集積回路評価装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05119116A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0802418A2 (en) * | 1996-04-18 | 1997-10-22 | Motorola, Inc. | Method for high-speed testing a semiconductor device |
| WO2003032000A1 (fr) * | 2001-10-05 | 2003-04-17 | Matsushita Electric Industrial Co., Ltd. | Procede et systeme de verification d'une lsi, et appareil d'essai de la lsi |
| DE102010006219A1 (de) | 2009-01-29 | 2010-09-16 | Nec Electronics Corp., Kawasaki | Gerät und Verfahren zur Fehleranalyse |
-
1991
- 1991-10-25 JP JP3279103A patent/JPH05119116A/ja active Pending
Cited By (6)
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