JP3857757B2 - 集積回路テスト装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、集積回路テスト装置に関し、より詳細には非常に速いクロック速度でテストする集積回路テスト装置に関する。
【０００２】
【発明が解決しようとする課題】
集積回路デバイスを製造するとき、これらのデバイスはシリコンウェハーの大型基板の上に多数つくられる。個々の集積回路デバイスは大型シリコンウェハーから切断される。得られた各デバイスは、デバイス仕様によって決まる目的を持った独自のチップである。個々のデバイスが仕様通りに機能できないという可能性がある。このような不良デバイスを識別するには、そのデバイスに一連のテストを実行して、そのデバイス独自の仕様を満足することを検証する。テストするデバイスは、マイクロプロセッサ、メモリあるいはモジュールでもよい。
【０００３】
現在でも集積回路をテストするためには、テスト装置とテスト手順が使用されるが、これらのテスト装置やテスト手順は約１５年前に使用されたものと非常によく似ている。電子機器の大型の箱、つまりテスタにはドライバとクロックエッジコントローラを備えたテスタ論理が含まれている。ドライバの出力は、同軸ケーブルを介してテスト盤のデバイスソケットに接続されている。テストするためには、集積回路デバイスをソケットに挿入する。１つのテスタに制御されて一度にいくつかのデバイスをテストすることができれば、テスタの時間を節約することになる。テスタにはそれぞれ約２百万ドルの費用がかかるから、テスタの時間を節約できることは重要である。
【０００４】
普通、テスタには中央処理装置が含まれており、この中央処理装置は、電気的にレジスタと接続されるいくつかのアルゴリズム発生器を制御する。これらのレジスタは、データパルスの正確なタイミングを保証するエッジコントローラの制御のもとにデバイスにデータを出力する。中央処理装置は、デバイスに対して所期のテストを実行する完全なプログラミング能力を備えている。いくつかの集積回路のテストを並行して実行するため、十分なメモリ、モニタ、ハードディスク、エントリシステムが備えられている。テスタのドライバは、長さが数十センチメートルあってもよいケーブルを介してレベル変換器に接続されている。このレベル変換器は、これも長さが数十センチメートルあってもよい別のケーブルを介してテスト盤のソケットに接続されている。
【０００５】
テスタが１０ＭＨｚで動作している場合、接続ケーブルの長さが重要になることはない。たとえば、同軸ケーブルの長さが約３センチメートル異なると、１００ナノセコンドのタイムスロットにおいて１００ピコセコンドの差が生じるが、全部ではないにせよ、ほとんどのテストに対してこの差は無視できるかまたは意味を持たない。
【０００６】
テストするデバイスによっては、パッケージに組込む前または後でテストを実行することができる。ある種の集積回路は、組立の前と後でテストされる。テストにはいろいろなタイプがある。パワーテストは、短絡回路または他の低インピーダンスの故障のためデバイスが燃えてしまわないことを検証する。機能テストは、デバイスがデバイス仕様通りに機能することを検証する。スピードテストは、デバイスが指定された速度で動作することを検証する。また外部電源からの入力、タイミング、バイアス電圧を変えて、デバイスがそのデバイス仕様で許される変動に耐えるかどうかを調べる。
【０００７】
現在のところ、既存のテスタを調整して、より速くより速いスピードでテストを実行するするようにしている。性能を向上した新型テスタを使用しなければならないときは、いつも以前のテストスピードよりも約２０パーセント以上クロックスピードが速められる。このようにテストスピードを速くするには、高額で望ましくない取替え投資が必要になる。
【０００８】
新しく設計されるデバイスは、２５０ＭＨｚのクロックでかつ４ナノセコンドのタイムスロットで動作する。これらのデバイスには、１ナノセコンドのセットアップ時間と保持時間がある。ケーブルの長さが３センチメートル変わると、タイムスロットの中で１００ピコセコンドの差が生じることを前に述べた。この差はタイムスロットの約１０パーセントであるから、非常に重要な意味を持つことになる。
【０００９】
近い将来において、デバイスは、２ナノセコンドのタイムスロットを使用して、さらに高速で動作するであろう。そうするとケーブルの長さに前記の差があると、タイムスロットに２０パーセントから２５パーセントの変化が生じることになる。それだけ変化すると、デバイスを効率的にテストできるか否かが問題になる。これは、タイミングの問題とともにテスタの取替え費用に対する解決策を必要とする課題である。
【００１０】
【課題を解決する手段】
これらの課題は、複数のマイクロコンピュータを含む集積回路デバイステスト装置によって解決される。各マイクロコンピュータは、個別のテストソケットを介して、テストソケットに挿入されている個別の集積回路デバイスに直接結合される。集積回路デバイステスタは、複数のマイクロコンピュータに呼出されて、デバイステスタと複数のマイクロコンピュータとの間で情報を送る。各マイクロコンピュータは、対応する集積回路デバイスに関するテストルーチンを実行し、テストルーチンの結果を選択してテスタに送る命令とデータとを含んでいる。
【００１１】
【発明の実施の形態】
添付の図面を参照して、本発明の実施例に関する以下の詳細な説明を読むことにより本発明をより良く理解することができるであろう。
【００１２】
図１を参照すると、それぞれテストソケット３０、３１に挿入または搭載された集積回路デバイス２４、２５を含む集積回路デバイステスタ２０が示されている。テストソケット３０、３１は、テストハンドラ盤３５の１側に取付られている。テストハンドラ盤３５の他側にはマイクロコンピュータソケット４０、４１があり、入出力バッファ４８、４９とともにマイクロコンピュータデバイス４４、４５がそれぞれ挿入されている。マイクロコンピュータ４４、４５に固有なリード線が、それぞれマイクロコンピュータソケット４０、４１とテストソケット３０、３１とを介して集積回路デバイス２４、２５に接続されている。マイクロコンピュータの位置の間に複数の破線が示されているが、これらの破線は、マイクロコンピュータと集積回路デバイスとがシリアルループ構成で挿入できることを示している。マイクロコンピュータとテストされる集積回路の総数が非常に大きな数になり得るという利点がある。
【００１３】
また図１には、パーソナルコンピュータあるいはワークステーション５５、クロック分配ブロック５８、電源装置６２、スケーラブルコヒーレントインタフェース（ｓｃａｌａｂｌｅ ｃｏｈｅｒｅｎｔ ｉｎｔｅｒｆａｃｅ：以下ＳＣＩを使用する）リンク７０、７２、７４、７６、ＳＣＩドライバ装置８０も示されている。ＳＣＩリンクは、シリアルループ構成における主要な構成部分の間を高速でポイントツーポイント接続する複数のリンクを提供する。クロック分配ブロック５８はリード線８５を介してテストソケット３０、３１にクロック信号を供給する。また電源装置６２はリード線８７を介してテストソケット３０、３１に外部の電圧を供給する。
【００１４】
パーソナルコンピュータあるいはワークステーション５５は、テストノードＮ１からＮｎのすべてを制御する完全な中央処理能力を備えており、集積回路デバイスに対して所期のテストを実行する。中央プロセッサはＳＣＩを介して各テストノードの各マイクロコンピュータにアルゴリズム情報を伝達することを制御する。中央プロセッサは、所期のアルゴリズム情報を提供することができる。アルゴリズム動作を制御するためには、十分なメモリ、ハードディスク容量、モニタ、エントリシステムが含まれていなければならない。各マイクロコンピュータに適切なアルゴリズム情報が伝達される。テストする集積回路デバイスがすべて同じである場合は、全テストノードの各マイクロコンピュータに対するアルゴリズム情報は同じでよい。もう一つの場合として、テストする集積回路デバイスに異なる集積回路デバイスが含まれている場合は、各テストノードの各マイクロコンピュータに対して異なるアルゴリズム情報が伝達される。
【００１５】
ＳＣＩリンクを介して送られるアルゴリズム情報は、複数のパケットの中にあり、これらのパケットは、各パケットによりアドレス指定されたテストノードに落とされる。その情報はそのテストノードのマイクロコンピュータにロードされ、そこに搭載された集積回路デバイスのテストを制御する。テストアルゴリズムは公知であり、たとえば、エラーによる短絡回路や低インピーダンスによる故障の存在を調べる電源テスト、機能テスト、タイミング、外部電圧の電圧変動の許容範囲などである。
【００１６】
図２を参照すると、集積回路デバイスをテストする代表的なフローチャートが示されている。操作者は、「開始」と書かれている楕円形１００でテスト手順を開始する。ステップ１０２に示すとおりシステムは、システムの自己診断を実行する。何らかの理由でシステムが自己診断に合格しないと、ステップ１０４の判断ステップ「ＯＫ」は、テストの結果がオーケーではないと判断し、ステップ１０６においてスタートエラーが表示される。ステップ１０４で自己診断の結果がオーケーだとすると、ステップ１０８で示すように、手順はドライバのローディングを開始する。
【００１７】
ドライバのローディングに関する判断が行われる。判断ステップ１１０でドライバが正しくロードされないと判断されると、ステップ１１２においてセットアップエラーが表示される。ドライバが正しくロードされたとすると、ステップ１１４に示すように、本手順はテストを開始する。テストを実行する場合の最初のステップは、ステップ１１６においてテストカウンタを、たとえばゼロにセットアップすることである。この後テストカウンタは、ステップ１１８で増分される。
【００１８】
次の列の一番上に続くと、ステップ１２０で、ドライバがポーリングを受ける。ドライバがオーケーでないと、ステップ１２２において対応するマイクロプロセッサ、たとえば図１のマイクロプロセッサ４４が、その集積回路デバイスと、何らかの問題がある位置とに関する識別情報の記録をとる。ドライバをポーリングしている間に問題が発見されると、本手順はこの時点で終了する。これとは対照的に、ポーリングを受けたドライバがすべてオーケーの場合、本手順はステップ１２４で、「最終のマージンテストを比較する」（ａ ｃｏｍｐａｒｅ ｌａｓｔ ｔｅｓｔ ｍａｒｇｉｎ）をロードする。
【００１９】
ステップ１２６において、デバイスに最終マージンテストが実行されているのでなければ、本手順はステップ１１８に戻り、テストカウンタを増分しステップ１２０、１２２、１２４、１２６を反復実行する。そのループを経由して十分に反復が行われ、最終マージンテストになると、ステップ１２６で、本手順はテストが最終マージンテストであると判断するので、テストはステップ１２８に進む。マージンテストは、電圧マージンまたは周波数マージンのいずれかであることが決定される。ステップ１３０においてマイクロプロセッサが電圧マージンであると判断すると、ステップ１３２でカウンタが増分され、カウンタの変更されたシーケンス番号に従って電源装置の出力電圧が修正される。この時点で本手順はステップ１３４に進み、第１のマージンテストに合格したか否か（ｗｈｅｔｈｅｒ ｔｈｉｓｉｓ ｔｈｅ ｆｉｒｓｔ ｐａｓｓ ｆｏｒ ｔｈｅ ｍａｒｇｉｎ ｔｅｓｔ）を調べる。ステップ１３６で第１のマージンテストが合格すると、ステップ１３８でテストカウンタがリセットされ、状態がマイクロプロセッサに反映される。
【００２０】
この後ステップ１４０、１４２で、このマージンテストが最終電圧マージンテストか否か判断される。最終電圧マージンテストでない場合、ステップ１４４で電圧マージンテストが再開される。手順はステップ１１８に戻り電圧マージンテストのループに戻る。
【００２１】
手順がステップ１４０、１４２に進んだとき、手順が最終マージンテストになっていると、これが判断されて次のステップ１４６に進む。つぎに電圧マージンか周波数マージンかの判断ブロックが更新されて、続いて実行されるテストは周波数マージンテストであることが示される。手順はステップ１１８に戻り、ステップ１２０、１２２、１２４、１２６、１２８、１３０を介してループする。ステップ１２８、１３０で、このテストは電圧マージンテストではないことが判断される。つぎに手順は、第１の周波数マージンに合格したことを比較するステップ１４８に進む。第１の合格の場合、ステップ１５０で手順がステップ１５２に進むことが判断される。テストカウンタがリセットされ、この時の状態がマイクロプロセッサに反映される。この後手順はステップ１５４に進み、ここで周波数マージンの最終に合格したか否かを決定する比較を行う。ステップ１５６で最終の合格でないと判断されると、手順はステップ１４４を通過してステップ１１８に戻る。
【００２２】
この時点においては、十分な回数だけ条件を修正した周波数マージンテストを経て、手順は最終周波数マージンの合格に到達する。つぎにステップ１５４、１５６で、このマージンテストの最終の合格であることが決定される。テスト手順はステップ１５８で終了する。
【００２３】
このように、得られたテストデータを図１のパーソナルコンピュータあるいはワークステーション５５に報告することを除いて、個別の集積回路デバイスに対応するマイクロプロセッサによって制御される代表的なテスト手順が完了する。この報告は、これから説明するＳＣＩリンクを介して行われる。得られたデータは、パーソナルコンピュータあるいはワークステーション５５に制御されて送られ報告される。
【００２４】
図３を参照すると、ＳＣＩノード２００のブロック図が示されている。このノードは、論理、物理、キャッシュに関する統一仕様書、Ｐ１７５６／Ｄ１．７、１９９１年８月制定のＩＥＣＥ規格（ＩＥＣＥ Ｓｔａｎｄａｒｄ，「Ｓｃａｌａｂｌｅ Ｃｏｈｅｒｅｎｔ Ｉｎｔｅｒｆａｃｅ」−Ｌｏｇｉｃａｌ，Ｐｈｙｓｉｃａｌ ａｎｄ Ｃａｓｃｈｅ Ｃｏｒｈｅｎｃｅ Ｓｐｅｃｉｆｉｃａｔｉｏｎｓ，Ｐ１５９６／Ｄ１．７，５ Ａｕｇ．９１）による公知の標準形ノードである。データパケットは、ＳＣＩリンクのループに沿って送られるための仕様に従ってフォーマットが決められている。各パケットには、アドレス情報を含むヘッダとデータ本体とが含まれている。アドレス情報でループのノードが識別されると、そのノード宛にパケットが送られる。パケットがそのアドレスのノードに到着すると、そのパケットはそのノードのマイクロプロセッサにロードされる。どれか１つのノードにアドレス指定されたパケットの情報には、そのノードに搭載された集積回路デバイスで実行（ａｃｃｏｍｐｌｉｓｈｅｄ）されるプログラム命令と、テスト手順を走らせるのに必要なデータとが含まれている。
【００２５】
パケットは、入力側リンク２０２を介してノード２００で受信される。ヘッダのアドレス情報はアドレス復号器２０４で復号化される。このアドレスが受信ノードのアドレスと異なる場合、このパケット全体が、バイパス先入れ先出し（ＦＩＦＯ）レジスタ２０６、出力側リンク２１０を介してループに沿った次のノードに進む。受信したパケットのアドレスがアドレス復号器２０４により受信ノードのアドレスに復号化されると、このパケットは、入力側先入れ先出し（ＦＩＦＯ）レジスタ２１２を介して、受信ノードに接続されたマイクロコンピュータに送られる。このように、ノードに接続されたマイクロコンピュータに送られたデータパケットは、そのマイクロコンピュータに制御されてテストを実行するために必要なプログラムとデータを提供する。
【００２６】
テスト手順が完了すると、マイクロコンピュータに格納されたテスト結果はＳＣＩパケットのフォーマットになり、出力側先入れ先出しレジスタ２１４を介してＳＣＩに送り返される。マルチプレクサ２０８は、これらの結果を示すパケットを出力側リンク２１０に転送するとともにＳＣＩループに沿った次のノードに転送する。
【００２７】
１つのＳＣＩノードの動作に関する前述の説明通り、ＳＣＩループの各ノードは、そのノードでテストする集積回路デバイスのテスト手順を制御するため、そのノードのマイクロコンピュータに必要な十分なプログラムとデータ情報を受信する。テストを実行することになっている全ノードがプログラムとデータ情報を受信すると、いくつかのノードの集積回路デバイスに対して、これらのテストを同時に実行することができる。ＳＣＩループを通過しても情報の欠落が生じることがない以上、多数のノードを接続してもよい。したがって、非常に多数の集積回路デバイスを同時にテストすることができる。そのノードでテストされる集積回路デバイスが同一品種であるあいだは、各マイクロコンピュータにプログラムとデータ情報を一度だけロードすればよい。
【００２８】
図４を参照すると、代表的なノード２５０の物理的装置の一部を分解した断面図が示されている。テストハンドラ盤２５４は、その１側に入出力バッファを備えたマイクロプロセッサ２５８が搭載されている。また外部の入出力レジスタ２６０もバックプレーン２５４の同じ側に搭載されている。これらの入出力レジスタは、マイクロプロセッサ２５８と図３のＳＣＩノード回路の入力側先入れ先出しレジスタ２１２、出力側先入れ先出しレジスタ２１４に接続されている。マイクロプロセッサソケット２６４は、マイクロプロセッサ２５８からのリード線を受けるためバックプレーン２５４に搭載されている。
【００２９】
バックプレーン２５４の別の側に低速度コネクタ２７０が搭載されている。テストソケット２７２はコネクタ２７０に挿入されている。テストソケット２７２には、インタフェース、セットアップバッファおよび制御回路２７５が含まれている。また、各ドライバ回路が、テストする集積回路デバイス２８０の異なる入力リード線に信号を供給する１グループのドライバ回路がある。
【００３０】
マィクロプロセッサ２５８の外部接続のすべてを、マイクロプロセッサソケット２６４、バックプレーン２５４、コネクタ２７０、テストソケット２７２、バッファおよび制御回路を介して集積回路デバイス２８０の外部接続に接続するため、比較的均一な長さの非常に短いリード線が使用されている。普通、これらのリード線の長さは約２センチメートルに等しいか、それよりも短い。これらの長さを約１センチメートルに等しいか、それよりも短かくしてもよい。
【００３１】
各マイクロプロセッサと、それに対応する集積回路デバイスとの間をこのように短い接続にすると、非常に高速なテストが実行できる。本テスタの遅延時間は、テスタとテストハンドラ盤との間およびテストハンドラ盤とテストソケットの間に長いケーブルが走っている従来技術のテスト装置を動作させる場合に遭遇する遅延時間よりもずっと短い。
【００３２】
有利なことに、現代の技術では、各マイクロコンピュータは、信号のエッジが約３００ピコセコンドから約５０ピコセコンドまでの時間でスイッチされる信号を発生させて集積回路デバイスに送る。クロック信号のエッジは約プラスマイナス１００ピコセコンド以内の許容範囲があるので、約プラスマイナス１ピコセコンド以内に短くなるであろう。
【００３３】
前述の許容範囲は、回路に対して選択した技術によって決まる。ガリウム砒素デバイスのスイッチング時間は非常に速い。バイポーラートランジスタデバイスも速いスイッチング時間にすることができる。相補型金属酸化物半導体デバイスのスイッチング時間は上記デバイスよりも遅い。ゲート遅延デバイス（ｇａｔｅｄｅｌａｙ ｄｅｖｉｃｅ）を使用すれば、クロックのエッジを遅くすることができる。非常に速いエッジは、遅延ロックループ装置（ｄｅｌａｙ ｌｏｃｋ
ｌｏｏｐ ａｒｒａｎｇｅｍｅｎｔ）でつくることができる。
【００３４】
使用可能な本回路構成とテスト動作には広範囲の柔軟性が存在する。たとえば、同時にテストする各デバイスは異なる種類のデバイスでもよい。ＳＣＩループの各ノードごとにテストプログラムを特化することができる。電圧とクロック周波数を各ノードごとに特化することもできる。
【００３５】
図５を参照すると、クロック遅延装置３００が示されているが、このクロック遅延装置をドライバのアレイの中で使用することができる。
【００３６】
マイクロプロセッサ４４、４５は１グループのデータビットを供給するようなっており、このデータビットは、マイクロプロセッサがテストデバイスに送る信号の遅延データを表す。この遅延データは特に、各信号が、一定ではあるが異なる長さのリード線を介して送られた後到着する別の信号と同時にテストデバイスに到着するよう送った信号のそれぞれに関し決定される。この遅延データは図５の回路４０１にロードされる。遅延データが回路４０１にロードされると、マイクロプロセッサ４４が付勢されている間またはテストデバイスのリード構成が変化するまで、遅延データは回路４０１に格納されたままになる。遅延データは、図１のマイクロプロセッサ４４の全動作中、各種信号に付与される遅延時間を決定する。各種信号に対する遅延時間の付与方法に関する説明は、図５、６についてこの後に示されている。
【００３７】
つぎに図５を参照すると、図１のマイクロプロセッサ４４からのリード線３９８に供給された信号と、クロックリード線３７６のクロック信号とに応答して、１グループのリード線３８９に１グループの信号を発生させるようになっている信号遅延回路４０１が示されている。データバス３２８からの遅延データは、符号ロードドライバ４０９とリード線３９７とを介して遅延レジスタおよびセレクタ４０６に送られるリード線４０８の符号ロード信号に応答して、遅延レジスタおよびセレクタ４０６に格納される。
【００３８】
リード線３９８の信号がハイ論理レベルにあると、イネーブルドライバ４０４はリード線４０５を介していくつかの遅延回路４１０から遅延回路４１７に信号を供給する。遅延回路装置４１０から遅延回路装置４１７はそれぞれ他の遅延回路装置と同じなので、回路４１０だけが詳細に示されている。リード線４０５の信号を受信すると、遅延レジスタおよびセレクタ４０６は、代表例として１アウトオブ８（ｏｎｅ−ｏｕｔ−ｏｆ−ｅｉｇｈｔ）ビット符号語を出力するので、この符号語には、最左端ビット位置に信号「１」があり、他のすべてのビット位置には「０」があるものと想定されたい。リード線４０７のクロック信号は、一連のデマルチプレクサ４２０からデマルチプレクサ４２７のデマルチプレクサ４２０の信号入力に供給される。各デマルチプレクサの入力は、制御「０」に応答して上方出力（ｕｐｐｅｒ ｏｕｔｐｕｔ）に送られ、制御「１」に応答して下方出力（ｌｏｗｅｒ ｏｕｔｐｕｔ）に送られる。
【００３９】
最左端のデマルチプレクサの制御端子に「１」が供給されるので、クロック信号はリード線４２８とＯＲゲート４２９に送られる。ＯＲゲート４２９の出力は制御リード線３８９の１つの書込み許可信号である。このクロック信号は、遅れを１つだけ増分する１つのデマルチプレクサ４２０だけを通過することにより遅延回路装置４１０を通過する。遅延回路４１０から遅延回路４１７によって発生する信号はすべて同じ方法で発生するので、これらの信号は遅れを１つだけ増分するから、同時に発生する。どちらかを取るとして、これらの信号のすべてに異なる遅れを付与することができるか、またはいくつかには同じ遅れを付与し、いくつかには異なる遅れを付与することができる。
【００４０】
リード線３８９の諸信号は、図１のマイクロプロセッサ４４とテストデバイスとの間の特定のリード線３２８、３８９の長さによって決まる異なる時刻に発生する。信号の遅れが測定されると、適切な１アウトオブ８ビット符号が割当られ、そして送出される信号に必要な数の遅れの増分が付与されるので、送出されたこれらの信号は別の到着信号と同時にテストデバイスに到着する。
【００４１】
図１のマイクロプロセッサ４４がセットアップされると、たとえば図５の遅延レジスタおよびセレクタ４０６など、各遅延レジスタおよびセレクタに適切な遅延符号が供給される。このデータは、揮発性メモリデバイスが使用されていると、マイクロプロセッサ４４が付勢されている間、遅延レジスタおよびセレクタに格納されたままになる。不揮発性メモリデバイスが使用されていると、付勢が終了した後でもデータは遅延レジスタおよびセレクタに格納されている。イネーブル回路４０４を介してイネーブル信号が供給される都度、クロック信号がその経路に沿ってＯＲゲート４２９に到達するまでに通過するデマルチプレクサ４２０〜４２７の数に従って、リード線４０７の信号に遅れが付与される。たとえば、遅延符号語の１つの「１」が、レジスタおよびセレクタ４０６の左から４番目のビット位置に格納されていると、この信号は、４つのデマルチプレクサ４２０、４２１、４２２、４２３とＯＲゲート４２９に対するリード線４３０を通過する。４つのデマルチプレクサが、このクロック信号に４つの遅延時間の増分を付与することになる。このクロック信号によってＯＲゲート４２９の出力に発生した信号には、４つの増分の遅延時間が付与される。結果として、遅延回路４１１から遅延回路４１７によって発生した信号は、異なる増分の遅れが選択されて付与されている。
【００４２】
このように、信号遅延回路４０１は、リード線３８９のグループにいろいろの遅れの信号を発生させる。回路４０１は、均一な遅延符号語で全遅延装置のデマルチプレクサ４２０から４２７を制御するか、４０１から４１７の各遅延装置のデマルチプレクサに異なる特定の遅延符号語を供給するかのいずれかを選択する。
【００４３】
図６を参照すると、代表的なデマルチプレクサ回路４６０が示されている。このデマルチプレクサ回路４６０は、図５の遅延回路装置に使用することができる。図６において、クロックリード線３６７のクロック信号は２っのＡＮＤゲート４６２、４６４のそれぞれの入力に供給される。たとえば図５の遅延レジスタ４０６など、遅延データレジスタからの制御リード線４６６は、ＡＮＤゲート４６２のもう１つの入力に遅延データレジスタからのビットの１つを転送するために使用される。遅延データレジスタからのビットの補数はＡＮＤゲート４６４の第２の入力に供給される。
【００４４】
動作する場合、クロック信号は、制御リード線４６６に供給されるビットに依存して、リード線４６７１つのＡＮＤゲート出力、またはリード線４６８の別のＡＮＤゲート出力のいずれかに送られる。論理「１」が供給されると、システムクロック信号はリード線４６７に送られる。制御リード線４６６に論理「０」が供給されると、システムクロック信号はリード線４６８に送られる。
【００４５】
クロック信号がデマルチプレクサ４６０を通過する間に、有限な遅延時間の増分、つまり単位遅延時間が使用される。かかる遅延時間の増分は、図５の遅延回路装置を通過するクロック信号に付与される遅延時間の増分の１つである。これらの判り易く例示した遅延回路装置においては、対応する遅延データレジスタに格納された特定の遅延データに依存して、クロック信号に遅延時間を８つまで付与することができる。図５の遅延回路装置の回路を実際に設計する場合、遅延時間の増分を追加するために、デマルチプレクサと符号ビットとを追加して使用できることは明瞭である。
【００４６】
上述したことは、本発明による集積回路テスト装置を判り易く例示した実施例の説明である。上に説明した装置は、上記説明から容易につくることができる装置とともに、添付の請求の範囲に含まれるものとする。
【００４７】
以上の説明に関して更に以下の項を開示する。
１．アドレスリード線、データリード線、制御リード線および少なくとも１つの電源リード線を備えた集積回路デバイスと、
テストソケットであって、そのテストソケットに集積回路デバイスからのリード線が第１の側から取付られるテストソケットと、
前記テストソケットの第２の側に搭載されるマイクロコンピュータであって、アドレスリード線、データリード線、制御リード線および少なくとも１つの電源リード線を備えたマイクロコンピュータと、
前記マイクロコンピュータのアドレスリード線、データリード線、制御リード線および電源リード線を、直接前記テストソケットを介して前記集積回路デバイスのアドレスリード線、データリード線、制御リード線および電源リード線に接続する１組のリード線と、
を含むことを特徴とする集積回路デバイステスト装置。
【００４８】
２．第１項記載のテスト装置であって、前記１組のリード線の各リード線は約２センチメートルより短いかまたは約２センチメートルに等しいことを特徴とするテスト装置。
【００４９】
３．第１項記載のテスト装置であって、前記１組のリード線の各リード線は約１センチメートルより短いかまたは約１センチメートルに等しいことを特徴とするテスト装置。
【００５０】
４．第１項記載のテスト装置であって、制御リード線の少なくとも１本は、エッジがシャープでかつ間隔が非常に短いクロック信号を転送できるようになっていることを特徴とするテスト装置。
【００５１】
５．第４項記載のテスト装置であって、前記クロック信号は、約５０ピコセコンド以内でスイッチングされるエッジを含んでいることを特徴とするテスト装置。
【００５２】
６．第４項記載のテスト装置であって、前記クロック信号は、約１００ピコセコンド以内でスイッチングされるエッジを含んでいることを特徴とするテスト装置。
【００５３】
７．第４項記載のテスト装置であって、前記クロック信号は、約３００ピコセコンド以内でスイッチングされるエッジを含んでいることを特徴とするテスト装置。
【００５４】
８．第４項記載のテスト装置であって、前記クロック信号は、約プラスマイナス１００ピコセコンド以内のスイッチング時間の許容範囲を持つエッジを含んでいることを特徴とするテスト装置。
【００５５】
９．第４項記載のテスト装置であって、前記クロック信号は、約プラスマイナス２５ピコセコンド以内の時間の許容範囲を持つエッジを含んでいることを特徴とするテスト装置。
【００５６】
１０．第４項記載のテスト装置であって、前記クロック信号は、約プラスマイナス１ピコセコンド以内の時間の許容範囲を持つエッジを含んでいることを特徴とするテスト装置。
【００５７】
１１．複数のマイクロコンピュータと、
複数のテストソケットと、
デバイステスタと前記複数のマイクロコンピュータとの間に情報を送る入力リード線と出力リード線とを備えたデバイステスタであって、各マイクロコンピュータは、異なる１つのテストソケットに取付られるデバイステスタと、
各集積回路デバイスが、異なる１つのテストソケットに挿入される複数の集積回路デバイスと、
各リード線が、直接前記テストソケットを介して対応するマイクロコンピュータを前記集積回路デバイスに結合し、各マイクロコンピュータは、対応する集積回路デバイスのテストルーチンを実行する命令とデータを含みかつ前記テストルーチンの結果を選択して前記テスタに送る、複数のリード線と、
を含むことを特徴とする集積回路デバイステスト装置。
【００５８】
１２．集積回路デバイステスト装置は複数のマイクロコンピュータを含んでいる。各マイクロコンピュータは、個別のテストソケットを介して、テストソケットに挿入された集積回路デバイスに直接結合される。集積回路デバイステスタは、複数の前記マイクロコンピュータに呼出されて、デバイステスタと複数のマイクロコンピュータとの間に情報を送る。各マイクロコンピュータは、対応するデバイスでテストルーチンを実行する命令とデータを含みかつ前記テストルーチンの結果を選択して前記テスタに送る。
【図面の簡単な説明】
【図１】本発明による集積回路デバイステスタの一部の断面図。
【図２】集積回路デバイスの代表的なテストのフローチャートを示す図。
【図３】ＳＣＩノードのブロック図。
【図４】本発明によるノードの物理的装置の一部を分解した断面図。
【図５】本発明によるクロック遅延回路のブロック図。
【図６】デマルチプレクサ回路の論理回路図。
【符号の説明】
２０ 集積回路デバイステスタ
２４、２５ 集積回路デバイス
３０、３１ テストソケット
３５ テスト盤／テストハンドラ盤
４０、４１ マイクロコンピュータソケット
４４、４５ マイクロコンピュータ
４８、４９ 入出力バッファ
５５ パーソナルコンピュータまたはワークステーション
５８ クロック分配器
６２ 電源装置
７１、７２、７４、７６ ＳＣＩリンク
８０ ＳＣＩドライバ
２００ ＳＣＩノード
２０２ 入力側リード線
２０４ アドレス復号器
２０６ バイパス先入れ先出しレジスタ
２０８ マルチプレクサ
２１０ 出力側リード線
２１２ 入力側先入れ先出しレジスタ
２１４ 出力側先入れ先出しレジスタ
２５０ ノード
２５４ テストハンドラ盤／バックプレーン
２５８ マイクロプロセッサ
２６０ 外部の入出力レジスタ
２６４ マイクロプロセッサソケット
２７０ 低速度コネクタ
２７２ テストソケット
２７５ セットアップバッファおよび制御回路
２７６
２８０ テストする集積回路デバイス
３００ クロック遅延装置
３２８ データバス
３７６ クロックリード線
３８９ １グループのリード線
３９７ 符号ロードドライバと遅延レジスタおよびセレクタとに対するリード線
３９８ マイクロプロセッサからのリード線
４０１ 信号遅延回路
４０４ イネーブルドライバ
４０５ リード線
４０６ 遅延レジスタおよびセレクタ
４０７ リード線
４０８ リード線
４０９ 符号ロードドライバ
４１０ 遅延回路装置
４１１、４１２、４１３、４１４、４１５、４１６、４１７ 遅延回路
４２０、４２１、４２２、４２３、４２４、４２５、４２６、４２７ 一連のデマルチプレクサ
４２８、４３０ リード線
４２９ ＯＲゲート
３６７ クロックリード線
４６０ デマルチプレクサ回路
４６２、４６４ ＡＮＤゲート
４６６ 制御リード線
４６７、４６８ デマルチプレクサ回路の出力リード線
【発明の属する技術分野】
本発明は、集積回路テスト装置に関し、より詳細には非常に速いクロック速度でテストする集積回路テスト装置に関する。
【０００２】
【発明が解決しようとする課題】
集積回路デバイスを製造するとき、これらのデバイスはシリコンウェハーの大型基板の上に多数つくられる。個々の集積回路デバイスは大型シリコンウェハーから切断される。得られた各デバイスは、デバイス仕様によって決まる目的を持った独自のチップである。個々のデバイスが仕様通りに機能できないという可能性がある。このような不良デバイスを識別するには、そのデバイスに一連のテストを実行して、そのデバイス独自の仕様を満足することを検証する。テストするデバイスは、マイクロプロセッサ、メモリあるいはモジュールでもよい。
【０００３】
現在でも集積回路をテストするためには、テスト装置とテスト手順が使用されるが、これらのテスト装置やテスト手順は約１５年前に使用されたものと非常によく似ている。電子機器の大型の箱、つまりテスタにはドライバとクロックエッジコントローラを備えたテスタ論理が含まれている。ドライバの出力は、同軸ケーブルを介してテスト盤のデバイスソケットに接続されている。テストするためには、集積回路デバイスをソケットに挿入する。１つのテスタに制御されて一度にいくつかのデバイスをテストすることができれば、テスタの時間を節約することになる。テスタにはそれぞれ約２百万ドルの費用がかかるから、テスタの時間を節約できることは重要である。
【０００４】
普通、テスタには中央処理装置が含まれており、この中央処理装置は、電気的にレジスタと接続されるいくつかのアルゴリズム発生器を制御する。これらのレジスタは、データパルスの正確なタイミングを保証するエッジコントローラの制御のもとにデバイスにデータを出力する。中央処理装置は、デバイスに対して所期のテストを実行する完全なプログラミング能力を備えている。いくつかの集積回路のテストを並行して実行するため、十分なメモリ、モニタ、ハードディスク、エントリシステムが備えられている。テスタのドライバは、長さが数十センチメートルあってもよいケーブルを介してレベル変換器に接続されている。このレベル変換器は、これも長さが数十センチメートルあってもよい別のケーブルを介してテスト盤のソケットに接続されている。
【０００５】
テスタが１０ＭＨｚで動作している場合、接続ケーブルの長さが重要になることはない。たとえば、同軸ケーブルの長さが約３センチメートル異なると、１００ナノセコンドのタイムスロットにおいて１００ピコセコンドの差が生じるが、全部ではないにせよ、ほとんどのテストに対してこの差は無視できるかまたは意味を持たない。
【０００６】
テストするデバイスによっては、パッケージに組込む前または後でテストを実行することができる。ある種の集積回路は、組立の前と後でテストされる。テストにはいろいろなタイプがある。パワーテストは、短絡回路または他の低インピーダンスの故障のためデバイスが燃えてしまわないことを検証する。機能テストは、デバイスがデバイス仕様通りに機能することを検証する。スピードテストは、デバイスが指定された速度で動作することを検証する。また外部電源からの入力、タイミング、バイアス電圧を変えて、デバイスがそのデバイス仕様で許される変動に耐えるかどうかを調べる。
【０００７】
現在のところ、既存のテスタを調整して、より速くより速いスピードでテストを実行するするようにしている。性能を向上した新型テスタを使用しなければならないときは、いつも以前のテストスピードよりも約２０パーセント以上クロックスピードが速められる。このようにテストスピードを速くするには、高額で望ましくない取替え投資が必要になる。
【０００８】
新しく設計されるデバイスは、２５０ＭＨｚのクロックでかつ４ナノセコンドのタイムスロットで動作する。これらのデバイスには、１ナノセコンドのセットアップ時間と保持時間がある。ケーブルの長さが３センチメートル変わると、タイムスロットの中で１００ピコセコンドの差が生じることを前に述べた。この差はタイムスロットの約１０パーセントであるから、非常に重要な意味を持つことになる。
【０００９】
近い将来において、デバイスは、２ナノセコンドのタイムスロットを使用して、さらに高速で動作するであろう。そうするとケーブルの長さに前記の差があると、タイムスロットに２０パーセントから２５パーセントの変化が生じることになる。それだけ変化すると、デバイスを効率的にテストできるか否かが問題になる。これは、タイミングの問題とともにテスタの取替え費用に対する解決策を必要とする課題である。
【００１０】
【課題を解決する手段】
これらの課題は、複数のマイクロコンピュータを含む集積回路デバイステスト装置によって解決される。各マイクロコンピュータは、個別のテストソケットを介して、テストソケットに挿入されている個別の集積回路デバイスに直接結合される。集積回路デバイステスタは、複数のマイクロコンピュータに呼出されて、デバイステスタと複数のマイクロコンピュータとの間で情報を送る。各マイクロコンピュータは、対応する集積回路デバイスに関するテストルーチンを実行し、テストルーチンの結果を選択してテスタに送る命令とデータとを含んでいる。
【００１１】
【発明の実施の形態】
添付の図面を参照して、本発明の実施例に関する以下の詳細な説明を読むことにより本発明をより良く理解することができるであろう。
【００１２】
図１を参照すると、それぞれテストソケット３０、３１に挿入または搭載された集積回路デバイス２４、２５を含む集積回路デバイステスタ２０が示されている。テストソケット３０、３１は、テストハンドラ盤３５の１側に取付られている。テストハンドラ盤３５の他側にはマイクロコンピュータソケット４０、４１があり、入出力バッファ４８、４９とともにマイクロコンピュータデバイス４４、４５がそれぞれ挿入されている。マイクロコンピュータ４４、４５に固有なリード線が、それぞれマイクロコンピュータソケット４０、４１とテストソケット３０、３１とを介して集積回路デバイス２４、２５に接続されている。マイクロコンピュータの位置の間に複数の破線が示されているが、これらの破線は、マイクロコンピュータと集積回路デバイスとがシリアルループ構成で挿入できることを示している。マイクロコンピュータとテストされる集積回路の総数が非常に大きな数になり得るという利点がある。
【００１３】
また図１には、パーソナルコンピュータあるいはワークステーション５５、クロック分配ブロック５８、電源装置６２、スケーラブルコヒーレントインタフェース（ｓｃａｌａｂｌｅ ｃｏｈｅｒｅｎｔ ｉｎｔｅｒｆａｃｅ：以下ＳＣＩを使用する）リンク７０、７２、７４、７６、ＳＣＩドライバ装置８０も示されている。ＳＣＩリンクは、シリアルループ構成における主要な構成部分の間を高速でポイントツーポイント接続する複数のリンクを提供する。クロック分配ブロック５８はリード線８５を介してテストソケット３０、３１にクロック信号を供給する。また電源装置６２はリード線８７を介してテストソケット３０、３１に外部の電圧を供給する。
【００１４】
パーソナルコンピュータあるいはワークステーション５５は、テストノードＮ１からＮｎのすべてを制御する完全な中央処理能力を備えており、集積回路デバイスに対して所期のテストを実行する。中央プロセッサはＳＣＩを介して各テストノードの各マイクロコンピュータにアルゴリズム情報を伝達することを制御する。中央プロセッサは、所期のアルゴリズム情報を提供することができる。アルゴリズム動作を制御するためには、十分なメモリ、ハードディスク容量、モニタ、エントリシステムが含まれていなければならない。各マイクロコンピュータに適切なアルゴリズム情報が伝達される。テストする集積回路デバイスがすべて同じである場合は、全テストノードの各マイクロコンピュータに対するアルゴリズム情報は同じでよい。もう一つの場合として、テストする集積回路デバイスに異なる集積回路デバイスが含まれている場合は、各テストノードの各マイクロコンピュータに対して異なるアルゴリズム情報が伝達される。
【００１５】
ＳＣＩリンクを介して送られるアルゴリズム情報は、複数のパケットの中にあり、これらのパケットは、各パケットによりアドレス指定されたテストノードに落とされる。その情報はそのテストノードのマイクロコンピュータにロードされ、そこに搭載された集積回路デバイスのテストを制御する。テストアルゴリズムは公知であり、たとえば、エラーによる短絡回路や低インピーダンスによる故障の存在を調べる電源テスト、機能テスト、タイミング、外部電圧の電圧変動の許容範囲などである。
【００１６】
図２を参照すると、集積回路デバイスをテストする代表的なフローチャートが示されている。操作者は、「開始」と書かれている楕円形１００でテスト手順を開始する。ステップ１０２に示すとおりシステムは、システムの自己診断を実行する。何らかの理由でシステムが自己診断に合格しないと、ステップ１０４の判断ステップ「ＯＫ」は、テストの結果がオーケーではないと判断し、ステップ１０６においてスタートエラーが表示される。ステップ１０４で自己診断の結果がオーケーだとすると、ステップ１０８で示すように、手順はドライバのローディングを開始する。
【００１７】
ドライバのローディングに関する判断が行われる。判断ステップ１１０でドライバが正しくロードされないと判断されると、ステップ１１２においてセットアップエラーが表示される。ドライバが正しくロードされたとすると、ステップ１１４に示すように、本手順はテストを開始する。テストを実行する場合の最初のステップは、ステップ１１６においてテストカウンタを、たとえばゼロにセットアップすることである。この後テストカウンタは、ステップ１１８で増分される。
【００１８】
次の列の一番上に続くと、ステップ１２０で、ドライバがポーリングを受ける。ドライバがオーケーでないと、ステップ１２２において対応するマイクロプロセッサ、たとえば図１のマイクロプロセッサ４４が、その集積回路デバイスと、何らかの問題がある位置とに関する識別情報の記録をとる。ドライバをポーリングしている間に問題が発見されると、本手順はこの時点で終了する。これとは対照的に、ポーリングを受けたドライバがすべてオーケーの場合、本手順はステップ１２４で、「最終のマージンテストを比較する」（ａ ｃｏｍｐａｒｅ ｌａｓｔ ｔｅｓｔ ｍａｒｇｉｎ）をロードする。
【００１９】
ステップ１２６において、デバイスに最終マージンテストが実行されているのでなければ、本手順はステップ１１８に戻り、テストカウンタを増分しステップ１２０、１２２、１２４、１２６を反復実行する。そのループを経由して十分に反復が行われ、最終マージンテストになると、ステップ１２６で、本手順はテストが最終マージンテストであると判断するので、テストはステップ１２８に進む。マージンテストは、電圧マージンまたは周波数マージンのいずれかであることが決定される。ステップ１３０においてマイクロプロセッサが電圧マージンであると判断すると、ステップ１３２でカウンタが増分され、カウンタの変更されたシーケンス番号に従って電源装置の出力電圧が修正される。この時点で本手順はステップ１３４に進み、第１のマージンテストに合格したか否か（ｗｈｅｔｈｅｒ ｔｈｉｓｉｓ ｔｈｅ ｆｉｒｓｔ ｐａｓｓ ｆｏｒ ｔｈｅ ｍａｒｇｉｎ ｔｅｓｔ）を調べる。ステップ１３６で第１のマージンテストが合格すると、ステップ１３８でテストカウンタがリセットされ、状態がマイクロプロセッサに反映される。
【００２０】
この後ステップ１４０、１４２で、このマージンテストが最終電圧マージンテストか否か判断される。最終電圧マージンテストでない場合、ステップ１４４で電圧マージンテストが再開される。手順はステップ１１８に戻り電圧マージンテストのループに戻る。
【００２１】
手順がステップ１４０、１４２に進んだとき、手順が最終マージンテストになっていると、これが判断されて次のステップ１４６に進む。つぎに電圧マージンか周波数マージンかの判断ブロックが更新されて、続いて実行されるテストは周波数マージンテストであることが示される。手順はステップ１１８に戻り、ステップ１２０、１２２、１２４、１２６、１２８、１３０を介してループする。ステップ１２８、１３０で、このテストは電圧マージンテストではないことが判断される。つぎに手順は、第１の周波数マージンに合格したことを比較するステップ１４８に進む。第１の合格の場合、ステップ１５０で手順がステップ１５２に進むことが判断される。テストカウンタがリセットされ、この時の状態がマイクロプロセッサに反映される。この後手順はステップ１５４に進み、ここで周波数マージンの最終に合格したか否かを決定する比較を行う。ステップ１５６で最終の合格でないと判断されると、手順はステップ１４４を通過してステップ１１８に戻る。
【００２２】
この時点においては、十分な回数だけ条件を修正した周波数マージンテストを経て、手順は最終周波数マージンの合格に到達する。つぎにステップ１５４、１５６で、このマージンテストの最終の合格であることが決定される。テスト手順はステップ１５８で終了する。
【００２３】
このように、得られたテストデータを図１のパーソナルコンピュータあるいはワークステーション５５に報告することを除いて、個別の集積回路デバイスに対応するマイクロプロセッサによって制御される代表的なテスト手順が完了する。この報告は、これから説明するＳＣＩリンクを介して行われる。得られたデータは、パーソナルコンピュータあるいはワークステーション５５に制御されて送られ報告される。
【００２４】
図３を参照すると、ＳＣＩノード２００のブロック図が示されている。このノードは、論理、物理、キャッシュに関する統一仕様書、Ｐ１７５６／Ｄ１．７、１９９１年８月制定のＩＥＣＥ規格（ＩＥＣＥ Ｓｔａｎｄａｒｄ，「Ｓｃａｌａｂｌｅ Ｃｏｈｅｒｅｎｔ Ｉｎｔｅｒｆａｃｅ」−Ｌｏｇｉｃａｌ，Ｐｈｙｓｉｃａｌ ａｎｄ Ｃａｓｃｈｅ Ｃｏｒｈｅｎｃｅ Ｓｐｅｃｉｆｉｃａｔｉｏｎｓ，Ｐ１５９６／Ｄ１．７，５ Ａｕｇ．９１）による公知の標準形ノードである。データパケットは、ＳＣＩリンクのループに沿って送られるための仕様に従ってフォーマットが決められている。各パケットには、アドレス情報を含むヘッダとデータ本体とが含まれている。アドレス情報でループのノードが識別されると、そのノード宛にパケットが送られる。パケットがそのアドレスのノードに到着すると、そのパケットはそのノードのマイクロプロセッサにロードされる。どれか１つのノードにアドレス指定されたパケットの情報には、そのノードに搭載された集積回路デバイスで実行（ａｃｃｏｍｐｌｉｓｈｅｄ）されるプログラム命令と、テスト手順を走らせるのに必要なデータとが含まれている。
【００２５】
パケットは、入力側リンク２０２を介してノード２００で受信される。ヘッダのアドレス情報はアドレス復号器２０４で復号化される。このアドレスが受信ノードのアドレスと異なる場合、このパケット全体が、バイパス先入れ先出し（ＦＩＦＯ）レジスタ２０６、出力側リンク２１０を介してループに沿った次のノードに進む。受信したパケットのアドレスがアドレス復号器２０４により受信ノードのアドレスに復号化されると、このパケットは、入力側先入れ先出し（ＦＩＦＯ）レジスタ２１２を介して、受信ノードに接続されたマイクロコンピュータに送られる。このように、ノードに接続されたマイクロコンピュータに送られたデータパケットは、そのマイクロコンピュータに制御されてテストを実行するために必要なプログラムとデータを提供する。
【００２６】
テスト手順が完了すると、マイクロコンピュータに格納されたテスト結果はＳＣＩパケットのフォーマットになり、出力側先入れ先出しレジスタ２１４を介してＳＣＩに送り返される。マルチプレクサ２０８は、これらの結果を示すパケットを出力側リンク２１０に転送するとともにＳＣＩループに沿った次のノードに転送する。
【００２７】
１つのＳＣＩノードの動作に関する前述の説明通り、ＳＣＩループの各ノードは、そのノードでテストする集積回路デバイスのテスト手順を制御するため、そのノードのマイクロコンピュータに必要な十分なプログラムとデータ情報を受信する。テストを実行することになっている全ノードがプログラムとデータ情報を受信すると、いくつかのノードの集積回路デバイスに対して、これらのテストを同時に実行することができる。ＳＣＩループを通過しても情報の欠落が生じることがない以上、多数のノードを接続してもよい。したがって、非常に多数の集積回路デバイスを同時にテストすることができる。そのノードでテストされる集積回路デバイスが同一品種であるあいだは、各マイクロコンピュータにプログラムとデータ情報を一度だけロードすればよい。
【００２８】
図４を参照すると、代表的なノード２５０の物理的装置の一部を分解した断面図が示されている。テストハンドラ盤２５４は、その１側に入出力バッファを備えたマイクロプロセッサ２５８が搭載されている。また外部の入出力レジスタ２６０もバックプレーン２５４の同じ側に搭載されている。これらの入出力レジスタは、マイクロプロセッサ２５８と図３のＳＣＩノード回路の入力側先入れ先出しレジスタ２１２、出力側先入れ先出しレジスタ２１４に接続されている。マイクロプロセッサソケット２６４は、マイクロプロセッサ２５８からのリード線を受けるためバックプレーン２５４に搭載されている。
【００２９】
バックプレーン２５４の別の側に低速度コネクタ２７０が搭載されている。テストソケット２７２はコネクタ２７０に挿入されている。テストソケット２７２には、インタフェース、セットアップバッファおよび制御回路２７５が含まれている。また、各ドライバ回路が、テストする集積回路デバイス２８０の異なる入力リード線に信号を供給する１グループのドライバ回路がある。
【００３０】
マィクロプロセッサ２５８の外部接続のすべてを、マイクロプロセッサソケット２６４、バックプレーン２５４、コネクタ２７０、テストソケット２７２、バッファおよび制御回路を介して集積回路デバイス２８０の外部接続に接続するため、比較的均一な長さの非常に短いリード線が使用されている。普通、これらのリード線の長さは約２センチメートルに等しいか、それよりも短い。これらの長さを約１センチメートルに等しいか、それよりも短かくしてもよい。
【００３１】
各マイクロプロセッサと、それに対応する集積回路デバイスとの間をこのように短い接続にすると、非常に高速なテストが実行できる。本テスタの遅延時間は、テスタとテストハンドラ盤との間およびテストハンドラ盤とテストソケットの間に長いケーブルが走っている従来技術のテスト装置を動作させる場合に遭遇する遅延時間よりもずっと短い。
【００３２】
有利なことに、現代の技術では、各マイクロコンピュータは、信号のエッジが約３００ピコセコンドから約５０ピコセコンドまでの時間でスイッチされる信号を発生させて集積回路デバイスに送る。クロック信号のエッジは約プラスマイナス１００ピコセコンド以内の許容範囲があるので、約プラスマイナス１ピコセコンド以内に短くなるであろう。
【００３３】
前述の許容範囲は、回路に対して選択した技術によって決まる。ガリウム砒素デバイスのスイッチング時間は非常に速い。バイポーラートランジスタデバイスも速いスイッチング時間にすることができる。相補型金属酸化物半導体デバイスのスイッチング時間は上記デバイスよりも遅い。ゲート遅延デバイス（ｇａｔｅｄｅｌａｙ ｄｅｖｉｃｅ）を使用すれば、クロックのエッジを遅くすることができる。非常に速いエッジは、遅延ロックループ装置（ｄｅｌａｙ ｌｏｃｋ
ｌｏｏｐ ａｒｒａｎｇｅｍｅｎｔ）でつくることができる。
【００３４】
使用可能な本回路構成とテスト動作には広範囲の柔軟性が存在する。たとえば、同時にテストする各デバイスは異なる種類のデバイスでもよい。ＳＣＩループの各ノードごとにテストプログラムを特化することができる。電圧とクロック周波数を各ノードごとに特化することもできる。
【００３５】
図５を参照すると、クロック遅延装置３００が示されているが、このクロック遅延装置をドライバのアレイの中で使用することができる。
【００３６】
マイクロプロセッサ４４、４５は１グループのデータビットを供給するようなっており、このデータビットは、マイクロプロセッサがテストデバイスに送る信号の遅延データを表す。この遅延データは特に、各信号が、一定ではあるが異なる長さのリード線を介して送られた後到着する別の信号と同時にテストデバイスに到着するよう送った信号のそれぞれに関し決定される。この遅延データは図５の回路４０１にロードされる。遅延データが回路４０１にロードされると、マイクロプロセッサ４４が付勢されている間またはテストデバイスのリード構成が変化するまで、遅延データは回路４０１に格納されたままになる。遅延データは、図１のマイクロプロセッサ４４の全動作中、各種信号に付与される遅延時間を決定する。各種信号に対する遅延時間の付与方法に関する説明は、図５、６についてこの後に示されている。
【００３７】
つぎに図５を参照すると、図１のマイクロプロセッサ４４からのリード線３９８に供給された信号と、クロックリード線３７６のクロック信号とに応答して、１グループのリード線３８９に１グループの信号を発生させるようになっている信号遅延回路４０１が示されている。データバス３２８からの遅延データは、符号ロードドライバ４０９とリード線３９７とを介して遅延レジスタおよびセレクタ４０６に送られるリード線４０８の符号ロード信号に応答して、遅延レジスタおよびセレクタ４０６に格納される。
【００３８】
リード線３９８の信号がハイ論理レベルにあると、イネーブルドライバ４０４はリード線４０５を介していくつかの遅延回路４１０から遅延回路４１７に信号を供給する。遅延回路装置４１０から遅延回路装置４１７はそれぞれ他の遅延回路装置と同じなので、回路４１０だけが詳細に示されている。リード線４０５の信号を受信すると、遅延レジスタおよびセレクタ４０６は、代表例として１アウトオブ８（ｏｎｅ−ｏｕｔ−ｏｆ−ｅｉｇｈｔ）ビット符号語を出力するので、この符号語には、最左端ビット位置に信号「１」があり、他のすべてのビット位置には「０」があるものと想定されたい。リード線４０７のクロック信号は、一連のデマルチプレクサ４２０からデマルチプレクサ４２７のデマルチプレクサ４２０の信号入力に供給される。各デマルチプレクサの入力は、制御「０」に応答して上方出力（ｕｐｐｅｒ ｏｕｔｐｕｔ）に送られ、制御「１」に応答して下方出力（ｌｏｗｅｒ ｏｕｔｐｕｔ）に送られる。
【００３９】
最左端のデマルチプレクサの制御端子に「１」が供給されるので、クロック信号はリード線４２８とＯＲゲート４２９に送られる。ＯＲゲート４２９の出力は制御リード線３８９の１つの書込み許可信号である。このクロック信号は、遅れを１つだけ増分する１つのデマルチプレクサ４２０だけを通過することにより遅延回路装置４１０を通過する。遅延回路４１０から遅延回路４１７によって発生する信号はすべて同じ方法で発生するので、これらの信号は遅れを１つだけ増分するから、同時に発生する。どちらかを取るとして、これらの信号のすべてに異なる遅れを付与することができるか、またはいくつかには同じ遅れを付与し、いくつかには異なる遅れを付与することができる。
【００４０】
リード線３８９の諸信号は、図１のマイクロプロセッサ４４とテストデバイスとの間の特定のリード線３２８、３８９の長さによって決まる異なる時刻に発生する。信号の遅れが測定されると、適切な１アウトオブ８ビット符号が割当られ、そして送出される信号に必要な数の遅れの増分が付与されるので、送出されたこれらの信号は別の到着信号と同時にテストデバイスに到着する。
【００４１】
図１のマイクロプロセッサ４４がセットアップされると、たとえば図５の遅延レジスタおよびセレクタ４０６など、各遅延レジスタおよびセレクタに適切な遅延符号が供給される。このデータは、揮発性メモリデバイスが使用されていると、マイクロプロセッサ４４が付勢されている間、遅延レジスタおよびセレクタに格納されたままになる。不揮発性メモリデバイスが使用されていると、付勢が終了した後でもデータは遅延レジスタおよびセレクタに格納されている。イネーブル回路４０４を介してイネーブル信号が供給される都度、クロック信号がその経路に沿ってＯＲゲート４２９に到達するまでに通過するデマルチプレクサ４２０〜４２７の数に従って、リード線４０７の信号に遅れが付与される。たとえば、遅延符号語の１つの「１」が、レジスタおよびセレクタ４０６の左から４番目のビット位置に格納されていると、この信号は、４つのデマルチプレクサ４２０、４２１、４２２、４２３とＯＲゲート４２９に対するリード線４３０を通過する。４つのデマルチプレクサが、このクロック信号に４つの遅延時間の増分を付与することになる。このクロック信号によってＯＲゲート４２９の出力に発生した信号には、４つの増分の遅延時間が付与される。結果として、遅延回路４１１から遅延回路４１７によって発生した信号は、異なる増分の遅れが選択されて付与されている。
【００４２】
このように、信号遅延回路４０１は、リード線３８９のグループにいろいろの遅れの信号を発生させる。回路４０１は、均一な遅延符号語で全遅延装置のデマルチプレクサ４２０から４２７を制御するか、４０１から４１７の各遅延装置のデマルチプレクサに異なる特定の遅延符号語を供給するかのいずれかを選択する。
【００４３】
図６を参照すると、代表的なデマルチプレクサ回路４６０が示されている。このデマルチプレクサ回路４６０は、図５の遅延回路装置に使用することができる。図６において、クロックリード線３６７のクロック信号は２っのＡＮＤゲート４６２、４６４のそれぞれの入力に供給される。たとえば図５の遅延レジスタ４０６など、遅延データレジスタからの制御リード線４６６は、ＡＮＤゲート４６２のもう１つの入力に遅延データレジスタからのビットの１つを転送するために使用される。遅延データレジスタからのビットの補数はＡＮＤゲート４６４の第２の入力に供給される。
【００４４】
動作する場合、クロック信号は、制御リード線４６６に供給されるビットに依存して、リード線４６７１つのＡＮＤゲート出力、またはリード線４６８の別のＡＮＤゲート出力のいずれかに送られる。論理「１」が供給されると、システムクロック信号はリード線４６７に送られる。制御リード線４６６に論理「０」が供給されると、システムクロック信号はリード線４６８に送られる。
【００４５】
クロック信号がデマルチプレクサ４６０を通過する間に、有限な遅延時間の増分、つまり単位遅延時間が使用される。かかる遅延時間の増分は、図５の遅延回路装置を通過するクロック信号に付与される遅延時間の増分の１つである。これらの判り易く例示した遅延回路装置においては、対応する遅延データレジスタに格納された特定の遅延データに依存して、クロック信号に遅延時間を８つまで付与することができる。図５の遅延回路装置の回路を実際に設計する場合、遅延時間の増分を追加するために、デマルチプレクサと符号ビットとを追加して使用できることは明瞭である。
【００４６】
上述したことは、本発明による集積回路テスト装置を判り易く例示した実施例の説明である。上に説明した装置は、上記説明から容易につくることができる装置とともに、添付の請求の範囲に含まれるものとする。
【００４７】
以上の説明に関して更に以下の項を開示する。
１．アドレスリード線、データリード線、制御リード線および少なくとも１つの電源リード線を備えた集積回路デバイスと、
テストソケットであって、そのテストソケットに集積回路デバイスからのリード線が第１の側から取付られるテストソケットと、
前記テストソケットの第２の側に搭載されるマイクロコンピュータであって、アドレスリード線、データリード線、制御リード線および少なくとも１つの電源リード線を備えたマイクロコンピュータと、
前記マイクロコンピュータのアドレスリード線、データリード線、制御リード線および電源リード線を、直接前記テストソケットを介して前記集積回路デバイスのアドレスリード線、データリード線、制御リード線および電源リード線に接続する１組のリード線と、
を含むことを特徴とする集積回路デバイステスト装置。
【００４８】
２．第１項記載のテスト装置であって、前記１組のリード線の各リード線は約２センチメートルより短いかまたは約２センチメートルに等しいことを特徴とするテスト装置。
【００４９】
３．第１項記載のテスト装置であって、前記１組のリード線の各リード線は約１センチメートルより短いかまたは約１センチメートルに等しいことを特徴とするテスト装置。
【００５０】
４．第１項記載のテスト装置であって、制御リード線の少なくとも１本は、エッジがシャープでかつ間隔が非常に短いクロック信号を転送できるようになっていることを特徴とするテスト装置。
【００５１】
５．第４項記載のテスト装置であって、前記クロック信号は、約５０ピコセコンド以内でスイッチングされるエッジを含んでいることを特徴とするテスト装置。
【００５２】
６．第４項記載のテスト装置であって、前記クロック信号は、約１００ピコセコンド以内でスイッチングされるエッジを含んでいることを特徴とするテスト装置。
【００５３】
７．第４項記載のテスト装置であって、前記クロック信号は、約３００ピコセコンド以内でスイッチングされるエッジを含んでいることを特徴とするテスト装置。
【００５４】
８．第４項記載のテスト装置であって、前記クロック信号は、約プラスマイナス１００ピコセコンド以内のスイッチング時間の許容範囲を持つエッジを含んでいることを特徴とするテスト装置。
【００５５】
９．第４項記載のテスト装置であって、前記クロック信号は、約プラスマイナス２５ピコセコンド以内の時間の許容範囲を持つエッジを含んでいることを特徴とするテスト装置。
【００５６】
１０．第４項記載のテスト装置であって、前記クロック信号は、約プラスマイナス１ピコセコンド以内の時間の許容範囲を持つエッジを含んでいることを特徴とするテスト装置。
【００５７】
１１．複数のマイクロコンピュータと、
複数のテストソケットと、
デバイステスタと前記複数のマイクロコンピュータとの間に情報を送る入力リード線と出力リード線とを備えたデバイステスタであって、各マイクロコンピュータは、異なる１つのテストソケットに取付られるデバイステスタと、
各集積回路デバイスが、異なる１つのテストソケットに挿入される複数の集積回路デバイスと、
各リード線が、直接前記テストソケットを介して対応するマイクロコンピュータを前記集積回路デバイスに結合し、各マイクロコンピュータは、対応する集積回路デバイスのテストルーチンを実行する命令とデータを含みかつ前記テストルーチンの結果を選択して前記テスタに送る、複数のリード線と、
を含むことを特徴とする集積回路デバイステスト装置。
【００５８】
１２．集積回路デバイステスト装置は複数のマイクロコンピュータを含んでいる。各マイクロコンピュータは、個別のテストソケットを介して、テストソケットに挿入された集積回路デバイスに直接結合される。集積回路デバイステスタは、複数の前記マイクロコンピュータに呼出されて、デバイステスタと複数のマイクロコンピュータとの間に情報を送る。各マイクロコンピュータは、対応するデバイスでテストルーチンを実行する命令とデータを含みかつ前記テストルーチンの結果を選択して前記テスタに送る。
【図面の簡単な説明】
【図１】本発明による集積回路デバイステスタの一部の断面図。
【図２】集積回路デバイスの代表的なテストのフローチャートを示す図。
【図３】ＳＣＩノードのブロック図。
【図４】本発明によるノードの物理的装置の一部を分解した断面図。
【図５】本発明によるクロック遅延回路のブロック図。
【図６】デマルチプレクサ回路の論理回路図。
【符号の説明】
２０ 集積回路デバイステスタ
２４、２５ 集積回路デバイス
３０、３１ テストソケット
３５ テスト盤／テストハンドラ盤
４０、４１ マイクロコンピュータソケット
４４、４５ マイクロコンピュータ
４８、４９ 入出力バッファ
５５ パーソナルコンピュータまたはワークステーション
５８ クロック分配器
６２ 電源装置
７１、７２、７４、７６ ＳＣＩリンク
８０ ＳＣＩドライバ
２００ ＳＣＩノード
２０２ 入力側リード線
２０４ アドレス復号器
２０６ バイパス先入れ先出しレジスタ
２０８ マルチプレクサ
２１０ 出力側リード線
２１２ 入力側先入れ先出しレジスタ
２１４ 出力側先入れ先出しレジスタ
２５０ ノード
２５４ テストハンドラ盤／バックプレーン
２５８ マイクロプロセッサ
２６０ 外部の入出力レジスタ
２６４ マイクロプロセッサソケット
２７０ 低速度コネクタ
２７２ テストソケット
２７５ セットアップバッファおよび制御回路
２７６
２８０ テストする集積回路デバイス
３００ クロック遅延装置
３２８ データバス
３７６ クロックリード線
３８９ １グループのリード線
３９７ 符号ロードドライバと遅延レジスタおよびセレクタとに対するリード線
３９８ マイクロプロセッサからのリード線
４０１ 信号遅延回路
４０４ イネーブルドライバ
４０５ リード線
４０６ 遅延レジスタおよびセレクタ
４０７ リード線
４０８ リード線
４０９ 符号ロードドライバ
４１０ 遅延回路装置
４１１、４１２、４１３、４１４、４１５、４１６、４１７ 遅延回路
４２０、４２１、４２２、４２３、４２４、４２５、４２６、４２７ 一連のデマルチプレクサ
４２８、４３０ リード線
４２９ ＯＲゲート
３６７ クロックリード線
４６０ デマルチプレクサ回路
４６２、４６４ ＡＮＤゲート
４６６ 制御リード線
４６７、４６８ デマルチプレクサ回路の出力リード線
Claims (1)
- アドレスリード線、データリード線、制御リード線および少なくとも１つの電源リード線を備えた集積回路デバイスと、
テストソケットであって、そのテストソケットに集積回路デバイスからのリード線が第１の側から取付られるテストソケットと、
前記テストソケットの第２の側に搭載されるマイクロコンピュータであって、アドレスリード線、データリード線、制御リード線および少なくとも１つの電源リード線を備えたマイクロコンピュータと、
前記マイクロコンピュータのアドレスリード線、データリード線、制御リード線および電源リード線を、直接前記テストソケットを介して前記集積回路デバイスのアドレスリード線、データリード線、制御リード線および電源リード線に接続する１組のリード線と、
を含むことを特徴とする集積回路デバイステスト装置。
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