JPH1019984A - 半導体装置の試験方法及び試験装置 - Google Patents
半導体装置の試験方法及び試験装置Info
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- JPH1019984A JPH1019984A JP8172157A JP17215796A JPH1019984A JP H1019984 A JPH1019984 A JP H1019984A JP 8172157 A JP8172157 A JP 8172157A JP 17215796 A JP17215796 A JP 17215796A JP H1019984 A JPH1019984 A JP H1019984A
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Abstract
(57)【要約】
【課題】高速で動作する半導体装置を低速で動作するＬ
ＳＩテスターで確実に試験し得る試験方法及び試験装置
を提供する。 【解決手段】ＬＳＩテスター１１で生成される第一のク
ロック信号ＣＬＫに基づいてテスト信号ＴＤが被測定デ
バイス１２に転送される。被測定デバイス１２によるテ
スト信号ＴＤの処理動作が、クロック信号ＣＬＫの周波
数を周波数逓倍器１３で逓倍した逓倍クロック信号ＨＣ
ＬＫに基づいて行われる。信号処理結果ＯＵＴがクロッ
ク信号ＣＬＫに基づいてＬＳＩテスター１１に転送され
る。ＬＳＩテスター１１でテスト信号ＴＤと信号処理結
果ＯＵＴとを比較することにより、被測定デバイス１２
が正常に動作しているか否かが判定される。
ＳＩテスターで確実に試験し得る試験方法及び試験装置
を提供する。 【解決手段】ＬＳＩテスター１１で生成される第一のク
ロック信号ＣＬＫに基づいてテスト信号ＴＤが被測定デ
バイス１２に転送される。被測定デバイス１２によるテ
スト信号ＴＤの処理動作が、クロック信号ＣＬＫの周波
数を周波数逓倍器１３で逓倍した逓倍クロック信号ＨＣ
ＬＫに基づいて行われる。信号処理結果ＯＵＴがクロッ
ク信号ＣＬＫに基づいてＬＳＩテスター１１に転送され
る。ＬＳＩテスター１１でテスト信号ＴＤと信号処理結
果ＯＵＴとを比較することにより、被測定デバイス１２
が正常に動作しているか否かが判定される。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置の試験方法に関するものである。近年の半導体集積
回路装置は、ますます大規模化及び高集積化が進み、か
つ動作速度の高速化が図られている。動作速度の高速化
は、クロック信号の周波数を高くすることにより行われ
る。このような半導体集積回路装置では、出荷前に試験
装置を使用して動作試験が行われるが、その動作試験を
確実にかつ容易に行うことが必要となっている。
装置の試験方法に関するものである。近年の半導体集積
回路装置は、ますます大規模化及び高集積化が進み、か
つ動作速度の高速化が図られている。動作速度の高速化
は、クロック信号の周波数を高くすることにより行われ
る。このような半導体集積回路装置では、出荷前に試験
装置を使用して動作試験が行われるが、その動作試験を
確実にかつ容易に行うことが必要となっている。
【０００２】
【従来の技術】半導体集積回路装置の動作試験を行うた
めの試験構成を図４に示す。ＬＳＩテスター１は、動作
試験を行う被測定デバイス２にクロック信号ＣＬＫと、
動作試験を行うためのテストデータＴＤとを出力する。
めの試験構成を図４に示す。ＬＳＩテスター１は、動作
試験を行う被測定デバイス２にクロック信号ＣＬＫと、
動作試験を行うためのテストデータＴＤとを出力する。
【０００３】前記被測定デバイス２は例えば１００ＭＨ
Z の内部クロック信号ＨＣＬＫで動作するのに対し、Ｌ
ＳＩテスター１は５０ＭＨZ 程度のクロック信号ＣＬＫ
しか供給できない。そして、そのクロック信号ＣＬＫが
ＰＬＬ回路３で逓倍されて、１００ＭＨZ の内部クロッ
ク信号ＨＣＬＫが生成されて前記被測定デバイス２に供
給され、被測定デバイス２はその内部クロック信号ＨＣ
ＬＫに基づいて動作する。
Z の内部クロック信号ＨＣＬＫで動作するのに対し、Ｌ
ＳＩテスター１は５０ＭＨZ 程度のクロック信号ＣＬＫ
しか供給できない。そして、そのクロック信号ＣＬＫが
ＰＬＬ回路３で逓倍されて、１００ＭＨZ の内部クロッ
ク信号ＨＣＬＫが生成されて前記被測定デバイス２に供
給され、被測定デバイス２はその内部クロック信号ＨＣ
ＬＫに基づいて動作する。
【０００４】前記被測定デバイス２は、内部クロック信
号ＨＣＬＫとテストデータＴＤとに基づいて動作して、
出力信号ＯＵＴを前記ＬＳＩテスター１に出力する。前
記ＬＳＩテスター１は、被測定デバイス１に出力したテ
ストデータＴＤと、被測定デバイス１から出力された出
力信号ＯＵＴとに基づいて、被測定デバイス２が正常に
動作しているか否かを判定する。
号ＨＣＬＫとテストデータＴＤとに基づいて動作して、
出力信号ＯＵＴを前記ＬＳＩテスター１に出力する。前
記ＬＳＩテスター１は、被測定デバイス１に出力したテ
ストデータＴＤと、被測定デバイス１から出力された出
力信号ＯＵＴとに基づいて、被測定デバイス２が正常に
動作しているか否かを判定する。
【０００５】
【発明が解決しようとする課題】ところが、上記のよう
な試験構成ではＬＳＩテスター１から出力されるクロッ
ク信号ＣＬＫとテストデータＴＤとは同期信号として出
力されるが、ＰＬＬ回路３を介して被測定デバイス２に
入力される内部クロック信号ＨＣＬＫと、テストデータ
ＴＤとの同期をとることは困難となっている。
な試験構成ではＬＳＩテスター１から出力されるクロッ
ク信号ＣＬＫとテストデータＴＤとは同期信号として出
力されるが、ＰＬＬ回路３を介して被測定デバイス２に
入力される内部クロック信号ＨＣＬＫと、テストデータ
ＴＤとの同期をとることは困難となっている。
【０００６】従って、被測定デバイス２が内部クロック
信号ＨＣＬＫとテストデータＴＤとに基づいて正常に動
作しないことがあるため、動作試験を確実に行うことが
できないという問題点がある。
信号ＨＣＬＫとテストデータＴＤとに基づいて正常に動
作しないことがあるため、動作試験を確実に行うことが
できないという問題点がある。
【０００７】また、内部クロック信号ＨＣＬＫをＬＳＩ
テスター１から直接に被測定デバイス２に出力しようと
すると、被測定デバイス２と同等の速度で動作するＬＳ
Ｉテスター１が必要となるが、そのようなＬＳＩテスタ
ー１を実現することが困難となりつつある。
テスター１から直接に被測定デバイス２に出力しようと
すると、被測定デバイス２と同等の速度で動作するＬＳ
Ｉテスター１が必要となるが、そのようなＬＳＩテスタ
ー１を実現することが困難となりつつある。
【０００８】また、高速で動作可能なＬＳＩテスター１
を実現しても、被測定デバイス２をセットする試験ボー
ドのパターンのインピーダンスによりクロストークが発
生しやすい。そして、そのクロストークにより動作試験
を確実に行うことができないという問題点がある。
を実現しても、被測定デバイス２をセットする試験ボー
ドのパターンのインピーダンスによりクロストークが発
生しやすい。そして、そのクロストークにより動作試験
を確実に行うことができないという問題点がある。
【０００９】また、ＰＬＬ回路３から出力される内部ク
ロック信号ＨＣＬＫと、テストデータＴＤとの同期がと
れたとしても、テストデータＴＤの出力は、ＰＬＬ回路
３の動作が安定した後に行う必要があるため、動作試験
の立ち上がりに時間を要するという問題点がある。
ロック信号ＨＣＬＫと、テストデータＴＤとの同期がと
れたとしても、テストデータＴＤの出力は、ＰＬＬ回路
３の動作が安定した後に行う必要があるため、動作試験
の立ち上がりに時間を要するという問題点がある。
【００１０】この発明の目的は、高速で動作する半導体
装置を低速で動作するＬＳＩテスターで確実に試験し得
る試験方法及び試験装置を提供することにある。
装置を低速で動作するＬＳＩテスターで確実に試験し得
る試験方法及び試験装置を提供することにある。
【００１１】
【課題を解決するための手段】図１は、本発明の請求項
１の原理説明図である。すなわち、ＬＳＩテスターで生
成される第一のクロック信号に基づいてテスト信号が被
測定デバイスに転送され、前記被測定デバイスによるテ
スト信号の処理動作が、前記第一のクロック信号の周波
数を周波数逓倍器で逓倍した第二のクロック信号に基づ
いて行われ、信号処理結果が前記第一クロック信号に基
づいて前記ＬＳＩテスターに転送され、前記ＬＳＩテス
ターで前記テスト信号と前記信号処理結果とを比較する
ことにより、前記被測定デバイスが正常に動作している
か否かが判定される。
１の原理説明図である。すなわち、ＬＳＩテスターで生
成される第一のクロック信号に基づいてテスト信号が被
測定デバイスに転送され、前記被測定デバイスによるテ
スト信号の処理動作が、前記第一のクロック信号の周波
数を周波数逓倍器で逓倍した第二のクロック信号に基づ
いて行われ、信号処理結果が前記第一クロック信号に基
づいて前記ＬＳＩテスターに転送され、前記ＬＳＩテス
ターで前記テスト信号と前記信号処理結果とを比較する
ことにより、前記被測定デバイスが正常に動作している
か否かが判定される。
【００１２】請求項２では、ＬＳＩテスターで生成され
る第一のクロック信号に基づいて、前記ＬＳＩテスター
から出力されるテスト信号が被測定デバイス内の第一の
記憶装置に格納され、前記第一の記憶装置に格納された
テスト信号の処理動作が、前記第一のクロック信号の周
波数を周波数逓倍器で逓倍した第二のクロック信号ＣＬ
Ｋて前記被測定デバイスで行われて、被測定デバイス内
の第二の記憶装置に格納され、前記第二の記憶装置に格
納された信号処理結果が前記第一のクロック信号に基づ
いて前記ＬＳＩテスターに転送され、前記ＬＳＩテスタ
ーで前記テスト信号と前記信号処理結果とを比較するこ
とにより、前記被測定デバイスが正常に動作しているか
否かが判定される。
る第一のクロック信号に基づいて、前記ＬＳＩテスター
から出力されるテスト信号が被測定デバイス内の第一の
記憶装置に格納され、前記第一の記憶装置に格納された
テスト信号の処理動作が、前記第一のクロック信号の周
波数を周波数逓倍器で逓倍した第二のクロック信号ＣＬ
Ｋて前記被測定デバイスで行われて、被測定デバイス内
の第二の記憶装置に格納され、前記第二の記憶装置に格
納された信号処理結果が前記第一のクロック信号に基づ
いて前記ＬＳＩテスターに転送され、前記ＬＳＩテスタ
ーで前記テスト信号と前記信号処理結果とを比較するこ
とにより、前記被測定デバイスが正常に動作しているか
否かが判定される。
【００１３】請求項３では、ＬＳＩテスターは、第一の
クロック信号及び該クロック信号と同期したテストデー
タ信号を転送するとともに、被測定デバイスから転送さ
れる信号と前記テストデータ信号とに基づいて前記被測
定デバイスの動作試験を行う。周波数逓倍器は、前記ク
ロック信号の周波数を逓倍した第二のクロック信号を生
成する。スイッチ回路は、前記ＬＳＩテスターから出力
される制御信号に基づいて、前記ＬＳＩテスターと前記
被測定デバイスとの間の前記信号転送時には、前記第一
のクロック信号を選択して前記被測定デバイスに出力
し、前記被測定デバイスでの信号処理動作時には、前記
第二のクロック信号を選択して前記被測定デバイスに出
力する。前記被測定デバイスは、前記ＬＳＩテスターか
らの前記テストデータの転送時に前記第一のクロック信
号に基づいて該テストデータ信号が格納される第一の記
憶装置と、前記第二のクロック信号に基づいて前記第一
の記憶装置に格納されたテストデータ信号による信号処
理動作を行うＣＰＵコアと、前記ＣＰＵコアによる信号
処理結果が格納される第二の記憶装置とを備える。
クロック信号及び該クロック信号と同期したテストデー
タ信号を転送するとともに、被測定デバイスから転送さ
れる信号と前記テストデータ信号とに基づいて前記被測
定デバイスの動作試験を行う。周波数逓倍器は、前記ク
ロック信号の周波数を逓倍した第二のクロック信号を生
成する。スイッチ回路は、前記ＬＳＩテスターから出力
される制御信号に基づいて、前記ＬＳＩテスターと前記
被測定デバイスとの間の前記信号転送時には、前記第一
のクロック信号を選択して前記被測定デバイスに出力
し、前記被測定デバイスでの信号処理動作時には、前記
第二のクロック信号を選択して前記被測定デバイスに出
力する。前記被測定デバイスは、前記ＬＳＩテスターか
らの前記テストデータの転送時に前記第一のクロック信
号に基づいて該テストデータ信号が格納される第一の記
憶装置と、前記第二のクロック信号に基づいて前記第一
の記憶装置に格納されたテストデータ信号による信号処
理動作を行うＣＰＵコアと、前記ＣＰＵコアによる信号
処理結果が格納される第二の記憶装置とを備える。
【００１４】請求項４では、前記周波数逓倍器はＰＬＬ
回路で構成され、該ＰＬＬ回路及び前記スイッチ回路が
前記被測定デバイスに内蔵される。請求項５では、前記
周波数逓倍器はＰＬＬ回路で構成され、該ＰＬＬ回路及
び前記スイッチ回路が前記被測定デバイスと試験装置と
の間に介在される。
回路で構成され、該ＰＬＬ回路及び前記スイッチ回路が
前記被測定デバイスに内蔵される。請求項５では、前記
周波数逓倍器はＰＬＬ回路で構成され、該ＰＬＬ回路及
び前記スイッチ回路が前記被測定デバイスと試験装置と
の間に介在される。
【００１５】（作用）請求項１では、ＬＳＩテスターで
生成される第一のクロック信号に基づいて、テスト信号
が被測定デバイスに転送され、テスト信号による被測定
デバイスの信号処理動作が第二のクロック信号に基づい
て行われる。信号処理結果は、前記第一のクロック信号
に基づいてＬＳＩテスターに転送されその信号処理結果
と前記テスト信号とに基づいて被測定デバイスが正常に
動いているか否かが判定される。
生成される第一のクロック信号に基づいて、テスト信号
が被測定デバイスに転送され、テスト信号による被測定
デバイスの信号処理動作が第二のクロック信号に基づい
て行われる。信号処理結果は、前記第一のクロック信号
に基づいてＬＳＩテスターに転送されその信号処理結果
と前記テスト信号とに基づいて被測定デバイスが正常に
動いているか否かが判定される。
【００１６】請求項２，３では、ＬＳＩテスターで生成
される第一のクロック信号に基づいて、ＬＳＩテスター
から出力されるテスト信号が被測定デバイス内の第一の
記憶装置に格納される。第一の記憶装置に格納されたテ
スト信号の処理動作が第二のクロック信号に基づいて前
記被測定デバイスで行われて、被測定デバイス内の第二
の記憶装置に格納される。信号処理結果が前記第一のク
ロック信号に基づいて前記ＬＳＩテスターに転送され、
前記ＬＳＩテスターで前記テスト信号と前記信号処理結
果とを比較することにより、前記被測定デバイスが正常
に動作しているか否かが判定される。
される第一のクロック信号に基づいて、ＬＳＩテスター
から出力されるテスト信号が被測定デバイス内の第一の
記憶装置に格納される。第一の記憶装置に格納されたテ
スト信号の処理動作が第二のクロック信号に基づいて前
記被測定デバイスで行われて、被測定デバイス内の第二
の記憶装置に格納される。信号処理結果が前記第一のク
ロック信号に基づいて前記ＬＳＩテスターに転送され、
前記ＬＳＩテスターで前記テスト信号と前記信号処理結
果とを比較することにより、前記被測定デバイスが正常
に動作しているか否かが判定される。
【００１７】請求項４では、ＬＳＩテスターから出力さ
れた第一のクロック信号が、被測定デバイスに内蔵され
たＰＬＬ回路で逓倍されて、第二のクロック信号が生成
され、その第二のクロック信号と前記第一のクロック信
号とのいずれかがスイッチ回路を介してＣＰＵコアに出
力される。
れた第一のクロック信号が、被測定デバイスに内蔵され
たＰＬＬ回路で逓倍されて、第二のクロック信号が生成
され、その第二のクロック信号と前記第一のクロック信
号とのいずれかがスイッチ回路を介してＣＰＵコアに出
力される。
【００１８】請求項５では、ＬＳＩテスターから出力さ
れた第一のクロック信号が、被測定デバイスとＬＳＩテ
スターとの間に介在されたＰＬＬ回路で逓倍されて、第
二のクロック信号が生成され、その第二のクロック信号
と前記第一のクロック信号とのいずれかがスイッチ回路
を介してＣＰＵコアに出力される。
れた第一のクロック信号が、被測定デバイスとＬＳＩテ
スターとの間に介在されたＰＬＬ回路で逓倍されて、第
二のクロック信号が生成され、その第二のクロック信号
と前記第一のクロック信号とのいずれかがスイッチ回路
を介してＣＰＵコアに出力される。
【００１９】
【発明の実施の形態】図１は、この発明を具体化した半
導体装置の試験装置の一実施の形態を示す。ＬＳＩテス
ター１１は、動作試験を行う被測定デバイス１２にクロ
ック信号ＣＬＫと、動作試験を行うためのテストデータ
ＴＤ及びスイッチ回路１４を制御するための制御信号Ｃ
Ｓを出力する。
導体装置の試験装置の一実施の形態を示す。ＬＳＩテス
ター１１は、動作試験を行う被測定デバイス１２にクロ
ック信号ＣＬＫと、動作試験を行うためのテストデータ
ＴＤ及びスイッチ回路１４を制御するための制御信号Ｃ
Ｓを出力する。
【００２０】前記被測定デバイス１２は１００ＭＨZ の
内部クロック信号ＨＣＬＫで動作するのに対し、ＬＳＩ
テスター１１は５０ＭＨZ 程度のクロック信号ＣＬＫし
か供給できない。そして、そのクロック信号ＣＬＫがＰ
ＬＬ回路１３で逓倍されて、１００ＭＨZ の逓倍クロッ
ク信号ＨＣＬＫが生成され、その逓倍クロック信号ＨＣ
ＬＫが前記スイッチ回路１４の切り替え端子Ｂに出力さ
れる。
内部クロック信号ＨＣＬＫで動作するのに対し、ＬＳＩ
テスター１１は５０ＭＨZ 程度のクロック信号ＣＬＫし
か供給できない。そして、そのクロック信号ＣＬＫがＰ
ＬＬ回路１３で逓倍されて、１００ＭＨZ の逓倍クロッ
ク信号ＨＣＬＫが生成され、その逓倍クロック信号ＨＣ
ＬＫが前記スイッチ回路１４の切り替え端子Ｂに出力さ
れる。
【００２１】前記スイッチ回路１４の切り替え端子Ａに
は、前記クロック信号ＣＬＫが入力される。前記スイッ
チ回路１４は、端子Ａ, Ｂに入力された信号のいずれか
を前記制御信号ＣＳに基づいて選択して前記被測定デバ
イス１２に出力する。従って、前記スイッチ回路１４
は、内部クロック信号ＨＣＬＫ及びクロック信号ＣＬＫ
のいずれかを選択して前記被測定デバイス１２に出力す
る。
は、前記クロック信号ＣＬＫが入力される。前記スイッ
チ回路１４は、端子Ａ, Ｂに入力された信号のいずれか
を前記制御信号ＣＳに基づいて選択して前記被測定デバ
イス１２に出力する。従って、前記スイッチ回路１４
は、内部クロック信号ＨＣＬＫ及びクロック信号ＣＬＫ
のいずれかを選択して前記被測定デバイス１２に出力す
る。
【００２２】前記被測定デバイス１２は前記クロック信
号ＣＬＫ及び逓倍クロック信号ＨＣＬＫのいずれかに基
づいて動作する。前記被測定デバイス１２は、前記逓倍
クロック信号ＨＣＬＫとテストデータＴＤとに基づいて
動作して、出力信号ＯＵＴを前記ＬＳＩテスター１１に
出力する。前記ＬＳＩテスター１１は、被測定デバイス
１２に出力したテストデータＴＤと、被測定デバイス１
２から出力された出力信号ＯＵＴとに基づいて、被測定
デバイス１２が正常に動作しているか否かを判定する。
号ＣＬＫ及び逓倍クロック信号ＨＣＬＫのいずれかに基
づいて動作する。前記被測定デバイス１２は、前記逓倍
クロック信号ＨＣＬＫとテストデータＴＤとに基づいて
動作して、出力信号ＯＵＴを前記ＬＳＩテスター１１に
出力する。前記ＬＳＩテスター１１は、被測定デバイス
１２に出力したテストデータＴＤと、被測定デバイス１
２から出力された出力信号ＯＵＴとに基づいて、被測定
デバイス１２が正常に動作しているか否かを判定する。
【００２３】前記被測定デバイス１２の具体的構成を図
３に示す。この被測定デバイス１２は、前記ＰＬＬ回路
１３及びスイッチ回路１４を同一チップ上に形成したも
のであり、図１に示す被測定デバイス１２は、この構成
からＰＬＬ回路１３及びスイッチ回路１４を削除した構
成となる。
３に示す。この被測定デバイス１２は、前記ＰＬＬ回路
１３及びスイッチ回路１４を同一チップ上に形成したも
のであり、図１に示す被測定デバイス１２は、この構成
からＰＬＬ回路１３及びスイッチ回路１４を削除した構
成となる。
【００２４】入出力部１６及び周辺回路１７は、外部バ
ス１５を介して前記ＬＳＩテスター１１に接続され、前
記テストデータＴＤが入力されるとともに、前記出力信
号ＯＵＴを出力する。
ス１５を介して前記ＬＳＩテスター１１に接続され、前
記テストデータＴＤが入力されるとともに、前記出力信
号ＯＵＴを出力する。
【００２５】前記入出力部１６及び周辺回路１７は内部
バス１８を介してＣＰＵコア１９に接続される。また、
前記ＣＰＵコア１９は前記内部バス１８を介して前記デ
ータＲＡＭ２０及びプログラムＲＡＭ２１に接続され
る。
バス１８を介してＣＰＵコア１９に接続される。また、
前記ＣＰＵコア１９は前記内部バス１８を介して前記デ
ータＲＡＭ２０及びプログラムＲＡＭ２１に接続され
る。
【００２６】そして、前記データＲＡＭ２０及びプログ
ラムＲＡＭ２１は、前記ＣＰＵコア１９により制御され
る。また、前記ＣＰＵコア１９には前記スイッチ回路１
４を介して前記クロック信号ＣＬＫ若しくは前記逓倍ク
ロック信号ＨＣＬＫのいずれかが入力される。
ラムＲＡＭ２１は、前記ＣＰＵコア１９により制御され
る。また、前記ＣＰＵコア１９には前記スイッチ回路１
４を介して前記クロック信号ＣＬＫ若しくは前記逓倍ク
ロック信号ＨＣＬＫのいずれかが入力される。
【００２７】次に、上記のように構成された試験装置の
動作を図２に従って説明する。動作試験が開始される
と、スイッチ回路１４はＬＳＩテスター１１から出力さ
れる制御信号ＣＳに基づいて、端子Ａに切り替えられ
る。すると、ＬＳＩテスター１１から出力されるクロッ
ク信号ＣＬＫが被測定デバイス１２に入力される。
動作を図２に従って説明する。動作試験が開始される
と、スイッチ回路１４はＬＳＩテスター１１から出力さ
れる制御信号ＣＳに基づいて、端子Ａに切り替えられ
る。すると、ＬＳＩテスター１１から出力されるクロッ
ク信号ＣＬＫが被測定デバイス１２に入力される。
【００２８】次いで、ＬＳＩテスター１１から被測定デ
バイス１２にテストデータＴＤが入力される。このテス
トデータＴＤは、被測定デバイス１２の動作試験を行う
ためのプログラムと、試験データとからなる命令データ
で構成され、入出力部１６と、前記クロック信号ＣＬＫ
に基づいて動作するＣＰＵコア１９により、前記プログ
ラムＲＡＭ２１に格納される（ステップ１）。
バイス１２にテストデータＴＤが入力される。このテス
トデータＴＤは、被測定デバイス１２の動作試験を行う
ためのプログラムと、試験データとからなる命令データ
で構成され、入出力部１６と、前記クロック信号ＣＬＫ
に基づいて動作するＣＰＵコア１９により、前記プログ
ラムＲＡＭ２１に格納される（ステップ１）。
【００２９】命令データの格納が終了すると、ＬＳＩテ
スター１１は、制御信号ＣＳをスイッチ回路１４に出力
し、その制御信号ＣＳに基づいてスイッチ回路１４では
端子Ｂに切り替えられる。
スター１１は、制御信号ＣＳをスイッチ回路１４に出力
し、その制御信号ＣＳに基づいてスイッチ回路１４では
端子Ｂに切り替えられる。
【００３０】すると、ＰＬＬ回路１３から出力される逓
倍クロック信号ＨＣＬＫがＣＰＵコア１９に供給され
る。この時、ＰＬＬ回路１３はすでにクロック信号ＣＬ
Ｋに基づいて逓倍クロック信号ＨＣＬＫを安定して出力
しているため、スイッチ回路１４の切り替えに基づい
て、逓倍クロック信号ＨＣＬＫがＣＰＵコア１９に瞬時
に供給される。
倍クロック信号ＨＣＬＫがＣＰＵコア１９に供給され
る。この時、ＰＬＬ回路１３はすでにクロック信号ＣＬ
Ｋに基づいて逓倍クロック信号ＨＣＬＫを安定して出力
しているため、スイッチ回路１４の切り替えに基づい
て、逓倍クロック信号ＨＣＬＫがＣＰＵコア１９に瞬時
に供給される。
【００３１】そして、ＣＰＵコア１９は格納された命令
に基づいて、その命令を実行する（ステップ２）。この
とき、ＣＰＵコア１９は逓倍クロック信号ＨＣＬＫに基
づいて高速に動作する。
に基づいて、その命令を実行する（ステップ２）。この
とき、ＣＰＵコア１９は逓倍クロック信号ＨＣＬＫに基
づいて高速に動作する。
【００３２】次いで、ＣＰＵコア１９は命令の実行結果
をデータＲＡＭ２０に格納する（ステップ３）。このと
きも、ＣＰＵコア１９は逓倍クロック信号ＨＣＬＫに基
づいて高速に動作する。
をデータＲＡＭ２０に格納する（ステップ３）。このと
きも、ＣＰＵコア１９は逓倍クロック信号ＨＣＬＫに基
づいて高速に動作する。
【００３３】このようにして命令の実行動作が終了する
と（ステップ４）、ＬＳＩテスター１１によりスイッチ
回路１４が端子Ａに切り替えられ、ＣＰＵコア１９には
クロック信号ＣＬＫが供給される。
と（ステップ４）、ＬＳＩテスター１１によりスイッチ
回路１４が端子Ａに切り替えられ、ＣＰＵコア１９には
クロック信号ＣＬＫが供給される。
【００３４】次いで、ＣＰＵコア１９はデータＲＡＭ２
０に格納されたデータを読み出して出力信号ＯＵＴとし
てＬＳＩテスター１１に出力する（ステップ５）。ＬＳ
Ｉテスター１１は、被測定デバイス１２に出力したテス
トデータＴＤと、被測定デバイス１２から出力された出
力信号ＯＵＴとを比較して、被測定デバイス１２が正常
に動作しているか否かを判定する（ステップ６）。
０に格納されたデータを読み出して出力信号ＯＵＴとし
てＬＳＩテスター１１に出力する（ステップ５）。ＬＳ
Ｉテスター１１は、被測定デバイス１２に出力したテス
トデータＴＤと、被測定デバイス１２から出力された出
力信号ＯＵＴとを比較して、被測定デバイス１２が正常
に動作しているか否かを判定する（ステップ６）。
【００３５】上記のように構成された試験装置では、次
に示す作用効果を得ることができる。 （イ）ＬＳＩテスター１１から被測定デバイス１２にテ
ストデータＴＤを入力するときは、クロック信号ＣＬＫ
に基づいて入力されるので、テストデータＴＤとクロッ
ク信号ＣＬＫの同期をとることが容易である。 （ロ）プログラムＲＡＭ２１に格納された命令に基づい
て、被測定デバイス１２が命令実行動作を行うときに
は、ＰＬＬ回路で生成される逓倍クロック信号ＨＣＬＫ
に基づいて、被測定デバイス１２を高速に動作させるこ
とができる。 （ハ）被測定デバイス１２の動作結果である出力信号Ｏ
ＵＴは、クロック信号ＣＬＫに基づいてＬＳＩテスター
１１に確実に入力される。 （ニ）テストデータＴＤと、被測定デバイス１２から出
力される出力信号ＯＵＴとを比較することにより、ＬＳ
Ｉテスター１１より高速で動作する被測定デバイス１２
の動作試験を確実に行うことができる。 （ホ）ＰＬＬ回路１３から被測定デバイス１２への内部
クロック信号ＨＣＬＫの供給時には、逓倍クロック信号
ＨＣＬＫがすでに安定しているので、ＰＬＬ回路１３の
動作の安定に要する時間により、動作試験時間が長くな
ることはない。
に示す作用効果を得ることができる。 （イ）ＬＳＩテスター１１から被測定デバイス１２にテ
ストデータＴＤを入力するときは、クロック信号ＣＬＫ
に基づいて入力されるので、テストデータＴＤとクロッ
ク信号ＣＬＫの同期をとることが容易である。 （ロ）プログラムＲＡＭ２１に格納された命令に基づい
て、被測定デバイス１２が命令実行動作を行うときに
は、ＰＬＬ回路で生成される逓倍クロック信号ＨＣＬＫ
に基づいて、被測定デバイス１２を高速に動作させるこ
とができる。 （ハ）被測定デバイス１２の動作結果である出力信号Ｏ
ＵＴは、クロック信号ＣＬＫに基づいてＬＳＩテスター
１１に確実に入力される。 （ニ）テストデータＴＤと、被測定デバイス１２から出
力される出力信号ＯＵＴとを比較することにより、ＬＳ
Ｉテスター１１より高速で動作する被測定デバイス１２
の動作試験を確実に行うことができる。 （ホ）ＰＬＬ回路１３から被測定デバイス１２への内部
クロック信号ＨＣＬＫの供給時には、逓倍クロック信号
ＨＣＬＫがすでに安定しているので、ＰＬＬ回路１３の
動作の安定に要する時間により、動作試験時間が長くな
ることはない。
【００３６】
【発明の効果】以上詳述したように、この発明は高速で
動作する半導体装置を低速で動作するＬＳＩテスターで
確実に試験し得る試験方法及び試験装置を提供すること
ができる。
動作する半導体装置を低速で動作するＬＳＩテスターで
確実に試験し得る試験方法及び試験装置を提供すること
ができる。
【図１】 一実施の形態を示すブロック図である。
【図２】 一実施の形態の動作を示すフローチャート図
である。
である。
【図３】 ＰＬＬ回路を内蔵した被測定デバイスを示す
ブロック図である。
ブロック図である。
【図４】 従来例を示すブロック図である。
１１ ＬＳＩテスター １２ 被測定デバイス １３ 周波数逓倍回路（ＰＬＬ回路） ＣＬＫ 第一のクロック信号 ＨＣＬＫ 第二のクロック信号 ＴＤ テスト信号（テストデータ） ＯＵＴ 信号処理結果（出力信号）
Claims (5)
- 【請求項１】 ＬＳＩテスターで生成される第一のクロ
ック信号に基づいてテスト信号を被測定デバイスに転送
し、前記被測定デバイスによる前記テスト信号に基づく
信号処理動作を、前記第一のクロック信号の周波数を周
波数逓倍器で逓倍した第二のクロック信号に基づいて行
い、信号処理結果を前記第一のクロック信号に基づいて
前記ＬＳＩテスターに転送し、前記ＬＳＩテスターで前
記テスト信号と前記信号処理結果とを比較することによ
り、前記被測定デバイスが正常に動作しているか否かを
判定することを特徴とする半導体装置の試験方法。 - 【請求項２】 ＬＳＩテスターで生成される第一のクロ
ック信号に基づいて、前記ＬＳＩテスターから出力され
るテスト信号を被測定デバイス内の第一の記憶装置に格
納し、前記第一の記憶装置に格納されたテスト信号によ
る信号処理動作を、前記第一のクロック信号の周波数を
周波数逓倍器で逓倍した第二のクロック信号に基づいて
前記被測定デバイスで行って、被測定デバイス内の第二
の記憶装置に格納し、前記第二の記憶装置に格納された
信号処理結果を前記第一のクロック信号に基づいて前記
ＬＳＩテスターに転送し、前記ＬＳＩテスターで前記テ
スト信号と前記信号処理結果とを比較することにより、
前記被測定デバイスが正常に動作しているか否かを判定
することを特徴とする半導体装置の試験方法。 - 【請求項３】 第一のクロック信号及び該クロック信号
と同期したテスト信号を転送するとともに、被測定デバ
イスから転送される出力信号と前記テスト信号とに基づ
いて前記被測定デバイスの動作試験を行うＬＳＩテスタ
ーと、 前記第一のクロック信号の周波数を逓倍した第二のクロ
ック信号を生成する周波数逓倍器と、 前記ＬＳＩテスターから出力される制御信号に基づい
て、前記ＬＳＩテスターと前記被測定デバイスとの間の
前記信号転送時には、前記第一のクロック信号を選択し
て前記被測定デバイスに出力し、前記被測定デバイスで
の信号処理動作時には、前記第二のクロック信号を選択
して前記被測定デバイスに出力するスイッチ回路と、 前記被測定デバイスは、 前記ＬＳＩテスターからの前記テスト信号の転送時に前
記第一のクロック信号に基づいて該テスト信号が格納さ
れる第一の記憶装置と、 前記第二のクロック信号に基づいて前記第一の記憶装置
に格納されたテスト信号による信号処理動作を行うＣＰ
Ｕコアと、 前記ＣＰＵコアによる信号処理結果が格納される第二の
記憶装置とを備えたことを特徴とする半導体装置の試験
装置。 - 【請求項４】 前記周波数逓倍器はＰＬＬ回路で構成
し、該ＰＬＬ回路及び前記スイッチ回路を前記被測定デ
バイスに内蔵したことを特徴とする請求項３記載の半導
体装置の試験装置。 - 【請求項５】 前記周波数逓倍器はＰＬＬ回路で構成
し、該ＰＬＬ回路及び前記スイッチ回路を前記被測定デ
バイスと試験装置との間に介在させたことを特徴とする
請求項３記載の半導体装置の試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8172157A JPH1019984A (ja) | 1996-07-02 | 1996-07-02 | 半導体装置の試験方法及び試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8172157A JPH1019984A (ja) | 1996-07-02 | 1996-07-02 | 半導体装置の試験方法及び試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1019984A true JPH1019984A (ja) | 1998-01-23 |
Family
ID=15936634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8172157A Withdrawn JPH1019984A (ja) | 1996-07-02 | 1996-07-02 | 半導体装置の試験方法及び試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1019984A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100378465C (zh) * | 2001-10-05 | 2008-04-02 | 松下电器产业株式会社 | Lsi检查方法及装置、lsi检测器 |
| KR101057742B1 (ko) | 2003-10-31 | 2011-08-19 | 매그나칩 반도체 유한회사 | 웨이퍼 레벨의 반도체 메모리 장치의 테스트 회로 |
| JP2013213715A (ja) * | 2012-04-02 | 2013-10-17 | Nec Commun Syst Ltd | 半導体装置とそのテスト方法 |
| KR102242257B1 (ko) * | 2020-12-09 | 2021-04-20 | (주)에이블리 | 반도체검사장비 디바이스 인터페이스 보드 및 그 운용방법 |
-
1996
- 1996-07-02 JP JP8172157A patent/JPH1019984A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100378465C (zh) * | 2001-10-05 | 2008-04-02 | 松下电器产业株式会社 | Lsi检查方法及装置、lsi检测器 |
| KR101057742B1 (ko) | 2003-10-31 | 2011-08-19 | 매그나칩 반도체 유한회사 | 웨이퍼 레벨의 반도체 메모리 장치의 테스트 회로 |
| JP2013213715A (ja) * | 2012-04-02 | 2013-10-17 | Nec Commun Syst Ltd | 半導体装置とそのテスト方法 |
| KR102242257B1 (ko) * | 2020-12-09 | 2021-04-20 | (주)에이블리 | 반도체검사장비 디바이스 인터페이스 보드 및 그 운용방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030902 |