JPH1019984A - 半導体装置の試験方法及び試験装置 - Google Patents
半導体装置の試験方法及び試験装置Info
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- JPH1019984A JPH1019984A JP8172157A JP17215796A JPH1019984A JP H1019984 A JPH1019984 A JP H1019984A JP 8172157 A JP8172157 A JP 8172157A JP 17215796 A JP17215796 A JP 17215796A JP H1019984 A JPH1019984 A JP H1019984A
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- signal
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Abstract
(57)【要約】
【課題】高速で動作する半導体装置を低速で動作するL
SIテスターで確実に試験し得る試験方法及び試験装置
を提供する。 【解決手段】LSIテスター11で生成される第一のク
ロック信号CLKに基づいてテスト信号TDが被測定デ
バイス12に転送される。被測定デバイス12によるテ
スト信号TDの処理動作が、クロック信号CLKの周波
数を周波数逓倍器13で逓倍した逓倍クロック信号HC
LKに基づいて行われる。信号処理結果OUTがクロッ
ク信号CLKに基づいてLSIテスター11に転送され
る。LSIテスター11でテスト信号TDと信号処理結
果OUTとを比較することにより、被測定デバイス12
が正常に動作しているか否かが判定される。
SIテスターで確実に試験し得る試験方法及び試験装置
を提供する。 【解決手段】LSIテスター11で生成される第一のク
ロック信号CLKに基づいてテスト信号TDが被測定デ
バイス12に転送される。被測定デバイス12によるテ
スト信号TDの処理動作が、クロック信号CLKの周波
数を周波数逓倍器13で逓倍した逓倍クロック信号HC
LKに基づいて行われる。信号処理結果OUTがクロッ
ク信号CLKに基づいてLSIテスター11に転送され
る。LSIテスター11でテスト信号TDと信号処理結
果OUTとを比較することにより、被測定デバイス12
が正常に動作しているか否かが判定される。
Description
【0001】
【発明の属する技術分野】この発明は、半導体集積回路
装置の試験方法に関するものである。近年の半導体集積
回路装置は、ますます大規模化及び高集積化が進み、か
つ動作速度の高速化が図られている。動作速度の高速化
は、クロック信号の周波数を高くすることにより行われ
る。このような半導体集積回路装置では、出荷前に試験
装置を使用して動作試験が行われるが、その動作試験を
確実にかつ容易に行うことが必要となっている。
装置の試験方法に関するものである。近年の半導体集積
回路装置は、ますます大規模化及び高集積化が進み、か
つ動作速度の高速化が図られている。動作速度の高速化
は、クロック信号の周波数を高くすることにより行われ
る。このような半導体集積回路装置では、出荷前に試験
装置を使用して動作試験が行われるが、その動作試験を
確実にかつ容易に行うことが必要となっている。
【0002】
【従来の技術】半導体集積回路装置の動作試験を行うた
めの試験構成を図4に示す。LSIテスター1は、動作
試験を行う被測定デバイス2にクロック信号CLKと、
動作試験を行うためのテストデータTDとを出力する。
めの試験構成を図4に示す。LSIテスター1は、動作
試験を行う被測定デバイス2にクロック信号CLKと、
動作試験を行うためのテストデータTDとを出力する。
【0003】前記被測定デバイス2は例えば100MH
Z の内部クロック信号HCLKで動作するのに対し、L
SIテスター1は50MHZ 程度のクロック信号CLK
しか供給できない。そして、そのクロック信号CLKが
PLL回路3で逓倍されて、100MHZ の内部クロッ
ク信号HCLKが生成されて前記被測定デバイス2に供
給され、被測定デバイス2はその内部クロック信号HC
LKに基づいて動作する。
Z の内部クロック信号HCLKで動作するのに対し、L
SIテスター1は50MHZ 程度のクロック信号CLK
しか供給できない。そして、そのクロック信号CLKが
PLL回路3で逓倍されて、100MHZ の内部クロッ
ク信号HCLKが生成されて前記被測定デバイス2に供
給され、被測定デバイス2はその内部クロック信号HC
LKに基づいて動作する。
【0004】前記被測定デバイス2は、内部クロック信
号HCLKとテストデータTDとに基づいて動作して、
出力信号OUTを前記LSIテスター1に出力する。前
記LSIテスター1は、被測定デバイス1に出力したテ
ストデータTDと、被測定デバイス1から出力された出
力信号OUTとに基づいて、被測定デバイス2が正常に
動作しているか否かを判定する。
号HCLKとテストデータTDとに基づいて動作して、
出力信号OUTを前記LSIテスター1に出力する。前
記LSIテスター1は、被測定デバイス1に出力したテ
ストデータTDと、被測定デバイス1から出力された出
力信号OUTとに基づいて、被測定デバイス2が正常に
動作しているか否かを判定する。
【0005】
【発明が解決しようとする課題】ところが、上記のよう
な試験構成ではLSIテスター1から出力されるクロッ
ク信号CLKとテストデータTDとは同期信号として出
力されるが、PLL回路3を介して被測定デバイス2に
入力される内部クロック信号HCLKと、テストデータ
TDとの同期をとることは困難となっている。
な試験構成ではLSIテスター1から出力されるクロッ
ク信号CLKとテストデータTDとは同期信号として出
力されるが、PLL回路3を介して被測定デバイス2に
入力される内部クロック信号HCLKと、テストデータ
TDとの同期をとることは困難となっている。
【0006】従って、被測定デバイス2が内部クロック
信号HCLKとテストデータTDとに基づいて正常に動
作しないことがあるため、動作試験を確実に行うことが
できないという問題点がある。
信号HCLKとテストデータTDとに基づいて正常に動
作しないことがあるため、動作試験を確実に行うことが
できないという問題点がある。
【0007】また、内部クロック信号HCLKをLSI
テスター1から直接に被測定デバイス2に出力しようと
すると、被測定デバイス2と同等の速度で動作するLS
Iテスター1が必要となるが、そのようなLSIテスタ
ー1を実現することが困難となりつつある。
テスター1から直接に被測定デバイス2に出力しようと
すると、被測定デバイス2と同等の速度で動作するLS
Iテスター1が必要となるが、そのようなLSIテスタ
ー1を実現することが困難となりつつある。
【0008】また、高速で動作可能なLSIテスター1
を実現しても、被測定デバイス2をセットする試験ボー
ドのパターンのインピーダンスによりクロストークが発
生しやすい。そして、そのクロストークにより動作試験
を確実に行うことができないという問題点がある。
を実現しても、被測定デバイス2をセットする試験ボー
ドのパターンのインピーダンスによりクロストークが発
生しやすい。そして、そのクロストークにより動作試験
を確実に行うことができないという問題点がある。
【0009】また、PLL回路3から出力される内部ク
ロック信号HCLKと、テストデータTDとの同期がと
れたとしても、テストデータTDの出力は、PLL回路
3の動作が安定した後に行う必要があるため、動作試験
の立ち上がりに時間を要するという問題点がある。
ロック信号HCLKと、テストデータTDとの同期がと
れたとしても、テストデータTDの出力は、PLL回路
3の動作が安定した後に行う必要があるため、動作試験
の立ち上がりに時間を要するという問題点がある。
【0010】この発明の目的は、高速で動作する半導体
装置を低速で動作するLSIテスターで確実に試験し得
る試験方法及び試験装置を提供することにある。
装置を低速で動作するLSIテスターで確実に試験し得
る試験方法及び試験装置を提供することにある。
【0011】
【課題を解決するための手段】図1は、本発明の請求項
1の原理説明図である。すなわち、LSIテスターで生
成される第一のクロック信号に基づいてテスト信号が被
測定デバイスに転送され、前記被測定デバイスによるテ
スト信号の処理動作が、前記第一のクロック信号の周波
数を周波数逓倍器で逓倍した第二のクロック信号に基づ
いて行われ、信号処理結果が前記第一クロック信号に基
づいて前記LSIテスターに転送され、前記LSIテス
ターで前記テスト信号と前記信号処理結果とを比較する
ことにより、前記被測定デバイスが正常に動作している
か否かが判定される。
1の原理説明図である。すなわち、LSIテスターで生
成される第一のクロック信号に基づいてテスト信号が被
測定デバイスに転送され、前記被測定デバイスによるテ
スト信号の処理動作が、前記第一のクロック信号の周波
数を周波数逓倍器で逓倍した第二のクロック信号に基づ
いて行われ、信号処理結果が前記第一クロック信号に基
づいて前記LSIテスターに転送され、前記LSIテス
ターで前記テスト信号と前記信号処理結果とを比較する
ことにより、前記被測定デバイスが正常に動作している
か否かが判定される。
【0012】請求項2では、LSIテスターで生成され
る第一のクロック信号に基づいて、前記LSIテスター
から出力されるテスト信号が被測定デバイス内の第一の
記憶装置に格納され、前記第一の記憶装置に格納された
テスト信号の処理動作が、前記第一のクロック信号の周
波数を周波数逓倍器で逓倍した第二のクロック信号CL
Kて前記被測定デバイスで行われて、被測定デバイス内
の第二の記憶装置に格納され、前記第二の記憶装置に格
納された信号処理結果が前記第一のクロック信号に基づ
いて前記LSIテスターに転送され、前記LSIテスタ
ーで前記テスト信号と前記信号処理結果とを比較するこ
とにより、前記被測定デバイスが正常に動作しているか
否かが判定される。
る第一のクロック信号に基づいて、前記LSIテスター
から出力されるテスト信号が被測定デバイス内の第一の
記憶装置に格納され、前記第一の記憶装置に格納された
テスト信号の処理動作が、前記第一のクロック信号の周
波数を周波数逓倍器で逓倍した第二のクロック信号CL
Kて前記被測定デバイスで行われて、被測定デバイス内
の第二の記憶装置に格納され、前記第二の記憶装置に格
納された信号処理結果が前記第一のクロック信号に基づ
いて前記LSIテスターに転送され、前記LSIテスタ
ーで前記テスト信号と前記信号処理結果とを比較するこ
とにより、前記被測定デバイスが正常に動作しているか
否かが判定される。
【0013】請求項3では、LSIテスターは、第一の
クロック信号及び該クロック信号と同期したテストデー
タ信号を転送するとともに、被測定デバイスから転送さ
れる信号と前記テストデータ信号とに基づいて前記被測
定デバイスの動作試験を行う。周波数逓倍器は、前記ク
ロック信号の周波数を逓倍した第二のクロック信号を生
成する。スイッチ回路は、前記LSIテスターから出力
される制御信号に基づいて、前記LSIテスターと前記
被測定デバイスとの間の前記信号転送時には、前記第一
のクロック信号を選択して前記被測定デバイスに出力
し、前記被測定デバイスでの信号処理動作時には、前記
第二のクロック信号を選択して前記被測定デバイスに出
力する。前記被測定デバイスは、前記LSIテスターか
らの前記テストデータの転送時に前記第一のクロック信
号に基づいて該テストデータ信号が格納される第一の記
憶装置と、前記第二のクロック信号に基づいて前記第一
の記憶装置に格納されたテストデータ信号による信号処
理動作を行うCPUコアと、前記CPUコアによる信号
処理結果が格納される第二の記憶装置とを備える。
クロック信号及び該クロック信号と同期したテストデー
タ信号を転送するとともに、被測定デバイスから転送さ
れる信号と前記テストデータ信号とに基づいて前記被測
定デバイスの動作試験を行う。周波数逓倍器は、前記ク
ロック信号の周波数を逓倍した第二のクロック信号を生
成する。スイッチ回路は、前記LSIテスターから出力
される制御信号に基づいて、前記LSIテスターと前記
被測定デバイスとの間の前記信号転送時には、前記第一
のクロック信号を選択して前記被測定デバイスに出力
し、前記被測定デバイスでの信号処理動作時には、前記
第二のクロック信号を選択して前記被測定デバイスに出
力する。前記被測定デバイスは、前記LSIテスターか
らの前記テストデータの転送時に前記第一のクロック信
号に基づいて該テストデータ信号が格納される第一の記
憶装置と、前記第二のクロック信号に基づいて前記第一
の記憶装置に格納されたテストデータ信号による信号処
理動作を行うCPUコアと、前記CPUコアによる信号
処理結果が格納される第二の記憶装置とを備える。
【0014】請求項4では、前記周波数逓倍器はPLL
回路で構成され、該PLL回路及び前記スイッチ回路が
前記被測定デバイスに内蔵される。請求項5では、前記
周波数逓倍器はPLL回路で構成され、該PLL回路及
び前記スイッチ回路が前記被測定デバイスと試験装置と
の間に介在される。
回路で構成され、該PLL回路及び前記スイッチ回路が
前記被測定デバイスに内蔵される。請求項5では、前記
周波数逓倍器はPLL回路で構成され、該PLL回路及
び前記スイッチ回路が前記被測定デバイスと試験装置と
の間に介在される。
【0015】(作用)請求項1では、LSIテスターで
生成される第一のクロック信号に基づいて、テスト信号
が被測定デバイスに転送され、テスト信号による被測定
デバイスの信号処理動作が第二のクロック信号に基づい
て行われる。信号処理結果は、前記第一のクロック信号
に基づいてLSIテスターに転送されその信号処理結果
と前記テスト信号とに基づいて被測定デバイスが正常に
動いているか否かが判定される。
生成される第一のクロック信号に基づいて、テスト信号
が被測定デバイスに転送され、テスト信号による被測定
デバイスの信号処理動作が第二のクロック信号に基づい
て行われる。信号処理結果は、前記第一のクロック信号
に基づいてLSIテスターに転送されその信号処理結果
と前記テスト信号とに基づいて被測定デバイスが正常に
動いているか否かが判定される。
【0016】請求項2,3では、LSIテスターで生成
される第一のクロック信号に基づいて、LSIテスター
から出力されるテスト信号が被測定デバイス内の第一の
記憶装置に格納される。第一の記憶装置に格納されたテ
スト信号の処理動作が第二のクロック信号に基づいて前
記被測定デバイスで行われて、被測定デバイス内の第二
の記憶装置に格納される。信号処理結果が前記第一のク
ロック信号に基づいて前記LSIテスターに転送され、
前記LSIテスターで前記テスト信号と前記信号処理結
果とを比較することにより、前記被測定デバイスが正常
に動作しているか否かが判定される。
される第一のクロック信号に基づいて、LSIテスター
から出力されるテスト信号が被測定デバイス内の第一の
記憶装置に格納される。第一の記憶装置に格納されたテ
スト信号の処理動作が第二のクロック信号に基づいて前
記被測定デバイスで行われて、被測定デバイス内の第二
の記憶装置に格納される。信号処理結果が前記第一のク
ロック信号に基づいて前記LSIテスターに転送され、
前記LSIテスターで前記テスト信号と前記信号処理結
果とを比較することにより、前記被測定デバイスが正常
に動作しているか否かが判定される。
【0017】請求項4では、LSIテスターから出力さ
れた第一のクロック信号が、被測定デバイスに内蔵され
たPLL回路で逓倍されて、第二のクロック信号が生成
され、その第二のクロック信号と前記第一のクロック信
号とのいずれかがスイッチ回路を介してCPUコアに出
力される。
れた第一のクロック信号が、被測定デバイスに内蔵され
たPLL回路で逓倍されて、第二のクロック信号が生成
され、その第二のクロック信号と前記第一のクロック信
号とのいずれかがスイッチ回路を介してCPUコアに出
力される。
【0018】請求項5では、LSIテスターから出力さ
れた第一のクロック信号が、被測定デバイスとLSIテ
スターとの間に介在されたPLL回路で逓倍されて、第
二のクロック信号が生成され、その第二のクロック信号
と前記第一のクロック信号とのいずれかがスイッチ回路
を介してCPUコアに出力される。
れた第一のクロック信号が、被測定デバイスとLSIテ
スターとの間に介在されたPLL回路で逓倍されて、第
二のクロック信号が生成され、その第二のクロック信号
と前記第一のクロック信号とのいずれかがスイッチ回路
を介してCPUコアに出力される。
【0019】
【発明の実施の形態】図1は、この発明を具体化した半
導体装置の試験装置の一実施の形態を示す。LSIテス
ター11は、動作試験を行う被測定デバイス12にクロ
ック信号CLKと、動作試験を行うためのテストデータ
TD及びスイッチ回路14を制御するための制御信号C
Sを出力する。
導体装置の試験装置の一実施の形態を示す。LSIテス
ター11は、動作試験を行う被測定デバイス12にクロ
ック信号CLKと、動作試験を行うためのテストデータ
TD及びスイッチ回路14を制御するための制御信号C
Sを出力する。
【0020】前記被測定デバイス12は100MHZ の
内部クロック信号HCLKで動作するのに対し、LSI
テスター11は50MHZ 程度のクロック信号CLKし
か供給できない。そして、そのクロック信号CLKがP
LL回路13で逓倍されて、100MHZ の逓倍クロッ
ク信号HCLKが生成され、その逓倍クロック信号HC
LKが前記スイッチ回路14の切り替え端子Bに出力さ
れる。
内部クロック信号HCLKで動作するのに対し、LSI
テスター11は50MHZ 程度のクロック信号CLKし
か供給できない。そして、そのクロック信号CLKがP
LL回路13で逓倍されて、100MHZ の逓倍クロッ
ク信号HCLKが生成され、その逓倍クロック信号HC
LKが前記スイッチ回路14の切り替え端子Bに出力さ
れる。
【0021】前記スイッチ回路14の切り替え端子Aに
は、前記クロック信号CLKが入力される。前記スイッ
チ回路14は、端子A, Bに入力された信号のいずれか
を前記制御信号CSに基づいて選択して前記被測定デバ
イス12に出力する。従って、前記スイッチ回路14
は、内部クロック信号HCLK及びクロック信号CLK
のいずれかを選択して前記被測定デバイス12に出力す
る。
は、前記クロック信号CLKが入力される。前記スイッ
チ回路14は、端子A, Bに入力された信号のいずれか
を前記制御信号CSに基づいて選択して前記被測定デバ
イス12に出力する。従って、前記スイッチ回路14
は、内部クロック信号HCLK及びクロック信号CLK
のいずれかを選択して前記被測定デバイス12に出力す
る。
【0022】前記被測定デバイス12は前記クロック信
号CLK及び逓倍クロック信号HCLKのいずれかに基
づいて動作する。前記被測定デバイス12は、前記逓倍
クロック信号HCLKとテストデータTDとに基づいて
動作して、出力信号OUTを前記LSIテスター11に
出力する。前記LSIテスター11は、被測定デバイス
12に出力したテストデータTDと、被測定デバイス1
2から出力された出力信号OUTとに基づいて、被測定
デバイス12が正常に動作しているか否かを判定する。
号CLK及び逓倍クロック信号HCLKのいずれかに基
づいて動作する。前記被測定デバイス12は、前記逓倍
クロック信号HCLKとテストデータTDとに基づいて
動作して、出力信号OUTを前記LSIテスター11に
出力する。前記LSIテスター11は、被測定デバイス
12に出力したテストデータTDと、被測定デバイス1
2から出力された出力信号OUTとに基づいて、被測定
デバイス12が正常に動作しているか否かを判定する。
【0023】前記被測定デバイス12の具体的構成を図
3に示す。この被測定デバイス12は、前記PLL回路
13及びスイッチ回路14を同一チップ上に形成したも
のであり、図1に示す被測定デバイス12は、この構成
からPLL回路13及びスイッチ回路14を削除した構
成となる。
3に示す。この被測定デバイス12は、前記PLL回路
13及びスイッチ回路14を同一チップ上に形成したも
のであり、図1に示す被測定デバイス12は、この構成
からPLL回路13及びスイッチ回路14を削除した構
成となる。
【0024】入出力部16及び周辺回路17は、外部バ
ス15を介して前記LSIテスター11に接続され、前
記テストデータTDが入力されるとともに、前記出力信
号OUTを出力する。
ス15を介して前記LSIテスター11に接続され、前
記テストデータTDが入力されるとともに、前記出力信
号OUTを出力する。
【0025】前記入出力部16及び周辺回路17は内部
バス18を介してCPUコア19に接続される。また、
前記CPUコア19は前記内部バス18を介して前記デ
ータRAM20及びプログラムRAM21に接続され
る。
バス18を介してCPUコア19に接続される。また、
前記CPUコア19は前記内部バス18を介して前記デ
ータRAM20及びプログラムRAM21に接続され
る。
【0026】そして、前記データRAM20及びプログ
ラムRAM21は、前記CPUコア19により制御され
る。また、前記CPUコア19には前記スイッチ回路1
4を介して前記クロック信号CLK若しくは前記逓倍ク
ロック信号HCLKのいずれかが入力される。
ラムRAM21は、前記CPUコア19により制御され
る。また、前記CPUコア19には前記スイッチ回路1
4を介して前記クロック信号CLK若しくは前記逓倍ク
ロック信号HCLKのいずれかが入力される。
【0027】次に、上記のように構成された試験装置の
動作を図2に従って説明する。動作試験が開始される
と、スイッチ回路14はLSIテスター11から出力さ
れる制御信号CSに基づいて、端子Aに切り替えられ
る。すると、LSIテスター11から出力されるクロッ
ク信号CLKが被測定デバイス12に入力される。
動作を図2に従って説明する。動作試験が開始される
と、スイッチ回路14はLSIテスター11から出力さ
れる制御信号CSに基づいて、端子Aに切り替えられ
る。すると、LSIテスター11から出力されるクロッ
ク信号CLKが被測定デバイス12に入力される。
【0028】次いで、LSIテスター11から被測定デ
バイス12にテストデータTDが入力される。このテス
トデータTDは、被測定デバイス12の動作試験を行う
ためのプログラムと、試験データとからなる命令データ
で構成され、入出力部16と、前記クロック信号CLK
に基づいて動作するCPUコア19により、前記プログ
ラムRAM21に格納される(ステップ1)。
バイス12にテストデータTDが入力される。このテス
トデータTDは、被測定デバイス12の動作試験を行う
ためのプログラムと、試験データとからなる命令データ
で構成され、入出力部16と、前記クロック信号CLK
に基づいて動作するCPUコア19により、前記プログ
ラムRAM21に格納される(ステップ1)。
【0029】命令データの格納が終了すると、LSIテ
スター11は、制御信号CSをスイッチ回路14に出力
し、その制御信号CSに基づいてスイッチ回路14では
端子Bに切り替えられる。
スター11は、制御信号CSをスイッチ回路14に出力
し、その制御信号CSに基づいてスイッチ回路14では
端子Bに切り替えられる。
【0030】すると、PLL回路13から出力される逓
倍クロック信号HCLKがCPUコア19に供給され
る。この時、PLL回路13はすでにクロック信号CL
Kに基づいて逓倍クロック信号HCLKを安定して出力
しているため、スイッチ回路14の切り替えに基づい
て、逓倍クロック信号HCLKがCPUコア19に瞬時
に供給される。
倍クロック信号HCLKがCPUコア19に供給され
る。この時、PLL回路13はすでにクロック信号CL
Kに基づいて逓倍クロック信号HCLKを安定して出力
しているため、スイッチ回路14の切り替えに基づい
て、逓倍クロック信号HCLKがCPUコア19に瞬時
に供給される。
【0031】そして、CPUコア19は格納された命令
に基づいて、その命令を実行する(ステップ2)。この
とき、CPUコア19は逓倍クロック信号HCLKに基
づいて高速に動作する。
に基づいて、その命令を実行する(ステップ2)。この
とき、CPUコア19は逓倍クロック信号HCLKに基
づいて高速に動作する。
【0032】次いで、CPUコア19は命令の実行結果
をデータRAM20に格納する(ステップ3)。このと
きも、CPUコア19は逓倍クロック信号HCLKに基
づいて高速に動作する。
をデータRAM20に格納する(ステップ3)。このと
きも、CPUコア19は逓倍クロック信号HCLKに基
づいて高速に動作する。
【0033】このようにして命令の実行動作が終了する
と(ステップ4)、LSIテスター11によりスイッチ
回路14が端子Aに切り替えられ、CPUコア19には
クロック信号CLKが供給される。
と(ステップ4)、LSIテスター11によりスイッチ
回路14が端子Aに切り替えられ、CPUコア19には
クロック信号CLKが供給される。
【0034】次いで、CPUコア19はデータRAM2
0に格納されたデータを読み出して出力信号OUTとし
てLSIテスター11に出力する(ステップ5)。LS
Iテスター11は、被測定デバイス12に出力したテス
トデータTDと、被測定デバイス12から出力された出
力信号OUTとを比較して、被測定デバイス12が正常
に動作しているか否かを判定する(ステップ6)。
0に格納されたデータを読み出して出力信号OUTとし
てLSIテスター11に出力する(ステップ5)。LS
Iテスター11は、被測定デバイス12に出力したテス
トデータTDと、被測定デバイス12から出力された出
力信号OUTとを比較して、被測定デバイス12が正常
に動作しているか否かを判定する(ステップ6)。
【0035】上記のように構成された試験装置では、次
に示す作用効果を得ることができる。 (イ)LSIテスター11から被測定デバイス12にテ
ストデータTDを入力するときは、クロック信号CLK
に基づいて入力されるので、テストデータTDとクロッ
ク信号CLKの同期をとることが容易である。 (ロ)プログラムRAM21に格納された命令に基づい
て、被測定デバイス12が命令実行動作を行うときに
は、PLL回路で生成される逓倍クロック信号HCLK
に基づいて、被測定デバイス12を高速に動作させるこ
とができる。 (ハ)被測定デバイス12の動作結果である出力信号O
UTは、クロック信号CLKに基づいてLSIテスター
11に確実に入力される。 (ニ)テストデータTDと、被測定デバイス12から出
力される出力信号OUTとを比較することにより、LS
Iテスター11より高速で動作する被測定デバイス12
の動作試験を確実に行うことができる。 (ホ)PLL回路13から被測定デバイス12への内部
クロック信号HCLKの供給時には、逓倍クロック信号
HCLKがすでに安定しているので、PLL回路13の
動作の安定に要する時間により、動作試験時間が長くな
ることはない。
に示す作用効果を得ることができる。 (イ)LSIテスター11から被測定デバイス12にテ
ストデータTDを入力するときは、クロック信号CLK
に基づいて入力されるので、テストデータTDとクロッ
ク信号CLKの同期をとることが容易である。 (ロ)プログラムRAM21に格納された命令に基づい
て、被測定デバイス12が命令実行動作を行うときに
は、PLL回路で生成される逓倍クロック信号HCLK
に基づいて、被測定デバイス12を高速に動作させるこ
とができる。 (ハ)被測定デバイス12の動作結果である出力信号O
UTは、クロック信号CLKに基づいてLSIテスター
11に確実に入力される。 (ニ)テストデータTDと、被測定デバイス12から出
力される出力信号OUTとを比較することにより、LS
Iテスター11より高速で動作する被測定デバイス12
の動作試験を確実に行うことができる。 (ホ)PLL回路13から被測定デバイス12への内部
クロック信号HCLKの供給時には、逓倍クロック信号
HCLKがすでに安定しているので、PLL回路13の
動作の安定に要する時間により、動作試験時間が長くな
ることはない。
【0036】
【発明の効果】以上詳述したように、この発明は高速で
動作する半導体装置を低速で動作するLSIテスターで
確実に試験し得る試験方法及び試験装置を提供すること
ができる。
動作する半導体装置を低速で動作するLSIテスターで
確実に試験し得る試験方法及び試験装置を提供すること
ができる。
【図1】 一実施の形態を示すブロック図である。
【図2】 一実施の形態の動作を示すフローチャート図
である。
である。
【図3】 PLL回路を内蔵した被測定デバイスを示す
ブロック図である。
ブロック図である。
【図4】 従来例を示すブロック図である。
11 LSIテスター 12 被測定デバイス 13 周波数逓倍回路(PLL回路) CLK 第一のクロック信号 HCLK 第二のクロック信号 TD テスト信号(テストデータ) OUT 信号処理結果(出力信号)
Claims (5)
- 【請求項1】 LSIテスターで生成される第一のクロ
ック信号に基づいてテスト信号を被測定デバイスに転送
し、前記被測定デバイスによる前記テスト信号に基づく
信号処理動作を、前記第一のクロック信号の周波数を周
波数逓倍器で逓倍した第二のクロック信号に基づいて行
い、信号処理結果を前記第一のクロック信号に基づいて
前記LSIテスターに転送し、前記LSIテスターで前
記テスト信号と前記信号処理結果とを比較することによ
り、前記被測定デバイスが正常に動作しているか否かを
判定することを特徴とする半導体装置の試験方法。 - 【請求項2】 LSIテスターで生成される第一のクロ
ック信号に基づいて、前記LSIテスターから出力され
るテスト信号を被測定デバイス内の第一の記憶装置に格
納し、前記第一の記憶装置に格納されたテスト信号によ
る信号処理動作を、前記第一のクロック信号の周波数を
周波数逓倍器で逓倍した第二のクロック信号に基づいて
前記被測定デバイスで行って、被測定デバイス内の第二
の記憶装置に格納し、前記第二の記憶装置に格納された
信号処理結果を前記第一のクロック信号に基づいて前記
LSIテスターに転送し、前記LSIテスターで前記テ
スト信号と前記信号処理結果とを比較することにより、
前記被測定デバイスが正常に動作しているか否かを判定
することを特徴とする半導体装置の試験方法。 - 【請求項3】 第一のクロック信号及び該クロック信号
と同期したテスト信号を転送するとともに、被測定デバ
イスから転送される出力信号と前記テスト信号とに基づ
いて前記被測定デバイスの動作試験を行うLSIテスタ
ーと、 前記第一のクロック信号の周波数を逓倍した第二のクロ
ック信号を生成する周波数逓倍器と、 前記LSIテスターから出力される制御信号に基づい
て、前記LSIテスターと前記被測定デバイスとの間の
前記信号転送時には、前記第一のクロック信号を選択し
て前記被測定デバイスに出力し、前記被測定デバイスで
の信号処理動作時には、前記第二のクロック信号を選択
して前記被測定デバイスに出力するスイッチ回路と、 前記被測定デバイスは、 前記LSIテスターからの前記テスト信号の転送時に前
記第一のクロック信号に基づいて該テスト信号が格納さ
れる第一の記憶装置と、 前記第二のクロック信号に基づいて前記第一の記憶装置
に格納されたテスト信号による信号処理動作を行うCP
Uコアと、 前記CPUコアによる信号処理結果が格納される第二の
記憶装置とを備えたことを特徴とする半導体装置の試験
装置。 - 【請求項4】 前記周波数逓倍器はPLL回路で構成
し、該PLL回路及び前記スイッチ回路を前記被測定デ
バイスに内蔵したことを特徴とする請求項3記載の半導
体装置の試験装置。 - 【請求項5】 前記周波数逓倍器はPLL回路で構成
し、該PLL回路及び前記スイッチ回路を前記被測定デ
バイスと試験装置との間に介在させたことを特徴とする
請求項3記載の半導体装置の試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8172157A JPH1019984A (ja) | 1996-07-02 | 1996-07-02 | 半導体装置の試験方法及び試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8172157A JPH1019984A (ja) | 1996-07-02 | 1996-07-02 | 半導体装置の試験方法及び試験装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1019984A true JPH1019984A (ja) | 1998-01-23 |
Family
ID=15936634
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8172157A Withdrawn JPH1019984A (ja) | 1996-07-02 | 1996-07-02 | 半導体装置の試験方法及び試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1019984A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100378465C (zh) * | 2001-10-05 | 2008-04-02 | 松下电器产业株式会社 | Lsi检查方法及装置、lsi检测器 |
KR101057742B1 (ko) | 2003-10-31 | 2011-08-19 | 매그나칩 반도체 유한회사 | 웨이퍼 레벨의 반도체 메모리 장치의 테스트 회로 |
JP2013213715A (ja) * | 2012-04-02 | 2013-10-17 | Nec Commun Syst Ltd | 半導体装置とそのテスト方法 |
KR102242257B1 (ko) * | 2020-12-09 | 2021-04-20 | (주)에이블리 | 반도체검사장비 디바이스 인터페이스 보드 및 그 운용방법 |
-
1996
- 1996-07-02 JP JP8172157A patent/JPH1019984A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100378465C (zh) * | 2001-10-05 | 2008-04-02 | 松下电器产业株式会社 | Lsi检查方法及装置、lsi检测器 |
KR101057742B1 (ko) | 2003-10-31 | 2011-08-19 | 매그나칩 반도체 유한회사 | 웨이퍼 레벨의 반도체 메모리 장치의 테스트 회로 |
JP2013213715A (ja) * | 2012-04-02 | 2013-10-17 | Nec Commun Syst Ltd | 半導体装置とそのテスト方法 |
KR102242257B1 (ko) * | 2020-12-09 | 2021-04-20 | (주)에이블리 | 반도체검사장비 디바이스 인터페이스 보드 및 그 운용방법 |
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Date | Code | Title | Description |
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