JP3058130B2 - 高速半導体集積回路装置のテスト回路 - Google Patents
高速半導体集積回路装置のテスト回路Info
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- JP3058130B2 JP3058130B2 JP9211485A JP21148597A JP3058130B2 JP 3058130 B2 JP3058130 B2 JP 3058130B2 JP 9211485 A JP9211485 A JP 9211485A JP 21148597 A JP21148597 A JP 21148597A JP 3058130 B2 JP3058130 B2 JP 3058130B2
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
の動作確認検査のためのテスト回路に関し、特に低速テ
スタを用いて高速の半導体集積回路装置をテストするた
めの回路に関する。
の動作確認検査のためのテスト回路に関し、特に低速テ
スタを用いて高速の半導体集積回路装置をテストするた
めの回路に関する。
【０００２】
【従来の技術】近年、ＭＰＵに代表される半導体集積回
路装置の高速化が進み、それに伴い半導体集積回路の人
出力インタフェース回路に関しても、高速動作が求めら
れている。例えば、米国Ｒａｍｂｕｓ社の提唱している
インタフェース方式は、２５０ＭＨｚのクロック同期動
作であり、クロックの立ち上がり及び、立ち下がりエッ
ジの両方に対応してデータの入出力が行われ、結果とし
てクロック周波数の２倍の５００Ｍバイト／秒のデータ
入出力動作が実現されている。このデータ入出力方式で
は、クロック信号と、データ信号との関係が９０°位相
がずれており、クロックの立ち下がりエッジのタイミン
グが、データ波形の変化タイミング間の中央に位置する
仕様となっている。これは、データ信号を受け取る回路
の、セットアップタイム／ホールドタイムマージンを十
分に確保するためである。
路装置の高速化が進み、それに伴い半導体集積回路の人
出力インタフェース回路に関しても、高速動作が求めら
れている。例えば、米国Ｒａｍｂｕｓ社の提唱している
インタフェース方式は、２５０ＭＨｚのクロック同期動
作であり、クロックの立ち上がり及び、立ち下がりエッ
ジの両方に対応してデータの入出力が行われ、結果とし
てクロック周波数の２倍の５００Ｍバイト／秒のデータ
入出力動作が実現されている。このデータ入出力方式で
は、クロック信号と、データ信号との関係が９０°位相
がずれており、クロックの立ち下がりエッジのタイミン
グが、データ波形の変化タイミング間の中央に位置する
仕様となっている。これは、データ信号を受け取る回路
の、セットアップタイム／ホールドタイムマージンを十
分に確保するためである。
【０００３】ところで、このような高速インターフェー
ス回路をテストすることができる高速テスタは高価であ
るため、この種の高速テスタの導入はテストコストを引
き上げてしまうため、従来の低速テスタで、高速な回路
のテストが実現可能なことが望まれる。このようなこと
から、高速回路の一部に高速インターフェース回路の一
部に自己テスト回路を内蔵しておき、この自己テスト回
路でテストを実行することで、低速テスタによる高速回
路のテストを実現したものが提案されている。図７はこ
の種の低速テスタを用いた高速回路のテスト方式の一例
を示す。図７において、７０１は高速インタフェース回
路７０２をチップ上に持つ検査対象の半導体集積回路装
置である。この高速インタフェース回路７０２内には、
ＢＩＳＴ（Bulot In Self Test）回路７０３が内蔵され
ており、テストボード上に取り付けた高速クロック発生
回路７１０からクロックを受け取り、入出力動作の自己
診断が行われる。前記高速インタフェース回路７０２の
中には、フリップフロップ７０５及びバッファ７０７に
より構成されるデータ出力回路があり、９０°位相変調
回路７０６により発生されるクロックに同期して動作す
る。この位相変調回路７０６によりクロック（Ｃｌｏｃ
ｋ）信号とデータ（Ｄａｔａ）信号のタイミングマージ
ンが保たれる。
ス回路をテストすることができる高速テスタは高価であ
るため、この種の高速テスタの導入はテストコストを引
き上げてしまうため、従来の低速テスタで、高速な回路
のテストが実現可能なことが望まれる。このようなこと
から、高速回路の一部に高速インターフェース回路の一
部に自己テスト回路を内蔵しておき、この自己テスト回
路でテストを実行することで、低速テスタによる高速回
路のテストを実現したものが提案されている。図７はこ
の種の低速テスタを用いた高速回路のテスト方式の一例
を示す。図７において、７０１は高速インタフェース回
路７０２をチップ上に持つ検査対象の半導体集積回路装
置である。この高速インタフェース回路７０２内には、
ＢＩＳＴ（Bulot In Self Test）回路７０３が内蔵され
ており、テストボード上に取り付けた高速クロック発生
回路７１０からクロックを受け取り、入出力動作の自己
診断が行われる。前記高速インタフェース回路７０２の
中には、フリップフロップ７０５及びバッファ７０７に
より構成されるデータ出力回路があり、９０°位相変調
回路７０６により発生されるクロックに同期して動作す
る。この位相変調回路７０６によりクロック（Ｃｌｏｃ
ｋ）信号とデータ（Ｄａｔａ）信号のタイミングマージ
ンが保たれる。
【０００４】この方式では、低速テスタで、ＢＩＳＴを
実行する場合、低速テスタのドライバ７１２からＢＩＳ
Ｔの開始信号を入れる。するとクロック発生回路７１０
から供給されるクロックによりＢＩＳＴ回路７０３が動
作し、テストが正常に終了した場合は、ＢＩＳＴＦＬＡ
Ｇ信号として“１”が出力される。その信号をテスタの
コンパレータ７１１が受け取ることによりテスト対象の
半導体集積回路装置（７０１）が良品であることが判定
される。このように、この種のテスト回路では、低速テ
スタとは独立したクロック発生回路７１０で高速クロッ
クを発生させてＢＩＳＴテストを行うことで、低速テス
タを用いての高速テストが実現できる。
実行する場合、低速テスタのドライバ７１２からＢＩＳ
Ｔの開始信号を入れる。するとクロック発生回路７１０
から供給されるクロックによりＢＩＳＴ回路７０３が動
作し、テストが正常に終了した場合は、ＢＩＳＴＦＬＡ
Ｇ信号として“１”が出力される。その信号をテスタの
コンパレータ７１１が受け取ることによりテスト対象の
半導体集積回路装置（７０１）が良品であることが判定
される。このように、この種のテスト回路では、低速テ
スタとは独立したクロック発生回路７１０で高速クロッ
クを発生させてＢＩＳＴテストを行うことで、低速テス
タを用いての高速テストが実現できる。
【０００５】
【発明が解決しようとする課題】しかしながら、このＢ
ＩＳＴ回路には論理動作のみのチェック機能しかなく、
タイミングのチェックは行われない。すなわち、図８に
各信号のタイムチャートを示すように、Ｃｌｏｃｋ信号
とＤａｔａ信号は９０°の位相ずれ、すなわち、１／４
周期分のタイミングずれが意図的に生成される。また、
ＢＩＳＴでは、ＢＩＳＴＳＴＡＲＴ信号がハイレベルに
なってから、一定の時間後にテスト完了し、ＢＩＳＴＦ
ＬＡＧ信号にテスト結果が出力される。このとき、ＢＩ
ＳＴにより論理動作の確認は可能であるが、前記したよ
うにＢＩＳＴに用いられる高速クロックが低速テスタと
は独立に動作しており、かつ、低速テスタの動作が低速
なため、要求されているタイミングの測定精度で測定す
るのが不可能なために、Ｄａｔａ信号の位相差のタイミ
ングチェックを行うことができず、信頼性のあるテスト
ができなくなる。例えば、１ｎｓｅｃの測定誤差がある
低速テスタでは、５００ｐｓｅｃのタイミング測定は不
可能である。
ＩＳＴ回路には論理動作のみのチェック機能しかなく、
タイミングのチェックは行われない。すなわち、図８に
各信号のタイムチャートを示すように、Ｃｌｏｃｋ信号
とＤａｔａ信号は９０°の位相ずれ、すなわち、１／４
周期分のタイミングずれが意図的に生成される。また、
ＢＩＳＴでは、ＢＩＳＴＳＴＡＲＴ信号がハイレベルに
なってから、一定の時間後にテスト完了し、ＢＩＳＴＦ
ＬＡＧ信号にテスト結果が出力される。このとき、ＢＩ
ＳＴにより論理動作の確認は可能であるが、前記したよ
うにＢＩＳＴに用いられる高速クロックが低速テスタと
は独立に動作しており、かつ、低速テスタの動作が低速
なため、要求されているタイミングの測定精度で測定す
るのが不可能なために、Ｄａｔａ信号の位相差のタイミ
ングチェックを行うことができず、信頼性のあるテスト
ができなくなる。例えば、１ｎｓｅｃの測定誤差がある
低速テスタでは、５００ｐｓｅｃのタイミング測定は不
可能である。
【０００６】本発明の目的は、低速テスタでは従来不可
能であった高速動作のタイミングの検査を可能にしたテ
スト回路を提供することにある。
能であった高速動作のタイミングの検査を可能にしたテ
スト回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、測定対象とし
ての高速半導体集積回路装置を駆動するクロック信号
と、前記高速半導体集積回路装置が駆動されたときに前
記クロック信号に対して異なるタイミングで出力される
データ信号との論理積をとる第１の論理積回路と、前記
第１の論理積回路の出力信号と、前記第１の論理積回路
の出力信号を一定量遅延させた信号との論理積をとる第
２の論理積回路と、前記第１の論理積回路の出力を計数
する第１の計数回路と、前記第２の論理積回路の出力を
計数する第２の計数回路と、前記第１の計数回路と第２
の計数回路の各計数値を比較し、両者が一致していると
きにタイミング正常信号を出力する一致検出回路とを備
える。
ての高速半導体集積回路装置を駆動するクロック信号
と、前記高速半導体集積回路装置が駆動されたときに前
記クロック信号に対して異なるタイミングで出力される
データ信号との論理積をとる第１の論理積回路と、前記
第１の論理積回路の出力信号と、前記第１の論理積回路
の出力信号を一定量遅延させた信号との論理積をとる第
２の論理積回路と、前記第１の論理積回路の出力を計数
する第１の計数回路と、前記第２の論理積回路の出力を
計数する第２の計数回路と、前記第１の計数回路と第２
の計数回路の各計数値を比較し、両者が一致していると
きにタイミング正常信号を出力する一致検出回路とを備
える。
【０００８】また、本発明は、測定対象としての高速半
導体集積回路装置を駆動するクロック信号と、前記高速
半導体集積回路装置が駆動されたときに前記クロック信
号に対して異なるタイミングで出力されるデータ信号と
の論理積をとる第１の論理積回路と、前記第１の論理積
回路の出力信号と、前記第１の論理積回路の出力信号を
一定量遅延させた信号との論理積をとる第２の論理積回
路と、前記第１の論理積回路の出力を計数する第１の計
数回路と、前記第２の論理積回路の出力を計数する第２
の計数回路と、前記第１の計数回路と第２の計数回路の
各計数値を比較し、両者が一致しているときに一致信号
を出力する第１の一致検出回路と、前記データ信号と前
記クロック信号の反転信号の論理積をとる第３の論理積
回路と、前記第３の論理積回路の出力信号と、前記第３
の論理積回路の出力信号を一定量遅延させた信号との論
理積をとる第４の論理積回路と、前記第３の論理積回路
の出力を計数する第３の計数回路と、前記第４の論理積
回路の出力を計数する第４の計数回路と、前記第３の計
数回路と第４の計数回路の各計数値を比較し、両者が一
致しているときに一致信号を出力する第２の一致検出回
路と、前記第１の一致検出回路と第２の一致検出回路か
らそれぞれ一致信号が出力されたときにタイミング正常
信号を出力する第５の論理積回路とを備える。
導体集積回路装置を駆動するクロック信号と、前記高速
半導体集積回路装置が駆動されたときに前記クロック信
号に対して異なるタイミングで出力されるデータ信号と
の論理積をとる第１の論理積回路と、前記第１の論理積
回路の出力信号と、前記第１の論理積回路の出力信号を
一定量遅延させた信号との論理積をとる第２の論理積回
路と、前記第１の論理積回路の出力を計数する第１の計
数回路と、前記第２の論理積回路の出力を計数する第２
の計数回路と、前記第１の計数回路と第２の計数回路の
各計数値を比較し、両者が一致しているときに一致信号
を出力する第１の一致検出回路と、前記データ信号と前
記クロック信号の反転信号の論理積をとる第３の論理積
回路と、前記第３の論理積回路の出力信号と、前記第３
の論理積回路の出力信号を一定量遅延させた信号との論
理積をとる第４の論理積回路と、前記第３の論理積回路
の出力を計数する第３の計数回路と、前記第４の論理積
回路の出力を計数する第４の計数回路と、前記第３の計
数回路と第４の計数回路の各計数値を比較し、両者が一
致しているときに一致信号を出力する第２の一致検出回
路と、前記第１の一致検出回路と第２の一致検出回路か
らそれぞれ一致信号が出力されたときにタイミング正常
信号を出力する第５の論理積回路とを備える。
【０００９】半導体集積回路装置に設けられた自己診断
回路により、論理動作が正常に動作を行っているかをテ
ストできるとともに、クロック信号とデータ信号とを論
理演算した上で、その出力を計数し、その計数値の一致
を判定することで、前記半導体集積回路装置が正しいタ
イミングで動作しているかをテストすることができ、こ
れらのテストを低速テスタにより行うことが可能とな
る。
回路により、論理動作が正常に動作を行っているかをテ
ストできるとともに、クロック信号とデータ信号とを論
理演算した上で、その出力を計数し、その計数値の一致
を判定することで、前記半導体集積回路装置が正しいタ
イミングで動作しているかをテストすることができ、こ
れらのテストを低速テスタにより行うことが可能とな
る。
【００１０】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１の実施形態の回
路図である。同図において、１０１は高速インタフェー
ス回路１０２をチップ上に持つ検査対象の半導体集積回
路装置であり、この高速インタフェース回路１０２内に
は、ＢＩＳＴ回路１０３が内蔵されている。そして、こ
のＢＩＳＴ回路１０３はテストボード上に取り付けた高
速クロック発生回路１１０からクロックを受け取り、入
出力動作の自己診断が行われる。前記高速インタフェー
ス回路１０２の中には、フリップフロップ１０５及びバ
ッファ１０７により構成されるデータ出力回路があり、
９０°位相変調回路１０６により発生されるクロックに
同期して動作する。この位相変調回路１０６によりＣｌ
ｏｃｋ信号とＤａｔａ信号のタイミングマージンが保た
れる。以上の構成は図７に示した従来構成と同じである
が、ここでは、前記高速クロック発生回路を搭載してい
るテストボードに、前記Ｃｌｏｃｋ信号とＤａｔａ信号
を入力とする論理回路が構成されている。
参照して説明する。図１は本発明の第１の実施形態の回
路図である。同図において、１０１は高速インタフェー
ス回路１０２をチップ上に持つ検査対象の半導体集積回
路装置であり、この高速インタフェース回路１０２内に
は、ＢＩＳＴ回路１０３が内蔵されている。そして、こ
のＢＩＳＴ回路１０３はテストボード上に取り付けた高
速クロック発生回路１１０からクロックを受け取り、入
出力動作の自己診断が行われる。前記高速インタフェー
ス回路１０２の中には、フリップフロップ１０５及びバ
ッファ１０７により構成されるデータ出力回路があり、
９０°位相変調回路１０６により発生されるクロックに
同期して動作する。この位相変調回路１０６によりＣｌ
ｏｃｋ信号とＤａｔａ信号のタイミングマージンが保た
れる。以上の構成は図７に示した従来構成と同じである
が、ここでは、前記高速クロック発生回路を搭載してい
るテストボードに、前記Ｃｌｏｃｋ信号とＤａｔａ信号
を入力とする論理回路が構成されている。
【００１１】前記論理回路は、前記したように９０°位
相が異なるＣｌｏｃｋ信号とＤａｔａ信号の論理積をと
り、そのパルス幅を観測することにより、位相差が十分
にあるかどうかをテストする構成とされている。すなわ
ち、論理積回路１１１により、位相の異なっているＣｌ
ｏｃｋ信号とＤａｔａ信号の論理積がとられ、その波形
のパルス数をカウンタ１１２によってカウントする。ま
た、論理積回路１１１の出力と、前記論理積回路１１１
の出力を遅延回路１１３により一定時間遅らせた信号と
を論理積回路１１４により論理積をとり、論理積回路１
１４の出力波形のパルス数をカウンタ１１５によりカウ
ントする。そして、一致検出回路１１６は、カウンタ１
１２とカウンタ１１５のカウント数を比較し、一致した
場合にハイレベルを出力し、一致しない場合ロウレベル
を出力するものとする。一致検出回路の出力レベルの定
義は、一致した場合としない場合とで逆でも構わない。
なお、カウンタ１１２とカウンタ１１５に対して、テス
タのドライバ１２０からリセット信号を入力し、タイミ
ング確認のテストを開始する直前にリセットを行い、カ
ウント数の初期化を行う必要がある。
相が異なるＣｌｏｃｋ信号とＤａｔａ信号の論理積をと
り、そのパルス幅を観測することにより、位相差が十分
にあるかどうかをテストする構成とされている。すなわ
ち、論理積回路１１１により、位相の異なっているＣｌ
ｏｃｋ信号とＤａｔａ信号の論理積がとられ、その波形
のパルス数をカウンタ１１２によってカウントする。ま
た、論理積回路１１１の出力と、前記論理積回路１１１
の出力を遅延回路１１３により一定時間遅らせた信号と
を論理積回路１１４により論理積をとり、論理積回路１
１４の出力波形のパルス数をカウンタ１１５によりカウ
ントする。そして、一致検出回路１１６は、カウンタ１
１２とカウンタ１１５のカウント数を比較し、一致した
場合にハイレベルを出力し、一致しない場合ロウレベル
を出力するものとする。一致検出回路の出力レベルの定
義は、一致した場合としない場合とで逆でも構わない。
なお、カウンタ１１２とカウンタ１１５に対して、テス
タのドライバ１２０からリセット信号を入力し、タイミ
ング確認のテストを開始する直前にリセットを行い、カ
ウント数の初期化を行う必要がある。
【００１２】このテスト回路では、低速テスタで、ＢＩ
ＳＴを実行する場合、低速テスタのドライバ１１２から
ＢＩＳＴの開始信号を入れる。するとクロック発生回路
１１０から供給されるＣｌｏｃｋ信号によりＢＩＳＴ回
路１０３が動作し、テストが正常に終了した場合は、Ｂ
ＩＳＴＦＬＡＧ信号として“１”が出力される。その信
号を低速テスタのコンパレータ７１１が受け取ることに
よりテスト対象の半導体集積回路装置１０１が良品であ
ることが判定される。このように、この種のテスト回路
では、低速テスタとは独立したクロック発生回路１１０
で高速クロックを発生させてＢＩＳＴテストを行うこと
で、低速テスタを用いての高速テストが実現できること
は従来のテスト回路と同様である。
ＳＴを実行する場合、低速テスタのドライバ１１２から
ＢＩＳＴの開始信号を入れる。するとクロック発生回路
１１０から供給されるＣｌｏｃｋ信号によりＢＩＳＴ回
路１０３が動作し、テストが正常に終了した場合は、Ｂ
ＩＳＴＦＬＡＧ信号として“１”が出力される。その信
号を低速テスタのコンパレータ７１１が受け取ることに
よりテスト対象の半導体集積回路装置１０１が良品であ
ることが判定される。このように、この種のテスト回路
では、低速テスタとは独立したクロック発生回路１１０
で高速クロックを発生させてＢＩＳＴテストを行うこと
で、低速テスタを用いての高速テストが実現できること
は従来のテスト回路と同様である。
【００１３】また、このテスト回路では、Ｃｌｏｃｋ信
号とＤａｔａ信号のタイミング確認のテストを行うこと
も可能である。すなわち、図１の回路において、論理積
回路１１１の出力信号を１−Ａ、遅延回路１１３の出力
信号を１−Ｂ、論理積回路１１４の出力信号を１−Ｃと
する。信号１−Ｂは、信号１−Ａを一定の時間だけ遅ら
せたものとなり、信号１−Ｃは、信号１−Ａと信号１−
Ｂとの論理積をとった波形となる。図２にＣｌｏｃｋ信
号とＤａｔａ信号の位相差が正常な場合の動作波形を示
す。信号１−Ａは、Ｃｌｏｃｋ信号とＤａｔａ信号の論
理積演算をした波形であり、Ｃｌｏｃｋ信号とＤａｔａ
信号の位相差が正常の９０°であるならば、信号１−Ａ
のハイレベルのパルスは、全てＣｌｏｃｋ周期の１／４
周期分のパルス幅を有している。したがって、例えば、
遅延回路１１３の遅延時間がＣｌｏｃｋ周期の１／８周
期分であった場合には、１−Ｃには１／８周期幅のパル
スが出力される。信号１−Ｃの波形は、パルス幅が狭く
なっているものの、信号１−Ａとハイレベルパルス数が
同じである。このため、図１の２つのカウンタ１１２と
１１５のカウント数は同じものとなり、一致検出回路１
１６からハイレベルが出力され、タイミングが正常であ
ることが検出される。
号とＤａｔａ信号のタイミング確認のテストを行うこと
も可能である。すなわち、図１の回路において、論理積
回路１１１の出力信号を１−Ａ、遅延回路１１３の出力
信号を１−Ｂ、論理積回路１１４の出力信号を１−Ｃと
する。信号１−Ｂは、信号１−Ａを一定の時間だけ遅ら
せたものとなり、信号１−Ｃは、信号１−Ａと信号１−
Ｂとの論理積をとった波形となる。図２にＣｌｏｃｋ信
号とＤａｔａ信号の位相差が正常な場合の動作波形を示
す。信号１−Ａは、Ｃｌｏｃｋ信号とＤａｔａ信号の論
理積演算をした波形であり、Ｃｌｏｃｋ信号とＤａｔａ
信号の位相差が正常の９０°であるならば、信号１−Ａ
のハイレベルのパルスは、全てＣｌｏｃｋ周期の１／４
周期分のパルス幅を有している。したがって、例えば、
遅延回路１１３の遅延時間がＣｌｏｃｋ周期の１／８周
期分であった場合には、１−Ｃには１／８周期幅のパル
スが出力される。信号１−Ｃの波形は、パルス幅が狭く
なっているものの、信号１−Ａとハイレベルパルス数が
同じである。このため、図１の２つのカウンタ１１２と
１１５のカウント数は同じものとなり、一致検出回路１
１６からハイレベルが出力され、タイミングが正常であ
ることが検出される。
【００１４】一方、図３はＣｌｏｃｋ信号とＤａｔａ信
号の位相差が異常な場合の動作波形である。例えば、遅
延回路１１３の遅延時間がＣｌｏｃｋ周期の１／８周期
分であり、Ｃｌｏｃｋ信号とＤａｔａ信号の位相差がＣ
ｌｏｃｋ周期の３／８周期分以上ある場合には、同図に
示すように、１−Ｃの波形で、パルスの消失が起きる。
すなわち、論理積回路１１１の出力波形のハイレベルの
パルス幅が、遅延回路１１３による遅延時間よりも短か
った場合には、論理積回路１１４での演算によりハイレ
ベルのパルスが消失し、その結果、カウンタ１１２とカ
ウンタ１１５のパルスカウント数が異なることとなる。
このことにより、１−Ａと１−Ｃの信号のパルス数に違
いが生じ、結果として一致検出回路１１６からロウレベ
ルが出力され、タイミングの異常が検出される。
号の位相差が異常な場合の動作波形である。例えば、遅
延回路１１３の遅延時間がＣｌｏｃｋ周期の１／８周期
分であり、Ｃｌｏｃｋ信号とＤａｔａ信号の位相差がＣ
ｌｏｃｋ周期の３／８周期分以上ある場合には、同図に
示すように、１−Ｃの波形で、パルスの消失が起きる。
すなわち、論理積回路１１１の出力波形のハイレベルの
パルス幅が、遅延回路１１３による遅延時間よりも短か
った場合には、論理積回路１１４での演算によりハイレ
ベルのパルスが消失し、その結果、カウンタ１１２とカ
ウンタ１１５のパルスカウント数が異なることとなる。
このことにより、１−Ａと１−Ｃの信号のパルス数に違
いが生じ、結果として一致検出回路１１６からロウレベ
ルが出力され、タイミングの異常が検出される。
【００１５】図４は図１のテスト回路を用いて、低速テ
スタでタイミングのテストをする場合のタイムチャート
である。低速テスタからＢＩＳＴＳＴＡＲＴの信号を入
れることによりＢＩＳＴが開始され、その直後にＴＩＭ
ＩＮＧＲＥＳＥＴ信号を解除することにより、タイミン
グチェックのためのカウンタ１１２，１１５がパルス数
のカウントを開始する。ある一定の時間が経過すると、
ＢＩＳＴが終了し、Ｄａｔａ信号の波形も変化しなくな
る。そのとき、ＢＩＳＴの論理動作が正常であったかど
うかが、ＢＩＳＴＦＬＡＧ信号に出力され、Ｃｌｏｃｋ
信号とＤａｔａ信号とのタイミングが正常であったかど
うかが、ＴＩＭＩＮＧＦＬＡＧ信号に出力される。この
ＢＩＳＴＦＬＡＧ信号とＴＩＭＩＮＧＦＬＡＧ信号をテ
スタのコンパレータ１１７及び１１９によりテスタ内に
取り込むことにより、テスト対象の半導体集積回路１０
１が論理動作及びタイミング動作共に正常であるかどう
かが判定される。
スタでタイミングのテストをする場合のタイムチャート
である。低速テスタからＢＩＳＴＳＴＡＲＴの信号を入
れることによりＢＩＳＴが開始され、その直後にＴＩＭ
ＩＮＧＲＥＳＥＴ信号を解除することにより、タイミン
グチェックのためのカウンタ１１２，１１５がパルス数
のカウントを開始する。ある一定の時間が経過すると、
ＢＩＳＴが終了し、Ｄａｔａ信号の波形も変化しなくな
る。そのとき、ＢＩＳＴの論理動作が正常であったかど
うかが、ＢＩＳＴＦＬＡＧ信号に出力され、Ｃｌｏｃｋ
信号とＤａｔａ信号とのタイミングが正常であったかど
うかが、ＴＩＭＩＮＧＦＬＡＧ信号に出力される。この
ＢＩＳＴＦＬＡＧ信号とＴＩＭＩＮＧＦＬＡＧ信号をテ
スタのコンパレータ１１７及び１１９によりテスタ内に
取り込むことにより、テスト対象の半導体集積回路１０
１が論理動作及びタイミング動作共に正常であるかどう
かが判定される。
【００１６】ここで、図１のテスト回路において、論理
積回路１１１、論理積回路１１４を共に論理和回路に置
き扱えた場合も、同様なタイミングチェックを行うこと
ができる。特に、ＢＩＳＴ終了後のＤａｔａ信号の状態
がハイレベル固定となる場合には、カウンタ１１２、１
１５のカウント動作を進めないようにするためにゲート
１１１，１１４が論理和回路のはうが都合が良い。逆
に、ＢＩＳＴ終了後のＤａｔａ信号の状態がローレベル
固定となる場合には、前記論理回路１１１，１１４は論
理積回路のほうが望ましい。
積回路１１１、論理積回路１１４を共に論理和回路に置
き扱えた場合も、同様なタイミングチェックを行うこと
ができる。特に、ＢＩＳＴ終了後のＤａｔａ信号の状態
がハイレベル固定となる場合には、カウンタ１１２、１
１５のカウント動作を進めないようにするためにゲート
１１１，１１４が論理和回路のはうが都合が良い。逆
に、ＢＩＳＴ終了後のＤａｔａ信号の状態がローレベル
固定となる場合には、前記論理回路１１１，１１４は論
理積回路のほうが望ましい。
【００１７】次に、本発明の第２の実施形態を図５に示
す。この実施形態では、図１に示した第１の実施形態の
回路に加えてＣｌｏｃｋ信号の反転信号とＤａｔａ信号
の論理積をとった信号のパルス幅のチェックを行う回路
を付け加えたものである。すなわち、同図において、図
１と等価な部分には下２桁が同じ符号を付してある。論
理積回路５１１，５１４、遅延回路５１３、カウンタ５
１２，５１５、一致検出回路５２８は前記第１の実施形
態と同じ構成であり、この回路にインバータ５２１を介
して、論理積回路５２２，５２５、遅延回路５２４、カ
ウンタ５２３，５２６、一致検出回路５２７で構成され
る回路を付設している。そして、この一致検出回路５２
７の出力と、前記一致検出回路５１６の出力との論理積
ゲート５２８を透してＴＩＭＩＮＧＦＬＡＧ信号として
出力する。
す。この実施形態では、図１に示した第１の実施形態の
回路に加えてＣｌｏｃｋ信号の反転信号とＤａｔａ信号
の論理積をとった信号のパルス幅のチェックを行う回路
を付け加えたものである。すなわち、同図において、図
１と等価な部分には下２桁が同じ符号を付してある。論
理積回路５１１，５１４、遅延回路５１３、カウンタ５
１２，５１５、一致検出回路５２８は前記第１の実施形
態と同じ構成であり、この回路にインバータ５２１を介
して、論理積回路５２２，５２５、遅延回路５２４、カ
ウンタ５２３，５２６、一致検出回路５２７で構成され
る回路を付設している。そして、この一致検出回路５２
７の出力と、前記一致検出回路５１６の出力との論理積
ゲート５２８を透してＴＩＭＩＮＧＦＬＡＧ信号として
出力する。
【００１８】このテスト回路では、図６のタイムチャー
トに示されるように、Ｃｌｏｃｋ信号とＤａｔａ信号の
位相をチェックするタイミングの箇所が２倍に増える。
したがって、２つの一致検出回路５１６と５２７の出力
が共にハイレベル、すなわち、一致検出回路５１６と５
２７で共に一致が検出された場合のみ、ＴＩＭＩＮＧＦ
ＬＡＧ信号がハイレベルとなる。また、４つの論理積回
路５１１，５１４，５２２，５２５を全て論理和回路に
置き換えることも可能である。なお、この実施形態の回
路の場合に注意しなければならないのは、Ｃｌｏｃｋ信
号を反転するためのインバータ５２１により、Ｃｌｏｃ
ｋ信号がＤａｔａ信号に対して若干遅れが生じるため、
Ｄａｔａ信号がＡＮＤゲート５２２に入るタイミングを
その分遅らせるように、遅延回路を挿入することも必要
な場合がある。
トに示されるように、Ｃｌｏｃｋ信号とＤａｔａ信号の
位相をチェックするタイミングの箇所が２倍に増える。
したがって、２つの一致検出回路５１６と５２７の出力
が共にハイレベル、すなわち、一致検出回路５１６と５
２７で共に一致が検出された場合のみ、ＴＩＭＩＮＧＦ
ＬＡＧ信号がハイレベルとなる。また、４つの論理積回
路５１１，５１４，５２２，５２５を全て論理和回路に
置き換えることも可能である。なお、この実施形態の回
路の場合に注意しなければならないのは、Ｃｌｏｃｋ信
号を反転するためのインバータ５２１により、Ｃｌｏｃ
ｋ信号がＤａｔａ信号に対して若干遅れが生じるため、
Ｄａｔａ信号がＡＮＤゲート５２２に入るタイミングを
その分遅らせるように、遅延回路を挿入することも必要
な場合がある。
【００１９】
【発明の効果】以上説明したように本発明は、クロック
信号とデータ信号の論理積または論理和をとり、この論
理出力を計数する一方で、前記前記論理出力とその遅延
出力との論理出力を計数し、これらの計数値の一致を見
ることにより、半導体集積回路のタイミング動作のテス
トが可能となる。これにより、、従来低速テスタにて不
可能であった高速テスト中の信号タイミングのテストが
可能となり、従来から可能とされている論理動作のテス
トと共に、高速半導体集積回路に対する信頼性の高いテ
ストが実現できる。
信号とデータ信号の論理積または論理和をとり、この論
理出力を計数する一方で、前記前記論理出力とその遅延
出力との論理出力を計数し、これらの計数値の一致を見
ることにより、半導体集積回路のタイミング動作のテス
トが可能となる。これにより、、従来低速テスタにて不
可能であった高速テスト中の信号タイミングのテストが
可能となり、従来から可能とされている論理動作のテス
トと共に、高速半導体集積回路に対する信頼性の高いテ
ストが実現できる。
【図１】本発明のテスト回路の第１の実施形態の回路図
である。
である。
【図２】タイミング正常時の動作波形図である。
【図３】タイミング異常時の動作波形図である。
【図４】タイミングテストのタイムチャートである。
【図５】本発明のテスト回路の第２の実施形態の回路図
である。
である。
【図６】タイミング正常時の動作波形図である。
【図７】従来のテスト回路の一例の回路図である。
【図８】従来のＢＩＳＴタイムチャートである。
１０１，５０１，７０１ 半導体集積回路装置 １０２，５０２，７０２ 高速インタフェース回路 １０３，５０３，７０３ ＢＩＳＴ回路 １０６，５０６，７０６ ９０°位相変調回路 １１０，５１０，７１０ 高速クロック発生回路 １１１，５１１，７１１ 論理積回路（第１の論理積回
路） １１２，５１２，７１２ カウンタ（第１のカウンタ） １１３，５１３，７１３ 遅延回路 １１４，５１４，７１４ 論理積回路（第２の論理積回
路） １１５，５１５，７１５ カウンタ（第２のカウンタ） １１６，５１６，７１６ 一致検出回路（第１の一致検
出回路） ５２２ 論理積回路（第３の論理積回路） ５２３ カウンタ（第３のカウンタ） ５２４ 遅延回路 ５２５ 論理積回路（第４の論理積回路） ５２６ カウンタ（第４のカウンタ） ５２７ 一致検出回路（第２の一致検出回路） ５２８ 論理積回路（第５の論理積回路）
路） １１２，５１２，７１２ カウンタ（第１のカウンタ） １１３，５１３，７１３ 遅延回路 １１４，５１４，７１４ 論理積回路（第２の論理積回
路） １１５，５１５，７１５ カウンタ（第２のカウンタ） １１６，５１６，７１６ 一致検出回路（第１の一致検
出回路） ５２２ 論理積回路（第３の論理積回路） ５２３ カウンタ（第３のカウンタ） ５２４ 遅延回路 ５２５ 論理積回路（第４の論理積回路） ５２６ カウンタ（第４のカウンタ） ５２７ 一致検出回路（第２の一致検出回路） ５２８ 論理積回路（第５の論理積回路）
Claims (6)
- 【請求項１】 測定対象としての高速半導体集積回路装
置を駆動するクロック信号と、前記高速半導体集積回路
装置が駆動されたときに前記クロック信号に対して異な
るタイミングで出力されるデータ信号との論理積をとる
第１の論理積回路と、前記第１の論理積回路の出力信号
と、前記第１の論理積回路の出力信号を一定量遅延させ
た信号との論理積をとる第２の論理積回路と、前記第１
の論理積回路の出力を計数する第１の計数回路と、前記
第２の論理積回路の出力を計数する第２の計数回路と、
前記第１の計数回路と第２の計数回路の各計数値を比較
し、両者が一致しているときにタイミング正常信号を出
力する一致検出回路とを備えることを特徴とする高速半
導体集積回路装置のテスト回路。 - 【請求項２】 測定対象としての高速半導体集積回路装
置を駆動するクロック信号と、前記高速半導体集積回路
装置が駆動されたときに前記クロック信号に対して異な
るタイミングで出力されるデータ信号との論理積をとる
第１の論理積回路と、前記第１の論理積回路の出力信号
と、前記第１の論理積回路の出力信号を一定量遅延させ
た信号との論理積をとる第２の論理積回路と、前記第１
の論理積回路の出力を計数する第１の計数回路と、前記
第２の論理積回路の出力を計数する第２の計数回路と、
前記第１の計数回路と第２の計数回路の各計数値を比較
し、両者が一致しているときに一致信号を出力する第１
の一致検出回路と、前記データ信号と前記クロック信号
の反転信号の論理積をとる第３の論理積回路と、前記第
３の論理積回路の出力信号と、前記第３の論理積回路の
出力信号を一定量遅延させた信号との論理積をとる第４
の論理積回路と、前記第３の論理積回路の出力を計数す
る第３の計数回路と、前記第４の論理積回路の出力を計
数する第４の計数回路と、前記第３の計数回路と第４の
計数回路の各計数値を比較し、両者が一致しているとき
に一致信号を出力する第２の一致検出回路と、前記第１
の一致検出回路と第２の一致検出回路からそれぞれ一致
信号が出力されたときにタイミング正常信号を出力する
第５の論理積回路とを備えることを特徴とする高速半導
体集積回路装置のテスト回路。 - 【請求項３】 前記第１及び第２の論理積回路をそれぞ
れ論理和回路に置き換えて構成される請求項１に記載の
高速半導体集積回路装置のテスト回路。 - 【請求項４】 前記第１ないし第４の論理積回路をそれ
ぞれ論理和回路に置き替えて構成される請求項２に記載
の高速半導体集積回路装置のテスト回路。 - 【請求項５】 前記半導体集積回路装置は、入力される
高速クロック信号に基づいて自己診断を行う回路を備
え、前記自己診断回路において前記半導体集積回路装置
の論理動作が正常であると診断されたときに論理正常信
号を出力する請求項１ないし５のいずれかに記載の高速
半導体集積回路装置のテスト回路。 - 【請求項６】 前記自己診断回路から出力される論理正
常信号と、前記タイミング正常信号とをそれぞれ入力と
して前記半導体集積回路装置のテストを実行する低速テ
スタを備える請求項１ないし５のいずれかに記載の高速
半導体集積回路装置のテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9211485A JP3058130B2 (ja) | 1997-08-06 | 1997-08-06 | 高速半導体集積回路装置のテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9211485A JP3058130B2 (ja) | 1997-08-06 | 1997-08-06 | 高速半導体集積回路装置のテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1152015A JPH1152015A (ja) | 1999-02-26 |
| JP3058130B2 true JP3058130B2 (ja) | 2000-07-04 |
Family
ID=16606743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9211485A Expired - Fee Related JP3058130B2 (ja) | 1997-08-06 | 1997-08-06 | 高速半導体集積回路装置のテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3058130B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003043109A (ja) * | 2001-07-30 | 2003-02-13 | Nec Corp | 半導体集積回路装置及びその試験装置 |
| JP3871676B2 (ja) * | 2001-10-05 | 2007-01-24 | 松下電器産業株式会社 | Ｌｓｉ検査方法および装置、並びにｌｓｉテスタ |
| WO2010150322A1 (ja) * | 2009-06-26 | 2010-12-29 | 富士通株式会社 | Ａｃカップリング入力バッファのテスト方法、テストシステム及び半導体集積回路 |
-
1997
- 1997-08-06 JP JP9211485A patent/JP3058130B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1152015A (ja) | 1999-02-26 |
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