JP3058130B2 - 高速半導体集積回路装置のテスト回路 - Google Patents
高速半導体集積回路装置のテスト回路Info
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Description
の動作確認検査のためのテスト回路に関し、特に低速テ
スタを用いて高速の半導体集積回路装置をテストするた
めの回路に関する。
路装置の高速化が進み、それに伴い半導体集積回路の人
出力インタフェース回路に関しても、高速動作が求めら
れている。例えば、米国Rambus社の提唱している
インタフェース方式は、250MHzのクロック同期動
作であり、クロックの立ち上がり及び、立ち下がりエッ
ジの両方に対応してデータの入出力が行われ、結果とし
てクロック周波数の2倍の500Mバイト/秒のデータ
入出力動作が実現されている。このデータ入出力方式で
は、クロック信号と、データ信号との関係が90°位相
がずれており、クロックの立ち下がりエッジのタイミン
グが、データ波形の変化タイミング間の中央に位置する
仕様となっている。これは、データ信号を受け取る回路
の、セットアップタイム/ホールドタイムマージンを十
分に確保するためである。
ス回路をテストすることができる高速テスタは高価であ
るため、この種の高速テスタの導入はテストコストを引
き上げてしまうため、従来の低速テスタで、高速な回路
のテストが実現可能なことが望まれる。このようなこと
から、高速回路の一部に高速インターフェース回路の一
部に自己テスト回路を内蔵しておき、この自己テスト回
路でテストを実行することで、低速テスタによる高速回
路のテストを実現したものが提案されている。図7はこ
の種の低速テスタを用いた高速回路のテスト方式の一例
を示す。図7において、701は高速インタフェース回
路702をチップ上に持つ検査対象の半導体集積回路装
置である。この高速インタフェース回路702内には、
BIST(Bulot In Self Test)回路703が内蔵され
ており、テストボード上に取り付けた高速クロック発生
回路710からクロックを受け取り、入出力動作の自己
診断が行われる。前記高速インタフェース回路702の
中には、フリップフロップ705及びバッファ707に
より構成されるデータ出力回路があり、90°位相変調
回路706により発生されるクロックに同期して動作す
る。この位相変調回路706によりクロック(Cloc
k)信号とデータ(Data)信号のタイミングマージ
ンが保たれる。
実行する場合、低速テスタのドライバ712からBIS
Tの開始信号を入れる。するとクロック発生回路710
から供給されるクロックによりBIST回路703が動
作し、テストが正常に終了した場合は、BISTFLA
G信号として“1”が出力される。その信号をテスタの
コンパレータ711が受け取ることによりテスト対象の
半導体集積回路装置(701)が良品であることが判定
される。このように、この種のテスト回路では、低速テ
スタとは独立したクロック発生回路710で高速クロッ
クを発生させてBISTテストを行うことで、低速テス
タを用いての高速テストが実現できる。
IST回路には論理動作のみのチェック機能しかなく、
タイミングのチェックは行われない。すなわち、図8に
各信号のタイムチャートを示すように、Clock信号
とData信号は90°の位相ずれ、すなわち、1/4
周期分のタイミングずれが意図的に生成される。また、
BISTでは、BISTSTART信号がハイレベルに
なってから、一定の時間後にテスト完了し、BISTF
LAG信号にテスト結果が出力される。このとき、BI
STにより論理動作の確認は可能であるが、前記したよ
うにBISTに用いられる高速クロックが低速テスタと
は独立に動作しており、かつ、低速テスタの動作が低速
なため、要求されているタイミングの測定精度で測定す
るのが不可能なために、Data信号の位相差のタイミ
ングチェックを行うことができず、信頼性のあるテスト
ができなくなる。例えば、1nsecの測定誤差がある
低速テスタでは、500psecのタイミング測定は不
可能である。
能であった高速動作のタイミングの検査を可能にしたテ
スト回路を提供することにある。
ての高速半導体集積回路装置を駆動するクロック信号
と、前記高速半導体集積回路装置が駆動されたときに前
記クロック信号に対して異なるタイミングで出力される
データ信号との論理積をとる第1の論理積回路と、前記
第1の論理積回路の出力信号と、前記第1の論理積回路
の出力信号を一定量遅延させた信号との論理積をとる第
2の論理積回路と、前記第1の論理積回路の出力を計数
する第1の計数回路と、前記第2の論理積回路の出力を
計数する第2の計数回路と、前記第1の計数回路と第2
の計数回路の各計数値を比較し、両者が一致していると
きにタイミング正常信号を出力する一致検出回路とを備
える。
導体集積回路装置を駆動するクロック信号と、前記高速
半導体集積回路装置が駆動されたときに前記クロック信
号に対して異なるタイミングで出力されるデータ信号と
の論理積をとる第1の論理積回路と、前記第1の論理積
回路の出力信号と、前記第1の論理積回路の出力信号を
一定量遅延させた信号との論理積をとる第2の論理積回
路と、前記第1の論理積回路の出力を計数する第1の計
数回路と、前記第2の論理積回路の出力を計数する第2
の計数回路と、前記第1の計数回路と第2の計数回路の
各計数値を比較し、両者が一致しているときに一致信号
を出力する第1の一致検出回路と、前記データ信号と前
記クロック信号の反転信号の論理積をとる第3の論理積
回路と、前記第3の論理積回路の出力信号と、前記第3
の論理積回路の出力信号を一定量遅延させた信号との論
理積をとる第4の論理積回路と、前記第3の論理積回路
の出力を計数する第3の計数回路と、前記第4の論理積
回路の出力を計数する第4の計数回路と、前記第3の計
数回路と第4の計数回路の各計数値を比較し、両者が一
致しているときに一致信号を出力する第2の一致検出回
路と、前記第1の一致検出回路と第2の一致検出回路か
らそれぞれ一致信号が出力されたときにタイミング正常
信号を出力する第5の論理積回路とを備える。
回路により、論理動作が正常に動作を行っているかをテ
ストできるとともに、クロック信号とデータ信号とを論
理演算した上で、その出力を計数し、その計数値の一致
を判定することで、前記半導体集積回路装置が正しいタ
イミングで動作しているかをテストすることができ、こ
れらのテストを低速テスタにより行うことが可能とな
る。
参照して説明する。図1は本発明の第1の実施形態の回
路図である。同図において、101は高速インタフェー
ス回路102をチップ上に持つ検査対象の半導体集積回
路装置であり、この高速インタフェース回路102内に
は、BIST回路103が内蔵されている。そして、こ
のBIST回路103はテストボード上に取り付けた高
速クロック発生回路110からクロックを受け取り、入
出力動作の自己診断が行われる。前記高速インタフェー
ス回路102の中には、フリップフロップ105及びバ
ッファ107により構成されるデータ出力回路があり、
90°位相変調回路106により発生されるクロックに
同期して動作する。この位相変調回路106によりCl
ock信号とData信号のタイミングマージンが保た
れる。以上の構成は図7に示した従来構成と同じである
が、ここでは、前記高速クロック発生回路を搭載してい
るテストボードに、前記Clock信号とData信号
を入力とする論理回路が構成されている。
相が異なるClock信号とData信号の論理積をと
り、そのパルス幅を観測することにより、位相差が十分
にあるかどうかをテストする構成とされている。すなわ
ち、論理積回路111により、位相の異なっているCl
ock信号とData信号の論理積がとられ、その波形
のパルス数をカウンタ112によってカウントする。ま
た、論理積回路111の出力と、前記論理積回路111
の出力を遅延回路113により一定時間遅らせた信号と
を論理積回路114により論理積をとり、論理積回路1
14の出力波形のパルス数をカウンタ115によりカウ
ントする。そして、一致検出回路116は、カウンタ1
12とカウンタ115のカウント数を比較し、一致した
場合にハイレベルを出力し、一致しない場合ロウレベル
を出力するものとする。一致検出回路の出力レベルの定
義は、一致した場合としない場合とで逆でも構わない。
なお、カウンタ112とカウンタ115に対して、テス
タのドライバ120からリセット信号を入力し、タイミ
ング確認のテストを開始する直前にリセットを行い、カ
ウント数の初期化を行う必要がある。
STを実行する場合、低速テスタのドライバ112から
BISTの開始信号を入れる。するとクロック発生回路
110から供給されるClock信号によりBIST回
路103が動作し、テストが正常に終了した場合は、B
ISTFLAG信号として“1”が出力される。その信
号を低速テスタのコンパレータ711が受け取ることに
よりテスト対象の半導体集積回路装置101が良品であ
ることが判定される。このように、この種のテスト回路
では、低速テスタとは独立したクロック発生回路110
で高速クロックを発生させてBISTテストを行うこと
で、低速テスタを用いての高速テストが実現できること
は従来のテスト回路と同様である。
号とData信号のタイミング確認のテストを行うこと
も可能である。すなわち、図1の回路において、論理積
回路111の出力信号を1−A、遅延回路113の出力
信号を1−B、論理積回路114の出力信号を1−Cと
する。信号1−Bは、信号1−Aを一定の時間だけ遅ら
せたものとなり、信号1−Cは、信号1−Aと信号1−
Bとの論理積をとった波形となる。図2にClock信
号とData信号の位相差が正常な場合の動作波形を示
す。信号1−Aは、Clock信号とData信号の論
理積演算をした波形であり、Clock信号とData
信号の位相差が正常の90°であるならば、信号1−A
のハイレベルのパルスは、全てClock周期の1/4
周期分のパルス幅を有している。したがって、例えば、
遅延回路113の遅延時間がClock周期の1/8周
期分であった場合には、1−Cには1/8周期幅のパル
スが出力される。信号1−Cの波形は、パルス幅が狭く
なっているものの、信号1−Aとハイレベルパルス数が
同じである。このため、図1の2つのカウンタ112と
115のカウント数は同じものとなり、一致検出回路1
16からハイレベルが出力され、タイミングが正常であ
ることが検出される。
号の位相差が異常な場合の動作波形である。例えば、遅
延回路113の遅延時間がClock周期の1/8周期
分であり、Clock信号とData信号の位相差がC
lock周期の3/8周期分以上ある場合には、同図に
示すように、1−Cの波形で、パルスの消失が起きる。
すなわち、論理積回路111の出力波形のハイレベルの
パルス幅が、遅延回路113による遅延時間よりも短か
った場合には、論理積回路114での演算によりハイレ
ベルのパルスが消失し、その結果、カウンタ112とカ
ウンタ115のパルスカウント数が異なることとなる。
このことにより、1−Aと1−Cの信号のパルス数に違
いが生じ、結果として一致検出回路116からロウレベ
ルが出力され、タイミングの異常が検出される。
スタでタイミングのテストをする場合のタイムチャート
である。低速テスタからBISTSTARTの信号を入
れることによりBISTが開始され、その直後にTIM
INGRESET信号を解除することにより、タイミン
グチェックのためのカウンタ112,115がパルス数
のカウントを開始する。ある一定の時間が経過すると、
BISTが終了し、Data信号の波形も変化しなくな
る。そのとき、BISTの論理動作が正常であったかど
うかが、BISTFLAG信号に出力され、Clock
信号とData信号とのタイミングが正常であったかど
うかが、TIMINGFLAG信号に出力される。この
BISTFLAG信号とTIMINGFLAG信号をテ
スタのコンパレータ117及び119によりテスタ内に
取り込むことにより、テスト対象の半導体集積回路10
1が論理動作及びタイミング動作共に正常であるかどう
かが判定される。
積回路111、論理積回路114を共に論理和回路に置
き扱えた場合も、同様なタイミングチェックを行うこと
ができる。特に、BIST終了後のData信号の状態
がハイレベル固定となる場合には、カウンタ112、1
15のカウント動作を進めないようにするためにゲート
111,114が論理和回路のはうが都合が良い。逆
に、BIST終了後のData信号の状態がローレベル
固定となる場合には、前記論理回路111,114は論
理積回路のほうが望ましい。
す。この実施形態では、図1に示した第1の実施形態の
回路に加えてClock信号の反転信号とData信号
の論理積をとった信号のパルス幅のチェックを行う回路
を付け加えたものである。すなわち、同図において、図
1と等価な部分には下2桁が同じ符号を付してある。論
理積回路511,514、遅延回路513、カウンタ5
12,515、一致検出回路528は前記第1の実施形
態と同じ構成であり、この回路にインバータ521を介
して、論理積回路522,525、遅延回路524、カ
ウンタ523,526、一致検出回路527で構成され
る回路を付設している。そして、この一致検出回路52
7の出力と、前記一致検出回路516の出力との論理積
ゲート528を透してTIMINGFLAG信号として
出力する。
トに示されるように、Clock信号とData信号の
位相をチェックするタイミングの箇所が2倍に増える。
したがって、2つの一致検出回路516と527の出力
が共にハイレベル、すなわち、一致検出回路516と5
27で共に一致が検出された場合のみ、TIMINGF
LAG信号がハイレベルとなる。また、4つの論理積回
路511,514,522,525を全て論理和回路に
置き換えることも可能である。なお、この実施形態の回
路の場合に注意しなければならないのは、Clock信
号を反転するためのインバータ521により、Cloc
k信号がData信号に対して若干遅れが生じるため、
Data信号がANDゲート522に入るタイミングを
その分遅らせるように、遅延回路を挿入することも必要
な場合がある。
信号とデータ信号の論理積または論理和をとり、この論
理出力を計数する一方で、前記前記論理出力とその遅延
出力との論理出力を計数し、これらの計数値の一致を見
ることにより、半導体集積回路のタイミング動作のテス
トが可能となる。これにより、、従来低速テスタにて不
可能であった高速テスト中の信号タイミングのテストが
可能となり、従来から可能とされている論理動作のテス
トと共に、高速半導体集積回路に対する信頼性の高いテ
ストが実現できる。
である。
である。
路) 112,512,712 カウンタ(第1のカウンタ) 113,513,713 遅延回路 114,514,714 論理積回路(第2の論理積回
路) 115,515,715 カウンタ(第2のカウンタ) 116,516,716 一致検出回路(第1の一致検
出回路) 522 論理積回路(第3の論理積回路) 523 カウンタ(第3のカウンタ) 524 遅延回路 525 論理積回路(第4の論理積回路) 526 カウンタ(第4のカウンタ) 527 一致検出回路(第2の一致検出回路) 528 論理積回路(第5の論理積回路)
Claims (6)
- 【請求項1】 測定対象としての高速半導体集積回路装
置を駆動するクロック信号と、前記高速半導体集積回路
装置が駆動されたときに前記クロック信号に対して異な
るタイミングで出力されるデータ信号との論理積をとる
第1の論理積回路と、前記第1の論理積回路の出力信号
と、前記第1の論理積回路の出力信号を一定量遅延させ
た信号との論理積をとる第2の論理積回路と、前記第1
の論理積回路の出力を計数する第1の計数回路と、前記
第2の論理積回路の出力を計数する第2の計数回路と、
前記第1の計数回路と第2の計数回路の各計数値を比較
し、両者が一致しているときにタイミング正常信号を出
力する一致検出回路とを備えることを特徴とする高速半
導体集積回路装置のテスト回路。 - 【請求項2】 測定対象としての高速半導体集積回路装
置を駆動するクロック信号と、前記高速半導体集積回路
装置が駆動されたときに前記クロック信号に対して異な
るタイミングで出力されるデータ信号との論理積をとる
第1の論理積回路と、前記第1の論理積回路の出力信号
と、前記第1の論理積回路の出力信号を一定量遅延させ
た信号との論理積をとる第2の論理積回路と、前記第1
の論理積回路の出力を計数する第1の計数回路と、前記
第2の論理積回路の出力を計数する第2の計数回路と、
前記第1の計数回路と第2の計数回路の各計数値を比較
し、両者が一致しているときに一致信号を出力する第1
の一致検出回路と、前記データ信号と前記クロック信号
の反転信号の論理積をとる第3の論理積回路と、前記第
3の論理積回路の出力信号と、前記第3の論理積回路の
出力信号を一定量遅延させた信号との論理積をとる第4
の論理積回路と、前記第3の論理積回路の出力を計数す
る第3の計数回路と、前記第4の論理積回路の出力を計
数する第4の計数回路と、前記第3の計数回路と第4の
計数回路の各計数値を比較し、両者が一致しているとき
に一致信号を出力する第2の一致検出回路と、前記第1
の一致検出回路と第2の一致検出回路からそれぞれ一致
信号が出力されたときにタイミング正常信号を出力する
第5の論理積回路とを備えることを特徴とする高速半導
体集積回路装置のテスト回路。 - 【請求項3】 前記第1及び第2の論理積回路をそれぞ
れ論理和回路に置き換えて構成される請求項1に記載の
高速半導体集積回路装置のテスト回路。 - 【請求項4】 前記第1ないし第4の論理積回路をそれ
ぞれ論理和回路に置き替えて構成される請求項2に記載
の高速半導体集積回路装置のテスト回路。 - 【請求項5】 前記半導体集積回路装置は、入力される
高速クロック信号に基づいて自己診断を行う回路を備
え、前記自己診断回路において前記半導体集積回路装置
の論理動作が正常であると診断されたときに論理正常信
号を出力する請求項1ないし5のいずれかに記載の高速
半導体集積回路装置のテスト回路。 - 【請求項6】 前記自己診断回路から出力される論理正
常信号と、前記タイミング正常信号とをそれぞれ入力と
して前記半導体集積回路装置のテストを実行する低速テ
スタを備える請求項1ないし5のいずれかに記載の高速
半導体集積回路装置のテスト回路。
Priority Applications (1)
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JP9211485A JP3058130B2 (ja) | 1997-08-06 | 1997-08-06 | 高速半導体集積回路装置のテスト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP9211485A JP3058130B2 (ja) | 1997-08-06 | 1997-08-06 | 高速半導体集積回路装置のテスト回路 |
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Publication Number | Publication Date |
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JPH1152015A JPH1152015A (ja) | 1999-02-26 |
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ID=16606743
Family Applications (1)
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JP9211485A Expired - Fee Related JP3058130B2 (ja) | 1997-08-06 | 1997-08-06 | 高速半導体集積回路装置のテスト回路 |
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WO2010150322A1 (ja) * | 2009-06-26 | 2010-12-29 | 富士通株式会社 | Acカップリング入力バッファのテスト方法、テストシステム及び半導体集積回路 |
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- 1997-08-06 JP JP9211485A patent/JP3058130B2/ja not_active Expired - Fee Related
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