JPH1165536A - 画像表示装置、画像表示方法及びそれを用いた電子機器並びに投写型表示装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 画像信号をｎ相展開しながらも、画像むらや
ゴーストを低減する。 【解決手段】 画素データをｎ相展開し、それと対応し
てサンプルホールドスイッチをｎ個並列に接続してサン
プルホールドスイッチブロックとして、各イネーブル回
路の出力信号とＸシフトレジスタ１０４の出力信号との
論理によりサンプルホールドスイッチブロックのオン／
オフを制御する。各画素データのサンプリング期間に
は、画素に対応する各相展開信号ラインにおける、前回
のサンプリング期間においてサンプリングした画素デー
タを、正規の画素のサンプリング期間開始時に供給す
る。また、正規の画素データのサンプルホールド期間中
に、対応するサンプルホールドスイッチブロックをオフ
状態にする。画素データのサンプリング期間はドットク
ロック信号により調整し、全体で１３〜１６周期、デュ
ーティーは略６６．７％以下に設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像表示装置、画
像表示方法およびそれを用いた電子機器に関するもので
あり、特に、相展開駆動を行う高精細の画像表示装置に
関する。

【０００２】

【背景技術】例えば、アクティブマトリクス型の液晶表
示装置では、一走査信号ラインに複数接続されたＴＦＴ
（薄膜トランジスタ）等のスイッチング素子（画素スイ
ッチ）を介して、各画素の液晶セルにデータを書き込む
動作を、点順次駆動及び線順次駆動により実施してい
る。

【０００３】また、液晶にかかる電圧の偏りによる表示
むらをなくし、液晶にかかる直流電流による液晶の劣化
などを防ぐために、液晶に印加される電圧の極性を所定
のタイミングで反転させる極性反転駆動が行われてい
る。

【０００４】極性反転駆動とは、液晶セルの一端に、他
端に印加される電位を基準として、異なる極性（正また
は負）の電圧を印加する駆動である。尚、本明細書にお
ける「極性」とは、液晶セルの一端の電位を基準とした
時の液晶セルの他端の電位の極性を意味する。極性反転
駆動するには、ＴＦＴを用いたアクティブマトリクス型
では、液晶を挟んで画素電極と対向する共通電極に印加
する電位を変化させるか、あるいは画素電極に印加され
る画素信号の電圧振幅の中間電位を基準として画素信号
の電位レベルを変化させている。

【０００５】ここで、前記極性反転においては、走査信
号ラインを選択するごとに極性反転を行ういわゆるライ
ン反転方式が知られている。

【０００６】図１３に、極性反転駆動方式について説明
するための模式図を示す。従来のアクティブマトリクス
型の液晶表示装置では、点順次駆動かつ線順次駆動方式
を採用し、また、データ信号ラインのプリチャージは直
前のブランキング期間に一括して行う方式を採用してい
る。

【０００７】図１３において、記載されている「＋」，
「−」は、駆動およびプリチャージの極性を示し、線順
次駆動においては、隣接する走査信号ラインと接続され
た画素に異なる極性にて電圧が印加されるようになって
いる。また、すべての画素は、図に示すように、ＴＦＴ
および液晶セルによりそれぞれ構成されている。

【０００８】また、走査信号ライン反転駆動方式におい
ては、隣接する走査信号ラインと接続された画素に異な
る極性にて電圧が印加されるようになっている。例え
ば、データ信号ラインＳ１に共通に接続された走査信号
ラインＨ１，Ｈ２においては、前記走査信号ラインＨ１
には正の極性側の電圧が印加され、前記走査信号ライン
Ｈ２には負の極性側の電圧が印加される。

【０００９】この場合、同一データ信号ラインに接続さ
れ、かつ異なる走査信号ラインに接続された２つの画素
に、順次表示上で例えば同じ黒を書き込み場合でも、極
性反転駆動方式であるため、各々の黒表示データの信号
レベルは異なっている。このとき、データ信号ライン自
体が寄生容量を持つため、データ信号ラインの電位を、
正極性側の黒レベル電位から負極性側の黒レベル電位に
変化させるのに通常のシリアルデータ転送を行うと時間
を要する。

【００１０】ところで、画像表示装置の近年のマルチメ
ディアへの対応の要求に応えるため、例えば、パーソナ
ルコンピュータ（ＰＣ）またはエンジニアリング・ワー
クステーション（ＥＷＳ）にて、ビデオ信号などの自然
画を表示する場合には、例えば、２５６階調などの多階
調化への対応が望まれている。

【００１１】この多階調化への対応を、従来のディジタ
ル系の駆動用ＩＣおよびディジタル系の画像信号にて実
現しようとすると、入力信号数がビット数倍だけ多く必
要となる。例えば、２５６階調のカラー表示の場合に
は、３本（Ｒ，Ｇ，Ｂ）×８ビット＝２４本の入力信号
数となる。

【００１２】このため、図１３に示すように、画像信号
を例えば６相展開し、１画素あたりのデータの時間を、
シリアル入力する場合に比較して長くし、データ信号ラ
インに供給する信号の周波数を低くする技術が提案され
ている。（特願平７−２４５４１６号）。

【００１３】この相展開により、例えばサンプルホール
ドスイッチとしてのＴＦＴの周波数特性が充分でなくて
も、相展開された画素データにおいて、安定したデータ
領域についてのみサンプリング期間を設定することによ
り、前回のサンプリング期間における画素データによる
影響を受けずに、安定した電位を有する画素データのみ
をデータ信号ラインに送出することができる。

【００１４】しかしながら、画像表示装置においては、
画素数の増大により高速駆動の必要性が生じている一
方、画素データに対するサンプリング期間が長くなって
きており、これが新たな問題となっている。

【００１５】

【発明が解決しようとする課題】本発明の目的は、駆動
用ＩＣを用いて画像信号をｎ相展開（ｎは２以上の整
数）しながらも、画像むらやゴーストを低減又は防止で
きる画像表示装置，画像表示方法およびそれを具備した
電子機器を提供することにある。

【００１６】

【課題を解決するための手段】請求項１の画像表示装置
は、複数のデータ信号線と、前記複数のデータ信号線と
交差する複数の走査信号線との、前記複数のデータ信号
線及び走査信号線に接続された表示要素をマトリクス状
に配置してなる画像表示部と、前記走査信号線を順次選
択する走査信号を、前記走査信号線に供給する走査信号
選択手段と、前記画像表示部に表示すべき画像のシリア
ルデータとしての画像信号を、基準クロックに基づいて
設定されたサンプリング期間信号の入力によりサンプル
ホールドし、かつ、一定の画素ごとに前記シリアルデー
タを展開して、１画素あたりのデータの時間が前記基準
クロックのｎ（ｎ≧２）整数倍に変換された複数の画素
データを、パラレル出力する相展開手段と、各々の前記
データ信号線にそれぞれ接続され、前記複数の画素デー
タをサンプリング期間にわたってサンプリングして、そ
れと対応する前記各データ信号線に供給する複数のサン
プリング手段と、前記複数の画素データのサンプルホー
ルド期間前に生成されるとともに、前記各サンプルホー
ルド期間の終了よりも前に前記生成が終了され、かつ、
前記基準クロックのｎ倍よりも長いサンプリング期間を
有する、複数のサンプリング期間信号を、前記サンプリ
ング手段にそれぞれ供給するサンプリング期間信号生成
手段と、前記サンプリング期間信号生成手段に、それぞ
れの前記サンプリング期間を含む期間に信号を供給し
て、前記複数のデータ信号線をそれぞれ選択するデータ
信号線駆動手段と、を設けたことを特徴とする。

【００１７】したがって、請求項１に記載の画像表示装
置によれば、１画素あたりのデータの時間が基準クロッ
クのＮ倍に変換された複数の画素データをパラレル出力
し、その基準クロックのｎ倍よりも長いサンプリング期
間にてサンプリングすることで、各画素データを指定さ
れた画素に確実に書き込むことができ、かつ書き込みブ
ロックごとのラインむら、ゴーストを防止することがで
きる。

【００１８】請求項２の画像表示装置によれば、請求項
１に記載の特徴点に加え、前記サンプリング手段は、複
数のスイッチング素子にて形成された複数のサンプルホ
ールドスイッチブロックを含むものであり、各々の前記
サンプルホールドスイッチブロックは、パラレル出力さ
れる前記複数の画素データを、共通のサンプリング期間
にわたって同時にサンプリングすることを特徴とする。

【００１９】したがって、請求項２記載の画像表示装置
によれば、前記サンプルホールドスイッチブロックごと
に画素データのブロック転送を行うことができる。

【００２０】請求項３の画像表示装置は、請求項２に記
載の特徴点に加え、前記画像表示部は、基板上に形成さ
れた液晶表示部であり、複数の前記スイッチング素子
は、前記基板上に形成された複数のＴＦＴで構成され、
前記サンプリング期間信号生成手段からの前記サンプリ
ング期間信号は、前記各サンプルホールドスイッチブロ
ックごとに、各々の前記ＴＦＴのゲートに供給されると
共に、前記各々のＴＦＴのソースには、それぞれ画素デ
ータが供給されていることを特徴とする。

【００２１】したがって、請求項３に記載の画像表示装
置によれば、前記スイッチング素子のスイッチング特性
が良くなくても、充分な画素データのサンプリング期間
を設けてあるために、前記画素データを画素に確実に書
き込むことが可能となる。

【００２２】請求項４の画像表示装置は、請求項２また
は３に記載の特徴点に加え、前記サンプリング期間の開
始時には、ダミーの画素データが、前記サンプルホール
ドスイッチブロックに供給されることを特徴とする。

【００２３】したがって、請求項４記載の画像表示装置
によれば、サンプルホールドスイッチブロックへ供給さ
れている正規の画素データではない画素データを、ダミ
ーの画素データとして、前記各サンプルホールドスイッ
チブロックに対応するサンプリングにおける初期の電圧
供給に利用することで、前記サンプルホールドスイッチ
ブロックを形成しているＴＦＴのスイッチング特性の欠
点をカバーすることが可能となり、正規の画素データが
供給されるまでの期間に、ダミー画素データの有する電
位にて、前記サンプルホールドスイッチブロックと対応
するデータ信号線の電位を上昇させることができる。

【００２４】請求項５の画像表示装置は、請求項３に記
載の特徴点に加え、前記サンプリング信号生成手段は、
隣り合った第１／第２のサンプルホールドスイッチブロ
ックへ前記第１／第２のサンプリング期間信号をそれぞ
れ供給し、第１のサンプルホールドスイッチブロックへ
の第１のサンプリング期間信号の供給が開始された後で
あって、それと対応する第１の画素データのサンプリン
グ期間中に、第２のサンプルホールドスイッチブロック
への第２のサンプリング期間信号の供給を開始すること
を特徴とする。

【００２５】したがって、請求項５記載の画像表示装置
によれば、隣り合ったサンプルホールドスイッチブロッ
クへ第１の画素データを供給している間に、前記第２の
サンプルホールドスイッチに対応するサンプリングにお
ける初期に、前記第２のサンプルホールドスイッチブロ
ックをオン状態とすることで、前記サンプルホールドス
イッチブロックを形成しているＴＦＴのスイッチング特
性の欠点をカバーすることが可能となる。

【００２６】請求項６の画像表示装置は、請求項５に記
載の特徴点に加え、前記第２のサンプルホールドスイッ
チブロックにおいて、前記サンプリング期間の開始時に
前記第１の画素データをサンプリングすることで、前記
第１の画素データがプリチャージ電圧として前記データ
信号線に供給されることを特徴とする。

【００２７】したがって、請求項６記載の画像表示装置
によれば、隣り合ったサンプルホールドスイッチブロッ
クへ供給されている第１の画素データの有する電圧を、
プリチャージ電圧として、前記第２のサンプルホールド
スイッチに対応するサンプリングにおける初期の電圧供
給に利用することで、前記サンプルホールドスイッチブ
ロックを形成しているＴＦＴのスイッチング特性の欠点
をカバーすることが可能となる。

【００２８】請求項７の画像表示装置は、請求項３乃至
６のいずれかに記載の特徴点に加え、複数のイネーブル
回路と、第１／第２のイネーブル信号ラインとを含み、
前記複数のイネーブル回路は、前記複数のサンプルホー
ルドスイッチブロックと対応して設けられた前記複数の
サンプリング手段と、前記データ信号線駆動手段との間
に形成されているものであって、奇数番目に位置するイ
ネーブル回路の入力線は、前記第１のイネーブル信号線
と接続されているとともに、偶数番目に位置するイネー
ブル回路の入力線は、前記第２のイネーブル信号線と接
続されていることを特徴とする。

【００２９】したがって、請求項７記載の画像表示装置
によれば、前記イネーブル回路によって、前記複数のサ
ンプルホールドスイッチブロックへの電圧の供給を制御
でき、よって、サンプリング期間信号の生成／非生成を
制御することができる。

【００３０】請求項８の画像表示装置は、請求項７に記
載の特徴点に加え、前記複数のイネーブル回路は、前記
複数のサンプルホールドスイッチブロックおよび前記複
数のイネーブル回路と対応して設けられており、前記各
イネーブル回路の出力信号が、サンプリング期間信号と
して、前記各サンプルホールドスイッチブロックに供給
されていることを特徴とする。

【００３１】したがって、請求項８に記載の画像表示装
置によれば、前記複数のイネーブル回路のそれぞれの出
力信号によって、前記サンプルホールドスイッチブロッ
クごとの制御を行うことが可能となる。

【００３２】請求項９の画像表示装置は、請求項８に記
載の特徴点に加え、前記複数のイネーブル回路は、それ
ぞれ、一方の入力端子には、第１または第２のイネーブ
ル信号が供給され、他方の入力端子には、前記データ信
号線駆動回路からの出力信号が供給される論理積回路を
有することを特徴とする。

【００３３】したがって、請求項９に記載の画像表示装
置によれば、前記複数のイネーブル回路の出力、すなわ
ち、サンプリング期間信号の供給による前記サンプルホ
ールドスイッチブロックのオン時間を基準クロックに基
づいて設定することができる。

【００３４】請求項１０の画像表示装置は、請求項９に
記載の特徴点に加え、前記第１および第２のイネーブル
信号のデューティーが、それぞれ５０％以上であること
を特徴とする。

【００３５】したがって、請求項１０に記載の画像表示
装置によれば、前記第１のイネーブル信号と前記第２の
イネーブル信号とを交互に使用して、隣り合った前記各
サンプルホールドスイッチブロックをオン状態とするこ
とができる。

【００３６】請求項１１の画像表示装置は、請求項１０
に記載の特徴点に加え、前記基準クロックは、ドットク
ロック信号であって、前記ドットクロック信号単位に
て、前記第１／第２のイネーブル信号のデューティー及
び位相のうち少なくとも一方を各々変化させる可変手段
をさらに有することを特徴とする。

【００３７】したがって、請求項１１に記載の画像表示
装置によれば、前記ドットクロック信号を基準として、
出荷段階の調整またはユーザーにおける調整にて、任意
に前記第１／第２のイネーブル信号のデューティー及び
位相のうち少なくとも一方を変更することが可能とな
る。

【００３８】請求項１２の画像表示装置は、請求項１１
に記載の特徴点に加え、前記データ信号線駆動手段は、
前記複数のサンプルホールドスイッチブロックおよび複
数のイネーブル回路とそれぞれ対応して設けられた複数
のシフトレジスタにより構成されてなることを特徴とす
る。

【００３９】したがって、請求項１２に記載の画像表示
装置によれば、それぞれ、前記サンプルホールドスイッ
チブロック，イネーブル回路，シフトレジスタを組とし
て動作させることが可能となり、画素データのブロック
転送を容易に行うことができる。

【００４０】請求項１３の画像表示装置は、請求項１２
に記載の特徴点に加え、前記データ信号線駆動手段は、
前記基準クロックの一周期の２Ｎ（Ｎは自然数）倍のパ
ルス幅を持つ入力信号を、前記基準クロックの一周期の
Ｎ倍ずつ順次シフトして送出するものであることを特徴
とする。

【００４１】したがって、請求項１３に記載の画像表示
装置によれば、高周波の前記基準クロックを画像表示装
置におけるそれぞれのデータの転送の基準クロックとし
て使用することができる。

【００４２】請求項１４の画像表示装置は、請求項１３
に記載の特徴点に加え、前記相展開手段において、前記
シリアルデータとしての画像信号の１画素あたりのデー
タの時間が、前記基準クロックの１２倍に変換されるこ
とを特徴とする。

【００４３】したがって、請求項１４に記載の画像表示
装置によれば、多くの画素数を有する画像表示装置にお
いて、高速に動作を行うことができるだけでなく、ゴー
ストを防止することができる。

【００４４】請求項１５の画像表示装置は、請求項１４
に記載の特徴点に加え、前記サンプリング期間信号のデ
ューティーが、略６６．７％以下に設定されたものであ
ることを特徴とする。

【００４５】したがって、請求項１５に記載の画像表示
装置によれば、書き込み画素の電位レベルに影響を与え
ることなく、多くの画素数を有する画像表示装置におい
て、高速に動作を行うことができるだけでなく、ライン
むら、ゴーストを防止することができる。

【００４６】請求項１６の画像表示方法は、複数のデー
タ信号線と、前記複数のデータ信号線と交差する複数の
走査信号線と、前記複数のデータ信号線及び走査信号線
に接続された表示要素を駆動する画像表示方法におい
て、前記画像表示部に表示すべき画像のシリアルデータ
としての画像信号を、ドットクロック信号に基づいて一
定の画素ごとに展開して、１画素あたりのデータの時間
が前記ドットクロック信号の１周期のｎ（ｎ≧２）倍に
変換されたデータ長をそれぞれ有する複数の画素データ
をパラレルに出力する工程と、サンプルホールドスイッ
チ起動信号を、前記画素データのサンプルホールド期間
前に生成する工程と、複数の前記画素データを、前記ド
ットクロック信号の１周期のｎ倍よりも長いサンプリン
グ期間にてそれぞれサンプリングする工程と、前記走査
信号線を順次選択しながら、その選択された走査信号線
に接続された前記表示要素に、サンプリングされた前記
画素データを前記データ信号線を介して供給する工程
と、取り込んだ画素データのサンプルホールド期間の終
了よりも前に、前記サンプルホールドスイッチ起動信号
の生成を終了する工程と、を有することを特徴とする。

【００４７】したがって、請求項１６に記載の画像表示
方法によれば、複数の画素データを一括に書き込むこと
ができるため、サンプリング期間を長くすることがで
き、各画素データを指定された画素に確実に書き込むこ
とができ、かつ書き込みブロックごとのラインむら、ゴ
ーストを防止することができる。

【００４８】請求項１７の画像表示方法は、請求項１６
に記載の特徴点に加え、前記サンプリング期間は、前記
ドットクロック信号を基準として調整可能であることを
特徴とする。

【００４９】したがって、請求項１７に記載の画像表示
方法によれば、前記ドットクロック信号を基準として、
出荷段階の調整またはユーザーにおける調整にて、任意
に前記第１／第２のイネーブル信号のデューティー及び
位相のうち少なくとも一方を変更することが可能とな
る。

【００５０】請求項１８の画像表示方法は、請求項１７
に記載の特徴点に加え、前記サンプリング期間は、前記
サンプリング期間信号のデューティーが５０％以上とな
るように調整されることを特徴とする。

【００５１】したがって、請求項１８に記載の画像表示
方法によれば、画素データを充分サンプリングすること
ができる程度のサンプリング期間に設定することが可能
である。

【００５２】請求項１９の電子機器は、請求項１乃至１
５のいずれかに記載の画像表示装置と、前記画像表示装
置に前記基準クロックを供給するクロック発生回路と、
前記画像表示部及び前記クロック発生回路に電力を供給
する電源回路と、を有することを特徴とする。

【００５３】したがって、請求項１９に記載の電子機器
によれば、高精細な画像表示装置を有する電子機器に適
用でき、かつ、ラインむら、ゴースト等のない電子機器
を実現することができる。

【００５４】請求項２０の投写型表示装置は、請求項１
乃至１５のいずれかに記載の画像表示装置と、前記画像
表示部の画像を拡大投影する投写レンズと、を有するこ
とを特徴とする。

【００５５】したがって、請求項２０に記載の投写型表
示装置によれば、高精細な画像表示装置を有する投写型
表示装置に適用でき、かつ、ラインむら、ゴースト等の
ない投写型表示装置を実現することができる。

【００５６】

【発明の実施の形態】

＜発明の原理説明＞本願発明に先立って、本願発明者が
検討した画像表示方法について図１３を用いて詳細に説
明する。

【００５７】図１４に示されるように、前述したよう
に、６相展開されてそれぞれパラレル出力される各々の
相展開信号のデータ長（１画素あたりのデータの時
間）、すなわち、相展開信号ラインＶＩＤ１〜ＶＩＤ６
上の電位は、基準クロックの６周期分の長さとなってい
る。

【００５８】これらの相展開信号をＴＦＴなどにより形
成されたサンプルホールドスイッチにてサンプリングす
る際に、例えばＴＦＴのゲートに入力されるサンプリン
グ期間信号Ｓ／Ｈ（ｎ），Ｓ／Ｈ（ｎ＋６），Ｓ／Ｈ
（ｎ＋１２）のサンプリング期間を、当初は図１４に示
すように、それぞれ基準クロックの４周期分の長さに設
定することを試みた。ここで、前記基準クロックとして
は、ドットクロック信号ＣＬＫを使用しているものであ
る。

【００５９】回路については特に図示しないが、この画
像表示方法によれば、前記ドットクロック信号ＣＬＫの
６周期分のデータ長を有する相展開および極性反転後の
画素データ（相展開信号）が、複数のサンプルホールド
スイッチを構成する複数のＴＦＴのソース側に供給され
る。その一方で、前記複数のサンプルホールドスイッチ
を構成する複数のＴＦＴのゲートには、サンプリング期
間信号Ｓ／Ｈ（ｎ）が入力されており、前記相展開信号
のデータ長が前記ドットクロック信号ＣＬＫの６周期分
であるのに対して、前記サンプリング期間信号Ｓ／Ｈ
（ｎ）は前記ドットクロック信号ＣＬＫの１つ目と６つ
目のパルスにおいて、それぞれ１周期分が除去された４
周期分のサンプリング期間に設定されている。

【００６０】すなわち、前記各サンプルホールドスイッ
チを構成する各ＴＦＴのゲートは、前記相展開信号が安
定した後にオンされるだけでなく、しかも、前記相展開
信号の電圧レベル、すなわち、画素データが変化しない
うちに、前記ＴＦＴのゲートがオフされるものである。
このように、例えば、ＶＧＡ程度の画素数を有する画像
表示装置においては、前記相展開信号におけるデータ長
に対して、電位の安定したデータ領域についてのみをサ
ンプリングする、サンプリング期間を設定することで、
前回のサンプリング期間における保持状態である画素デ
ータの影響を受けない、安定した書き込みデータのみを
データ信号ラインに送出することができた。

【００６１】しかしながら、前述したように、画像表示
装置は、多角的に用いられるようになってきており、た
とえば、液晶モニタ，ノート・パソコン（ＰＣ），民生
機器に用いられている。したがって、高精細化，携帯性
強化という観点からの開発が進められており、例えば、
高精細化においては、ＶＧＡ（６４０×４８０画素）か
らＸＧＡ（１０２４×７６８画素）、ＸＧＡからＳＸＧ
Ａ（１２８０×１０２４画素）、ＳＸＧＡからＵＸＧＡ
（１６００×１２００画素）へと、画素数の多い画像表
示装置の開発が進展している。

【００６２】このような画像表示装置における画素数の
増加に伴い、液晶パネルの大型化が進展し、それに伴っ
て画像表示装置における画像むらが目立つようになって
きており、液晶セルやバックライトの均一性を向上し、
輝度むらや色むらを低減するという手法により、前記画
像むらに対処している。

【００６３】また、前述したように、画像表示装置にお
いては、複数のデータ信号ラインを同時選択駆動する、
相展開方式が採用されているために、応答速度の高速化
および動画対応が優れているという点で優位である一
方、前記画素数の増加に伴うドットクロック信号の高周
波化への対応、多階調化への対応、ゴーストの低減への
対応という問題の解決が迫られている。

【００６４】このゴーストは、図１５に模式的に示すよ
うに、例えば矢印１を画面２に表示しようとしたとき、
この矢印１の走査方向後段に、破線で示すゴースト３が
生じるものである。

【００６５】前述したような理由で、本願発明者が、画
像表示装置の画素数の増加への対応を検討した。すなわ
ち、画素数の増加により、走査信号ライン数，データ信
号ライン数も増加するため、特に、横方向の画素数の増
加に対応すべく、Ｘシフトレジスタに含まれる単位シフ
トレジスタ数の増加及びそのシフトスピードを考慮し
て、単位シフトレジスタを大幅に増加させないようにし
つつサンプルホールドスイッチの応答性を向上させるた
めに、本願発明者は画像データの１２相展開を検討し
た。

【００６６】この場合、１２本ずつデータ信号ラインを
シフトして、各画素データを、同一の走査信号ラインと
接続されかつ隣り合った１２本のデータ信号ラインと接
続された各画素に対して同時に書き込むという、各画素
データの各画素への書き込みの際のブロック転送が必要
となる。そして、この画素データのブロック転送によ
り、１２本のデータ信号ラインによる各画素へのブロッ
クごとの切れ目、境目が目視できるようになり、例え
ば、前記ブロック間の境目において、グラデーションや
薄い線等のいわゆるラインむらが存在するように見える
ようになることが確認された。

【００６７】このラインむらの原因としては次のように
考えられる。すなわち、前記ブロック間の境目に存在し
ない複数のデータ信号ラインにおいて、隣接する各デー
タ信号ラインに対して同時にデータの書き込み動作が行
われているために、データ信号ライン間の容量結合によ
る電圧変化が生じないのに対し、前記ブロック間の境目
に存在するデータ信号ラインにおいては、隣接するデー
タ信号ラインに対するデータの書き込みタイミングが異
なるので、前記データ信号線間の容量結合によって、書
き込み電圧に変化が生じたためであると考えられる。

【００６８】つまり、前記転送ブロック間の境目におけ
る画素において、例えば、正極性駆動では、黒を書くべ
き電圧が容量結合の関係で、中途半端な電圧となってし
まっており、グレーのパターンになってしまうことによ
り、前述した問題点が発生してしまっていたものであ
る。

【００６９】＜実施の形態１＞ （装置の概略構成）図２に、実施の形態１にかかる液晶
表示装置の駆動用ＩＣの概要が示されている。同図に示
すように、この駆動用ＩＣは主として、シリアルパラレ
ル変換回路３２、極性反転回路３４、ディジタルアナロ
グ変換回路３５、アドレスセットコントローラ３７、タ
イミングジェネレータ２０からなる。また、説明を省略
するが、この駆動用ＩＣは、前記各々の回路および外部
信号入力用端子を備えているだけでなく、ディジタル系
／アナログ系電源用端子ＡＶＤＤ，ＤＶＤＤ，ＧＮＤを
も備えている。

【００７０】以下それぞれの回路の機能について図２を
用いて説明する。

【００７１】前記アドレスセットコントローラ３７は、
マイコンインターフェース端子ＡＤＤＳＥＴ，ＭＣＣＯ
ＮＴを介して、外付けされたマイクロコンピュータから
の命令をフェッチし、前記命令を解読して、前記タイミ
ングジェネレータ２０の起動をセットする回路である。

【００７２】前記タイミングジェネレータ２０は、前記
アドレスセットコントローラ３７により出力された信号
を受けて起動し、水平走査信号入力用端子を介して水平
走査信号ＨＳＹＮＣを、垂直走査信号入力用端子を介し
て垂直走査信号ＶＳＹＮＣを、クロック入力用端子を介
してドットクロック信号ＣＬＫを取り込むものである。
ところで、本実施の形態においては、このドットクロッ
ク信号ＣＬＫが前記基準クロックとして使用されている
ものである。

【００７３】そして、前記タイミングジェネレータ２０
は、デューティー及び位相を可変とする可変回路を含
み、前記各種信号を基準として、各信号のデューティー
及びタイミングを設定し、シフトレジスタ起動信号Ｄ
Ｘ，クロック信号ＣＬＸ，第１／第２のイネーブル信号
ＥＮＢ１，ＥＮＢ２を生成すると共に、シリアルパラレ
ル変換回路３７，極性反転回路３４，ディジタルアナロ
グ変換回路３５に供給し、画像信号，相展開信号，極性
反転された相展開信号である画素データの前記各回路へ
の取り込みタイミングをそれぞれ規定している。そし
て、前記各信号出力用の各出力端子を介して、駆動用Ｉ
Ｃにて生成された前記各信号を液晶基板上に形成された
液晶パネルブロック側へ出力している。

【００７４】前記シリアルパラレル変換回路３２は、前
記タイミングジェネレータ２０により生成された第１の
タイミング信号に基づいて起動され、画像信号ＶＤを、
画像信号用入力端子を介して取り込み、前記画像信号Ｖ
Ｄを、例えば、１２相展開する回路である。

【００７５】前記極性反転回路３４は、前記タイミング
ジェネレータ２０により形成された第２のタイミング信
号に基づいて起動され、前記シリアルパラレル変換回路
３２にて生成された、１２相展開された相展開信号を取
り込み、各画素の極性に応じて、正極性側あるいは負極
性側の電圧に変換することにより画素データを生成する
回路である。前記シリアルパラレル変換回路３２および
前記極性反転回路３４の動作の詳細については、図１を
用いて、各画素への画素データの書き込みを例に挙げ
て、後に詳しく説明する。

【００７６】前記ディジタルアナログ変換回路３５は、
前記タイミングジェネレータ２０により形成された第３
のタイミング信号に基づいて起動され、各画素の極性に
見合うように前記極性反転回路３４にて電圧変換されて
生成された、１２相展開されたディジタル系の画素デー
タを、アナログ系の画素データに変換する回路である。
そして、このデジタルアナログ変換回路による出力信号
は、出力端子ＡＯＵＴ１〜ＡＯＵＴ１２を介して、それ
ぞれ駆動用ＩＣから液晶パネルブロックへ出力される。

【００７７】次に、実施の形態１にかかる液晶表示装置
の全体構成について説明する。

【００７８】図１に、実施の形態１に係る液晶表示装置
の全体概要が示されている。図１の液晶表示装置の全体
概略図においては、図２に示したタイミングジェネレー
タ２０，シリアルパラレル変換回路３２，極性反転回路
３４も含んで示されているが、図２において極性反転回
路３４の後段に接続されていたディジタルアナログ変換
回路３５については簡単のため省略して示しており、前
記アドレスセットコントローラ３７についても同様に省
略して示している。

【００７９】図１に示すように、この液晶表示装置は、
電子機器例えば液晶プロジェクタのライトバルブとして
用いる小型液晶表示装置であり、液晶パネルブロック１
０と、タイミングジェネレータ２０と、データ処理ブロ
ック３０とに大別される。

【００８０】タイミングジェネレータ２０についての説
明は前述したために省略するが、データ処理回路ブロッ
ク３０は、前述したシリアルパラレル変換回路３２と、
前記極性反転回路３４を含むものである。ここで、本実
施の形態では、前記データ処理回路３０において、画像
信号ＶＤを１２相に展開するものとして説明する。

【００８１】前記シリアルパラレル変換回路３２には、
前述したようにディジタル系の画像信号ＶＤが入力さ
れ、画像信号ＶＤを１２相展開した１２相の相展開信号
を生成・出力するものである。なお、液晶パネルブロッ
ク１０における液晶パネル１００が３原色のカラーフィ
ルタを有するカラー液晶パネルの場合には、前記シリア
ルパラレル変換回路３２には、Ｒ，Ｇ，Ｂの３本の画像
信号が入力され、この３本の画像信号ＶＤから例えば１
２画素分の相展開信号を生成することができる。この１
２相展開の方法については後述する。

【００８２】前記極性反転回路３４は、前述したよう
に、１２本のデータ信号ライン上の１２画素分に対応す
る相展開信号を、液晶パネルブロックの駆動に必要な電
圧に増幅し、必要に応じて極性反転するものである。な
お、図１及び図２に示す極性反転回路３４とシリアルパ
ラレル変換回路３２との位置については逆転させて設け
ることもでき、画像信号ＶＤを前記極性反転回路３４に
て極性反転させた後に、シリアルパラレル変換回路３２
にて相展開することもできる。

【００８３】本実施の形態のデータ処理回路ブロック３
０の出力ラインは、１２相展開を実施していることか
ら、図１に示す通り、１２本の相展開信号ラインＶＩＤ
１〜ＶＩＤ１２に分岐されている。

【００８４】液晶パネルブロック１０は、液晶パネル１
００と、走査側駆動回路１０２と、Ｘシフトレジスタ１
０４と、イネーブル回路１０５とを、同一回路基板上に
備えている。

【００８５】液晶パネル１００上には、例えば、図１の
行方向に沿って延びる複数の走査信号ライン１１０と、
例えば列方向に沿って延びる複数のデータ信号ライン１
１２とが形成されている。なお、本実施の形態では、Ｘ
ＧＡのような画素数の多い画像表示装置を対象としてい
るため、走査信号ライン１１０の総数を７６８本とし、
データ信号ライン１１２の総数を１０２４本として説明
する。

【００８６】この走査信号ライン１１０，データ信号ラ
イン１１２のそれぞれの交差点付近には、図１３に示さ
れるように、スイッチング素子としてたとえばＴＦＴ１
１４と液晶セル１１６とが直列に接続されて表示要素が
構成され、これが画素を形成している。ここで、前記デ
ータ信号ライン１１２は複数設けられているが、その中
には数本のダミーデータ信号ラインも含まれている。

【００８７】本実施の形態では、前記スイッチング素子
を、たとえば３端子型スイッチング素子としており、例
えばＴＦＴにて構成している。これに限らず、２端子型
スイッチング素子例えばＭＩＭ（金属−絶縁層−金属）
素子、ＭＩＳ（金属−絶縁層−半導体層）素子などを用
いることができる。

【００８８】尚、本実施の形態の液晶パネル１００は、
２端子型または３端子型のスイッチング素子を用いたア
クティブマトリクス型の液晶表示パネルに限らず、単純
マトリクス型の液晶表示パネルなど、他の種々の液晶パ
ネルであっても良い。

【００８９】走査側駆動回路１０２は、例えば、７６９
本の走査信号ライン１１０ａ，１１０ｂ，・・・・の中
から、一本の走査信号ライン１１０を順次選択するため
の選択期間が設定された走査信号を出力するものであ
る。

【００９０】Ｘシフトレジスタ１０４は、タイミングジ
ェネレータ２０により、ドットクロック信号ＣＬＫの２
４周期を１周期とし、デューティーを５０％として形成
されたクロック信号ＣＬＸおよびシフトレジスタ起動信
号ＤＸとをそれぞれ取り込むものである。そして、後述
する複数のイネーブル回路１０５をそれぞれ介して、サ
ンプリング期間を設定するためのサンプリング期間信号
ＰＳ１０，ＰＳ８７０を、データ転送ブロックごと、す
なわち１２本のデータ信号ライン１１２のサンプリング
期間ごとに生成する回路である。そして、このＸシフト
レジスタ１０４は、後述する複数のイネーブル回路１０
５と対応して設けられた、図示しない単位シフトレジス
タを含み、前記各単位シフトレジスタの出力信号Ｐ１〜
Ｐ８７が、前記単位シフトレジスタと対応して設けられ
た前記各イネーブル回路に入力されている。

【００９１】そして、このＸシフトレジスタ１０４は、
データ処理回路ブロック３０の出力線である１２本の相
展開信号ラインＶＩＤ１〜ＶＩＤ１２と、液晶パネル１
００におけるデータ信号ライン１１２ａ，１１２ｂ，・
・・との間に配置された複数のサンプルホールドスイッ
チ１０６それぞれに対して、液晶パネル１００を点順次
駆動するための前記サンプリング期間信号ＰＳ１０〜Ｐ
Ｓ８７０を生成するための基準信号を、生成し出力する
ものである。

【００９２】サンプルホールドスイッチ１０６は、デー
タ信号ライン１１２と対応して複数設けられており、例
えば、ＴＦＴのようなスイッチング素子により形成され
ている。そして、１２相展開を行うために、１２個のサ
ンプルホールドスイッチにおいて、それぞれゲートが共
通に接続され（図３）、サンプリング期間信号により制
御されることにより、サンプルホールドスイッチブロッ
クＳＨＷ１〜ＳＨＷ８７が構成されている。つまり、例
えば、本実施の形態は、例えば、ＸＧＡを対象としてい
るため、１０２４本分のデータ信号ライン１１２を１２
相展開駆動するために、８７個のサンプルホールドスイ
ッチブロックＳＨＷ１，ＳＨＷ２，・・・・，ＳＨＷ８
７が設けられている。更に、前記各サンプルホールドス
イッチ１０６においては、その各ソース側が、それぞれ
第１〜第１２の相展開信号ラインＶＩＤ１〜ＶＩＤ１２
と接続されており、各ドレイン側が、それぞれデータ信
号ラインと接続されている。

【００９３】イネーブル回路１０５は、前記複数のサン
プルホールドスイッチブロックＳＨＷ１〜ＳＨＷ８７と
対応して設けられており、１２相展開された画素データ
の各画素へのサンプリングを行うための前記サンプリン
グスイッチ１０６の制御によるサンプリング期間信号の
生成、すなわち、サンプリング期間の設定を行う回路で
ある。よって、例えば、本実施の形態のようなＸＧＡに
おいては、１０２４本分のデータ信号ライン１１２を１
２相展開駆動するために、前記サンプルホールドスイッ
チブロックＳＨＷ１〜ＳＨＷ８７と同数、すなわち、８
７個のイネーブル回路ＥＮ１，ＥＮ２，・・・・，ＥＮ
８７がそれぞれ設けられている。

【００９４】そして、このイネーブル回路１０５の入力
線は、前記Ｘシフトレジスタ１０４からの出力線およ
び、第１／第２のイネーブル信号ライン１１，１２のい
ずれかと接続され、前記第１／第２のイネーブル信号ラ
イン１１，１２により伝送された第１／第２のイネーブ
ル信号ＥＮＢ１，ＥＮＢ２のうちのいずれかが入力され
ている。そして、前記各イネーブル回路１０５によるサ
ンプリング期間信号の出力により、前記サンプルホール
ドスイッチ１０６の各ゲートへ印加する電圧を制御し
て、前記サンプルホールドスイッチのオン／オフを制御
している。

【００９５】すなわち、前記イネーブル回路１０５にお
いては、図１に示されるように、奇数番目に設けられた
イネーブル回路ＥＮ１，ＥＮ３，・・・・，ＥＮ８７
と、偶数番目に設けられたイネーブル回路ＥＮ２，ＥＮ
４，・・・，ＥＮｎ，・・・，ＥＮ８６（ｎ＝偶数）に
おいては、前記第１／第２のイネーブル信号ライン１
１，１２との接続が異なるものである。

【００９６】つまり、奇数番目に設けられたイネーブル
回路ＥＮ１，・・・，ＥＮ８７においては、入力側が前
記第１のイネーブル信号ライン１１と接続されている。
よって、前記奇数番目に設けられたイネーブル回路に
は、前記Ｘシフトレジスタ１０４における各単位シフト
レジスタの出力信号Ｐ１，Ｐ３，・・・，Ｐ８７と、前
記第１のイネーブル信号ＥＮＢ１が入力されている。

【００９７】また、偶数番目に設けられたイネーブル回
路ＥＮ２，・・・，ＥＮｎ，・・・，ＥＮ８７において
は、入力側が前記第２のイネーブル信号ライン１２と接
続されている。よって、前記偶数番目に設けられたイネ
ーブル回路には、前記Ｘシフトレジスタ１０４における
各単位シフトレジスタの出力信号Ｐ２，・・・，Ｐｎ，
・・・，Ｐ８６と、前記第２のイネーブル信号ＥＮＢ２
が入力されている。

【００９８】次に、このイネーブル回路１０５によるサ
ンプルホールドスイッチブロックの制御方法について詳
細に説明する。本実施の形態では、前記イネーブル回路
１０５は、前記したように８７個設けられており、サン
プルホールドスイッチは、サンプルホールドスイッチブ
ロックごとにオン状態とされて、各画素への画素データ
のブロック転送を行うものである。

【００９９】図３に、サンプルホールドスイッチ１０６
とイネーブル回路１０５の回路構成について示す。尚、
図３には、一例として第１のイネーブル回路ＥＮ１およ
び第１のサンプルホールドスイッチブロックＳＨＷ１の
みを示すが、前述したように、サンプルホールドスイッ
チブロックＳＨＷ１〜ＳＨＷ８７は、同様の回路構成お
よび同様の相展開信号ラインＶＩＤ１〜１２との接続が
なされているものである。

【０１００】まず、図３に示される第１のサンプルホー
ルドスイッチブロックＳＨＷ１について説明する。

【０１０１】前記第１のサンプルホールドスイッチブロ
ックＳＨＷ１は、ＴＦＴにより形成された１２個のサン
プルホールドスイッチＱ１〜Ｑ１２により構成されてお
り、前記サンプルホールドスイッチＱ１〜Ｑ１２のゲー
トは共通に接続されている。

【０１０２】そして、前記共通接続されたサンプルホー
ルドスイッチＱ１〜Ｑ１２の各ゲートには、第１のイネ
ーブル回路ＥＮ１の出力信号である第１のサンプリング
期間信号ＰＳ１０が供給されることにより、前記サンプ
ルホールドスイッチＱ１〜Ｑ１２のオン／オフが制御さ
れる。また、前記第１のサンプルホールドスイッチＱ１
のソース側には第１の相展開信号ラインＶＩＤ１が、前
記第２のサンプルホールドＱ２のソース側には第２の相
展開信号ラインＶＩＤ２が、前記第３のサンプルホール
ドスイッチＱ３のソース側には第３の相展開信号ライン
ＶＩＤ３が接続されており、同様にして前記第４〜第１
２の各サンプルホールドスイッチＱ４〜Ｑ１２に対して
それぞれ相展開信号ラインＶＩＤ４〜ＶＩＤ１２が接続
されている。

【０１０３】したがって、第１のサンプルホールドスイ
ッチブロックＳＨＷ１を構成する各サンプルホールドス
イッチＱ１〜Ｑ１２がオン状態とされることによって、
データ信号ライン１１０ａ〜１１０ｌには、それぞれの
画素に対応した画素データが同時に書き込まれる。

【０１０４】次に、図３に示される第１のイネーブル回
路ＥＮ１について説明する。

【０１０５】前記イネーブル回路ＥＮ１〜ＥＮ８７は、
それぞれ奇数個のインバータが出力段に接続されたナン
ド回路により構成されている。つまり、前記第１のイネ
ーブル回路ＥＮ１は、例えば、図３に示されているとお
り、第１のインバータ回路ＩＮＶ１が出力段に接続され
た第１のナンド回路ＮＡＮＤ１により構成されている。
ここで、図３にはインバータ回路を１つ設けている例を
示しているが、これに限定されることなく、信号伝搬速
度や遅延を考慮して、前記インバータ回路を奇数段設け
ることももちろん可能である。また、同一の論理出力を
行う回路であれば、これに限定されることなく使用でき
ると共に、前記サンプルホールドスイッチ１０６がｐ型
のトランジスタにより構成されている場合は、前記イン
バータ回路を偶数段設けるようにすれば良い。

【０１０６】そして、前記第１のナンド回路ＮＡＮＤ１
とＸシフトレジスタ１０４との間には、第１のイネーブ
ル信号ＥＮＢ１が伝送される第１のイネーブル信号ライ
ン１１と、第２のイネーブル信号ＥＮＢ２が伝送される
第２のイネーブル信号ライン１２とが形成されている。

【０１０７】そして、前述したように、前記複数設けら
れたナンド回路ＮＡＮＤ１〜ＮＡＮＤ８７の一方の入力
ノードは、Ｘシフトレジスタ１０４の出力ラインに、他
方の入力ノードは前記第１／第２のイネーブル信号ライ
ン１１，１２のいずれかに固定されているものである。
すなわち、図３の第１のイネーブル回路においては、奇
数番目に設けられた第１のイネーブル回路ＥＮ１の入力
ラインは、第１のイネーブル信号ライン１１と接続さ
れ、前記第１のイネーブル回路ＥＮ１の一方の入力ノー
ドに第１のイネーブル信号ＥＮＢ１が供給されている。

【０１０８】（１２相展開の動作について）次に、図１
および図４を参照して、データ処理回路ブロック３０に
おけるシリアルパラレル変換回路３２におけるｎ相展開
例えば１２相展開の動作について説明する。

【０１０９】データ処理回路ブロック３０に入力される
ディジタル系の画像信号ＶＤは、液晶パネル１００の各
画素に対応するデータがシリアルに並んでいるディジタ
ル信号である。

【０１１０】１２相展開を実施するシリアルパラレル変
換回路３２は、この画像信号ＶＤを基準クロック、例え
ばドットクロック信号ＣＬＫの一周期の１２倍のデータ
長を有する相展開信号に展開し、１２本の相展開信号ラ
インＶＩＤ１〜ＶＩＤ１２において、パラレルな画素デ
ータに変換している。例えば、第１の相展開信号ライン
ＶＩＤ１に出力される第１の相展開信号においては、第
１３、第２５画素目のデータを、それぞれドットクロッ
ク信号ＣＬＫの一周期の１２倍のデータ長を有する画素
データに展開している。同様にして、１２画素先のデー
タが前記データ長に順次展開している。

【０１１１】第２の相展開信号ラインＶＩＤ２に出力さ
れる第２の相展開信号も同様に、第２，第１４，第２６
画素目などのデータが、前記データ長を有する画素デー
タに展開されて出力されている。本実施の形態では、こ
の展開動作において、図２に示すデジタルアナログ変換
回路３５を使用して最終的にアナログ系の画素データに
変換している。

【０１１２】なお、実施の形態１においては、前記デー
タ処理回路３０から、第１〜第１２の相展開信号ライン
ＶＩＤ１〜ＶＩＤ１２に出力される第１〜第１２の画素
データは、図４に示されるようにパラレル出力される。

【０１１３】（データサンプリングの構成について）次
に、本実施の形態の特徴的構成であるサンプルホールド
スイッチ１０６，イネーブル回路１０５，Ｘシフトレジ
スタ１０４の動作の詳細について、図１，３の回路図及
び図４，図６のタイミングチャートを用いて説明する。

【０１１４】Ｘシフトレジスタ１０４は、前述したとお
り、イネーブル回路ＥＮ１〜ＥＮ８７と対応して設けら
れている単位シフトレジスタを含んでいる。すなわち、
この単位シフトレジスタは、ＸＧＡにおいては８７個設
けられており、それぞれ隣り合う単位シフトレジスタ同
志が接続され、クロック信号ＣＬＸの授受が前記単位シ
フトレジスタごとに行われる。つまり、前記単位シフト
レジスタは、ラッチ回路を含む回路であって、シフトが
開始される最端の単位シフトレジスタには、駆動用ＩＣ
から供給されたクロック信号ＣＬＸおよびシフトレジス
タ起動信号ＤＸが入力される。

【０１１５】前記シフトレジスタ起動信号ＤＸは、Ｘシ
フトレジスタ１０４の起動を指示する信号であるととも
に、前記クロック信号ＣＬＸは、デューティー５０％で
あり、かつドットクロック信号ＣＬＫの２４周期分を１
周期としたクロック信号である。また、前記単位シフト
レジスタは、クロック信号ＣＬＸを１周期間ラッチする
ことで時間のカウントを行い、その間、継続してハイレ
ベルの信号を生成して、それと対応する前記イネーブル
回路１０５へ出力する回路である。

【０１１６】すなわち、例えば、図１のＸシフトレジス
タ１０４において右から左方向にシフトを行う場合に
は、第１の単位シフトレジスタへのシフトレジスタ起動
信号ＤＸの供給にともなって、前記第１の単位シフトレ
ジスタが起動し、クロック信号ＣＬＸを内部に取り込
む。そして、前記第１のシフトレジスタにて前記クロッ
ク信号ＣＬＸを１周期間ラッチすることで時間をカウン
トして、ハイレベルの出力信号Ｐ１を生成し、その間、
第１のイネーブル回路ＥＮ１に前記ハイレベルの出力信
号Ｐ１を継続的に供給する。

【０１１７】そして、前記クロック信号ＣＬＸのカウン
ト終了後、次段の第２の単位シフトレジスタを起動させ
る。そして、同様に第２の単位シフトレジスタによっ
て、前記クロック信号ＣＬＸをラッチして、１周期分の
時間を同様にカウントし、ハイレベルの出力信号Ｐ２を
生成し、その間、第２のイネーブル回路ＥＮ２にハイレ
ベルの信号Ｐ２を継続的に供給する。

【０１１８】同様にして、第８７の単位シフトレジスタ
に前記クロック信号ＣＬＸが伝送されるまで、前記クロ
ック信号ＣＬＸのラッチおよび１周期分の前記クロック
信号ＣＬＸのラッチおよびカウントが繰り返され、第１
の単位イネーブル回路ＥＮ１から第８７の単位イネーブ
ル回路ＥＮ８７まで、前記Ｘシフトレジスタ１０４から
ハイレベルの出力信号Ｐ１〜Ｐ８７が順次シフトされる
ごとに供給される。

【０１１９】そして、前記イネーブル回路ＥＮ１〜ＥＮ
８７は、順次一定期間ごとに前記Ｘシフトレジスタ１０
４から出力されるハイレベルの前記出力信号Ｐ１〜Ｐ８
７と、第１または第２のイネーブル信号ＥＮＢ１，ＥＮ
Ｂ２を受けて、ハイレベルのサンプリング期間信号ＰＳ
１０〜ＰＳ８７０を生成し、サンプルホールドスイッチ
ブロックＳＨＷ１〜ＳＨＷ８７へそれぞれこれらの信号
を供給する。

【０１２０】すなわち、例えば、図３に示される第１の
イネーブル回路ＥＮ１を例として用いて説明すると、ハ
イレベルの出力信号Ｐ１がＸシフトレジスタ１０４から
前記第１のイネーブル回路ＥＮ１に入力されているとと
もに、前記第１のイネーブル回路ＥＮ１には第１のイネ
ーブル信号ＥＮＢ１が供給されている。つまり、共にハ
イレベルである、出力信号Ｐ１および前記第１のイネー
ブル信号ＥＮＢ１とが第１のナンド回路ＮＡＮＤ１に入
力されることにより、第１のナンド回路ＮＡＮＤ１は、
ロウレベルの信号を形成する。

【０１２１】その後、次段の第１のインバータ回路ＩＮ
Ｖ１がこのロウレベルの信号を受けて、第１のイネーブ
ル回路ＥＮ１出力としてハイレベルの第１のサンプリン
グ期間信号ＰＳ１０を出力し、これが第１のサンプルホ
ールドスイッチブロックＳＨＷ１に供給される。

【０１２２】よって、前記第１のサンプルホールドスイ
ッチブロックＳＨＷ１を構成するサンプルホールドスイ
ッチＱ１〜Ｑ１２のそれぞれのゲートに、ハイレベルの
第１のサンプリング期間信号ＰＳ１０が供給される。し
たがって、前記サンプルホールドスイッチＱ１〜Ｑ１２
が一斉にオン状態とされ、前記サンプルホールドスイッ
チＱ１〜Ｑ１２におけるソース側の相展開信号ラインＶ
ＩＤ１〜ＶＩＤ１２と、ドレイン側のデータ信号ライン
１１２ａ〜１１２ｌが電気的に接続される。

【０１２３】このことによって、前記サンプリングホー
ルドスイッチＱ１〜Ｑ１２および前記データ信号ライン
１１２ａ〜１１２ｌを介してそれぞれの画素に画素デー
タが一括で書き込まれる。

【０１２４】（データサンプリング期間の設定につい
て）以下に、前述した本発明の液晶表示装置における画
素データのサンプルホールド期間の設定方法について説
明する。

【０１２５】このサンプルホールド期間については、前
記サンプルホールドスイッチＳＨＷ１〜ＳＨＷ８７のゲ
ートに供給されるサンプリング期間信号ＰＳ１０〜ＰＳ
８７０の供給時間によって設定される。

【０１２６】すなわち、駆動用ＩＣは、基準クロックを
基準として、クロック信号ＣＬＸ，Ｘシフトレジスタ起
動信号ＤＸ等を生成しているので、ドットクロック信号
ＣＬＫの周波数を基準としてこのサンプリング期間信号
の生成ならびにサンプリング期間の設定を行うことがで
きる。また、この設定は、画像表示装置の出荷前の検査
工程またはユーザ側で設定することができる。

【０１２７】例えば、第１のサンプルホールドスイッチ
ブロックＳＨＷ１には、図４に示すとおり、ドットクロ
ック信号ＣＬＫの１２周期分のデータ長を有する各画素
データが、サンプルホールドスイッチＱ１〜Ｑ１２の各
ソースラインに供給される。

【０１２８】一方、前記第１のサンプルホールドスイッ
チブロックＳＨＷ１を構成するサンプルホールドスイッ
チＱ１〜Ｑ１２のゲートには、前述したように、第１の
ナンド回路ＮＡＮＤ１，第１のインバータ回路ＩＮＶ１
により形成された第１のサンプリング期間信号ＰＳ１０
が入力されている。この第１のサンプリング期間信号Ｐ
Ｓ１０は、相展開された画素データのデータ長がドット
クロック信号ＣＬＫの１２周期分であるのに対して、例
えば、その前で３周期分が追加され、かつその後で１周
期分が除去された１４周期分のサンプリング期間に設定
されている。ここで、特に説明しないが、前記第１〜第
８７のサンプリング期間信号におけるサンプリング期間
は、すべて同一である。

【０１２９】図５にサンプルホールドスイッチブロック
ごとの画素データの書き込みを説明するための模式図を
示し、図４のタイミングチャートを使用して、この画素
データの書き込みについて説明する。ここでは、一例と
して、第１のサンプルホールドスイッチブロックＳＨＷ
１と接続されたデータ信号ラインＳＡ１上の画素Ａ１１
における画素データ保持中に、第２のサンプルホールド
スイッチブロックＳＨＷ２と接続されたデータ信号ライ
ンＳＢ１上の画素Ｂ１１への画素データを書き込む場合
について説明する。尚、前記画素Ａ１１および前記画素
Ｂ１１は、共通の走査信号ラインＨ１に接続されている
ものである。

【０１３０】画像表示装置においては、同一水平走査期
間において、同一の走査信号ラインと接続されたすべて
の画素についての画素データの書き込みを行うが、本実
施の形態の画像表示装置においては１２相展開されてい
るため、前記サンプルホールドスイッチごとのブロック
書き込みが行われる。

【０１３１】画素Ｂ１１へ画素データを書き込む前の段
階で、前記第１のサンプルホールドスイッチブロックＳ
ＨＷ１を介して、前記データ信号ラインＳＡ１上の画素
Ａ１１に画素データＡＤが供給されている。

【０１３２】そして、図４に示すように、前記第１のサ
ンプルホールドスイッチブロックＳＨＷ１をオン状態に
させる第１のサンプリング期間信号ＰＳ１０が供給され
ている期間に、前記第２のサンプリング期間信号ＰＳ２
０が前記第２のサンプルホールドスイッチブロックＳＨ
Ｗ２に供給される。つまり、画素Ａ１１と接続されたデ
ータ信号ラインＳＡ１１は、第１のサンプルホールドス
イッチブロックＳＨＷ１を介して第１の相展開信号ライ
ンＶＩＤ１と接続されており、同様に、画素Ｂ１１の接
続されたデータ信号ラインＳＢ１１も、第２のサンプル
ホールドスイッチブロックＳＨＷ２を介して前記第１の
相展開信号ラインＶＩＤ１と接続されている。

【０１３３】よって、画素Ｂ１１へ書き込みべき相展開
された画素データＢＤが供給される前の３ドットクロッ
クＣＬＫ期間は、前記第２のサンプルホールドスイッチ
ブロックＳＨＷ２を構成する各サンプルホールドスイッ
チの各ソースラインへは、第１のサンプルホールドスイ
ッチＳＨＷ１を構成する各サンプルホールドスイッチの
各ソースラインと同様に、画素Ａ１１に対応する画素デ
ータＡＤが供給されている。

【０１３４】したがって、前記第２のサンプルホールド
スイッチブロックＳＨＷ２を構成する各サンプルホール
ドスイッチの各ゲートにハイレベルの第２のサンプリン
グ期間信号ＰＳ２０が供給されて、前記第２のサンプル
ホールドスイッチブロックＳＨＷ２がオン状態とされる
ことにより、第２にサンプルホールドスイッチブロック
ＳＨＷ２を介して前記画素Ａ１１に対応する画素データ
ＡＤが、前記データ信号ラインＳＢ１を介して画素Ｂ１
１に供給される。

【０１３５】例えば、前記走査信号ラインＨ１および前
記データ信号ラインＳＡ１との交点に位置する画素Ａ１
１において、正極性駆動黒の表示（１１Ｖ）を行ってい
る場合に、前記第１のサンプルホールドスイッチＳＨＷ
１にて画素のサンプルホールドを行っている状態で、前
述したように、前記第２のサンプルホールドスイッチブ
ロックＳＨＷ２がオンしたとする。

【０１３６】このことにより、前記画素Ａ１１への書き
込みデータ（１１Ｖ）が、前記第２のサンプルホールド
スイッチＳＨＷ２を介し、さらにデータ信号ラインＳＢ
１を介して、前記走査信号ラインＨ１および前記データ
信号ラインＳＢ１と接続された画素Ｂ１１へ供給され、
前記画素Ｂ１１における液晶セルへの電荷のチャージが
開始される。このことによって、ドットクロック信号Ｃ
ＬＫの３周期の期間中、データ信号ラインＳＢ１上の電
位が正極性側の黒表示電圧へ向かってチャージされる。
言い換えれば、このとき、正規の画素データの書き込み
前に、データ信号ラインがプリチャージされている。

【０１３７】そして、前記ドットクロック信号ＣＬＫの
３周期の期間終了後、前記データ信号ラインＳＢ１およ
び画素Ｂ１１への正規の画素データＢＤの供給が開始さ
れることで、前記第２のサンプルホールドスイッチブロ
ックＳＨＷ２のソースに供給される相展開された画素デ
ータＢＤが供給される。この画素データは前記画素Ａ１
１に対応した前記画素データＡＤと同一極性であり、前
記画素データＢＤとして、黒表示電圧（１１Ｖ）または
白表示電圧（９Ｖ）が供給され、このうちのいずれかの
電圧が前記画素Ｂ１１に書き込まれる。

【０１３８】すなわち、前記データ信号ラインＳＢ１上
の電位を上昇させるのには時間がかかるため、すでに相
展開信号ライン上に現れた、隣接したサンプルホールド
スイッチブロックに供給中の画素データをダミー画素デ
ータとして、サンプリング期間のごく最初の期間のみに
供給することで、画像表示装置におけるサンプリング期
間を長く設定することができるため、正確な画素データ
のサンプリングを行うことができる。

【０１３９】ここで、本実施の形態の説明としては、デ
ータ信号ラインＳＡ１と接続された画素Ａ１１，データ
信号ラインＳＢ１と接続された画素Ｂ１１のみを例とし
て挙げたが、図３に示されているサンプルホールドスイ
ッチと同様に、同一のサンプルホールドスイッチブロッ
クと接続されている限り、１２個のサンプルホールドス
イッチＱ１〜Ｑ１２のオンタイミングはほぼ同時とな
る。よって、同一の第１／第２のサンプルホールドスイ
ッチブロックＳＨＷ１，ＳＨＷ２と接続された各々１２
本のデータ信号ラインに対しても、それぞれ、それらと
接続された各画素への画素データの書き込みがサンプル
ホールドスイッチブロックごとに同時に行われている。

【０１４０】さらに、同一の相展開信号ラインに接続さ
れているデータ信号ライン上の各画素について、前記相
展開信号ラインにおける前回のサンプリング期間におけ
る画素データを、今回の画素データの書き込みにおけ
る、ダミー画素データとして取り込むことで、それぞれ
の画素データのサンプリング期間を長くすることができ
る。

【０１４１】したがって、特に説明を省略したが、同時
に、たとえば、画素Ｂ１２への画素データのサンプリン
グ期間の初期には、画素Ａ１２と対応した画素データを
ダミー画素データとして利用し、画素Ｂ１１２への画素
データのサンプリング期間への初期には、画素Ａ１１２
と対応した画素データをダミー画素データとして利用す
ることができる。

【０１４２】ところで、本発明の画像表示装置におい
て、前記第１のサンプルホールドスイッチブロックＳＨ
Ｗ１のオン状態からオフ状態への切り換えは、第２のサ
ンプルホールドスイッチブロックと接続されたそれぞれ
のデータ信号ライン１１２への画素データのサンプルホ
ールド期間中に行われている。

【０１４３】つまり、次のサンプルホールドスイッチブ
ロックをオンさせる前かつ正規画素データのサンプルホ
ールド期間中に、画素データのサンプリング動作を終了
しているので、次のサンプリングデータに影響を与えな
いようにすることが可能となる。つまり、次回の画素デ
ータに影響を与える前に、この相展開信号ラインＶＩＤ
１〜ＶＩＤ１２上の画素データが変化しないうちに、前
記サンプルホールドスイッチ１０６を構成するＴＦＴ
は、オフされるものである。

【０１４４】よって、このようなサンプリング期間を設
定することで、たとえ、サンプルホールドスイッチ１０
６がＴＦＴにて形成された場合に、このＴＦＴのスイッ
チングスピードに限界があったとしても、液晶表示上、
隣接した画素データに影響を与えることなく、換言すれ
ばゴースト，シャドウイングのない液晶表示を行うこと
ができる。

【０１４５】前述したＸシフトレジスタ１０４は、左方
向から右方向（第８７の単位シフトレジスタ→第１の単
位シフトレジスタ）にシフトさせる方式、または、右方
向から左方向（第１の単位シフトレジスタ→第８７の単
位シフトレジスタ）にシフト方式のいずれも採用するこ
とができる。以下にそれぞれの場合における、本発明の
画像表示装置の画素データのサンプリング期間の設定方
法について図４，図６，図７を用いて説明する。

【０１４６】図６は、前記Ｘシフトレジスタのシフト方
向を、左方向から右方向（第８７の単位シフトレジスタ
→第１の単位シフトレジスタ）に設定した場合の、各々
のサンプルホールドスイッチに入力されるサンプリング
期間信号，クロック信号，Ｘシフトレジスタ出力信号の
関係を示している。

【０１４７】シフトレジスタ起動信号ＤＸがＸシフトレ
ジスタ１０４に供給されることによってＸシフトレジス
タ１０４が起動され、前記Ｘシフトレジスタ１０４にお
ける最左端の第８７の単位シフトレジスタにてクロック
信号ＣＬＸを取り込んで、前記クロック信号ＣＬＸの１
周期の間、出力信号Ｐ８７を生成し、第８７のイネーブ
ル回路ＥＮ８７に供給する。

【０１４８】前述したように、第８７のイネーブル回路
ＥＮ８７には、第１のイネーブル信号ライン１１を介し
て、デューティー５８．３％の第１のイネーブル信号Ｅ
ＮＢ１が供給される。前述したように、前記第８７のイ
ネーブル回路ＥＮ８７の入力段には第８７のナンド回路
ＮＡＮＤ８７が設けられているため、前記第１のイネー
ブル信号ＥＮＢ１と前記出力信号Ｐ８７とが共にハイレ
ベルとされることにより、前記第８７のイネーブル回路
ＥＮ８７の出力段に設けられた第８７のインバータ回路
ＩＮＶ８７を介してハイレベルの第８７のサンプリング
期間信号ＰＳ８７０が生成される。

【０１４９】前記クロック信号ＣＬＸの１周期のカウン
ト後、前記Ｘシフトレジスタ１０４内において、単位シ
フトレジスタの右方向へのシフトを行うことにより、第
８６の単位シフトレジスタにて前記クロック信号ＣＬＸ
が１周期間保持され、前記クロック信号ＣＬＸの１周期
の間、出力信号Ｐ８７を生成し、第８７のイネーブル回
路ＥＮ８７に供給する。第８６のイネーブル回路ＥＮ８
６には、第２のイネーブル信号ライン１２を介して、デ
ューティー５８．３％の第２のイネーブル信号ＥＮＢ２
が供給される。前述したように、前記第８６のイネーブ
ル回路ＥＮ８６の入力段には第８６のナンド回路ＮＡＮ
Ｄ８６が設けられているため、前記第２のイネーブル信
号ＥＮＢ２と前記出力信号Ｐ８６とが共にハイレベルと
されることにより、前記第８６のイネーブル回路ＥＮ８
６の出力段に設けられた第８６のインバータ回路ＩＮＶ
８６を介してハイレベルの第８６のサンプリング期間信
号ＰＳ８６０が生成される。

【０１５０】同様にして、前記Ｘシフトレジスタ１０４
における前記単位シフトレジスタの次段の単位レジスタ
から最右段の単位シフトレジスタへ、前記クロック信号
ＣＬＸの１周期ごとに、順にシフトしながら出力信号を
Ｐ８６からＰ１まで生成し、それぞれ対応するイネーブ
ル回路ＥＮ８６〜ＥＮ１に順次供給する。

【０１５１】このとき、前述した第８７／第８６のイネ
ーブル回路における動作と同様にして、サンプリング期
間信号ＰＳ８７０〜ＰＳ１０が生成され、これがクロッ
ク信号ＣＬＸの１周期ごとに順に生成される。このこと
によって、サンプルホールドスイッチブロックＳＨＷ８
７，ＳＨＷ８６，・・・，ＳＨＷ１を構成するサンプル
ホールドスイッチの各ゲートにそれぞれ１周期遅れで順
にハイレベルの信号が供給され、各画素データが順にブ
ロック転送されて、各画素への各画素データの書き込み
が行われる。

【０１５２】図７は、前記Ｘシフトレジスタ１０４のシ
フト方向を、右方向から左方向（第１の単位シフトレジ
スタ→第８７の単位シフトレジスタ）に設定した場合
の、各々のサンプルホールドスイッチに入力されるサン
プリング期間信号，クロック信号，Ｘシフトレジスタ出
力信号の関係を示している。

【０１５３】シフトレジスタ起動信号ＤＸがＸシフトレ
ジスタ１０４に供給されることによってＸシフトレジス
タ１０４が起動され、前記Ｘシフトレジスタ１０４にお
ける最右端の第１の単位シフトレジスタにてクロック信
号ＣＬＸを取り込んで、前記クロック信号ＣＬＸの１周
期の間、出力信号Ｐ１を生成し、継続的にこれを第１の
イネーブル回路ＥＮ１に供給する。

【０１５４】前述したように、第１のイネーブル回路Ｅ
Ｎ１には、第１のイネーブル信号ライン１１を介して、
デューティー５８．３％の第１のイネーブル信号ＥＮＢ
１が供給される。前述したように、前記第１のイネーブ
ル回路ＥＮ１の入力段には第１のナンド回路ＮＡＮＤ１
が設けられているため、前記第１のイネーブル信号ＥＮ
Ｂ１と前記出力信号Ｐ１とが共にハイレベルとされるこ
とにより、前記第１の第１のイネーブル回路ＥＮ１の出
力段に設けられた第１のインバータ回路ＩＮＶ１を介し
てハイレベルの第１のサンプリング期間信号ＰＳ１０が
生成される。

【０１５５】前記クロック信号ＣＬＸの１周期間のカウ
ント後、前記Ｘシフトレジスタ１０４内において、単位
シフトレジスタの左方向へのシフトを行うことにより、
第２の単位シフトレジスタにて前記クロック信号ＣＬＸ
が１周期間保持され、前記クロック信号ＣＬＸの１周期
の間、出力信号Ｐ２を生成し、第２のイネーブル回路Ｅ
Ｎ２に供給する。第１のイネーブル回路ＥＮ２には、第
２のイネーブル信号ライン１２を介して、デューティー
５８．３％の第２のイネーブル信号ＥＮＢ２が供給され
る。前述したように、前記第２のイネーブル回路ＥＮ２
の入力段には第２のナンド回路ＮＡＮＤ２が設けられて
いるため、前記第２のイネーブル信号ＥＮＢ２と前記出
力信号Ｐ２とが共にハイレベルとされることにより、前
記第２の第２のイネーブル回路ＥＮ２の出力段に設けら
れた第２のインバータ回路ＩＮＶ２を介してハイレベル
の第２のサンプリング期間信号ＰＳ２０が生成される。

【０１５６】同様にして、前記Ｘシフトレジスタ１０４
における前記単位シフトレジスタの次段の単位レジスタ
から最左段の単位シフトレジスタへ、前記クロック信号
ＣＬＸの１周期ごとに、順にシフトしながら出力信号を
Ｐ３からＰ８７まで生成し、それぞれ対応するイネーブ
ル回路ＥＮ３〜ＥＮ８７に順次供給する。

【０１５７】このとき、前述した第１／第２のイネーブ
ル回路における動作と同様にして、サンプリング期間信
号ＰＳ３０〜ＰＳ８７０が生成され、これがクロック信
号ＣＬＸの１周期ごとに順に生成される。このことによ
って、サンプルホールドスイッチブロックＳＨＷ１，Ｓ
ＨＷ２，・・・，ＳＨＷ８７を構成するサンプルホール
ドスイッチの各ゲートにそれぞれ１周期遅れで順にハイ
レベルの信号が供給され、画素データが順にブロック転
送されて、各画素への各画素データの書き込みが行われ
る。

【０１５８】以上、本実施の形態の画像表示装置につい
て述べてきたが、本実施の形態の画像表示装置は、前記
サンプルホールドスイッチがオンするサンプリング期間
を、ドットクロック信号の１４周期分に設定していた
が、１３周期から１６周期のいずれに設定することもで
きる。この場合、前記第１／第２のイネーブル信号ＥＮ
Ｂ１，ＥＮＢ２のデューティーを共に５４．２％から６
６．７％（ドットクロック信号の１３周期から１６周期
に相当）のいずれかに設定すれば良い。

【０１５９】また、本実施の形態においては、画像表示
装置内の前記１２本の相展開信号ラインＶＩＤ１〜ＶＩ
Ｄ２の配線抵抗と寄生容量による前記相展開信号の遅
延、及び前記第１／第２のイネーブル信号ライン１１，
１２の配線抵抗と寄生容量、前記第１〜第８７のイネー
ブル回路ＥＮ１〜ＥＮ８７の特性と寄生容量、前記サン
プルホールドスイッチブロックＳＨＷ１〜ＳＨＷ８７の
特性と寄生容量によるサンプルホールドスイッチブロッ
クＳＨＷ１〜ＳＨＷ８７を構成する前記サンプルホール
ドスイッチＱ１〜Ｑ１２のオン／オフ タイミングの遅
延は無視して説明を行った。しかし実際の画像表示装置
においてはこうした相展開信号の遅延、サンプルホール
ドスイッチＱ１〜Ｑ１２のオン／オフ タイミングの遅
延が必ず発生し、これによるゴーストが発生することが
ある。

【０１６０】この場合は、相展開信号に対する前記第１
／第２のイネーブル信号ＥＮＢ１，ＥＮＢ２の位相、結
果として相展開信号に対するサンプルホールドスイッチ
Ｑ１〜Ｑ１２のオン／オフ タイミングを調整すること
により、ゴーストの発生を防ぐことができる。

【０１６１】また、相展開を１２相展開として説明した
が、これに限定されることなく、各画像表示装置の特性
に合わせて、ｎ相展開（ｎ≧２）することができる。ま
た、本実施の形態においては、前回のサンプリング期間
の最後の３ドットクロック前に前記サンプリング期間信
号を形成し、画素データのサンプリングが終了する１ド
ットクロックの１周期分前に前記サンプリング期間信号
の供給を停止しているが、これに限定されず、種々の方
法を採用することができる。つまり、前回のサンプリン
グ期間（走査信号ラインｎ上）において、今回のサンプ
リング期間（走査信号ラインｎ＋１上）の画素データの
書き込みに影響を与えない程度の時点で、サンプリング
期間信号の供給を開始し、次回のサンプリング期間（走
査信号ラインｎ＋２上）の画素データの書き込みに影響
を与えない程度の時点でサンプリング期間信号の供給を
停止すればよい。

【０１６２】また、本実施の形態においては、前記サン
プルホールドスイッチを構成するＴＦＴがｎ型トランジ
スタであることを前提として説明したが、前記ＴＦＴ
は、ｐ型トランジスタにて形成することもできる。この
場合は、前記サンプルホールドスイッチをオンさせると
きに、ロウレベルの電圧を印加する、イネーブル回路の
構成にして容易に実現することができる。

【０１６３】＜実施の形態２＞前述の実施の形態１の画
像表示装置を用いて構成される電子機器は、図８に示す
表示情報出力源１０００、表示情報処理回路１００２、
表示駆動回路１００４、液晶パネルなどの表示パネル１
００６、クロック発生回路１００８および電源回路１０
１０を含んで構成される。表示情報出力源１０００は、
ＲＯＭ、ＲＡＭ、などのメモリ、テレビ信号を同調して
出力する同調回路などを含んで構成され、上述のタイミ
ングジェネレータ２０に相当するクロック発生回路１０
０８からのクロックに基づいて、ビデオ信号などの表示
情報を出力する。表示情報処理回路１００２は、上述の
各実施の形態のデータ処理回路ブロック３０に相当し、
クロック発生回路１００８からのクロックに基づいて表
示情報を処理して出力する。この表示情報処理回路１０
０２は、上述の増幅・極性反転回路、相展開回路、ロー
テーション回路等の他、ガンマ補正回路およびクランプ
回路等を含むことができる。駆動回路１００４は、上述
の走査側駆動回路１０２、Ｘシフトレジスタ１０４およ
びプリチャージ駆動回路１６０、あるいはＸシフトレジ
スタ１０４を含んで構成され、液晶パネル１００６を表
示駆動する。電源回路１０１０は、前述の各回路に電力
を供給する。

【０１６４】このような構成の電子機器として、図９に
示す液晶プロジェクタ、図１０に示すマルチメディア対
応のパーソナルコンピュータ（ＰＣ）およびエンジニア
リング・ワークステーション（ＥＷＳ）、図１１に示す
ページャ、あるいは携帯電話、ワードプロセッサ、テレ
ビ、ビューファインダー型またはモニタ直視型のビデオ
テープレコーダ、電子手帳、電子卓上計算機、カーナビ
ゲーション装置、ＰＯＳ端末、タッチパネルを備えた装
置などを挙げることができる。

【０１６５】図９に示す液晶プロジェクタは、透過型液
晶パネルをライトバルブとして用いた投写型プロジェク
タであり、例えば、３板プリズム方式の光学系を用いて
いる。図９において、プロジェクタ１１００では、白色
光源のランプユニット１１０２から射出された投写光が
ライトガイド１１０４の内部で、複数のミラー１１０６
および２枚のダイクロイックミラー１１０８によって
Ｒ、Ｇ、Ｂの３原色に分けられ、それぞれの色の画像を
表示する３枚のアクティブマトリクス型液晶パネル１１
１０Ｒ、１１１０Ｇおよび１１１０Ｂによって変調され
た光は、ダイクロイックプリズム１１１２に３方向から
入射される。ダイクロイックプリズム１１１２では、レ
ッドＲおよびブルーＢの光が９０°曲げられ、グリーン
Ｇの光が直進するので各色の画像が合成され、投写レン
ズ１１１４を通してスクリーンなどにカラー画像が投写
される。

【０１６６】図１０に示すパーソナルコンピュータ１２
００は、キーボード１２０２を備えた本体部１２０４
と、液晶表示画面１２０６とを有する。

【０１６７】図１１に示すページャ１３００は、金属製
フレーム１３０２内に、液晶表示基板１３０４、バック
ライト１３０６ａを備えたライトガイド１３０６、回路
基板１３０８、第１，第２のシールド板１３１０，１３
１２、２つの弾性導電体１３１４，１３１６、およびフ
ィルムキャリアテープ１３１８を有する。２つの弾性導
電体１３１４，１３１６、およびフィルムキャリアテー
プ１３１８は、液晶表示基板１３０４と回路基板１３０
８とを接続するものである。

【０１６８】ここで、液晶表示基板１３０４は、２枚の
透明基板１３０４ａ，１３０４ｂの間に液晶を封入した
もので、これにより少なくとも液晶表示パネルが構成さ
れる。一方の透明基板に、図８に示す駆動回路１００
４，あるいはこれに加えて表示情報処理回路１００２を
形成することができる。液晶表示基板１３０４に搭載さ
れない回路は、液晶表示基板の外付け回路とされる。

【０１６９】図１１はページャの構成を示すものである
から回路基板１３０８が必要となる。しかし、電子機器
用の一部品として液晶表示装置が使用される場合であっ
て、透明基板に表示駆動回路などが搭載される場合に
は、その液晶表示装置の最小単位は液晶表示基板１３０
４である。あるいは、液晶表示基板１３０４を筐体とし
ての金属フレーム１３０２に固定したものを、電子機器
用の一部品である液晶表示装置として使用することもで
きる。さらに、バックライト１３０６ａを備えたライト
ガイド１３０６とを組み込んで、液晶表示装置を構成す
ることができる。これらに代えて、図１２に示すよう
に、液晶表示基板１３０４を構成する２枚の透明基板１
３０４ａ，１３０４ｂの一方に、金属の導電膜が形成さ
れたポリイミドテープ１３２２にＩＣチップ１３２４を
実装したＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋ
ａｇｅ）１３２０を接続して、電子機器用の一部品であ
る液晶表示装置として使用することもできる。

【０１７０】なお、本発明は上記実施の形態に限定され
るものではなく、本発明の要旨の範囲内で種々の変形実
施が可能である。例えば、本発明は上述の各種の液晶パ
ネルの駆動に適用されるものに限らず、エレクトロルミ
ネッセンス、プラズマディスプレー装置、ＣＲＴ等を用
いた画像表示装置にも適用可能である。また、相展開数
信号のデータ長およびそれに対するサンプリング期間の
長さ、あるいはプリチャージ期間の設定位置および長さ
等は、上記実施の形態以外の各種の変形が可能である。

【０１７１】

【図面の簡単な説明】

【図１】本発明を適用したアクティブマトリクス型液晶
表示装置の概略図である。

【図２】本発明を適用した液晶駆動回路の全体概略図で
ある。

【図３】本発明によるイネーブル回路およびサンプルホ
ールドスイッチブロックの概略図である。

【図４】本発明による実施の形態１の１２相展開信号の
データ長と、サンプリング期間の関係を表わす特性図で
ある。

【図５】本発明による実施の形態１の画像表示装置にお
いて画素データのサンプリングを説明するための模式図
である。

【図６】本発明による実施の形態１におけるＸシフトレ
ジスタにおいて、クロック信号の左シフトを行うサンプ
リング期間と、イネーブル信号との関係を表わすタイミ
ングチャートである。

【図７】本発明による実施の形態１におけるＸシフトレ
ジスタにおいて、クロック信号の右シフトを行うサンプ
リング期間と、イネーブル信号との関係を表わすタイミ
ングチャートである。

【図８】本発明が適用される電子機器のブロック図であ
る。

【図９】本発明が適用されるプロジェクタの概略図であ
る。

【図１０】本発明が適用されるパーソナルコンピュータ
の外観図である。

【図１１】本発明が適用されるページャの分解斜視図で
ある。

【図１２】本発明が適用される外付け回路を備えた液晶
表示装置の一例を示す概略斜視図である。

【図１３】液晶表示装置における極性反転駆動を説明す
るための図である。

【図１４】従来の６相展開信号のデータ長と、サンプリ
ング期間の関係を表わす特性図である。

【図１５】従来の相展開信号を用いて画像表示したとき
のゴーストの発生を説明するための概略説明図である。

【符号の説明】

１０ 液晶パネルブロック １１ 第１のイネーブル信号ライン １２ 第２のイネーブル信号ライン ２０ タイミングジェネレータ ３０ データ処理ブロック ３２ シリアルパラレル変換回路 ３４ 極性反転回路 ３５ ディジタルアナログ変換回路 ３６ サンプルホールド回路 ３７ アドレスセットコントローラー １００ 画像表示部（液晶パネル） １０２ 走査側駆動回路 １０４ Ｘシフトレジスタ １０５ イネーブル回路 １０６ サンプルホールドスイッチ １１０ 走査信号ライン １１２ データ信号ライン １１４ スイッチング素子 １１６ 液晶セル ＩＮＶ インバータ回路 ＮＡＮＤ ナンド回路 ＳＨＷ サンプルホールドスイッチブロック ＥＮ イネーブル回路

Claims (20)

【特許請求の範囲】
1. 【請求項１】 複数のデータ信号線と、前記複数のデー
   タ信号線と交差する複数の走査信号線と、前記複数のデ
   ータ信号線及び走査信号線に接続された表示要素をマト
   リクス状に配置してなる画像表示部と、 前記走査信号線を順次選択する走査信号を、前記走査信
   号線に供給する走査信号選択手段と、 前記画像表示部に表示すべき画像のシリアルデータとし
   ての画像信号を、基準クロックに基づいて設定されたサ
   ンプリング期間信号の入力によりサンプルホールドし、
   かつ、一定の画素ごとに前記シリアルデータを展開し
   て、１画素あたりのデータの時間が前記基準クロックの
   ｎ（ｎ≧２）倍に変換された複数の画素データを、パラ
   レル出力する相展開手段と、 各々の前記データ信号線にそれぞれ接続され、前記複数
   の画素データをサンプリング期間にわたってサンプリン
   グして、それと対応する前記各データ信号線に供給する
   複数のサンプリング手段と、 前記複数の画素データのサンプルホールド期間前に生成
   されるとともに、前記各サンプルホールド期間の終了よ
   りも前に前記生成が終了され、かつ、前記基準クロック
   のｎ倍よりも長いサンプリング期間を有する、複数のサ
   ンプリング期間信号を、前記サンプリング手段にそれぞ
   れ供給するサンプリング期間信号生成手段と、 前記サンプリング期間信号生成手段に、それぞれの前記
   サンプリング期間を含む期間に信号を供給して、前記複
   数のデータ信号線をそれぞれ選択するデータ信号線駆動
   手段と、 を設けたことを特徴とする画像表示装置。
2. 【請求項２】 請求項１において、 前記サンプリング手段は、複数のスイッチング素子にて
   形成された複数のサンプルホールドスイッチブロックを
   含むものであり、各々の前記サンプルホールドスイッチ
   ブロックは、パラレル出力される前記複数の画素データ
   を、共通のサンプリング期間にわたって同時にサンプリ
   ングすることを特徴とする画像表示装置。
3. 【請求項３】 請求項２において、 前記画像表示部は、基板上に形成された液晶表示部であ
   り、 複数の前記スイッチング素子は、前記基板上に形成され
   た複数のＴＦＴで構成され、 前記サンプリング期間信号生成手段からの前記サンプリ
   ング期間信号は、前記各サンプルホールドスイッチブロ
   ックごとに、各々の前記ＴＦＴのゲートに供給されると
   共に、前記各々のＴＦＴのソースには、それぞれ画素デ
   ータが供給されていることを特徴とする画像表示装置。
4. 【請求項４】 請求項２または３において、 前記サンプリング期間の開始時には、ダミーの画素デー
   タが、前記サンプルホールドスイッチブロックに供給さ
   れることを特徴とする画像表示装置。
5. 【請求項５】 請求項３において、 前記サンプリング信号生成手段は、隣り合った第１／第
   ２のサンプルホールドスイッチブロックへ前記第１／第
   ２のサンプリング期間信号をそれぞれ供給し、 第１のサンプルホールドスイッチブロックへの第１のサ
   ンプリング期間信号の供給が開始された後であって、そ
   れと対応する第１の画素データのサンプリング期間中
   に、第２のサンプルホールドスイッチブロックへの第２
   のサンプリング期間信号の供給を開始することを特徴と
   する画像表示装置。
6. 【請求項６】 請求項５において、 前記第２のサンプルホールドスイッチブロックにおい
   て、前記サンプリング期間の開始時に前記第１の画素デ
   ータをサンプリングすることで、前記第１の画素データ
   がプリチャージ電圧として前記データ信号線に供給され
   ることを特徴とする画像表示装置。
7. 【請求項７】 請求項３乃至６のいずれかにおいて、 複数のイネーブル回路と、第１／第２のイネーブル信号
   ラインとを含み、 前記複数のイネーブル回路は、前記複数のサンプルホー
   ルドスイッチブロックと対応して設けられた前記複数の
   サンプリング手段と、前記データ信号線駆動手段との間
   に形成されているものであって、奇数番目に位置するイ
   ネーブル回路の入力線は、前記第１のイネーブル信号線
   と接続されているとともに、偶数番目に位置するイネー
   ブル回路の入力線は、前記第２のイネーブル信号線と接
   続されていることを特徴とする画像表示装置。
8. 【請求項８】 請求項７において、 前記複数のイネーブル回路は、前記複数のサンプルホー
   ルドスイッチブロックと対応して設けられており、前記
   各イネーブル回路の出力信号が、サンプリング期間信号
   として、前記各サンプルホールドスイッチブロックに供
   給されていることを特徴とする画像表示装置。
9. 【請求項９】 請求項８において、 前記複数のイネーブル回路は、 それぞれ、一方の入力端子には、第１または第２のイネ
   ーブル信号が供給され、他方の入力端子には、前記デー
   タ信号線駆動回路からの出力信号が供給される論理積回
   路を有することを特徴とする画像表示装置。
10. 【請求項１０】 請求項９において、 前記第１および第２のイネーブル信号のデューティー
    が、それぞれ５０％以上であることを特徴とする画像表
    示装置。
11. 【請求項１１】 請求項１０において、 前記基準クロックは、ドットクロック信号であって、前
    記ドットクロック信号単位にて、前記第１／第２のイネ
    ーブル信号のデューティー及び位相のうち少なくとも一
    方を各々変化させる可変手段をさらに有することを特徴
    とする画像表示装置。
12. 【請求項１２】 請求項１１において、 前記データ信号線駆動手段は、前記複数のサンプルホー
    ルドスイッチブロックおよび複数のイネーブル回路とそ
    れぞれ対応して設けられた複数のシフトレジスタにより
    構成されてなることを特徴とする画像表示装置。
13. 【請求項１３】 請求項１２において、 前記データ信号線駆動手段は、前記基準クロックの一周
    期の２Ｎ（Ｎは自然数）倍のパルス幅を持つ入力信号
    を、前記基準クロックの一周期のＮ倍ずつ順次シフトし
    て送出するものであることを特徴とする画像表示装置。
14. 【請求項１４】 請求項１３において、 前記相展開手段において、前記シリアルデータとしての
    １画素あたりのデータの時間が、前記基準クロックの１
    ２倍に変換されることを特徴とする画像表示装置。
15. 【請求項１５】 請求項１４において、 前記サンプリング期間信号のデューティーが、略６６．
    ７％以下に設定されたものであることを特徴とする画像
    表示装置。
16. 【請求項１６】 複数のデータ信号線と、前記複数のデ
    ータ信号線と交差する複数の走査信号線と、前記複数の
    データ信号線及び走査信号線に接続された表示要素を駆
    動する画像表示方法において、 前記画像表示部に表示すべき画像のシリアルデータとし
    ての画像信号を、ドットクロック信号に基づいて一定の
    画素ごとに展開して、１画素あたりのデータの時間が前
    記ドットクロック信号の１周期のｎ（ｎ≧２）倍に変換
    されたデータ長をそれぞれ有する複数の画素データをパ
    ラレルに出力する工程と、 サンプルホールドスイッチ起動信号を、前記画素データ
    のサンプルホールド期間前に生成する工程と、 複数の前記画素データを、前記ドットクロック信号の１
    周期のｎ倍よりも長いサンプリング期間にてそれぞれサ
    ンプリングする工程と、 前記走査信号線を順次選択しながら、その選択された走
    査信号線に接続された前記表示要素に、サンプリングさ
    れた前記画素データを前記データ信号線を介して供給す
    る工程と、 取り込んだ画素データのサンプルホールド期間の終了よ
    りも前に、前記サンプルホールドスイッチ起動信号の生
    成を終了する工程と、 を有することを特徴とする画像表示方法。
17. 【請求項１７】 請求項１６において、 前記サンプリング期間は、前記ドットクロック信号を基
    準として調整可能であることを特徴とする画像表示方
    法。
18. 【請求項１８】 請求項１７において、 前記サンプリング期間は、前記サンプリング期間信号の
    デューティーが５０％以上となるように調整されること
    を特徴とする画像表示方法。
19. 【請求項１９】 請求項１乃至１５のいずれかに記載の
    画像表示装置と、前記画像表示装置に前記基準クロック
    を供給するクロック発生回路と、前記画像表示部及び前
    記クロック発生回路に電力を供給する電源回路と、を有
    することを特徴とする電子機器。
20. 【請求項２０】 請求項１乃至１５のいずれかに記載の
    画像表示装置と、前記画像表示部の画像を拡大投影する
    投写レンズと、を有することを特徴とする投写型表示装
    置。