JP3850856B2 - Ｐｌｏ装置 - Google Patents
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Description
【０００１】
技術分野
本発明は、ＰＬＯ（Phase Locked Oscillator）装置に関し、特に入力信号からクロックの再生を行うＰＬＯ装置に関する。
【０００２】
背景技術
ＰＬＯは、外部からの入力信号と、ループ内の発振器からの出力と、の位相差が一定になるようにフィードバック制御をかけて発振させて、入力信号に同期した発振出力を得るための回路である。ＰＬＯは、光通信や移動体通信、ディジタルオーディオなど多様な分野で使用され、近年その重要性が増してきている。
【０００３】
図４１は従来のＰＬＯ回路の構成を示す図である。ＰＬＯ回路８は、判別器（コンパレータ）８１、Ｄ型フリップフロップ（ＦＦ）８２、排他論理和素子（ＥＯＲ）８３、ループフィルタ８４、ＶＣＯ（Voltage Controlled Oscillator）部８５から構成される。
【０００４】
まず、各素子の接続関係を記す。判別器８１の出力は、ＦＦ８２のＤ端子と、ＥＯＲ８３の一方の入力端子と接続する。ＦＦ８２のＱ端子は、ＥＯＲ８３の他方の端子と接続し、ＥＯＲ８３の出力は、ループフィルタ８４へ入力する。また、ループフィルタ８４の出力は、ＶＣＯ部８５へ入力し、ＶＣＯ部８５からの出力は、ＦＦ８２のクロック入力端子と接続する。
【０００５】
ここで、判別器８１は、入力信号Ｄ０の“０”、“１”の判別を行う。ＦＦ８２は、入力データＤ１を、１タイムスロットの半分の時間シフトさせてシフトデータＤ２を出力する。ＥＯＲ８３は、位相シフト前後の２信号間の位相差を検出して差分データＤ３を出力する。ループフィルタ８４は、差分データＤ３から交流成分を除去して直流の制御電圧Ｄ４を出力する。ＶＣＯ部８５は、制御電圧Ｄ４に比例した出力周波数（ＦＦ８２の入力クロックとなる）を発振する。
【０００６】
図４２はＰＬＯ回路８の動作を示すタイムチャートである。図の“０”、“１”のパターンを例にして、入力データＤ１、シフトデータＤ２、差分データＤ３、制御電圧Ｄ４の波形をそれぞれ示している。
【０００７】
入力データＤ１とシフトデータＤ２の位相差φにより、差分データＤ３のパルス幅は変化する。すなわち、位相差φが小さければパルス幅は小さくなり、位相差φが大きければパルス幅は大きくなる。
【０００８】
制御電圧Ｄ４は、直流電圧（実線）であり（点線矩形波は差分データＤ３）、位相差φが小さくなって、シフトデータＤ２の波形が、入力データＤ１に対して前側に移動すれば、差分データＤ３のパルス幅は細くなるので、制御電圧Ｄ４はゼロに近づく。
【０００９】
また、位相差φが大きくなって、シフトデータＤ２の波形が、入力データＤ１に対して後側に移動すれば、差分データＤ３のパルス幅は広くなるので、制御電圧Ｄ４はゼロから大きくなってくる。
【００１０】
ＰＬＯ回路８では、ＶＣＯ部８５に、発振出力を元にした制御電圧Ｄ４によるフィードバックが掛かる。このため、発振出力が遅れていれば発振周波数を上げて位相を進め、発振出力が進んでいれば発振周波数を下げて位相を遅らせるといった制御を行うことになるので、入力信号に同期した発振周波数を出力することができる。
【００１１】
しかし、上記のような従来のＰＬＯ回路８は、遷移率が平均的なパターン（例えば、ＰＮ（Pseudo-Noise）パターン等）を持つ入力信号Ｄ０からクロック再生を行うように調整される場合が多く、遷移率が大きいまたは小さいパターンの信号が入力すると、クロック位相が変化したり、同期外れが生じるといった問題があった。
【００１２】
ここで、遷移とは、入力信号Ｄ０の“０”から“１”または“１”から“０”へのレベル変化のことを指し、遷移率とは、単位時間当たりのレベル変化の個数のことを意味する。
【００１３】
図４３は制御電圧Ｄ４と位相差φの関係を示す図である。縦軸に制御電圧Ｄ４、横軸に位相差φをとる。制御電圧Ｄ４（実線）は、入力信号Ｄ０に対するものであり、制御電圧Ｄ４−１（点線）は、“０”、“１”が交互に連続してくるような連続パターン（遷移率が大きいパターン）を持つ入力信号（以下、連続パターン信号と呼ぶ）に対するものである。
【００１４】
いずれの制御電圧の場合も、位相差φが０及びｎπ（ｎ＝±２、±４、…）のときにはゼロとなり、１周期内では制御電圧は１次関数的に上昇する（１周期内で位相差φが大きくなると制御電圧が上昇し、１周期が終わるとゼロに落ちるといったことが繰り返される）。
【００１５】
連続パターン信号は、“０”から“１”または“１”から“０”へのレベル変化の頻度が多いので、入力信号Ｄ０よりも遷移率が大きい。したがって、この連続パターン信号を図４１のＰＬＯ回路８に入力すると、回路内で生成される位相比較後の差分データの高周波成分も大きくなるので、ループフィルタ８４からは入力信号Ｄ０のときの制御電圧Ｄ４よりも値の大きい制御電圧Ｄ４−１が出力される。
【００１６】
図４４はクロック位相変化及び同期外れが生じる様子を示す図である。入力信号Ｄ０のときの制御電圧Ｄ４に対して、制御電圧Ｄ４の傾斜直線の中心付近に、しきい値であるＶＣＯ部８５のリファレンス電圧Ｖｒｅｆがくるように設定し、基準点が位置Ｐ１（正常にロックできる箇所）にあるものとする。
【００１７】
また、ＰＬＯ回路８の引き込み範囲（位相制御が可能な範囲）Ｈを図に示す範囲とする。制御電圧Ｄ４の変動ポイントが、引き込み範囲Ｈ内にあればＰＬＯ回路８は正常にロックする。
【００１８】
一方、ＰＬＯ回路８に連続パターン信号が入力して、制御電圧Ｄ４が制御電圧Ｄ４−１ａに変わったとすると、基準点が位置Ｐ１から位置Ｐ２へ移動する。この場合、引き込み範囲Ｈ内に基準点は存在するのでロックはするが、位相が前方によった位置でロックするので、クロック位相が変化してしまうことになる。
【００１９】
また、制御電圧Ｄ４−１ｂのように、さらに電圧値が大きくなって、基準点が位置Ｐ３まで移動したとする。この場合には、基準点は引き込み範囲Ｈから、はみ出てしまうために、ロックせずに同期外れが生じてしまう。
【００２０】
このように、遷移率の平均的なパターンの入力を対象に設計したＰＬＯ回路８に、遷移率の大きい連続パターンを入力すると誤動作を生じてしまう。すなわち、制御電圧は遷移率に依存しているため、遷移率が変化すると、従来の回路では安定した動作を行うことができない。
【００２１】
ここで、制御電圧は遷移率に依存するということを前提にして、遷移率の変化により、誤動作が生じる場合について上述したが、実際には制御電圧は遷移率だけでなく、Ｓ／Ｎ（Signal Noise Ratio）にも依存している。したがって、Ｓ／Ｎが良好状態のときに使用できるＰＬＯ回路を、Ｓ／Ｎが悪化する状態で使用すると、正常に動作せずに、クロック位相が変化したり、同期外れが生じるなど、同様の誤動作が発生するといった問題があった。
【００２２】
発明の開示
本発明はこのような点に鑑みてなされたものであり、制御電圧から遷移率及びＳ／Ｎのパラメータを取り除いて、高精度、高品質なクロック再生を行うＰＬＯ装置を提供することを目的とする。
【００２３】
本発明では上記課題を解決するために、図１に示すような、入力信号からクロックの再生を行うＰＬＯ装置１において、入力データＡ１を再生クロックＣＫでシフトしてシフトデータＡ２を生成するシフトデータ生成部１１と、入力データＡ１とシフトデータＡ２との位相比較を行って、第１の差分データＡ３を出力する第１の位相比較部１２と、第１の差分データＡ３から交流成分を除去して入力データＡ１とシフトデータＡ２との位相差のパラメータを含み、かつ遷移率及びＳ／Ｎのパラメータを含む第１の検出電圧Ｖ１を出力する第１のフィルタ１３と、から構成される第１の電圧検出部１０と、入力データＡ１に対し、１タイムスロットの半分の時間をアナログ遅延素子により遅延させることで、Ｓ／Ｎのパラメータを含む遅延データＡ４を出力する遅延部２１と、入力データＡ１と遅延データＡ４との位相比較を行って、第２の差分データＡ５を出力する第２の位相比較部２２と、第２の差分データＡ５から交流成分を除去して遷移率及びＳ／Ｎのパラメータを含む第２の検出電圧Ｖ２を出力する第２のフィルタ２３と、から構成される第２の電圧検出部２０と、第１の検出電圧Ｖ１を第２の検出電圧Ｖ２で割り算して、遷移率及びＳ／Ｎのパラメータを除去し、遷移率及びＳ／Ｎのパラメータに依存しない制御電圧Ｖ０を生成する演算部３０と、制御電圧Ｖ０にもとづいて発振周波数を変えて、再生クロックＣＫを出力するクロック発振部４０と、を有することを特徴とするＰＬＯ装置１が提供される。
【００２４】
ここで、シフトデータ生成部１１は、入力データＡ１を再生クロックＣＫでシフトしてシフトデータＡ２を生成する。第１の位相比較部１２は、入力データＡ１とシフトデータＡ２との位相比較を行って、第１の差分データＡ３を出力する。第１のフィルタ１３は、第１の差分データＡ３から交流成分を除去して入力データＡ１とシフトデータＡ２との位相差のパラメータを含み、かつ遷移率及びＳ／Ｎのパラメータを含む第１の検出電圧Ｖ１を出力する。遅延部２１は、入力データＡ１に対し、１タイムスロットの半分の時間をアナログ遅延素子により遅延させることで、Ｓ／Ｎのパラメータを含む遅延データＡ４を出力する。第２の位相比較部２２は、入力データＡ１と遅延データＡ４との位相比較を行って、第２の差分データＡ５を出力する。第２のフィルタ２３は、第２の差分データＡ５から交流成分を除去して遷移率及びＳ／Ｎのパラメータを含む第２の検出電圧Ｖ２を出力する。演算部３０は、第１の検出電圧Ｖ１を第２の検出電圧Ｖ２で割り算して、遷移率及びＳ／Ｎのパラメータを除去し、遷移率及びＳ／Ｎのパラメータに依存しない制御電圧Ｖ０を生成する。クロック発振部４０は、制御電圧Ｖ０にもとづいて発振周波数を変えて、再生クロックＣＫを出力する。
【００２５】
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
【００２６】
発明を実施するための最良の形態
以下、本発明の実施の形態を図面を参照して説明する。図１は本発明のＰＬＯ装置の原理図である。ＰＬＯ装置１は、第１の電圧検出部１０、第２の電圧検出部２０、演算部３０、クロック発振部４０から構成される。
【００２７】
第１の電圧検出部１０は、シフトデータ生成部１１、第１の位相比較部１２、第１のフィルタ１３から構成される。シフトデータ生成部１１は、入力データＡ１の位相を再生クロックＣＫでシフトして（標準状態で１タイムスロットの半分の時間シフトさせる）シフトデータＡ２を生成する。
【００２８】
第１の位相比較部１２は、入力データＡ１とシフトデータＡ２との位相比較を行って、第１の差分データ（以下、差分データＡ３）を出力する。第１のフィルタ１３は、ローパスフィルタであり、差分データＡ３から交流成分を除去して第１の検出電圧(以下、検出電圧Ｖ１)を出力する。
【００２９】
第２の電圧検出部２０は、遅延部２１、第２の位相比較部２２、第２のフィルタ２３から構成される。遅延部２１は、入力データＡ１に対し、１タイムスロットの半分の時間をアナログ遅延素子により遅延させて遅延データＡ４を出力する。第２の位相比較部２２は、入力データＡ１と遅延データＡ４との位相比較を行って、第２の差分データ（以下、差分データＡ５）を出力する。第２のフィルタ２３は、差分データＡ５から交流成分を除去して第２の検出電圧（以下、検出電圧Ｖ２）を出力する。
【００３０】
演算部３０は、検出電圧Ｖ１を検出電圧Ｖ２で割り算して制御電圧Ｖ０を生成する。クロック発振部４０は、ＶＣＯ機能を有し、制御電圧Ｖ０にもとづいて発振周波数を変えて、再生クロックＣＫを出力する。なお、詳細なＰＬＯ装置１の構成及び動作については後述する。
【００３１】
次に本発明のＰＬＯ装置１の設計手順について、本発明が解決したい問題点の内容を含めながら、段階的に詳しく説明する。図４１〜図４４で上述したように、従来のＰＬＯ回路８は、ＶＣＯに与える制御電圧が、入力信号の遷移率に依存しているため、遷移率が変化すると制御電圧も変化し、これにより誤動作を引き起こすものであった。したがって、まず、制御電圧から遷移率のパラメータを取り除くことを考える。
【００３２】
図２はＰＬＯ回路の概略構成を示す図である。ＰＬＯ回路７は、制御電圧から遷移率のパラメータを取り除いた際の回路である。最初に、各素子の接続関係を記す。
【００３３】
判別器７１の出力は、ＦＦ７２のＤ端子と、ＥＯＲ７３の一方の入力端子と接続する。ＦＦ７２のＱ端子は、ＦＦ７６のＤ端子と、ＥＯＲ７３の他方の端子と、ＥＯＲ７７の一方の端子と接続する。ＦＦ７６のＱ端子は、ＥＯＲ７７の他方の端子と接続する。
【００３４】
ＥＯＲ７３の出力は、ローパスフィルタ７４に入力し、ローパスフィルタ７４の出力は、割り算器７９へ入力する。ＥＯＲ７７の出力は、ローパスフィルタ７８へ入力し、ローパスフィルタ７８の出力は、割り算器７９へ入力する。割り算器７９の出力は、ＶＣＯ部７５へ入力し、ＶＣＯ部７５の出力は、ＦＦ７２とＦＦ７６のクロック入力端子と接続する。
【００３５】
ここで、判別器７１は、入力信号Ｂ０の“０”、“１”の判別を行う。ＦＦ７２は、入力データＢ１を、１タイムスロットの半分の時間シフトさせてシフトデータＢ２−１を出力する。ＥＯＲ７３は、位相シフト前後の２信号間の位相差を検出して差分データＢ３を出力する。ローパスフィルタ７４は、差分データＢ３から交流成分を取り除いて直流の検出電圧Ｖａ１を出力する。
【００３６】
ＦＦ７６は、シフトデータＢ２−１を、１タイムスロットの時間シフトさせて、シフトデータＢ２−２を出力する。ＥＯＲ７７は、位相シフト前後の２信号間の遷移を検出して差分データＢ４を出力する。ローパスフィルタ７８は、差分データＢ４から交流成分を取り除いて直流の検出電圧Ｖａ２を出力する。
【００３７】
割り算器７９は、検出電圧Ｖａ１を検出電圧Ｖａ２で割り算して制御電圧Ｖａ０を生成する。ＶＣＯ部７５は、制御電圧Ｖａ０に比例した出力周波数（ＦＦ７２、ＦＦ７６の入力クロックとなる）を発振する。
【００３８】
図３はＰＬＯ回路７の動作を示すタイムチャートである。図の“０”、“１”のパターンを例にして、入力データＢ１、シフトデータＢ２−１、差分データＢ３、検出電圧Ｖａ１、シフトデータＢ２−２、差分データＢ４、検出電圧Ｖａ２の波形をそれぞれ示している。
【００３９】
タイムチャートの上から４つ目までの波形は、図４２と同じである。なお、検出電圧Ｖａ１は、位相差φと遷移率の両方のパラメータを含んでいる（検出電圧Ｖａ１は、位相差φと遷移率の関数である）。
【００４０】
一方、ＰＬＯ回路７では、制御電圧から遷移率のパラメータを取り除くために、入力データＢ１の遷移率のパラメータ情報を含む波形を生成するための回路構成になっている。すなわち、シフトデータＢ２−１をクロックで再度シフトして、シフトデータＢ２−２を生成し、シフトデータＢ２−１とシフトデータＢ２−２の排他論理和をとっている。
【００４１】
すると、図３からわかるように、入力データＢ１の遷移に比例して“Ｈ”となる波形（差分データＢ４）が得られる。この差分データＢ４をフィルタリングして生成した検出電圧Ｖａ２は、遷移率のパラメータを含んでいることになる（検出電圧Ｖａ２は、遷移率の関数である）。
【００４２】
したがって、検出電圧Ｖａ１を検出電圧Ｖａ２で割り算すれば、遷移率のパラメータを消去することができる。すなわち、割り算器７９からの出力信号には遷移率のパラメータが含まれていないので、これをＶＣＯ部７５の制御電圧として用いれば、遷移率の変化に影響しない位相同期ループをかけることができる。
【００４３】
このように、ＰＬＯ回路７は、制御電圧から遷移率を消去したので、従来のように遷移率の大きい連続パターンを入力しても誤動作はしなくなる。そして、このことは、Ｓ／Ｎが良好状態のときにＰＬＯ回路７を使用する分には問題はない。
【００４４】
ところが、Ｓ／Ｎが悪化する状態でＰＬＯ回路７を使用すると、同期外れなどの誤動作が即座に生じてしまう。なぜなら、制御電圧は遷移率だけではなく、Ｓ／Ｎのパラメータにも依存しているからである。したがって、低Ｓ／Ｎ状態（Ｓ／Ｎの悪化する状態）の環境では、ＰＬＯ回路７をそのまま使用することはできない。
【００４５】
次に低Ｓ／Ｎ状態でも正常に動作するＰＬＯ装置の必要性について説明する。近年、大規模ＬＳＩの導入が可能になり、１０Ｇｂ／ｓの光伝送に誤り訂正符号（以下、ＦＥＣ：Forward Error Correction）が用いられている。また、ＩＴＵ−ＴにおいてＦＥＣを用いた方式が勧告化され（Ｇ．７０９勧告）、今まで海底通信のみを対象にしてきたＦＥＣが、陸上の通信でも用いられるようになった。
【００４６】
また、誤り訂正特性として、例えば、１×１０-2のエラーレートを１×１０-15のエラーレートに訂正するＬＳＩが開発されている。このように、訂正能力の高いＦＥＣが付加された情報を、受信側で識別再生するためには、受信側では１×１０-2のエラーレートの低Ｓ／Ｎ状態でも、正常にクロックを再生することが求められる。
【００４７】
なぜなら、ＦＥＣを用いる送受信装置は、伝送距離を伸ばすことができるので、低Ｓ／Ｎ状態で情報の送受信を行うことになり、このため、受信側の装置では、この低Ｓ／Ｎ状態でも正常にクロックを再生する必要があるからである。
【００４８】
したがって、例えば、光受信装置のＯ／Ｅ変換部でデータの識別再生をするために使用されているＰＬＯ回路は、低Ｓ／Ｎ状態（例えば、エラーレートが１×１０-2、１×１０-3）でも十分耐えうるように設計しなければならない。
【００４９】
次に低Ｓ／Ｎ状態でも良好に動作する本発明のＰＬＯ装置１を設計する際に行った動作測定の内容について説明する。まず、図４〜図６を用いてＰＬＯ回路７の詳細な回路構成を示す。図に示す回路は−５．２Ｖ〜ＧＮＤの電源電圧を基準にして、ディスクリート素子や、−０．８Ｖ〜−１．６Ｖで動作するＥＣＬ素子等で構成されている（演算増幅器及び割り算器（ＭＰＹ６３４）には−１５Ｖ、＋１５Ｖが電源電圧である）。
【００５０】
各素子の接続関係を記す。抵抗Ｒ１の一端はＧＮＤに、抵抗Ｒ１の他端は信号入力端子とコンデンサＣ１の一端と接続する。抵抗Ｒ２、Ｒ３の一端はＧＮＤに接続する。コンデンサＣ１の他端は抵抗Ｒ２、Ｒ３の他端と、抵抗Ｒ４の一端と、論理素子ＩＣ２の一方の入力端子と、ＦＦ−ＩＣ１のＤ端子と、抵抗Ｒ６の一端と接続する。抵抗Ｒ４の他端は抵抗Ｒ５の一端と接続し、抵抗Ｒ５、Ｒ６の他端は−５．２Ｖと接続する。
【００５１】
ＦＦ−ＩＣ１のＱ端子は、ＦＦ−ＩＣ０のＤ端子と、論理素子ＩＣ２、ＩＣ３の一方の端子と、抵抗Ｒ５０の一端と接続する。ＦＦ−ＩＣ０のＱ端子は、抵抗Ｒ５１の一端と、論理素子ＩＣ３の他方の入力端子と接続する。抵抗Ｒ５０、Ｒ５１の他端は−５．２Ｖと接続する。
【００５２】
論理素子ＩＣ２の出力端子は、抵抗Ｒ１３、Ｒ１４の一端と接続し、論理素子ＩＣ３の出力端子は、抵抗Ｒ２３、Ｒ２４の一端と接続する。抵抗Ｒ１３の他端は−５.２Ｖと接続し、抵抗Ｒ１４の他端は、トランジスタＴｒ１のベースと接続する。抵抗Ｒ１５の一端はＧＮＤと接続し、抵抗Ｒ１５の他端はトランジスタＴｒ１のコレクタと接続する。トランジスタＴｒ１のエミッタは抵抗Ｒ１６の一端と、トランジスタＴｒ２のエミッタと接続し、抵抗Ｒ１６の他端は−５.２Ｖと接続する。抵抗Ｒ１７の一端はＧＮＤと接続し、抵抗Ｒ１７の他端はトランジスタＴｒ２のコレクタと、コンデンサＣ７の一端と抵抗Ｒ２１の一端と接続する。コンデンサＣ７の他端はＧＮＤと接続し、トランジスタＴｒ２のベースは抵抗Ｒ１８と接続する。
【００５３】
抵抗Ｒ１８の他端は、抵抗Ｒ１９、２０の一端と、コンデンサＣ３の一端と接続し、抵抗Ｒ１９の他端は−５.２Ｖと接続し、コンデンサＣ３の他端はＧＮＤと接続し、抵抗Ｒ２０の他端はＧＮＤと接続する。抵抗Ｒ２１の他端は、アンプＩＣ４の（−）端子と抵抗Ｒ２２の一端と接続し、アンプＩＣ４の（＋）端子はＧＮＤと接続し、抵抗Ｒ２２の他端はアンプＩＣ４の出力端子と割り算器ＩＣ６のＺ２端子と接続する。
【００５４】
抵抗Ｒ２３の他端は−５.２Ｖと接続し、抵抗Ｒ２４の他端は、トランジスタＴｒ３のベースと接続する。抵抗Ｒ２５の一端はＧＮＤと接続し、抵抗Ｒ２５の他端はトランジスタＴｒ３のコレクタと接続する。トランジスタＴｒ３のエミッタは抵抗Ｒ２６の一端と、トランジスタＴｒ４のエミッタと接続し、抵抗Ｒ２６の他端は−５.２Ｖと接続する。抵抗Ｒ２７の一端はＧＮＤと接続し、抵抗Ｒ２７の他端はトランジスタＴｒ４のコレクタと、コンデンサＣ４の一端と抵抗Ｒ３１の一端と接続する。コンデンサＣ４の他端はＧＮＤと接続し、トランジスタＴｒ４のベースは抵抗Ｒ２８と接続する。
【００５５】
抵抗Ｒ２８の他端は、抵抗Ｒ２９、３０の一端と、コンデンサＣ５の一端と接続し、抵抗Ｒ２９の他端は−５.２Ｖと接続し、コンデンサＣ５の他端はＧＮＤと接続し、抵抗Ｒ３０の他端はＧＮＤと接続する。抵抗Ｒ３１の他端は、アンプＩＣ５の（−）端子と抵抗Ｒ３２の一端と接続し、アンプＩＣ５の（＋）端子はＧＮＤと接続し、抵抗Ｒ３２の他端はアンプＩＣ５の出力端子と割り算器ＩＣ６のＸ１端子と接続する。
【００５６】
割り算器ＩＣ６には、駆動電圧−１５Ｖ、＋１５Ｖがパスコンを介して接続し、Ｚ１、Ｘ２、Ｙ１端子はＧＮＤと接続する。Ｙ２端子はＶＯＵＴ端子と抵抗Ｒ３３の一端と接続する。抵抗Ｒ３３の他端は、アンプＩＣ７の（−）端子と抵抗Ｒ３４の一端と接続し、アンプＩＣ７の（＋）端子はＧＮＤと接続する。抵抗Ｒ３４の他端はアンプＩＣ７の出力端子と抵抗Ｒ３５の一端と接続する。
【００５７】
抵抗Ｒ３５の他端は、アンプＩＣ８の（−）端子と抵抗Ｒ３６の一端と接続し、アンプＩＣ８の（＋）端子は抵抗Ｒ３７の可変抵抗値を得るための端子に接続する。抵抗Ｒ３７の一端はＧＮＤと接続し、抵抗Ｒ３７の他端は抵抗Ｒ３８の一端と接続し、抵抗Ｒ３８の他端は−１５Ｖと接続する。抵抗Ｒ３６の他端はアンプＩＣ８の出力端子と抵抗Ｒ３９の一端と接続する。
【００５８】
ＶＣＯ−ＩＣ９には、駆動電圧として、ＧＮＤ、−５.２Ｖが接続し、抵抗Ｒ３９の他端はＶＣＯ−ＩＣ９の入力端子と接続し、ＶＣＯ−ＩＣ９の出力端子は抵抗Ｒ４３の一端と、ＦＦ−ＩＣ１０、ＩＣ１１のクロック入力端子と接続し、抵抗Ｒ４３の他端は−５.２Ｖと接続する。
【００５９】
ＦＦ−ＩＣ１０のＤ端子は論理素子ＩＣ１２の出力端子と抵抗Ｒ４２の一端と接続し、抵抗Ｒ４２の他端は−５.２Ｖと接続する。ＦＦ−ＩＣ１０のＱＮ端子は論理素子ＩＣ１２の一端の入力端子と、抵抗Ｒ４１の一端と、ＦＦ−ＩＣ１１のＤ端子と接続する。抵抗Ｒ４０の一端は−５.２Ｖと接続し、抵抗Ｒ４０の他端は論理素子ＩＣ１２の他方の入力端子と、ＦＦ−ＩＣ１１のＱ端子と接続する。
【００６０】
ＦＦ−ＩＣ１１のＱＮ端子は同軸ケーブルＫ２の一方と接続する。同軸ケーブルＫ２の他方は、ＦＦ−ＩＣ１、ＩＣ０のクロック入力端子と、抵抗Ｒ１１の一端と接続し、抵抗Ｒ１１の他端は抵抗Ｒ１２の一端とコンデンサＣ２の一端と接続し、抵抗Ｒ１２の他端は−５.２Ｖと接続し、コンデンサＣ２の他端はＧＮＤと接続する。
【００６１】
図４〜６で示したＰＬＯ回路７に対し、伝送速度５２．８４Ｍｂ／ｓの入力データを、信号入力端子からπ相の外部クロック（ループは開いておく）で入力し、図７に示す測定系でＯＳＮＲ（Optical Signal Noise Ratio：光領域のＳ／Ｎ）を変えることにより、入力信号のＳ／Ｎを変化させて、ＰＬＯ回路７の波形を観測する。
【００６２】
図７は測定システムの構成を示す図である。ＰＰＧ（パルス・パターン・ジェネレータ）１０１、Ｅ／Ｏ１０２、光アッテネータ１０３、１１２、光カプラ１１３、光バンドパス・フィルタ１０４、Ｏ／Ｅ１０５（ＰＬＯ回路７を含む）、エラー検出器１０６、ＡＳＥ（Amplified Spontaneous Emission）光源部１１１、光スペクトラム・アナライザ１１４から構成される。なお、電気信号を伝送する箇所には同軸ケーブル、光信号を伝送する箇所には光ファイバケーブルを使用して、各構成要素を接続している。
【００６３】
ＰＰＧ１０１は、クロックと共にテストパターンの信号（ここでは５２．８４Ｍｂ／ｓ）を出力する。Ｅ／Ｏ１０２は、受信した信号を光に変換し、光アッテネータ１０３はその光を減衰させる。
【００６４】
ＡＳＥ光源部１１１は、雑音光であるＡＳＥを放射する。光アッテネータ１１２は、ＡＳＥを減衰させる。また、ＡＳＥ光を信号光のまわりに極在させるために、光バンドパスフィルタを光アッテネータ１１２の後段に設ける。光カプラ１１３は、光アッテネータ１０３からの出力光と、光アッテネータ１１２からの出力光とを結合して、光バンドパス・フィルタ１０４へ送信する。また、光カプラ１１３は、結合された光を、光スペクトラム・アナライザ１１４へ送信する。
【００６５】
光カプラ１１３の一方の光は、Ｏ／Ｅ１０５で電気信号に変換される。Ｏ／Ｅ１０５は、データと、ＰＬＯ回路７で再生されたクロックとをエラー検出器１０６へ送信し、エラー検出器１０６は、エラーレートを検出する。
【００６６】
図８はＰＬＯ回路７の検出電圧及び制御電圧の測定値を示す図である。外部よりクロックをπ相で入れて、図７で示した測定系を用いて測定した際のＰＬＯ回路７の検出電圧Ｖａ１、Ｖａ２と制御電圧Ｖａ０の測定値を示している。左の縦軸は検出電圧Ｖａ１、Ｖａ２の電圧値（ｍＶ）、右の縦軸は制御電圧Ｖａ０の電圧値（ｍＶ）であり、横軸はＯＳＮＲ（ｄＢ／ビットレート）である。
【００６７】
ＯＳＮＲがある程度良い状態（２０ｄＢ以上の範囲）の場合は、制御電圧Ｖａ０は、一定（フラット）なので、ＰＬＯ回路７は正常動作可能である。ところが、ＯＳＮＲが悪くなると（２０ｄｂ以下の範囲）、検出電圧Ｖａ１は下がり始める。また、（制御電圧Ｖａ０）＝（検出電圧Ｖａ１）÷（検出電圧Ｖａ２）の関係であるから、このとき、制御電圧Ｖａ０は上がり始める。すなわち、ＯＳＮＲが悪くなると、制御電圧Ｖａ０が一定値から上昇に向かい、ＰＬＯ回路７では同期外れ等の誤動作が生じる。
【００６８】
したがって、ＯＳＮＲが悪い状態でも正常に動作させるためには、ＯＳＮＲが悪い状態のときでも制御電圧Ｖａ０がフラットになればよい。この場合、ＯＳＮＲが２０ｄｂ以下の範囲において、検出電圧Ｖａ１を上昇させて、検出電圧Ｖａ１をフラットにするか、または検出電圧Ｖａ２を検出電圧Ｖａ１と同様な下降する曲線の形になるようにすればよい（なぜなら、制御電圧Ｖａ０は、検出電圧Ｖａ１と検出電圧Ｖａ２の割り算の結果であるから、上記のいずれか一方を実現すればよい）。
【００６９】
この場合、前者の方針よりも、後者の“検出電圧Ｖａ２を検出電圧Ｖａ１と同様な下降する曲線の形にする”方針の方が実行しやすいので、本発明では後者の方を選択して設計する。
【００７０】
ここで、ＰＬＯ回路７の観測波形について説明する。検出電圧Ｖａ１が生成される手前の差分データＢ３（図４に示した回路の論理素子ＩＣ２の出力信号に該当）と、検出電圧Ｖａ２が生成される手前の差分データＢ４（図４に示した回路の論理素子ＩＣ３の出力信号に該当）と、の波形をオシロスコープを使って観測すると、アイパターンが観測される。
【００７１】
信号に波形劣化がなければアイパターンの開口度は大きくなるが、雑音により波形が劣化すると、アイパターンの傾斜と角に丸みが生じ、また、ジッタにより時間軸にずれを生じるために、アイパターンの開口度は小さくなる。
【００７２】
差分データＢ３のアイパターンは、ＯＳＮＲが良好のときには、開口度は大きいが、ＯＳＮＲを悪くすると、開口度は小さくなる波形が観測される。また、差分データＢ４は、ＦＦ−ＩＣ１、ＩＣ０を通過したデータの論理をとったものであるから、ＯＳＮＲの状態にかかわらず、開口度が大きい波形が観測される。
【００７３】
図９〜図２３にＰＬＯ回路７の観測波形を示す。電圧のディビジョンは２００ｍＶ、時間のディビジョンは１０ｎｓである。図９〜図１３は入力データＢ１（図４に示した回路の信号入力端子から入力するデータに該当）、図１４〜図１８は差分データＢ３（論理素子ＩＣ２の出力信号）、図１９〜図２３は差分データＢ４（論理素子ＩＣ３の出力信号）のアイパターンの波形である。
【００７４】
図９〜図１３に示す入力データＢ１及び図１４〜図１８に示す差分データＢ３は、ＯＳＮＲが１６．１ｄＢから２４．２ｄＢへ良好な状態になるにつれて開口度が大きくなっていることがわかる。また、図１９〜図２３は差分データＢ４は、ＦＦを通過してきた信号なのでＳ／Ｎパラメータを含まず、ＯＳＮＲの値に依存せずに開口度は大きくなっている。
【００７５】
次に図８で示したそれぞれの電圧の曲線を式で表した場合について説明する。検出電圧Ｖａ１は、遷移率、位相差、Ｓ／Ｎの３つのパラメータを含む関数であり、検出電圧Ｖａ２は、遷移率のパラメータを含む関数である。このことを式で表現すると式（１）、式（２）のようになる。なお、式（１）中のｆ（Ｓ／Ｎ）とはＳ／Ｎ依存の関数を示している。
【００７６】
（検出電圧Ｖａ１）＝（遷移率）・（位相差）・ｆ（Ｓ／Ｎ） ・・・（１）
（検出電圧Ｖａ２）＝（遷移率）・２π ・・・（２）
このため、割り算処理後の制御電圧Ｖａ０は、式（３）となる。
【００７７】
（制御電圧Ｖａ０）＝（（位相差）・ｆ（Ｓ／Ｎ））／２π ・・・（３）
式（３）からわかるように、制御電圧Ｖａ０は、Ｓ／Ｎのパラメータを含んでいるため、Ｓ／Ｎが悪くなると、制御電圧Ｖａ０が変化し、あるＳ／Ｎに達すると同期が保てなくなり、クロックの同期外れが生じることになる。
【００７８】
ここで、式（３）から、Ｓ／Ｎに関する項を取り除くためには、式（２）にＳ／Ｎのパラメータを含ませるようにすればよい（（検出電圧Ｖａ２）∝（遷移率）・ｆ（Ｓ／Ｎ）となればよい）。
【００７９】
次に（検出電圧Ｖａ２）∝（遷移率）・ｆ（Ｓ／Ｎ）の関係を組み込んだ、本発明のＰＬＯ装置１の構成及び動作について説明する。図２４はＰＬＯ装置の構成を示す図である。ＰＬＯ装置１ａは、第１の電圧検出部１０、第２の電圧検出部２０、演算部３０、ＶＣＯ部４０（クロック発振部４０に該当）、判別器５０、ローパスフィルタ６０から構成される。
【００８０】
第１の電圧検出部１０は、ＦＦ１１（シフトデータ生成部１１に該当）、ＥＯＲ１２（第１の位相比較部１２に該当）、ローパスフィルタ１３（第１のフィルタ１３に該当）から構成され、第２の電圧検出部２０は、遅延部２１、ＥＯＲ２２（第２の位相比較部２２）、ローパスフィルタ２３（第２のフィルタ２３）から構成される。
【００８１】
各素子の接続関係を記す。判別器５０の出力は、ＦＦ１１のＤ端子と、ＥＯＲ１２の一方の入力端子と、ＥＯＲ２２の一方の端子と、遅延部２１と接続する。ＦＦ１１のＱ端子は、ＥＯＲ１２の他方の端子と接続する。ＥＯＲ１２の出力は、ローパスフィルタ１３へ入力し、ローパスフィルタ１３の出力は、演算部３０へ入力する。
【００８２】
遅延部２１からの出力は、ＥＯＲ２２の他方の入力端子と接続し、ＥＯＲ２２の出力は、ローパスフィルタ２３へ入力し、ローパスフィルタ２３の出力は、演算部３０へ入力する。演算部３０の出力は、ローパスフィルタ６０へ入力し、ローパスフィルタ６０の出力はＶＣＯ部４０へ入力し、ＶＣＯ部４０の出力は、ＦＦ１１のクロック入力端子と接続する。
【００８３】
ここで、判別器５０は、入力信号Ａ０の“０”、“１”の判別を行う。ＦＦ１１は、入力データＡ１を、１タイムスロットの半分の時間シフトさせてシフトデータＡ２を出力する。ＥＯＲ１２は、位相シフト前後の２信号間の位相差を検出して差分データＡ３を出力する。ローパスフィルタ１３は、差分データＡ３から交流成分を取り除いて直流の検出電圧Ｖ１を出力する。
【００８４】
遅延部２１は、入力データＡ１を、アナログ遅延素子（例えば、同軸ケーブル）を用いて、１タイムスロットの半分の時間（＝Ｔ０／２）シフトさせて遅延データＡ４を出力する。
【００８５】
ＥＯＲ２２は、位相シフト前後の２信号間の位相差を検出して差分データＡ５を出力する。ローパスフィルタ２３は、差分データＡ５から交流成分を取り除いて直流の検出電圧Ｖ２を出力する。
【００８６】
演算部３０は、検出電圧Ｖ１を検出電圧Ｖ２で割り算して制御電圧Ｖ０を生成する。ローパスフィルタ６０は、制御電圧Ｖ０の高周波成分を除去する。ＶＣＯ部４０は、高周波成分を除去された制御電圧Ｖ０に比例した出力周波数（ＦＦ１１の入力クロックとなる）を発振する。
【００８７】
ここで、図２のＰＬＯ回路７と図２４のＰＬＯ装置１ａを見比べてみると、ＰＬＯ装置１ａでは検出電圧Ｖ２にＳ／Ｎのパラメータを含ませるために、第２の電圧検出部２０で、フリップフロップを用いずに、アナログ遅延素子を使用して、入力データＡ１を遅延させていることがわかる。
【００８８】
すなわち、図２のＰＬＯ回路７では、フリップフロップで遅延させて、差分データＢ４を生成しているために、差分データＢ４はＳ／Ｎに依存しないデータとなっている。このことから、フリップフロップを用いずに遅延させれば、Ｓ／Ｎのパラメータを含ませることができるものとして、図２４のＰＬＯ装置１ａでは、フリップフロップを用いずにアナログ遅延素子を使用して、Ｓ／Ｎに依存した差分データＡ５を生成している。
【００８９】
次にＰＬＯ装置１ａの具体的な回路構成について説明する。図２５〜図２７はＰＬＯ装置１ａの回路構成を示す図である。図に示す回路は−５．２Ｖ〜ＧＮＤの電源電圧を基準にして、ディスクリート素子や、−０．８Ｖ〜−１．６Ｖで動作するＥＣＬ素子等で構成されている（演算増幅器及び割り算器（ＭＰＹ６３４）には−１５Ｖ、＋１５Ｖが電源電圧である）。
【００９０】
ＦＦ−ＩＣ１はＦＦ１１に該当し、論理素子ＩＣ２、ＩＣ３はそれぞれＥＯＲ１２、２２に該当する（図の場合はネガで出力しており、また後段のトランジスタＴｒ１とトランジスタＴｒ２、トランジスタＴｒ３とトランジスタＴｒ４でそれぞれレベル変換されている）。同軸ケーブルＫ１は、遅延部２１に該当し、ケーブル長は２ｍで、１０ｎｓ遅延させている（２０ｃｍで１ｎｓ遅延する）。
【００９１】
抵抗Ｒ１７、コンデンサＣ７から構成されるローパスフィルタ１３ａは、ローパスフィルタ１３に該当し、抵抗Ｒ２７、コンデンサＣ４から構成されるローパスフィルタ２３ａは、ローパスフィルタ２３に該当する（また、ローパスフィルタ１３ａ、２３ａの出力信号はアンプＩＣ４、ＩＣ５で増幅されている）。
【００９２】
割り算器ＩＣ６は演算部３０に該当し、割り算器ＩＣ６からの出力は、ローパスフィルタ６０の処理を兼ねる直流レベル変換部６０ａで直流レベルに変換されている。ＶＣＯ−ＩＣ９は、ＶＣＯ部４０に該当する（ＶＣＯ−ＩＣ９は１５５．５２ＭＨｚを発振する素子を使用したので、後段に割り算（÷３）を行う回路４０ａを設けて、５２．８４Ｍｂ／ｓの再生クロックＣＫを出力している）。
【００９３】
各素子の接続関係を記す。抵抗Ｒ１の一端はＧＮＤに、抵抗Ｒ１の他端は信号入力端子とコンデンサＣ１の一端と接続する。抵抗Ｒ２の一端はＧＮＤに接続する。コンデンサＣ１の他端は、抵抗Ｒ２の他端と、抵抗Ｒ４の一端と、論理素子ＩＣｂの入力と接続する。論理素子ＩＣｂの出力は、論理素子ＩＣ２の一方の入力端子と、ＦＦ−ＩＣ１のＤ端子と、論理素子ＩＣ３の一方の入力端子と、同軸ケーブルＫ１の一方と接続する。抵抗Ｒ４の他端は抵抗Ｒ５の一端と接続し、抵抗Ｒ５の他端は−５．２Ｖと接続する。ＦＦ−ＩＣ１のＱ端子は、論理素子ＩＣ２の他方の入力端子と、抵抗Ｒ７の一端と接続し、抵抗Ｒ７の他端は−５.２Ｖと接続する。
【００９４】
同軸ケーブルＫ１の他方は抵抗Ｒ９の一端と、論理素子ＩＣ３の他方の入力端子と接続し、抵抗Ｒ９の他端は抵抗Ｒ１０の一端と、コンデンサＣ６の一端と接続し、抵抗Ｒ１０の他端は−５.２Ｖと接続し、コンデンサＣ６の他端はＧＮＤと接続する。
【００９５】
論理素子ＩＣ２の出力端子は、抵抗Ｒ１３、Ｒ１４の一端と接続し、論理素子ＩＣ３の出力端子は、抵抗Ｒ２３、Ｒ２４の一端と接続する。抵抗Ｒ１３の他端は−５.２Ｖと接続し、抵抗Ｒ１４の他端は、トランジスタＴｒ１のベースと接続する。抵抗Ｒ１５の一端はＧＮＤと接続し、抵抗Ｒ１５の他端はトランジスタＴｒ１のコレクタと接続する。トランジスタＴｒ１のエミッタは抵抗Ｒ１６の一端と、トランジスタＴｒ２のエミッタと接続し、抵抗Ｒ１６の他端は−５.２Ｖと接続する。抵抗Ｒ１７の一端はＧＮＤと接続し、抵抗Ｒ１７の他端はトランジスタＴｒ２のコレクタと、コンデンサＣ７の一端と抵抗Ｒ２１の一端と接続する。コンデンサＣ７の他端はＧＮＤと接続し、トランジスタＴｒ２のベースは抵抗Ｒ１８と接続する。
【００９６】
抵抗Ｒ１８の他端は、抵抗Ｒ１９、２０の一端と、コンデンサＣ３の一端と接続し、抵抗Ｒ１９の他端は−５.２Ｖと接続し、コンデンサＣ３の他端はＧＮＤと接続し、抵抗Ｒ２０の他端はＧＮＤと接続する。抵抗Ｒ２１の他端は、アンプＩＣ４の（−）端子と抵抗Ｒ２２の一端と接続し、アンプＩＣ４の（＋）端子はＧＮＤと接続し、抵抗Ｒ２２の他端はアンプＩＣ４の出力端子と割り算器ＩＣ６のＺ２端子と接続する。
【００９７】
抵抗Ｒ２３の他端は−５.２Ｖと接続し、抵抗Ｒ２４の他端は、トランジスタＴｒ３のベースと接続する。抵抗Ｒ２５の一端はＧＮＤと接続し、抵抗Ｒ２５の他端はトランジスタＴｒ３のコレクタと接続する。トランジスタＴｒ３のエミッタは抵抗Ｒ２６の一端と、トランジスタＴｒ４のエミッタと接続し、抵抗Ｒ２６の他端は−５.２Ｖと接続する。抵抗Ｒ２７の一端はＧＮＤと接続し、抵抗Ｒ２７の他端はトランジスタＴｒ４のコレクタと、コンデンサＣ４の一端と抵抗Ｒ３１の一端と接続する。コンデンサＣ４の他端はＧＮＤと接続し、トランジスタＴｒ４のベースは抵抗Ｒ２８と接続する。
【００９８】
抵抗Ｒ２８の他端は、抵抗Ｒ２９、３０の一端と、コンデンサＣ５の一端と接続し、抵抗Ｒ２９の他端は−５.２Ｖと接続し、コンデンサＣ５の他端はＧＮＤと接続し、抵抗Ｒ３０の他端はＧＮＤと接続する。抵抗Ｒ３１の他端は、アンプＩＣ５の（−）端子と抵抗Ｒ３２の一端と接続し、アンプＩＣ５の（＋）端子はＧＮＤと接続し、抵抗Ｒ３２の他端はアンプＩＣ５の出力端子と割り算器ＩＣ６のＸ１端子と接続する。
【００９９】
割り算器ＩＣ６には、駆動電圧−１５Ｖ、＋１５Ｖがパスコンを介して接続し、Ｚ１、Ｘ２、Ｙ１端子はＧＮＤと接続する。Ｙ２端子はＶＯＵＴ端子と抵抗Ｒ３３の一端と接続する。抵抗Ｒ３３の他端は、アンプＩＣ７の（−）端子と抵抗Ｒ３４の一端と接続し、アンプＩＣ７の（＋）端子はＧＮＤと接続する。抵抗Ｒ３４の他端はアンプＩＣ７の出力端子と抵抗Ｒ３５の一端と接続する。
【０１００】
抵抗Ｒ３５の他端は、アンプＩＣ８の（−）端子と抵抗Ｒ３６の一端と接続し、アンプＩＣ８の（＋）端子は抵抗Ｒ３７の可変抵抗値を得るための端子に接続する。抵抗Ｒ３７の一端はＧＮＤと接続し、抵抗Ｒ３７の他端は抵抗Ｒ３８の一端と接続し、抵抗Ｒ３８の他端は−１５Ｖと接続する。抵抗Ｒ３６の他端はアンプＩＣ８の出力端子と抵抗Ｒ３９の一端と接続する。
【０１０１】
ＶＣＯ−ＩＣ９には、駆動電圧として、ＧＮＤ、−５.２Ｖが接続し、抵抗Ｒ３９の他端はＶＣＯ−ＩＣ９の入力端子と接続し、ＶＣＯ−ＩＣ９の出力端子は抵抗Ｒ４３の一端と、ＦＦ−ＩＣ１０、ＩＣ１１のクロック入力端子と接続し、抵抗Ｒ４３の他端は−５.２Ｖと接続する。
【０１０２】
ＦＦ−ＩＣ１０のＤ端子は論理素子ＩＣ１２の出力端子と抵抗Ｒ４２の一端と接続し、抵抗Ｒ４２の他端は−５.２Ｖと接続する。ＦＦ−ＩＣ１０のＱＮ端子は論理素子ＩＣ１２の一端の入力端子と、抵抗Ｒ４１の一端と、ＦＦ−ＩＣ１１のＤ端子と接続する。抵抗Ｒ４０の一端は−５.２Ｖと接続し、抵抗Ｒ４０の他端は論理素子ＩＣ１２の他方の入力端子と、ＦＦ−ＩＣ１１のＱ端子と接続する。
【０１０３】
ＦＦ−ＩＣ１１のＱＮ端子は同軸ケーブルＫ２の一方と接続する。同軸ケーブルＫ２の他方は、ＦＦ−ＩＣ１のクロック入力端子と、抵抗Ｒ１１の一端と接続し、抵抗Ｒ１１の他端は抵抗Ｒ１２の一端とコンデンサＣ２の一端と接続し、抵抗Ｒ１２の他端は−５.２Ｖと接続し、コンデンサＣ２の他端はＧＮＤと接続する。
【０１０４】
図２８はＰＬＯ装置１ａの検出電圧及び制御電圧の測定値を示す図である。図７で示した測定系を用いて測定した際のＰＬＯ装置１ａの検出電圧Ｖ１、Ｖ２と制御電圧Ｖ０の測定値を示している。左の縦軸は検出電圧Ｖ１、Ｖ２の電圧値（ｍＶ）、右の縦軸は制御電圧Ｖ０の電圧値（ｍＶ）であり、横軸はＯＳＮＲ（ｄＢ／ビットレート）である。入力データをπ相で入力し、ＯＳＮＲを変えることにより、入力信号のＳ／Ｎを変化させて、ＰＬＯ装置１ａの波形を観測する。
【０１０５】
図に示すように、検出電圧Ｖ２は、ＯＳＮＲが２０ｄＢ以下の範囲で、検出電圧Ｖ１と同様な下降する曲線の形になっている。また、差分データＡ５（図２５に示した回路の論理素子ＩＣ３の出力信号に該当）は、式（１）で位相差φをπ固定にした波形が出力されるから、検出電圧Ｖ２を式で表すと式（４）となる。
【０１０６】
（検出電圧Ｖ２）＝（遷移率）・π・ｆ（Ｓ／Ｎ） ・・・（４）
このように、検出電圧Ｖ２に遷移率だけでなくＳ／Ｎのパラメータも含ませることができたので、検出電圧Ｖ１を検出電圧Ｖ２で割り算した結果である制御電圧Ｖ０には、遷移率とＳ／Ｎのパラメータが取り除かれることになる。したがって、低Ｓ／Ｎ状態のときでもクロック位相変化や同期外れといった誤動作を防止することができる。
【０１０７】
ここで、ＰＬＯ装置１ａの観測波形について説明する。検出電圧Ｖ１が生成される手前の差分データＡ３（図２５に示した回路の論理素子ＩＣ２の出力信号に該当）と、検出電圧Ｖ２が生成される手前の差分データＡ５（論理素子ＩＣ３の出力信号）と、の波形をオシロスコープを使って観測する。
【０１０８】
差分データＡ３のアイパターンは、ＯＳＮＲが良好のときには、開口度は大きいが、ＯＳＮＲを悪くすると、開口度は小さくなる波形が観測される。また、差分データＡ５は、フリップフロップを用いずにアナログ遅延素子（図２５に示した回路の同軸ケーブルＫ１に該当）で遅延したデータにもとづくものであるから、差分データＡ３と同様に、ＯＳＮＲが良好のときには、開口度は大きいが、ＯＳＮＲを悪くすると、開口度は小さくなる波形が観測される。
【０１０９】
図２９〜図３３にＰＬＯ装置１ａの観測波形を示す。電圧のディビジョンは５００ｍＶ、時間のディビジョンは１０ｎｓであり、差分データＡ５（論理素子ＩＣ３の出力信号）のアイパターンの波形を示している。図２９〜図３３に示すように、差分データＡ５は、ＯＳＮＲの値に応じて開口度も変化していることがわかる（図１９〜図２３で示した差分データＢ４のアイパターンとは異なり、本発明のＰＬＯ装置１ａの差分データＡ５には、Ｓ／Ｎのパラメータを含ませたから）。
【０１１０】
一方、ＰＬＯ装置１ａを用いた場合、ループを閉じた状態（ＶＣＯ部４０からの再生クロックＣＫをＦＦ１１（図２５のＦＦ−ＩＣ１）に入力する状態）で、１×１０-1の誤り率までクロック同期が取れることを確認した。図３４はＯＳＮＲを変化させた場合のＱ値を示す図である。縦軸はＱ（ｄＢ）、横軸はＯＳＮＲ（ｄＢ／ビットレート）である。ＰＬＯ装置１ａを用いてＯＳＮＲを変化させた場合のＱ値を示している。
【０１１１】
図３５はＱ値とエラーレートの換算表を示す図である。縦軸は誤り率、横軸はＱ（ｄＢ）を示している。図３４に示す測定結果から、ＯＳＮＲ＝１６のときに、Ｑ＝３であり、これは図３５から誤り率＝１×１０-1である。
【０１１２】
なお、Ｑ値とエラーレートＰｅの関係は、以下の式（５）のようになり（ｅｒｆｃは、誤差関数（ｅｒｆ）の補数（complimentaly）である）、式（５）に対して、Ｑを指数表示してグラフにしたものが図３５である。
【０１１３】
【数１】
【０１１４】
次にＰＬＯ装置１ａの変形例について説明する。図３６はＰＬＯ装置１ａの変形例を示す図である。変形例であるＰＬＯ装置１ｂは、演算部３０−１において、検出電圧Ｖ１から検出電圧２を減算して制御電圧Ｖ０を生成する。なお、その他の構成については、ＰＬＯ装置１ａと同じなので説明は省略する。
【０１１５】
以上説明したように、本発明のＰＬＯ装置１は、小さな回路規模で、遷移率及びＳ／Ｎのパラメータに依存しない制御電圧Ｖ０を生成することを実現した。これにより、低Ｓ／Ｎ状態のときでも正常に動作することが可能になる。したがって、高性能のＦＥＣを用いる伝送システムに適用することができ、高品質な通信を実現することが可能になる。
【０１１６】
次に本発明のＰＬＯ装置１を適用した応用装置について説明する。図３７は光受信装置を示す図である。光信号の受信を行う光受信装置２００は、ＰＬＯ部２０１（ＰＬＯ装置１ａに該当）、フォトダイオード２０２、バッファ２０３、識別・再生部２０４から構成される。識別・再生部２０４は、判別器２０４ａ、ＦＦ２０４ｂを含む。
【０１１７】
フォトダイオード２０２は、光信号を電気信号に変換する。ＰＬＯ部２０１は電気信号からクロックを再生する。判別器２０４ａは、バッファ２０３を介して送信された電気信号の“０”、“１”の判別を行い、ＦＦ２０４ｂは、再生クロックで判別器２０４ａからの出力信号を識別する。
【０１１８】
図３８はクロックデータリカバリ装置を示す図である。入力したデータから、タイミング情報であるクロックを抽出してデータ再生を行うクロックデータリカバリ装置（ＣＤＲ装置）３００は、ＰＬＯ部３０１（ＰＬＯ装置１ａに該当）、識別・再生部３０２、バッファ３０３から構成される。識別・再生部３０２は、判別器３０２ａ、ＦＦ３０２ｂを含む。
【０１１９】
ＰＬＯ部３０１はアナログデータからクロックを再生する。再生クロックは、ＦＦ３０２ｂへ送信され、またバッファ３０３を介して外部へ出力される。判別器３０２ａは、アナログデータの“０”、“１”の判別を行い、ＦＦ３０２ｂは、再生クロックで判別器３０２ａからの出力信号を識別する。
【０１２０】
図３９はＳ／Ｐ機能を付加したＣＤＲ装置を示す図である。ＣＤＲ装置３００−１は、ＣＤＲ装置３００にＳ／Ｐ機能を付加したものである（１６パラレルの場合を示している）。ＣＤＲ装置３００−１は、ＰＬＯ部３０１、識別・再生部３０２、シフトレジスタ（１６段）３０４、ＦＦ３０５、分周回路（１／１６）３０６から構成される。
【０１２１】
ＰＬＯ部３０１はアナログデータからクロックを再生する。再生クロックは、ＦＦ３０２ｂ、シフトレジスタ３０４へ送信される。判別器３０２ａは、アナログデータの“０”、“１”の判別を行い、ＦＦ３０２ｂは、再生クロックで判別器３０２ａからの出力信号を識別する。
【０１２２】
シフトレジスタ３０４は、再生クロックを受信して、判別器３０２ａからの出力データを１６パラレルにし、ＦＦ３０５は分周回路（１／１６）３０６からの分周クロック（再生クロックを１／１６にしたもの）より、１６パラレルデータを識別して出力する。
【０１２３】
図４０はＦＥＣデコーダを示す図である。入力データの誤り訂正処理を行うＦＥＣデコーダ４００は、図３９で上述したＣＤＲ装置３００−１とＦＥＣ部４０１から構成される。ＦＥＣ部４０１は、ＣＤＲ装置３００−１から出力される１６パラレルデータと１／１６クロックを受信し、データの誤り訂正を行う。
【０１２４】
なお、本発明のＰＬＯ装置１は、低Ｓ／Ｎ状態でも正常に動作可能であるため、上記で説明した応用装置以外にも、帯域変換を行うトランスポンダや、測定装置、観測装置等、多様な分野に適用することが可能である。
【０１２５】
以上説明したように、本発明のＰＬＯ装置は、第１の電圧検出部に対し、入力データと、入力データを再生クロックでシフトしたシフトデータとによる第１の差分データに関する第１の検出電圧を生成し、第２の電圧検出部に対し、入力データと、入力データを１タイムスロットの半分の時間遅延させた遅延データとによる第２の差分データに関する第２の検出電圧を生成する。そして、第１の検出電圧を第２の検出電圧で割り算して制御電圧を生成し、制御電圧にもとづいて再生クロックを出力する構成とした。これにより、遷移率及びＳ／Ｎのパラメータを取り除くことができるので、高精度、高品質なクロック再生を行うことが可能になる。
【０１２６】
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【図面の簡単な説明】
図１は、本発明のＰＬＯ装置の原理図である。
図２は、ＰＬＯ回路の概略構成を示す図である。
図３は、ＰＬＯ回路の動作を示すタイムチャートである。
図４は、ＰＬＯ回路の構成を示す図である。
図５は、ＰＬＯ回路の構成を示す図である。
図６は、ＰＬＯ回路の構成を示す図である。
図７は、測定システムの構成を示す図である。
図８は、ＰＬＯ回路の検出電圧及び制御電圧の測定値を示す図である。
図９は、ＰＬＯ回路の観測波形を示す図である。
図１０は、ＰＬＯ回路の観測波形を示す図である。
図１１は、ＰＬＯ回路の観測波形を示す図である。
図１２は、ＰＬＯ回路の観測波形を示す図である。
図１３は、ＰＬＯ回路の観測波形を示す図である。
図１４は、ＰＬＯ回路の観測波形を示す図である。
図１５は、ＰＬＯ回路の観測波形を示す図である。
図１６は、ＰＬＯ回路の観測波形を示す図である。
図１７は、ＰＬＯ回路の観測波形を示す図である。
図１８は、ＰＬＯ回路の観測波形を示す図である。
図１９は、ＰＬＯ回路の観測波形を示す図である。
図２０は、ＰＬＯ回路の観測波形を示す図である。
図２１は、ＰＬＯ回路の観測波形を示す図である。
図２２は、ＰＬＯ回路の観測波形を示す図である。
図２３は、ＰＬＯ回路の観測波形を示す図である。
図２４は、ＰＬＯ装置の回路構成を示す図である。
図２５は、ＰＬＯ装置の回路構成を示す図である。
図２６は、ＰＬＯ装置の回路構成を示す図である。
図２７は、ＰＬＯ装置の構成を示す図である。
図２８は、ＰＬＯ装置の検出電圧及び制御電圧の測定値を示す図である。
図２９は、ＰＬＯ装置の観測波形を示す図である。
図３０は、ＰＬＯ装置の観測波形を示す図である。
図３１は、ＰＬＯ装置の観測波形を示す図である。
図３２は、ＰＬＯ装置の観測波形を示す図である。
図３３は、ＰＬＯ装置の観測波形を示す図である。
図３４は、ＯＳＮＲを変化させた場合のＱ値を示す図である。
図３５は、Ｑ値とエラーレートの換算表を示す図である。
図３６は、ＰＬＯ装置の変形例を示す図である。
図３７は、光受信装置を示す図である。
図３８は、クロックデータリカバリ装置を示す図である。
図３９は、Ｓ／Ｐ機能を付加したＣＤＲ装置を示す図である。
図４０は、ＦＥＣデコーダを示す図である。
図４１は、従来のＰＬＯ回路の構成を示す図である。
図４２は、ＰＬＯ回路の動作を示すタイムチャートである。
図４３は、制御電圧と位相差の関係を示す図である。
図４４は、クロック位相変化及び同期外れが生じる様子を示す図である。
技術分野
本発明は、ＰＬＯ（Phase Locked Oscillator）装置に関し、特に入力信号からクロックの再生を行うＰＬＯ装置に関する。
【０００２】
背景技術
ＰＬＯは、外部からの入力信号と、ループ内の発振器からの出力と、の位相差が一定になるようにフィードバック制御をかけて発振させて、入力信号に同期した発振出力を得るための回路である。ＰＬＯは、光通信や移動体通信、ディジタルオーディオなど多様な分野で使用され、近年その重要性が増してきている。
【０００３】
図４１は従来のＰＬＯ回路の構成を示す図である。ＰＬＯ回路８は、判別器（コンパレータ）８１、Ｄ型フリップフロップ（ＦＦ）８２、排他論理和素子（ＥＯＲ）８３、ループフィルタ８４、ＶＣＯ（Voltage Controlled Oscillator）部８５から構成される。
【０００４】
まず、各素子の接続関係を記す。判別器８１の出力は、ＦＦ８２のＤ端子と、ＥＯＲ８３の一方の入力端子と接続する。ＦＦ８２のＱ端子は、ＥＯＲ８３の他方の端子と接続し、ＥＯＲ８３の出力は、ループフィルタ８４へ入力する。また、ループフィルタ８４の出力は、ＶＣＯ部８５へ入力し、ＶＣＯ部８５からの出力は、ＦＦ８２のクロック入力端子と接続する。
【０００５】
ここで、判別器８１は、入力信号Ｄ０の“０”、“１”の判別を行う。ＦＦ８２は、入力データＤ１を、１タイムスロットの半分の時間シフトさせてシフトデータＤ２を出力する。ＥＯＲ８３は、位相シフト前後の２信号間の位相差を検出して差分データＤ３を出力する。ループフィルタ８４は、差分データＤ３から交流成分を除去して直流の制御電圧Ｄ４を出力する。ＶＣＯ部８５は、制御電圧Ｄ４に比例した出力周波数（ＦＦ８２の入力クロックとなる）を発振する。
【０００６】
図４２はＰＬＯ回路８の動作を示すタイムチャートである。図の“０”、“１”のパターンを例にして、入力データＤ１、シフトデータＤ２、差分データＤ３、制御電圧Ｄ４の波形をそれぞれ示している。
【０００７】
入力データＤ１とシフトデータＤ２の位相差φにより、差分データＤ３のパルス幅は変化する。すなわち、位相差φが小さければパルス幅は小さくなり、位相差φが大きければパルス幅は大きくなる。
【０００８】
制御電圧Ｄ４は、直流電圧（実線）であり（点線矩形波は差分データＤ３）、位相差φが小さくなって、シフトデータＤ２の波形が、入力データＤ１に対して前側に移動すれば、差分データＤ３のパルス幅は細くなるので、制御電圧Ｄ４はゼロに近づく。
【０００９】
また、位相差φが大きくなって、シフトデータＤ２の波形が、入力データＤ１に対して後側に移動すれば、差分データＤ３のパルス幅は広くなるので、制御電圧Ｄ４はゼロから大きくなってくる。
【００１０】
ＰＬＯ回路８では、ＶＣＯ部８５に、発振出力を元にした制御電圧Ｄ４によるフィードバックが掛かる。このため、発振出力が遅れていれば発振周波数を上げて位相を進め、発振出力が進んでいれば発振周波数を下げて位相を遅らせるといった制御を行うことになるので、入力信号に同期した発振周波数を出力することができる。
【００１１】
しかし、上記のような従来のＰＬＯ回路８は、遷移率が平均的なパターン（例えば、ＰＮ（Pseudo-Noise）パターン等）を持つ入力信号Ｄ０からクロック再生を行うように調整される場合が多く、遷移率が大きいまたは小さいパターンの信号が入力すると、クロック位相が変化したり、同期外れが生じるといった問題があった。
【００１２】
ここで、遷移とは、入力信号Ｄ０の“０”から“１”または“１”から“０”へのレベル変化のことを指し、遷移率とは、単位時間当たりのレベル変化の個数のことを意味する。
【００１３】
図４３は制御電圧Ｄ４と位相差φの関係を示す図である。縦軸に制御電圧Ｄ４、横軸に位相差φをとる。制御電圧Ｄ４（実線）は、入力信号Ｄ０に対するものであり、制御電圧Ｄ４−１（点線）は、“０”、“１”が交互に連続してくるような連続パターン（遷移率が大きいパターン）を持つ入力信号（以下、連続パターン信号と呼ぶ）に対するものである。
【００１４】
いずれの制御電圧の場合も、位相差φが０及びｎπ（ｎ＝±２、±４、…）のときにはゼロとなり、１周期内では制御電圧は１次関数的に上昇する（１周期内で位相差φが大きくなると制御電圧が上昇し、１周期が終わるとゼロに落ちるといったことが繰り返される）。
【００１５】
連続パターン信号は、“０”から“１”または“１”から“０”へのレベル変化の頻度が多いので、入力信号Ｄ０よりも遷移率が大きい。したがって、この連続パターン信号を図４１のＰＬＯ回路８に入力すると、回路内で生成される位相比較後の差分データの高周波成分も大きくなるので、ループフィルタ８４からは入力信号Ｄ０のときの制御電圧Ｄ４よりも値の大きい制御電圧Ｄ４−１が出力される。
【００１６】
図４４はクロック位相変化及び同期外れが生じる様子を示す図である。入力信号Ｄ０のときの制御電圧Ｄ４に対して、制御電圧Ｄ４の傾斜直線の中心付近に、しきい値であるＶＣＯ部８５のリファレンス電圧Ｖｒｅｆがくるように設定し、基準点が位置Ｐ１（正常にロックできる箇所）にあるものとする。
【００１７】
また、ＰＬＯ回路８の引き込み範囲（位相制御が可能な範囲）Ｈを図に示す範囲とする。制御電圧Ｄ４の変動ポイントが、引き込み範囲Ｈ内にあればＰＬＯ回路８は正常にロックする。
【００１８】
一方、ＰＬＯ回路８に連続パターン信号が入力して、制御電圧Ｄ４が制御電圧Ｄ４−１ａに変わったとすると、基準点が位置Ｐ１から位置Ｐ２へ移動する。この場合、引き込み範囲Ｈ内に基準点は存在するのでロックはするが、位相が前方によった位置でロックするので、クロック位相が変化してしまうことになる。
【００１９】
また、制御電圧Ｄ４−１ｂのように、さらに電圧値が大きくなって、基準点が位置Ｐ３まで移動したとする。この場合には、基準点は引き込み範囲Ｈから、はみ出てしまうために、ロックせずに同期外れが生じてしまう。
【００２０】
このように、遷移率の平均的なパターンの入力を対象に設計したＰＬＯ回路８に、遷移率の大きい連続パターンを入力すると誤動作を生じてしまう。すなわち、制御電圧は遷移率に依存しているため、遷移率が変化すると、従来の回路では安定した動作を行うことができない。
【００２１】
ここで、制御電圧は遷移率に依存するということを前提にして、遷移率の変化により、誤動作が生じる場合について上述したが、実際には制御電圧は遷移率だけでなく、Ｓ／Ｎ（Signal Noise Ratio）にも依存している。したがって、Ｓ／Ｎが良好状態のときに使用できるＰＬＯ回路を、Ｓ／Ｎが悪化する状態で使用すると、正常に動作せずに、クロック位相が変化したり、同期外れが生じるなど、同様の誤動作が発生するといった問題があった。
【００２２】
発明の開示
本発明はこのような点に鑑みてなされたものであり、制御電圧から遷移率及びＳ／Ｎのパラメータを取り除いて、高精度、高品質なクロック再生を行うＰＬＯ装置を提供することを目的とする。
【００２３】
本発明では上記課題を解決するために、図１に示すような、入力信号からクロックの再生を行うＰＬＯ装置１において、入力データＡ１を再生クロックＣＫでシフトしてシフトデータＡ２を生成するシフトデータ生成部１１と、入力データＡ１とシフトデータＡ２との位相比較を行って、第１の差分データＡ３を出力する第１の位相比較部１２と、第１の差分データＡ３から交流成分を除去して入力データＡ１とシフトデータＡ２との位相差のパラメータを含み、かつ遷移率及びＳ／Ｎのパラメータを含む第１の検出電圧Ｖ１を出力する第１のフィルタ１３と、から構成される第１の電圧検出部１０と、入力データＡ１に対し、１タイムスロットの半分の時間をアナログ遅延素子により遅延させることで、Ｓ／Ｎのパラメータを含む遅延データＡ４を出力する遅延部２１と、入力データＡ１と遅延データＡ４との位相比較を行って、第２の差分データＡ５を出力する第２の位相比較部２２と、第２の差分データＡ５から交流成分を除去して遷移率及びＳ／Ｎのパラメータを含む第２の検出電圧Ｖ２を出力する第２のフィルタ２３と、から構成される第２の電圧検出部２０と、第１の検出電圧Ｖ１を第２の検出電圧Ｖ２で割り算して、遷移率及びＳ／Ｎのパラメータを除去し、遷移率及びＳ／Ｎのパラメータに依存しない制御電圧Ｖ０を生成する演算部３０と、制御電圧Ｖ０にもとづいて発振周波数を変えて、再生クロックＣＫを出力するクロック発振部４０と、を有することを特徴とするＰＬＯ装置１が提供される。
【００２４】
ここで、シフトデータ生成部１１は、入力データＡ１を再生クロックＣＫでシフトしてシフトデータＡ２を生成する。第１の位相比較部１２は、入力データＡ１とシフトデータＡ２との位相比較を行って、第１の差分データＡ３を出力する。第１のフィルタ１３は、第１の差分データＡ３から交流成分を除去して入力データＡ１とシフトデータＡ２との位相差のパラメータを含み、かつ遷移率及びＳ／Ｎのパラメータを含む第１の検出電圧Ｖ１を出力する。遅延部２１は、入力データＡ１に対し、１タイムスロットの半分の時間をアナログ遅延素子により遅延させることで、Ｓ／Ｎのパラメータを含む遅延データＡ４を出力する。第２の位相比較部２２は、入力データＡ１と遅延データＡ４との位相比較を行って、第２の差分データＡ５を出力する。第２のフィルタ２３は、第２の差分データＡ５から交流成分を除去して遷移率及びＳ／Ｎのパラメータを含む第２の検出電圧Ｖ２を出力する。演算部３０は、第１の検出電圧Ｖ１を第２の検出電圧Ｖ２で割り算して、遷移率及びＳ／Ｎのパラメータを除去し、遷移率及びＳ／Ｎのパラメータに依存しない制御電圧Ｖ０を生成する。クロック発振部４０は、制御電圧Ｖ０にもとづいて発振周波数を変えて、再生クロックＣＫを出力する。
【００２５】
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
【００２６】
発明を実施するための最良の形態
以下、本発明の実施の形態を図面を参照して説明する。図１は本発明のＰＬＯ装置の原理図である。ＰＬＯ装置１は、第１の電圧検出部１０、第２の電圧検出部２０、演算部３０、クロック発振部４０から構成される。
【００２７】
第１の電圧検出部１０は、シフトデータ生成部１１、第１の位相比較部１２、第１のフィルタ１３から構成される。シフトデータ生成部１１は、入力データＡ１の位相を再生クロックＣＫでシフトして（標準状態で１タイムスロットの半分の時間シフトさせる）シフトデータＡ２を生成する。
【００２８】
第１の位相比較部１２は、入力データＡ１とシフトデータＡ２との位相比較を行って、第１の差分データ（以下、差分データＡ３）を出力する。第１のフィルタ１３は、ローパスフィルタであり、差分データＡ３から交流成分を除去して第１の検出電圧(以下、検出電圧Ｖ１)を出力する。
【００２９】
第２の電圧検出部２０は、遅延部２１、第２の位相比較部２２、第２のフィルタ２３から構成される。遅延部２１は、入力データＡ１に対し、１タイムスロットの半分の時間をアナログ遅延素子により遅延させて遅延データＡ４を出力する。第２の位相比較部２２は、入力データＡ１と遅延データＡ４との位相比較を行って、第２の差分データ（以下、差分データＡ５）を出力する。第２のフィルタ２３は、差分データＡ５から交流成分を除去して第２の検出電圧（以下、検出電圧Ｖ２）を出力する。
【００３０】
演算部３０は、検出電圧Ｖ１を検出電圧Ｖ２で割り算して制御電圧Ｖ０を生成する。クロック発振部４０は、ＶＣＯ機能を有し、制御電圧Ｖ０にもとづいて発振周波数を変えて、再生クロックＣＫを出力する。なお、詳細なＰＬＯ装置１の構成及び動作については後述する。
【００３１】
次に本発明のＰＬＯ装置１の設計手順について、本発明が解決したい問題点の内容を含めながら、段階的に詳しく説明する。図４１〜図４４で上述したように、従来のＰＬＯ回路８は、ＶＣＯに与える制御電圧が、入力信号の遷移率に依存しているため、遷移率が変化すると制御電圧も変化し、これにより誤動作を引き起こすものであった。したがって、まず、制御電圧から遷移率のパラメータを取り除くことを考える。
【００３２】
図２はＰＬＯ回路の概略構成を示す図である。ＰＬＯ回路７は、制御電圧から遷移率のパラメータを取り除いた際の回路である。最初に、各素子の接続関係を記す。
【００３３】
判別器７１の出力は、ＦＦ７２のＤ端子と、ＥＯＲ７３の一方の入力端子と接続する。ＦＦ７２のＱ端子は、ＦＦ７６のＤ端子と、ＥＯＲ７３の他方の端子と、ＥＯＲ７７の一方の端子と接続する。ＦＦ７６のＱ端子は、ＥＯＲ７７の他方の端子と接続する。
【００３４】
ＥＯＲ７３の出力は、ローパスフィルタ７４に入力し、ローパスフィルタ７４の出力は、割り算器７９へ入力する。ＥＯＲ７７の出力は、ローパスフィルタ７８へ入力し、ローパスフィルタ７８の出力は、割り算器７９へ入力する。割り算器７９の出力は、ＶＣＯ部７５へ入力し、ＶＣＯ部７５の出力は、ＦＦ７２とＦＦ７６のクロック入力端子と接続する。
【００３５】
ここで、判別器７１は、入力信号Ｂ０の“０”、“１”の判別を行う。ＦＦ７２は、入力データＢ１を、１タイムスロットの半分の時間シフトさせてシフトデータＢ２−１を出力する。ＥＯＲ７３は、位相シフト前後の２信号間の位相差を検出して差分データＢ３を出力する。ローパスフィルタ７４は、差分データＢ３から交流成分を取り除いて直流の検出電圧Ｖａ１を出力する。
【００３６】
ＦＦ７６は、シフトデータＢ２−１を、１タイムスロットの時間シフトさせて、シフトデータＢ２−２を出力する。ＥＯＲ７７は、位相シフト前後の２信号間の遷移を検出して差分データＢ４を出力する。ローパスフィルタ７８は、差分データＢ４から交流成分を取り除いて直流の検出電圧Ｖａ２を出力する。
【００３７】
割り算器７９は、検出電圧Ｖａ１を検出電圧Ｖａ２で割り算して制御電圧Ｖａ０を生成する。ＶＣＯ部７５は、制御電圧Ｖａ０に比例した出力周波数（ＦＦ７２、ＦＦ７６の入力クロックとなる）を発振する。
【００３８】
図３はＰＬＯ回路７の動作を示すタイムチャートである。図の“０”、“１”のパターンを例にして、入力データＢ１、シフトデータＢ２−１、差分データＢ３、検出電圧Ｖａ１、シフトデータＢ２−２、差分データＢ４、検出電圧Ｖａ２の波形をそれぞれ示している。
【００３９】
タイムチャートの上から４つ目までの波形は、図４２と同じである。なお、検出電圧Ｖａ１は、位相差φと遷移率の両方のパラメータを含んでいる（検出電圧Ｖａ１は、位相差φと遷移率の関数である）。
【００４０】
一方、ＰＬＯ回路７では、制御電圧から遷移率のパラメータを取り除くために、入力データＢ１の遷移率のパラメータ情報を含む波形を生成するための回路構成になっている。すなわち、シフトデータＢ２−１をクロックで再度シフトして、シフトデータＢ２−２を生成し、シフトデータＢ２−１とシフトデータＢ２−２の排他論理和をとっている。
【００４１】
すると、図３からわかるように、入力データＢ１の遷移に比例して“Ｈ”となる波形（差分データＢ４）が得られる。この差分データＢ４をフィルタリングして生成した検出電圧Ｖａ２は、遷移率のパラメータを含んでいることになる（検出電圧Ｖａ２は、遷移率の関数である）。
【００４２】
したがって、検出電圧Ｖａ１を検出電圧Ｖａ２で割り算すれば、遷移率のパラメータを消去することができる。すなわち、割り算器７９からの出力信号には遷移率のパラメータが含まれていないので、これをＶＣＯ部７５の制御電圧として用いれば、遷移率の変化に影響しない位相同期ループをかけることができる。
【００４３】
このように、ＰＬＯ回路７は、制御電圧から遷移率を消去したので、従来のように遷移率の大きい連続パターンを入力しても誤動作はしなくなる。そして、このことは、Ｓ／Ｎが良好状態のときにＰＬＯ回路７を使用する分には問題はない。
【００４４】
ところが、Ｓ／Ｎが悪化する状態でＰＬＯ回路７を使用すると、同期外れなどの誤動作が即座に生じてしまう。なぜなら、制御電圧は遷移率だけではなく、Ｓ／Ｎのパラメータにも依存しているからである。したがって、低Ｓ／Ｎ状態（Ｓ／Ｎの悪化する状態）の環境では、ＰＬＯ回路７をそのまま使用することはできない。
【００４５】
次に低Ｓ／Ｎ状態でも正常に動作するＰＬＯ装置の必要性について説明する。近年、大規模ＬＳＩの導入が可能になり、１０Ｇｂ／ｓの光伝送に誤り訂正符号（以下、ＦＥＣ：Forward Error Correction）が用いられている。また、ＩＴＵ−ＴにおいてＦＥＣを用いた方式が勧告化され（Ｇ．７０９勧告）、今まで海底通信のみを対象にしてきたＦＥＣが、陸上の通信でも用いられるようになった。
【００４６】
また、誤り訂正特性として、例えば、１×１０-2のエラーレートを１×１０-15のエラーレートに訂正するＬＳＩが開発されている。このように、訂正能力の高いＦＥＣが付加された情報を、受信側で識別再生するためには、受信側では１×１０-2のエラーレートの低Ｓ／Ｎ状態でも、正常にクロックを再生することが求められる。
【００４７】
なぜなら、ＦＥＣを用いる送受信装置は、伝送距離を伸ばすことができるので、低Ｓ／Ｎ状態で情報の送受信を行うことになり、このため、受信側の装置では、この低Ｓ／Ｎ状態でも正常にクロックを再生する必要があるからである。
【００４８】
したがって、例えば、光受信装置のＯ／Ｅ変換部でデータの識別再生をするために使用されているＰＬＯ回路は、低Ｓ／Ｎ状態（例えば、エラーレートが１×１０-2、１×１０-3）でも十分耐えうるように設計しなければならない。
【００４９】
次に低Ｓ／Ｎ状態でも良好に動作する本発明のＰＬＯ装置１を設計する際に行った動作測定の内容について説明する。まず、図４〜図６を用いてＰＬＯ回路７の詳細な回路構成を示す。図に示す回路は−５．２Ｖ〜ＧＮＤの電源電圧を基準にして、ディスクリート素子や、−０．８Ｖ〜−１．６Ｖで動作するＥＣＬ素子等で構成されている（演算増幅器及び割り算器（ＭＰＹ６３４）には−１５Ｖ、＋１５Ｖが電源電圧である）。
【００５０】
各素子の接続関係を記す。抵抗Ｒ１の一端はＧＮＤに、抵抗Ｒ１の他端は信号入力端子とコンデンサＣ１の一端と接続する。抵抗Ｒ２、Ｒ３の一端はＧＮＤに接続する。コンデンサＣ１の他端は抵抗Ｒ２、Ｒ３の他端と、抵抗Ｒ４の一端と、論理素子ＩＣ２の一方の入力端子と、ＦＦ−ＩＣ１のＤ端子と、抵抗Ｒ６の一端と接続する。抵抗Ｒ４の他端は抵抗Ｒ５の一端と接続し、抵抗Ｒ５、Ｒ６の他端は−５．２Ｖと接続する。
【００５１】
ＦＦ−ＩＣ１のＱ端子は、ＦＦ−ＩＣ０のＤ端子と、論理素子ＩＣ２、ＩＣ３の一方の端子と、抵抗Ｒ５０の一端と接続する。ＦＦ−ＩＣ０のＱ端子は、抵抗Ｒ５１の一端と、論理素子ＩＣ３の他方の入力端子と接続する。抵抗Ｒ５０、Ｒ５１の他端は−５．２Ｖと接続する。
【００５２】
論理素子ＩＣ２の出力端子は、抵抗Ｒ１３、Ｒ１４の一端と接続し、論理素子ＩＣ３の出力端子は、抵抗Ｒ２３、Ｒ２４の一端と接続する。抵抗Ｒ１３の他端は−５.２Ｖと接続し、抵抗Ｒ１４の他端は、トランジスタＴｒ１のベースと接続する。抵抗Ｒ１５の一端はＧＮＤと接続し、抵抗Ｒ１５の他端はトランジスタＴｒ１のコレクタと接続する。トランジスタＴｒ１のエミッタは抵抗Ｒ１６の一端と、トランジスタＴｒ２のエミッタと接続し、抵抗Ｒ１６の他端は−５.２Ｖと接続する。抵抗Ｒ１７の一端はＧＮＤと接続し、抵抗Ｒ１７の他端はトランジスタＴｒ２のコレクタと、コンデンサＣ７の一端と抵抗Ｒ２１の一端と接続する。コンデンサＣ７の他端はＧＮＤと接続し、トランジスタＴｒ２のベースは抵抗Ｒ１８と接続する。
【００５３】
抵抗Ｒ１８の他端は、抵抗Ｒ１９、２０の一端と、コンデンサＣ３の一端と接続し、抵抗Ｒ１９の他端は−５.２Ｖと接続し、コンデンサＣ３の他端はＧＮＤと接続し、抵抗Ｒ２０の他端はＧＮＤと接続する。抵抗Ｒ２１の他端は、アンプＩＣ４の（−）端子と抵抗Ｒ２２の一端と接続し、アンプＩＣ４の（＋）端子はＧＮＤと接続し、抵抗Ｒ２２の他端はアンプＩＣ４の出力端子と割り算器ＩＣ６のＺ２端子と接続する。
【００５４】
抵抗Ｒ２３の他端は−５.２Ｖと接続し、抵抗Ｒ２４の他端は、トランジスタＴｒ３のベースと接続する。抵抗Ｒ２５の一端はＧＮＤと接続し、抵抗Ｒ２５の他端はトランジスタＴｒ３のコレクタと接続する。トランジスタＴｒ３のエミッタは抵抗Ｒ２６の一端と、トランジスタＴｒ４のエミッタと接続し、抵抗Ｒ２６の他端は−５.２Ｖと接続する。抵抗Ｒ２７の一端はＧＮＤと接続し、抵抗Ｒ２７の他端はトランジスタＴｒ４のコレクタと、コンデンサＣ４の一端と抵抗Ｒ３１の一端と接続する。コンデンサＣ４の他端はＧＮＤと接続し、トランジスタＴｒ４のベースは抵抗Ｒ２８と接続する。
【００５５】
抵抗Ｒ２８の他端は、抵抗Ｒ２９、３０の一端と、コンデンサＣ５の一端と接続し、抵抗Ｒ２９の他端は−５.２Ｖと接続し、コンデンサＣ５の他端はＧＮＤと接続し、抵抗Ｒ３０の他端はＧＮＤと接続する。抵抗Ｒ３１の他端は、アンプＩＣ５の（−）端子と抵抗Ｒ３２の一端と接続し、アンプＩＣ５の（＋）端子はＧＮＤと接続し、抵抗Ｒ３２の他端はアンプＩＣ５の出力端子と割り算器ＩＣ６のＸ１端子と接続する。
【００５６】
割り算器ＩＣ６には、駆動電圧−１５Ｖ、＋１５Ｖがパスコンを介して接続し、Ｚ１、Ｘ２、Ｙ１端子はＧＮＤと接続する。Ｙ２端子はＶＯＵＴ端子と抵抗Ｒ３３の一端と接続する。抵抗Ｒ３３の他端は、アンプＩＣ７の（−）端子と抵抗Ｒ３４の一端と接続し、アンプＩＣ７の（＋）端子はＧＮＤと接続する。抵抗Ｒ３４の他端はアンプＩＣ７の出力端子と抵抗Ｒ３５の一端と接続する。
【００５７】
抵抗Ｒ３５の他端は、アンプＩＣ８の（−）端子と抵抗Ｒ３６の一端と接続し、アンプＩＣ８の（＋）端子は抵抗Ｒ３７の可変抵抗値を得るための端子に接続する。抵抗Ｒ３７の一端はＧＮＤと接続し、抵抗Ｒ３７の他端は抵抗Ｒ３８の一端と接続し、抵抗Ｒ３８の他端は−１５Ｖと接続する。抵抗Ｒ３６の他端はアンプＩＣ８の出力端子と抵抗Ｒ３９の一端と接続する。
【００５８】
ＶＣＯ−ＩＣ９には、駆動電圧として、ＧＮＤ、−５.２Ｖが接続し、抵抗Ｒ３９の他端はＶＣＯ−ＩＣ９の入力端子と接続し、ＶＣＯ−ＩＣ９の出力端子は抵抗Ｒ４３の一端と、ＦＦ−ＩＣ１０、ＩＣ１１のクロック入力端子と接続し、抵抗Ｒ４３の他端は−５.２Ｖと接続する。
【００５９】
ＦＦ−ＩＣ１０のＤ端子は論理素子ＩＣ１２の出力端子と抵抗Ｒ４２の一端と接続し、抵抗Ｒ４２の他端は−５.２Ｖと接続する。ＦＦ−ＩＣ１０のＱＮ端子は論理素子ＩＣ１２の一端の入力端子と、抵抗Ｒ４１の一端と、ＦＦ−ＩＣ１１のＤ端子と接続する。抵抗Ｒ４０の一端は−５.２Ｖと接続し、抵抗Ｒ４０の他端は論理素子ＩＣ１２の他方の入力端子と、ＦＦ−ＩＣ１１のＱ端子と接続する。
【００６０】
ＦＦ−ＩＣ１１のＱＮ端子は同軸ケーブルＫ２の一方と接続する。同軸ケーブルＫ２の他方は、ＦＦ−ＩＣ１、ＩＣ０のクロック入力端子と、抵抗Ｒ１１の一端と接続し、抵抗Ｒ１１の他端は抵抗Ｒ１２の一端とコンデンサＣ２の一端と接続し、抵抗Ｒ１２の他端は−５.２Ｖと接続し、コンデンサＣ２の他端はＧＮＤと接続する。
【００６１】
図４〜６で示したＰＬＯ回路７に対し、伝送速度５２．８４Ｍｂ／ｓの入力データを、信号入力端子からπ相の外部クロック（ループは開いておく）で入力し、図７に示す測定系でＯＳＮＲ（Optical Signal Noise Ratio：光領域のＳ／Ｎ）を変えることにより、入力信号のＳ／Ｎを変化させて、ＰＬＯ回路７の波形を観測する。
【００６２】
図７は測定システムの構成を示す図である。ＰＰＧ（パルス・パターン・ジェネレータ）１０１、Ｅ／Ｏ１０２、光アッテネータ１０３、１１２、光カプラ１１３、光バンドパス・フィルタ１０４、Ｏ／Ｅ１０５（ＰＬＯ回路７を含む）、エラー検出器１０６、ＡＳＥ（Amplified Spontaneous Emission）光源部１１１、光スペクトラム・アナライザ１１４から構成される。なお、電気信号を伝送する箇所には同軸ケーブル、光信号を伝送する箇所には光ファイバケーブルを使用して、各構成要素を接続している。
【００６３】
ＰＰＧ１０１は、クロックと共にテストパターンの信号（ここでは５２．８４Ｍｂ／ｓ）を出力する。Ｅ／Ｏ１０２は、受信した信号を光に変換し、光アッテネータ１０３はその光を減衰させる。
【００６４】
ＡＳＥ光源部１１１は、雑音光であるＡＳＥを放射する。光アッテネータ１１２は、ＡＳＥを減衰させる。また、ＡＳＥ光を信号光のまわりに極在させるために、光バンドパスフィルタを光アッテネータ１１２の後段に設ける。光カプラ１１３は、光アッテネータ１０３からの出力光と、光アッテネータ１１２からの出力光とを結合して、光バンドパス・フィルタ１０４へ送信する。また、光カプラ１１３は、結合された光を、光スペクトラム・アナライザ１１４へ送信する。
【００６５】
光カプラ１１３の一方の光は、Ｏ／Ｅ１０５で電気信号に変換される。Ｏ／Ｅ１０５は、データと、ＰＬＯ回路７で再生されたクロックとをエラー検出器１０６へ送信し、エラー検出器１０６は、エラーレートを検出する。
【００６６】
図８はＰＬＯ回路７の検出電圧及び制御電圧の測定値を示す図である。外部よりクロックをπ相で入れて、図７で示した測定系を用いて測定した際のＰＬＯ回路７の検出電圧Ｖａ１、Ｖａ２と制御電圧Ｖａ０の測定値を示している。左の縦軸は検出電圧Ｖａ１、Ｖａ２の電圧値（ｍＶ）、右の縦軸は制御電圧Ｖａ０の電圧値（ｍＶ）であり、横軸はＯＳＮＲ（ｄＢ／ビットレート）である。
【００６７】
ＯＳＮＲがある程度良い状態（２０ｄＢ以上の範囲）の場合は、制御電圧Ｖａ０は、一定（フラット）なので、ＰＬＯ回路７は正常動作可能である。ところが、ＯＳＮＲが悪くなると（２０ｄｂ以下の範囲）、検出電圧Ｖａ１は下がり始める。また、（制御電圧Ｖａ０）＝（検出電圧Ｖａ１）÷（検出電圧Ｖａ２）の関係であるから、このとき、制御電圧Ｖａ０は上がり始める。すなわち、ＯＳＮＲが悪くなると、制御電圧Ｖａ０が一定値から上昇に向かい、ＰＬＯ回路７では同期外れ等の誤動作が生じる。
【００６８】
したがって、ＯＳＮＲが悪い状態でも正常に動作させるためには、ＯＳＮＲが悪い状態のときでも制御電圧Ｖａ０がフラットになればよい。この場合、ＯＳＮＲが２０ｄｂ以下の範囲において、検出電圧Ｖａ１を上昇させて、検出電圧Ｖａ１をフラットにするか、または検出電圧Ｖａ２を検出電圧Ｖａ１と同様な下降する曲線の形になるようにすればよい（なぜなら、制御電圧Ｖａ０は、検出電圧Ｖａ１と検出電圧Ｖａ２の割り算の結果であるから、上記のいずれか一方を実現すればよい）。
【００６９】
この場合、前者の方針よりも、後者の“検出電圧Ｖａ２を検出電圧Ｖａ１と同様な下降する曲線の形にする”方針の方が実行しやすいので、本発明では後者の方を選択して設計する。
【００７０】
ここで、ＰＬＯ回路７の観測波形について説明する。検出電圧Ｖａ１が生成される手前の差分データＢ３（図４に示した回路の論理素子ＩＣ２の出力信号に該当）と、検出電圧Ｖａ２が生成される手前の差分データＢ４（図４に示した回路の論理素子ＩＣ３の出力信号に該当）と、の波形をオシロスコープを使って観測すると、アイパターンが観測される。
【００７１】
信号に波形劣化がなければアイパターンの開口度は大きくなるが、雑音により波形が劣化すると、アイパターンの傾斜と角に丸みが生じ、また、ジッタにより時間軸にずれを生じるために、アイパターンの開口度は小さくなる。
【００７２】
差分データＢ３のアイパターンは、ＯＳＮＲが良好のときには、開口度は大きいが、ＯＳＮＲを悪くすると、開口度は小さくなる波形が観測される。また、差分データＢ４は、ＦＦ−ＩＣ１、ＩＣ０を通過したデータの論理をとったものであるから、ＯＳＮＲの状態にかかわらず、開口度が大きい波形が観測される。
【００７３】
図９〜図２３にＰＬＯ回路７の観測波形を示す。電圧のディビジョンは２００ｍＶ、時間のディビジョンは１０ｎｓである。図９〜図１３は入力データＢ１（図４に示した回路の信号入力端子から入力するデータに該当）、図１４〜図１８は差分データＢ３（論理素子ＩＣ２の出力信号）、図１９〜図２３は差分データＢ４（論理素子ＩＣ３の出力信号）のアイパターンの波形である。
【００７４】
図９〜図１３に示す入力データＢ１及び図１４〜図１８に示す差分データＢ３は、ＯＳＮＲが１６．１ｄＢから２４．２ｄＢへ良好な状態になるにつれて開口度が大きくなっていることがわかる。また、図１９〜図２３は差分データＢ４は、ＦＦを通過してきた信号なのでＳ／Ｎパラメータを含まず、ＯＳＮＲの値に依存せずに開口度は大きくなっている。
【００７５】
次に図８で示したそれぞれの電圧の曲線を式で表した場合について説明する。検出電圧Ｖａ１は、遷移率、位相差、Ｓ／Ｎの３つのパラメータを含む関数であり、検出電圧Ｖａ２は、遷移率のパラメータを含む関数である。このことを式で表現すると式（１）、式（２）のようになる。なお、式（１）中のｆ（Ｓ／Ｎ）とはＳ／Ｎ依存の関数を示している。
【００７６】
（検出電圧Ｖａ１）＝（遷移率）・（位相差）・ｆ（Ｓ／Ｎ） ・・・（１）
（検出電圧Ｖａ２）＝（遷移率）・２π ・・・（２）
このため、割り算処理後の制御電圧Ｖａ０は、式（３）となる。
【００７７】
（制御電圧Ｖａ０）＝（（位相差）・ｆ（Ｓ／Ｎ））／２π ・・・（３）
式（３）からわかるように、制御電圧Ｖａ０は、Ｓ／Ｎのパラメータを含んでいるため、Ｓ／Ｎが悪くなると、制御電圧Ｖａ０が変化し、あるＳ／Ｎに達すると同期が保てなくなり、クロックの同期外れが生じることになる。
【００７８】
ここで、式（３）から、Ｓ／Ｎに関する項を取り除くためには、式（２）にＳ／Ｎのパラメータを含ませるようにすればよい（（検出電圧Ｖａ２）∝（遷移率）・ｆ（Ｓ／Ｎ）となればよい）。
【００７９】
次に（検出電圧Ｖａ２）∝（遷移率）・ｆ（Ｓ／Ｎ）の関係を組み込んだ、本発明のＰＬＯ装置１の構成及び動作について説明する。図２４はＰＬＯ装置の構成を示す図である。ＰＬＯ装置１ａは、第１の電圧検出部１０、第２の電圧検出部２０、演算部３０、ＶＣＯ部４０（クロック発振部４０に該当）、判別器５０、ローパスフィルタ６０から構成される。
【００８０】
第１の電圧検出部１０は、ＦＦ１１（シフトデータ生成部１１に該当）、ＥＯＲ１２（第１の位相比較部１２に該当）、ローパスフィルタ１３（第１のフィルタ１３に該当）から構成され、第２の電圧検出部２０は、遅延部２１、ＥＯＲ２２（第２の位相比較部２２）、ローパスフィルタ２３（第２のフィルタ２３）から構成される。
【００８１】
各素子の接続関係を記す。判別器５０の出力は、ＦＦ１１のＤ端子と、ＥＯＲ１２の一方の入力端子と、ＥＯＲ２２の一方の端子と、遅延部２１と接続する。ＦＦ１１のＱ端子は、ＥＯＲ１２の他方の端子と接続する。ＥＯＲ１２の出力は、ローパスフィルタ１３へ入力し、ローパスフィルタ１３の出力は、演算部３０へ入力する。
【００８２】
遅延部２１からの出力は、ＥＯＲ２２の他方の入力端子と接続し、ＥＯＲ２２の出力は、ローパスフィルタ２３へ入力し、ローパスフィルタ２３の出力は、演算部３０へ入力する。演算部３０の出力は、ローパスフィルタ６０へ入力し、ローパスフィルタ６０の出力はＶＣＯ部４０へ入力し、ＶＣＯ部４０の出力は、ＦＦ１１のクロック入力端子と接続する。
【００８３】
ここで、判別器５０は、入力信号Ａ０の“０”、“１”の判別を行う。ＦＦ１１は、入力データＡ１を、１タイムスロットの半分の時間シフトさせてシフトデータＡ２を出力する。ＥＯＲ１２は、位相シフト前後の２信号間の位相差を検出して差分データＡ３を出力する。ローパスフィルタ１３は、差分データＡ３から交流成分を取り除いて直流の検出電圧Ｖ１を出力する。
【００８４】
遅延部２１は、入力データＡ１を、アナログ遅延素子（例えば、同軸ケーブル）を用いて、１タイムスロットの半分の時間（＝Ｔ０／２）シフトさせて遅延データＡ４を出力する。
【００８５】
ＥＯＲ２２は、位相シフト前後の２信号間の位相差を検出して差分データＡ５を出力する。ローパスフィルタ２３は、差分データＡ５から交流成分を取り除いて直流の検出電圧Ｖ２を出力する。
【００８６】
演算部３０は、検出電圧Ｖ１を検出電圧Ｖ２で割り算して制御電圧Ｖ０を生成する。ローパスフィルタ６０は、制御電圧Ｖ０の高周波成分を除去する。ＶＣＯ部４０は、高周波成分を除去された制御電圧Ｖ０に比例した出力周波数（ＦＦ１１の入力クロックとなる）を発振する。
【００８７】
ここで、図２のＰＬＯ回路７と図２４のＰＬＯ装置１ａを見比べてみると、ＰＬＯ装置１ａでは検出電圧Ｖ２にＳ／Ｎのパラメータを含ませるために、第２の電圧検出部２０で、フリップフロップを用いずに、アナログ遅延素子を使用して、入力データＡ１を遅延させていることがわかる。
【００８８】
すなわち、図２のＰＬＯ回路７では、フリップフロップで遅延させて、差分データＢ４を生成しているために、差分データＢ４はＳ／Ｎに依存しないデータとなっている。このことから、フリップフロップを用いずに遅延させれば、Ｓ／Ｎのパラメータを含ませることができるものとして、図２４のＰＬＯ装置１ａでは、フリップフロップを用いずにアナログ遅延素子を使用して、Ｓ／Ｎに依存した差分データＡ５を生成している。
【００８９】
次にＰＬＯ装置１ａの具体的な回路構成について説明する。図２５〜図２７はＰＬＯ装置１ａの回路構成を示す図である。図に示す回路は−５．２Ｖ〜ＧＮＤの電源電圧を基準にして、ディスクリート素子や、−０．８Ｖ〜−１．６Ｖで動作するＥＣＬ素子等で構成されている（演算増幅器及び割り算器（ＭＰＹ６３４）には−１５Ｖ、＋１５Ｖが電源電圧である）。
【００９０】
ＦＦ−ＩＣ１はＦＦ１１に該当し、論理素子ＩＣ２、ＩＣ３はそれぞれＥＯＲ１２、２２に該当する（図の場合はネガで出力しており、また後段のトランジスタＴｒ１とトランジスタＴｒ２、トランジスタＴｒ３とトランジスタＴｒ４でそれぞれレベル変換されている）。同軸ケーブルＫ１は、遅延部２１に該当し、ケーブル長は２ｍで、１０ｎｓ遅延させている（２０ｃｍで１ｎｓ遅延する）。
【００９１】
抵抗Ｒ１７、コンデンサＣ７から構成されるローパスフィルタ１３ａは、ローパスフィルタ１３に該当し、抵抗Ｒ２７、コンデンサＣ４から構成されるローパスフィルタ２３ａは、ローパスフィルタ２３に該当する（また、ローパスフィルタ１３ａ、２３ａの出力信号はアンプＩＣ４、ＩＣ５で増幅されている）。
【００９２】
割り算器ＩＣ６は演算部３０に該当し、割り算器ＩＣ６からの出力は、ローパスフィルタ６０の処理を兼ねる直流レベル変換部６０ａで直流レベルに変換されている。ＶＣＯ−ＩＣ９は、ＶＣＯ部４０に該当する（ＶＣＯ−ＩＣ９は１５５．５２ＭＨｚを発振する素子を使用したので、後段に割り算（÷３）を行う回路４０ａを設けて、５２．８４Ｍｂ／ｓの再生クロックＣＫを出力している）。
【００９３】
各素子の接続関係を記す。抵抗Ｒ１の一端はＧＮＤに、抵抗Ｒ１の他端は信号入力端子とコンデンサＣ１の一端と接続する。抵抗Ｒ２の一端はＧＮＤに接続する。コンデンサＣ１の他端は、抵抗Ｒ２の他端と、抵抗Ｒ４の一端と、論理素子ＩＣｂの入力と接続する。論理素子ＩＣｂの出力は、論理素子ＩＣ２の一方の入力端子と、ＦＦ−ＩＣ１のＤ端子と、論理素子ＩＣ３の一方の入力端子と、同軸ケーブルＫ１の一方と接続する。抵抗Ｒ４の他端は抵抗Ｒ５の一端と接続し、抵抗Ｒ５の他端は−５．２Ｖと接続する。ＦＦ−ＩＣ１のＱ端子は、論理素子ＩＣ２の他方の入力端子と、抵抗Ｒ７の一端と接続し、抵抗Ｒ７の他端は−５.２Ｖと接続する。
【００９４】
同軸ケーブルＫ１の他方は抵抗Ｒ９の一端と、論理素子ＩＣ３の他方の入力端子と接続し、抵抗Ｒ９の他端は抵抗Ｒ１０の一端と、コンデンサＣ６の一端と接続し、抵抗Ｒ１０の他端は−５.２Ｖと接続し、コンデンサＣ６の他端はＧＮＤと接続する。
【００９５】
論理素子ＩＣ２の出力端子は、抵抗Ｒ１３、Ｒ１４の一端と接続し、論理素子ＩＣ３の出力端子は、抵抗Ｒ２３、Ｒ２４の一端と接続する。抵抗Ｒ１３の他端は−５.２Ｖと接続し、抵抗Ｒ１４の他端は、トランジスタＴｒ１のベースと接続する。抵抗Ｒ１５の一端はＧＮＤと接続し、抵抗Ｒ１５の他端はトランジスタＴｒ１のコレクタと接続する。トランジスタＴｒ１のエミッタは抵抗Ｒ１６の一端と、トランジスタＴｒ２のエミッタと接続し、抵抗Ｒ１６の他端は−５.２Ｖと接続する。抵抗Ｒ１７の一端はＧＮＤと接続し、抵抗Ｒ１７の他端はトランジスタＴｒ２のコレクタと、コンデンサＣ７の一端と抵抗Ｒ２１の一端と接続する。コンデンサＣ７の他端はＧＮＤと接続し、トランジスタＴｒ２のベースは抵抗Ｒ１８と接続する。
【００９６】
抵抗Ｒ１８の他端は、抵抗Ｒ１９、２０の一端と、コンデンサＣ３の一端と接続し、抵抗Ｒ１９の他端は−５.２Ｖと接続し、コンデンサＣ３の他端はＧＮＤと接続し、抵抗Ｒ２０の他端はＧＮＤと接続する。抵抗Ｒ２１の他端は、アンプＩＣ４の（−）端子と抵抗Ｒ２２の一端と接続し、アンプＩＣ４の（＋）端子はＧＮＤと接続し、抵抗Ｒ２２の他端はアンプＩＣ４の出力端子と割り算器ＩＣ６のＺ２端子と接続する。
【００９７】
抵抗Ｒ２３の他端は−５.２Ｖと接続し、抵抗Ｒ２４の他端は、トランジスタＴｒ３のベースと接続する。抵抗Ｒ２５の一端はＧＮＤと接続し、抵抗Ｒ２５の他端はトランジスタＴｒ３のコレクタと接続する。トランジスタＴｒ３のエミッタは抵抗Ｒ２６の一端と、トランジスタＴｒ４のエミッタと接続し、抵抗Ｒ２６の他端は−５.２Ｖと接続する。抵抗Ｒ２７の一端はＧＮＤと接続し、抵抗Ｒ２７の他端はトランジスタＴｒ４のコレクタと、コンデンサＣ４の一端と抵抗Ｒ３１の一端と接続する。コンデンサＣ４の他端はＧＮＤと接続し、トランジスタＴｒ４のベースは抵抗Ｒ２８と接続する。
【００９８】
抵抗Ｒ２８の他端は、抵抗Ｒ２９、３０の一端と、コンデンサＣ５の一端と接続し、抵抗Ｒ２９の他端は−５.２Ｖと接続し、コンデンサＣ５の他端はＧＮＤと接続し、抵抗Ｒ３０の他端はＧＮＤと接続する。抵抗Ｒ３１の他端は、アンプＩＣ５の（−）端子と抵抗Ｒ３２の一端と接続し、アンプＩＣ５の（＋）端子はＧＮＤと接続し、抵抗Ｒ３２の他端はアンプＩＣ５の出力端子と割り算器ＩＣ６のＸ１端子と接続する。
【００９９】
割り算器ＩＣ６には、駆動電圧−１５Ｖ、＋１５Ｖがパスコンを介して接続し、Ｚ１、Ｘ２、Ｙ１端子はＧＮＤと接続する。Ｙ２端子はＶＯＵＴ端子と抵抗Ｒ３３の一端と接続する。抵抗Ｒ３３の他端は、アンプＩＣ７の（−）端子と抵抗Ｒ３４の一端と接続し、アンプＩＣ７の（＋）端子はＧＮＤと接続する。抵抗Ｒ３４の他端はアンプＩＣ７の出力端子と抵抗Ｒ３５の一端と接続する。
【０１００】
抵抗Ｒ３５の他端は、アンプＩＣ８の（−）端子と抵抗Ｒ３６の一端と接続し、アンプＩＣ８の（＋）端子は抵抗Ｒ３７の可変抵抗値を得るための端子に接続する。抵抗Ｒ３７の一端はＧＮＤと接続し、抵抗Ｒ３７の他端は抵抗Ｒ３８の一端と接続し、抵抗Ｒ３８の他端は−１５Ｖと接続する。抵抗Ｒ３６の他端はアンプＩＣ８の出力端子と抵抗Ｒ３９の一端と接続する。
【０１０１】
ＶＣＯ−ＩＣ９には、駆動電圧として、ＧＮＤ、−５.２Ｖが接続し、抵抗Ｒ３９の他端はＶＣＯ−ＩＣ９の入力端子と接続し、ＶＣＯ−ＩＣ９の出力端子は抵抗Ｒ４３の一端と、ＦＦ−ＩＣ１０、ＩＣ１１のクロック入力端子と接続し、抵抗Ｒ４３の他端は−５.２Ｖと接続する。
【０１０２】
ＦＦ−ＩＣ１０のＤ端子は論理素子ＩＣ１２の出力端子と抵抗Ｒ４２の一端と接続し、抵抗Ｒ４２の他端は−５.２Ｖと接続する。ＦＦ−ＩＣ１０のＱＮ端子は論理素子ＩＣ１２の一端の入力端子と、抵抗Ｒ４１の一端と、ＦＦ−ＩＣ１１のＤ端子と接続する。抵抗Ｒ４０の一端は−５.２Ｖと接続し、抵抗Ｒ４０の他端は論理素子ＩＣ１２の他方の入力端子と、ＦＦ−ＩＣ１１のＱ端子と接続する。
【０１０３】
ＦＦ−ＩＣ１１のＱＮ端子は同軸ケーブルＫ２の一方と接続する。同軸ケーブルＫ２の他方は、ＦＦ−ＩＣ１のクロック入力端子と、抵抗Ｒ１１の一端と接続し、抵抗Ｒ１１の他端は抵抗Ｒ１２の一端とコンデンサＣ２の一端と接続し、抵抗Ｒ１２の他端は−５.２Ｖと接続し、コンデンサＣ２の他端はＧＮＤと接続する。
【０１０４】
図２８はＰＬＯ装置１ａの検出電圧及び制御電圧の測定値を示す図である。図７で示した測定系を用いて測定した際のＰＬＯ装置１ａの検出電圧Ｖ１、Ｖ２と制御電圧Ｖ０の測定値を示している。左の縦軸は検出電圧Ｖ１、Ｖ２の電圧値（ｍＶ）、右の縦軸は制御電圧Ｖ０の電圧値（ｍＶ）であり、横軸はＯＳＮＲ（ｄＢ／ビットレート）である。入力データをπ相で入力し、ＯＳＮＲを変えることにより、入力信号のＳ／Ｎを変化させて、ＰＬＯ装置１ａの波形を観測する。
【０１０５】
図に示すように、検出電圧Ｖ２は、ＯＳＮＲが２０ｄＢ以下の範囲で、検出電圧Ｖ１と同様な下降する曲線の形になっている。また、差分データＡ５（図２５に示した回路の論理素子ＩＣ３の出力信号に該当）は、式（１）で位相差φをπ固定にした波形が出力されるから、検出電圧Ｖ２を式で表すと式（４）となる。
【０１０６】
（検出電圧Ｖ２）＝（遷移率）・π・ｆ（Ｓ／Ｎ） ・・・（４）
このように、検出電圧Ｖ２に遷移率だけでなくＳ／Ｎのパラメータも含ませることができたので、検出電圧Ｖ１を検出電圧Ｖ２で割り算した結果である制御電圧Ｖ０には、遷移率とＳ／Ｎのパラメータが取り除かれることになる。したがって、低Ｓ／Ｎ状態のときでもクロック位相変化や同期外れといった誤動作を防止することができる。
【０１０７】
ここで、ＰＬＯ装置１ａの観測波形について説明する。検出電圧Ｖ１が生成される手前の差分データＡ３（図２５に示した回路の論理素子ＩＣ２の出力信号に該当）と、検出電圧Ｖ２が生成される手前の差分データＡ５（論理素子ＩＣ３の出力信号）と、の波形をオシロスコープを使って観測する。
【０１０８】
差分データＡ３のアイパターンは、ＯＳＮＲが良好のときには、開口度は大きいが、ＯＳＮＲを悪くすると、開口度は小さくなる波形が観測される。また、差分データＡ５は、フリップフロップを用いずにアナログ遅延素子（図２５に示した回路の同軸ケーブルＫ１に該当）で遅延したデータにもとづくものであるから、差分データＡ３と同様に、ＯＳＮＲが良好のときには、開口度は大きいが、ＯＳＮＲを悪くすると、開口度は小さくなる波形が観測される。
【０１０９】
図２９〜図３３にＰＬＯ装置１ａの観測波形を示す。電圧のディビジョンは５００ｍＶ、時間のディビジョンは１０ｎｓであり、差分データＡ５（論理素子ＩＣ３の出力信号）のアイパターンの波形を示している。図２９〜図３３に示すように、差分データＡ５は、ＯＳＮＲの値に応じて開口度も変化していることがわかる（図１９〜図２３で示した差分データＢ４のアイパターンとは異なり、本発明のＰＬＯ装置１ａの差分データＡ５には、Ｓ／Ｎのパラメータを含ませたから）。
【０１１０】
一方、ＰＬＯ装置１ａを用いた場合、ループを閉じた状態（ＶＣＯ部４０からの再生クロックＣＫをＦＦ１１（図２５のＦＦ−ＩＣ１）に入力する状態）で、１×１０-1の誤り率までクロック同期が取れることを確認した。図３４はＯＳＮＲを変化させた場合のＱ値を示す図である。縦軸はＱ（ｄＢ）、横軸はＯＳＮＲ（ｄＢ／ビットレート）である。ＰＬＯ装置１ａを用いてＯＳＮＲを変化させた場合のＱ値を示している。
【０１１１】
図３５はＱ値とエラーレートの換算表を示す図である。縦軸は誤り率、横軸はＱ（ｄＢ）を示している。図３４に示す測定結果から、ＯＳＮＲ＝１６のときに、Ｑ＝３であり、これは図３５から誤り率＝１×１０-1である。
【０１１２】
なお、Ｑ値とエラーレートＰｅの関係は、以下の式（５）のようになり（ｅｒｆｃは、誤差関数（ｅｒｆ）の補数（complimentaly）である）、式（５）に対して、Ｑを指数表示してグラフにしたものが図３５である。
【０１１３】
【数１】
次にＰＬＯ装置１ａの変形例について説明する。図３６はＰＬＯ装置１ａの変形例を示す図である。変形例であるＰＬＯ装置１ｂは、演算部３０−１において、検出電圧Ｖ１から検出電圧２を減算して制御電圧Ｖ０を生成する。なお、その他の構成については、ＰＬＯ装置１ａと同じなので説明は省略する。
【０１１５】
以上説明したように、本発明のＰＬＯ装置１は、小さな回路規模で、遷移率及びＳ／Ｎのパラメータに依存しない制御電圧Ｖ０を生成することを実現した。これにより、低Ｓ／Ｎ状態のときでも正常に動作することが可能になる。したがって、高性能のＦＥＣを用いる伝送システムに適用することができ、高品質な通信を実現することが可能になる。
【０１１６】
次に本発明のＰＬＯ装置１を適用した応用装置について説明する。図３７は光受信装置を示す図である。光信号の受信を行う光受信装置２００は、ＰＬＯ部２０１（ＰＬＯ装置１ａに該当）、フォトダイオード２０２、バッファ２０３、識別・再生部２０４から構成される。識別・再生部２０４は、判別器２０４ａ、ＦＦ２０４ｂを含む。
【０１１７】
フォトダイオード２０２は、光信号を電気信号に変換する。ＰＬＯ部２０１は電気信号からクロックを再生する。判別器２０４ａは、バッファ２０３を介して送信された電気信号の“０”、“１”の判別を行い、ＦＦ２０４ｂは、再生クロックで判別器２０４ａからの出力信号を識別する。
【０１１８】
図３８はクロックデータリカバリ装置を示す図である。入力したデータから、タイミング情報であるクロックを抽出してデータ再生を行うクロックデータリカバリ装置（ＣＤＲ装置）３００は、ＰＬＯ部３０１（ＰＬＯ装置１ａに該当）、識別・再生部３０２、バッファ３０３から構成される。識別・再生部３０２は、判別器３０２ａ、ＦＦ３０２ｂを含む。
【０１１９】
ＰＬＯ部３０１はアナログデータからクロックを再生する。再生クロックは、ＦＦ３０２ｂへ送信され、またバッファ３０３を介して外部へ出力される。判別器３０２ａは、アナログデータの“０”、“１”の判別を行い、ＦＦ３０２ｂは、再生クロックで判別器３０２ａからの出力信号を識別する。
【０１２０】
図３９はＳ／Ｐ機能を付加したＣＤＲ装置を示す図である。ＣＤＲ装置３００−１は、ＣＤＲ装置３００にＳ／Ｐ機能を付加したものである（１６パラレルの場合を示している）。ＣＤＲ装置３００−１は、ＰＬＯ部３０１、識別・再生部３０２、シフトレジスタ（１６段）３０４、ＦＦ３０５、分周回路（１／１６）３０６から構成される。
【０１２１】
ＰＬＯ部３０１はアナログデータからクロックを再生する。再生クロックは、ＦＦ３０２ｂ、シフトレジスタ３０４へ送信される。判別器３０２ａは、アナログデータの“０”、“１”の判別を行い、ＦＦ３０２ｂは、再生クロックで判別器３０２ａからの出力信号を識別する。
【０１２２】
シフトレジスタ３０４は、再生クロックを受信して、判別器３０２ａからの出力データを１６パラレルにし、ＦＦ３０５は分周回路（１／１６）３０６からの分周クロック（再生クロックを１／１６にしたもの）より、１６パラレルデータを識別して出力する。
【０１２３】
図４０はＦＥＣデコーダを示す図である。入力データの誤り訂正処理を行うＦＥＣデコーダ４００は、図３９で上述したＣＤＲ装置３００−１とＦＥＣ部４０１から構成される。ＦＥＣ部４０１は、ＣＤＲ装置３００−１から出力される１６パラレルデータと１／１６クロックを受信し、データの誤り訂正を行う。
【０１２４】
なお、本発明のＰＬＯ装置１は、低Ｓ／Ｎ状態でも正常に動作可能であるため、上記で説明した応用装置以外にも、帯域変換を行うトランスポンダや、測定装置、観測装置等、多様な分野に適用することが可能である。
【０１２５】
以上説明したように、本発明のＰＬＯ装置は、第１の電圧検出部に対し、入力データと、入力データを再生クロックでシフトしたシフトデータとによる第１の差分データに関する第１の検出電圧を生成し、第２の電圧検出部に対し、入力データと、入力データを１タイムスロットの半分の時間遅延させた遅延データとによる第２の差分データに関する第２の検出電圧を生成する。そして、第１の検出電圧を第２の検出電圧で割り算して制御電圧を生成し、制御電圧にもとづいて再生クロックを出力する構成とした。これにより、遷移率及びＳ／Ｎのパラメータを取り除くことができるので、高精度、高品質なクロック再生を行うことが可能になる。
【０１２６】
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【図面の簡単な説明】
図１は、本発明のＰＬＯ装置の原理図である。
図２は、ＰＬＯ回路の概略構成を示す図である。
図３は、ＰＬＯ回路の動作を示すタイムチャートである。
図４は、ＰＬＯ回路の構成を示す図である。
図５は、ＰＬＯ回路の構成を示す図である。
図６は、ＰＬＯ回路の構成を示す図である。
図７は、測定システムの構成を示す図である。
図８は、ＰＬＯ回路の検出電圧及び制御電圧の測定値を示す図である。
図９は、ＰＬＯ回路の観測波形を示す図である。
図１０は、ＰＬＯ回路の観測波形を示す図である。
図１１は、ＰＬＯ回路の観測波形を示す図である。
図１２は、ＰＬＯ回路の観測波形を示す図である。
図１３は、ＰＬＯ回路の観測波形を示す図である。
図１４は、ＰＬＯ回路の観測波形を示す図である。
図１５は、ＰＬＯ回路の観測波形を示す図である。
図１６は、ＰＬＯ回路の観測波形を示す図である。
図１７は、ＰＬＯ回路の観測波形を示す図である。
図１８は、ＰＬＯ回路の観測波形を示す図である。
図１９は、ＰＬＯ回路の観測波形を示す図である。
図２０は、ＰＬＯ回路の観測波形を示す図である。
図２１は、ＰＬＯ回路の観測波形を示す図である。
図２２は、ＰＬＯ回路の観測波形を示す図である。
図２３は、ＰＬＯ回路の観測波形を示す図である。
図２４は、ＰＬＯ装置の回路構成を示す図である。
図２５は、ＰＬＯ装置の回路構成を示す図である。
図２６は、ＰＬＯ装置の回路構成を示す図である。
図２７は、ＰＬＯ装置の構成を示す図である。
図２８は、ＰＬＯ装置の検出電圧及び制御電圧の測定値を示す図である。
図２９は、ＰＬＯ装置の観測波形を示す図である。
図３０は、ＰＬＯ装置の観測波形を示す図である。
図３１は、ＰＬＯ装置の観測波形を示す図である。
図３２は、ＰＬＯ装置の観測波形を示す図である。
図３３は、ＰＬＯ装置の観測波形を示す図である。
図３４は、ＯＳＮＲを変化させた場合のＱ値を示す図である。
図３５は、Ｑ値とエラーレートの換算表を示す図である。
図３６は、ＰＬＯ装置の変形例を示す図である。
図３７は、光受信装置を示す図である。
図３８は、クロックデータリカバリ装置を示す図である。
図３９は、Ｓ／Ｐ機能を付加したＣＤＲ装置を示す図である。
図４０は、ＦＥＣデコーダを示す図である。
図４１は、従来のＰＬＯ回路の構成を示す図である。
図４２は、ＰＬＯ回路の動作を示すタイムチャートである。
図４３は、制御電圧と位相差の関係を示す図である。
図４４は、クロック位相変化及び同期外れが生じる様子を示す図である。
Claims (5)
- 入力信号からクロックの再生を行うＰＬＯ装置において、
入力データを再生クロックでシフトしてシフトデータを生成するシフトデータ生成部と、前記入力データと前記シフトデータとの位相比較を行って、第１の差分データを出力する第１の位相比較部と、前記第１の差分データから交流成分を除去して、前記入力データと前記シフトデータとの位相差のパラメータを含み、かつ遷移率及びＳ／Ｎのパラメータを含む第１の検出電圧を出力する第１のフィルタと、から構成される第１の電圧検出部と、
前記入力データに対し、１タイムスロットの半分の時間をアナログ遅延素子により遅延させることで、Ｓ／Ｎのパラメータを含む遅延データを出力する遅延部と、前記入力データと前記遅延データとの位相比較を行って、第２の差分データを出力する第２の位相比較部と、前記第２の差分データから交流成分を除去して、遷移率及びＳ／Ｎのパラメータを含む第２の検出電圧を出力する第２のフィルタと、から構成される第２の電圧検出部と、
前記第１の検出電圧を前記第２の検出電圧で割り算して、遷移率及びＳ／Ｎのパラメータを除去し、遷移率及びＳ／Ｎのパラメータに依存しない制御電圧を生成する演算部と、
前記制御電圧にもとづいて発振周波数を変えて、前記再生クロックを出力するクロック発振部と、
を有することを特徴とするＰＬＯ装置。 - 光信号の受信を行う光受信装置において、
光信号を電気信号に変換する光／電気変換部と、
前記電気信号である入力データを再生クロックでシフトしてシフトデータを生成するシフトデータ生成部と、前記入力データと前記シフトデータとの位相比較を行って、第１の差分データを出力する第１の位相比較部と、前記第１の差分データから交流成分を除去して、前記入力データと前記シフトデータとの位相差のパラメータを含み、かつ遷移率及びＳ／Ｎのパラメータを含む第１の検出電圧を出力する第１のフィルタと、から構成される第１の電圧検出部と、前記入力データに対し、１タイムスロットの半分の時間をアナログ遅延素子により遅延させることで、Ｓ／Ｎのパラメータを含む遅延データを出力する遅延部と、前記入力データと前記遅延データとの位相比較を行って、第２の差分データを出力する第２の位相比較部と、前記第２の差分データから交流成分を除去して、遷移率及びＳ／Ｎのパラメータを含む第２の検出電圧を出力する第２のフィルタと、から構成される第２の電圧検出部と、前記第１の検出電圧を前記第２の検出電圧で割り算して、遷移率及びＳ／Ｎのパラメータを除去し、遷移率及びＳ／Ｎのパラメータに依存しない制御電圧を生成する演算部と、前記制御電圧にもとづいて発振周波数を変えて、前記再生クロックを出力するクロック発振部と、から構成されるＰＬＯ部と、
前記再生クロックにもとづいて、前記電気信号のデータ情報を識別・再生する識別・再生部と、
を有することを特徴とする光受信装置。 - 入力データから、タイミング情報であるクロックを抽出してデータ再生を行うクロックデータリカバリ装置において、
入力データを再生クロックでシフトしてシフトデータを生成するシフトデータ生成部と、前記入力データと前記シフトデータとの位相比較を行って、第１の差分データを出力する第１の位相比較部と、前記第１の差分データから交流成分を除去して、前記入力データと前記シフトデータとの位相差のパラメータを含み、かつ遷移率及びＳ／Ｎのパラメータを含む第１の検出電圧を出力する第１のフィルタと、から構成される第１の電圧検出部と、前記入力データに対し、１タイムスロットの半分の時間をアナログ遅延素子により遅延させることで、Ｓ／Ｎのパラメータを含む遅延データを出力する遅延部と、前記入力データと前記遅延データとの位相比較を行って、第２の差分データを出力する第２の位相比較部と、前記第２の差分データから交流成分を除去して、遷移率及びＳ／Ｎのパラメータを含む第２の検出電圧を出力する第２のフィルタと、から構成される第２の電圧検出部と、前記第１の検出電圧を前記第２の検出電圧で割り算して、遷移率及びＳ／Ｎのパラメータ を除去し、遷移率及びＳ／Ｎのパラメータに依存しない制御電圧を生成する演算部と、前記制御電圧にもとづいて発振周波数を変えて、前記再生クロックを出力するクロック発振部と、から構成されるＰＬＯ部と、
前記再生クロックにもとづいて、前記入力データを識別・再生する識別・再生部と、
を有することを特徴とするクロックデータリカバリ装置。 - 入力データの誤り訂正処理を行うＦＥＣデコーダにおいて、
入力データを再生クロックでシフトしてシフトデータを生成するシフトデータ生成部と、前記入力データと前記シフトデータとの位相比較を行って、第１の差分データを出力する第１の位相比較部と、前記第１の差分データから交流成分を除去して、前記入力データと前記シフトデータとの位相差のパラメータを含み、かつ遷移率及びＳ／Ｎのパラメータを含む第１の検出電圧を出力する第１のフィルタと、から構成される第１の電圧検出部と、前記入力データに対し、１タイムスロットの半分の時間をアナログ遅延素子により遅延させることで、Ｓ／Ｎのパラメータを含む遅延データを出力する遅延部と、前記入力データと前記遅延データとの位相比較を行って、第２の差分データを出力する第２の位相比較部と、前記第２の差分データから交流成分を除去して、遷移率及びＳ／Ｎのパラメータを含む第２の検出電圧を出力する第２のフィルタと、から構成される第２の電圧検出部と、前記第１の検出電圧を前記第２の検出電圧で割り算して、遷移率及びＳ／Ｎのパラメータを除去し、遷移率及びＳ／Ｎのパラメータに依存しない制御電圧を生成する演算部と、前記制御電圧にもとづいて発振周波数を変えて、前記再生クロックを出力するクロック発振部と、から構成されるＰＬＯ部と、前記再生クロックにもとづいて、前記入力データを識別・再生する識別・再生部と、から構成されるクロックデータリカバリ部と、
識別・再生されたデータの誤り訂正処理を行うＦＥＣ部と、
を有することを特徴とするＦＥＣデコーダ。 - 入力信号からクロックの再生を行う位相同期ループ方法において、
入力データを再生クロックでシフトしてシフトデータを生成し、
前記入力データと前記シフトデータとの位相比較を行って、第１の差分データを生成し、
前記第１の差分データから交流成分を除去して、前記入力データと前記シフトデータとの位相差のパラメータを含み、かつ遷移率及びＳ／Ｎのパラメータを含む第１の検出電圧を生成し、
前記入力データに対し、１タイムスロットの半分の時間をアナログ遅延素子により遅延させることで、Ｓ／Ｎのパラメータを含む遅延データを生成し、
前記入力データと前記遅延データとの位相比較を行って、第２の差分データを生成し、
前記第２の差分データから交流成分を除去して、遷移率及びＳ／Ｎのパラメータを含む第２の検出電圧を生成し、
前記第１の検出電圧を前記第２の検出電圧で割り算して、遷移率及びＳ／Ｎのパラメータを除去し、遷移率及びＳ／Ｎのパラメータに依存しない制御電圧を生成し、
遷移率及びＳ／Ｎのパラメータに依存しない前記制御電圧にもとづいて発振周波数を変えて、前記再生クロックを生成することを特徴とする位相同期ループ方法。
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