JP2002094494A - クロック回復回路 - Google Patents
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- RGNPBRKPHBKNKX-UHFFFAOYSA-N hexaflumuron Chemical compound C1=C(Cl)C(OC(F)(F)C(F)F)=C(Cl)C=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F RGNPBRKPHBKNKX-UHFFFAOYSA-N 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
- H03L7/0996—Selecting a signal among the plurality of phase-shifted signals produced by the ring oscillator
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- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 デジタル・データ信号からグリッチを発生し
ないで瞬時の自動追跡でクロック信号を回復させる。 【解決手段】 PLL12及びVCO14は、入力デジタル・デー
タ信号の周波数にほぼ等しい周波数で１対の直角位相ク
ロック信号P1,P2を発生する。フリップ・フロップ18,20
は、入力デジタル・データ信号の遷移に応じて１対の直
角位相クロック信号をサンプリングして、位相コード信
号Q1,Q2を発生する。クロック位相選択器16は、これら
位相コード信号に応じて１対の直角位相クロック信号か
ら得た４つのクロック位相P1-P4の１つを回復クロック
信号Ｃとして選択する。
ないで瞬時の自動追跡でクロック信号を回復させる。 【解決手段】 PLL12及びVCO14は、入力デジタル・デー
タ信号の周波数にほぼ等しい周波数で１対の直角位相ク
ロック信号P1,P2を発生する。フリップ・フロップ18,20
は、入力デジタル・データ信号の遷移に応じて１対の直
角位相クロック信号をサンプリングして、位相コード信
号Q1,Q2を発生する。クロック位相選択器16は、これら
位相コード信号に応じて１対の直角位相クロック信号か
ら得た４つのクロック位相P1-P4の１つを回復クロック
信号Ｃとして選択する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、デジタル
・データ信号からのクロック情報の回復に関し、特に、
グリッチを発生しないで瞬時の自動追跡でクロックを回
復できるビット・レート・アジル・クロック（bit rate
agile clock）の回復回路及び方法に関する。なお、ア
ジルとは、迅速という意味であり、ビット・レート・ア
ジル・クロックとは、迅速に回復させたビット・レート
のクロック信号という意味である。
・データ信号からのクロック情報の回復に関し、特に、
グリッチを発生しないで瞬時の自動追跡でクロックを回
復できるビット・レート・アジル・クロック（bit rate
agile clock）の回復回路及び方法に関する。なお、ア
ジルとは、迅速という意味であり、ビット・レート・ア
ジル・クロックとは、迅速に回復させたビット・レート
のクロック信号という意味である。
【０００２】
【従来の技術】従来の狭帯域のクロック回復回路には、
ＬＣタンク回路、ＳＡＷ（表面弾性波）フィルタ、位相
拘束ループ（ＰＬＬ）などを用いており、この拘束（ロ
ック）による本質的な制限を受けた。すなわち、入力デ
ータ・レートに比較すると、安定状態の動作になるまで
が遅かった。この点は、位相の揃ったデータが連続的に
流れている従来のデジタル・リンクにおいては、問題が
なかった。しかし、受動光ネットワークなどの最新の電
気通信システムにおけるようにデータが非同期パケット
で到着する場合には、位相拘束に長時間がかかると、伝
送効率に重大な問題が生じる。
ＬＣタンク回路、ＳＡＷ（表面弾性波）フィルタ、位相
拘束ループ（ＰＬＬ）などを用いており、この拘束（ロ
ック）による本質的な制限を受けた。すなわち、入力デ
ータ・レートに比較すると、安定状態の動作になるまで
が遅かった。この点は、位相の揃ったデータが連続的に
流れている従来のデジタル・リンクにおいては、問題が
なかった。しかし、受動光ネットワークなどの最新の電
気通信システムにおけるようにデータが非同期パケット
で到着する場合には、位相拘束に長時間がかかると、伝
送効率に重大な問題が生じる。
【０００３】位相拘束されたクロックを高速に回復させ
る初期の解決方法は、アナログＰＬＬを基にしていた
（例えば、１９８３年２月に発行されたＩＥＥＥのＩＳ
ＳＣＣの技術論文要約の第７０〜７１ページに記載され
たA.G.Bell及びG.Borrielloの「単一チップＮＭＯＳイ
サーネット制御器」に記載されている）。しかし、これ
らアナログＰＬＬを基にした回路では、典型的には５〜
１５ビットのわずかなプリアンブルや、マンチェスタ符
号の如き帯域幅を狭くさせるライン・コード化が依然必
要であった。別の統合した解決方法は、オーバーサンプ
リングによるアナログ／デジタルのアプローチである
（例えば、１９９０年２月に発行されたＩＥＥＥのＩＳ
ＳＣＣの技術論文要約の第１０４〜１０５ページに記載
されたB.Kim、D.N.Helman及びR.R.Grayの「２μｍＣＭ
ＯＳにおける３０ＭＨｚの高速アナログ／デジタルＰＬ
Ｌ」に記載されている）。これら回路は、非ゼロ復帰
（ＮＲＺ）データや、非常に小さなプリアンブル又はプ
リアンブルなしでも動作するように設計できた。しか
し、非常に多くの高速デジタル回路が必要であると共
に、ラッチ回路の準安定状態の如き微妙な問題により、
このアプローチは、ギガヘルツ・レンジの高周波におい
て非常に困難であった。また、この回路は、大形で、消
費電力が大きくなりやすかった。これら固有の問題の大
部分は、例えば、１９９２年１１月５日に発行されたエ
レクトロニクス・レターVol.28,No.23の第２１２７〜２
１３０ページに記載されたM.Banu及びA.E.Dunlopの「瞬
間的な拘束による６６０Ｍｂ／ｓのＣＭＯＳクロック回
復回路」に提案されているクロック回復方法により避け
ることができた。位相拘束は、オーバーサンプリングを
行うことなく、第１データ遷移で瞬間的に達成でき、低
電力及び／又は高周波数動作に適した。
る初期の解決方法は、アナログＰＬＬを基にしていた
（例えば、１９８３年２月に発行されたＩＥＥＥのＩＳ
ＳＣＣの技術論文要約の第７０〜７１ページに記載され
たA.G.Bell及びG.Borrielloの「単一チップＮＭＯＳイ
サーネット制御器」に記載されている）。しかし、これ
らアナログＰＬＬを基にした回路では、典型的には５〜
１５ビットのわずかなプリアンブルや、マンチェスタ符
号の如き帯域幅を狭くさせるライン・コード化が依然必
要であった。別の統合した解決方法は、オーバーサンプ
リングによるアナログ／デジタルのアプローチである
（例えば、１９９０年２月に発行されたＩＥＥＥのＩＳ
ＳＣＣの技術論文要約の第１０４〜１０５ページに記載
されたB.Kim、D.N.Helman及びR.R.Grayの「２μｍＣＭ
ＯＳにおける３０ＭＨｚの高速アナログ／デジタルＰＬ
Ｌ」に記載されている）。これら回路は、非ゼロ復帰
（ＮＲＺ）データや、非常に小さなプリアンブル又はプ
リアンブルなしでも動作するように設計できた。しか
し、非常に多くの高速デジタル回路が必要であると共
に、ラッチ回路の準安定状態の如き微妙な問題により、
このアプローチは、ギガヘルツ・レンジの高周波におい
て非常に困難であった。また、この回路は、大形で、消
費電力が大きくなりやすかった。これら固有の問題の大
部分は、例えば、１９９２年１１月５日に発行されたエ
レクトロニクス・レターVol.28,No.23の第２１２７〜２
１３０ページに記載されたM.Banu及びA.E.Dunlopの「瞬
間的な拘束による６６０Ｍｂ／ｓのＣＭＯＳクロック回
復回路」に提案されているクロック回復方法により避け
ることができた。位相拘束は、オーバーサンプリングを
行うことなく、第１データ遷移で瞬間的に達成でき、低
電力及び／又は高周波数動作に適した。
【０００４】Banu及びDunlopが提案した方法は、３個の
マッチングしたゲート電圧制御（ゲートされた電圧によ
る制御）発振器を用いるが、その内の２個の発振器は、
データ遷移によりゼロ位相での開始及び終了が交互に制
御され、第３の発振器は、自励が可能である。第３の発
振器の出力信号を従来の電荷ポンプＰＬＬに供給して、
その位相を局部基準信号に位相拘束した。同じ制御電圧
を３個の発振器の総てに供給するので、最初の２個の発
振器の出力周波数は、総ての処理及び温度状態に対し
て、わずかであるが有限のマッチング・エラー内で、基
準周波数と正確な関係にあった。この間接周波数同調技
術は、連続的に動作するが、任意に特定時点における最
初の２個の発振器のオン／オフ状態によって影響されな
かった。連続的な周波数同調と、データ遷移でのトリガ
によるゼロ位相開始との組合せは、クロックを瞬間的に
再生するのに充分であった。実際のデータ・レートに対
する周波数ミスマッチングによる最初の２個の発振器の
遷移の間で累積された位相エラーは、これら発振器が停
止するたびに破棄された。この技術の開放ループでの性
質は、位相拘束が非常に迅速であるが、クロックは、入
力信号のデューティ・サイクル歪の如きデータ遷移の総
てのタイミング・エラーを受け継いだ。入力遷移密度を
効果的に半分にする点を犠牲にして、オプションの２分
割を用いることにより、上昇又は下降の遷移のみでこれ
ら発振器がトリガされることを確実にした。より重大な
データ・タイミング・エラーは、位相ノイズ又はジッタ
によるものであった。柔軟性のある記憶装置をクロック
回復回路に追加して、ノイズのあるデータを明瞭な局部
クロックによりＦＩＦＯに入力し、読み出した。
マッチングしたゲート電圧制御（ゲートされた電圧によ
る制御）発振器を用いるが、その内の２個の発振器は、
データ遷移によりゼロ位相での開始及び終了が交互に制
御され、第３の発振器は、自励が可能である。第３の発
振器の出力信号を従来の電荷ポンプＰＬＬに供給して、
その位相を局部基準信号に位相拘束した。同じ制御電圧
を３個の発振器の総てに供給するので、最初の２個の発
振器の出力周波数は、総ての処理及び温度状態に対し
て、わずかであるが有限のマッチング・エラー内で、基
準周波数と正確な関係にあった。この間接周波数同調技
術は、連続的に動作するが、任意に特定時点における最
初の２個の発振器のオン／オフ状態によって影響されな
かった。連続的な周波数同調と、データ遷移でのトリガ
によるゼロ位相開始との組合せは、クロックを瞬間的に
再生するのに充分であった。実際のデータ・レートに対
する周波数ミスマッチングによる最初の２個の発振器の
遷移の間で累積された位相エラーは、これら発振器が停
止するたびに破棄された。この技術の開放ループでの性
質は、位相拘束が非常に迅速であるが、クロックは、入
力信号のデューティ・サイクル歪の如きデータ遷移の総
てのタイミング・エラーを受け継いだ。入力遷移密度を
効果的に半分にする点を犠牲にして、オプションの２分
割を用いることにより、上昇又は下降の遷移のみでこれ
ら発振器がトリガされることを確実にした。より重大な
データ・タイミング・エラーは、位相ノイズ又はジッタ
によるものであった。柔軟性のある記憶装置をクロック
回復回路に追加して、ノイズのあるデータを明瞭な局部
クロックによりＦＩＦＯに入力し、読み出した。
【０００５】Banu及びDunlopのアプローチは、データ遷
移プロトコルに応じて、１／２０００の範囲内で２個の
発振器が大雑把な周波数範囲内でマッチングする必要が
ある。この条件に適合するのは、現在の高速伝送システ
ムでは、特に、ベースバンドＨＤ（高精細度）テレビジ
ョン・データを伝送するシステムに対して、２個の発振
器が１．５〜３ＧＨｚの周波数レンジにわたって同調す
る期間である。
移プロトコルに応じて、１／２０００の範囲内で２個の
発振器が大雑把な周波数範囲内でマッチングする必要が
ある。この条件に適合するのは、現在の高速伝送システ
ムでは、特に、ベースバンドＨＤ（高精細度）テレビジ
ョン・データを伝送するシステムに対して、２個の発振
器が１．５〜３ＧＨｚの周波数レンジにわたって同調す
る期間である。
【０００６】
【発明が解決しようとする課題】そこで、比較的簡単
で、且つグリッチのないクロック遷移を提供でき、ギガ
ヘルツ・オーダのデータ伝送システム用のビット・レー
ト・アジル・クロックを瞬間的に回復させる回路が望ま
れている。
で、且つグリッチのないクロック遷移を提供でき、ギガ
ヘルツ・オーダのデータ伝送システム用のビット・レー
ト・アジル・クロックを瞬間的に回復させる回路が望ま
れている。
【０００７】したがって、本発明は、比較的簡単な構造
で、グリッチを発生させないで、入力デジタル・データ
信号からビット・レート・アジル・クロック信号を瞬時
に回復させる回路及び方法を提供するものである。
で、グリッチを発生させないで、入力デジタル・データ
信号からビット・レート・アジル・クロック信号を瞬時
に回復させる回路及び方法を提供するものである。
【０００８】
【課題を解決するための手段】本発明のビット・レート
・アジル・クロック回復回路は；入力デジタル・データ
信号の周波数にほぼ等しい周波数で１対の直角位相クロ
ック信号（Ｐ１、Ｐ２）を発生する手段（１２、１４）
と；この入力デジタル・データ信号の遷移に応じて１対
の直角位相クロック信号をサンプリングして、位相コー
ド信号（Ｑ１、Ｑ２）を発生する手段（１８、２０）
と；これら位相コード信号に応じて１対の直角位相クロ
ック信号から得た４つのクロック位相（Ｐ１、Ｐ２、Ｐ
３、Ｐ４）の１つを回復クロック信号（ＣCLOCK）とし
て選択する手段（１６）とを具えている。また、本発明
は、入力デジタル・データ信号からビット・レート・ア
ジル・クロック信号を回復する方法であって；入力デジ
タル・データ信号の周波数にほぼ等しい周波数で１対の
直角位相クロック信号（Ｐ１、Ｐ２）を発生し（１２、
１４）；入力デジタル・データ信号の遷移に応じて１対
の直角位相クロック信号をサンプリングして、位相コー
ド信号（Ｑ１、Ｑ２）を発生し；これら位相コード信号
に応じて１対の直角位相クロック信号から得た４つのク
ロック位相の１つを回復クロック信号（ＣCLOCK）とし
て選択することを特徴としている。さらに、本発明は、
入力デジタル・データ信号からビット・レート・アジル
・クロック信号を回復する装置であって；周波数制御入
力端を有し、１対の直角位相クロック信号（Ｐ１、Ｐ
２）を出力する同調可能な発振器（１４）と；この同調
可能な発振器からの１対の直角位相クロック信号及び入
力デジタル・データ信号を受けると共に、入力デジタル
・データ信号の遷移に応じた位相コード信号（Ｑ１、Ｑ
２）を出力するサンプラー（１８、２０）と；同調可能
な発振器からの１対の直角位相クロック信号及びサンプ
ラーからの位相コード信号を受け、これら位相コード信
号に応じて１対の直角位相クロック信号から得た４つの
位相の１つを選択してビット・レート・アジル・クロッ
ク信号を出力するクロック位相選択器（１６）とを具え
ている。
・アジル・クロック回復回路は；入力デジタル・データ
信号の周波数にほぼ等しい周波数で１対の直角位相クロ
ック信号（Ｐ１、Ｐ２）を発生する手段（１２、１４）
と；この入力デジタル・データ信号の遷移に応じて１対
の直角位相クロック信号をサンプリングして、位相コー
ド信号（Ｑ１、Ｑ２）を発生する手段（１８、２０）
と；これら位相コード信号に応じて１対の直角位相クロ
ック信号から得た４つのクロック位相（Ｐ１、Ｐ２、Ｐ
３、Ｐ４）の１つを回復クロック信号（ＣCLOCK）とし
て選択する手段（１６）とを具えている。また、本発明
は、入力デジタル・データ信号からビット・レート・ア
ジル・クロック信号を回復する方法であって；入力デジ
タル・データ信号の周波数にほぼ等しい周波数で１対の
直角位相クロック信号（Ｐ１、Ｐ２）を発生し（１２、
１４）；入力デジタル・データ信号の遷移に応じて１対
の直角位相クロック信号をサンプリングして、位相コー
ド信号（Ｑ１、Ｑ２）を発生し；これら位相コード信号
に応じて１対の直角位相クロック信号から得た４つのク
ロック位相の１つを回復クロック信号（ＣCLOCK）とし
て選択することを特徴としている。さらに、本発明は、
入力デジタル・データ信号からビット・レート・アジル
・クロック信号を回復する装置であって；周波数制御入
力端を有し、１対の直角位相クロック信号（Ｐ１、Ｐ
２）を出力する同調可能な発振器（１４）と；この同調
可能な発振器からの１対の直角位相クロック信号及び入
力デジタル・データ信号を受けると共に、入力デジタル
・データ信号の遷移に応じた位相コード信号（Ｑ１、Ｑ
２）を出力するサンプラー（１８、２０）と；同調可能
な発振器からの１対の直角位相クロック信号及びサンプ
ラーからの位相コード信号を受け、これら位相コード信
号に応じて１対の直角位相クロック信号から得た４つの
位相の１つを選択してビット・レート・アジル・クロッ
ク信号を出力するクロック位相選択器（１６）とを具え
ている。
【０００９】本発明によるビット・レート・アジル・ク
ロック回復回路は、電圧制御発振器（ＶＣＯ）及びＰＬ
Ｌの組合せから、入力デジタル・データ信号の周波数に
ほぼ等しい１対の直角位相クロック信号を発生する。こ
の周波数は、ＰＬＬへの基準制御信号入力により決ま
る。これら直角位相クロック信号は、入力デジタル・デ
ータ信号に位相拘束されていない。クロック位相選択器
は、入力として、これら１対の直角位相クロック信号
と、コード信号とを受ける。このコード信号は、入力デ
ジタル・データ信号内の遷移に応じて、１対の直角位相
クロック信号から発生したものである。このコード信号
に基づいて、クロック位相選択器は、ＶＣＯクロック周
波数の４つの位相の１つを再生クロック信号として選択
する。この再生クロック信号を用いて、入力デジタル・
データ信号からデータを抽出する。
ロック回復回路は、電圧制御発振器（ＶＣＯ）及びＰＬ
Ｌの組合せから、入力デジタル・データ信号の周波数に
ほぼ等しい１対の直角位相クロック信号を発生する。こ
の周波数は、ＰＬＬへの基準制御信号入力により決ま
る。これら直角位相クロック信号は、入力デジタル・デ
ータ信号に位相拘束されていない。クロック位相選択器
は、入力として、これら１対の直角位相クロック信号
と、コード信号とを受ける。このコード信号は、入力デ
ジタル・データ信号内の遷移に応じて、１対の直角位相
クロック信号から発生したものである。このコード信号
に基づいて、クロック位相選択器は、ＶＣＯクロック周
波数の４つの位相の１つを再生クロック信号として選択
する。この再生クロック信号を用いて、入力デジタル・
データ信号からデータを抽出する。
【００１０】本発明の目的、利点及びその他の新規な特
徴は、添付図を参照した以下の説明から明らかになろ
う。
徴は、添付図を参照した以下の説明から明らかになろ
う。
【００１１】
【発明の実施の形態】図１は、本発明によるビット・レ
ート・アジル・クロック回復回路のブロック図である。
位相拘束ループ（ＰＬＬ）１２を用いて、同調可能な電
圧制御発振器（ＶＣＯ）１４の周波数を制御する。ＰＬ
Ｌ１２の基準制御信号入力により、ＶＣＯ１４の周波数
を決定する。ＶＣＯ１４は、２段のリング発振器でもよ
い。ＶＣＯ１４の出力信号は、直角位相の１対のクロッ
ク信号Ｐ１、Ｐ２であり、クロック位相選択器１６に入
力する。直角位相クロック信号Ｐ１、Ｐ２は、入力デジ
タル・データ信号に位相拘束されていないが、この入力
デジタル・データ信号に期待される周波数にほぼ等しい
周波数に設定される。１対のクロック信号Ｐ１、Ｐ２
は、フリップ・フロップ（サンプラー）１８，２０のデ
ータ入力端子にも夫々供給される。入力デジタル・デー
タ信号は、フリップ・フロップ１８，２０のクロック入
力端子に供給される。クロック位相選択器１６は、１対
のクロック信号Ｐ１、Ｐ２を反転するので、追加された
２つのクロック信号Ｐ３、Ｐ４も存在し、これらクロッ
ク信号Ｐ１、Ｐ２、Ｐ３及びＰ４から選択を行う。フリ
ップ・フロップ１８、２０からのＱ出力信号は、位相コ
ード信号であり、クロック位相選択器１６に入力する。
このクロック位相選択器１６は、フリップ・フロップ１
８、２０の出力信号に応じて、４つのクロック信号Ｐ
１、Ｐ２、Ｐ３、Ｐ４の１つを出力クロック信号Ｃ
CLOCKとして選択する。この出力クロック信号Ｃ
CLOCKは、回復クロック信号であり、他のフリップ・フ
ロップ２２をクロックする。入力デジタル・データ信号
がこのフリップ・フロップ２２のデータ入力端に供給さ
れて、データＤOUTを回復させる。データ・フリップ・
フロップ２２におけるデータ入力の遅延を用いて、入力
が変化している際にクロック位相の選択を変更しないこ
とを確実にする。
ート・アジル・クロック回復回路のブロック図である。
位相拘束ループ（ＰＬＬ）１２を用いて、同調可能な電
圧制御発振器（ＶＣＯ）１４の周波数を制御する。ＰＬ
Ｌ１２の基準制御信号入力により、ＶＣＯ１４の周波数
を決定する。ＶＣＯ１４は、２段のリング発振器でもよ
い。ＶＣＯ１４の出力信号は、直角位相の１対のクロッ
ク信号Ｐ１、Ｐ２であり、クロック位相選択器１６に入
力する。直角位相クロック信号Ｐ１、Ｐ２は、入力デジ
タル・データ信号に位相拘束されていないが、この入力
デジタル・データ信号に期待される周波数にほぼ等しい
周波数に設定される。１対のクロック信号Ｐ１、Ｐ２
は、フリップ・フロップ（サンプラー）１８，２０のデ
ータ入力端子にも夫々供給される。入力デジタル・デー
タ信号は、フリップ・フロップ１８，２０のクロック入
力端子に供給される。クロック位相選択器１６は、１対
のクロック信号Ｐ１、Ｐ２を反転するので、追加された
２つのクロック信号Ｐ３、Ｐ４も存在し、これらクロッ
ク信号Ｐ１、Ｐ２、Ｐ３及びＰ４から選択を行う。フリ
ップ・フロップ１８、２０からのＱ出力信号は、位相コ
ード信号であり、クロック位相選択器１６に入力する。
このクロック位相選択器１６は、フリップ・フロップ１
８、２０の出力信号に応じて、４つのクロック信号Ｐ
１、Ｐ２、Ｐ３、Ｐ４の１つを出力クロック信号Ｃ
CLOCKとして選択する。この出力クロック信号Ｃ
CLOCKは、回復クロック信号であり、他のフリップ・フ
ロップ２２をクロックする。入力デジタル・データ信号
がこのフリップ・フロップ２２のデータ入力端に供給さ
れて、データＤOUTを回復させる。データ・フリップ・
フロップ２２におけるデータ入力の遅延を用いて、入力
が変化している際にクロック位相の選択を変更しないこ
とを確実にする。
【００１２】動作において、ＶＣＯ１４からの２つの直
角位相クロック信号Ｐ１、Ｐ２は、入力デジタル・デー
タ信号の遷移にて、２個のフリップ・フロップ１８、２
０によってサンプリングされる。これらサンプル値は、
コード信号Ｑ１、Ｑ２として保持される。これらフリッ
プ・フロップ１８、２０は、正及び負の両方のエッジで
クロックされて、入力デジタル・データ信号から総ての
利用可能なタイミング情報を抽出できる。かかるフリッ
プ・フロップを図２に示す。フリップ・フロップ１８及
び２０は、同じ構造なので、一方を示す。また、図２で
は、直角位相クロック信号Ｐ１及びＰ２の両方が記載さ
れているが、これは、フリップ・フロップ１８にクロッ
ク信号Ｐ２が供給され、フリップ・フロップ２０にクロ
ック信号Ｐ１が供給されることを意味する。このフリッ
プ・フロップでは、１対のラッチ回路２４、２６に直角
位相クロック信号Ｐ１、Ｐ２が供給され、反転器２８が
２個のラッチ回路の一方２４のクロック入力端に結合さ
れている。入力データは、反転器２８の入力端と、２個
のラッチ回路の他方２６のクロック入力端に供給され
る。２個のラッチ回路２４、２６の出力信号をマルチプ
レクサ３０の入力端に供給し、入力データ信号をマルチ
プレクサ３０の選択信号として供給する。よって、入力
データ信号の正の遷移において、クロック信号の値が一
方のラッチ回路にラッチされ、負の遷移において、クロ
ック信号の値が他方のラッチ回路にラッチされる。一方
のラッチ回路の出力信号がマルチプレクサ３０により出
力されると同時に、他方のラッチ回路のクロック信号の
値がラッチされる。
角位相クロック信号Ｐ１、Ｐ２は、入力デジタル・デー
タ信号の遷移にて、２個のフリップ・フロップ１８、２
０によってサンプリングされる。これらサンプル値は、
コード信号Ｑ１、Ｑ２として保持される。これらフリッ
プ・フロップ１８、２０は、正及び負の両方のエッジで
クロックされて、入力デジタル・データ信号から総ての
利用可能なタイミング情報を抽出できる。かかるフリッ
プ・フロップを図２に示す。フリップ・フロップ１８及
び２０は、同じ構造なので、一方を示す。また、図２で
は、直角位相クロック信号Ｐ１及びＰ２の両方が記載さ
れているが、これは、フリップ・フロップ１８にクロッ
ク信号Ｐ２が供給され、フリップ・フロップ２０にクロ
ック信号Ｐ１が供給されることを意味する。このフリッ
プ・フロップでは、１対のラッチ回路２４、２６に直角
位相クロック信号Ｐ１、Ｐ２が供給され、反転器２８が
２個のラッチ回路の一方２４のクロック入力端に結合さ
れている。入力データは、反転器２８の入力端と、２個
のラッチ回路の他方２６のクロック入力端に供給され
る。２個のラッチ回路２４、２６の出力信号をマルチプ
レクサ３０の入力端に供給し、入力データ信号をマルチ
プレクサ３０の選択信号として供給する。よって、入力
データ信号の正の遷移において、クロック信号の値が一
方のラッチ回路にラッチされ、負の遷移において、クロ
ック信号の値が他方のラッチ回路にラッチされる。一方
のラッチ回路の出力信号がマルチプレクサ３０により出
力されると同時に、他方のラッチ回路のクロック信号の
値がラッチされる。
【００１３】サンプル値、即ち、コード信号Ｑ１、Ｑ２
は、図１の波形に示すように、入力信号位相がクロック
位相（クロック信号）Ｐ１、Ｐ２、Ｐ３、Ｐ４にどのよ
うに関係するかを定める。Ｐ１及びＰ２波形での「１」
及び「０」は、各時点にてサンプリングされた際のコー
ド信号Ｑ１及びＱ２の値である。クロック位相選択器１
６は、コード信号Ｑ１、Ｑ２の値を用いて、入力データ
の遷移タイミングに最良にフィットするクロック位相を
Ｐ１〜Ｐ４から選択する。この位相は、回復クロックＣ
CLOCKとして出力する。
は、図１の波形に示すように、入力信号位相がクロック
位相（クロック信号）Ｐ１、Ｐ２、Ｐ３、Ｐ４にどのよ
うに関係するかを定める。Ｐ１及びＰ２波形での「１」
及び「０」は、各時点にてサンプリングされた際のコー
ド信号Ｑ１及びＱ２の値である。クロック位相選択器１
６は、コード信号Ｑ１、Ｑ２の値を用いて、入力データ
の遷移タイミングに最良にフィットするクロック位相を
Ｐ１〜Ｐ４から選択する。この位相は、回復クロックＣ
CLOCKとして出力する。
【００１４】ＶＣＯ１４の周波数が入力信号クロック周
波数に好適にマッチングする場合、クロック位相選択器
１６からの選択された位相は変化しない。ミスマッチン
グが生じるときは、一般的には不完全な環境の場合であ
る。このようにミスマッチングが生じた場合、２つのク
ロックのビート周波数にて、位相サイクル１〜４を何度
も前後に選択する。よって、ＶＣＯ周波数は、入力信号
クロック周波数に充分良好にマッチングしなければなら
ず、そのドリフトが１位相未満、即ち、入力データ信号
での遷移のない最長期間における４分の１サイクル未満
となる。ＳＯＮＥＴ ＯＣ−４８の場合、これは、Ａ
１、Ａ２フレミング信号の直後に続くまだスクランブル
されていない３８４ビットである。よって、ＳＯＮＥＴ
ＯＣ−４８に場合、ＶＣＯ周波数は、１／１５４６よ
りも良好に、又は約５００ｐｐｍよりも良好に入力デー
タ信号周波数にマッチングする必要がある。
波数に好適にマッチングする場合、クロック位相選択器
１６からの選択された位相は変化しない。ミスマッチン
グが生じるときは、一般的には不完全な環境の場合であ
る。このようにミスマッチングが生じた場合、２つのク
ロックのビート周波数にて、位相サイクル１〜４を何度
も前後に選択する。よって、ＶＣＯ周波数は、入力信号
クロック周波数に充分良好にマッチングしなければなら
ず、そのドリフトが１位相未満、即ち、入力データ信号
での遷移のない最長期間における４分の１サイクル未満
となる。ＳＯＮＥＴ ＯＣ−４８の場合、これは、Ａ
１、Ａ２フレミング信号の直後に続くまだスクランブル
されていない３８４ビットである。よって、ＳＯＮＥＴ
ＯＣ−４８に場合、ＶＣＯ周波数は、１／１５４６よ
りも良好に、又は約５００ｐｐｍよりも良好に入力デー
タ信号周波数にマッチングする必要がある。
【００１５】図３は、クロック位相選択器１６の詳細を
示す。この回路は、「準安定状態の立証」を行うため
に、コード信号Ｑ１又はＱ２のいずれかが準安定状態な
らば、隣接した位相の間を補間するように構成されてい
る。なお、コード信号Ｑ１及びＱ２は、夫々差動信号と
して入力される。サンプリング用フリップ・フロップ１
８、２０のいずれかが準安定状態ならば、回復されたク
ロック信号の２つの隣接位相の一部分を一方に追加する
ように選択される。クロック位相が変化すると、この回
路は、図４に示すように、古い位相と新しい位相とが等
しくなった期間に変化して、グリッチの発生を防止す
る。この位相選択器は、４位相差動トランジスタ回路３
２、３４、３６、３８を具えている。これらトランジス
タ回路に、対になったクロック位相Ｐ１、Ｐ３及びＰ
２、Ｐ４が供給され、これらトランジスタ回路の２個が
他の２個と反転関係になる。駆動差動トランジスタ回路
４０、４２、４４のカスケード接続は、コード信号（サ
ンプル値）Ｑ１、Ｑ２を受けるように構成されており、
トランジスタ回路３２〜４４の全体のカスケード接続が
電流源４６により駆動される。トランジスタ回路３２〜
４４のカスケード接続の下側の単一の電流源４６によ
り、サンプリング用フリップ・フロップ１８、２０のい
ずれかが準安定状態の場合に、２つの隣接したクロック
位相が部分的に選択されて、総ての和が１となることを
確実にする。位相差動トランジスタ回路３２〜３８のコ
レクタからの出力信号は、出力差動エミッタ・フォロワ
・トランジスタ回路４８に供給されて、選択された位相
クロック出力信号（回復クロック信号）ＣCLOCKを発生
する。
示す。この回路は、「準安定状態の立証」を行うため
に、コード信号Ｑ１又はＱ２のいずれかが準安定状態な
らば、隣接した位相の間を補間するように構成されてい
る。なお、コード信号Ｑ１及びＱ２は、夫々差動信号と
して入力される。サンプリング用フリップ・フロップ１
８、２０のいずれかが準安定状態ならば、回復されたク
ロック信号の２つの隣接位相の一部分を一方に追加する
ように選択される。クロック位相が変化すると、この回
路は、図４に示すように、古い位相と新しい位相とが等
しくなった期間に変化して、グリッチの発生を防止す
る。この位相選択器は、４位相差動トランジスタ回路３
２、３４、３６、３８を具えている。これらトランジス
タ回路に、対になったクロック位相Ｐ１、Ｐ３及びＰ
２、Ｐ４が供給され、これらトランジスタ回路の２個が
他の２個と反転関係になる。駆動差動トランジスタ回路
４０、４２、４４のカスケード接続は、コード信号（サ
ンプル値）Ｑ１、Ｑ２を受けるように構成されており、
トランジスタ回路３２〜４４の全体のカスケード接続が
電流源４６により駆動される。トランジスタ回路３２〜
４４のカスケード接続の下側の単一の電流源４６によ
り、サンプリング用フリップ・フロップ１８、２０のい
ずれかが準安定状態の場合に、２つの隣接したクロック
位相が部分的に選択されて、総ての和が１となることを
確実にする。位相差動トランジスタ回路３２〜３８のコ
レクタからの出力信号は、出力差動エミッタ・フォロワ
・トランジスタ回路４８に供給されて、選択された位相
クロック出力信号（回復クロック信号）ＣCLOCKを発生
する。
【００１６】図５は、本発明によるビット・レート・ア
ジル・クロック回復回路に関連した種々の波形の波形図
である。ＶＣＯ制御電圧は、最初の５ナノ秒の間、負の
値であり、次の５ナノ秒の間、正の値である。これは、
ＶＣＯ周波数が最初の５ナノ秒の間は低すぎ、次の５ナ
ノ秒の間は高すぎることを示している。位相選択コード
の第１ビットＱ１は、約１．７ナノ秒まで負であり、そ
の後、約５．３ナノ秒まで正であり、約５．７ナノ秒で
正に戻り、から約９．３ナノ秒まで続く。位相選択コー
ドの第２ビットＱ２は、約３．７ナノ秒まで負であり、
約７．３ナノ秒で負に戻る。よって、１．７ナノ秒ま
で、Ｐ３がクロック位相出力ＣCLOCKに選択されてお
り、この時点でＰ４が選択される。３．７ナノ秒でＰ１
が選択され、５．３ナノ秒でＰ２が選択される。次に、
５．７ナノ秒でＰ１が選択され、７．３ナノ秒でＰ４が
選択される。最後に、９．３ナノ秒でＰ３が選択され
る。クロック位相が変化したこれら時点にて、回復され
たクロック・サイクルが変化し、ＶＣＯ周波数が入力デ
ータ信号周波数に対して遅い場合、位相変化時点のクロ
ック・サイクルが短くなり、それと反対に、ＶＣＯ周波
数が入力データ信号周波数に対して早い場合、位相変化
時点のクロック・サイクルが長くなる点に留意された
い。一方向における位相サイクルがＰ３、Ｐ４、Ｐ１、
Ｐ２からその方向が変化してＰ２、Ｐ１、Ｐ４、Ｐ３に
なるのは、ＶＣＯ周波数及び入力データ信号周波数の間
の相対周波数関係に応じて決まる点にも留意されたい。
ジル・クロック回復回路に関連した種々の波形の波形図
である。ＶＣＯ制御電圧は、最初の５ナノ秒の間、負の
値であり、次の５ナノ秒の間、正の値である。これは、
ＶＣＯ周波数が最初の５ナノ秒の間は低すぎ、次の５ナ
ノ秒の間は高すぎることを示している。位相選択コード
の第１ビットＱ１は、約１．７ナノ秒まで負であり、そ
の後、約５．３ナノ秒まで正であり、約５．７ナノ秒で
正に戻り、から約９．３ナノ秒まで続く。位相選択コー
ドの第２ビットＱ２は、約３．７ナノ秒まで負であり、
約７．３ナノ秒で負に戻る。よって、１．７ナノ秒ま
で、Ｐ３がクロック位相出力ＣCLOCKに選択されてお
り、この時点でＰ４が選択される。３．７ナノ秒でＰ１
が選択され、５．３ナノ秒でＰ２が選択される。次に、
５．７ナノ秒でＰ１が選択され、７．３ナノ秒でＰ４が
選択される。最後に、９．３ナノ秒でＰ３が選択され
る。クロック位相が変化したこれら時点にて、回復され
たクロック・サイクルが変化し、ＶＣＯ周波数が入力デ
ータ信号周波数に対して遅い場合、位相変化時点のクロ
ック・サイクルが短くなり、それと反対に、ＶＣＯ周波
数が入力データ信号周波数に対して早い場合、位相変化
時点のクロック・サイクルが長くなる点に留意された
い。一方向における位相サイクルがＰ３、Ｐ４、Ｐ１、
Ｐ２からその方向が変化してＰ２、Ｐ１、Ｐ４、Ｐ３に
なるのは、ＶＣＯ周波数及び入力データ信号周波数の間
の相対周波数関係に応じて決まる点にも留意されたい。
【００１７】上述のビット・レート・アジル・クロック
回復回路は、同調可能な電圧制御発振器１２を除いて、
標準のデジタル・ブロックからほとんど総てを構成でき
る。この電圧制御発振器１２の必要性は、同調可能なア
ナログ特性でのためである。回復したクロックＣCLOCK
のジッタは、そのピーク対ピーク値が０．２５ユニット
・インターバル（ＵＩ）であり、これは、位相選択器１
６により各ビットに割り当てられた時間である。クロッ
クＣCLOCKを内部的にのみ用いて、入力デジタル・デー
タ信号からデータを回復させるので、このジッタは考慮
しなくて良い。
回復回路は、同調可能な電圧制御発振器１２を除いて、
標準のデジタル・ブロックからほとんど総てを構成でき
る。この電圧制御発振器１２の必要性は、同調可能なア
ナログ特性でのためである。回復したクロックＣCLOCK
のジッタは、そのピーク対ピーク値が０．２５ユニット
・インターバル（ＵＩ）であり、これは、位相選択器１
６により各ビットに割り当てられた時間である。クロッ
クＣCLOCKを内部的にのみ用いて、入力デジタル・デー
タ信号からデータを回復させるので、このジッタは考慮
しなくて良い。
【００１８】よって、本発明のビット・レート・アジル
・クロック回復回路は、ＶＣＯ及びＰＬＬの組合せから
１対の直角位相クロック信号を発生する。入力データが
変移したときに、これら直角位相クロック信号の位相に
応じて、４つのクロック位相の１つを選択している。
・クロック回復回路は、ＶＣＯ及びＰＬＬの組合せから
１対の直角位相クロック信号を発生する。入力データが
変移したときに、これら直角位相クロック信号の位相に
応じて、４つのクロック位相の１つを選択している。
【００１９】
【発明の効果】したがって、本発明によれば、入力デー
タ信号が変移したときに、これら直角位相クロック信号
の位相に応じて、４つのクロック位相の内の最適な１つ
を選択するので、デジタル・データ信号から、グリッチ
を発生しないで、瞬時の自動追跡によりクロック信号を
回復できる。
タ信号が変移したときに、これら直角位相クロック信号
の位相に応じて、４つのクロック位相の内の最適な１つ
を選択するので、デジタル・データ信号から、グリッチ
を発生しないで、瞬時の自動追跡によりクロック信号を
回復できる。
【図１】本発明によるビット・レート・アジル・クロッ
ク回復回路のブロック図である。
ク回復回路のブロック図である。
【図２】本発明によるビット・レート・アジル・クロッ
ク回復回路用で、両方のクロック・エッジでトリガされ
るフリップ・フロップのブロック図である。
ク回復回路用で、両方のクロック・エッジでトリガされ
るフリップ・フロップのブロック図である。
【図３】本発明によるビット・レート・アジル・クロッ
ク回復回路用のクロック位相選択器の回路図である。
ク回復回路用のクロック位相選択器の回路図である。
【図４】本発明によるビット・レート・アジル・クロッ
ク回復回路用のＶＣＯクロック出力あの位相間の遷移を
示す波形図である。
ク回復回路用のＶＣＯクロック出力あの位相間の遷移を
示す波形図である。
【図５】本発明によるビット・レート・アジル・クロッ
ク回復回路に関連した種々の波形の波形図である。
ク回復回路に関連した種々の波形の波形図である。
１２ 位相拘束ループ １４ 電圧制御発振器（同調可能な発振器） １６ クロック位相選択器 １８、２０ フリップ・フロップ（サンプラー） ２２ フリップ・フロップ ２４、２６ ラッチ回路 ３０ マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J106 AA03 CC01 DD09 DD26 DD42 DD48 GG14 HH02 KK02 5K047 AA02 AA05 AA16 GG07 GG09 GG29 GG45 MM38
Claims (3)
- 【請求項１】 入力デジタル・データ信号の周波数にほ
ぼ等しい周波数で１対の直角位相クロック信号を発生す
る手段と、 上記入力デジタル・データ信号の遷移に応じて上記１対
の直角位相クロック信号をサンプリングして、位相コー
ド信号を発生する手段と、 上記位相コード信号に応じて上記１対の直角位相クロッ
ク信号から得た４つのクロック位相の１つを回復クロッ
ク信号として選択する手段とを具えたクロック回復回
路。 - 【請求項２】 入力デジタル・データ信号からクロック
信号を回復する方法であって、 入力デジタル・データ信号の周波数にほぼ等しい周波数
で１対の直角位相クロック信号を発生し、 上記入力デジタル・データ信号の遷移に応じて上記１対
の直角位相クロック信号をサンプリングして、位相コー
ド信号を発生し、 上記位相コード信号に応じて上記１対の直角位相クロッ
ク信号から得た４つのクロック位相の１つを回復クロッ
ク信号として選択することを特徴とするクロック信号の
回復方法。 - 【請求項３】 入力デジタル・データ信号からクロック
信号を回復する装置であって、 周波数制御入力端を有し、１対の直角位相クロック信号
を出力する同調可能な発振器と、 該同調可能な発振器からの上記１対の直角位相クロック
信号及び上記入力デジタル・データ信号を受けると共
に、上記入力デジタル・データ信号の遷移に応じた位相
コード信号を出力するサンプラーと、 上記同調可能な発振器からの上記１対の直角位相クロッ
ク信号及び上記サンプラーからの上記位相コード信号を
受け、上記位相コード信号に応じて上記１対の直角位相
クロック信号から得た４つの位相の１つを選択してビッ
ト・レート・アジル・クロック信号を出力するクロック
位相選択器とを具えたクロック回復装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US61542000A | 2000-07-13 | 2000-07-13 | |
| US09/615,420 | 2000-07-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002094494A true JP2002094494A (ja) | 2002-03-29 |
Family
ID=24465292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001212460A Pending JP2002094494A (ja) | 2000-07-13 | 2001-07-12 | クロック回復回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP1172962A3 (ja) |
| JP (1) | JP2002094494A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007267005A (ja) * | 2006-03-28 | 2007-10-11 | Mitsubishi Electric Corp | 位相比較器 |
| WO2008029438A1 (fr) * | 2006-09-04 | 2008-03-13 | Mitsubishi Electric Corporation | Circuit de reproduction de données |
| JP2010056989A (ja) * | 2008-08-29 | 2010-03-11 | Hitachi Ltd | 信号再生回路向け位相比較回路及び信号再生回路向け位相比較回路を備える光通信装置 |
| JP2012085142A (ja) * | 2010-10-13 | 2012-04-26 | Fujitsu Ltd | クロック再生回路及びクロックデータ再生回路 |
| JP2017022632A (ja) * | 2015-07-14 | 2017-01-26 | 富士通株式会社 | 位相検出回路および信号再生回路 |
| JP6158447B1 (ja) * | 2014-05-02 | 2017-07-05 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 高ジッタ耐性および高速位相ロッキングを有するクロック・データリカバリ |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2003230507A1 (en) * | 2003-04-29 | 2004-12-13 | Telefonaktiebolaget Lm Ericsson (Publ) | Multiphase clock recovery |
| TWI316329B (en) | 2006-04-26 | 2009-10-21 | Realtek Semiconductor Corp | Phase selector, data receiving device, data transmitting device utilizing phase selector and clock-selecting method |
| US10693684B1 (en) | 2019-03-14 | 2020-06-23 | Rohde & Schwarz Gmbh & Co. Kg | Symbol rate determination method and measurement instrument |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4604582A (en) * | 1985-01-04 | 1986-08-05 | Lockheed Electronics Company, Inc. | Digital phase correlator |
| CA1270911A (en) * | 1986-07-18 | 1990-06-26 | Einar O. Traa | Programmable high-speed digital delay circuit |
| US5022056A (en) * | 1989-10-23 | 1991-06-04 | National Semiconductor Corporation | Method and structure for digital phase synchronization |
| US5394116A (en) * | 1993-12-29 | 1995-02-28 | At&T Corp. | Fractional phase shift ring oscillator arrangement |
| JP2669347B2 (ja) * | 1994-06-15 | 1997-10-27 | 日本電気株式会社 | クロック信号抽出回路 |
| IT1284718B1 (it) * | 1996-07-31 | 1998-05-21 | Cselt Centro Studi Lab Telecom | Dispositivo e procedimento per allineare temporalmente segnali numerici, ad esempio un segnale di orologio ed un flusso di dati. |
| GB2325803B (en) * | 1997-05-30 | 1999-09-29 | Lsi Logic Corp | Digital frequency generation method and apparatus |
-
2001
- 2001-07-10 EP EP01305957A patent/EP1172962A3/en not_active Withdrawn
- 2001-07-12 JP JP2001212460A patent/JP2002094494A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007267005A (ja) * | 2006-03-28 | 2007-10-11 | Mitsubishi Electric Corp | 位相比較器 |
| WO2008029438A1 (fr) * | 2006-09-04 | 2008-03-13 | Mitsubishi Electric Corporation | Circuit de reproduction de données |
| US7924076B2 (en) | 2006-09-04 | 2011-04-12 | Mitsubishi Electric Corporation | Data recovery circuit |
| JP5068758B2 (ja) * | 2006-09-04 | 2012-11-07 | 三菱電機株式会社 | データ再生回路 |
| JP2010056989A (ja) * | 2008-08-29 | 2010-03-11 | Hitachi Ltd | 信号再生回路向け位相比較回路及び信号再生回路向け位相比較回路を備える光通信装置 |
| US8483579B2 (en) | 2008-08-29 | 2013-07-09 | Hitachi, Ltd. | Phase detector circuit for clock and data recovery circuit and optical communication device having the same |
| JP2012085142A (ja) * | 2010-10-13 | 2012-04-26 | Fujitsu Ltd | クロック再生回路及びクロックデータ再生回路 |
| JP6158447B1 (ja) * | 2014-05-02 | 2017-07-05 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 高ジッタ耐性および高速位相ロッキングを有するクロック・データリカバリ |
| JP2017520952A (ja) * | 2014-05-02 | 2017-07-27 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 高ジッタ耐性および高速位相ロッキングを有するクロック・データリカバリ |
| JP2017022632A (ja) * | 2015-07-14 | 2017-01-26 | 富士通株式会社 | 位相検出回路および信号再生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
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| EP1172962A3 (en) | 2003-09-03 |
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