JP4351941B2 - 試験装置及び試験方法 - Google Patents

Description

本発明は、試験装置及び試験方法に関する。特に本発明は、被試験メモリを試験する試験装置及び試験方法に関する。

図６は、従来技術に係る試験装置６００の構成を示す。試験装置６００は、レベルコンパレータ６０４、タイミングコンパレータ６０６、及び論理比較器６０８を備える。被試験デバイス（以下、「ＤＵＴ」という。）６０２から出力された出力データは、レベルコンパレータ６０４で電圧比較された後、試験装置６００の内部で予め決められたタイミングで生成されたストローブにより、タイミングコンパレータ６０６で取得される。そして、論理比較器６０８において期待値と比較され、比較結果に基づいてＤＵＴ６０２の良否が判定される。

本出願に対応する外国の特許出願においては下記の文献が発見または提出されている。
特開２００３−２２７８６４号公報 特開２００３−９８２３３号公報 特開２００３−３４４５０７号公報

近年、送信器側でデータにクロックを埋め込んで送信し、受信器側でデータからクロックを再生し、再生したクロックでデータを受信する、という方式で通信を行う高速シリアルインタフェースが開発されている。そして、このようなクロック埋め込み方式（クロックエンベデッド）の高速シリアルインタフェースのデータには、所定の大きさのタイミングの不確定幅（ジッタ）が許容されている。しかしながら、従来技術に係る試験装置６００では、ＤＵＴ６０２の出力データを取得するためのストローブのタイミングが、試験装置６００の内部で予め決められているので、ＤＵＴ６０２の出力データのタイミング変動に追従させることができない。そのため、上記のような高速シリアルインタフェースを有する被試験デバイスを正確に試験することができない。

そこで本発明は、上記の課題を解決することができる試験装置及び試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明の第１の形態によると、被試験デバイスを試験する試験装置であって、被試験デバイスの動作を制御する基準クロックを発生する基準クロック源と、基準クロックと周波数が略等しく、被試験デバイスの出力データと位相が略等しい再生クロックを生成するクロック再生回路と、再生クロックを遅延させてストローブを発生する遅延回路と、ストローブに基づいて、出力データの出力値を取得するタイミングコンパレータと、出力値を予め定められた期待値と比較する論理比較器と、論理比較器の比較結果に基づいて、被試験デバイスの良否判定を行う良否判定部とを備える。

クロック再生回路は、被試験デバイスの出力データと再生クロックとの位相を比較し、第１比較結果信号を出力する第１位相比較器と、基準クロックと再生クロックとの位相を比較し、第２比較結果信号を出力する第２位相比較器と、第１比較結果信号と第２比較結果信号とを加算し、加算結果信号を出力する加算器と、加算結果信号に基づいて、再生クロックを発生する再生クロック発生部とを有する。

第１比較結果信号のうちの第１周波数より低い信号のみを透過させる第１ローパスフィルタをさらに備え、加算器は、第１ローパスフィルタを透過した第１比較結果信号と第２比較結果信号を加算してもよい。

第１ローパスフィルタの透過帯域を示す第１周波数は、被試験デバイスの種類に応じて設定されてもよい。第１ローパスフィルタの透過帯域を示す第１周波数は、被試験デバイスに許容されたジッタ周波数に対応して設定されてもよい。遅延回路の遅延量は、被試験デバイスの仕様に対応して設定されてもよい。

加算結果信号のうちの第２周波数より低い信号のみを透過させる第２ローパスフィルタをさらに備え、再生クロック発生部は、第２ローパスフィルタを透過した加算結果信号に基づいて、再生クロックを発生してもよい。

第２ローパスフィルタの透過帯域を示す第２周波数は、第１周波数より高くてもよく、又は第１周波数と略等しくてもよい。

第１ローパスフィルタは、出力データが安定していない場合には、第１比較結果信号に代えて固定値のホールド信号を出力してもよい。

第１ローパスフィルタは、被試験デバイスが出力データを出力し始めてから所定時間内である場合には、第１比較結果信号に代えて固定値を出力してもよい。

本発明の第２の形態によると、被試験デバイスを試験する試験装置であって、被試験デバイスの出力データと位相が略等しい再生クロックを生成するクロック再生回路と、再生クロックを遅延させてストローブを発生する遅延回路と、ストローブに基づいて、出力データの出力値を取得するタイミングコンパレータと、出力値を予め定められた期待値と比較する論理比較器と、論理比較器の比較結果に基づいて、被試験デバイスの良否判定を行う良否判定部とを備える。

クロック再生回路は、被試験デバイスの出力データと再生クロックとの位相を比較し、比較結果信号を出力する位相比較器と、比較結果信号のうちの、被試験デバイスの種類に応じて設定される所定の周波数より低い信号のみを透過させる第１ローパスフィルタと、比較結果信号に基づいて、再生クロックを発生する再生クロック発生部とを有する。

本発明の第３の形態によると、被試験デバイスを試験する試験方法であって、被試験デバイスの動作を制御する基準クロックを発生する段階と、基準クロックと周波数が略等しく、被試験デバイスの出力データと位相が略等しい再生クロックを生成するクロック再生段階と、再生クロックを遅延させてストローブを発生する段階と、ストローブに基づいて、出力データの出力値を取得する段階と、出力値を予め定められた期待値と比較する段階と、比較結果に基づいて、被試験デバイスの良否判定を行う段階とを備える。

クロック再生段階は、被試験デバイスの出力データと再生クロックとの位相を比較し、第１比較結果信号を出力する段階と、基準クロックと再生クロックとの位相を比較し、第２比較結果信号を出力する段階と、第１比較結果信号と第２比較結果信号とを加算し、加算結果信号を出力する段階と、加算結果信号に基づいて、再生クロックを発生する段階とを有する。

本発明の第４の形態によると、被試験デバイスを試験する試験方法であって、被試験デバイスの出力データと位相が略等しい再生クロックを生成するクロック再生段階と、再生クロックを遅延させてストローブを発生する段階と、ストローブに基づいて、出力データの出力値を取得する段階と、出力値を予め定められた期待値と比較する段階と、論理比較器の比較結果に基づいて、被試験デバイスの良否判定を行う段階とを備える。

クロック再生段階は、被試験デバイスの出力データと再生クロックとの位相を比較し、比較結果信号を出力する段階と、比較結果信号のうちの、被試験デバイスの種類に応じて設定される所定の周波数より低い信号のみを透過させる段階と、比較結果信号に基づいて、再生クロックを発生する段階とを有する。

なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた発明となりうる。

本発明に係る試験装置によれば、クロック埋め込み方式の高速シリアルインタフェースを有する被試験デバイスを正確に試験することができる。

以下、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の第１実施形態に係る試験装置１００の構成の一例を示す。図２（ａ）は、第１実施形態に係るＤＵＴ１５０の出力データのタイミングチャートの一例を示す。図２（ｂ）は、第１実施形態に係るＶＣＯ１３８が発生する再生クロックのタイミングチャートの一例を示す。図２（ｃ）は、第１実施形態に係る可変遅延回路１２４が発生するストローブのタイミングチャートの一例を示す。

試験装置１００は、基準クロック源１０２、クロック生成回路１０４、レベルコンパレータ１０６、可変遅延回路１２４、タイミングコンパレータ１０８、論理比較器１１０、及び良否判定部１１２を備える。なお、良否判定部１１２は、試験装置１００が備えるＣＰＵがプログラムを実行することにより実現されてもよいし、試験装置１００の外部に設けられたワークステーション等の解析装置により実現されてもよい。

基準クロック源１０２は、ＤＵＴ１５０の動作を制御する基準クロックを発生する。ＤＵＴ１５０は、基準クロック源１０２が発生した基準クロックに基づいて動作し、図２（ａ）に示すような出力データを出力する。そして、レベルコンパレータ１０６は、ＤＵＴ１５０から出力される出力データを予め定められた閾値電圧と比較し、２値の出力データを出力する。また、クロック生成回路１０４は、基準クロック源１０２が発生した基準クロックと周波数が略等しく、ＤＵＴ１５０の出力データと位相が略等しい、図２（ｂ）に示すような再生クロックを生成する。

可変遅延回路１２４は、クロック生成回路１０４が生成した再生クロックを遅延させて、図２（ｃ）に示すようなストローブを発生する。可変遅延回路１２４の遅延量は、ＤＵＴ１５０の仕様に対応して設定される。例えば、可変遅延回路１２４の遅延量は、ＤＵＴ１５０の出力データの半サイクル時間である。また、可変遅延回路１２４は、位相比較器１２２とタイミングコンパレータ１０８との間の位相差を調整する機能も有する。そのため、可変遅延回路１２４は、Ｎ１分周器１２８から位相比較器１２２への伝送路における位相比較器１２２の直前に設けられてもよい。この場合、ＶＣＯ１３８は、ＤＵＴ１５０の出力データに対して所定の位相差を有する再生クロックを発生する。

タイミングコンパレータ１０８は、可変遅延回路１２４が発生したストローブに基づいて、ＤＵＴ１５０の出力データの出力値を取得する。論理比較器１１０は、例えば排他的論理和演算回路であり、タイミングコンパレータ１０８が取得した出力値を予め定められた期待値と比較し、フェイルデータ又はパスデータを出力する。そして、良否判定部１１２は、論理比較器１１０の比較結果に基づいて、ＤＵＴ１５０の良否判定を行う。

クロック生成回路１０４は、ＬＰＦ１２０、位相比較器１２２、Ｎ２分周器１２６、Ｎ１分周器１２８、位相比較器１３０、加算器１３２、ＬＰＦ１３４、積分器１３６、及びＶＣＯ１３８を有する。クロック生成回路１０４は、位相比較器１２２、ＬＰＦ１２０、ＬＰＦ１３４、積分器１３６、ＶＣＯ１３８、及びＮ１分周器１２８を含む位相同期ループ回路により、再生クロックと出力データとの位相を同期させ、また位相比較器１３０、ＬＰＦ１３４、積分器１３６、ＶＣＯ１３８、Ｎ１分周器１２８、及びＮ２分周器１２６を含む周波数同期ループ回路により、再生クロックと基準クロックとの周波数を同期させる。なお、位相比較器１２２は、例えばアーリーレイト回路であり、ＬＰＦ１２０は、例えばデジタルフィルタである。ＶＣＯ１３８は、本発明の再生クロック発生部の一例である。

位相比較器１２２は、レベルコンパレータ１０６から出力されたＤＵＴ１５０の出力データと、ＶＣＯ１３８が発生してＮ１分周器１２８によりＮ１分周された再生クロックとの位相を比較し、第１比較結果信号を出力する。ＬＰＦ１２０は、位相比較器１２２が出力した第１比較結果信号のうちの第１周波数より低い信号のみを透過させ、加算器１３２に供給する。なお、ＬＰＦ１２０の透過帯域を示す第１周波数は、ＤＵＴ１５０の種類に応じて設定され、例えばＤＵＴ１５０に許容されたジッタ周波数に対応して設定される。具体的には、ＤＵＴ１５０の出力データの周波数が６．５ＧＨｚ程度である場合に、例えば１００ｋＨｚ程度に設定される。

また、Ｎ１分周器１２８及びＮ２分周器１２６は、ＶＣＯ１３８発生した再生クロックを分周し、位相比較器１３０に供給する。位相比較器１３０は、基準クロック源１０２が発生した基準クロックと、ＶＣＯ１３８が発生してＮ１分周器１２８及びＮ２分周器１２６により（Ｎ１×Ｎ２）分周された再生クロックとの位相を比較し、第２比較結果信号を出力して加算器１３２に供給する。

加算器１３２は、位相比較器１２２が出力しＬＰＦ１２０を透過した第１比較結果信号と、位相比較器１３０が出力した第２比較結果信号を加算し、加算結果信号を出力する。ＬＰＦ１３４は、加算器１３２が出力した加算結果信号のうちの第２周波数より低い信号のみを透過させ、積分器１３６に供給する。なお、ＬＰＦ１３４の透過帯域を示す第２周波数は、ＬＰＦ１２０の透過帯域を示す第１周波数より高い。具体的には、ＤＵＴ１５０の出力データの周波数が６．５ＧＨｚ程度である場合に、例えば数ＭＨｚ程度に設定される。また、ＬＰＦ１３４の透過帯域を示す第２周波数は、ＬＰＦ１２０の透過帯域を示す第１周波数と略等しくてもよい。

積分器１３６は、ＬＰＦ１３４が出力した加算結果信号を積分してＶＣＯ１３８に供給する。ＶＣＯ１３８は、ＬＰＦ１３４を透過して積分器１３６によって積分された加算結果信号の積分値に基づいて再生クロックを発生し、位相比較器１２２及び可変遅延回路１２４に供給する。

以下、ＤＵＴ１５０の試験フローに沿って、試験装置１００の動作を説明する。まず、初期設定として、ＤＵＴ１５０の出力データレートに基づいて、基準クロック源１０２が発生する基準クロックの周波数、Ｎ１分周器１２８及びＮ２分周器１２６の分周比（Ｎ１、Ｎ２）が設定される。そして、一定時間経過後、周波数同期ループ回路により周波数同期がとられると、ＶＣＯ１３８は、基準クロックの周波数の（Ｎ１×Ｎ２）倍の周波数で、基準クロックと位相が同期した再生クロックを発生する。

次に、ＤＵＴ１５０からクロック生成回路１０４のトレーニングパターンを発生させる。トレーニングパターンとは、所定のデータ変化率をもつデータ列であり、ＤＵＴ１５０の出力データと再生クロックとの位相を同期させるパターンである。そのため、この際には、論理比較器１１０によるトレーニングパターンと期待値との比較処理は行われない。

ＤＵＴ１５０から出力されたトレーニングパターンのデータは、試験装置１００においてクロック生成回路１０４に接続されるチャネルに入力される。試験装置１００にトレーニングパターンが入力されると、レベルコンパレータ１０６でレベル比較された後に分岐されて、タイミングコンパレータ１０８及び位相比較器１２２に入力される。

位相比較器１２２は、Ｎ１分周器１２８によってＮ１分周された再生クロックとトレーニングパターンとの位相を比較し、位相の進み又は遅れを示すデータである第１位相比較結果信号を出力する。なお、ＤＵＴ１５０の出力データは、ランダムデータであり、サイクルによりデータの変化点の有無が異なるので、位相比較器１２２は、ＤＵＴ１５０の出力データに変化点が存在する場合にのみ位相比較を行って第１比較結果信号を出力し、ＤＵＴ１５０の出力データに変化点が存在しない場合には位相比較を行わない。

位相比較器１２２が出力した第１比較結果信号は、ＬＰＦ１２０によって平滑化された後、加算器１３２によって位相比較器１３０から出力された第２比較結果信号と加算される。そして、ＶＣＯ１３８は、ＤＵＴ１５０の出力データと再生クロックとの位相誤差が解消するようにフィードバック制御を行い、再生クロックを発生する。この結果、ＤＵＴ１５０の出力データの周波数を基準クロックの（Ｎ１×Ｎ２）倍に維持されたまま、再生クロックの位相がＤＵＴ１５０の出力データと同期する。

次に、クロック生成回路１０４による位相同期及び周波数同期がとれている状態で、ＤＵＴ１５０の試験が開始される。ＤＵＴ１５０の試験時には、Ｎ１分周器１２８によりＮ１分周された再生クロックが、可変遅延回路１２４により遅延され、所定のタイミングのストローブがタイミングコンパレータ１０８に供給される。そして、タイミングコンパレータ１０８によってストローブに基づいて所定のタイミングでＤＵＴ１５０の出力データが取得され、論理比較器１１０によって期待値と比較される。

試験中、クロック生成回路１０４は、常にＤＵＴ１５０の出力データと再生クロックとの位相を比較し、ＶＣＯ１３８によりフィードバック制御が行われるので、チップ温度変動等によるドリフトのためにＤＵＴ１５０の出力データの位相が変動しても、ＬＰＦ１２０のカットオフ周波数である第１周波数以下の変動であれば、ＤＵＴ１５０の位相変動に追従して再生クロックを発生できる。

以上のように、本実施形態に係る試験装置１００によれば、クロック埋め込み方式の高速シリアルインタフェースの試験において、ＤＵＴ１５０の出力データから再生クロックを生成し、再生クロックの位相を基準とした所望のタイミングで、ＤＵＴ１５０の出力データを取得することができる。また、基準クロックの周波数と、Ｎ１分周器１２８及びＮ２分周器１２６の分周比を可変にすることによって、ＤＵＴ１５０の出力データレートに幅広く対応でき、試験装置としての汎用性を向上させることができる。なお、ＶＣＯ１３８の出力周波数範囲は、通常オクターブ可変であるため、Ｎ１分周器１２８及びＮ２分周器１２６の２つの分周器を用いることによって、ＤＵＴ１５０の出力データレートの範囲に対応することができる。

また、ＤＵＴ１５０は基準クロック源１０２が発生した基準クロックに基づいて動作するので、試験装置１００にとってＤＵＴ１５０の出力データの周波数は必ず既知であり変動しない。したがって、位相同期ループ回路と周波数同期ループ回路とを別々に構成して同時に動作させることができる。さらに、ＬＰＦ１２０及びＬＰＦ１３４のそれぞれによって、周波数同期ループ回路と位相同期ループ回路とのループ帯域を別々に設定できるので、周波数同期ループ回路のループ帯域を高くすることによって周波数同期のセトリング時間を短縮してＶＣＯ１３８のノイズを抑圧でき、かつ位相同期ループ回路のループ帯域を低くすることによってＤＵＴ１５０の出力データのジッタ成分をカットすることができる。また、ＬＰＦ１２０のカットオフ周波数を可変にすることで、試験対象となるＤＵＴ１５０のジッタトレーランス規格に対応することができる。

図３は、本発明の第２実施形態に係る試験装置３００の構成の一例を示す。また、図４（ａ）及び図５（ａ）は、第２実施形態に係るＤＵＴ１５０の出力データのタイミングチャートの一例を示す。図４（ｂ）及び図５（ｂ）は、第２実施形態に係るＤＵＴ１５０のソースシンクロナスクロックのタイミングチャートの一例を示す。図４（ｃ）及び図５（ｃ）は、第２実施形態に係るＶＣＯ１３８が発生する再生クロックのタイミングチャートの一例を示す。図４（ｄ）及び図５（ｄ）は、第２実施形態に係る可変遅延回路１２４が発生するストローブのタイミングチャートの一例を示す。なお、第２実施形態に係る試験装置３００の動作及び機能は、以下に説明する部分を除き、第１実施形態に係る試験装置１００の機能及び動作と同一であるので説明を省略する。

試験装置３００は、第１実施形態に係る試験装置１００が備える構成要素に加え、レベルコンパレータ３０６を備える。また、クロック生成回路３０４は、第１実施形態に係るクロック生成回路１０４が有する構成要素に加え、エッジ切替回路３４０、Ｍ分周器３４２、固定ストローブ発生器３４４、及びスイッチ３４６を有する。第１実施形態に係る試験装置１００は、クロック埋め込み方式の高速シリアルインタフェースを試験するためのクロック生成回路１０４を備えるが、第２実施形態に係る試験装置３００は、ソースシンクロナス方式の高速シリアルインタフェースを試験するためのクロック生成回路３０４を備える。なお、ソースシンクロナスクロックは、本発明の出力データの一例である。第１実施形態に係る試験装置１００が、固定ストローブ発生器３４４及びスイッチ３４６を有し、以下に説明する動作及び機能を有してもよい。

ＤＵＴ３５０は、ソースシンクロナス方式の高速シリアルインタフェースを備え、図４（ａ）及び図５（ａ）に示すような出力データと、図４（ｂ）及び図５（ｂ）に示すようなソースシンクロナスクロックとを出力する。ここで、ソースシンクロナスクロック方式には、ソースシンクロナスクロックの上がりエッジ及び下がりエッジの両方がタイミングエッジであるダブルデータレート（ＤＤＲ）方式と、ソースシンクロナスクロックの上がりエッジ又は下がりエッジの一方がタイミングエッジであるシングルデータレート（ＳＤＲ）方式とがある。そこで、エッジ切替回路３４０は、ＤＵＴ３５０から位相比較器１２２への伝送路における位相比較器１２２の直前に設けられ、ＤＵＴ３５０から出力されたソースシンクロナスクロックのエッジのうちで、位相比較器１２２によって位相比較されるエッジを選択して位相比較器１２２に供給する。これにより、試験装置３００は、ダブルデータレート方式の高速シリアルインタフェースを備えるＤＵＴ３５０と、シングルデータレート方式の高速シリアルインタフェースを備えるＤＵＴ３５０との両方を試験することができる。

また、ソースシンクロナス方式では、出力データの周波数とソースシンクロナスクロックの周波数との比が１対１に限られず、１対２、１対４等の場合がある。そこで、Ｍ分周器３４２は、Ｎ１分周器１２８から位相比較器１２２への伝送路における位相比較器１２２の直前に設けられ、Ｎ１分周器１２８によってＮ１分周された再生クロックをさらにＭ分周して位相比較器１２２に供給する。これにより、Ｍ分周器３４２は、可変遅延回路１２４に供給される再生クロックの周波数と、位相比較器１２２に供給される再生クロックの周波数とを異ならせ、位相比較器１２２に供給される再生クロックの周波数と、ソースシンクロナスクロックとの周波数とを同一にする。これにより、試験装置３００は、出力データの周波数とソースシンクロナスクロックの周波数との比が様々なソースシンクロナス方式の高速シリアルインタフェースを備えるＤＵＴ３５０を試験することができる。

固定ストローブ発生器３４４は、基準クロックと再生クロックとの位相差を示す固定位相差信号を発生する。そして、スイッチ３４６は、位相比較器１２２が出力した第１比較結果信号と、固定ストローブ発生器３４４が発生した固定位相差信号とを切り替えて加算器１３２に供給する。即ち、スイッチ３４６が第１比較結果信号を選択して加算器１３２に供給した場合には、ＶＣＯ１３８は、図４（ｃ）及び図５（ｃ）に示すように、ＤＵＴ１５０のソースシンクロナスクロックに追従した再生クロックを発生する。そして、可変遅延回路１２４は、クロック生成回路１０４が生成した再生クロックを遅延させて、図４（ｄ）及び図５（ｄ）に示すようなストローブを発生する。一方、スイッチ３４６が固定位相差信号を選択して加算器１３２に供給した場合には、ＶＣＯ１３８は、ＤＵＴ１５０のソースシンクロナスクロックに追従せず、基準クロックに対して固定位相差信号が示す位相差をもつ再生クロックを発生する。これにより、試験装置３００は、ＤＵＴ３５０のソースシンクロナスクロックに追従したストローブだけでなく、基準クロックに対して固定の位相差をもつストローブによりＤＵＴ３５０の出力データを取得して試験することができる。

ＬＰＦ１２０は、ＤＵＴ３５０がソースシンクロナスクロックを出力し始めてから所定時間内である場合等のＤＵＴ３５０が出力したソースシンクロナスクロックが安定していない場合には、ホールド信号に基づいて、第１比較結果信号に代えて固定値を出力して加算器１３２に供給する。即ち、ＬＰＦ１２０が第１比較結果信号を選択して加算器１３２に供給した場合には、ＶＣＯ１３８は、図４（ｃ）及び図５（ｃ）に示すように、ＤＵＴ１５０のソースシンクロナスクロックに位相同期した再生クロックを発生する。そして、可変遅延回路１２４は、クロック生成回路１０４が生成した再生クロックを遅延させて、図４（ｄ）及び図５（ｄ）に示すようなストローブを発生する。一方、ＬＰＦ１２０がホールド信号に基づいて固定値を加算器１３２に供給した場合には、ＶＣＯ１３８は、ＤＵＴ１５０のソースシンクロナスクロックに位相同期せず、基準クロックに位相同期した再生クロックを発生する。なお、第１実施形態に係る試験装置１００が備えるＬＰＦ１２０も上述のＬＰＦ１２０と同様にホールド信号に基づいて固定値を出力してもよい。

これにより、第２実施形態に係る試験装置３００においてＤＵＴ３５０のソースシンクロナスクロックの位相が不安定である場合や、第１実施形態に係る試験装置１００においてＤＵＴ１５０の出力データが「０」又は「１」の長い連続パターンになる場合などの、試験中に位相同期を停止した場合に、一時的に位相同期ループの動作を止めることができる。

以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

第１実施形態に係る試験装置１００の構成の一例を示す図である。 出力データ、再生クロック、及びストローブのタイミングチャートである。 第２実施形態に係る試験装置３００の構成の一例を示す図である。 出力データ、ソースシンクロナスクロック、再生クロック、及びストローブのタイミングチャートの一例を示す図である。 出力データ、ソースシンクロナスクロック、再生クロック、及びストローブのタイミングチャートの一例を示す図である。 従来技術に係る試験装置６００の構成を示す図である。

符号の説明

１００ 試験装置
１０２ 基準クロック源
１０４ クロック生成回路
１０６ レベルコンパレータ
１０８ タイミングコンパレータ
１１０ 論理比較器
１１２ 良否判定部
１２０ ＬＰＦ
１２２ 位相比較器
１２４ 可変遅延回路
１２６ Ｎ２分周器
１２８ Ｎ１分周器
１３０ 位相比較器
１３２ 加算器
１３４ ＬＰＦ
１３６ 積分器
１３８ ＶＣＯ
１５０ ＤＵＴ
３００ 試験装置
３０６ レベルコンパレータ
３０４ クロック生成回路
３４０ エッジ切替回路
３４２ Ｍ分周器
３４４ 固定ストローブ発生器
３４６ スイッチ
３５０ ＤＵＴ
６００ 試験装置
６０２ ＤＵＴ
６０４ レベルコンパレータ
６０６ タイミングコンパレータ
６０８ 論理比較器

Claims (12)

1. 被試験デバイスを試験する試験装置であって、
   前記被試験デバイスの動作を制御する基準クロックを発生する基準クロック源と、
   前記基準クロックと周波数が略等しく、前記被試験デバイスの出力データと位相が略等しい再生クロックを生成するクロック再生回路と、
   前記再生クロックを遅延させてストローブを発生する遅延回路と、
   前記ストローブに基づいて、前記出力データの出力値を取得するタイミングコンパレータと、
   前記出力値を予め定められた期待値と比較する論理比較器と、
   前記論理比較器の比較結果に基づいて、前記被試験デバイスの良否判定を行う良否判定部と
   を備え、
   前記クロック再生回路は、
   前記被試験デバイスの前記出力データと前記再生クロックとの位相を比較し、第１比較結果信号を出力する第１位相比較器と、
   前記基準クロックと前記再生クロックとの位相を比較し、第２比較結果信号を出力する第２位相比較器と、
   前記第１比較結果信号と前記第２比較結果信号とを加算し、加算結果信号を出力する加算器と、
   前記加算結果信号に基づいて、前記再生クロックを発生する再生クロック発生部と
   を有する試験装置。
2. 前記第１比較結果信号のうちの第１周波数より低い信号のみを透過させる第１ローパスフィルタをさらに備え、
   前記加算器は、前記第１ローパスフィルタを透過した前記第１比較結果信号と前記第２比較結果信号を加算する
   請求項１に記載の試験装置。
3. 前記第１ローパスフィルタの透過帯域を示す前記第１周波数は、前記被試験デバイスの種類に応じて設定される
   請求項２に記載の試験装置。
4. 前記第１ローパスフィルタの透過帯域を示す前記第１周波数は、前記被試験デバイスに許容されたジッタ周波数に対応して設定される
   請求項３に記載の試験装置。
5. 前記加算結果信号のうちの第２周波数より低い信号のみを透過させる第２ローパスフィルタをさらに備え、
   前記再生クロック発生部は、前記第２ローパスフィルタを透過した前記加算結果信号に基づいて、前記再生クロックを発生する
   請求項２に記載の試験装置。
6. 前記第２ローパスフィルタの透過帯域を示す前記第２周波数は、前記第１周波数より高い、又は前記第１周波数と略等しい
   請求項５に記載の試験装置。
7. 前記第１ローパスフィルタは、前記出力データが安定していない場合には、前記第１比較結果信号に代えて固定値のホールド信号を出力する
   請求項２に記載の試験装置。
8. 前記第１ローパスフィルタは、前記被試験デバイスが前記出力データを出力し始めてから所定時間内である場合には、前記第１比較結果信号に代えて前記固定値を出力する
   請求項７に記載の試験装置。
9. 前記遅延回路の遅延量は、前記被試験デバイスの仕様に対応して設定される
   請求項１に記載の試験装置。
10. 被試験デバイスを試験する試験装置であって、
    前記被試験デバイスの出力データと位相が略等しい再生クロックを生成するクロック再生回路と、
    前記再生クロックを遅延させてストローブを発生する遅延回路と、
    前記ストローブに基づいて、前記出力データの出力値を取得するタイミングコンパレータと、
    前記出力値を予め定められた期待値と比較する論理比較器と、
    前記論理比較器の比較結果に基づいて、前記被試験デバイスの良否判定を行う良否判定部と
    を備え、
    前記クロック再生回路は、
    前記被試験デバイスの前記出力データと前記再生クロックとの位相を比較し、比較結果信号を出力する位相比較器と、
    前記比較結果信号のうちの、前記被試験デバイスの種類に応じて設定される所定の周波数より低い信号のみを透過させる第１ローパスフィルタと、
    前記比較結果信号に基づいて、前記再生クロックを発生する再生クロック発生部と
    を有する試験装置。
11. 被試験デバイスを試験する試験方法であって、
    前記被試験デバイスの動作を制御する基準クロックを発生する段階と、
    前記基準クロックと周波数が略等しく、前記被試験デバイスの出力データと位相が略等しい再生クロックを生成するクロック再生段階と、
    前記再生クロックを遅延させてストローブを発生する段階と、
    前記ストローブに基づいて、前記出力データの出力値を取得する段階と、
    前記出力値を予め定められた期待値と比較する段階と、
    比較結果に基づいて、前記被試験デバイスの良否判定を行う段階と
    を備え、
    前記クロック再生段階は、
    前記被試験デバイスの前記出力データと前記再生クロックとの位相を比較し、第１比較結果信号を出力する段階と、
    前記基準クロックと前記再生クロックとの位相を比較し、第２比較結果信号を出力する段階と、
    前記第１比較結果信号と前記第２比較結果信号とを加算し、加算結果信号を出力する段階と、
    前記加算結果信号に基づいて、前記再生クロックを発生する段階と
    を有する試験方法。
12. 被試験デバイスを試験する試験方法であって、
    前記被試験デバイスの出力データと位相が略等しい再生クロックを生成するクロック再生段階と、
    前記再生クロックを遅延させてストローブを発生する段階と、
    前記ストローブに基づいて、前記出力データの出力値を取得する段階と、
    前記出力値を予め定められた期待値と比較する段階と、
    前記論理比較器の比較結果に基づいて、前記被試験デバイスの良否判定を行う段階と
    を備え、
    前記クロック再生段階は、
    前記被試験デバイスの前記出力データと前記再生クロックとの位相を比較し、比較結果信号を出力する段階と、
    前記比較結果信号のうちの、前記被試験デバイスの種類に応じて設定される所定の周波数より低い信号のみを透過させる段階と、
    前記比較結果信号に基づいて、前記再生クロックを発生する段階と
    を有する試験方法。

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