JPH08329604A - デジタルオーディオインターフェース - Google Patents
デジタルオーディオインターフェースInfo
- Publication number
- JPH08329604A JPH08329604A JP7156858A JP15685895A JPH08329604A JP H08329604 A JPH08329604 A JP H08329604A JP 7156858 A JP7156858 A JP 7156858A JP 15685895 A JP15685895 A JP 15685895A JP H08329604 A JPH08329604 A JP H08329604A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- output
- digital audio
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】通常再生の信号および倍速再生の信号の夫々の
受信時に自動的にＰＬＬの引込みを行い通常再生の信号
と倍速再生の信号を読み出す。 【構成】ＤＩＮ端子からの入力信号は位相差検出回路２
と積分回路１０に入力され、積分回路１０の出力信号は
ピークホールド回路１１に入力される。コンパレータ１
３にはピークホールド回路１１の信号と基準電圧源１２
の信号が入力される。位相差検出回路２は入力信号とＶ
ＣＯ１からの信号が入力され、入力信号とＶＣＯ１の発
振信号との位相差に応じる信号を切換器付ＬＰＦ９に出
力する。切換器付ＬＰＦ９は２つのローパスフイルタを
切換えて使用する。切換え信号としてコンパレータ１３
の出力信号が用いられる。ＶＣＯ１、位相差検出回路２
および切換器ＬＰＦ９によりＰＬＬ回路が形成されてお
り、このＰＬＬ回路はデジタルオーディオインターフェ
ースのマスタークロックを出力する。
受信時に自動的にＰＬＬの引込みを行い通常再生の信号
と倍速再生の信号を読み出す。 【構成】ＤＩＮ端子からの入力信号は位相差検出回路２
と積分回路１０に入力され、積分回路１０の出力信号は
ピークホールド回路１１に入力される。コンパレータ１
３にはピークホールド回路１１の信号と基準電圧源１２
の信号が入力される。位相差検出回路２は入力信号とＶ
ＣＯ１からの信号が入力され、入力信号とＶＣＯ１の発
振信号との位相差に応じる信号を切換器付ＬＰＦ９に出
力する。切換器付ＬＰＦ９は２つのローパスフイルタを
切換えて使用する。切換え信号としてコンパレータ１３
の出力信号が用いられる。ＶＣＯ１、位相差検出回路２
および切換器ＬＰＦ９によりＰＬＬ回路が形成されてお
り、このＰＬＬ回路はデジタルオーディオインターフェ
ースのマスタークロックを出力する。
Description
【０００１】
【産業上の利用分野】この発明はデジタルオーディオ機
器間のデジタル信号通信に使用するデジタルオーディオ
インターフェースに係わり、特に、伝送速度の異なる信
号を受信可能なデジタルオーディオインターフェースに
関する。
器間のデジタル信号通信に使用するデジタルオーディオ
インターフェースに係わり、特に、伝送速度の異なる信
号を受信可能なデジタルオーディオインターフェースに
関する。
【０００２】
【従来の技術】従来のデジタルオーディオインターフェ
ースの例を図３に示す。図に示すＤＩＮ端子から入力さ
れたデジタルオーディオ信号は、位相差検出回路２およ
びＳ／Ｐ変換回路５に入力される。位相差検出回路２に
はＶＣＯ（電圧制御発振器）１からも信号が入力され、
位相差検出回路２はデジタルオーディオ信号とＶＣＯ１
で発振される信号との位相差に応じる信号をＬＰＦ（ロ
ーパスフイルタ）３に出力し、ＬＰＦ３の出力信号はＶ
ＣＯ３の発振周波数を制御する。ＶＣＯ１、位相差検出
回路２およびＬＰＦ３によりＰＬＬ回路が形成されてお
り、このＰＬＬ回路はデジタルオーディオ信号に含まれ
る基準クロックに同期した信号、すなわちデジタルオー
ディオインターフェースのマスタークロックを出力す
る。
ースの例を図３に示す。図に示すＤＩＮ端子から入力さ
れたデジタルオーディオ信号は、位相差検出回路２およ
びＳ／Ｐ変換回路５に入力される。位相差検出回路２に
はＶＣＯ（電圧制御発振器）１からも信号が入力され、
位相差検出回路２はデジタルオーディオ信号とＶＣＯ１
で発振される信号との位相差に応じる信号をＬＰＦ（ロ
ーパスフイルタ）３に出力し、ＬＰＦ３の出力信号はＶ
ＣＯ３の発振周波数を制御する。ＶＣＯ１、位相差検出
回路２およびＬＰＦ３によりＰＬＬ回路が形成されてお
り、このＰＬＬ回路はデジタルオーディオ信号に含まれ
る基準クロックに同期した信号、すなわちデジタルオー
ディオインターフェースのマスタークロックを出力す
る。
【０００３】デジタルオーディオ信号はさらにＳ／Ｐ変
換回路５でパラレル信号に変換されてラッチ回路６に入
力される。タイミングパルス発生器４には上記のマスタ
ークロックとデジタルオーディオ信号とが入力され、前
記ラッチ回路６にラッチタイミングの信号を出力する。
ラッチ回路６でラッチされたパラレル信号はＰ／Ｓ変換
回路７とサブコード出力回路８に入力され、Ｐ／Ｓ変換
回路７からオーディオデータが出力され、サブコード出
力回路８からサブコードデータが出力される。
換回路５でパラレル信号に変換されてラッチ回路６に入
力される。タイミングパルス発生器４には上記のマスタ
ークロックとデジタルオーディオ信号とが入力され、前
記ラッチ回路６にラッチタイミングの信号を出力する。
ラッチ回路６でラッチされたパラレル信号はＰ／Ｓ変換
回路７とサブコード出力回路８に入力され、Ｐ／Ｓ変換
回路７からオーディオデータが出力され、サブコード出
力回路８からサブコードデータが出力される。
【０００４】上記のデジタルオーディオインターフェー
スに入力される信号としてはバイフェーズ・マーク方式
で変調された信号が用いられる。バイフェーズ・マーク
方式を図４により説明する。図におけるバイフェーズマ
ークは２個の継続する２値価状態からなる１つのシンボ
ルにより表わされる。シンボルの第１の状態は先行する
シンボルの第２の状態を反転したものとなる。シンボル
の第２の状態は伝送されるビット（ソースデータ）が０
なら第１の状態と同じであり、伝送されるビットが１な
ら第１の状態を反転したものとなる。
スに入力される信号としてはバイフェーズ・マーク方式
で変調された信号が用いられる。バイフェーズ・マーク
方式を図４により説明する。図におけるバイフェーズマ
ークは２個の継続する２値価状態からなる１つのシンボ
ルにより表わされる。シンボルの第１の状態は先行する
シンボルの第２の状態を反転したものとなる。シンボル
の第２の状態は伝送されるビット（ソースデータ）が０
なら第１の状態と同じであり、伝送されるビットが１な
ら第１の状態を反転したものとなる。
【０００５】このようなバイフェーズ・マーク方式で変
調された信号は、標本化周波数が４４．１ｋＨｚであれ
ば主に２．８ＭＨｚと１．４ＭＨｚのクロック成分が含
まれることになる。倍速再生された入力信号になると、
主として５．６ＭＨｚと２．８ＭＨｚのクロック信号を
含むようになる。上記のデジタルオーディオインターフ
ェースでは、ＰＬＬ回路のＬＰＦの時定数が通常再生時
の値に固定されると、倍速再生時にはＰＬＬがロックせ
ず伝送データを読み出すことができなかった。
調された信号は、標本化周波数が４４．１ｋＨｚであれ
ば主に２．８ＭＨｚと１．４ＭＨｚのクロック成分が含
まれることになる。倍速再生された入力信号になると、
主として５．６ＭＨｚと２．８ＭＨｚのクロック信号を
含むようになる。上記のデジタルオーディオインターフ
ェースでは、ＰＬＬ回路のＬＰＦの時定数が通常再生時
の値に固定されると、倍速再生時にはＰＬＬがロックせ
ず伝送データを読み出すことができなかった。
【０００６】
【発明が解決しようとする課題】この発明は上記した点
に鑑みてなされたものであって、その目的とするところ
は、通常再生の信号および倍速再生の信号の夫々の受信
時に自動的にＰＬＬの引込みが行われ、通常再生の信号
と倍速再生の信号を読み出すことができるデジタルオー
ディオインターフェースを提供することにある。
に鑑みてなされたものであって、その目的とするところ
は、通常再生の信号および倍速再生の信号の夫々の受信
時に自動的にＰＬＬの引込みが行われ、通常再生の信号
と倍速再生の信号を読み出すことができるデジタルオー
ディオインターフェースを提供することにある。
【０００７】
【課題を解決するための手段】この発明のデジタルオー
ディオインターフェースは、デジタルオーディオ機器間
のデジタル信号通信に使用する伝送信号に含まれる基準
クロック信号に同期させるＰＬＬ回路と、該デジタル伝
送信号を積分する積分回路と、前記積分回路の波高値を
保持するピークホールド回路と、一方の入力端子が基準
電圧源に接続され他方の入力端子に前記ピークホールド
回路の出力が入力される比較器とを備え、前記比較器の
出力により前記ＰＬＬ回路のループフイルタの特性を切
換えるように構成されている。
ディオインターフェースは、デジタルオーディオ機器間
のデジタル信号通信に使用する伝送信号に含まれる基準
クロック信号に同期させるＰＬＬ回路と、該デジタル伝
送信号を積分する積分回路と、前記積分回路の波高値を
保持するピークホールド回路と、一方の入力端子が基準
電圧源に接続され他方の入力端子に前記ピークホールド
回路の出力が入力される比較器とを備え、前記比較器の
出力により前記ＰＬＬ回路のループフイルタの特性を切
換えるように構成されている。
【０００８】従って、入力されるデジタル伝送信号の基
準クロック速度が変更されても前記ピークホールド回路
のループフイルタの特性が夫々最適値に切換えられるこ
とにより自動的にＰＬＬの引込みが行われる。
準クロック速度が変更されても前記ピークホールド回路
のループフイルタの特性が夫々最適値に切換えられるこ
とにより自動的にＰＬＬの引込みが行われる。
【０００９】さらに、この発明のデジタルオーディオイ
ンターフェースは、前記デジタルオーディオインターフ
ェースにおいて、前記ピークホールド回路の入力信号は
ダイオードを用いて検波されると共に、前記基準電圧源
の出力はダイオードを介して前記比較器に入力されるよ
うに構成されたものである。
ンターフェースは、前記デジタルオーディオインターフ
ェースにおいて、前記ピークホールド回路の入力信号は
ダイオードを用いて検波されると共に、前記基準電圧源
の出力はダイオードを介して前記比較器に入力されるよ
うに構成されたものである。
【００１０】
【作用】入力されるデジタル伝送信号は積分回路により
三角波とされるが、三角波の波高値は入力信号のパルス
幅に比例する。すなわち信号の伝送速度の遅速は積分回
路出力レベルの大小となって現われる。従って、それら
のピーク値を保持するピークホールド回路の出力と基準
電圧源のレベルを比較器で比較してＨ，Ｌの切換信号を
得ることができる。
三角波とされるが、三角波の波高値は入力信号のパルス
幅に比例する。すなわち信号の伝送速度の遅速は積分回
路出力レベルの大小となって現われる。従って、それら
のピーク値を保持するピークホールド回路の出力と基準
電圧源のレベルを比較器で比較してＨ，Ｌの切換信号を
得ることができる。
【００１１】この切換信号によりＰＬＬ回路のループフ
イルタの特性をそれぞれ速度の異なる信号のクロック抽
出に最適となるように切換えることにより自動的にＰＬ
Ｌの引込みが行われ、ＰＬＬ回路からマスタークロック
を得ることができる。
イルタの特性をそれぞれ速度の異なる信号のクロック抽
出に最適となるように切換えることにより自動的にＰＬ
Ｌの引込みが行われ、ＰＬＬ回路からマスタークロック
を得ることができる。
【００１２】ピークホールド回路には一般にダイオード
が用いられるが、ダイオードに電流が流れるときの降下
電圧は温度により変化する。従って、このようなダイオ
ードを用いたピークホールド回路の出力は温度によって
変化する。しかしながら、基準電圧源にピークホールド
回路の出力変化を補償するダイオードを用いることによ
り、ＰＬＬ回路のループフイルタの特性切換えの温度変
化による誤動作を防止できる。
が用いられるが、ダイオードに電流が流れるときの降下
電圧は温度により変化する。従って、このようなダイオ
ードを用いたピークホールド回路の出力は温度によって
変化する。しかしながら、基準電圧源にピークホールド
回路の出力変化を補償するダイオードを用いることによ
り、ＰＬＬ回路のループフイルタの特性切換えの温度変
化による誤動作を防止できる。
【００１３】
【実施例】この発明の実施例であるデジタルオーディオ
インターフェースを図面に基づいて説明する。図１はこ
の発明の実施例であるデジタルオーディオインターフェ
ースの要部を示す回路図である。実施例のデジタルオー
ディオインターフェースは図３の回路において、ＶＣＯ
１、位相検出回路２およびＬＰＦ３で構成されるＰＬＬ
回路を図１に示す回路で置き換えたものである。なお、
ここでは入力伝送信号として信号速度が通常再生の場合
と倍速再生の場合を例として説明する。
インターフェースを図面に基づいて説明する。図１はこ
の発明の実施例であるデジタルオーディオインターフェ
ースの要部を示す回路図である。実施例のデジタルオー
ディオインターフェースは図３の回路において、ＶＣＯ
１、位相検出回路２およびＬＰＦ３で構成されるＰＬＬ
回路を図１に示す回路で置き換えたものである。なお、
ここでは入力伝送信号として信号速度が通常再生の場合
と倍速再生の場合を例として説明する。
【００１４】図に示すように、ＤＩＮ端子から入力され
たデジタルオーディオ信号は位相差検出回路２に入力さ
れると共に、抵抗およびコンデンサで構成された積分回
路１０に入力される。積分回路１０の出力信号はダイオ
ード１１ａと抵抗およびコンデンサーで構成されたピー
クホールド回路１１に入力される。ピークホールド回路
１１の出力信号はコンパレータ１３の一方の入力端子に
入力される。コンパレータ１３の他方の入力端子には、
直流電源（＋Ｖ）を分圧し、直列にダイオード１２ａを
介して基準電圧源１２の出力信号が入力される。
たデジタルオーディオ信号は位相差検出回路２に入力さ
れると共に、抵抗およびコンデンサで構成された積分回
路１０に入力される。積分回路１０の出力信号はダイオ
ード１１ａと抵抗およびコンデンサーで構成されたピー
クホールド回路１１に入力される。ピークホールド回路
１１の出力信号はコンパレータ１３の一方の入力端子に
入力される。コンパレータ１３の他方の入力端子には、
直流電源（＋Ｖ）を分圧し、直列にダイオード１２ａを
介して基準電圧源１２の出力信号が入力される。
【００１５】一方、位相差検出回路２にはデジタルオー
ディオ信号と共にＶＣＯ１からも信号が入力され、位相
差検出回路２はデジタルオーディオ信号とＶＣＯ１で発
振される信号との位相差に応じる信号を切換器付ＬＰＦ
９に出力する。切換器付ＬＰＦ９は抵抗とコンデンサー
で構成された２つのローパスフイルタをアナログスイッ
チ９ａで切換えて使用するようになっており、切換え信
号としてコンパレータ１３の出力信号が用いられる。
ディオ信号と共にＶＣＯ１からも信号が入力され、位相
差検出回路２はデジタルオーディオ信号とＶＣＯ１で発
振される信号との位相差に応じる信号を切換器付ＬＰＦ
９に出力する。切換器付ＬＰＦ９は抵抗とコンデンサー
で構成された２つのローパスフイルタをアナログスイッ
チ９ａで切換えて使用するようになっており、切換え信
号としてコンパレータ１３の出力信号が用いられる。
【００１６】切換器付ＬＰＦ９の出力信号はＶＣＯ１の
発振周波数を制御する。ＶＣＯ１、位相差検出回路２お
よび切換器ＬＰＦ９によりＰＬＬ回路が形成されてお
り、このＰＬＬ回路はデジタルオーディオ信号に含まれ
る基準クロックに同期した信号、すなわちデジタルオー
ディオインターフェースのマスタークロックを出力す
る。マスタークロックはタイミングパルス発生器へ入力
される。
発振周波数を制御する。ＶＣＯ１、位相差検出回路２お
よび切換器ＬＰＦ９によりＰＬＬ回路が形成されてお
り、このＰＬＬ回路はデジタルオーディオ信号に含まれ
る基準クロックに同期した信号、すなわちデジタルオー
ディオインターフェースのマスタークロックを出力す
る。マスタークロックはタイミングパルス発生器へ入力
される。
【００１７】上記構成において、ＤＩＮ端子に入力され
る信号は先に図４で説明したバイフェーズ・マーク方式
で変調された信号である。その波形を図２（ａ）に示
す。積分回路１０はローパスフイルタの機能を有してお
り、そのカットオフ周波数は約３ＭＨｚに設定されてい
る。そして、デジタル信号は積分回路を通すと三角波と
されるが、三角波の波高値は入力デジタル信号のパルス
幅に比例する。すなわち信号の伝送速度の遅速は積分回
路出力ではレベルの大小となって出力される。
る信号は先に図４で説明したバイフェーズ・マーク方式
で変調された信号である。その波形を図２（ａ）に示
す。積分回路１０はローパスフイルタの機能を有してお
り、そのカットオフ周波数は約３ＭＨｚに設定されてい
る。そして、デジタル信号は積分回路を通すと三角波と
されるが、三角波の波高値は入力デジタル信号のパルス
幅に比例する。すなわち信号の伝送速度の遅速は積分回
路出力ではレベルの大小となって出力される。
【００１８】先に説明したように、デジタルオーディオ
信号は標本化周波数が４４．１ｋＨｚのとき主に２．８
ＭＨｚと１．４ＭＨｚのクロック成分が含まれ、倍速再
生された信号では、主として５．６ＭＨｚと２．８ＭＨ
ｚのクロック信号を含まれるため、積分回路１０の出力
のピークは通常再生信号のときと倍速再生信号のときで
大きく変化する。図２（ｂ）に通常再生信号のときの積
分回路１０の出力信号の波形を示す。また、図２（ｃ）
に倍速再生信号のときの積分回路１０の出力信号の波形
を示す。図２（ｂ）と図２（ｃ）では電圧および時間の
スケールを同じにしてある。通常再生信号でのピーク値
は倍速再生信号でのピーク値より大きいことが分かる。
信号は標本化周波数が４４．１ｋＨｚのとき主に２．８
ＭＨｚと１．４ＭＨｚのクロック成分が含まれ、倍速再
生された信号では、主として５．６ＭＨｚと２．８ＭＨ
ｚのクロック信号を含まれるため、積分回路１０の出力
のピークは通常再生信号のときと倍速再生信号のときで
大きく変化する。図２（ｂ）に通常再生信号のときの積
分回路１０の出力信号の波形を示す。また、図２（ｃ）
に倍速再生信号のときの積分回路１０の出力信号の波形
を示す。図２（ｂ）と図２（ｃ）では電圧および時間の
スケールを同じにしてある。通常再生信号でのピーク値
は倍速再生信号でのピーク値より大きいことが分かる。
【００１９】ピークホールド回路１１は上記のようなピ
ーク値の信号を出力し、基準電圧源１２は通常再生信号
のときのピーク値と倍速再生信号のときのピーク値との
中間の電圧を出力する。ピークホールド回路１１のダイ
オード１１ａは温度変化により順方向降下電圧が変化す
る。同様に基準電圧源１２のダイオード１２ａも温度変
化により順方向降下電圧が変化する。このような温度変
化による特性の変化（出力電圧変化率）をピークホール
ド回路１１と基準電圧源１２で同じに設定してある。従
って、コンパレータ１３は温度変化にかかわらず通常再
生信号と倍速再生信号とに応じた切換え信号を確実に出
力する。
ーク値の信号を出力し、基準電圧源１２は通常再生信号
のときのピーク値と倍速再生信号のときのピーク値との
中間の電圧を出力する。ピークホールド回路１１のダイ
オード１１ａは温度変化により順方向降下電圧が変化す
る。同様に基準電圧源１２のダイオード１２ａも温度変
化により順方向降下電圧が変化する。このような温度変
化による特性の変化（出力電圧変化率）をピークホール
ド回路１１と基準電圧源１２で同じに設定してある。従
って、コンパレータ１３は温度変化にかかわらず通常再
生信号と倍速再生信号とに応じた切換え信号を確実に出
力する。
【００２０】この切換え信号により切換器付ＬＰＦ９の
２つのローパスフイルタが切換えられるが一方のローパ
スフイルタの時定数は通常再生信号のクロック抽出に最
適に設定されており、他方のローパスフイルタの時定数
は倍速再生信号のクロック抽出に最適に設定されてい
る。切換え信号により通常再生信号と倍速再生信号に夫
々最適のローパスフイルタの時定数が選ばれるので、Ｐ
ＬＬ回路は通常再生信号と倍速再生信号の双方を自動的
に引込むことができる。
２つのローパスフイルタが切換えられるが一方のローパ
スフイルタの時定数は通常再生信号のクロック抽出に最
適に設定されており、他方のローパスフイルタの時定数
は倍速再生信号のクロック抽出に最適に設定されてい
る。切換え信号により通常再生信号と倍速再生信号に夫
々最適のローパスフイルタの時定数が選ばれるので、Ｐ
ＬＬ回路は通常再生信号と倍速再生信号の双方を自動的
に引込むことができる。
【００２１】実施例は以上のように構成されているが発
明はこれに限られず、例えば、比較器としてウインドコ
ンパレータを用いれば、３種類の速度切換えが可能とな
る。また、積分回路をより正確な三角波出力とするオペ
アンプによる構成とすることもできる。但し、実施例の
ような積分回路を用いる方がコストが安くなる。
明はこれに限られず、例えば、比較器としてウインドコ
ンパレータを用いれば、３種類の速度切換えが可能とな
る。また、積分回路をより正確な三角波出力とするオペ
アンプによる構成とすることもできる。但し、実施例の
ような積分回路を用いる方がコストが安くなる。
【００２２】
【発明の効果】この発明のデジタルオーディオインター
フェースによれば、入力信号から通常再生の信号と倍速
再生の信号を自動的に判別して、夫々に最適なＰＬＬル
ープフイルタの時定数が設定されるので、安定してＰＬ
Ｌの引込みが行われる。
フェースによれば、入力信号から通常再生の信号と倍速
再生の信号を自動的に判別して、夫々に最適なＰＬＬル
ープフイルタの時定数が設定されるので、安定してＰＬ
Ｌの引込みが行われる。
【００２３】そして、ＰＬＬのＶＣＯの発振周波数も安
定するので、ジッタの少ないクロック信号を作ることが
できる。このＶＣＯのクロック信号は受信側の装置のマ
スタークロックとなるので、Ｄ／Ａコンバータを備えた
装置では、Ｄ／Ａコンバータのクロックが安定し良好な
音質が得られる。
定するので、ジッタの少ないクロック信号を作ることが
できる。このＶＣＯのクロック信号は受信側の装置のマ
スタークロックとなるので、Ｄ／Ａコンバータを備えた
装置では、Ｄ／Ａコンバータのクロックが安定し良好な
音質が得られる。
【００２４】さらに、基準電圧源の出力をピークホール
ド回路に用いられたダイオードと同特性のダイオードを
介して比較器に加えたため、比較器の２つの入力信号の
温度変化による変動が相殺され、確実な比較が可能とな
る。
ド回路に用いられたダイオードと同特性のダイオードを
介して比較器に加えたため、比較器の２つの入力信号の
温度変化による変動が相殺され、確実な比較が可能とな
る。
【図１】この発明の実施例であるデジタルオーディオイ
ンターフェースの要部を示す回路図である。
ンターフェースの要部を示す回路図である。
【図２】同回路図における電圧波形を示す図である。
【図３】従来のデジタルオーディオインターフェースの
例を示すブロック図である。
例を示すブロック図である。
【図４】デジタルオーディオ信号通信に用いられる信号
を説明する波形図である。
を説明する波形図である。
１ ＶＣＯ ２ 位相差検出回路 ３ ＬＰＦ ４ タイミングパルス発生器 ５ Ｓ／Ｐ変換回路 ６ ラッチ回路 ７ Ｐ／Ｓ変換回路 ８ サブコード出力回路 ９ 切換器付ＬＰＦ １０ 積分回路 １１ ピークホールド回路 １２ 基準電圧源 １３ コンパレータ
Claims (2)
- 【請求項１】 デジタル信号通信に使用する伝送信号に
含まれる基準クロック信号に同期させるＰＬＬ回路と、
該デジタル伝送信号を積分する積分回路と、前記積分回
路の波高値を保持するピークホールド回路と、一方の入
力端子が基準電圧源に接続され他方の入力端子に前記ピ
ークホールド回路の出力が入力される比較器とを備え、
前記比較器の出力により前記ＰＬＬ回路のループフイル
タの特性を切換えることを特徴とするデジタルオーディ
オインターフェース。 - 【請求項２】 前記ピークホールド回路の入力信号はダ
イオードを用いて検波されると共に、前記基準電圧源の
出力はダイオードを介して前記比較器に入力されること
を特徴とする請求項１記載のデジタルオーディオインタ
ーフェース。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7156858A JPH08329604A (ja) | 1995-05-31 | 1995-05-31 | デジタルオーディオインターフェース |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7156858A JPH08329604A (ja) | 1995-05-31 | 1995-05-31 | デジタルオーディオインターフェース |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08329604A true JPH08329604A (ja) | 1996-12-13 |
Family
ID=15636926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7156858A Pending JPH08329604A (ja) | 1995-05-31 | 1995-05-31 | デジタルオーディオインターフェース |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08329604A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7366064B2 (en) | 2003-05-19 | 2008-04-29 | Funai Electric Co., Ltd. | Disk reproducing apparatus |
| CN102809690A (zh) * | 2012-08-14 | 2012-12-05 | 常州大学 | 一种发射极耦合正弦积分鉴相器及检测方法 |
-
1995
- 1995-05-31 JP JP7156858A patent/JPH08329604A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7366064B2 (en) | 2003-05-19 | 2008-04-29 | Funai Electric Co., Ltd. | Disk reproducing apparatus |
| CN102809690A (zh) * | 2012-08-14 | 2012-12-05 | 常州大学 | 一种发射极耦合正弦积分鉴相器及检测方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3596196B2 (ja) | データ伝送装置 | |
| US5760653A (en) | Phase-locked loop for clock recovery | |
| US4752942A (en) | Method and circuitry for extracting clock signal from received biphase modulated signal | |
| EP0671848B1 (en) | Automatic digital frequency control circuit | |
| JP2548989B2 (ja) | デジタル記録再生装置 | |
| JPH08329604A (ja) | デジタルオーディオインターフェース | |
| JPH1116280A (ja) | ディスク再生装置及びデータスライス回路 | |
| JP2950493B2 (ja) | 映像処理システムのバースト信号発生回路 | |
| KR940003664B1 (ko) | 디지틀 신호 검출장치 | |
| JP3850856B2 (ja) | Ｐｌｏ装置 | |
| JPH0434768A (ja) | クロツク抽出回路 | |
| JPH05145784A (ja) | 位相同期ループ装置 | |
| US4039952A (en) | Digital frequency shift-keyed transmitter | |
| JP2698455B2 (ja) | ビット同期回路 | |
| JP2723819B2 (ja) | 標本化クロック再生装置 | |
| JP3048134B2 (ja) | クロック信号再生装置 | |
| US5715353A (en) | Sine-wave modulator and playback/recording modulator-demodulator for a high-fidelity video playback/recording system | |
| JP3576675B2 (ja) | 再生装置 | |
| JP2923067B2 (ja) | デジタル受信回路 | |
| JP3018974B2 (ja) | 記録再生装置 | |
| JP2002111758A (ja) | 波形整形回路及びその波形整形方法 | |
| JP3354673B2 (ja) | Ｅｆｍ信号発生回路装置 | |
| JP2002232406A (ja) | 周波数比較器 | |
| JPH0247653Y2 (ja) | ||
| JP2529238B2 (ja) | クロツク信号再生装置 |