JP3833022B2

JP3833022B2 - 半導体装置

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Publication number: JP3833022B2
Application number: JP27838399A
Authority: JP
Inventors: 将人薄
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-09-30
Filing date: 1999-09-30
Publication date: 2006-10-11
Anticipated expiration: 2019-09-30
Also published as: US6320814B1; KR100703638B1; JP2001101869A; DE10039612A1; DE10039612B4; KR20010039792A

Description

【０００１】
【発明の属する技術分野】
本発明は、Ｎを自然数とした場合に、２のＮ乗と２のＮ−１乗の間の数Ｘを行数又は列数とする中間ワード数メモリを有する半導体装置に関し、特にこの間の数Ｘより大きな行又は列がアクセスされた場合に、記憶されたデータとして「高（Ｈ）」又は「低（Ｌ）」を出力する中間ワード数メモリを有する半導体装置に関する。
【０００２】
【従来の技術】
近年、特定用途向けに論理回路とメモリが混在した半導体装置が広く使用されるようになってきた。図１は、このような論理回路とメモリが混在した半導体装置の基本構成を示すブロック図である。半導体装置１は、論理回路２と、論理回路２からアクセスするメモリ３と、入出力回路４とを有する。
【０００３】
図１のような半導体装置では、あらかじめ基本的な回路構成が設計されており、用途に応じてそれらに変更を加えて装置を設計している。用途に応じて最大限必要なメモリの容量が決まるので、それに合わせて実際に装備するメモリの容量を決定している。これにより、半導体装置のチップ面積が低減されると共に、無駄な消費電力が低減できる。装備するメモリの容量は変更せずに最大限必要なメモリの容量に応じて動作させるメモリの容量を決定する場合もある。この場合は、チップ面積は低減されないが、無駄な消費電力が低減できる。
【０００４】
Ｎビットのアドレス信号でアクセスできるアドレス空間は２のＮ乗であり、一般のメモリは入力されるアドレス信号のビット数Ｎに応じて、２のＮ乗のアドレスを有する。すなわち、アドレス信号で示されるすべてのアドレスに対応してメモリのアドレスが存在する。上記のような用途に応じてメモリの容量が決定できる半導体装置では、装備するメモリ又は動作させるメモリのアドレス空間が２のＮ乗の値に一致しなくなる場合が生じる。例えば、１６ビットのアドレス信号が入力でき、基本メモリは６４ｋのアドレス空間を有するが、実際の用途で使用されるのは最大でも３６ｋのアドレス空間である場合、残りの２８ｋのアドレス空間に相当するメモリを装備しないようにすることで、チップ面積を低減し且つ消費電力を低減できる。このような場合に、中間ワード数メモリとなる。
【０００５】
しかし、アドレス信号は１６ビットであるので、削除した存在しないアドレス空間をアクセスするアドレス信号が入力される可能性があり、中間ワード数メモリではそのようなアドレス信号が入力された時にはデータとして「Ｈ」又は「Ｌ」を出力するようにしている。もちろん、図１に示すような構成の半導体装置の場合、論理回路２からのメモリ３へのアクセスでは装備していない又は動作しないアドレス空間へのアクセスが行われないようにしているが、「Ｈ」又は「Ｌ」が出力されるようにすることで、誤動作などによりそのようなアドレス空間へのアクセスが行われたことを発見できるようにしている。特に、上記のような半導体装置の製造工程における動作試験では、コスト削減のために同一の試験プログラムで試験を行う。その場合、メモリの容量にかかわらずアドレス信号が発生されて印加されるが、存在しないアドレス空間へ連続してアクセスが行われた場合に「Ｈ」又は「Ｌ」が連続して出力されるのを確認することでそのようなアドレス空間へアクセスしたことを識別している。そのため、存在しないアドレス空間がアクセスされたことを検出してデータとして「Ｈ」又は「Ｌ」が出力されるようにする必要がある。
【０００６】
図２は、中間ワード数メモリの構成例を示す図である。一般にメモリセルは行と列のマトリクス構造を有し、中間ワード数メモリは、行数と列数のいずれか又は両方が２のＮ乗と２のＮ−１乗の間の数Ｘを行数又は列数としてもよいが、行数を間の値とする場合が一般的であるので、以下の説明では、行数が２のＮ乗と２のＮ−１乗の間の数Ｘである場合を例として説明を行う。また、本発明はマトリクス条に配列されたメモリセルを有するメモリであればどのようなメモリにも適用可能であるが、ここではＳＲＡＭを例として説明を行う。
【０００７】
図２の中間ワード数メモリは、行数が２のＮ乗と２のＮ−１乗の間の数Ｘであるメモリセル１１と、Ｘより大きい行（余剰アドレス）がアクセスされた時に「Ｈ」又は「Ｌ」を出力するダミーメモリセル１２と、コラムゲート１３と、データ入出力回路１４と、ロウアドレスバッファ（又はロウアドレスレジスタ）１５と、コラムアドレスバッファ（又はコラムアドレスレジスタ）１６と、ロウデコーダ１７と、コラムデコーダ１８と、Ｘより大きい行がアクセスされたことを検出してダミーメモリセル１２を動作させる余剰アドレス検出回路１９とを有する。ダミーメモリセル１２と余剰アドレス検出回路１９以外の部分は、通常のメモリと同じである。
【０００８】
余剰アドレス検出回路１９は、ロウアドレスバッファ１５から出力されるロウアドレス信号が入力される論理回路であり、ロウアドレス信号を論理演算して余剰アドレスがアクセスされたことを検出し、ダミーメモリセル１２のワード線を活性化するダミーメモリセル活性化信号を出力する。ダミーメモリセル１２は、通常のメモリセルと同じ構成を有し、ダミーメモリセル活性化信号がワード線に印加される。また、記憶している値が「Ｈ」又は「Ｌ」になるように、メモリセル（フリップ・フロップ）のノードが「Ｈ」又は「Ｌ」に接続されている。
【０００９】
【発明が解決しようとする課題】
上記のように、あらかじめ基本的な回路構成を設計しておき、用途に応じてそれらに変更を加えて半導体装置を設計することにより、設計工数などを削減できる。変更はできるだけ少ないことが望ましい。しかし、中間ワード数メモリでは、２のＮ乗から２のＮ−１乗の間のどのような数Ｘにも最大ワード行を設定することが可能であり、余剰アドレス検出回路１９は設定された最大ワード行数Ｘより大きなアドレス（余剰アドレス）へのアクセスを検出できることが要求される。そのため、最大ワード行数Ｘに応じて各種の余剰アドレス検出回路が可能であり、従来は設定された最大ワード行数に応じて個別に設計されており、余分な設計工数を必要としていた。
【００１０】
一方、余剰アドレス検出回路に許されるレイアウトスペースは一般に非常に限られており、回路規模はできるだけ小さいことが要求される。そのため、余剰アドレス検出回路１９にロウアドレス信号をすべて供給することはできず、これも各種の最大ワード行数に対して共通に使用できる汎用的な余剰アドレス検出回路の実現を妨げてきた要因である。
【００１１】
本発明はこのような問題を解決して、中間ワード数メモリを有する半導体装置において、各種の最大ワード行数に対して共通に使用できる汎用的な余剰アドレス検出回路を、小さな面積で実現することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を実現するため、余剰アドレス検出回路は、デコーダを構成する複数のプリデコーダの出力で余剰アドレスがアクセスされたことを検出し、複数のプリデコーダの出力の一部のみを余剰アドレス検出回路に供給する。
すなわち、本発明の半導体装置は、Ｎを自然数とした場合に、２のＮ乗と２のＮ−１乗の間の数Ｘを行数又は列数とする中間ワード数メモリと、アクセスする中間ワード数メモリの行又は列位置を示すアドレス信号をデコードするアドレスデコーダと、アドレス信号が数Ｘより大きい余剰アドレスを選択したことを検出する余剰アドレス検出回路とを備える半導体装置において、アドレスデコーダは、複数のグループに分割されたアドレス信号をそれぞれデコードする複数のプリデコーダと、複数のプリデコーダの出力を組み合わせてアクセスする行又は列の選択信号を生成するポストデコーダとを備え、余剰アドレス検出回路は、複数のプリデコーダの出力で数Ｘより大きい余剰アドレスが選択されたことを検出し、余剰アドレス検出回路の入力信号線の本数は、複数のプリデコーダの出力数より小さいことを特徴とする。
【００１３】
メモリでは、アドレス信号の数が多い時には、アドレスデコーダを、複数のグループに分割されたアドレス信号をそれぞれデコードする複数のプリデコーダと、複数のプリデコーダの出力を組み合わせてアクセスする行又は列の選択信号を生成するポストデコーダとで構成するのが一般的である。本発明では、余剰アドレス検出回路は複数のプリデコーダの出力で余剰アドレスが選択されたことを検出する。これにより、各種の最大ワード行数に対して共通に使用できる汎用的な余剰アドレス検出回路が実現できる。しかも、複数のプリデコーダの出力のすべてを使用しなくても余剰アドレスが選択されたことを検出することが可能である。
【００１４】
余剰アドレス検出回路は、複数のプリデコーダの出力のうち余剰アドレスが選択されたことを検出するのに使用する出力を選択する選択回路と、選択回路で選択された複数のプリデコーダの出力から余剰アドレスが選択されたことを検出する余剰アドレス検出論理回路とを備える。余剰アドレス検出論理回路は、数Ｘにかかわらず同一の回路であり、選択回路での複数のプリデコーダの出力の選択だけで、数Ｘに応じた設定が可能である。
【００１５】
選択回路には、複数のプリデコーダの出力のうちの一部のみが供給されるようにできるので、配線が減少して回路規模を小さくできる。
選択回路は、複数のプリデコーダの出力の信号線と余剰アドレス検出回路の入力の信号線の交差部と、交差部における信号線間の接続コンタクトとを備え、数Ｘに応じて接続コンタクトのパターンを選択することにより、余剰アドレス検出回路に供給する複数のプリデコーダの出力を選択できるようにする。
【００１６】
【発明の実施の形態】
図３は、本発明の第１実施例の中間ワード数メモリの構成を示す図である。なお、第１実施例以外の実施例も図３に示すような構成を有する。
図３に示すように、第１実施例の中間ワード数メモリは図２の従来例と類似の構成を有し、余剰アドレス検出回路１９の部分のみが異なる。ロウデコーダ１７は、ロウプリデコーダ２１と、ロウポストデコーダ２２と、ワード線ドライバ２３で構成されているが、これは図２には示していないが、従来例でも同じである。従来例と異なるのは余剰アドレス検出回路１９の部分であり、余剰アドレス検出回路１９にはロウプリデコーダ２１の出力が供給される。更に、余剰アドレス検出回路１９は、コンタクトアレイ３１と、余剰アドレス検出論理回路３２と、ダミードライバ３３で構成される。コンタクトアレイ３１は、ロウプリデコーダ２１の出力のうち余剰アドレス検出論理回路３２に供給する出力を選択する部分であり、最大ワード行数に応じて選択する信号を変更する。余剰アドレス検出論理回路３２は最大ワード行数にかかわらず同一の回路である。以下、余剰アドレス検出に関係する部分について説明する。
【００１７】
図４は、アドレスバッファの回路例を示す図であり、ロウアドレスバッファ１５及びコラムアドレスバッファ１６にはこのような回路がアドレス信号の数だけ設けられている。このアドレスバッファ回路は、クロック信号ＣＫと／ＣＫに応じてアドレス信号Ａをラッチし、相補信号Ａと／Ａを出力する回路である。このアドレスバッファ回路は広く使用されているので、ここでは説明を省略する。
【００１８】
図５は、ロウアドレスバッファ１５とロウプリデコーダ２１の回路例を示す図である。第１実施例では、ロウアドレス信号が６ビットであり、ロウアドレスバッファ１５は図４に示した６個のアドレスバッファ１５−０〜１５−５を有する。ロウプリデコーダ２１は、下側３ビットのアドレスバッファ１５−０〜１５−２の出力をデコードする下プリデコーダ２１Ａと、上側３ビットのアドレスバッファ１５−３〜１５−５の出力をデコードする上プリデコーダ２１Ｂとを有する。下プリデコーダ２１Ａは、アドレスバッファ１５−０〜１５−２の出力をデコードして８個のデコード信号ａ０〜ａ７を出力し、上プリデコーダ２１Ｂは、アドレスバッファ１５−３〜１５−５の出力をデコードして８個のデコード信号ｂ０〜ｂ７を出力する。ロウポストデコーダ２２は、デコード信号ａ０〜ａ７及びｂ０〜ｂ７からメモリセル１１の各ワード線をアクセスする信号を生成する。例えば、ａ０とｂ０の論理積を算出する回路（ＡＮＤ回路又はＮＡＮＤ回路）を設け、その出力をワード線ドライバ２３の０行目のワード線を駆動する部分に印加する。同様に、ａ１とｂ０の論理積を算出する回路を設け、その出力をワード線ドライバ２３の１行目のワード線を駆動する部分に印加する。
【００１９】
図６は、第１実施例の余剰アドレス検出回路１９とダミーメモリセル１２の構成を示す回路図である。コンタクトアレイ３１は、デコード信号ａ０〜ａ７と余剰アドレス検出論理回路３２の入力信号ｃ０〜ｃ７の信号線とが交差し、接続する信号線を選択する第１コンタクトアレイ３１Ａと、デコード信号ｂ０〜ｂ７と余剰アドレス検出論理回路３２の入力信号ｄ０、ｅ０〜ｃ２の信号線とが交差し、接続する信号線を選択する第２コンタクトアレイ３１Ｂとを有する。第１コンタクトアレイ３１Ａと第２コンタクトアレイ３１Ｂでは、マスクパターンの設計により、製造工程において相互に接続する信号線を選択できる。なお、図示していないが、いずれのデコード信号ａ０〜ａ７及びｂ０〜ｂ７にも接続されない入力信号ｃ０〜ｃ７及びｄ０、ｅ０〜ｃ２の信号線は、「Ｌ」レベルに接続することが可能である。
【００２０】
余剰アドレス検出論理回路３２は、信号ｃ０〜ｃ７を入力とするＯＲゲート４１と、信号ｄ０とＯＲゲート４１の出力を入力とするＡＮＤゲート４２と、信号ｅ０〜ｃ２とＡＮＤゲート４２の出力を入力とするＯＲゲート４３で構成される。ＯＲゲート４３の出力は、余剰アドレスがアクセスされると「Ｈ」に、それ以外のアドレス（メモリセル１１のワード行）がアクセスされると「Ｌ」になる。
【００２１】
ダミードライバ３３は、ワード線ドライバ２３の１つのドライバ回路と同じ構成を有する。ＯＲゲート４３の出力がＮチャンネルトランジスタのゲートに印加され、ＯＲゲート４３の出力が「Ｈ」になり且つロウクロック信号ＲＯＷＣＫが「Ｈ」になると最終段のインバータの出力が「Ｈ」になる。この出力はダミーメモリセル１２のワード線に印加され、ダミーメモリセル１２の値をビット線対ＢＬ、／ＢＬに出力する。ダミーメモリセル１２は、通常のＳＲＡＭと同様のメモリセル構成（フリップ・フロップ）を有するが、メモリセルの一方のノードが「Ｈ」に、他方のノードが「Ｌ」に固定されており、ビット線対ＢＬと／ＢＬには常に「Ｌ」と「Ｈ」がそれぞれ出力される。
【００２２】
図６の余剰アドレス検出回路１９では、最大ワード行数に応じて、第１コンタクトアレイ３１Ａと第２コンタクトアレイ３１Ｂでの接続を選択することにより、どのような最大ワード行数に対しても余剰アドレスがアクセスされたことを検出できる。
図７と図８は、最大ワード行数が３〜６３の場合における第１コンタクトアレイ３１Ａと第２コンタクトアレイ３１Ｂでの接続（コンタクトパターン）を示す表である。なお、空白の部分は、信号ｃ０〜ｃ７及びｄ０、ｅ０〜ｃ２が「Ｌ」レベルに接続されることを示す。
【００２３】
図７において、最大ワード行が４、８、１６の場合は斜線で示してあるが、これはこのような最大ワード行はＮを自然数とした場合の２のＮ乗であり、入力されるアドレス信号自体を制限するため、余剰アドレス検出回路自体を必要としないので、除いたためである。これは、最大ワード行が１、２、３２の場合も同様である。
【００２４】
例えば、最大ワード行が２８の場合には、ｃ４〜ｃ７及びｄ０はそれぞれａ４〜ａ７及びｂ３に接続し、ｃ０〜ｃ３及びｅ０〜ｅ２は「Ｌ」レベルに接続する。これにより、２９行から６４行のワード線がアクセスされると、ＯＲゲート４３の出力が「Ｈ」になり、ダミーメモリセル１２がアクセスされる。同様に、例えば、最大ワード行が５４の場合には、ｃ６、ｃ７、ｄ０及びｅ０はそれぞれａ６、ａ７、ｂ６及びｂ７に接続し、ｃ０〜ｃ５及びｅ１、ｅ２は「Ｌ」レベルに接続する。これにより、５５行から６４行のワード線がアクセスされると、ＯＲゲート４３の出力が「Ｈ」になり、ダミーメモリセル１２がアクセスされる。
【００２５】
第１実施例では、余剰アドレス検出論理回路３２で余剰アドレスがアクセスされたか判定した上で、その判定結果である余剰アドレス検出論理回路３２の出力をダミードライバ３３に設けた１つのＮチャンネルトランジスタのゲートに印加した。しかし、ロウポストデコーダ２２とワード線ドライバ２３は一部が重複し、ワード線ドライバ２３にロウポストデコーダ２２の論理演算機能の一部を設けるのが一般的であり、第１実施例でもそのような構成が可能である。
【００２６】
図９は、第１実施例において、余剰アドレス検出論理回路３２の論理演算機能の一部をダミードライバ３３に設けた変形例を示す図である。図示のように、Ｎチャンネルトランジスタ４５に並列に、直列に接続した２個のＮチャンネルトランジスタ４６と４７を設ける。Ｎチャンネルトランジスタ４６のゲートには信号ｄ０が印加され、Ｎチャンネルトランジスタ４７のゲートにはＯＲゲート４１の出力が印加される。Ｎチャンネルトランジスタ４６と４７は直列に接続されているので、ＡＮＤゲート４２と同一の論理演算が行われる。２個の直列に接続されたＮチャンネルトランジスタ４６と４７は、Ｎチャンネルトランジスタ４５に並列に接続されているので、ＯＲゲート４４の出力とＯＲゲートを構成する。すなわち、図６の回路と同等の論理回路が構成される。以下に説明する実施例でも、このような変形例が可能であるが、簡単のため余剰アドレス検出論理回路ですべての論理演算が行われる例のみを示す。
【００２７】
第１実施例では、ロウプリデコーダの１６の出力のうち、ａ０〜ａ７とｂ１〜ｂ７の１５個の出力がコンタクトアレイ３１に供給され、余剰アドレス検出論理回路３２の信号線は１２本であった。回路規模を小さくするには、コンタクトアレイ３１に供給するロウプリデコーダの１６の出力数及び余剰アドレス検出論理回路３２の信号線の本数を削減することが重要である。第２実施例は、これらを削減した例である。
【００２８】
図１０は、第２実施例における余剰アドレス検出論理回路を示す図である。他の部分は、第１実施例と類似の構成を有する。図１１と図１２は第２実施例のコンタクトアレイにおけるコンタクトパターンを示す表である。図示のように、余剰アドレス検出論理回路の信号線の本数は１１本であり、第１実施例に比べて１本削減されている。また、図１１と図１２に示すように、ロウプリデコーダの１６の出力のうちコンタクトアレイに供給されるのは、ａ１〜ａ７とｂ１〜ｂ７の１４個の出力であり、第１実施例に比べて１個削減される。
【００２９】
図１３は、第３実施例におけるロウプリデコーダの構成を示す図である。第１実施例では、ロウプリデコーダは、ロウアドレス信号Ａ０〜Ａ２をデコードする下プリデコーダ２１Ａと、ロウアドレス信号Ａ３〜Ａ５をデコードする上プリデコーダ２１Ｂとで構成されていたが、第３実施例では、ロウアドレス信号Ａ０とＡ１をデコードする第１下プリデコーダ２１Ａ−１と、ロウアドレス信号Ａ２をデコードする第２下プリデコーダ２１Ａ−２と、ロウアドレス信号Ａ３〜Ａ５をデコードする上プリデコーダ２１Ｂとで構成する。従って、第１下プリデコーダ２１Ａ−１はデコード信号ａ０〜ａ３を、第２下プリデコーダ２１Ａ−２はデコード信号ｚ０とｚ１を、上プリデコーダ２１Ｂはデコード信号ｂ０〜ｂ７をそれぞれ出力する。
【００３０】
図１４は、第３実施例における余剰アドレス検出論理回路を示す図である。他の部分は、第１実施例と類似の構成を有する。また、図１５と図１６は、第３実施例のコンタクトアレイにおけるコンタクトパターンを示す表である。図示のように、余剰アドレス検出論理回路の信号線の本数は９本であり、第１実施例に比べて３本削減されている。また、図１５と図１６に示すように、ロウプリデコーダの出力のうちコンタクトアレイに供給されるのは、ａ０〜ａ３、ｚ０、ｚ１及びｂ１〜ｂ７の１３個の出力であり、第１実施例に比べて２個削減される。
【００３１】
以上のように、第２及び第３実施例では、第１実施例に比べて、余剰アドレス検出論理回路の信号線の本数及びコンタクトアレイに供給されるデコード信号の個数が削減されるので、余剰アドレス検出回路の回路規模を小さくできる。
第１から第３実施例では、ロウアドレスが６ビットである例を説明したが、他のビット数の場合に本発明を適用した例を説明する。第４実施例の中間ワード数メモリは、ロウプリデコーダと余剰アドレス検出論理回路を除けば、第１実施例と類似の構成を有する。
【００３２】
図１７は、本発明の第４実施例におけるロウプリデコーダの構成を示す図である。図示のように、第４実施例は、ロウアドレスが４ビットであり、下ロウプリデコーダ９１Ａがロウアドレス信号Ａ０とＡ１を、上ロウプリデコーダ９１Ｂがロウアドレス信号Ａ２とＡ３をそれぞれデコードして、デコード信号ａ０〜ａ３及びｂ０〜ｂ３を出力する。
【００３３】
図１８は、第４実施例の余剰アドレス検出論理回路を示す図である。また、図１９は、第４実施例のコンタクトアレイにおけるコンタクトパターンを示す表である。第４実施例では、最大ワード行が１行から８行のような小容量での使用を想定しておらず、最大ワード行は常に９行目より大きいとする。
図示のように、余剰アドレス検出論理回路の信号線の本数は５本であり、ロウプリデコーダの出力のうちコンタクトアレイに供給されるのは、ａ１〜ａ３、ｂ２及びｂ３の５個の出力である。
【００３４】
図２０は、本発明の第５実施例の余剰アドレス検出論理回路を示す図である。また、図２１は、第５実施例のコンタクトアレイにおけるコンタクトパターンを示す表である。第５実施例は、第４実施例と同様に、ロウアドレスが４ビットであり、プリデコーダ図１７に示した第４実施例と同じ構成を有する。また、第５実施例でも、最大ワード行は９行目より大きいとする。
【００３５】
図示のように、余剰アドレス検出論理回路の信号線の本数は５本であるが、ＮＡＮＤゲート６６の一方の入力は、ｃ０とｃ１の反転信号のいずれかが入力されるようになっており、その選択のためのコンタクトｆが設けられている。コンタクトパターンでは、このコンタクトｆを含めて設定を行う。ロウプリデコーダの出力のうちコンタクトアレイに供給されるのは、ａ０、ａ２、ａ３、ｂ２及びｂ３の５個の出力である。
【００３６】
以上、本発明の第１から第５実施例を説明したが、本発明はロウアドレスの本数が他の数である場合にも当然適用可能であり、それに応じて各種の変形例が可能である。更に、ロウプリデコーダ及び余剰アドレス検出論理回路についても各種の変形例が可能であり、それに応じてコンタクトパターンも変化する。
【００３７】
【発明の効果】
以上説明したように、本発明によれば、中間ワード数メモリを有する半導体装置において、余剰アドレス検出回路は、レイアウト面積が小さい上、各種の最大ワード行数に対して共通に使用できるので、仕様に応じた中間ワード数のメモリ容量に応じた設計工数を低減でき、コスト及びリードタイムを削減できる。
【図面の簡単な説明】
【図１】中間ワード数メモリを有する半導体装置の一例であるメモリを有するシステムＩＣの構成図を示す図である。
【図２】中間ワード数メモリの構成例を示す図である。
【図３】本発明の第１実施例の中間ワード数メモリの構成例を示す図である。
【図４】アドレスバッファの回路例を示す図である。
【図５】アドレスバッファとロウプリデコーダの回路例を示す図である。
【図６】第１実施例の余剰アドレス検出回路とダミーメモリセルの構成を示す図である。
【図７】第１実施例におけるコンタクトパターンの例（その１）を示す図である。
【図８】第１実施例におけるコンタクトパターンの例（その２）を示す図である。
【図９】第１実施例の余剰アドレス検出論理回路とダミーセルドライバの部分の変形例を示す図である。
【図１０】本発明の第２実施例の余剰アドレス検出論理回路を示す図である。
【図１１】第２実施例におけるコンタクトパターンの例（その１）を示す図である。
【図１２】第２実施例におけるコンタクトパターンの例（その２）を示す図である。
【図１３】本発明の第３実施例のロウプリデコーダを示す図である。
【図１４】第３実施例の余剰アドレス検出論理回路を示す図である。
【図１５】第３実施例におけるコンタクトパターンの例（その１）を示す図である。
【図１６】第３実施例におけるコンタクトパターンの例（その２）を示す図である。
【図１７】本発明の第４実施例のロウプリデコーダを示す図である。
【図１８】第４実施例の余剰アドレス検出論理回路を示す図である。
【図１９】第４実施例におけるコンタクトパターンの例を示す図である。
【図２０】本発明の第５実施例の余剰アドレス検出論理回路を示す図である。
【図２１】第５実施例におけるコンタクトパターンの例を示す図である。
【符号の説明】
１１…メモリセル
１２…ダミーメモリセル
１３…コラムゲート
１４…データ入出力回路
１５…ロウアドレスバッファ
１６…コラムアドレスバッファ
１７…ロウデコーダ
１８…コラムデコーダ
１９…余剰アドレス検出回路
２１…ロウプリデコーダ
３１…コンタクトアレイ
３２…余剰アドレス検出論理回路
３３…ダミードライバ

Claims

Ｎを自然数とした場合に、２のＮ乗と２のＮ−１乗の間の数Ｘを行数又は列数とする中間ワード数メモリと、アクセスする前記中間ワード数メモリの行又は列位置を示すアドレス信号をデコードするアドレスデコーダと、前記アドレス信号が前記数Ｘより大きい前記行又は列を選択する余剰アドレスを選択したことを検出する余剰アドレス検出回路とを備える半導体装置において、
前記アドレスデコーダは、複数のグループに分割された前記アドレス信号をそれぞれデコードする複数のプリデコーダと、前記複数のプリデコーダの出力を組み合わせてアクセスする行又は列の選択信号を生成するポストデコーダとを備え、
前記余剰アドレス検出回路は、前記複数のプリデコーダの出力の一部で前記数Ｘより大きい前記行又は列数を選択する余剰アドレスを選択したことを検出し、
前記余剰アドレス検出回路の入力信号線の本数は、前記複数のプリデコーダの出力数より小さいことを特徴とする半導体装置。
請求項１に記載の半導体装置であって、
前記余剰アドレス検出回路は、前記複数のプリデコーダの出力のうち前記余剰アドレスが選択されたことを検出するのに使用する出力を選択する選択回路と、前記選択回路で選択された前記複数のプリデコーダの出力から前記余剰アドレスが選択されたことを検出する余剰アドレス検出論理回路とを備え、
前記余剰アドレス検出論理回路は、前記数Ｘにかかわらず同一の回路であり、前記選択回路での前記複数のプリデコーダの出力の選択だけで、前記数Ｘに応じた設定が可能である半導体装置。
請求項２に記載の半導体装置であって、
前記複数のプリデコーダの出力のうちの一部のみが、前記選択回路に供給される半導体装置。
請求項２に記載の半導体装置であって、
前記選択回路は、前記複数のプリデコーダの出力の信号線と前記余剰アドレス検出回路の入力の信号線の交差部と、前記交差部における信号線間の接続コンタクトとを備え、前記数Ｘに応じて前記接続コンタクトのパターンを選択する半導体装置。