JPH0721799A

JPH0721799A - 半導体記憶装置

Info

Publication number: JPH0721799A
Application number: JP5188638A
Authority: JP
Inventors: Toshiyuki Matsumoto; 松本　　俊行
Original assignee: Sumitomo Metal Industries Ltd
Current assignee: Nippon Steel Corp
Priority date: 1993-07-02
Filing date: 1993-07-02
Publication date: 1995-01-24

Abstract

(57)【要約】【目的】半導体記憶装置のメモリセルの検査におい
て、誤りデータや誤り箇所の特定が可能で、テストデー
タ数の変更が容易でテスト時間が短時間になる半導体記
憶装置を提供する。【構成】メモリセルが行と列にマトリックス状に配列
されたメモリセルアレイ１を有し、同一行のメモリセル
に接続されたワード線と、同一列の前記メモリセルに接
続されるとともに複数のグループに区分されてなるビッ
ト線と、ワード線と接続してワード線を選択する行デコ
ーダ４と、グループ毎のビット線と接続してグループお
よび該グループの所望の数のビット線を選択する列デコ
ーダ５と、列デコーダ５によって選択されたビット線に
対応したデータ数の入出力を行うデータ入出力バッファ
２，３と、同一メモリサイクル内においてアドレスピン
にデータピンとしての機能を付加する制御手段２，３，
９，１０とにより半導体記憶装置を構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＤＲＡＭ、ＳＲＡＭ等
の半導体記憶装置に関する。

【０００２】

【従来の技術】通常、半導体記憶装置の製造プロセスの
最終工程において、製品の検査工程があり、近年の半導
体記憶装置の大容量化にともない、この検査工程でのメ
モリセルのテスト時間の増大化が問題となっている。例
えば、テストパターンとして一般に知られている“ＭＡ
ＲＣＨ”を用いて１Ｍワード×１ビット構成の１Ｍビッ
トＤＲＡＭをサイクル時間２６０ｎｓでテストすると約
３．２秒を要する。このようなテストを様々なモードで
実施すると、テストのために長時間を要することにな
る。そのため、このテスト時間を短縮する方法が提案さ
れている。以下、従来の第１のテスト時間短縮の方法に
ついて説明する。

【０００３】（従来の第１のテスト時間短縮の方法）図
１３は従来の第１のテスト時間短縮の方法を説明するブ
ロック構成図であり、図１４はテストモードのタイミン
グ図である（日経エレクトロニクス、１９８５．６．
３、Ｐ２０９〜２３１参照）。図において、セルアレイ
は２５６Ｋビットのセル・ブロック０〜セル・ブロック
３に４分割され、各ブロックは４本のＩ／Ｏバスを介し
て１／４デコーダ（ニブル・デコーダ）に接続される。
この１／４デコーダは、行アドレス（ＲＡ９）と列アド
レス（ＣＡ９）により４本のＩ／Ｏバスから１本を選択
し、外部ピンＤ_IN、Ｄ_OUTに接続している。

【０００４】前記構成において、通常動作モードでは、
１ビットの読み出し、および書込みを実行し、外部信号
で１／４デコーダを停止することにより２５６Ｋ×４試
験機能ブロックを動作する。この試験機能ブロックのテ
ストモードにおいて、試験用ライト回路０〜３を同時に
動作してセル・ブロック０〜３に同一データを書き込
み、セル・ブロック０〜３のデータをリード・データ論
理回路を介してＤ_OUTに読み出し出力する。そして、こ
のリード・データ論理回路は図１４に示すような出力状
態から、４ビットのデータの一致、不一致を判別してメ
モリの試験を行う。この方法では、同一データを同時に
出力することにより、テスト時間を１／４に短縮してい
る。

【０００５】（従来の第２のテスト時間短縮の方法）ま
た、図１５は従来の第２のテスト時間短縮の方法に用い
るピン配置図であり、図１６は従来の第２のテスト時間
短縮の方法を説明するブロック構成図である。このテス
ト時間短縮の方法は、ビット構成可変方式と呼ばれるも
のであり（信学会春季全国大会予稿集、Ｃ−６９６、１
９９０年、５−２６０／Ｃ−３０５、１９８８年、２−
２６６参照）、図１６に示すように１ＭのＳＲＡＭを３
２Ｋビットのメモリセルブロック３２個のそれぞれに４
個ずつのセンスアンプおよびライトドライバを配置した
構成とし、それぞれ４本のリードデータバスとライトデ
ータバスに接続するとともに、その各バスにはリードデ
ータセレクタおよびライトデータセレクタを介して出力
バッファおよび入力バッファが接続されている。

【０００６】そして、×１／×４の切替え信号であるＢ
１／＊Ｂ４（以下、反転信号を＊で表す）およびＩＯＳ
ｉ（Ｉ／Ｏセレクト信号）により、入出力バッファおよ
びバスに対するデータの入出力の個数を１個あるいは４
個に切り替えている。なお、この×１／×４切り替えに
よるＩ／Ｏピンの増加は、図１５に示すようにＩ／Ｏピ
ンを４個増加させ、アドレスピンを２本減少させ、
Ｄ_in、Ｄ_OUTピンをなくすことによって行っている。こ
の方法では、１ＭビットＳＲＡＭを×１構成／×４構成
のいずれにも切り替え可能とし、×４構成でテストを行
うことによりテスト時間を短縮している。

【０００７】（従来の第３のテスト時間短縮の方法）ま
た、図１７は従来の第３のテスト時間短縮の方法を説明
する１ＭビットＳＲＡＭのブロック構成図であり、図１
８はリードサイクルのタイミング図であり、図１９はラ
イトサイクルのタイミング図である。

【０００８】図１７において、１Ｍビットのメモリセル
アレイの行アドレスはアドレスバッファおよびローデコ
ーダにより９ビットのアドレスで設定され、列アドレス
はアドレスバッファおよびカラムデコーダにより８ビッ
トのアドレスで設定される。そして、入出力データコン
トロールを介して８ビットのデータの入出力が行われ
る。なお、この方法では、１サイクル中において、アド
レスピンを変化させることなく８ビット同時にデータの
入出力を行うものである。この方法では、１サイクル中
に８ビット同時にデータの入出力を行うことよって、テ
スト時間を短縮している。

【０００９】

【発明が解決しようとする課題】しかしながら、前記の
従来の半導体記憶装置においては、以下のような問題点
を有している。

【００１０】（１）従来のテスト時間短縮方法は、誤り
の生じたデータやメモリセルあるいはその回路の特定が
困難であるという問題点がある。例えば、図１３に示す
従来例の場合、テストデータは１ビットのみであって、
書込みのデータは４ビットとも同じであるため、読み出
しデータが不一致の場合に、誤りデータの特定やその誤
りデータを出力したメモリセルあるいはその回路の特定
を行うことが困難である。

【００１１】（２）また、従来のテスト時間短縮方法
は、アドレス数とＩ／Ｏ数の関係から割当ピンの数に制
限が生じるため、同時にテストするデータ数を容易に任
意に増加させることができないという問題点がある。例
えば、図２０のアドレス数とＩ／Ｏ数の関係表に示すよ
うに、図１７に示す従来例の場合において×８ピンにす
る場合、Ｉ／Ｏピンを８個増加させアドレスピンを３個
減らし、コントロールピンについても変更が生じるた
め、２８ピンで納まらなくなる。

【００１２】（３）また、同一サイクル中に、例えばア
ドレスピンからＤ_in、Ｄ_OUTピンといったピンの役割の
切替えを行なうことはできない。

【００１３】そこで、本発明は前記した従来のテスト時
間短縮方法の問題点を解決し、半導体記憶装置のメモリ
セルの検査において、誤りデータや誤り箇所の特定が可
能で、テストデータ数の変更が容易でテスト時間が短時
間になる半導体記憶装置を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明は、前記目的を達
成するために、メモリセルが行と列にマトリックス状に
配列されたメモリセルアレイを有する半導体記憶装置に
おいて、同一行のメモリセルに接続されたワード線と、
同一列の前記メモリセルに接続されるとともに複数のグ
ループに区分されてなるビット線と、ワード線と接続し
てワード線を選択する行デコーダと、グループ毎のビッ
ト線と接続してグループおよび該グループの所望の数の
ビット線を選択する列デコーダと、列デコーダによって
選択されたビット線に対応したデータ数の入出力を行う
データ入出力バッファと、同一メモリサイクル内におい
て、アドレスピンにデータピンとしての機能を付加する
制御手段とにより半導体記憶装置を構成するものであ
る。

【００１５】そして、制御手段は付加信号により、アド
レスピンへのデータピンとしての機能の付加および削除
を行うことができる。

【００１６】また、列デコーダは、付加信号により選択
するビット線の数を変更することができる。

【００１７】また、前記付加信号をテスト信号とするこ
ともできる。

【００１８】ここで、複数のグループに区分されてなる
ビット線は、メモリセルアレイの列方向のビット線のビ
ット数と列デコーダに入力される列アドレスのビット数
とによって定められるものであり、列デコーダに入力さ
れる列アドレスのビット数を変化させることよって、グ
ループの個数を任意に設定することができるものであ
る。

【００１９】また、データ入出力バッファは、行アドレ
スを設定するアドレスピンの接続される入出力バッフ
ァ、あるいは列アドレスを設定するアドレスピンの接続
される入出力バッファを含むものである。

【００２０】また、制御手段は、一メモリサイクル内に
おいて、付加信号の入力によりアドレスピンとデータバ
スとの接続を行うことにより、アドレスピンに対するデ
ータの入出力を行うことができる。

【００２１】

【作用】本発明によれば、前記構成とすることによっ
て、メモリセルが行と列にマトリックス状に配列された
メモリセルアレイを有する半導体記憶装置において、同
一行のメモリセルに対してワード線を接続し、同一列の
メモリセルにビット線を接続するとともにそのビット線
を複数のグループに区分して選択可能とし、さらに行デ
コーダをワード線と接続してワード線を選択可能とし、
また列デコーダをグループ毎のビット線と接続してグル
ープおよび該グループの所望の数のビット線を選択可能
とし、データ入出力バッファが列デコーダによって選択
されたビット線に対応したデータ数の入出力を行い、制
御手段は同一メモリサイクル内において、付加信号と列
アドレス信号に基づいて選択されるビット線の数を変更
し、アドレスピンにデータピンとしての機能を付加し
て、アドレスピンをアドレス入力用として使用し、その
後データ入出力用として使用することにより、選択ビッ
ト線に対応したデータの入出力を行う。

【００２２】また、制御手段による選択されるビット線
の数の変更は、列デコーダに入力される列アドレスのビ
ット数を変化させて、選択するグループの個数を任意に
設定するにより行うことができる。

【００２３】また、この付加信号としてテスト信号を用
いることができ、この付加信号を制御手段に入力して、
アドレスピンへのデータピンの機能の付加および削除を
行うことができる。

【００２４】

【実施例】以下、本発明の実施例を図を参照しながら詳
細に説明するが、本発明は実施例に限定されるものでは
ない。

【００２５】〔実施例の構成〕はじめに、本発明の半導
体記憶装置のブロック構成について図１を用いて説明す
る。図１において、１は、メモリセルがマトリックス状
に配列されたメモリセルアレイであり、同一行のメモリ
セルが接続されたワード線と同一列のメモリセルが接続
され複数のグループに区別されたビット線を有してい
る。そして、この実施例においては、メモリセルアレイ
１は５１２ワード×２０４８ビットの１Ｍビットメモリ
を構成している。２は入力バッファ・Ｉ／Ｏ切替回路で
あり、アドレスピンＡ０〜Ａ７，Ａ１２をローデコーダ
４に接続してメモリセルアレイ１の行アドレスを指定す
るアドレスの入力バッファの機能と、データの入出力を
行うデータ入出力バッファの機能とを有している。ま
た、３も入力バッファ・Ｉ／Ｏ切替回路であり、アドレ
スピンＡ８〜Ａ１１，Ａ１３〜Ａ１６をカラムコーダ５
に接続してメモリセルアレイ１の列アドレスを指定する
アドレスの入力バッファの機能と、データの入出力を行
うデータ入出力バッファの機能を有している。４は前記
ワード線に接続され、行アドレス信号に基づいてワード
線を選択するローデコーダ（行デコーダ）であり、５は
前記複数のグループに対応したビット線に接続され、列
アドレス信号に基づいてビット線を選択するカラムデコ
ーダ（列デコーダ）であり、テスト信号（＊ＴＥＳＴ
（以下、反転信号を＊で表す））に基づいて選択するビ
ット線の数を変更することができるものである。なお、
前記入力バッファ・Ｉ／Ｏ切替回路２、４のデータ入出
力バッファの機能は、テスト信号と列アドレス信号に基
づいて、選択されたビット線に対応したデータ数を入出
力することができる。６はメモリセルのデータを増幅し
てデータバスに出力するセンス／スイッチであり、７は
Ｉ／Ｏ０〜Ｉ／Ｏ７の入出力端子からの入力データをセ
ンサ／スイッチ６に入力するための入力データコントロ
ールであり、８はセンス／スイッチ６からの出力データ
をＩ／Ｏ０〜Ｉ／Ｏ７の入出力端子に出力するための出
力データコントロールである。９および１０はセンス／
スイッチ６と入力バッファ・Ｉ／Ｏ切替回路２および入
力バッファ・Ｉ／Ｏ切替回路３とを接続して、テストデ
ータの入出力を制御するものである。

【００２６】そして、前記構成の半導体記憶装置におい
て、テスト信号は入力バッファ・Ｉ／Ｏ切替回路２、３
とカラムデコーダ５とテストデータコントロール９、１
０に入力され、列アドレス信号とともに、カラムデコー
ダ５において選択されるビット線の数を変更したり、ア
ドレスピンのアドレス入力用とデータの入出力用との切
り替えを行っている。

【００２７】なお、＊ＣＥ₁はチップイネーブル１入力
であり、ＣＥ₂ はチップイネーブル２入力であり、チョ
プ選択や内部出力バッファ制御に用いられるものであ
る。また、＊ＯＥはデータ読み出し時の内部出力バッフ
ァの制御に用いるアウトプットイネーブル入力であり、
＊ＷＥはデータの書き込み、読み出しの選択に用いるラ
イトイネーブル入力である。

【００２８】〔実施例の作用〕次に、本発明の実施例の
作用について説明する。

【００２９】（通常メモリアクセス）はじめに、通常の
メモリアクセスについて、そのリードモードを図２を用
いて説明し、ライトモードを図３を用いて説明する。な
お、図２，３において、アドレス信号を破線で示し、デ
ータ信号を一点鎖線で示している。

【００３０】リードモード：通常のメモリアクセスにお
いては、＊ＴＥＳＴはハイレベルであり、テスト信号が
入力されている入力バッファ・Ｉ／Ｏ切替回路２，３、
カラムデコーダ５、およびテストデータコントロール
９，１０は、そのテスト信号による動作は行われない。

【００３１】そして、メモリセルアレイ１では、アドレ
スピンＡ０〜Ａ７及びＡ１２の９ビットのアドレス信号
によりローデコーダ４が１本のワード線を選択し、アド
レスピンＡ８〜Ａ１１及びＡ１３／Ａ１６の８ビットの
アドレス信号によりカラムデコーダ５が１つのビット線
のクループを選択する。そして、読み出された８ビット
のデータは、センス／スイッチ６、出力データコントロ
ール８を介してＩ／Ｏ₀〜Ｉ／Ｏ₇の入出力端子から出
力される。

【００３２】ライトモード：前記リードモードと同様に
＊ＴＥＳＴはハイレベルであり、テスト信号による動作
は行われない。そして、メモリセルアレイ１において、
前記リードモードと同様にしてメモリモルの選択が行わ
れ、その選択されたメモリセルに対して、Ｉ／Ｏ₀〜Ｉ
／Ｏ₇の入出力端子から入力データコントロール７およ
びセンス／スイッチ６を介して入力データの書き込みが
行われる。

【００３３】（テストリードモード）次に、メモリセル
アレイの読み出し状態をテストするテストリードモード
について説明する。図４，７は実施例のテストリードモ
ードを説明するブロック構成図であり、図５は実施例の
テストリードモードのタイムチャートである。なお、図
４において、アドレス信号を破線で示し、データ信号を
一点鎖線で示している。

【００３４】テストリードモードにおいては、まず、通
常のアクセスの場合と同様に、アドレス信号が所定のタ
イミングで入力され、ローデコーダ４を介して、ワード
線が一本選択される。そして、＊ＴＥＳＴ信号がローレ
ベルになるまでは通常のアクセスと同じように列アドレ
スに応じてカラムアドレス３が８ビット選択し、データ
を出力データコントロール８を介してデータバスに読み
出す。

【００３５】（ａ）列アドレスのみを用いる場合：ここ
で適当なタイミングで＊ＴＥＳＴ信号がローレベルにな
ると、カラムデコーダ３はその＊ＴＥＳＴ信号を受け
て、通常の８ビットのデータに追加して他の８ビットを
選択する。この追加ビットの選択は一度に１６ビットの
データの読み出しを行うことになる。この１６ビットの
データ出力のうちの追加分の８ビットのデータは、カラ
ムデコーダのデコード機能の切替えにより列アドレスの
アドレスピンＡ８〜Ａ１１，Ａ１３〜Ａ１６をデータ出
力用のピンとして使用することにより出力される。

【００３６】ここで、８ビットデータの追加選択を行う
カラムデコーダのデコード機能の切替えの一実施例につ
いて、図６のデータバスの構成図を用いて説明する。

【００３７】図６はアドレスを８ビットで指定する場合
を示している。図において、通常アドレスＡ８〜Ａ１
１，Ａ１３〜Ａ１６によって２０４８個のビット線対か
ら、カラムデコーダにより１／２５６（＝２⁸）のデコ
ードが行われる。そして、１Ｍビットのメモリセルアレ
イに対して８ビットのアドレス入力を行なうと、メモリ
セルアレイ中の８個（＝２０４８／２５６）のグループ
からなるビット線の各グループの内の１対のビット線が
選択される。これは、実施例の１Ｍビットのメモリセル
アレイにおいてはビット線は１１ビット分あり、この１
１ビット分のビット線対を８ビットのアドレスで指定す
ることは、ビット線を８個（３ビット分）のグループに
区別することになる。そして、各グループのビット線か
ら１対ずつのビット線が選択され、合計８ビットのデー
タＤ０〜Ｄ７が８ビットのデータバスに出力される。

【００３８】これに対して、８ビットから１ビット分減
らして７ビットでアドレスを指定する場合、この７ビッ
トでのアドレス指定は、＊ＴＥＳＴ信号がローレベルに
なることにより、例えばＡ８のアドレスによるデコード
を停止する等により行うことができる。そして、Ａ９〜
Ａ１１，Ａ１３〜Ａ１６によって２０４８個のビット線
対から、カラムデコーダにより１／１２８（＝２⁷）の
デコードが行われる。そして、１Ｍビットのメモリセル
アレイに対して７ビットのアドレス入力を行なうと、メ
モリセルアレイ中の１６個（＝２０４８／１２８）のグ
ループからなるビット線の各グループ内の１対のビット
線が選択される。これは、実施例の１Ｍビットのメモリ
セルアレイにおいて、１１ビット分のビット線対を７ビ
ットで指定すことは、ビット線を１６個（４ビット分）
のグループに区別することになる。そして、各グループ
のビット線から１対ずつのビット線が選択され、合計１
６ビットのデータＤ０〜Ｄ１５が１６ビットのデータバ
スに出力される。

【００３９】このようにして１Ｍビットメモリセルアレ
イから出力されたデータは、以下に示す様にしてＩ／Ｏ
ピンあるいはアドレスピンに出力される。なお、ここで
は、１６ビットのデータを出力する場合を前提としてい
るため、追加の８ビット分のデータは列アドレスから出
力されることになる。図６に示す実施例では、あらかじ
め共通データバスを１６ビットにしておく。そして、通
常アクセスではカラムデコーダにおいてカラムアドレス
に応じて１６ビットのうちから８ビットを選択するが、
テストリードモードでは＊ＴＥＳＴ信号により通常のデ
コードを停止して、１６ビットのデータを選択する。そ
して、はじめの８ビット分のデータは、入出力データコ
ントロール７，８を介してＩ／ＯピンＩ／Ｏ₀〜Ｉ／Ｏ
₇から出力される。また、この選択により追加された８
ビットのデータは、テストデータコントロール１０およ
びテストデータ用データバスを介して、Ｉ／Ｏピンに切
り替えられたアドレスピンＡ８〜Ａ１１，Ａ１３〜Ａ１
６から出力される。

【００４０】（ｂ）列アドレス、および行アドレスを用
いる場合：前記図６に示すテストリードモードにおいて
は、列アドレスのアドレスピンＡ８〜Ａ１１，Ａ１３〜
Ａ１６をデータ出力ピンとすることによって、追加分の
８ビットのデータの出力を行っているが、さらに多くの
アドレスを選択して前記の１６ビット以上のデータを入
出力する場合には、行アドレスのアドレスピンＡ０〜Ａ
７，Ａ１２をデータ出力ピンとすることによりデータの
出力を行うことができる。

【００４１】例えば、図７において＊ＴＥＳＴ信号がロ
ーレベルになると、カラムデコーダ３はその＊ＴＥＳＴ
信号を受けて、通常の８ビットのデータに追加してさら
に８ビット以上を選択する。この追加ビットの選択は一
度に１６ビット以上のデータの読み出しを行うことにな
り、はじめの８ビットについてはＩ／Ｏ₀〜Ｉ／Ｏ₇の
入出力端子から出力され、８ビットを超して１６ビット
までの追加分については、前記（ａ）に示した様に列ア
ドレスのアドレスピンＡ８〜Ａ１１，Ａ１３〜Ａ１６を
データ出力ピンとすることにより出力を行い、さらに１
６ビットを超すデータについては、行アドレスのアドレ
スピンＡ０〜Ａ７，Ａ１２をデータ出力用のピンとして
使用することにより出力される。

【００４２】なお、この１Ｍビットメモリセルアレイか
らの１６ビット以上のデータの読み出しについては、ア
ドレス指定するビット数を減らして、選択するビット線
の数を増加させることにより行なわれる。

【００４３】ここで、この１６ビットを超えるデータを
追加選択する一実施例について、図８のデータバスの構
成図を用いて説明する。図８の実施例においては、あら
かじめ共通データバスを１６ビット以上としておく。そ
して、通常アクセスではカラムデコーダにおいてカラム
アドレスに応じて８ビットを選択するが、テストリード
モードでは＊ＴＥＳＴ信号により通常のデコードを停止
することにより１６ビット以上のアドレスを選択する。
そして、この選択により追加されたデータのうち８ビッ
ト分のデータは、テストデータコントロール１０および
テストデータ用データバスを介して、Ｉ／Ｏピンに切り
替えられたアドレスピンＡ８〜Ａ１１，Ａ１３〜Ａ１６
に出力され、さらに１６ビットを超える分のデータは、
テストデータコントロール９およびテストデータ用デー
タバスを介して、Ｉ／Ｏピンに切り替えられたアドレス
ピンＡ０〜Ａ７，Ａ１２に出力される。

【００４４】（テストライトモード）次に、メモリセル
アレイの書き込み状態をテストするテストライトモード
について説明する。図９は実施例のテストライトモード
を説明するブロック構成図であり、図１０は実施例のテ
ストライトモードのタイムチャートである。なお、図９
において、アドレス信号を破線で示し、データ信号を一
点鎖線で示している。

【００４５】なお、この実施例では、Ａ０〜Ａ１６の１
７ビットのアドレス信号を用い、合計１６ビットのテス
トデータを入力する場合について説明する。まず、通常
のアクセスの場合と同様に、Ａ０〜Ａ７，Ａ１２のアド
レスから行アドレスを入力し、Ａ８〜Ａ１１，Ａ１３〜
Ａ１６のアドレスから列アドレスを入力することにより
メモリセルの選択が行われる。そして、通常のライトモ
ードではＩ／Ｏ₀〜Ｉ／Ｏ₇の入出力端子から８ビット
のデータが入力するのに対して、テストライトモードで
はこの選択されたメモリセルに対して１６ビットのデー
タの入力を行う。そこで、この１６ビットのうち８ビッ
トのデータは通常のライトモードと同様にしてＩ／Ｏ₀
〜Ｉ／Ｏ₇の入出力端子から入力し、残りの８ビットの
データは列アドレスピンＡ８〜Ａ１１，Ａ１３〜Ａ１６
をデータ入力ピンに変更して行う。

【００４６】この列アドレスピンＡ８〜Ａ１１，Ａ１３
〜Ａ１６をデータ入力ピンに変更するデコードの機能切
り替えは、前記（テストリードモード）の（ａ）列アド
レスを用いる場合の項において説明したように、＊ＴＥ
ＳＴ信号の入力よりデコードするアドレスの数を変更す
ることにより、カラムデコーダのデコード数を変更する
ことにより行うことができる。

【００４７】そして、図１０のタイムチャートに示すよ
うに＊ＴＥＳＴ信号が入力されるとＩ／Ｏ₀〜Ｉ／Ｏ₇
の入出力端子から入力データコントロール７およびセン
ス／スイッチ６を介して８ビットの入力データの書き込
みが行われ、また、前記デコードの機能切り替えにより
データ入力ピンに変更された列アドレスピンＡ８〜Ａ１
１，Ａ１３〜Ａ１６から、残りの８ビットの入力データ
の書き込みが行われる。なお、Ｉ／Ｏ₀〜Ｉ／Ｏ₇の出
力バッファはハイインピーダンスとなっている。

【００４８】また、このとき、入力バッフア・Ｉ／Ｏ切
替回路２およびテストデータコントロール９にも、＊Ｔ
ＥＳＴ信号が入力されるが、テストライトモードにおい
ては行アドレスはデータ入力に寄与しないので、＊ＷＥ
信号を入力バッフア・Ｉ／Ｏ切替回路２およびテストデ
ータコントロール９に入力し機能を停止させておくこと
もできる。

【００４９】（アドレス／Ｉ／Ｏ切替回路）次に、本発
明の実施例に使用するアドレス／Ｉ／Ｏ切替回路の一実
施例について説明する。

【００５０】本発明では、１サイクルの間にアドレスピ
ンがデータ入出力ピンに変わるため、データ入出力ピン
として使用されている際に入力されるデータの変化が、
メモリ内部のアドレスを変化させる可能性がある。そこ
で、データの変化によるメモリ内部のアドレス変化を防
止するために、図１１に示すようなアドレス／Ｉ／Ｏ切
替回路を用いることができる。

【００５１】図１１においては、アドレス／Ｉ／Ｏピン
を破線で囲まれるような＊ＴＥＳＴ信号、ＴＥＳＴ信
号、およびコントロール信号により切替えられる切替回
路を介してデコーダあるいはテストデータバスに接続し
ており、＊ＴＥＳＴ信号によりテストモードに変更され
ている場合には、デコーダへの信号を遮断して内部アド
レスデータをラッチしている。これにより、サイクル中
においてメモリ内部アドレスの変化はなく、誤選択は生
じない。なお、図１１中の破線で示される切替回路とし
て、図１２に示すようなクロックドインバータを用いる
こともできる。

【００５２】〔実施例特有の効果〕実施例においては、
前記構成によって、例えば通常動作では、１ビットのみ
でのデジタル入出力であっても、テスト信号と列アドレ
ス信号により選択ビット数を１から８ビットに代えて、
アドレスピン７個をデータ入出力用に切り替えて使用す
ることにより、同一サイクルで８ビットの読み出し書込
みができる。あるいは、同様にして、選択ビット数を８
ビットから１６ビットに切替えて、追加の８ビットは８
本のアドレスピンで入出力することにより、テスト時に
おいては１６ビットのデータでテストを行うことがで
き、１Ｍビットメモリセルアレイにおいて、合計のピン
数を変化させることなく、８ビットあるいは１６ビット
のデータによるテストを行うことができる。

【００５３】また、同一サイクル内で、同時に複数のデ
ータを入出力できるためテスト時間が短縮される。例え
ば、通常１ビットのみのデータ入出力であったものを本
発明の実施例によりアドレスピンを用いてさらに７ビッ
トのデータが入出力できるようにすれば、テスト時間が
１／８となる。

【００５４】また、従来のテスト方法では、書込みデー
タが同一のものを４ビット同時に書込みしてきたが、本
発明の実施例では、任意のデータ数で任意のデータを
（各ビットが同一あるいは異なる）メモリセル書き込む
ことができる。

【００５５】〔実施例の変形例〕＊ＴＥＳＴによるカラ
ムデコーダのデコード機能の切替えの方法として、前記
追加の８ビット分のデータの出力において説明したよう
に、あらかじめ共通データバスを１６ビットにしてお
き、通常アクセスではカラムデコーダにおいてカラムア
ドレスに応じて１６ビットのうちから８ビットを選択
し、＊ＴＥＳＴ信号により通常のデコードを停止して１
６ビットのアドレスを選択する方法を適用することもで
きる。この例の場合、×８，×１６の切替えは、テスト
時のデータのビット数はアドレスピンの数だけ増加させ
ることができ、そのテストデータのビット数に応じて、
データバスのビット数、カラムデコーダ、センスアン
プ、ライトバッファの回路手数を変更すれば、アドレス
ピンの数の範囲内で、自由にテストビット数を選択する
ことができる。なお、このアドレスピンの切替えは、原
則として、アドレスピンの数だけ可能でり、データのビ
ット数はアドレス数とＩ／Ｏ数との関係により制限なく
原則としてアドレスピンの数だけ増加させることができ
る。

【００５６】また、本発明の一実施例では、＊ＴＥＳＴ
信号をあらたにピンを設け外部信号を入力することによ
り発生しているが、この＊ＴＥＳＴ信号については、例
えば＊ＣＥ１，＊ＷＥ，＊ＯＥの信号の組合せ、あるい
はいずれかのコントロール信号のパルス入力により内部
で発生させることも可能である。

【００５７】この実施例においては、ＳＲＡＭに適用し
ているが、ＤＲＡＭに適用することも可能である。

【００５８】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。

【００５９】

【発明の効果】以上説明したように、本発明によれば、
半導体記憶装置のメモリセルの検査において、テスト
時間を短時間とすることができ、また、誤りデータや誤
り箇所を特定することができ、テストデータ数の変更を
容易に行うことができる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置のブロック構成図であ
る。

【図２】本発明の通常のメモリアクセスのリードモード
を説明するブロック構成図である。

【図３】本発明の通常のメモリアクセスのライトモード
を説明するブロック構成図である。

【図４】本発明の実施例のテストリードモードを説明す
るブロック構成図である。

【図５】本発明の実施例のテストリードモードのタイム
チャートである。

【図６】本発明のデータバスの構成を説明する図であ
る。

【図７】本発明の実施例のテストリードモードを説明す
るブロック構成図である。

【図８】本発明のデータバスの構成を説明する図であ
る。

【図９】本発明の実施例のテストライトモードを説明す
るブロック構成図である。

【図１０】本発明の実施例のテストライトモードのタイ
ムチャートである。

【図１１】本発明の実施例のアドレス／Ｉ／Ｏ切替回路
図である。

【図１２】本発明の実施例の切替回路図である。

【図１３】従来の第１のテスト時間短縮の方法を説明す
るブロック構成図である。

【図１４】従来の第１のテスト時間短縮の方法のテスト
モードのタイミング図である。

【図１５】従来の第２のテスト時間短縮の方法に用いる
ピン配置図である。

【図１６】従来の第２のテスト時間短縮の方法を説明す
るブロック構成図である。

【図１７】従来の第３のテスト時間短縮の方法を説明す
る１ＭビットＳＲＡＭのブロック構成図である。

【図１８】従来例のリードサイクルのタイミング図であ
る。

【図１９】従来例のライトサイクルのタイミング図であ
る。

【図２０】アドレス数とＩ／Ｏ数の関係表である。

【符号の説明】

１メモリセルアレイ２，３入力バッファ・Ｉ／Ｏ切替回路４ローデコーダ５カラムデコーダ６センス／スイッチ７入力データコントロール８出力データコントロール９，１０テストデータコントロール＊ＴＥＳＴテスト入力

Claims

【特許請求の範囲】

【請求項１】メモリセルが行と列にマトリックス状に
配列されたメモリセルアレイを有する半導体記憶装置に
おいて、（ａ）同一行の前記メモリセルに接続されたワ
ード線と、（ｂ）同一列の前記メモリセルに接続される
とともに複数のグループに区分されてなるビット線と、
（ｃ）前記ワード線と接続されて、前記ワード線を選択
する行デコーダと、（ｄ）前記グループ毎のビット線と
接続されて、前記グループおよび該グループの所望の数
のビット線を選択する列デコーダと、（ｅ）前記列デコ
ーダによって選択されたビット線に対応したデータ数の
入出力を行うデータ入出力バッファと、（ｆ）同一メモ
リサイクル内において、アドレスピンにデータピンの機
能を付加する制御手段とを具備することを特徴とする半
導体記憶装置。
【請求項２】前記制御手段は、付加信号により機能の
付加および削除を行う請求項１記載の半導体記憶装置。
【請求項３】前記列デコーダは、付加信号により選択
するビット線の数を変更する請求項１記載の半導体記憶
装置。