JPH1154722A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH1154722A JPH1154722A JP9203259A JP20325997A JPH1154722A JP H1154722 A JPH1154722 A JP H1154722A JP 9203259 A JP9203259 A JP 9203259A JP 20325997 A JP20325997 A JP 20325997A JP H1154722 A JPH1154722 A JP H1154722A
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- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】チップ内に配置されるバンクの数がメモリセル
アレイの分割数より多くなった場合、チップサイズの増
大を抑えることが困難であった。 【解決手段】ローデコーダ、ワード線駆動回路デコー
ダ、センスアンプデコーダ、イコライズ信号デコーダを
チップ11中央のデコーダ部RDC0、RDC1に集中して配置
し、これらデコーダ部RDC0、RDC1を各バンクBK0 〜BK7
で共有している。各バンクBK0 〜BK7 のメモリセルブロ
ックMBLKの相互間には共有センスアンプSS／Aが配置さ
れ、各バンクBK0 〜BK7 にはそれぞれリダンダンシセル
アレイR ／D が配置されている。
アレイの分割数より多くなった場合、チップサイズの増
大を抑えることが困難であった。 【解決手段】ローデコーダ、ワード線駆動回路デコー
ダ、センスアンプデコーダ、イコライズ信号デコーダを
チップ11中央のデコーダ部RDC0、RDC1に集中して配置
し、これらデコーダ部RDC0、RDC1を各バンクBK0 〜BK7
で共有している。各バンクBK0 〜BK7 のメモリセルブロ
ックMBLKの相互間には共有センスアンプSS／Aが配置さ
れ、各バンクBK0 〜BK7 にはそれぞれリダンダンシセル
アレイR ／D が配置されている。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば６４Ｍビッ
トＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）以降のシンクロナス（Synchronous ）ＤＲＡＭ、ラ
ンバス（RambusＤＲＡＭ、シンクリンク（SynchLink ）
ＤＲＡＭ等の高速にデータを転送することが可能なＤＲ
ＡＭに適用され、独立に動作が可能な複数のバンクを有
するダイナミック型半導体記憶装置に関する。
トＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）以降のシンクロナス（Synchronous ）ＤＲＡＭ、ラ
ンバス（RambusＤＲＡＭ、シンクリンク（SynchLink ）
ＤＲＡＭ等の高速にデータを転送することが可能なＤＲ
ＡＭに適用され、独立に動作が可能な複数のバンクを有
するダイナミック型半導体記憶装置に関する。
【０００２】
【従来の技術】ＤＲＡＭにバンク（Bank）の概念が導入
されたのは１６ＭビットのシンクロナスＤＲＡＭからで
ある。このシンクロナスＤＲＡＭは、図４２に示すよう
に、チップＣＰ内に２個の大きなメモリセルアレイＭ
０、Ｍ１が配置され、これらメモリセルアレイＭ０、Ｍ
１はそれぞれバンクＢＫ０、ＢＫ１として割り付けられ
ている。各メモリセルアレイＭ０、Ｍ１の中央部には、
共有ローデコーダ（ＳＲＤＣ）とワード線駆動回路（Ｗ
ＬＤ）がそれぞれ配置され、これら共有ローデコーダと
ワード線駆動回路の両側に複数のメモリブロックＭＢＬ
Ｋが配置されている。各サブアレイＭＢＬＫの相互間に
は、隣り合うメモリブロックで共有される共有センスア
ンプ（ＳＳ／Ａ）が配置されている。各メモリセルアレ
イＭ０、Ｍ１にはカラムデコーダ（ＣＤＣ）がそれぞれ
設けられ、これらカラムデコーダの相互間には周辺回路
が配置されている。このような構成の場合、比較的容易
に各回路を配置できる。尚、以降の図において、図４２
と同一部分には同一符号を付す。
されたのは１６ＭビットのシンクロナスＤＲＡＭからで
ある。このシンクロナスＤＲＡＭは、図４２に示すよう
に、チップＣＰ内に２個の大きなメモリセルアレイＭ
０、Ｍ１が配置され、これらメモリセルアレイＭ０、Ｍ
１はそれぞれバンクＢＫ０、ＢＫ１として割り付けられ
ている。各メモリセルアレイＭ０、Ｍ１の中央部には、
共有ローデコーダ（ＳＲＤＣ）とワード線駆動回路（Ｗ
ＬＤ）がそれぞれ配置され、これら共有ローデコーダと
ワード線駆動回路の両側に複数のメモリブロックＭＢＬ
Ｋが配置されている。各サブアレイＭＢＬＫの相互間に
は、隣り合うメモリブロックで共有される共有センスア
ンプ（ＳＳ／Ａ）が配置されている。各メモリセルアレ
イＭ０、Ｍ１にはカラムデコーダ（ＣＤＣ）がそれぞれ
設けられ、これらカラムデコーダの相互間には周辺回路
が配置されている。このような構成の場合、比較的容易
に各回路を配置できる。尚、以降の図において、図４２
と同一部分には同一符号を付す。
【０００３】
【発明が解決しようとする課題】図４３は、６４Ｍビッ
トシンクロナスＤＲＡＭのバンク構成を示している。こ
のＤＲＡＭは４個のバンクＢＫ０、ＢＫ１、ＢＫ２、Ｂ
Ｋ３を有している。この構成の場合、チップ内のメモリ
セルアレイが配置される領域を４等分し、これらの領域
に各バンクを設定している。このため、各メモリセルア
レイに自然にバンクを割り付けることができる。
トシンクロナスＤＲＡＭのバンク構成を示している。こ
のＤＲＡＭは４個のバンクＢＫ０、ＢＫ１、ＢＫ２、Ｂ
Ｋ３を有している。この構成の場合、チップ内のメモリ
セルアレイが配置される領域を４等分し、これらの領域
に各バンクを設定している。このため、各メモリセルア
レイに自然にバンクを割り付けることができる。
【０００４】図４４は、２５６ＭビットシンクロナスＤ
ＲＡＭのバンク構成を示している。このＤＲＡＭでは、
メモリセルアレイの分割数より多い８バンク構成が標準
的になると考えられる。また、パッケージのピンの割付
は、図４５に示すように、パッケージの長手方向両端部
の両側に入出力用のＩ／Ｏピンが例えば８ピンずつ配置
され、中央部両側にローアドレスストローブ／ＲＡＳ、
カラムアドレスストローブ／ＣＡＳ、ライトイネーブル
／ＷＥ等のコマンド、及びアドレスＡｄｄを入力するた
めのピンが配置されることが標準化されつつある。これ
に伴い、同一のバンクをチップの中央部に対して左右対
称に割り付けるようになっている。
ＲＡＭのバンク構成を示している。このＤＲＡＭでは、
メモリセルアレイの分割数より多い８バンク構成が標準
的になると考えられる。また、パッケージのピンの割付
は、図４５に示すように、パッケージの長手方向両端部
の両側に入出力用のＩ／Ｏピンが例えば８ピンずつ配置
され、中央部両側にローアドレスストローブ／ＲＡＳ、
カラムアドレスストローブ／ＣＡＳ、ライトイネーブル
／ＷＥ等のコマンド、及びアドレスＡｄｄを入力するた
めのピンが配置されることが標準化されつつある。これ
に伴い、同一のバンクをチップの中央部に対して左右対
称に割り付けるようになっている。
【０００５】すなわち、図４４において、チップＣＰの
メモリセルアレイが配置される領域は２等分され、チッ
プＣＰの中央部には長手方向に沿って周辺回路３４１が
配置されている。この周辺回路３４１の図示上側の領域
に左側から順にバンクＢＫ０〜ＢＫ７が配置され、周辺
回路３４１の図示下側の領域に右側から順にバンクＢＫ
０〜ＢＫ７が配置されている。この構成の場合、同一の
バンクのメモリブロックが周辺回路３４１に沿って隣接
して配置されていないため、共有ローデコーダを採用す
ることができない。このため、各バンクを独立にアクセ
ス可能とするため、各バンクの両側にはローデコーダＲ
ＤＣとワード線駆動回路（図示せず）がそれぞれ配置さ
れている。したがって、隣接するバンクの相互間に２個
ずつローデコーダとワード線駆動回路を配置する必要が
あるため、これらを配置するための領域が大きくなると
いう問題を有している。
メモリセルアレイが配置される領域は２等分され、チッ
プＣＰの中央部には長手方向に沿って周辺回路３４１が
配置されている。この周辺回路３４１の図示上側の領域
に左側から順にバンクＢＫ０〜ＢＫ７が配置され、周辺
回路３４１の図示下側の領域に右側から順にバンクＢＫ
０〜ＢＫ７が配置されている。この構成の場合、同一の
バンクのメモリブロックが周辺回路３４１に沿って隣接
して配置されていないため、共有ローデコーダを採用す
ることができない。このため、各バンクを独立にアクセ
ス可能とするため、各バンクの両側にはローデコーダＲ
ＤＣとワード線駆動回路（図示せず）がそれぞれ配置さ
れている。したがって、隣接するバンクの相互間に２個
ずつローデコーダとワード線駆動回路を配置する必要が
あるため、これらを配置するための領域が大きくなると
いう問題を有している。
【０００６】そこで、図４６に示すように、センスアン
プの並び方向にバンクを割り付ける方法も考えられてい
る。この構成の場合、同一のバンクのメモリブロックが
周辺回路３４１に沿って隣接して配置されているため、
共有ローデコーダＳＲＤＣを使用できる。しかし、バン
クの境界において、共有センスアンプＳＳ／Ａを使用で
きないため、バンクの境界部（太線で示す）に各バンク
で使用される２個のセンスアンプＳ／Ａそれぞれ配置し
なければならない。したがって、バンクの境界部のセン
スアンプ領域が大きくなり、バンクの並び方向にチップ
サイズが大きくなる。
プの並び方向にバンクを割り付ける方法も考えられてい
る。この構成の場合、同一のバンクのメモリブロックが
周辺回路３４１に沿って隣接して配置されているため、
共有ローデコーダＳＲＤＣを使用できる。しかし、バン
クの境界において、共有センスアンプＳＳ／Ａを使用で
きないため、バンクの境界部（太線で示す）に各バンク
で使用される２個のセンスアンプＳ／Ａそれぞれ配置し
なければならない。したがって、バンクの境界部のセン
スアンプ領域が大きくなり、バンクの並び方向にチップ
サイズが大きくなる。
【０００７】また、図４６に示すようにバンクを割り付
けた場合、フレキシブルリダンダンシ方式による不良ロ
ーの救済効率が低下するという欠点を有している。ここ
で、フレキシブルリダンダンシ方式とは、複数のセルア
レイに対して、リダンダンシワード線を配置する方式で
ある。
けた場合、フレキシブルリダンダンシ方式による不良ロ
ーの救済効率が低下するという欠点を有している。ここ
で、フレキシブルリダンダンシ方式とは、複数のセルア
レイに対して、リダンダンシワード線を配置する方式で
ある。
【０００８】図４７（ａ）は、従来のバンクが割り付け
られていない場合のセルアレイに対するフレキシブルリ
ダンダンシ方式を示しており、１６Ｍビットのセルアレ
イを示している。このように、１Ｍビットのセルアレイ
ＣＡが１６個配列され、各セルアレイの相互間に共有セ
ンスアンプＳＳ／Ａが配置されている。また、カラムデ
コーダＣＤＣの近傍には複数のリダンダンシワード線を
有するリダンダンシ専用のリダンダンシセルアレイＲ／
Ｄが配置されている。このリダンダンシセルアレイＲ／
Ｄの規模は、例えば１２８Ｋビット程度であり、このリ
ダンダンシセルアレイＲ／Ｄの両側にはセンスアンプＳ
／Ａが配置されている。
られていない場合のセルアレイに対するフレキシブルリ
ダンダンシ方式を示しており、１６Ｍビットのセルアレ
イを示している。このように、１Ｍビットのセルアレイ
ＣＡが１６個配列され、各セルアレイの相互間に共有セ
ンスアンプＳＳ／Ａが配置されている。また、カラムデ
コーダＣＤＣの近傍には複数のリダンダンシワード線を
有するリダンダンシ専用のリダンダンシセルアレイＲ／
Ｄが配置されている。このリダンダンシセルアレイＲ／
Ｄの規模は、例えば１２８Ｋビット程度であり、このリ
ダンダンシセルアレイＲ／Ｄの両側にはセンスアンプＳ
／Ａが配置されている。
【０００９】上記のように、１６個のセルアレイに対し
て、リダンダンシセルアレイＲ／Ｄを配置することによ
り、１６個のセルアレイのどのセルアレイに不良ワード
線がある場合においても、リダンダンシセルアレイＲ／
Ｄ内のリダンダンシワード線に置き換えることができ
る。このようにフレキシブルリダンダンシ方式の場合、
１Ｍビット単位毎にリダンダンシワード線を設けた場合
に比べて、トータルのリダンダンシワード線の数が等し
くても不良ワード線の救済能力が向上する。
て、リダンダンシセルアレイＲ／Ｄを配置することによ
り、１６個のセルアレイのどのセルアレイに不良ワード
線がある場合においても、リダンダンシセルアレイＲ／
Ｄ内のリダンダンシワード線に置き換えることができ
る。このようにフレキシブルリダンダンシ方式の場合、
１Ｍビット単位毎にリダンダンシワード線を設けた場合
に比べて、トータルのリダンダンシワード線の数が等し
くても不良ワード線の救済能力が向上する。
【００１０】例えば１Ｍビット単位に１本のリダンダン
シワード線を配置した場合と、１６Ｍビット全体で１６
本のワード線を配置した場合とでは、トータルのリダン
ダンシワード線の数は等しい。しかし、１Ｍビット単位
に１本のリダンダンシワード線を配置した場合、１Ｍビ
ット単位に複数の不良が発生すると、救済が不可能とな
るのに対して、１６Ｍビット全体で１６本のワード線を
配置した場合は、救済が可能である。
シワード線を配置した場合と、１６Ｍビット全体で１６
本のワード線を配置した場合とでは、トータルのリダン
ダンシワード線の数は等しい。しかし、１Ｍビット単位
に１本のリダンダンシワード線を配置した場合、１Ｍビ
ット単位に複数の不良が発生すると、救済が不可能とな
るのに対して、１６Ｍビット全体で１６本のワード線を
配置した場合は、救済が可能である。
【００１１】ところで、図４６に示すようにバンクを配
置した場合、各バンクを独立に動作可能とするために、
各バンクごとにリダンダンシセルアレイＲ／Ｄが配置さ
れていなければならない。すなわち、図４６に示す構成
にフレキシブルリダンダンシ方式を採用する場合、図４
７（ｂ）に示すように、１つのカラムデコーダで選択さ
れる１６個のセルアレイについて、各バンクに対応した
４個のリダンダンシセルアレイＲ／Ｄを設ける必要があ
る。この構成の場合、トータルのリダンダンシワード線
の本数が図４７（ａ）の場合と同様であっても、各リダ
ンダンシセルアレイＲ／Ｄの両側にセンスアンプが配置
されているため、センスアンプの領域が大きくなり、チ
ップサイズの増大が危惧される。
置した場合、各バンクを独立に動作可能とするために、
各バンクごとにリダンダンシセルアレイＲ／Ｄが配置さ
れていなければならない。すなわち、図４６に示す構成
にフレキシブルリダンダンシ方式を採用する場合、図４
７（ｂ）に示すように、１つのカラムデコーダで選択さ
れる１６個のセルアレイについて、各バンクに対応した
４個のリダンダンシセルアレイＲ／Ｄを設ける必要があ
る。この構成の場合、トータルのリダンダンシワード線
の本数が図４７（ａ）の場合と同様であっても、各リダ
ンダンシセルアレイＲ／Ｄの両側にセンスアンプが配置
されているため、センスアンプの領域が大きくなり、チ
ップサイズの増大が危惧される。
【００１２】上記のように、チップ内に配置されるバン
クの数がメモリセルアレイの分割数より多くなった場
合、共有ローデコーダや、共有センスアンプ、フレキシ
ブルリダンダンシ方式を有効に使用することが困難とな
り、チップサイズが増大することが予想される。
クの数がメモリセルアレイの分割数より多くなった場
合、共有ローデコーダや、共有センスアンプ、フレキシ
ブルリダンダンシ方式を有効に使用することが困難とな
り、チップサイズが増大することが予想される。
【００１３】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、チップ内に
配置されるバンクの数がメモリセルアレイの分割数より
多くなった場合においても、チップサイズの増大を抑え
ることが可能なダイナミック型半導体記憶装置を提供す
ることである。
れたものであり、その目的とするところは、チップ内に
配置されるバンクの数がメモリセルアレイの分割数より
多くなった場合においても、チップサイズの増大を抑え
ることが可能なダイナミック型半導体記憶装置を提供す
ることである。
【００１４】
【課題を解決するための手段】本発明は、上記課題を解
決するため、複数のバンクを有し、半導体チップ内に前
記バンクの並び方向に配置された複数のセルアレイと、
前記各セルアレイの相互間に配置され、ローアドレスに
応じて前記各バンク内のワード線を選択するための選択
信号を出力する前記各バンクで共有されるデコーダ部
と、前記各バンク相互間に配置され、バンク活性化信号
に応じて前記デコーダ部から出力される選択信号をラッ
チするラッチ回路と、前記各バンク相互間に配置され、
前記ラッチ回路にラッチされた選択信号に応じて各バン
ク内のワード線を駆動するワード線駆動回路とを具備し
ている。
決するため、複数のバンクを有し、半導体チップ内に前
記バンクの並び方向に配置された複数のセルアレイと、
前記各セルアレイの相互間に配置され、ローアドレスに
応じて前記各バンク内のワード線を選択するための選択
信号を出力する前記各バンクで共有されるデコーダ部
と、前記各バンク相互間に配置され、バンク活性化信号
に応じて前記デコーダ部から出力される選択信号をラッ
チするラッチ回路と、前記各バンク相互間に配置され、
前記ラッチ回路にラッチされた選択信号に応じて各バン
ク内のワード線を駆動するワード線駆動回路とを具備し
ている。
【００１５】また、この発明は、複数のバンクを有し、
半導体チップ内に前記バンクの並び方向に配置された複
数のセルアレイと、前記各セルアレイの相互間に配置さ
れ、ローアドレスに応じて前記各バンク内のワード線の
駆動電圧を生成するための選択信号を出力する前記各バ
ンクで共有されるデコーダ部と、前記各バンク相互間に
配置され、各バンク内のワード線を駆動するワード線駆
動回路と、前記各バンク相互間に配置され、バンク活性
化信号に応じて前記デコーダ部から出力される選択信号
をラッチするラッチ回路と、前記各バンク相互間に配置
され、前記ラッチ回路にラッチされた選択信号に応じて
前記ワード線を駆動するための駆動電圧を生成し、前記
ワード線駆動回路に供給するワード線駆動電圧生成回路
とを具備している。
半導体チップ内に前記バンクの並び方向に配置された複
数のセルアレイと、前記各セルアレイの相互間に配置さ
れ、ローアドレスに応じて前記各バンク内のワード線の
駆動電圧を生成するための選択信号を出力する前記各バ
ンクで共有されるデコーダ部と、前記各バンク相互間に
配置され、各バンク内のワード線を駆動するワード線駆
動回路と、前記各バンク相互間に配置され、バンク活性
化信号に応じて前記デコーダ部から出力される選択信号
をラッチするラッチ回路と、前記各バンク相互間に配置
され、前記ラッチ回路にラッチされた選択信号に応じて
前記ワード線を駆動するための駆動電圧を生成し、前記
ワード線駆動回路に供給するワード線駆動電圧生成回路
とを具備している。
【００１６】さらに、この発明は、複数のバンクを有
し、半導体チップ内に前記バンクの並び方向に配置され
た複数のセルアレイと、前記各バンクに設けられ、バン
クの並び方向と直交方向に配置された複数のメモリセル
ブロックと、隣接する両メモリセルブロックの相互間に
配置され、これらメモリセルブロックから読み出された
信号を検出する両メモリセルブロックに共有されるセン
スアンプと、前記各セルアレイの相互間に配置され、ロ
ーアドレスに応じて前記各センスアンプを活性化するた
めの選択信号を出力する前記各バンクで共有されるデコ
ーダ部と、前記各バンク相互間に配置され、バンク活性
化信号に応じて前記ローデコーダから出力される選択信
号をラッチするラッチ回路と、前記各バンク相互間に配
置され、前記ラッチ回路にラッチされた選択信号に応じ
て各センスアンプを活性化する活性化回路とを具備して
いる。
し、半導体チップ内に前記バンクの並び方向に配置され
た複数のセルアレイと、前記各バンクに設けられ、バン
クの並び方向と直交方向に配置された複数のメモリセル
ブロックと、隣接する両メモリセルブロックの相互間に
配置され、これらメモリセルブロックから読み出された
信号を検出する両メモリセルブロックに共有されるセン
スアンプと、前記各セルアレイの相互間に配置され、ロ
ーアドレスに応じて前記各センスアンプを活性化するた
めの選択信号を出力する前記各バンクで共有されるデコ
ーダ部と、前記各バンク相互間に配置され、バンク活性
化信号に応じて前記ローデコーダから出力される選択信
号をラッチするラッチ回路と、前記各バンク相互間に配
置され、前記ラッチ回路にラッチされた選択信号に応じ
て各センスアンプを活性化する活性化回路とを具備して
いる。
【００１７】また、この発明は、複数のバンクを有し、
半導体チップ内に前記バンクの並び方向に配置された複
数のセルアレイと、前記各バンクに設けられ、バンクの
並び方向と直交方向に配置された複数のメモリセルブロ
ックと、隣接する両メモリセルブロックの相互間に配置
され、これらメモリセルブロックから読み出された信号
を検出する両メモリセルブロックに共有されるセンスア
ンプと、このセンスアンプと前記メモリセルブロックの
ビット線対とを接続するトランジスタ対と、前記ビット
線対の電位をイコライズするイコライズ回路と、前記各
セルアレイの相互間に配置され、ローアドレスに応じて
前記トランジスタ対及びイコライズ回路を活性化するた
めの選択信号を出力する前記各バンクで共有されるデコ
ーダ部と、前記各バンク相互間に配置され、バンク活性
化信号に応じて前記ローデコーダから出力される選択信
号をラッチするラッチ回路と、前記各バンク相互間に配
置され、前記ラッチ回路にラッチされた選択信号に応じ
て前記トランジスタ対及びイコライズ回路を駆動する駆
動信号を生成する駆動回路とを具備している。
半導体チップ内に前記バンクの並び方向に配置された複
数のセルアレイと、前記各バンクに設けられ、バンクの
並び方向と直交方向に配置された複数のメモリセルブロ
ックと、隣接する両メモリセルブロックの相互間に配置
され、これらメモリセルブロックから読み出された信号
を検出する両メモリセルブロックに共有されるセンスア
ンプと、このセンスアンプと前記メモリセルブロックの
ビット線対とを接続するトランジスタ対と、前記ビット
線対の電位をイコライズするイコライズ回路と、前記各
セルアレイの相互間に配置され、ローアドレスに応じて
前記トランジスタ対及びイコライズ回路を活性化するた
めの選択信号を出力する前記各バンクで共有されるデコ
ーダ部と、前記各バンク相互間に配置され、バンク活性
化信号に応じて前記ローデコーダから出力される選択信
号をラッチするラッチ回路と、前記各バンク相互間に配
置され、前記ラッチ回路にラッチされた選択信号に応じ
て前記トランジスタ対及びイコライズ回路を駆動する駆
動信号を生成する駆動回路とを具備している。
【００１８】前記選択信号は、パルス信号である。
【００１９】前記選択信号は、電源電圧レベルである。
【００２０】前記各バンクは、バンクの並び方向と直交
方向に配置された複数のメモリセルブロックと、隣接す
る両メモリセルブロックの相互間に配置され、これらメ
モリセルブロックから読み出された信号を検出する両メ
モリセルブロックに共有されるセンスアンプとを有して
いる。
方向に配置された複数のメモリセルブロックと、隣接す
る両メモリセルブロックの相互間に配置され、これらメ
モリセルブロックから読み出された信号を検出する両メ
モリセルブロックに共有されるセンスアンプとを有して
いる。
【００２１】前記各バンクは、各メモリセルブロックの
不良ローを救済するリダンダンシセルアレイと、前記不
良ローのアドレスを記憶する記憶回路と、前記ローアド
レスと前記記憶回路に記憶された不良ローのアドレスと
を比較し、これらが一致した場合、一致信号を出力する
アドレス比較回路と、前記アドレス比較回路から前記一
致信号が出力された場合、前記リダンダンシセルアレイ
を選択可能とするとともに、前記バンク活性化信号を非
活性として前記メモリセルブロックの選択を禁止する回
路とを有している。
不良ローを救済するリダンダンシセルアレイと、前記不
良ローのアドレスを記憶する記憶回路と、前記ローアド
レスと前記記憶回路に記憶された不良ローのアドレスと
を比較し、これらが一致した場合、一致信号を出力する
アドレス比較回路と、前記アドレス比較回路から前記一
致信号が出力された場合、前記リダンダンシセルアレイ
を選択可能とするとともに、前記バンク活性化信号を非
活性として前記メモリセルブロックの選択を禁止する回
路とを有している。
【００２２】前記駆動回路から出力される駆動信号は、
前記メモリセルブロックのイコライズ回路に供給される
とともに、このメモリセルブロックの両隣に位置するメ
モリセルブロックのトランジスタ対に供給される。
前記メモリセルブロックのイコライズ回路に供給される
とともに、このメモリセルブロックの両隣に位置するメ
モリセルブロックのトランジスタ対に供給される。
【００２３】前記各バンクの前記各メモリセルブロック
は、バンクの並び方向に第１、第２のサブメモリセルブ
ロックに分割され、これら第１、第２のサブメモリセル
ブロックの相互間に前記ラッチ回路及びワード線駆動回
路が配置されている。
は、バンクの並び方向に第１、第２のサブメモリセルブ
ロックに分割され、これら第１、第２のサブメモリセル
ブロックの相互間に前記ラッチ回路及びワード線駆動回
路が配置されている。
【００２４】前記ワード線駆動回路は前記メモリセルブ
ロックのバンク並び方向両側に配置されている。
ロックのバンク並び方向両側に配置されている。
【００２５】前記選択信号が伝送される第１の配線と前
記バンク活性化信号が伝送される第２の配線は互いに直
交して配置されている。
記バンク活性化信号が伝送される第２の配線は互いに直
交して配置されている。
【００２６】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２７】図１は、この発明の第１の実施の形態を示
すものであり、半導体チップのレイアウトを概略的に示
している。この例は図４４と同様に、バンクがロー方向
に割り付けられている。この場合、単純にバンクを割り
付けると、前述したように、ローデコーダが共有でき
ず、各バンクの両端にそれぞれローデコーダを配置する
こととなり、チップサイズが増大する。そこで、この発
明では、ローデコーダを構成するデコード部とワード線
駆動回路とを分離し、ローデコーダをチップの中央部に
配置し、ワード線駆動回路を各バンクの両側に配置して
いる。
すものであり、半導体チップのレイアウトを概略的に示
している。この例は図４４と同様に、バンクがロー方向
に割り付けられている。この場合、単純にバンクを割り
付けると、前述したように、ローデコーダが共有でき
ず、各バンクの両端にそれぞれローデコーダを配置する
こととなり、チップサイズが増大する。そこで、この発
明では、ローデコーダを構成するデコード部とワード線
駆動回路とを分離し、ローデコーダをチップの中央部に
配置し、ワード線駆動回路を各バンクの両側に配置して
いる。
【００２８】すなわち、図１において、チップ１１内に
は４個のセルアレイＭ０、Ｍ１、Ｍ２、Ｍ３が配置さ
れ、各セルアレイＭ０〜Ｍ３にはそれぞれ４個のバンク
が割り付けられている。例えばセルアレイＭ０には、図
示左側から順にバンクＢＫ０〜ＢＫ３が割り付けられ、
セルアレイＭ１には、図示右側から順にバンクＢＫ０〜
ＢＫ３が割り付けられている。セルアレイＭ２には、図
示左側から順にバンクＢＫ４〜ＢＫ７が割り付けられ、
セルアレイＭ３には、図示右側から順にバンクＢＫ４〜
ＢＫ７が割り付けられている。各バンクのチップ中央側
にはカラムデコーダＣＤＣが配置されている。バンクＢ
Ｋ０〜ＢＫ３の各カラムデコーダＣＤＣとバンクＢＫ４
〜ＢＫ７の各カラムデコーダＣＤＣの相互間には、周辺
回路１２が配置されている。
は４個のセルアレイＭ０、Ｍ１、Ｍ２、Ｍ３が配置さ
れ、各セルアレイＭ０〜Ｍ３にはそれぞれ４個のバンク
が割り付けられている。例えばセルアレイＭ０には、図
示左側から順にバンクＢＫ０〜ＢＫ３が割り付けられ、
セルアレイＭ１には、図示右側から順にバンクＢＫ０〜
ＢＫ３が割り付けられている。セルアレイＭ２には、図
示左側から順にバンクＢＫ４〜ＢＫ７が割り付けられ、
セルアレイＭ３には、図示右側から順にバンクＢＫ４〜
ＢＫ７が割り付けられている。各バンクのチップ中央側
にはカラムデコーダＣＤＣが配置されている。バンクＢ
Ｋ０〜ＢＫ３の各カラムデコーダＣＤＣとバンクＢＫ４
〜ＢＫ７の各カラムデコーダＣＤＣの相互間には、周辺
回路１２が配置されている。
【００２９】前記セルアレイＭ０とセルアレイＭ１の相
互間、及び前記セルアレイＭ２とセルアレイＭ３の相互
間には、それぞれローデコーダ部ＲＤＣ０、ＲＤＣ１が
配置されている。ローデコーダ部ＲＤＣ０は、ＢＫ０〜
ＢＫ３で共有され、ローデコーダ部ＲＤＣ１は、ＢＫ４
〜ＢＫ７で共有されている。ローデコーダ部ＲＤＣ０、
ＲＤＣ１はデコード部のみを有し、ワード線駆動回路Ｗ
ＬＤは各バンクの両側に配置されている。これらワード
線駆動回路ＷＬＤは、後述するように、ローデコーダ部
ＲＤＣ０、ＲＤＣ１から出力される信号を保持するラッ
チ回路ＬＴを有している。
互間、及び前記セルアレイＭ２とセルアレイＭ３の相互
間には、それぞれローデコーダ部ＲＤＣ０、ＲＤＣ１が
配置されている。ローデコーダ部ＲＤＣ０は、ＢＫ０〜
ＢＫ３で共有され、ローデコーダ部ＲＤＣ１は、ＢＫ４
〜ＢＫ７で共有されている。ローデコーダ部ＲＤＣ０、
ＲＤＣ１はデコード部のみを有し、ワード線駆動回路Ｗ
ＬＤは各バンクの両側に配置されている。これらワード
線駆動回路ＷＬＤは、後述するように、ローデコーダ部
ＲＤＣ０、ＲＤＣ１から出力される信号を保持するラッ
チ回路ＬＴを有している。
【００３０】各バンクは、例えば１６個のメモリブロッ
クＭＢＬＫ、及びリダンダンシセルアレイ（図１には図
示していない）を含み、各メモリブロックＭＢＬＫの相
互間には共有センスアンプＳＳ／Ａが配置されている。
クＭＢＬＫ、及びリダンダンシセルアレイ（図１には図
示していない）を含み、各メモリブロックＭＢＬＫの相
互間には共有センスアンプＳＳ／Ａが配置されている。
【００３１】前記周辺回路１２は、アドレスバッファ回
路、バンク活性化信号ＢＡＣＴを発生するバンク活性化
信号発生回路、バンクプリチャージ信号ＢＰＲＣＨを発
生するバンクプリチャージ信号発生回路等を含んでい
る。
路、バンク活性化信号ＢＡＣＴを発生するバンク活性化
信号発生回路、バンクプリチャージ信号ＢＰＲＣＨを発
生するバンクプリチャージ信号発生回路等を含んでい
る。
【００３２】図２は、図１のバンクＢＫｂ（例えばｂ＝
１）とローデコーダ部ＲＤＣ０の構成を示している。そ
の他のバンクの構成もバンクＢＫｂと殆ど同様である。
さらに、ローデコーダ部ＲＤＣ１側の構成も図２と同様
である。図３は、図２に示すバンクＢＫｂにおける１つ
のメモリブロック及びその周辺の構成を示している。
１）とローデコーダ部ＲＤＣ０の構成を示している。そ
の他のバンクの構成もバンクＢＫｂと殆ど同様である。
さらに、ローデコーダ部ＲＤＣ１側の構成も図２と同様
である。図３は、図２に示すバンクＢＫｂにおける１つ
のメモリブロック及びその周辺の構成を示している。
【００３３】ローデコーダ部ＲＤＣ０には、各バンクの
メモリブロックＭＢＬＫに対応してローデコーダＲＤＣ
が配置されている。各ローデコーダＲＤＣはアドレス信
号に応じて複数のメインワード線ＭＷＬｎの中から１本
を選択する。これらメインワード線ＭＷＬｎは、各バン
クＢＫ０〜ＢＫ３の各メモリブロック上に配置されてい
る。各メモリブロックＭＢＬＫには６４本のメインワー
ド線、５１２本のワード線が配置されている。
メモリブロックＭＢＬＫに対応してローデコーダＲＤＣ
が配置されている。各ローデコーダＲＤＣはアドレス信
号に応じて複数のメインワード線ＭＷＬｎの中から１本
を選択する。これらメインワード線ＭＷＬｎは、各バン
クＢＫ０〜ＢＫ３の各メモリブロック上に配置されてい
る。各メモリブロックＭＢＬＫには６４本のメインワー
ド線、５１２本のワード線が配置されている。
【００３４】前記各ローデコーダＲＤＣの両側には各バ
ンクの共有センスアンプＳＳ／Ａに対応して、デコーダ
領域２１が配置されている。これらデコーダ領域２１に
は、後述するワード線駆動回路デコーダ、センスアンプ
デコーダ、イコライズ信号デコーダが配置される。前記
ワード線駆動回路デコーダは、複数のワード線駆動電圧
ＷＤＲＶｎｂｊを生成するためのメインワード線駆動パ
ルス信号ＭＷＤＲＶｎｊを生成する。前記センスアンプ
デコーダは、センスアンプを活性化するためのセンスア
ンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１、ＳＥＰ
Ｐｎ，ｎ＋１を生成する。前記イコライズ信号デコーダ
は、ビット線をイコライズするためのイコライズパルス
信号ＥＱＬＰｎを生成する。
ンクの共有センスアンプＳＳ／Ａに対応して、デコーダ
領域２１が配置されている。これらデコーダ領域２１に
は、後述するワード線駆動回路デコーダ、センスアンプ
デコーダ、イコライズ信号デコーダが配置される。前記
ワード線駆動回路デコーダは、複数のワード線駆動電圧
ＷＤＲＶｎｂｊを生成するためのメインワード線駆動パ
ルス信号ＭＷＤＲＶｎｊを生成する。前記センスアンプ
デコーダは、センスアンプを活性化するためのセンスア
ンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１、ＳＥＰ
Ｐｎ，ｎ＋１を生成する。前記イコライズ信号デコーダ
は、ビット線をイコライズするためのイコライズパルス
信号ＥＱＬＰｎを生成する。
【００３５】各デコーダ領域２１には配線群２２が接続
され、これら配線群２２は各バンクＢＫ０〜ＢＫ３の各
共有センスアンプＳＳ／Ａ、及び信号発生回路領域２３
上に配置されている。各デコーダから出力される前記メ
インワード線駆動パルス信号ＭＷＤＲＶｎｊ、ＭＷＤＲ
Ｖｎ＋１ｊ、センスアンプイネーブルパルス信号ＳＥＮ
Ｐｎ，ｎ＋１、ＳＥＰＰｎ，ｎ＋１、イコライズパルス
信号ＥＱＬＰｎは配線群２２を介して、共有センスアン
プＳＳ／Ａ、ワード線駆動電圧発生回路に供給される。
され、これら配線群２２は各バンクＢＫ０〜ＢＫ３の各
共有センスアンプＳＳ／Ａ、及び信号発生回路領域２３
上に配置されている。各デコーダから出力される前記メ
インワード線駆動パルス信号ＭＷＤＲＶｎｊ、ＭＷＤＲ
Ｖｎ＋１ｊ、センスアンプイネーブルパルス信号ＳＥＮ
Ｐｎ，ｎ＋１、ＳＥＰＰｎ，ｎ＋１、イコライズパルス
信号ＥＱＬＰｎは配線群２２を介して、共有センスアン
プＳＳ／Ａ、ワード線駆動電圧発生回路に供給される。
【００３６】尚、ビット線とセンスアンプとの相互間に
接続され、ビット線とセンスアンプとを接続したり、切
り離すためのアイソレーショントランジスタを制御する
ためのタイミング信号φＴは、後述するようにイコライ
ズパルス信号ＥＱＬＰｎから生成される。
接続され、ビット線とセンスアンプとを接続したり、切
り離すためのアイソレーショントランジスタを制御する
ためのタイミング信号φＴは、後述するようにイコライ
ズパルス信号ＥＱＬＰｎから生成される。
【００３７】ローデコーダＲＤＣ０の周辺回路１２側の
端部には、ローアドレスプリデコーダＲＡＰＤが配置さ
れ、このローアドレスプリデコーダＲＡＰＤ、各デコー
ダ領域２１、及び各ローデコーダＲＤＣ上には配線群２
６、２７が配置されている。
端部には、ローアドレスプリデコーダＲＡＰＤが配置さ
れ、このローアドレスプリデコーダＲＡＰＤ、各デコー
ダ領域２１、及び各ローデコーダＲＤＣ上には配線群２
６、２７が配置されている。
【００３８】前記ローアドレスプリデコーダＲＡＰＤ
は、前記周辺回路１２から供給されるアドレス信号Ａ３
Ｒ、／Ａ３Ｒ〜Ａ１５Ｒ、／Ａ１５Ｒをプリデコードす
る。このデコード出力信号、及びアドレス信号Ａ０Ｒ、
／Ａ０Ｒ〜Ａ２Ｒ、／Ａ２Ｒ、メモリブロックを選択す
るローブロック選択信号ＲＳＬｎは、配線群２６を介し
て前記ローデコーダＲＤＣやデコーダ領域２１に設けら
れた各種デコーダに供給される。前記周辺回路１２から
供給されるプリチャージ信号ＰＲＣＨ、センスアンプ活
性化信号ＳＥＮ、ＳＥＰは、前記配線群２７を介して前
記デコーダ領域２１に設けられた各種デコーダに供給さ
れる。
は、前記周辺回路１２から供給されるアドレス信号Ａ３
Ｒ、／Ａ３Ｒ〜Ａ１５Ｒ、／Ａ１５Ｒをプリデコードす
る。このデコード出力信号、及びアドレス信号Ａ０Ｒ、
／Ａ０Ｒ〜Ａ２Ｒ、／Ａ２Ｒ、メモリブロックを選択す
るローブロック選択信号ＲＳＬｎは、配線群２６を介し
て前記ローデコーダＲＤＣやデコーダ領域２１に設けら
れた各種デコーダに供給される。前記周辺回路１２から
供給されるプリチャージ信号ＰＲＣＨ、センスアンプ活
性化信号ＳＥＮ、ＳＥＰは、前記配線群２７を介して前
記デコーダ領域２１に設けられた各種デコーダに供給さ
れる。
【００３９】前記配線群２６には、前記周辺回路１２か
らプリチャージ信号ＰＲＣＨ、Ｎチャネルトランジスタ
により構成されたセンスアンプを活性化するためのセン
スアンプ活性化信号ＳＥＮ、Ｐチャネルトランジスタに
より構成されたセンスアンプを活性化するためのセンス
アンプ活性化信号ＳＥＰが供給されている。これらの信
号は、前記ローデコーダＲＤＣやデコーダ領域２１に設
けられた各種デコーダに供給される。
らプリチャージ信号ＰＲＣＨ、Ｎチャネルトランジスタ
により構成されたセンスアンプを活性化するためのセン
スアンプ活性化信号ＳＥＮ、Ｐチャネルトランジスタに
より構成されたセンスアンプを活性化するためのセンス
アンプ活性化信号ＳＥＰが供給されている。これらの信
号は、前記ローデコーダＲＤＣやデコーダ領域２１に設
けられた各種デコーダに供給される。
【００４０】一方、図２、図３に示すように、バンクＢ
Ｋｂにおいて、各メモリブロックＭＢＬＫのメインワー
ド線ＭＷＬｎ方向両側には、前記ワード線駆動回路ＷＬ
Ｄ及びラッチ回路ＬＴが配置されている。これらラッチ
回路ＬＴは前記メインワード線ＭＷＬｎを介して前記ロ
ーデコーダ部ＲＤＣ０から供給されるメインワード線選
択信号を保持し、前記ワード線駆動回路ＷＬＤは前記ラ
ッチ回路ＬＴに記憶されたメインワード線選択信号に応
じて、対応する複数本のワード線ＷＬを選択する。各メ
モリブロックＭＢＬＫは所謂ダブルエンドワード線方式
が採用され、ワード線ＷＬはメモリブロックＭＢＬＫの
両端に配置されたワード線駆動回路ＷＬＤに、１本おき
に交互に接続されている。
Ｋｂにおいて、各メモリブロックＭＢＬＫのメインワー
ド線ＭＷＬｎ方向両側には、前記ワード線駆動回路ＷＬ
Ｄ及びラッチ回路ＬＴが配置されている。これらラッチ
回路ＬＴは前記メインワード線ＭＷＬｎを介して前記ロ
ーデコーダ部ＲＤＣ０から供給されるメインワード線選
択信号を保持し、前記ワード線駆動回路ＷＬＤは前記ラ
ッチ回路ＬＴに記憶されたメインワード線選択信号に応
じて、対応する複数本のワード線ＷＬを選択する。各メ
モリブロックＭＢＬＫは所謂ダブルエンドワード線方式
が採用され、ワード線ＷＬはメモリブロックＭＢＬＫの
両端に配置されたワード線駆動回路ＷＬＤに、１本おき
に交互に接続されている。
【００４１】各ワード線駆動回路ＷＬＤ及びラッチ回路
ＬＴの前記メインワード線ＭＷＬｎと直交する方向の両
側には信号発生回路領域２３が配置されている。各信号
発生回路領域２３には、ワード線駆動電圧発生回路、セ
ンスアンプ駆動回路、イコライズ信号ＥＱＬとタイミン
グ信号φＴを発生するＥＱＬ、φＴ信号発生回路が配置
されている。これらワード線駆動電圧発生回路、センス
アンプ駆動回路、ＥＱＬ、φＴ信号発生回路は前記配線
群２２を介して前記デコーダ領域２１から出力されるメ
インワード線駆動パルス信号ＭＷＤＲＶｎｊ、センスア
ンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１、ＳＥＰ
Ｐｎ，ｎ＋１、イコライズパルス信号ＥＱＬｎに応じ
て、後述するワード線駆動電圧ＷＤＲＶｎｂｊ、センス
アンプ活性化信号、イコライズ信号ＥＱＬｎ、タイミン
グ信号φＴｎを発生する。前記ワード線駆動電圧ＷＤＲ
Ｖｎｂｊは隣接する前記ワード線駆動回路ＷＬＤに供給
され、センスアンプ活性化信号、イコライズ信号ＥＱＬ
ｎ、タイミング信号φＴｎは隣接する共有センスアンプ
ＳＳ／Ａに供給される。
ＬＴの前記メインワード線ＭＷＬｎと直交する方向の両
側には信号発生回路領域２３が配置されている。各信号
発生回路領域２３には、ワード線駆動電圧発生回路、セ
ンスアンプ駆動回路、イコライズ信号ＥＱＬとタイミン
グ信号φＴを発生するＥＱＬ、φＴ信号発生回路が配置
されている。これらワード線駆動電圧発生回路、センス
アンプ駆動回路、ＥＱＬ、φＴ信号発生回路は前記配線
群２２を介して前記デコーダ領域２１から出力されるメ
インワード線駆動パルス信号ＭＷＤＲＶｎｊ、センスア
ンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１、ＳＥＰ
Ｐｎ，ｎ＋１、イコライズパルス信号ＥＱＬｎに応じ
て、後述するワード線駆動電圧ＷＤＲＶｎｂｊ、センス
アンプ活性化信号、イコライズ信号ＥＱＬｎ、タイミン
グ信号φＴｎを発生する。前記ワード線駆動電圧ＷＤＲ
Ｖｎｂｊは隣接する前記ワード線駆動回路ＷＬＤに供給
され、センスアンプ活性化信号、イコライズ信号ＥＱＬ
ｎ、タイミング信号φＴｎは隣接する共有センスアンプ
ＳＳ／Ａに供給される。
【００４２】バンクＢＫｂの各メモリブロックＭＢＬ
Ｋ、及び共有センスアンプＳＳ／Ａ上には、複数のカラ
ム選択線ＣＳＬが配置され、これらカラム選択線ＣＳＬ
は前記カラムデコーダＣＤＣにより選択される。このカ
ラムデコーダＣＤＣには周辺回路１２からアドレス信号
が供給されている。各メモリブロックＭＢＬＫ内には前
記カラム選択線ＣＳＬに沿ってビット線対ＢＬ、／ＢＬ
が配置され、これらビット線と前記ワード線ＷＬの交点
にメモリセルが配置されている。
Ｋ、及び共有センスアンプＳＳ／Ａ上には、複数のカラ
ム選択線ＣＳＬが配置され、これらカラム選択線ＣＳＬ
は前記カラムデコーダＣＤＣにより選択される。このカ
ラムデコーダＣＤＣには周辺回路１２からアドレス信号
が供給されている。各メモリブロックＭＢＬＫ内には前
記カラム選択線ＣＳＬに沿ってビット線対ＢＬ、／ＢＬ
が配置され、これらビット線と前記ワード線ＷＬの交点
にメモリセルが配置されている。
【００４３】各メモリブロックＭＢＬＫにおいて、ビッ
ト線対ＢＬ、／ＢＬと直交する方向には、これらビット
線対ＢＬ、／ＢＬに選択的に接続され、ビット線対Ｂ
Ｌ、／ＢＬに読み出されたデータを伝送するデータ線Ｄ
Ｑ、／ＤＱが配置されている。さらにバンクＢＫｂ内に
は、前記データ線ＤＱ、／ＤＱと直交方向にメインデー
タ線ＭＤＱ、／ＭＤＱが配置されている。これらメイン
データ線ＭＤＱ、／ＭＤＱは前記データ線ＤＱ、／ＤＱ
に選択的に接続され、データ線ＤＱ、／ＤＱのデータは
ＤＱバッファ２８に伝送される。
ト線対ＢＬ、／ＢＬと直交する方向には、これらビット
線対ＢＬ、／ＢＬに選択的に接続され、ビット線対Ｂ
Ｌ、／ＢＬに読み出されたデータを伝送するデータ線Ｄ
Ｑ、／ＤＱが配置されている。さらにバンクＢＫｂ内に
は、前記データ線ＤＱ、／ＤＱと直交方向にメインデー
タ線ＭＤＱ、／ＭＤＱが配置されている。これらメイン
データ線ＭＤＱ、／ＭＤＱは前記データ線ＤＱ、／ＤＱ
に選択的に接続され、データ線ＤＱ、／ＤＱのデータは
ＤＱバッファ２８に伝送される。
【００４４】前記カラムデコーダＣＤＣのワード線方向
両端部にはデコーダ領域２４が配置されている。このデ
コーダ領域２４には後述するカラムアドレスプリデコー
ダ、バンク選択信号発生回路が設けられている。
両端部にはデコーダ領域２４が配置されている。このデ
コーダ領域２４には後述するカラムアドレスプリデコー
ダ、バンク選択信号発生回路が設けられている。
【００４５】前記カラムデコーダＣＤＣの近傍には、バ
ンクＢＫｂ内の不良ワード線を救済するためのリダンダ
ンシセルアレイＲ／Ｄが設けられている。このリダンダ
ンシセルアレイＲ／Ｄのワード線方向両端部には、リダ
ンダンシワード線を駆動するためのリダンダンシワード
線駆動回路ＲＷＬＤが配置され、カラム選択線方向両端
部には、リダンダンシセルアレイ専用のセンスアンプＲ
Ｓ／Ａが配置されている。
ンクＢＫｂ内の不良ワード線を救済するためのリダンダ
ンシセルアレイＲ／Ｄが設けられている。このリダンダ
ンシセルアレイＲ／Ｄのワード線方向両端部には、リダ
ンダンシワード線を駆動するためのリダンダンシワード
線駆動回路ＲＷＬＤが配置され、カラム選択線方向両端
部には、リダンダンシセルアレイ専用のセンスアンプＲ
Ｓ／Ａが配置されている。
【００４６】不良アドレス記憶部２９は、例えばヒュー
ズからなる記憶素子を含み、不良ローアドレスを記憶し
ている。この不良アドレス記憶部２９には、アドレス比
較回路３０が接続されている。このアドレス比較回路３
０は前記周辺回路から供給されるローアドレスと不良ア
ドレス記憶部２９に記憶されている不良ローアドレスと
を比較し、これらが一致した場合、前記リダンダンシワ
ード線駆動回路ＲＷＬＤを介してリダンダンシセルアレ
イＲ／Ｄのワード線を活性化する。これとともに、メモ
リブロックＭＢＬＫを非選択とする。
ズからなる記憶素子を含み、不良ローアドレスを記憶し
ている。この不良アドレス記憶部２９には、アドレス比
較回路３０が接続されている。このアドレス比較回路３
０は前記周辺回路から供給されるローアドレスと不良ア
ドレス記憶部２９に記憶されている不良ローアドレスと
を比較し、これらが一致した場合、前記リダンダンシワ
ード線駆動回路ＲＷＬＤを介してリダンダンシセルアレ
イＲ／Ｄのワード線を活性化する。これとともに、メモ
リブロックＭＢＬＫを非選択とする。
【００４７】前記デコーダ領域２４、前記リダンダンシ
ワード線駆動回路ＲＷＬＤ、信号発生回路領域２３、ワ
ード線駆動回路ＷＬＤ及びラッチ回路ＬＴの上には配線
群２５が配置されており、これら配線群２５には、前記
周辺回路１２よりバンク活性化信号ＢＡＣＴ、及びバン
クプリチャージ信号ＢＰＲＣＨが供給されている。
ワード線駆動回路ＲＷＬＤ、信号発生回路領域２３、ワ
ード線駆動回路ＷＬＤ及びラッチ回路ＬＴの上には配線
群２５が配置されており、これら配線群２５には、前記
周辺回路１２よりバンク活性化信号ＢＡＣＴ、及びバン
クプリチャージ信号ＢＰＲＣＨが供給されている。
【００４８】図２、図３において、ビット線対ＢＬ、／
ＢＬは、例えばタングステンからなる第１層メタル配線
（Ｍ０）により形成され、メモリセルに接続されたワー
ド線ＷＬは、ポリシリコンと、これにシャントされた第
２層メタル配線（Ｍ１）により構成され、データ線Ｄ
Ｑ、／ＤＱは第２層メタル配線（Ｍ１）により構成され
ている。また、カラム選択線ＣＳＬ、メインデータ線Ｍ
ＤＱ、／ＭＤＱ、配線群２６、２７は第３層メタル配線
（Ｍ２）により構成され、メインワード線ＭＷＬｎ、配
線群２２は第４層メタル配線（Ｍ３）により構成されて
いる。第２乃至第４層メタル配線（Ｍ１、Ｍ２、Ｍ３）
は例えばアルミニウムである。配線構成は、これに限定
されるものではなく、例えば配線（Ｍ２、Ｍ３）を入替
えて使用することも可能である。
ＢＬは、例えばタングステンからなる第１層メタル配線
（Ｍ０）により形成され、メモリセルに接続されたワー
ド線ＷＬは、ポリシリコンと、これにシャントされた第
２層メタル配線（Ｍ１）により構成され、データ線Ｄ
Ｑ、／ＤＱは第２層メタル配線（Ｍ１）により構成され
ている。また、カラム選択線ＣＳＬ、メインデータ線Ｍ
ＤＱ、／ＭＤＱ、配線群２６、２７は第３層メタル配線
（Ｍ２）により構成され、メインワード線ＭＷＬｎ、配
線群２２は第４層メタル配線（Ｍ３）により構成されて
いる。第２乃至第４層メタル配線（Ｍ１、Ｍ２、Ｍ３）
は例えばアルミニウムである。配線構成は、これに限定
されるものではなく、例えば配線（Ｍ２、Ｍ３）を入替
えて使用することも可能である。
【００４９】図４は、前記ローデコーダ部を構成するロ
ーデコーダＲＤＣの構成を示している。図４において、
電源Ｖccが供給される端子４１ａと接地間にはＰチャネ
ルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと
称す）４１ｂ、ＮチャネルＭＯＳトランジスタ（ＮＭＯ
Ｓトランジスタと称す）４１ｃ、４１ｄ、４１ｅが直列
接続されている。前記ＰＭＯＳトランジスタ４１ｂのゲ
ートには前記プリチャージ信号ＰＲＣＨが供給され、Ｎ
ＭＯＳトランジスタ４１ｃ、４１ｄのゲートには、前記
ローアドレスプリデコーダＲＡＰＤ出力される信号ＸＡ
ｉ，ＸＢｊがそれぞれ供給される。前記ｎチャネルトラ
ンジスタ４１ｅのゲートには、前記ローブロック選択信
号ＲＳＬｎが供給されている。
ーデコーダＲＤＣの構成を示している。図４において、
電源Ｖccが供給される端子４１ａと接地間にはＰチャネ
ルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと
称す）４１ｂ、ＮチャネルＭＯＳトランジスタ（ＮＭＯ
Ｓトランジスタと称す）４１ｃ、４１ｄ、４１ｅが直列
接続されている。前記ＰＭＯＳトランジスタ４１ｂのゲ
ートには前記プリチャージ信号ＰＲＣＨが供給され、Ｎ
ＭＯＳトランジスタ４１ｃ、４１ｄのゲートには、前記
ローアドレスプリデコーダＲＡＰＤ出力される信号ＸＡ
ｉ，ＸＢｊがそれぞれ供給される。前記ｎチャネルトラ
ンジスタ４１ｅのゲートには、前記ローブロック選択信
号ＲＳＬｎが供給されている。
【００５０】前記ＰＭＯＳトランジスタ４１ｂとＮＭＯ
Ｓトランジスタ４１ｃの接続ノードＮ１は、ノア回路４
１ｆの一方入力端に接続されている。この接続ノードＮ
１とノア回路４１ｆの他方入力端の相互間にはインバー
タ回路４１ｇ、４１ｈ、４１ｉが直列接続されている。
電源Ｖccが供給される端子４１ｊと前記接続ノードＮ１
の相互間にはＰＭＯＳトランジスタ４１ｋの電流通路が
接続され、このトランジスタ４１ｋのゲートは、前記イ
ンバータ回路４１ｇと４１ｈの接続ノードに接続されて
いる。前記インバータ回路４１ｇ、４１ｈは遅延回路４
１ｌを構成し、ＰＭＯＳトランジスタ４１ｋはインバー
タ回路４１ｇとともに、ラッチ回路を構成している。
Ｓトランジスタ４１ｃの接続ノードＮ１は、ノア回路４
１ｆの一方入力端に接続されている。この接続ノードＮ
１とノア回路４１ｆの他方入力端の相互間にはインバー
タ回路４１ｇ、４１ｈ、４１ｉが直列接続されている。
電源Ｖccが供給される端子４１ｊと前記接続ノードＮ１
の相互間にはＰＭＯＳトランジスタ４１ｋの電流通路が
接続され、このトランジスタ４１ｋのゲートは、前記イ
ンバータ回路４１ｇと４１ｈの接続ノードに接続されて
いる。前記インバータ回路４１ｇ、４１ｈは遅延回路４
１ｌを構成し、ＰＭＯＳトランジスタ４１ｋはインバー
タ回路４１ｇとともに、ラッチ回路を構成している。
【００５１】上記構成において、図５を参照して動作に
ついて説明する。図５は、この実施の形態をシンクロナ
スＤＲＡＭでバンクを連続して活性化する場合を示して
いる。
ついて説明する。図５は、この実施の形態をシンクロナ
スＤＲＡＭでバンクを連続して活性化する場合を示して
いる。
【００５２】クロック信号ＣＬＫに同期して各バンクに
対するコマンドが順次供給される。このコマンドは、例
えばクロック信号ＣＬＫに同期してチップ外部から供給
される／ＲＡＳ、／ＣＡＳのレベルにより設定される。
バンクＢＫ０に対する活性化のコマンドＢＡ０が供給さ
れる前の状態において、プリチャージ信号ＰＲＣＨはロ
ーレベルとなっており、ＰＭＯＳトランジスタ４１ｂは
オンとなっている。このため、ノア回路４１ｆの一方入
力端はハイレベル、他方入力端はローレベルとなってお
り、出力信号ＭＷＬｎｋはローレベルとなっている。
対するコマンドが順次供給される。このコマンドは、例
えばクロック信号ＣＬＫに同期してチップ外部から供給
される／ＲＡＳ、／ＣＡＳのレベルにより設定される。
バンクＢＫ０に対する活性化のコマンドＢＡ０が供給さ
れる前の状態において、プリチャージ信号ＰＲＣＨはロ
ーレベルとなっており、ＰＭＯＳトランジスタ４１ｂは
オンとなっている。このため、ノア回路４１ｆの一方入
力端はハイレベル、他方入力端はローレベルとなってお
り、出力信号ＭＷＬｎｋはローレベルとなっている。
【００５３】この状態において、先ず、バンクＢＫ０を
活性化するためのコマンドＢＡ０が供給されると、プリ
チャージ信号ＰＲＣＨがハイレベルとなり、ＰＭＯＳト
ランジスタ４１ｂがオフとなる。ローデコーダ部におい
て、各ローデコーダＲＤＣは、バンクＢＫ０に対するロ
ーブロック選択信号ＲＳＬｎがハイレベルとなり、ロー
アドレスプリデコーダＲＡＰＤから出力される信号ＸＡ
ｉ，ＸＢｊが共にハイレベルとなると、ＮＭＯＳトラン
ジスタ４１ｃ、４１ｄ、４１ｅが全てオンとなり、ノア
回路４１ｆの一方入力端がローレベルとなる。この時、
ノア回路４１ｆの他方入力端は遅延回路４１ｌの作用に
よりローレベルに保持されているため、ノア回路４１ｆ
の出力端から出力される信号ＭＷＬｎｋは、ハイレベル
となる。この後、ノア回路４１ｆの出力信号ＭＷＬｎｋ
は、遅延回路４１ｌに設定された遅延時間ＤＴが経過す
るとローレベルとなる。
活性化するためのコマンドＢＡ０が供給されると、プリ
チャージ信号ＰＲＣＨがハイレベルとなり、ＰＭＯＳト
ランジスタ４１ｂがオフとなる。ローデコーダ部におい
て、各ローデコーダＲＤＣは、バンクＢＫ０に対するロ
ーブロック選択信号ＲＳＬｎがハイレベルとなり、ロー
アドレスプリデコーダＲＡＰＤから出力される信号ＸＡ
ｉ，ＸＢｊが共にハイレベルとなると、ＮＭＯＳトラン
ジスタ４１ｃ、４１ｄ、４１ｅが全てオンとなり、ノア
回路４１ｆの一方入力端がローレベルとなる。この時、
ノア回路４１ｆの他方入力端は遅延回路４１ｌの作用に
よりローレベルに保持されているため、ノア回路４１ｆ
の出力端から出力される信号ＭＷＬｎｋは、ハイレベル
となる。この後、ノア回路４１ｆの出力信号ＭＷＬｎｋ
は、遅延回路４１ｌに設定された遅延時間ＤＴが経過す
るとローレベルとなる。
【００５４】このようにして、ローアドレスプリデコー
ダＲＡＰＤにより選択されたローデコーダＲＤＣからメ
インワード線ＭＷＬｎにパルス状の選択信号ＭＷＬｎｋ
が出力される。つまり、メインワード線ＭＷＬｎはバン
クを活性化している間中常時選択状態とはなっていず、
短時間だけ選択される。前記選択信号ＭＷＬｎｋのレベ
ルは電源電圧Ｖccである。
ダＲＡＰＤにより選択されたローデコーダＲＤＣからメ
インワード線ＭＷＬｎにパルス状の選択信号ＭＷＬｎｋ
が出力される。つまり、メインワード線ＭＷＬｎはバン
クを活性化している間中常時選択状態とはなっていず、
短時間だけ選択される。前記選択信号ＭＷＬｎｋのレベ
ルは電源電圧Ｖccである。
【００５５】この後、例えばバンクＢＫ１を活性化する
ためのコマンドＢＡ１が供給されると、バンクＢＫ１の
メインワード線が選択信号ＭＷＬｍｌに応じて選択され
る。前記バンクＢＫ０に対するデータの読み出し動作
は、例えばバンクＢＫ１の活性化の後、バンクＢＫ０の
プリチャージ前に実行される。
ためのコマンドＢＡ１が供給されると、バンクＢＫ１の
メインワード線が選択信号ＭＷＬｍｌに応じて選択され
る。前記バンクＢＫ０に対するデータの読み出し動作
は、例えばバンクＢＫ１の活性化の後、バンクＢＫ０の
プリチャージ前に実行される。
【００５６】図６は、例えばバンクＢＫ０とバンクＢＫ
１の境界部に設けられたワード線駆動回路ＷＬＤとラッ
チ回路ＬＴの一部の回路構成を示している。バンクＢＫ
０のワード線駆動回路ＷＬＤ０において、インバータ回
路Ｉ００、Ｉ０１、Ｉ０２、Ｉ０３を構成するＰＭＯＳ
トランジスタ６１ａ、６１ｂ、６１ｃ、６１ｄのソース
には前記ワード線駆動電圧発生回路により発生されたワ
ード線駆動電圧ＷＤＲＶｎｂ０〜ＷＤＲＶｎｂ３がそれ
ぞれ供給されている。これらＰＭＯＳトランジスタ６１
ａ、６１ｂ、６１ｃ、６１ｄのドレインは、ワード線Ｗ
Ｌ００〜ＷＬ０３に接続されるとともに、ＮＭＯＳトラ
ンジスタ６１ｅ、６１ｆ、６１ｇ、６１ｈのドレインに
それぞれ接続されている。これらＮＭＯＳトランジスタ
６１ｅ、６１ｆ、６１ｇ、６１ｈのソースはそれぞれ接
地されている。前記ワード線ＷＬ００〜ＷＬ０３にはＮ
ＭＯＳトランジスタ６１ｉ、６１ｊ、６１ｋ、６１ｌの
ドレインが接続されている。これらＮＭＯＳトランジス
タ６１ｉ、６１ｊ、６１ｋ、６１ｌのソースは接地さ
れ、ゲートには前記ワード線駆動電圧ＷＤＲＶｎｂ０〜
ＷＤＲＶｎｂ３と相補的なワード線駆動電圧／ＷＤＲＶ
ｎｂ０〜／ＷＤＲＶｎｂ３がそれぞれ供給されている。
前記ワード線ＷＬ００〜ＷＬ０３の相互間には、ワード
線ＷＬ０４〜ＷＬ０７がそれぞれ配置されている。これ
らワード線ＷＬ０４〜ＷＬ０７はバンクＢＫ０に設けら
れた図示せぬワード線駆動回路により駆動される。
１の境界部に設けられたワード線駆動回路ＷＬＤとラッ
チ回路ＬＴの一部の回路構成を示している。バンクＢＫ
０のワード線駆動回路ＷＬＤ０において、インバータ回
路Ｉ００、Ｉ０１、Ｉ０２、Ｉ０３を構成するＰＭＯＳ
トランジスタ６１ａ、６１ｂ、６１ｃ、６１ｄのソース
には前記ワード線駆動電圧発生回路により発生されたワ
ード線駆動電圧ＷＤＲＶｎｂ０〜ＷＤＲＶｎｂ３がそれ
ぞれ供給されている。これらＰＭＯＳトランジスタ６１
ａ、６１ｂ、６１ｃ、６１ｄのドレインは、ワード線Ｗ
Ｌ００〜ＷＬ０３に接続されるとともに、ＮＭＯＳトラ
ンジスタ６１ｅ、６１ｆ、６１ｇ、６１ｈのドレインに
それぞれ接続されている。これらＮＭＯＳトランジスタ
６１ｅ、６１ｆ、６１ｇ、６１ｈのソースはそれぞれ接
地されている。前記ワード線ＷＬ００〜ＷＬ０３にはＮ
ＭＯＳトランジスタ６１ｉ、６１ｊ、６１ｋ、６１ｌの
ドレインが接続されている。これらＮＭＯＳトランジス
タ６１ｉ、６１ｊ、６１ｋ、６１ｌのソースは接地さ
れ、ゲートには前記ワード線駆動電圧ＷＤＲＶｎｂ０〜
ＷＤＲＶｎｂ３と相補的なワード線駆動電圧／ＷＤＲＶ
ｎｂ０〜／ＷＤＲＶｎｂ３がそれぞれ供給されている。
前記ワード線ＷＬ００〜ＷＬ０３の相互間には、ワード
線ＷＬ０４〜ＷＬ０７がそれぞれ配置されている。これ
らワード線ＷＬ０４〜ＷＬ０７はバンクＢＫ０に設けら
れた図示せぬワード線駆動回路により駆動される。
【００５７】また、バンクＢＫ０のラッチ回路ＬＴ０に
おいて、インバータ回路Ｉ０４とＩ０５は直列接続され
ている。このインバータ回路Ｉ０４の入力端と、インバ
ータ回路Ｉ０５の出力端は前記インバータ回路Ｉ００〜
Ｉ０３を構成するＰＭＯＳトランジスタ６１ａ〜６１
ｄ、ＮＭＯＳトランジスタ６１ｅ〜６１ｈの各ゲートに
接続されている。また、ＰＭＯＳトランジスタ６１ｍの
ソースには電源電圧ＶＰＰが供給される。この電源電圧
ＶＰＰは電源電圧Ｖccを昇圧した電圧である。このＰＭ
ＯＳトランジスタ６１ｍのゲートには、バンクプリチャ
ージ信号ＢＰＲＣＨｂが供給され、ドレインは前記イン
バータ回路Ｉ０４の入力端に接続されている。このＰＭ
ＯＳトランジスタ６１ｍのドレインとインバータ回路Ｉ
０４の入力端が接続される接続ノードＮ００と接地間に
は、ＮＭＯＳトランジスタ６１ｎ、６１ｏが直列接続さ
れる。ＮＭＯＳトランジスタ６１ｎのゲートにはバンク
活性化信号ＢＡＣＴｂが供給され、ＮＭＯＳトランジス
タ６１ｏのゲートには前記メインワード線ＭＷＬ０が接
続されている。
おいて、インバータ回路Ｉ０４とＩ０５は直列接続され
ている。このインバータ回路Ｉ０４の入力端と、インバ
ータ回路Ｉ０５の出力端は前記インバータ回路Ｉ００〜
Ｉ０３を構成するＰＭＯＳトランジスタ６１ａ〜６１
ｄ、ＮＭＯＳトランジスタ６１ｅ〜６１ｈの各ゲートに
接続されている。また、ＰＭＯＳトランジスタ６１ｍの
ソースには電源電圧ＶＰＰが供給される。この電源電圧
ＶＰＰは電源電圧Ｖccを昇圧した電圧である。このＰＭ
ＯＳトランジスタ６１ｍのゲートには、バンクプリチャ
ージ信号ＢＰＲＣＨｂが供給され、ドレインは前記イン
バータ回路Ｉ０４の入力端に接続されている。このＰＭ
ＯＳトランジスタ６１ｍのドレインとインバータ回路Ｉ
０４の入力端が接続される接続ノードＮ００と接地間に
は、ＮＭＯＳトランジスタ６１ｎ、６１ｏが直列接続さ
れる。ＮＭＯＳトランジスタ６１ｎのゲートにはバンク
活性化信号ＢＡＣＴｂが供給され、ＮＭＯＳトランジス
タ６１ｏのゲートには前記メインワード線ＭＷＬ０が接
続されている。
【００５８】尚、以降の図面において、インバータ回路
Ｉ０４、Ｉ０５のように、出力端に二重丸を記載した論
理回路は電源がＶＰＰである。
Ｉ０４、Ｉ０５のように、出力端に二重丸を記載した論
理回路は電源がＶＰＰである。
【００５９】一方、バンクＢＫ１のワード線駆動回路Ｗ
ＬＤ１において、インバータ回路Ｉ１０、Ｉ１１、Ｉ１
２、Ｉ１３を構成するＰＭＯＳトランジスタ６２ａ、６
２ｂ、６２ｃ、６２ｄのソースには前記ワード線駆動電
圧発生回路により発生されたワード線駆動電圧ＷＤＲＶ
ｎｂ’０〜ＷＤＲＶｎｂ’３がそれぞれ供給されてい
る。これらＰＭＯＳトランジスタ６２ａ、６２ｂ、６２
ｃ、６２ｄのドレインは、ワード線ＷＬ１０〜ＷＬ１３
に接続されるとともに、ＮＭＯＳトランジスタ６２ｅ、
６２ｆ、６２ｇ、６２ｈのドレインにそれぞれ接続され
ている。これらＮＭＯＳトランジスタ６２ｅ、６２ｆ、
６２ｇ、６２ｈのソースはそれぞれ接地されている。前
記ワード線ＷＬ１０〜ＷＬ１３にはＮＭＯＳトランジス
タ６２ｉ、６２ｊ、６２ｋ、６２ｌのドレインが接続さ
れている。これらＮＭＯＳトランジスタ６２ｉ、６２
ｊ、６２ｋ、６２ｌのソースは接地され、ゲートには前
記ワード線駆動電圧ＷＤＲＶｎｂ’０〜ＷＤＲＶｎｂ’
３と相補的なワード線駆動電圧／ＷＤＲＶｎｂ’０〜／
ＷＤＲＶｎｂ’３がそれぞれ供給されている。前記ワー
ド線ＷＬ１０〜ＷＬ１３の相互間には、ワード線ＷＬ１
４〜ＷＬ１７がそれぞれ配置されている。これらワード
線ＷＬ１４〜ＷＬ１７はバンクＢＫ１に設けられた図示
せぬワード線駆動回路により駆動される。
ＬＤ１において、インバータ回路Ｉ１０、Ｉ１１、Ｉ１
２、Ｉ１３を構成するＰＭＯＳトランジスタ６２ａ、６
２ｂ、６２ｃ、６２ｄのソースには前記ワード線駆動電
圧発生回路により発生されたワード線駆動電圧ＷＤＲＶ
ｎｂ’０〜ＷＤＲＶｎｂ’３がそれぞれ供給されてい
る。これらＰＭＯＳトランジスタ６２ａ、６２ｂ、６２
ｃ、６２ｄのドレインは、ワード線ＷＬ１０〜ＷＬ１３
に接続されるとともに、ＮＭＯＳトランジスタ６２ｅ、
６２ｆ、６２ｇ、６２ｈのドレインにそれぞれ接続され
ている。これらＮＭＯＳトランジスタ６２ｅ、６２ｆ、
６２ｇ、６２ｈのソースはそれぞれ接地されている。前
記ワード線ＷＬ１０〜ＷＬ１３にはＮＭＯＳトランジス
タ６２ｉ、６２ｊ、６２ｋ、６２ｌのドレインが接続さ
れている。これらＮＭＯＳトランジスタ６２ｉ、６２
ｊ、６２ｋ、６２ｌのソースは接地され、ゲートには前
記ワード線駆動電圧ＷＤＲＶｎｂ’０〜ＷＤＲＶｎｂ’
３と相補的なワード線駆動電圧／ＷＤＲＶｎｂ’０〜／
ＷＤＲＶｎｂ’３がそれぞれ供給されている。前記ワー
ド線ＷＬ１０〜ＷＬ１３の相互間には、ワード線ＷＬ１
４〜ＷＬ１７がそれぞれ配置されている。これらワード
線ＷＬ１４〜ＷＬ１７はバンクＢＫ１に設けられた図示
せぬワード線駆動回路により駆動される。
【００６０】また、バンクＢＫ１のラッチ回路ＬＴ１に
おいて、インバータ回路Ｉ１４とＩ１５は直列接続され
ている。このインバータ回路Ｉ１４の入力端と、インバ
ータ回路Ｉ１５の出力端は前記インバータ回路Ｉ１０〜
Ｉ１３を構成するＰＭＯＳトランジスタ６２ａ〜６２
ｄ、ＮＭＯＳトランジスタ６２ｅ〜６２ｈの各ゲートに
接続されている。また、ＰＭＯＳトランジスタ６２ｍの
ソースには電源電圧ＶＰＰが供給されている。このＰＭ
ＯＳトランジスタ６２ｍのゲートには、バンクプリチャ
ージ信号ＢＰＲＣＨｂ’が供給され、ドレインは前記イ
ンバータ回路Ｉ１４の入力端に接続されている。このＰ
ＭＯＳトランジスタ６２ｍのドレインとインバータ回路
Ｉ１４の入力端が接続される接続ノードＮ１０と接地間
には、ＮＭＯＳトランジスタ６２ｎ、６２ｏが直列接続
される。ＮＭＯＳトランジスタ６２ｎのゲートにはバン
ク活性化信号ＢＡＣＴｂ’が供給され、ＮＭＯＳトラン
ジスタ６２ｏのゲートには前記メインワード線ＭＷＬ０
が接続されている。
おいて、インバータ回路Ｉ１４とＩ１５は直列接続され
ている。このインバータ回路Ｉ１４の入力端と、インバ
ータ回路Ｉ１５の出力端は前記インバータ回路Ｉ１０〜
Ｉ１３を構成するＰＭＯＳトランジスタ６２ａ〜６２
ｄ、ＮＭＯＳトランジスタ６２ｅ〜６２ｈの各ゲートに
接続されている。また、ＰＭＯＳトランジスタ６２ｍの
ソースには電源電圧ＶＰＰが供給されている。このＰＭ
ＯＳトランジスタ６２ｍのゲートには、バンクプリチャ
ージ信号ＢＰＲＣＨｂ’が供給され、ドレインは前記イ
ンバータ回路Ｉ１４の入力端に接続されている。このＰ
ＭＯＳトランジスタ６２ｍのドレインとインバータ回路
Ｉ１４の入力端が接続される接続ノードＮ１０と接地間
には、ＮＭＯＳトランジスタ６２ｎ、６２ｏが直列接続
される。ＮＭＯＳトランジスタ６２ｎのゲートにはバン
ク活性化信号ＢＡＣＴｂ’が供給され、ＮＭＯＳトラン
ジスタ６２ｏのゲートには前記メインワード線ＭＷＬ０
が接続されている。
【００６１】上記構成において、図７を参照して、ワー
ド線駆動回路とラッチ回路の動作について説明する。ク
ロック信号ＣＬＫに同期して、例えばバンクＢＫ０を活
性化するためのコマンドＢＡ０が供給されると、前述し
たように、ローデコーダＲＤＣは、プリチャージ信号Ｐ
ＲＣＨ、アドレス信号ＸＡｉ、ＸＢｊに応じてメインワ
ード線ＭＷＬｎｋ（この場合、ＭＷＬ０）が選択され
る。
ド線駆動回路とラッチ回路の動作について説明する。ク
ロック信号ＣＬＫに同期して、例えばバンクＢＫ０を活
性化するためのコマンドＢＡ０が供給されると、前述し
たように、ローデコーダＲＤＣは、プリチャージ信号Ｐ
ＲＣＨ、アドレス信号ＸＡｉ、ＸＢｊに応じてメインワ
ード線ＭＷＬｎｋ（この場合、ＭＷＬ０）が選択され
る。
【００６２】この時、バンクプリチャージ信号ＢＰＲＣ
Ｈｂはハイレベル、ＢＰＲＣＨｂ’はローレベルである
ため、ＰＭＯＳトランジスタ６１ｍはオフ、ＰＭＯＳト
ランジスタ６２ｍはオンであり、バンク活性化信号ＢＡ
ＣＴｂはハイレベル、ＢＡＣＴｂ’はローレベルである
ため、ＮＭＯＳトランジスタ６１ｎ、６１ｏがオンとな
り、接続ノードＮ００がローレベルとなる。このため、
ラッチ回路ＬＴ０は反転し、インバータ回路Ｉ０５の出
力端がローレベルとなる。また、ＮＭＯＳトランジスタ
６２ｎはオフ状態のままであるため、接続ノードＮ１０
はハイレベルに保持される。
Ｈｂはハイレベル、ＢＰＲＣＨｂ’はローレベルである
ため、ＰＭＯＳトランジスタ６１ｍはオフ、ＰＭＯＳト
ランジスタ６２ｍはオンであり、バンク活性化信号ＢＡ
ＣＴｂはハイレベル、ＢＡＣＴｂ’はローレベルである
ため、ＮＭＯＳトランジスタ６１ｎ、６１ｏがオンとな
り、接続ノードＮ００がローレベルとなる。このため、
ラッチ回路ＬＴ０は反転し、インバータ回路Ｉ０５の出
力端がローレベルとなる。また、ＮＭＯＳトランジスタ
６２ｎはオフ状態のままであるため、接続ノードＮ１０
はハイレベルに保持される。
【００６３】前記インバータ回路Ｉ０５の出力端がロー
レベルとなると、インバータ回路Ｉ００〜Ｉ０３を構成
するＰＭＯＳトランジスタ６１ａ〜６１ｄがオンとな
る。この時、ワード線駆動電圧発生回路によりワード線
駆動電圧ＷＤＲＶｎｂｊ（ｊ＝０〜３）のうちの１つが
ハイレベルとなっており、このワード線駆動電圧ＷＤＲ
Ｖｎｂｊがオン状態のＰＭＯＳトランジスタ６１ａ〜６
１ｄを介してワード線に供給される。したがって、１つ
のメモリブロック内において、１つのワード線が選択さ
れる。
レベルとなると、インバータ回路Ｉ００〜Ｉ０３を構成
するＰＭＯＳトランジスタ６１ａ〜６１ｄがオンとな
る。この時、ワード線駆動電圧発生回路によりワード線
駆動電圧ＷＤＲＶｎｂｊ（ｊ＝０〜３）のうちの１つが
ハイレベルとなっており、このワード線駆動電圧ＷＤＲ
Ｖｎｂｊがオン状態のＰＭＯＳトランジスタ６１ａ〜６
１ｄを介してワード線に供給される。したがって、１つ
のメモリブロック内において、１つのワード線が選択さ
れる。
【００６４】この状態において、後述するビット線が選
択され、これらワード線及びビット線により選択された
メモリセルに対してデータの読み出しが実行される。続
いて、バンクＢＫ１に対して同様の動作が行われた後、
バンクＢＫ０に対するプリチャージのコマンドＢＰ０が
制御部に供給されると、バンクプリチャージ信号ＢＰＲ
ＣＨｂがローレベルとなる。すると、ＰＭＰＳトランジ
スタ６１ｍがオンとなり、ラッチ回路ＬＴ０が反転し、
インバータ回路Ｉ０５のハイレベルとなる。このため、
ＰＭＯＳトランジスタ６１ａ〜６１ｄがオフとなり、ワ
ード線が非選択状態となる。これとともに、ワード線駆
動電圧発生回路によ発生されるワード線駆動電圧ＷＤＲ
Ｖｎｂｊ（ｊ＝０〜３）がローレベル、／ＷＤＲＶｎｂ
ｊ（ｊ＝０〜３）がハイレベルとされる。このため、Ｎ
ＭＯＳトランジスタ６１ｉ〜６１ｌがオンとされ、ワー
ド線の電位が放電される。
択され、これらワード線及びビット線により選択された
メモリセルに対してデータの読み出しが実行される。続
いて、バンクＢＫ１に対して同様の動作が行われた後、
バンクＢＫ０に対するプリチャージのコマンドＢＰ０が
制御部に供給されると、バンクプリチャージ信号ＢＰＲ
ＣＨｂがローレベルとなる。すると、ＰＭＰＳトランジ
スタ６１ｍがオンとなり、ラッチ回路ＬＴ０が反転し、
インバータ回路Ｉ０５のハイレベルとなる。このため、
ＰＭＯＳトランジスタ６１ａ〜６１ｄがオフとなり、ワ
ード線が非選択状態となる。これとともに、ワード線駆
動電圧発生回路によ発生されるワード線駆動電圧ＷＤＲ
Ｖｎｂｊ（ｊ＝０〜３）がローレベル、／ＷＤＲＶｎｂ
ｊ（ｊ＝０〜３）がハイレベルとされる。このため、Ｎ
ＭＯＳトランジスタ６１ｉ〜６１ｌがオンとされ、ワー
ド線の電位が放電される。
【００６５】図８は、前記ローデコーダ部に設けられ、
メインワード線駆動パルス信号ＭＷＤＲＶｎｊを生成す
るワード線駆動回路デコーダ８１を示している。図８に
おいて、電源Ｖccが供給される端子８１ａと接地間には
ＰＭＯＳトランジスタ８１ｂ、ＮＭＯＳトランジスタ８
１ｃ、８１ｄ、８１ｅ、８１ｆが直列接続されている。
前記ＰＭＯＳトランジスタ８１ｂのゲートには前記プリ
チャージ信号ＰＲＣＨが供給され、ＮＭＯＳトランジス
タ８１ｃ〜８１ｇのゲートには、アドレス信号Ａ０Ｒ、
Ａ１Ｒ、Ａ２Ｒ、がそれぞれ供給される。前記ｎチャネ
ルトランジスタ８１ｆのゲートには、前記ローブロック
選択信号ＲＳＬｎが供給されている。
メインワード線駆動パルス信号ＭＷＤＲＶｎｊを生成す
るワード線駆動回路デコーダ８１を示している。図８に
おいて、電源Ｖccが供給される端子８１ａと接地間には
ＰＭＯＳトランジスタ８１ｂ、ＮＭＯＳトランジスタ８
１ｃ、８１ｄ、８１ｅ、８１ｆが直列接続されている。
前記ＰＭＯＳトランジスタ８１ｂのゲートには前記プリ
チャージ信号ＰＲＣＨが供給され、ＮＭＯＳトランジス
タ８１ｃ〜８１ｇのゲートには、アドレス信号Ａ０Ｒ、
Ａ１Ｒ、Ａ２Ｒ、がそれぞれ供給される。前記ｎチャネ
ルトランジスタ８１ｆのゲートには、前記ローブロック
選択信号ＲＳＬｎが供給されている。
【００６６】前記ＰＭＯＳトランジスタ８１ｂとＮＭＯ
Ｓトランジスタ８１ｃの接続ノードＮ８は、ノア回路８
１ｇの一方入力端に接続されている。この接続ノードＮ
８とノア回路８１ｇの他方入力端の相互間にはインバー
タ回路８１ｈ、８１ｉ、８１ｊが直列接続されている。
電源Ｖccが供給される端子８１ｋと前記接続ノードＮ８
の相互間にはＰＭＯＳトランジスタ８１ｌの電流通路が
接続され、このトランジスタ８１ｌのゲートは、前記イ
ンバータ回路８１ｈと８１ｉの接続ノードに接続されて
いる。前記インバータ回路８１ｈ、８１ｉは遅延回路８
１ｍを構成し、ＰＭＯＳトランジスタ８１ｌはインバー
タ回路８１ｈとともに、ラッチ回路を構成している。
Ｓトランジスタ８１ｃの接続ノードＮ８は、ノア回路８
１ｇの一方入力端に接続されている。この接続ノードＮ
８とノア回路８１ｇの他方入力端の相互間にはインバー
タ回路８１ｈ、８１ｉ、８１ｊが直列接続されている。
電源Ｖccが供給される端子８１ｋと前記接続ノードＮ８
の相互間にはＰＭＯＳトランジスタ８１ｌの電流通路が
接続され、このトランジスタ８１ｌのゲートは、前記イ
ンバータ回路８１ｈと８１ｉの接続ノードに接続されて
いる。前記インバータ回路８１ｈ、８１ｉは遅延回路８
１ｍを構成し、ＰＭＯＳトランジスタ８１ｌはインバー
タ回路８１ｈとともに、ラッチ回路を構成している。
【００６７】図９は、前記信号発生回路領域２３に設け
られたワード線駆動電圧発生回路９１の構成を示してい
る。
られたワード線駆動電圧発生回路９１の構成を示してい
る。
【００６８】ラッチ回路ＬＴＷＤを構成するインバータ
回路Ｉ９１とＩ９２は直列接続されている。これらイン
バータ回路Ｉ９１、Ｉ９２は電源電圧ＶＰＰレベルの信
号を出力する。端子９１ａには電源電圧ＶＰＰが供給さ
れる。この端子９１ａと前記インバータ回路Ｉ９１の出
力端に接続された接続ノードＮ９１との間にはＰＭＯＳ
トランジスタ９１ｂが接続されている。このＰＭＯＳト
ランジスタ９１ｂのゲートには、バンクプリチャージ信
号ＢＰＲＣＨｂｊが供給されている。前記接続ノードＮ
９１と接地間には、ＮＭＯＳトランジスタ９１ｃ、９１
ｄが直列接続されている。ＮＭＯＳトランジスタ９１ｃ
のゲートにはバンク活性化信号ＢＡＣＴｂｊが供給さ
れ、ＮＭＯＳトランジスタ９１ｄのゲートには前記メイ
ンワード線駆動パルス信号ＭＷＤＲＶｎｊが供給されて
いる。
回路Ｉ９１とＩ９２は直列接続されている。これらイン
バータ回路Ｉ９１、Ｉ９２は電源電圧ＶＰＰレベルの信
号を出力する。端子９１ａには電源電圧ＶＰＰが供給さ
れる。この端子９１ａと前記インバータ回路Ｉ９１の出
力端に接続された接続ノードＮ９１との間にはＰＭＯＳ
トランジスタ９１ｂが接続されている。このＰＭＯＳト
ランジスタ９１ｂのゲートには、バンクプリチャージ信
号ＢＰＲＣＨｂｊが供給されている。前記接続ノードＮ
９１と接地間には、ＮＭＯＳトランジスタ９１ｃ、９１
ｄが直列接続されている。ＮＭＯＳトランジスタ９１ｃ
のゲートにはバンク活性化信号ＢＡＣＴｂｊが供給さ
れ、ＮＭＯＳトランジスタ９１ｄのゲートには前記メイ
ンワード線駆動パルス信号ＭＷＤＲＶｎｊが供給されて
いる。
【００６９】電源電圧ＶＰＰが供給される端子９１ｅと
接地間にはインバータ回路Ｉ９３を構成するＰＭＯＳト
ランジスタ９１ｆ、ＮＭＯＳトランジスタ９１ｇが直列
接続されている。これらトランジスタ９１ｆ、９１ｇの
ゲートは前記接続ノードＮ９１に接続されている。ま
た、トランジスタ９１ｆ、９１ｇの接続ノードからはワ
ード線駆動電圧ＷＤＲＶｎｂｊが出力されるとともに、
インバータ回路Ｉ９４を介してワード線駆動電圧／ＷＤ
ＲＶｎｂｊが出力される。
接地間にはインバータ回路Ｉ９３を構成するＰＭＯＳト
ランジスタ９１ｆ、ＮＭＯＳトランジスタ９１ｇが直列
接続されている。これらトランジスタ９１ｆ、９１ｇの
ゲートは前記接続ノードＮ９１に接続されている。ま
た、トランジスタ９１ｆ、９１ｇの接続ノードからはワ
ード線駆動電圧ＷＤＲＶｎｂｊが出力されるとともに、
インバータ回路Ｉ９４を介してワード線駆動電圧／ＷＤ
ＲＶｎｂｊが出力される。
【００７０】次に、図１０を参照して図８に示すワード
線駆動回路デコーダ８１と図９に示すワード線駆動電圧
発生回路９１の動作について説明する。
線駆動回路デコーダ８１と図９に示すワード線駆動電圧
発生回路９１の動作について説明する。
【００７１】ワード線駆動回路デコーダ８１の動作は、
前述したローデコーダとほぼ同様である。すなわち、ク
ロック信号ＣＬＫに同期して各バンクに対するコマンド
が順次供給される。例えばバンクＢＫ０を活性化するコ
マンドＢＡ０が供給される前の状態において、プリチャ
ージ信号ＰＲＣＨはローレベルとなっており、ＰＭＯＳ
トランジスタ８１ｂはオンとなっている。このため、ノ
ア回路８１ｇの一方入力端はハイレベル、他方入力端は
ローレベルとなっており、出力信号ＭＷＤＲＶｎｊはロ
ーレベルとなっている。
前述したローデコーダとほぼ同様である。すなわち、ク
ロック信号ＣＬＫに同期して各バンクに対するコマンド
が順次供給される。例えばバンクＢＫ０を活性化するコ
マンドＢＡ０が供給される前の状態において、プリチャ
ージ信号ＰＲＣＨはローレベルとなっており、ＰＭＯＳ
トランジスタ８１ｂはオンとなっている。このため、ノ
ア回路８１ｇの一方入力端はハイレベル、他方入力端は
ローレベルとなっており、出力信号ＭＷＤＲＶｎｊはロ
ーレベルとなっている。
【００７２】この状態において、先ず、バンクＢＫ０を
活性化するためのコマンドＢＡ０が供給されると、プリ
チャージ信号ＰＲＣＨがハイレベルとなり、ＰＭＯＳト
ランジスタ８１ｂがオフとなる。ローブロック選択信号
ＲＳＬｎがハイレベルとなり、アドレス信号Ａ０Ｒ、Ａ
１Ｒ、Ａ２Ｒが共にハイレベルとなると、ＮＭＯＳトラ
ンジスタ８１ｃ、８１ｄ、８１ｅ、８１ｆが全てオンと
なり、ノア回路８１ｇの一方入力端がローレベルとな
る。この時、ノア回路８１ｇの他方入力端は遅延回路８
１ｍの作用によりローレベルに保持されているため、ノ
ア回路８１ｇの出力端から出力されるメインワード線駆
動パルス信号ＭＷＤＲＶｎｊは、ハイレベルとなる。こ
の後、ノア回路８１ｇから出力されるメインワード線駆
動パルス信号ＭＷＤＲＶｎｊは、遅延回路８１ｍに設定
された遅延時間ＤＴが経過するとローレベルとなる。
活性化するためのコマンドＢＡ０が供給されると、プリ
チャージ信号ＰＲＣＨがハイレベルとなり、ＰＭＯＳト
ランジスタ８１ｂがオフとなる。ローブロック選択信号
ＲＳＬｎがハイレベルとなり、アドレス信号Ａ０Ｒ、Ａ
１Ｒ、Ａ２Ｒが共にハイレベルとなると、ＮＭＯＳトラ
ンジスタ８１ｃ、８１ｄ、８１ｅ、８１ｆが全てオンと
なり、ノア回路８１ｇの一方入力端がローレベルとな
る。この時、ノア回路８１ｇの他方入力端は遅延回路８
１ｍの作用によりローレベルに保持されているため、ノ
ア回路８１ｇの出力端から出力されるメインワード線駆
動パルス信号ＭＷＤＲＶｎｊは、ハイレベルとなる。こ
の後、ノア回路８１ｇから出力されるメインワード線駆
動パルス信号ＭＷＤＲＶｎｊは、遅延回路８１ｍに設定
された遅延時間ＤＴが経過するとローレベルとなる。
【００７３】このようにして、アドレス信号に応じてメ
インワード線駆動パルス信号ＭＷＤＲＶｎｊが出力さ
れ、このメインワード線駆動パルス信号ＭＷＤＲＶｎｊ
は前記配線群２２を介して、各バンクのワード線駆動電
圧発生回路に供給される。このメインワード線駆動パル
ス信号ＭＷＤＲＶｎｊは、バンクを活性化している間中
常時発生されていず、メインワード線ＭＷＬと同様に、
短時間だけ発生される。前記メインワード線駆動パルス
信号ＭＷＤＲＶｎｊのレベルは電源電圧Ｖccである。
インワード線駆動パルス信号ＭＷＤＲＶｎｊが出力さ
れ、このメインワード線駆動パルス信号ＭＷＤＲＶｎｊ
は前記配線群２２を介して、各バンクのワード線駆動電
圧発生回路に供給される。このメインワード線駆動パル
ス信号ＭＷＤＲＶｎｊは、バンクを活性化している間中
常時発生されていず、メインワード線ＭＷＬと同様に、
短時間だけ発生される。前記メインワード線駆動パルス
信号ＭＷＤＲＶｎｊのレベルは電源電圧Ｖccである。
【００７４】一方、ワード線駆動電圧発生回路９１は、
バンクを活性化するためのコマンドＢＡ０が供給される
以前は、バンク活性化信号ＢＡＣＴｂｊ、及びメインワ
ード線駆動パルス信号ＭＷＤＲＶｎｊがそれぞれローレ
ベル、バンクプリチャージ信号ＢＰＲＣＨｂｊがハイレ
ベルとなっている。このため、ＮＭＯＳトランジスタ９
１ｃ、９１ｄがオフ、ＰＭＯＳトランジスタ９１ｂがオ
ンとなっており、ラッチ回路を構成するインバータ回路
Ｉ９１の出力信号はハイレベルとなっている。したがっ
て、インバータ回路Ｉ９３を構成するＰＭＯＳトランジ
スタ９１ｆはオフ、ＮＭＯＳトランジスタ９１ｇはオン
となり、ワード線駆動電圧ＭＷＤＲＶｎｊはローレベ
ル、／ＭＷＤＲＶｎｊはハイレベルとなっている。
バンクを活性化するためのコマンドＢＡ０が供給される
以前は、バンク活性化信号ＢＡＣＴｂｊ、及びメインワ
ード線駆動パルス信号ＭＷＤＲＶｎｊがそれぞれローレ
ベル、バンクプリチャージ信号ＢＰＲＣＨｂｊがハイレ
ベルとなっている。このため、ＮＭＯＳトランジスタ９
１ｃ、９１ｄがオフ、ＰＭＯＳトランジスタ９１ｂがオ
ンとなっており、ラッチ回路を構成するインバータ回路
Ｉ９１の出力信号はハイレベルとなっている。したがっ
て、インバータ回路Ｉ９３を構成するＰＭＯＳトランジ
スタ９１ｆはオフ、ＮＭＯＳトランジスタ９１ｇはオン
となり、ワード線駆動電圧ＭＷＤＲＶｎｊはローレベ
ル、／ＭＷＤＲＶｎｊはハイレベルとなっている。
【００７５】上記状態において、コマンドＢＡ０が供給
されると、バンク活性化信号ＢＡＣＴｂｊ、及びメイン
ワード線駆動パルス信号ＭＷＤＲＶｎｊがそれぞれがハ
イレベル、バンクプリチャージ信号ＢＰＲＣＨｂｊがロ
ーレベルとなる。このため、ＮＭＯＳトランジスタ９１
ｃ、９１ｄがオン、ＰＭＯＳトランジスタ９１ｂがオフ
となり、ラッチ回路を構成するインバータ回路Ｉ９１の
出力信号はローレベルとなる。したがって、インバータ
回路Ｉ９３を構成するＰＭＯＳトランジスタ９１ｆはオ
ン、ＮＭＯＳトランジスタ９１ｇはオフとなり、ワード
線駆動電圧ＭＷＤＲＶｎｊはハイレベル、／ＭＷＤＲＶ
ｎｊはローレベルとなる。このワード線駆動電圧ＭＷＤ
ＲＶｎｊは電源電圧ＶＰＰレベルである。この状態は、
バンクをプリチャージするためのコマンドＢＰ０が供給
されるまで保持される。
されると、バンク活性化信号ＢＡＣＴｂｊ、及びメイン
ワード線駆動パルス信号ＭＷＤＲＶｎｊがそれぞれがハ
イレベル、バンクプリチャージ信号ＢＰＲＣＨｂｊがロ
ーレベルとなる。このため、ＮＭＯＳトランジスタ９１
ｃ、９１ｄがオン、ＰＭＯＳトランジスタ９１ｂがオフ
となり、ラッチ回路を構成するインバータ回路Ｉ９１の
出力信号はローレベルとなる。したがって、インバータ
回路Ｉ９３を構成するＰＭＯＳトランジスタ９１ｆはオ
ン、ＮＭＯＳトランジスタ９１ｇはオフとなり、ワード
線駆動電圧ＭＷＤＲＶｎｊはハイレベル、／ＭＷＤＲＶ
ｎｊはローレベルとなる。このワード線駆動電圧ＭＷＤ
ＲＶｎｊは電源電圧ＶＰＰレベルである。この状態は、
バンクをプリチャージするためのコマンドＢＰ０が供給
されるまで保持される。
【００７６】図１１は、ＮＭＯＳトランジスタにより構
成されたセンスアンプを選択するためのセンスアンプデ
コーダ１１０の構成を示し、図１２は、ＭＯＳトランジ
スタにより構成されたセンスアンプを選択するためのセ
ンスアンプデコーダ１２０の構成を示している。
成されたセンスアンプを選択するためのセンスアンプデ
コーダ１１０の構成を示し、図１２は、ＭＯＳトランジ
スタにより構成されたセンスアンプを選択するためのセ
ンスアンプデコーダ１２０の構成を示している。
【００７７】図１１において、電源Ｖccが供給される端
子１１１ａと接地間にはＰＭＯＳトランジスタ１１１
ｂ、ＮＭＯＳトランジスタ１１１ｃ、１１１ｄが直列接
続され、前記ＮＭＯＳトランジスタ１１１ｃにはＮＭＯ
Ｓトランジスタ１１１ｅが並列接続されている。前記Ｐ
ＭＯＳトランジスタ１１１ｂのゲートには前記プリチャ
ージ信号ＰＲＣＨが供給され、ＮＭＯＳトランジスタ１
１１ｄのゲートには、センスアンプイネーブル信号ＳＥ
Ｎが供給されている。ＮＭＯＳトランジスタ１１１ｃの
ゲートには、前記ローブロック選択信号ＲＳＬｎが供給
され、ＮＭＯＳトランジスタ１１１ｅのゲートには、前
記ローブロック選択信号ＲＳＬｎと隣接するローブロッ
クを選択するためのローブロック選択信号ＲＳＬｎ＋１
が供給されている。
子１１１ａと接地間にはＰＭＯＳトランジスタ１１１
ｂ、ＮＭＯＳトランジスタ１１１ｃ、１１１ｄが直列接
続され、前記ＮＭＯＳトランジスタ１１１ｃにはＮＭＯ
Ｓトランジスタ１１１ｅが並列接続されている。前記Ｐ
ＭＯＳトランジスタ１１１ｂのゲートには前記プリチャ
ージ信号ＰＲＣＨが供給され、ＮＭＯＳトランジスタ１
１１ｄのゲートには、センスアンプイネーブル信号ＳＥ
Ｎが供給されている。ＮＭＯＳトランジスタ１１１ｃの
ゲートには、前記ローブロック選択信号ＲＳＬｎが供給
され、ＮＭＯＳトランジスタ１１１ｅのゲートには、前
記ローブロック選択信号ＲＳＬｎと隣接するローブロッ
クを選択するためのローブロック選択信号ＲＳＬｎ＋１
が供給されている。
【００７８】前記ＰＭＯＳトランジスタ１１１ｂとＮＭ
ＯＳトランジスタ１１１ｃの接続ノードＮ１１は、ノア
回路１１１ｆの一方入力端に接続されている。この接続
ノードＮ１１とノア回路１１１ｆの他方入力端の相互間
にはインバータ回路１１１ｇ、１１１ｈ、１１１ｉが直
列接続されている。電源Ｖccが供給される端子１１１ｊ
と前記接続ノードＮ１１の相互間にはＰＭＯＳトランジ
スタ１１１ｋの電流通路が接続され、このトランジスタ
１１１ｋのゲートは、前記インバータ回路１１１ｇと１
１１ｈの接続ノードに接続されている。前記インバータ
回路１１１ｇ、１１１ｈは遅延回路１１１ｌを構成し、
ＰＭＯＳトランジスタ１１１ｋはインバータ回路１１１
ｇとともに、ラッチ回路を構成している。前記ノア回路
１１１ｆの出力端からセンスアンプイネーブルパルス信
号ＳＥＮＰｎ，ｎ＋１が出力される。このセンスアンプ
イネーブルパルス信号ＳＥＮＰｎ，ｎ＋１は前記配線群
２２を介して各バンクに伝達される。
ＯＳトランジスタ１１１ｃの接続ノードＮ１１は、ノア
回路１１１ｆの一方入力端に接続されている。この接続
ノードＮ１１とノア回路１１１ｆの他方入力端の相互間
にはインバータ回路１１１ｇ、１１１ｈ、１１１ｉが直
列接続されている。電源Ｖccが供給される端子１１１ｊ
と前記接続ノードＮ１１の相互間にはＰＭＯＳトランジ
スタ１１１ｋの電流通路が接続され、このトランジスタ
１１１ｋのゲートは、前記インバータ回路１１１ｇと１
１１ｈの接続ノードに接続されている。前記インバータ
回路１１１ｇ、１１１ｈは遅延回路１１１ｌを構成し、
ＰＭＯＳトランジスタ１１１ｋはインバータ回路１１１
ｇとともに、ラッチ回路を構成している。前記ノア回路
１１１ｆの出力端からセンスアンプイネーブルパルス信
号ＳＥＮＰｎ，ｎ＋１が出力される。このセンスアンプ
イネーブルパルス信号ＳＥＮＰｎ，ｎ＋１は前記配線群
２２を介して各バンクに伝達される。
【００７９】図１２は、図１１の構成と殆ど同一であ
り、異なる部分についてのみ説明する。図１２におい
て、図１１と異なるのは、ＮＭＯＳトランジスタ１２１
ｃのゲートにセンスアンプイネーブル信号ＳＥＰが供給
され、ＮＭＯＳトランジスタ１２１ｄのゲートにローブ
ロック選択信号ＲＳＬｎが供給される点である。ノア回
路１２１ｆの出力端からはセンスアンプイネーブルパル
ス信号ＳＥＰＰｎ，ｎ＋１が出力される。これらセンス
アンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１、ＳＥ
ＰＰｎ，ｎ＋１は前記配線群２２を介して各バンクに伝
達される。
り、異なる部分についてのみ説明する。図１２におい
て、図１１と異なるのは、ＮＭＯＳトランジスタ１２１
ｃのゲートにセンスアンプイネーブル信号ＳＥＰが供給
され、ＮＭＯＳトランジスタ１２１ｄのゲートにローブ
ロック選択信号ＲＳＬｎが供給される点である。ノア回
路１２１ｆの出力端からはセンスアンプイネーブルパル
ス信号ＳＥＰＰｎ，ｎ＋１が出力される。これらセンス
アンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１、ＳＥ
ＰＰｎ，ｎ＋１は前記配線群２２を介して各バンクに伝
達される。
【００８０】ここで、センスアンプイネーブルパルス信
号ＳＥＮＰｎ，ｎ＋１、ＳＥＰＰｎ，ｎ＋１は、ｎ番目
のメモリブロックとｎ＋１番目のメモリブロックの間に
位置するセンスアンプに供給されることを意味してい
る。
号ＳＥＮＰｎ，ｎ＋１、ＳＥＰＰｎ，ｎ＋１は、ｎ番目
のメモリブロックとｎ＋１番目のメモリブロックの間に
位置するセンスアンプに供給されることを意味してい
る。
【００８１】上記構成において、図１５を参照してセン
スアンプデコーダ１１０、１２０の動作について説明す
る。センスアンプデコーダ１２０の動作は、センスアン
プデコーダ１１０と殆ど同一であるため、センスアンプ
デコーダ１１０を中心に説明する。
スアンプデコーダ１１０、１２０の動作について説明す
る。センスアンプデコーダ１２０の動作は、センスアン
プデコーダ１１０と殆ど同一であるため、センスアンプ
デコーダ１１０を中心に説明する。
【００８２】クロック信号ＣＬＫに同期して各バンクに
対するコマンドが順次供給される。バンクＢＫ０を活性
化するためのコマンドＢＡ０が供給される前の状態にお
いて、プリチャージ信号ＰＲＣＨはローレベルとなって
おり、ＰＭＯＳトランジスタ１１１ｂはオンとなってい
る。このため、ノア回路１１１ｆの一方入力端はハイレ
ベル、他方入力端はローレベルとなっており、ノア回路
１１１ｆから出力されるセンスアンプイネーブルパルス
信号ＳＥＮＰｎ，ｎ＋１はローレベルとなっている。
対するコマンドが順次供給される。バンクＢＫ０を活性
化するためのコマンドＢＡ０が供給される前の状態にお
いて、プリチャージ信号ＰＲＣＨはローレベルとなって
おり、ＰＭＯＳトランジスタ１１１ｂはオンとなってい
る。このため、ノア回路１１１ｆの一方入力端はハイレ
ベル、他方入力端はローレベルとなっており、ノア回路
１１１ｆから出力されるセンスアンプイネーブルパルス
信号ＳＥＮＰｎ，ｎ＋１はローレベルとなっている。
【００８３】この状態において、先ず、バンクＢＫ０を
活性化するためのコマンドＢＡ０が供給されると、プリ
チャージ信号ＰＲＣＨがハイレベルとなり、ＰＭＯＳト
ランジスタ１１１ｂがオフとなる。これとともに、ロー
ブロック選択信号ＲＳＬｎ、又はＲＳＬｎ＋１がハイレ
ベルとなり、センスアンプイネーブル信号ＳＥＮがハイ
レベルとなると、ＮＭＯＳトランジスタ１１１ｃ、又は
１１１ｄ、及びＮＭＯＳトランジスタ１１１ｅがオンと
なり、ノア回路１１１ｆの一方入力端がローレベルとな
る。この時、ノア回路１１１ｆの他方入力端は遅延回路
１１１ｌの作用によりローレベルに保持されているた
め、ノア回路１１１ｆの出力端から出力される信号ＳＥ
ＮＰｎ，ｎ＋１は、ハイレベルとなる。この後、ノア回
路１１１ｆの出力信号ＳＥＮＰｎ，ｎ＋１は、遅延回路
１１１ｌに設定された遅延時間ＤＴが経過するとローレ
ベルとなる。
活性化するためのコマンドＢＡ０が供給されると、プリ
チャージ信号ＰＲＣＨがハイレベルとなり、ＰＭＯＳト
ランジスタ１１１ｂがオフとなる。これとともに、ロー
ブロック選択信号ＲＳＬｎ、又はＲＳＬｎ＋１がハイレ
ベルとなり、センスアンプイネーブル信号ＳＥＮがハイ
レベルとなると、ＮＭＯＳトランジスタ１１１ｃ、又は
１１１ｄ、及びＮＭＯＳトランジスタ１１１ｅがオンと
なり、ノア回路１１１ｆの一方入力端がローレベルとな
る。この時、ノア回路１１１ｆの他方入力端は遅延回路
１１１ｌの作用によりローレベルに保持されているた
め、ノア回路１１１ｆの出力端から出力される信号ＳＥ
ＮＰｎ，ｎ＋１は、ハイレベルとなる。この後、ノア回
路１１１ｆの出力信号ＳＥＮＰｎ，ｎ＋１は、遅延回路
１１１ｌに設定された遅延時間ＤＴが経過するとローレ
ベルとなる。
【００８４】このようにして、センスアンプデコーダ１
１０からセンスアンプイネーブルパルス信号ＳＥＮＰ
ｎ，ｎ＋１が出力される。センスアンプデコーダ１２０
から出力されるセンスアンプイネーブルパルス信号ＳＥ
ＰＰｎ，ｎ＋１は、センスアンプイネーブル信号ＳＥＰ
に応じて、パルス信号ＳＥＮＰｎ，ｎ＋１より若干遅れ
て出力される。センスアンプイネーブルパルス信号ＳＥ
ＮＰｎ，ｎ＋１、ＳＥＰＰｎ，ｎ＋１は、バンクを活性
化している間中常時出力されてはいず、短時間だけ選択
される。この信号のレベルは電源電圧Ｖccである。
１０からセンスアンプイネーブルパルス信号ＳＥＮＰ
ｎ，ｎ＋１が出力される。センスアンプデコーダ１２０
から出力されるセンスアンプイネーブルパルス信号ＳＥ
ＰＰｎ，ｎ＋１は、センスアンプイネーブル信号ＳＥＰ
に応じて、パルス信号ＳＥＮＰｎ，ｎ＋１より若干遅れ
て出力される。センスアンプイネーブルパルス信号ＳＥ
ＮＰｎ，ｎ＋１、ＳＥＰＰｎ，ｎ＋１は、バンクを活性
化している間中常時出力されてはいず、短時間だけ選択
される。この信号のレベルは電源電圧Ｖccである。
【００８５】この後、例えばバンクＢＫ１を活性化する
ためのコマンドＢＡ１が供給されると、バンクＢＫ１の
メインワード線が選択信号ＭＷＬｍｌに応じて選択され
る。前記バンクＢＫ０に対するデータの読み出し動作
は、例えばバンクＢＫ１の活性化後、バンクＢＫ０のプ
リチャージ前に実行される。
ためのコマンドＢＡ１が供給されると、バンクＢＫ１の
メインワード線が選択信号ＭＷＬｍｌに応じて選択され
る。前記バンクＢＫ０に対するデータの読み出し動作
は、例えばバンクＢＫ１の活性化後、バンクＢＫ０のプ
リチャージ前に実行される。
【００８６】図１３は、各バンクの信号発生回路領域２
３に設けられるセンスアンプ活性化信号発生回路１３０
を示している。この回路は、ＮＭＯＳセンスアンプ側の
センスアンプ活性化信号発生回路１３１と、ＰＭＯＳセ
ンスアンプ側のセンスアンプ活性化信号発生回路１３２
と、これら信号発生回路１３１、１３２の出力電圧をイ
コライズするイコライズ回路１３３とから構成されてい
る。
３に設けられるセンスアンプ活性化信号発生回路１３０
を示している。この回路は、ＮＭＯＳセンスアンプ側の
センスアンプ活性化信号発生回路１３１と、ＰＭＯＳセ
ンスアンプ側のセンスアンプ活性化信号発生回路１３２
と、これら信号発生回路１３１、１３２の出力電圧をイ
コライズするイコライズ回路１３３とから構成されてい
る。
【００８７】センスアンプ活性化信号発生回路１３１に
おいて、端子１３１ａには電源電圧Ｖccが供給される。
この端子１３１ａと接地間には、ＰＭＯＳトランジスタ
１３１ｂ、ＮＭＯＳトランジスタ１３１ｃ、１３１ｄが
直列接続されている。ＰＭＯＳトランジスタ１３１ｂの
ゲートにはバンクプリチャージ信号ＢＰＲＣＨｂが供給
され、ＮＭＯＳトランジスタ１３１ｃのゲートにはバン
ク活性化信号ＢＡＣＴｂが供給され、ＮＭＯＳトランジ
スタ１３１ｄのゲートには前記配線群２２を介してセン
スアンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１が供
給されている。
おいて、端子１３１ａには電源電圧Ｖccが供給される。
この端子１３１ａと接地間には、ＰＭＯＳトランジスタ
１３１ｂ、ＮＭＯＳトランジスタ１３１ｃ、１３１ｄが
直列接続されている。ＰＭＯＳトランジスタ１３１ｂの
ゲートにはバンクプリチャージ信号ＢＰＲＣＨｂが供給
され、ＮＭＯＳトランジスタ１３１ｃのゲートにはバン
ク活性化信号ＢＡＣＴｂが供給され、ＮＭＯＳトランジ
スタ１３１ｄのゲートには前記配線群２２を介してセン
スアンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋１が供
給されている。
【００８８】前記ＰＭＯＳトランジスタ１３１ｂとＮＭ
ＯＳトランジスタ１３１ｃの接続ノードＮ１３１にはイ
ンバータ回路１３１ｅの出力端とインバータ回路１３１
ｆの入力端が接続されている。前記インバータ回路１３
１ｅの入力端とインバータ回路１３１ｆの出力端はＮＭ
ＯＳトランジスタ１３１ｇのゲートに接続されている。
このＮＭＯＳトランジスタ１３１ｇのソースは接地さ
れ、ドレインからセンスアンプ活性化信号／ＳＡＮｎ，
ｎ＋１ｂが出力される。前記インバータ回路１３１ｅ、
１３１ｆはラッチ回路１３１ｈを構成している。
ＯＳトランジスタ１３１ｃの接続ノードＮ１３１にはイ
ンバータ回路１３１ｅの出力端とインバータ回路１３１
ｆの入力端が接続されている。前記インバータ回路１３
１ｅの入力端とインバータ回路１３１ｆの出力端はＮＭ
ＯＳトランジスタ１３１ｇのゲートに接続されている。
このＮＭＯＳトランジスタ１３１ｇのソースは接地さ
れ、ドレインからセンスアンプ活性化信号／ＳＡＮｎ，
ｎ＋１ｂが出力される。前記インバータ回路１３１ｅ、
１３１ｆはラッチ回路１３１ｈを構成している。
【００８９】また、センスアンプ活性化信号発生回路１
３２において、端子１３２ａには電源電圧Ｖccが供給さ
れる。この端子１３２ａと接地間には、ＰＭＯＳトラン
ジスタ１３２ｂ、ＮＭＯＳトランジスタ１３２ｃ、１３
２ｄが直列接続されている。ＰＭＯＳトランジスタ１３
２ｂのゲートにはバンクプリチャージ信号ＢＰＲＣＨｂ
が供給され、ＮＭＯＳトランジスタ１３２ｃのゲートに
はバンク活性化信号ＢＡＣＴｂが供給され、ＮＭＯＳト
ランジスタ１３２ｄのゲートには前記配線群２２を介し
てセンスアンプイネーブルパルス信号ＳＥＰＰｎ，ｎ＋
１が供給されている。
３２において、端子１３２ａには電源電圧Ｖccが供給さ
れる。この端子１３２ａと接地間には、ＰＭＯＳトラン
ジスタ１３２ｂ、ＮＭＯＳトランジスタ１３２ｃ、１３
２ｄが直列接続されている。ＰＭＯＳトランジスタ１３
２ｂのゲートにはバンクプリチャージ信号ＢＰＲＣＨｂ
が供給され、ＮＭＯＳトランジスタ１３２ｃのゲートに
はバンク活性化信号ＢＡＣＴｂが供給され、ＮＭＯＳト
ランジスタ１３２ｄのゲートには前記配線群２２を介し
てセンスアンプイネーブルパルス信号ＳＥＰＰｎ，ｎ＋
１が供給されている。
【００９０】前記ＰＭＯＳトランジスタ１３２ｂとＮＭ
ＯＳトランジスタ１３２ｃの接続ノードＮ１３２は、イ
ンバータ回路１３２ｅの入力端に接続されている。この
インバータ回路１３２ｅの出力端はインバータ回路１３
２ｆの入力端に接続され、このインバータ回路１３２ｆ
の出力端は前記接続ノードＮ１３２に接続されている。
この接続ノードＮ１３２はＰＭＯＳトランジスタ１３２
ｇのゲートに接続されている。このＰＭＯＳトランジス
タ１３２ｇのソースには電圧ＶＢＬＨが供給され、ドレ
インからセンスアンプ活性化信号ＳＡＰｎ，ｎ＋１ｂが
出力される。前記インバータ回路１３２ｅ、１３２ｆは
ラッチ回路１３２ｈを構成している。
ＯＳトランジスタ１３２ｃの接続ノードＮ１３２は、イ
ンバータ回路１３２ｅの入力端に接続されている。この
インバータ回路１３２ｅの出力端はインバータ回路１３
２ｆの入力端に接続され、このインバータ回路１３２ｆ
の出力端は前記接続ノードＮ１３２に接続されている。
この接続ノードＮ１３２はＰＭＯＳトランジスタ１３２
ｇのゲートに接続されている。このＰＭＯＳトランジス
タ１３２ｇのソースには電圧ＶＢＬＨが供給され、ドレ
インからセンスアンプ活性化信号ＳＡＰｎ，ｎ＋１ｂが
出力される。前記インバータ回路１３２ｅ、１３２ｆは
ラッチ回路１３２ｈを構成している。
【００９１】前記イコライズ回路１３３において、イコ
ライズ信号ＥＱＬｎｂ、ＥＱＬｎ＋１ｂはアンド回路１
３３ａの入力端に供給される。このアンド回路１３３ａ
の出力端はＮＭＯＳトランジスタ１３３ｂ、１３３ｃ、
１３３ｄのゲートに接続されている。ＮＭＯＳトランジ
スタ１３３ｄの電流通路は前記ＮＭＯＳトランジスタ１
３１ｇのドレインとＰＭＯＳトランジスタ１３２ｇのド
レインの相互間に接続されている。前記ＮＭＯＳトラン
ジスタ１３３ｂの電流通路の一端は前記ＮＭＯＳトラン
ジスタ１３１ｇのドレインに接続され、他端には前記電
圧ＶＢＬが供給されている。前記ＮＭＯＳトランジスタ
１３３ｃの電流通路の一端は前記ＰＭＯＳトランジスタ
１３２ｇのドレインに接続され、他端には前記電圧ＶＢ
Ｌが供給されている。
ライズ信号ＥＱＬｎｂ、ＥＱＬｎ＋１ｂはアンド回路１
３３ａの入力端に供給される。このアンド回路１３３ａ
の出力端はＮＭＯＳトランジスタ１３３ｂ、１３３ｃ、
１３３ｄのゲートに接続されている。ＮＭＯＳトランジ
スタ１３３ｄの電流通路は前記ＮＭＯＳトランジスタ１
３１ｇのドレインとＰＭＯＳトランジスタ１３２ｇのド
レインの相互間に接続されている。前記ＮＭＯＳトラン
ジスタ１３３ｂの電流通路の一端は前記ＮＭＯＳトラン
ジスタ１３１ｇのドレインに接続され、他端には前記電
圧ＶＢＬが供給されている。前記ＮＭＯＳトランジスタ
１３３ｃの電流通路の一端は前記ＰＭＯＳトランジスタ
１３２ｇのドレインに接続され、他端には前記電圧ＶＢ
Ｌが供給されている。
【００９２】図１４は、共有センスアンプ（ＳＳ／Ａ）
を示しており、図１３と同一部分には同一符号を付す。
前記センスアンプ活性化信号発生回路１３１から出力さ
れるセンスアンプ活性化信号／ＳＡＮｎ，ｎ＋１ｂは、
ＮＭＯＳトランジスタにより構成された複数のセンスア
ンプ１４１に供給され、前記センスアンプ活性化信号発
生回路１３２から出力されるセンスアンプ活性化信号／
ＳＡＰｎ，ｎ＋１ｂは、ＰＭＯＳトランジスタにより構
成された複数のセンスアンプ１４２に供給される。
を示しており、図１３と同一部分には同一符号を付す。
前記センスアンプ活性化信号発生回路１３１から出力さ
れるセンスアンプ活性化信号／ＳＡＮｎ，ｎ＋１ｂは、
ＮＭＯＳトランジスタにより構成された複数のセンスア
ンプ１４１に供給され、前記センスアンプ活性化信号発
生回路１３２から出力されるセンスアンプ活性化信号／
ＳＡＰｎ，ｎ＋１ｂは、ＰＭＯＳトランジスタにより構
成された複数のセンスアンプ１４２に供給される。
【００９３】各ビット線対ＢＬ０、／ＢＬ０、ＢＬ１、
／ＢＬ１〜ＢＬ1023、／ＢＬ1023にはビット線対と前記
センスアンプを接続したり切り離すアイソレーショント
ランジスタ１４３、各ビット線対をイコライズするイコ
ライズ回路１４４が接続されている。また、ビット線と
ワード線の交点にはメモリセルＭＣが接続されている。
前記アイソレーショントランジスタ１４３を活性化する
信号φＴ、及びイコライズ回路１４４を活性化するイコ
ライズ信号ＥＱＬの生成については後述する。次に、図
１５、図１６を参照して図１３に示すセンスアンプ活性
化信号発生回路１３０の動作について説明する。
／ＢＬ１〜ＢＬ1023、／ＢＬ1023にはビット線対と前記
センスアンプを接続したり切り離すアイソレーショント
ランジスタ１４３、各ビット線対をイコライズするイコ
ライズ回路１４４が接続されている。また、ビット線と
ワード線の交点にはメモリセルＭＣが接続されている。
前記アイソレーショントランジスタ１４３を活性化する
信号φＴ、及びイコライズ回路１４４を活性化するイコ
ライズ信号ＥＱＬの生成については後述する。次に、図
１５、図１６を参照して図１３に示すセンスアンプ活性
化信号発生回路１３０の動作について説明する。
【００９４】バンクが活性化される以前において、バン
クがプリチャージされ、ラッチ回路１３１ｈが接続され
たノードＮ１３１、及びラッチ回路１３２ｈが接続され
たノードＮ１３２は共にハイレベルとなっている。この
ため、ラッチ回路１３１ｈの出力端に接続されたＮＭＯ
Ｓトランジスタ１３１ｇ、及びラッチ回路１３２ｈの出
力端に接続されたＰＭＯＳトランジスタ１３２ｇは共に
オフとなっている。この時、イコライズ信号ＥＱＬｎ
ｂ、ＥＱＬｎ＋１ｂは共にハイレベルとなっており、イ
コライズ回路１３３が活性化されている。このため、セ
ンスアンプ活性化信号／ＳＡＮｎ，ｎ＋１ｂ、ＳＡＰ
ｎ，ｎ＋１ｂは共にＶＢＬＨ／２（例えばＶcc／２）と
されている。
クがプリチャージされ、ラッチ回路１３１ｈが接続され
たノードＮ１３１、及びラッチ回路１３２ｈが接続され
たノードＮ１３２は共にハイレベルとなっている。この
ため、ラッチ回路１３１ｈの出力端に接続されたＮＭＯ
Ｓトランジスタ１３１ｇ、及びラッチ回路１３２ｈの出
力端に接続されたＰＭＯＳトランジスタ１３２ｇは共に
オフとなっている。この時、イコライズ信号ＥＱＬｎ
ｂ、ＥＱＬｎ＋１ｂは共にハイレベルとなっており、イ
コライズ回路１３３が活性化されている。このため、セ
ンスアンプ活性化信号／ＳＡＮｎ，ｎ＋１ｂ、ＳＡＰ
ｎ，ｎ＋１ｂは共にＶＢＬＨ／２（例えばＶcc／２）と
されている。
【００９５】この状態において、コマンドに応じてバン
ク活性化信号ＢＡＣＴｂがハイレベルとなり、図１１、
図１２に示すセンスアンプデコーダ１１０、１２０から
センスアンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋
１、ＳＥＮＰｎ，ｎ＋１が供給され、イコライズ信号Ｅ
ＱＬｎｂがローレベルとなると、ＮＭＯＳトランジスタ
１３１ｃ、１３１ｄ、１３２ｃ、１３２ｄがオンするた
め、前記ノードＮ１３１、Ｎ１３２が共にローレベルと
なる。このため、ラッチ回路１３１ｈ、１３２ｈの保持
データが反転し、ＮＭＯＳトランジスタ１３１ｇ、ＰＭ
ＯＳトランジスタ１３２ｇが共にオンとなる。したがっ
て、センスアンプ活性化信号発生回路１３１から出力さ
れるセンスアンプ活性化信号／ＳＡＮｎ，ｎ＋１ｂはロ
ーレベル（接地電位：ＧＮＤ）、センスアンプ活性化信
号発生回路１３２から出力されるセンスアンプ活性化信
号ＳＡＰｎ，ｎ＋１ｂはハイレベル（ＶＢＬＨ：例えば
Ｖcc）となる。これらセンスアンプ活性化信号／ＳＡＮ
ｎ，ｎ＋１ｂ、ＳＡＰｎ，ｎ＋１ｂは、それぞれＮＭＯ
Ｓトランジスタからなるセンスアンプ１４１、ＰＭＯＳ
トランジスタからなるセンスアンプ１４２に供給され
る。
ク活性化信号ＢＡＣＴｂがハイレベルとなり、図１１、
図１２に示すセンスアンプデコーダ１１０、１２０から
センスアンプイネーブルパルス信号ＳＥＮＰｎ，ｎ＋
１、ＳＥＮＰｎ，ｎ＋１が供給され、イコライズ信号Ｅ
ＱＬｎｂがローレベルとなると、ＮＭＯＳトランジスタ
１３１ｃ、１３１ｄ、１３２ｃ、１３２ｄがオンするた
め、前記ノードＮ１３１、Ｎ１３２が共にローレベルと
なる。このため、ラッチ回路１３１ｈ、１３２ｈの保持
データが反転し、ＮＭＯＳトランジスタ１３１ｇ、ＰＭ
ＯＳトランジスタ１３２ｇが共にオンとなる。したがっ
て、センスアンプ活性化信号発生回路１３１から出力さ
れるセンスアンプ活性化信号／ＳＡＮｎ，ｎ＋１ｂはロ
ーレベル（接地電位：ＧＮＤ）、センスアンプ活性化信
号発生回路１３２から出力されるセンスアンプ活性化信
号ＳＡＰｎ，ｎ＋１ｂはハイレベル（ＶＢＬＨ：例えば
Ｖcc）となる。これらセンスアンプ活性化信号／ＳＡＮ
ｎ，ｎ＋１ｂ、ＳＡＰｎ，ｎ＋１ｂは、それぞれＮＭＯ
Ｓトランジスタからなるセンスアンプ１４１、ＰＭＯＳ
トランジスタからなるセンスアンプ１４２に供給され
る。
【００９６】図１７は、前記ローデコーダ部ＲＤＣ０に
配置されたイコライズ信号デコーダ１７０を示してい
る。電源Ｖccが供給される端子１７１ａと接地間にはＰ
ＭＯＳトランジスタ１７１ｂ、ＮＭＯＳトランジスタ１
７１ｃが直列接続されている。前記ＰＭＯＳトランジス
タ１７１ｂのゲートには前記プリチャージ信号ＰＲＣＨ
が供給され、ＮＭＯＳトランジスタ１７１ｃのゲートに
は、前記ローブロック選択信号ＲＳＬｎが供給されてい
る。
配置されたイコライズ信号デコーダ１７０を示してい
る。電源Ｖccが供給される端子１７１ａと接地間にはＰ
ＭＯＳトランジスタ１７１ｂ、ＮＭＯＳトランジスタ１
７１ｃが直列接続されている。前記ＰＭＯＳトランジス
タ１７１ｂのゲートには前記プリチャージ信号ＰＲＣＨ
が供給され、ＮＭＯＳトランジスタ１７１ｃのゲートに
は、前記ローブロック選択信号ＲＳＬｎが供給されてい
る。
【００９７】前記ＰＭＯＳトランジスタ１７１ｂとＮＭ
ＯＳトランジスタ１７１ｃの接続ノードＮ１７１は、ノ
ア回路１７１ｄの一方入力端に接続されている。この接
続ノードＮ１７１とノア回路１７１ｄの他方入力端との
間にはインバータ回路１７１ｅ、１７１ｆ、１７１ｇが
直列接続されている。電源Ｖccが供給される端子１７１
ｈと前記接続ノードＮ１７１の相互間にはＰＭＯＳトラ
ンジスタ１７１ｉの電流通路が接続され、このトランジ
スタ１７１ｉのゲートは、前記インバータ回路１７１ｅ
と１７１ｆの接続ノードに接続されている。前記インバ
ータ回路１７１ｅ、１７１ｆは遅延回路１７１ｊを構成
し、ＰＭＯＳトランジスタ１７１ｉはインバータ回路１
７１ｅとともに、ラッチ回路を構成している。前記ノア
回路１７１ｄの出力端からイコライズパルス信号ＥＱＬ
Ｐｎが出力される。このイコライズパルス信号ＥＱＬＰ
ｎは前記配線群２２を介して各バンクに伝達される。
ＯＳトランジスタ１７１ｃの接続ノードＮ１７１は、ノ
ア回路１７１ｄの一方入力端に接続されている。この接
続ノードＮ１７１とノア回路１７１ｄの他方入力端との
間にはインバータ回路１７１ｅ、１７１ｆ、１７１ｇが
直列接続されている。電源Ｖccが供給される端子１７１
ｈと前記接続ノードＮ１７１の相互間にはＰＭＯＳトラ
ンジスタ１７１ｉの電流通路が接続され、このトランジ
スタ１７１ｉのゲートは、前記インバータ回路１７１ｅ
と１７１ｆの接続ノードに接続されている。前記インバ
ータ回路１７１ｅ、１７１ｆは遅延回路１７１ｊを構成
し、ＰＭＯＳトランジスタ１７１ｉはインバータ回路１
７１ｅとともに、ラッチ回路を構成している。前記ノア
回路１７１ｄの出力端からイコライズパルス信号ＥＱＬ
Ｐｎが出力される。このイコライズパルス信号ＥＱＬＰ
ｎは前記配線群２２を介して各バンクに伝達される。
【００９８】図１８は各バンクに配置されたイコライズ
信号ＥＱＬｎｂとタイミング信号φＴを発生するＥＱ
Ｌ、φＴ信号発生回路１８０を示している。イコライズ
信号ＥＱＬｎｂとタイミング信号φＴは前記イコライズ
パルス信号ＥＱＬＰｎに基づいて発生される。
信号ＥＱＬｎｂとタイミング信号φＴを発生するＥＱ
Ｌ、φＴ信号発生回路１８０を示している。イコライズ
信号ＥＱＬｎｂとタイミング信号φＴは前記イコライズ
パルス信号ＥＱＬＰｎに基づいて発生される。
【００９９】ＥＱＬ、φＴ信号発生回路１８０におい
て、端子１８２ａには電源電圧Ｖccから昇圧された電圧
ＶＰＰが供給される。この端子１８２ａと接地間には、
ＰＭＯＳトランジスタ１８２ｂ、ＮＭＯＳトランジスタ
１８２ｃ、１８２ｄが直列接続されている。ＰＭＯＳト
ランジスタ１８２ｂのゲートにはバンクプリチャージ信
号ＢＰＲＣＨｂが供給され、ＮＭＯＳトランジスタ１８
２ｃのゲートにはバンク活性化信号ＢＡＣＴｂが供給さ
れ、ＮＭＯＳトランジスタ１８２ｄのゲートには前記配
線群２２を介してイコライズパルス信号ＥＱＬＰｎが供
給されている。
て、端子１８２ａには電源電圧Ｖccから昇圧された電圧
ＶＰＰが供給される。この端子１８２ａと接地間には、
ＰＭＯＳトランジスタ１８２ｂ、ＮＭＯＳトランジスタ
１８２ｃ、１８２ｄが直列接続されている。ＰＭＯＳト
ランジスタ１８２ｂのゲートにはバンクプリチャージ信
号ＢＰＲＣＨｂが供給され、ＮＭＯＳトランジスタ１８
２ｃのゲートにはバンク活性化信号ＢＡＣＴｂが供給さ
れ、ＮＭＯＳトランジスタ１８２ｄのゲートには前記配
線群２２を介してイコライズパルス信号ＥＱＬＰｎが供
給されている。
【０１００】前記ＰＭＯＳトランジスタ１８２ｂとＮＭ
ＯＳトランジスタ１８２ｃの接続ノードＮ１８２は、イ
ンバータ回路１８２ｅの入力端に接続されている。この
インバータ回路１８２ｅの出力端はインバータ回路１８
２ｆの入力端に接続され、このインバータ回路１８２ｆ
の出力端は前記接続ノードＮ１８２に接続されている。
これらインバータ回路１８２ｅ、１８２ｆはラッチ回路
１８２ｇを構成している。前記接続ノードＮ１８２に
は、直列接続されたインバータ回路１８２ｈ、１８２ｉ
が接続され、インバータ回路１８２ｉの出力端からイコ
ライズ信号ＥＱＬｎ、φＴｎ−１、φＴｎ＋１が出力さ
れる。前記インバータ回路１８２ｅ、１８２ｆ、１８２
ｈ、１８２ｉは電源電圧Ｖccから昇圧された電圧ＶＰＰ
により駆動される。
ＯＳトランジスタ１８２ｃの接続ノードＮ１８２は、イ
ンバータ回路１８２ｅの入力端に接続されている。この
インバータ回路１８２ｅの出力端はインバータ回路１８
２ｆの入力端に接続され、このインバータ回路１８２ｆ
の出力端は前記接続ノードＮ１８２に接続されている。
これらインバータ回路１８２ｅ、１８２ｆはラッチ回路
１８２ｇを構成している。前記接続ノードＮ１８２に
は、直列接続されたインバータ回路１８２ｈ、１８２ｉ
が接続され、インバータ回路１８２ｉの出力端からイコ
ライズ信号ＥＱＬｎ、φＴｎ−１、φＴｎ＋１が出力さ
れる。前記インバータ回路１８２ｅ、１８２ｆ、１８２
ｈ、１８２ｉは電源電圧Ｖccから昇圧された電圧ＶＰＰ
により駆動される。
【０１０１】図１９は、前記イコライズ信号ＥＱＬｎと
タイミング信号φＴを各メモリブロックの相互間に位置
するセンスアンプに供給する配線の配置を示している。
この配線は各メモリブロックに対して同一であるため、
３つのメモリブロックｎ、ｎ＋１、ｎ＋２について説明
する。
タイミング信号φＴを各メモリブロックの相互間に位置
するセンスアンプに供給する配線の配置を示している。
この配線は各メモリブロックに対して同一であるため、
３つのメモリブロックｎ、ｎ＋１、ｎ＋２について説明
する。
【０１０２】前述したように、メモリブロックＭＢＬＫ
ｎ−１とメモリブロックＭＢＬＫｎとの間、メモリブロ
ックＭＢＬＫｎとメモリブロックＭＢＬＫｎ＋１との
間、及びメモリブロックＭＢＬＫｎ＋１とメモリブロッ
クＭＢＬＫｎ＋２との間には、共有センスアンプＳＳ／
Ａを構成する複数のセンスアンプＳ／Ａｎ−１，ｎ、Ｓ
／Ａｎ，ｎ＋１、Ｓ／Ａｎ＋１，ｎ＋２がそれぞれ配置
されている。各センスアンプには、隣接するメモリブロ
ック内のビット線対ＢＬ、／ＢＬが接続されている。
ｎ−１とメモリブロックＭＢＬＫｎとの間、メモリブロ
ックＭＢＬＫｎとメモリブロックＭＢＬＫｎ＋１との
間、及びメモリブロックＭＢＬＫｎ＋１とメモリブロッ
クＭＢＬＫｎ＋２との間には、共有センスアンプＳＳ／
Ａを構成する複数のセンスアンプＳ／Ａｎ−１，ｎ、Ｓ
／Ａｎ，ｎ＋１、Ｓ／Ａｎ＋１，ｎ＋２がそれぞれ配置
されている。各センスアンプには、隣接するメモリブロ
ック内のビット線対ＢＬ、／ＢＬが接続されている。
【０１０３】イコライズ信号ＥＱＬｎはメモリブロック
ＭＢＬＫｎ内の各ビット線対に接続されたイコライズ回
路に供給され、このイコライズ信号ＥＱＬｎと同一の信
号からなるタイミング信号φＴｎ−１、φＴｎ＋１は、
メモリブロックＭＢＬＫｎ−１とメモリブロックＭＢＬ
Ｋｎ＋１内のビット線対に接続されたアイソレーション
トランジスタに供給される。
ＭＢＬＫｎ内の各ビット線対に接続されたイコライズ回
路に供給され、このイコライズ信号ＥＱＬｎと同一の信
号からなるタイミング信号φＴｎ−１、φＴｎ＋１は、
メモリブロックＭＢＬＫｎ−１とメモリブロックＭＢＬ
Ｋｎ＋１内のビット線対に接続されたアイソレーション
トランジスタに供給される。
【０１０４】また、イコライズ信号ＥＱＬｎ＋１はメモ
リブロックＭＢＬＫｎ＋１内の各ビット線対に接続され
たイコライズ回路に供給され、このイコライズ信号ＥＱ
Ｌｎ＋１と同一の信号からなるタイミング信号φＴｎ、
φＴｎ＋２は、メモリブロックＭＢＬＫｎとメモリブロ
ックＭＢＬＫｎ＋２内のビット線対に接続されたアイソ
レーショントランジスタに供給される。
リブロックＭＢＬＫｎ＋１内の各ビット線対に接続され
たイコライズ回路に供給され、このイコライズ信号ＥＱ
Ｌｎ＋１と同一の信号からなるタイミング信号φＴｎ、
φＴｎ＋２は、メモリブロックＭＢＬＫｎとメモリブロ
ックＭＢＬＫｎ＋２内のビット線対に接続されたアイソ
レーショントランジスタに供給される。
【０１０５】図２０は、１つのセンスアンプＳ／Ａｎ，
ｎ＋１とメモリブロックＭＢＬＫｎ、ＭＢＬＫｎ＋１を
示している。メモリブロックＭＢＬＫｎのイコライズ回
路２０１にはイコライズ信号ＥＱＬｎが供給され、１対
のアイソレーショントランジスタ２０２にはタイミング
信号φＴｎが供給されている。また、メモリブロックｎ
＋１のイコライズ回路２０３にはイコライズ信号ＥＱＬ
ｎ＋１が供給され、１対のアイソレーショントランジス
タ２０４にはタイミング信号φＴｎ＋１が供給されてい
る。尚、２０５はセンスアンプとデータ線ＤＱ、／ＤＱ
とを接続する１対のトランジスタを示している。このト
ランジスタ２０５はカラム選択信号ＣＳＬにより駆動さ
れる。
ｎ＋１とメモリブロックＭＢＬＫｎ、ＭＢＬＫｎ＋１を
示している。メモリブロックＭＢＬＫｎのイコライズ回
路２０１にはイコライズ信号ＥＱＬｎが供給され、１対
のアイソレーショントランジスタ２０２にはタイミング
信号φＴｎが供給されている。また、メモリブロックｎ
＋１のイコライズ回路２０３にはイコライズ信号ＥＱＬ
ｎ＋１が供給され、１対のアイソレーショントランジス
タ２０４にはタイミング信号φＴｎ＋１が供給されてい
る。尚、２０５はセンスアンプとデータ線ＤＱ、／ＤＱ
とを接続する１対のトランジスタを示している。このト
ランジスタ２０５はカラム選択信号ＣＳＬにより駆動さ
れる。
【０１０６】図２１は、イコライズ信号デコーダ１７
０、ＥＱｌ、φＴ信号発生回路１８０の動作を示してい
る。バンクＢＫ０を活性化するコマンドに応じてプリチ
ャージ信号ＰＲＣＨ、及びブロック選択信号ＲＳＬｎが
ハイレベルとなると、イコライズ信号デコーダ１７０か
らイコライズパルス信号ＥＱＬＰｎが発生される。この
パルス信号ＥＱＬＰｎは配線群２２を介してＥＱｌ、φ
Ｔ信号発生回路１８０に供給される。
０、ＥＱｌ、φＴ信号発生回路１８０の動作を示してい
る。バンクＢＫ０を活性化するコマンドに応じてプリチ
ャージ信号ＰＲＣＨ、及びブロック選択信号ＲＳＬｎが
ハイレベルとなると、イコライズ信号デコーダ１７０か
らイコライズパルス信号ＥＱＬＰｎが発生される。この
パルス信号ＥＱＬＰｎは配線群２２を介してＥＱｌ、φ
Ｔ信号発生回路１８０に供給される。
【０１０７】ＥＱｌ、φＴ信号発生回路１８０は、非選
択時、ラッチ回路１８２ｇがハイレベルをラッチしてお
り、インバータ回路１８２ｉから出力されるイコライズ
信号ＥＱＬｎ、及びタイミング信号φＴｎ−１、φＴｎ
＋１は共にハイレベルとなっている。このため、イコラ
イズ信号ＥＱＬｎが供給されるメモリブロックのイコラ
イズ回路はビット線をイコライズし、このメモリブロッ
クの両隣に位置するメモリブロックのアイソレーション
トランジスタはオンとなり、センスアンプとビット線と
を接続する。
択時、ラッチ回路１８２ｇがハイレベルをラッチしてお
り、インバータ回路１８２ｉから出力されるイコライズ
信号ＥＱＬｎ、及びタイミング信号φＴｎ−１、φＴｎ
＋１は共にハイレベルとなっている。このため、イコラ
イズ信号ＥＱＬｎが供給されるメモリブロックのイコラ
イズ回路はビット線をイコライズし、このメモリブロッ
クの両隣に位置するメモリブロックのアイソレーション
トランジスタはオンとなり、センスアンプとビット線と
を接続する。
【０１０８】この状態において、バンクプリチャージ信
号ＢＰＲＣＨｂがハイレベル、バンク活性化信号ＢＡＣ
Ｔｂがハイレベルとなり、イコライズ信号デコーダ１７
０からイコライズパルス信号ＥＱＬＰｎが供給される
と、ＰＭＯＳトランジスタ１８２ｂがオフ、ＮＭＯＳト
ランジスタ１８２ｃ、１８２ｄがオンとなる。このた
め、ラッチ回路１８２ｇの出力はローレベルに反転し、
インバータ回路１８２ｉから出力されるイコライズ信号
ＥＱＬｎ、及びタイミング信号φＴｎ−１、φＴｎ＋１
は共にローレベルとなる。したがって、イコライズ信号
ＥＱＬｎが供給されるメモリブロックのイコライズ回路
はビット線のイコライズを停止し、このメモリブロック
の両隣に位置するメモリブロックのアイソレーショント
ランジスタはオフとなり、センスアンプとビット線とを
切り離す。
号ＢＰＲＣＨｂがハイレベル、バンク活性化信号ＢＡＣ
Ｔｂがハイレベルとなり、イコライズ信号デコーダ１７
０からイコライズパルス信号ＥＱＬＰｎが供給される
と、ＰＭＯＳトランジスタ１８２ｂがオフ、ＮＭＯＳト
ランジスタ１８２ｃ、１８２ｄがオンとなる。このた
め、ラッチ回路１８２ｇの出力はローレベルに反転し、
インバータ回路１８２ｉから出力されるイコライズ信号
ＥＱＬｎ、及びタイミング信号φＴｎ−１、φＴｎ＋１
は共にローレベルとなる。したがって、イコライズ信号
ＥＱＬｎが供給されるメモリブロックのイコライズ回路
はビット線のイコライズを停止し、このメモリブロック
の両隣に位置するメモリブロックのアイソレーショント
ランジスタはオフとなり、センスアンプとビット線とを
切り離す。
【０１０９】上記のように、イコライズ信号が供給され
るイコライズ回路を有するメモリブロックの両隣に位置
するメモリブロックのアイソレーショントランジスタに
イコライズ信号と同一のタイミング信号を供給してい
る。したがって、イコライズ回路の動作とアイソレーシ
ョントランジスタの動作とを連動できるため、共有セン
スアンプ構成において、イコライズ回路とアイソレーシ
ョントランジスタとを容易且つ確実に制御できる。
るイコライズ回路を有するメモリブロックの両隣に位置
するメモリブロックのアイソレーショントランジスタに
イコライズ信号と同一のタイミング信号を供給してい
る。したがって、イコライズ回路の動作とアイソレーシ
ョントランジスタの動作とを連動できるため、共有セン
スアンプ構成において、イコライズ回路とアイソレーシ
ョントランジスタとを容易且つ確実に制御できる。
【０１１０】図２２、図２３、図２４は、前記ローデコ
ーダ部に設けられたローアドレスプリデコーダの動作を
示すものであり、２５６ＭＤＲＡＭのローアドレス及び
カラムアドレスの割付を示している。この割付によりフ
レキシブルリダンダンシを有効に作用させることができ
る。
ーダ部に設けられたローアドレスプリデコーダの動作を
示すものであり、２５６ＭＤＲＡＭのローアドレス及び
カラムアドレスの割付を示している。この割付によりフ
レキシブルリダンダンシを有効に作用させることができ
る。
【０１１１】カラムアドレスはＡ０Ｃ〜Ａ１１Ｃの１２
ビットにより構成されている。図２２に示すように、カ
ラムアドレスＡ１１Ｃによりチップのカラム方向に二等
分されたブロックのうちの一方が選択され、カラムアド
レスＡ０Ｃ〜Ａ１０Ｃにより各バンク内の２０４８本の
うちから１本のビット線が選択される。
ビットにより構成されている。図２２に示すように、カ
ラムアドレスＡ１１Ｃによりチップのカラム方向に二等
分されたブロックのうちの一方が選択され、カラムアド
レスＡ０Ｃ〜Ａ１０Ｃにより各バンク内の２０４８本の
うちから１本のビット線が選択される。
【０１１２】一方、ローアドレスはＡ０Ｒ〜Ａ１５Ｒの
１６ビットにより構成されている。図２３に示すよう
に、ローアドレスＡ１３Ｒ〜Ａ１５Ｒにより８個のバン
クのうちから１つが選択される。ローアドレスＡ１２Ｒ
により、ロー方向の２／４の領域が選択され、ローアド
レスＡ１１Ｒにより、ローアドレスＡ１２Ｒにより選択
された領域の１／２の領域が選択される。ローアドレス
Ａ０Ｒ〜Ａ１０Ｒにより選択された１／８の領域内の２
０４８本のワード線のうちから１本のワード線が選択さ
れる。
１６ビットにより構成されている。図２３に示すよう
に、ローアドレスＡ１３Ｒ〜Ａ１５Ｒにより８個のバン
クのうちから１つが選択される。ローアドレスＡ１２Ｒ
により、ロー方向の２／４の領域が選択され、ローアド
レスＡ１１Ｒにより、ローアドレスＡ１２Ｒにより選択
された領域の１／２の領域が選択される。ローアドレス
Ａ０Ｒ〜Ａ１０Ｒにより選択された１／８の領域内の２
０４８本のワード線のうちから１本のワード線が選択さ
れる。
【０１１３】図２４は、ローアドレスのデコード方式を
示している。リダンダンシ単位では１つのメモリブロッ
クＭＢＬＫが前記ローブロック選択信号ＲＳＬ０〜ＲＳ
Ｌ１５により選択される。前記ローブロック選択信号Ｒ
ＳＬ０〜ＲＳＬ１５はローアドレスＡ９Ｒ〜Ａ１２Ｒか
ら生成される。
示している。リダンダンシ単位では１つのメモリブロッ
クＭＢＬＫが前記ローブロック選択信号ＲＳＬ０〜ＲＳ
Ｌ１５により選択される。前記ローブロック選択信号Ｒ
ＳＬ０〜ＲＳＬ１５はローアドレスＡ９Ｒ〜Ａ１２Ｒか
ら生成される。
【０１１４】次に、１つのメモリブロックＭＢＬＫ内の
５１２本のワード線のデコード方式を示す。
５１２本のワード線のデコード方式を示す。
【０１１５】図２５は、ローアドレスプリデコーダＲＡ
ＰＤを示している。ローアドレスプリデコーダＲＡＰＤ
には、ローアドレスＡ０Ｒ〜Ａ１５Ｒと、これらの反転
信号／Ａ０Ｒ〜／Ａ１５Ｒ、プリチャージ信号ＰＲＣ
Ｈ、センスアンプ活性化信号ＳＥＮ、ＳＥＰ、バンクプ
リチャージ信号ＢＰＲＣＨが供給されている。同図
（ａ）（ｅ）に示すように、ローアドレスＡ０Ｒ〜Ａ２
Ｒ、／Ａ０Ｒ〜／Ａ２Ｒ、プリチャージ信号ＰＲＣＨ、
センスアンプ活性化信号ＳＥＮ、ＳＥＰは、ローアドレ
スプリデコーダＲＡＰＤをスルーし、前記ローデコーダ
ＲＤＣに供給される。
ＰＤを示している。ローアドレスプリデコーダＲＡＰＤ
には、ローアドレスＡ０Ｒ〜Ａ１５Ｒと、これらの反転
信号／Ａ０Ｒ〜／Ａ１５Ｒ、プリチャージ信号ＰＲＣ
Ｈ、センスアンプ活性化信号ＳＥＮ、ＳＥＰ、バンクプ
リチャージ信号ＢＰＲＣＨが供給されている。同図
（ａ）（ｅ）に示すように、ローアドレスＡ０Ｒ〜Ａ２
Ｒ、／Ａ０Ｒ〜／Ａ２Ｒ、プリチャージ信号ＰＲＣＨ、
センスアンプ活性化信号ＳＥＮ、ＳＥＰは、ローアドレ
スプリデコーダＲＡＰＤをスルーし、前記ローデコーダ
ＲＤＣに供給される。
【０１１６】同図（ｂ）に示すように、デコード回路２
５１ａは、ローアドレスＡ３Ｒ〜Ａ５Ｒ、／Ａ３Ｒ〜／
Ａ５Ｒからアドレス信号ＸＡ０〜ＸＡ７を生成し、同図
（ｃ）に示すように、デコード回路２５１ｂは、ローア
ドレスＡ６Ｒ〜Ａ８Ｒ、／Ａ６Ｒ〜／Ａ８Ｒからアドレ
ス信号ＸＢ０〜ＸＢ７を生成する。
５１ａは、ローアドレスＡ３Ｒ〜Ａ５Ｒ、／Ａ３Ｒ〜／
Ａ５Ｒからアドレス信号ＸＡ０〜ＸＡ７を生成し、同図
（ｃ）に示すように、デコード回路２５１ｂは、ローア
ドレスＡ６Ｒ〜Ａ８Ｒ、／Ａ６Ｒ〜／Ａ８Ｒからアドレ
ス信号ＸＢ０〜ＸＢ７を生成する。
【０１１７】同図（ｄ）は、図２４に示す前記ローブロ
ック選択信号ＲＳＬ０〜ＲＳＬ１５を生成する構成を示
している。このローブロック選択信号ＲＳＬ０〜ＲＳＬ
１５は、デコード回路２５１ｃにより、ローアドレスＡ
９Ｒ〜Ａ１２Ｒから生成される。
ック選択信号ＲＳＬ０〜ＲＳＬ１５を生成する構成を示
している。このローブロック選択信号ＲＳＬ０〜ＲＳＬ
１５は、デコード回路２５１ｃにより、ローアドレスＡ
９Ｒ〜Ａ１２Ｒから生成される。
【０１１８】図２６（ａ）は、バンク活性化信号発生回
路を示し、図２６（ｂ）は、バンクプリチャージ信号発
生回路を示している。これらの回路は、例えば前記周辺
回路に配置されている。
路を示し、図２６（ｂ）は、バンクプリチャージ信号発
生回路を示している。これらの回路は、例えば前記周辺
回路に配置されている。
【０１１９】図２６（ａ）のバンク活性化信号発生回路
は、前記バンク活性化信号ＢＡＣＴ０〜７とリダンダン
シバンク活性化信号ＲＢＡＣＴ０〜７を生成するデコー
ド回路を示している。デコード回路２６１ａはローアド
レスＡ１３Ｒ〜Ａ１５Ｒ、／Ａ１３Ｒ〜／Ａ１５Ｒから
リダンダンシバンク活性化信号ＲＢＡＣＴ０〜７を生成
する。デコード回路２６１ｂは前記リダンダンシバンク
活性化信号ＲＢＡＣＴ０〜７と一致検出信号／ＲＳＰｂ
ｌｋとからバンク活性化信号ＢＡＣＴ０〜７を生成す
る。前記一致検出信号／ＲＳＰｂｌｋは、図２に示す不
良アドレス記憶部２９に記憶された不良ローアドレスと
入力されたローアドレスとが一致した場合に発生される
信号である。
は、前記バンク活性化信号ＢＡＣＴ０〜７とリダンダン
シバンク活性化信号ＲＢＡＣＴ０〜７を生成するデコー
ド回路を示している。デコード回路２６１ａはローアド
レスＡ１３Ｒ〜Ａ１５Ｒ、／Ａ１３Ｒ〜／Ａ１５Ｒから
リダンダンシバンク活性化信号ＲＢＡＣＴ０〜７を生成
する。デコード回路２６１ｂは前記リダンダンシバンク
活性化信号ＲＢＡＣＴ０〜７と一致検出信号／ＲＳＰｂ
ｌｋとからバンク活性化信号ＢＡＣＴ０〜７を生成す
る。前記一致検出信号／ＲＳＰｂｌｋは、図２に示す不
良アドレス記憶部２９に記憶された不良ローアドレスと
入力されたローアドレスとが一致した場合に発生される
信号である。
【０１２０】前記一致検出信号／ＲＳＰｂｌｋは、プリ
チャージ状態においてハイレベルであり、不良ローアド
レスと入力されたローアドレスとが一致した場合ローレ
ベルとなる。一致検出信号／ＲＳＰｂｌｋがローレベル
の時、バンク活性化信号ＢＡＣＴ０〜７はローレベルと
なる。このため、リダンダンシワード線が選択されてい
る場合、メモリブロックの正常なワード線、センスアン
プ、イコライズ回路は活性化されない。
チャージ状態においてハイレベルであり、不良ローアド
レスと入力されたローアドレスとが一致した場合ローレ
ベルとなる。一致検出信号／ＲＳＰｂｌｋがローレベル
の時、バンク活性化信号ＢＡＣＴ０〜７はローレベルと
なる。このため、リダンダンシワード線が選択されてい
る場合、メモリブロックの正常なワード線、センスアン
プ、イコライズ回路は活性化されない。
【０１２１】このように、一致検出信号／ＲＳＰｂｌｋ
を用いてバンク活性化信号ＢＡＣＴ０〜７を制御するこ
とにより、回路構成を簡単化できる。
を用いてバンク活性化信号ＢＡＣＴ０〜７を制御するこ
とにより、回路構成を簡単化できる。
【０１２２】図２６（ｂ）のバンクプリチャージ信号発
生回路において、デコード回路２６１ｃはローアドレス
Ａ１１Ｒ〜Ａ１３Ｒ、／Ａ１１Ｒ〜／Ａ１３Ｒと、後述
するバンクプリチャージ信号ＢＰＲＣＨとから、バンク
プリチャージ信号ＢＰＲＣＨ０〜７を生成する。すなわ
ち、プリチャージはローアドレスＡ１１Ｒ〜Ａ１３Ｒ、
／Ａ１１Ｒ〜／Ａ１３Ｒによりバンクを指定した状態で
行われる。
生回路において、デコード回路２６１ｃはローアドレス
Ａ１１Ｒ〜Ａ１３Ｒ、／Ａ１１Ｒ〜／Ａ１３Ｒと、後述
するバンクプリチャージ信号ＢＰＲＣＨとから、バンク
プリチャージ信号ＢＰＲＣＨ０〜７を生成する。すなわ
ち、プリチャージはローアドレスＡ１１Ｒ〜Ａ１３Ｒ、
／Ａ１１Ｒ〜／Ａ１３Ｒによりバンクを指定した状態で
行われる。
【０１２３】図２７は、ローアドレスプリデコーダＲＡ
ＰＤの概略的な動作を示している。同図において、クロ
ック信号ＣＬＫに同期して、バンクＢＫ０を活性化する
ためのコマンドＢＡ０が入力されると、ローアドレスバ
ッファにより、ローアドレスＡｉＲ、／ＡｉＲ（ｉ≠１
３、１４、１５）とＡｊＲ、／ＡｊＲ（ｊ＝１３、１
４、１５）がパルス駆動される。これに伴いバンク活性
化信号ＢＡＣＴｂ（ｂ＝０〜７）がハイレベルとなる。
また、前記バンクプリチャージ信号ＢＰＲＣＨは、プリ
チャージコマンドに応じて生成される。
ＰＤの概略的な動作を示している。同図において、クロ
ック信号ＣＬＫに同期して、バンクＢＫ０を活性化する
ためのコマンドＢＡ０が入力されると、ローアドレスバ
ッファにより、ローアドレスＡｉＲ、／ＡｉＲ（ｉ≠１
３、１４、１５）とＡｊＲ、／ＡｊＲ（ｊ＝１３、１
４、１５）がパルス駆動される。これに伴いバンク活性
化信号ＢＡＣＴｂ（ｂ＝０〜７）がハイレベルとなる。
また、前記バンクプリチャージ信号ＢＰＲＣＨは、プリ
チャージコマンドに応じて生成される。
【０１２４】上記のように、この実施の形態の場合、ロ
ーアドレスは×１ビット構成でＡ０Ｒ〜Ａ１５ＲとＡ０
Ｃ〜Ａ１１Ｃのように、ロー対カラムの割合を非対称と
している。この構成は、８バンクの２５６ＭＤＲＡＭに
対してフレキシブルリダンダンシを効率よく作用させる
ため、及び消費電力を削減するためのアドレス配分であ
る。しかし、必ずしもデバイスの仕様がこのように決ま
るとは限らない。これはメモリ制御部の仕様に依存して
いるため、メモリ制御部の仕様によっては必ずしもこの
ようにはならない。例えばローアドレスＡ０Ｒ〜Ａ１４
Ｒ、カラムアドレスＡ０Ｃ〜Ａ１２Ｃ（これでもまだ非
対称）や、ローアドレスＡ０Ｒ〜Ａ１３Ｒ、カラムアド
レスＡ０Ｃ〜Ａ１３Ｃ（アドレス対称）なども有り得
る。このような場合には、フレキシブルリダンダンシの
単位が上図のように１６Ｍビット単位ではなく、８Ｍビ
ット単位、さらには４Ｍビット単位となる。このため、
この実施の形態と同数のリダンダンシワード線を設けて
も、不良ワード線の救済効率は低下する。したがって、
この実施の形態と同じ歩留まりを維持するためには、よ
り多くのリダンダンシワード線を設けねばならず、チッ
プサイズが増大する欠点がある。
ーアドレスは×１ビット構成でＡ０Ｒ〜Ａ１５ＲとＡ０
Ｃ〜Ａ１１Ｃのように、ロー対カラムの割合を非対称と
している。この構成は、８バンクの２５６ＭＤＲＡＭに
対してフレキシブルリダンダンシを効率よく作用させる
ため、及び消費電力を削減するためのアドレス配分であ
る。しかし、必ずしもデバイスの仕様がこのように決ま
るとは限らない。これはメモリ制御部の仕様に依存して
いるため、メモリ制御部の仕様によっては必ずしもこの
ようにはならない。例えばローアドレスＡ０Ｒ〜Ａ１４
Ｒ、カラムアドレスＡ０Ｃ〜Ａ１２Ｃ（これでもまだ非
対称）や、ローアドレスＡ０Ｒ〜Ａ１３Ｒ、カラムアド
レスＡ０Ｃ〜Ａ１３Ｃ（アドレス対称）なども有り得
る。このような場合には、フレキシブルリダンダンシの
単位が上図のように１６Ｍビット単位ではなく、８Ｍビ
ット単位、さらには４Ｍビット単位となる。このため、
この実施の形態と同数のリダンダンシワード線を設けて
も、不良ワード線の救済効率は低下する。したがって、
この実施の形態と同じ歩留まりを維持するためには、よ
り多くのリダンダンシワード線を設けねばならず、チッ
プサイズが増大する欠点がある。
【０１２５】尚、上記３種類のアドレス配分は全て×１
ビット構成の場合であるが、例えば×１６ビット構成の
場合は、それぞれＡ０Ｒ〜Ａ１５Ｒ、Ａ０Ｃ〜Ａ７Ｃ、
Ａ０Ｒ〜Ａ１４Ｒ、Ａ０Ｃ〜Ａ８Ｃ、Ａ０Ｒ〜Ａ１３
Ｃ、Ａ０Ｃ〜Ａ９Ｃのようにカラムアドレスを削減する
ことで対応すればよい。
ビット構成の場合であるが、例えば×１６ビット構成の
場合は、それぞれＡ０Ｒ〜Ａ１５Ｒ、Ａ０Ｃ〜Ａ７Ｃ、
Ａ０Ｒ〜Ａ１４Ｒ、Ａ０Ｃ〜Ａ８Ｃ、Ａ０Ｒ〜Ａ１３
Ｃ、Ａ０Ｃ〜Ａ９Ｃのようにカラムアドレスを削減する
ことで対応すればよい。
【０１２６】図２８は、図２に示す前記不良アドレス記
憶部２９の一部を示している。電源電圧Ｖccが供給され
る端子２８１ａと接地間には、ＰＭＯＳトランジスタ２
８１ｂ、記憶素子としての例えばヒューズＦＳ、ＮＭＯ
Ｓトランジスタ２８１ｃが直列接続されている。前記Ｐ
ＭＯＳトランジスタ２８１ｂのゲートには、ＤＲＡＭに
電源が投入された時点で発生されるパワーオン信号ＰＷ
ＲＯＮが供給されている。前記ＮＭＯＳトランジスタ２
８１ｃのゲートには、ヒューズＦＳの状態を設定するた
めの信号ＦＳＥＴが供給されている。前記ＰＭＯＳトラ
ンジスタ２８１ｂとヒューズＦＳの接続ノードにはイン
バータ２８１ｄ、２８１ｅからなるラッチ回路２８１ｆ
の入力端が接続され、このラッチ回路２８１ｆの出力端
からヒューズＦＳにプログラムされたローの不良アドレ
スＡｉＲＰｂｌｋ（ｉ＝０〜１２）が出力される。さら
に、不良アドレスＡｉＲＰｂｌｋとヒューズイネーブル
信号ＦＥＮＢＬｂｌｋはノア回路２８１ｇの入力端に供
給され、このノア回路２８１ｇの出力端から不良アドレ
ス／ＡｉＲＰｂｌｋ（ｉ＝０〜１２）が出力される。
憶部２９の一部を示している。電源電圧Ｖccが供給され
る端子２８１ａと接地間には、ＰＭＯＳトランジスタ２
８１ｂ、記憶素子としての例えばヒューズＦＳ、ＮＭＯ
Ｓトランジスタ２８１ｃが直列接続されている。前記Ｐ
ＭＯＳトランジスタ２８１ｂのゲートには、ＤＲＡＭに
電源が投入された時点で発生されるパワーオン信号ＰＷ
ＲＯＮが供給されている。前記ＮＭＯＳトランジスタ２
８１ｃのゲートには、ヒューズＦＳの状態を設定するた
めの信号ＦＳＥＴが供給されている。前記ＰＭＯＳトラ
ンジスタ２８１ｂとヒューズＦＳの接続ノードにはイン
バータ２８１ｄ、２８１ｅからなるラッチ回路２８１ｆ
の入力端が接続され、このラッチ回路２８１ｆの出力端
からヒューズＦＳにプログラムされたローの不良アドレ
スＡｉＲＰｂｌｋ（ｉ＝０〜１２）が出力される。さら
に、不良アドレスＡｉＲＰｂｌｋとヒューズイネーブル
信号ＦＥＮＢＬｂｌｋはノア回路２８１ｇの入力端に供
給され、このノア回路２８１ｇの出力端から不良アドレ
ス／ＡｉＲＰｂｌｋ（ｉ＝０〜１２）が出力される。
【０１２７】１本のリダンダンシワード線に対して、図
２８に示す回路が１３セット存在する。前記ヒューズイ
ネーブル信号ＦＥＮＢＬｂｌｋはヒューズをプログラム
するか否かよってローレベル、又はハイレベルとなる信
号であり、このヒューズイネーブル信号ＦＥＮＢＬｂｌ
ｋは、次に示す回路により生成される。
２８に示す回路が１３セット存在する。前記ヒューズイ
ネーブル信号ＦＥＮＢＬｂｌｋはヒューズをプログラム
するか否かよってローレベル、又はハイレベルとなる信
号であり、このヒューズイネーブル信号ＦＥＮＢＬｂｌ
ｋは、次に示す回路により生成される。
【０１２８】図２９は、ヒューズイネーブル信号ＦＥＮ
ＢＬｂｌｋの生成回路である。電源電圧Ｖccが供給され
る端子２９１ａと接地間には、ＰＭＯＳトランジスタ２
９１ｂ、記憶素子としての例えばマスタヒューズＭＦ
Ｓ、ＮＭＯＳトランジスタ２９１ｃが直列接続されてい
る。前記ＰＭＯＳトランジスタ２９１ｂのゲートには前
記パワーオン信号ＰＷＲＯＮが供給され、前記ＮＭＯＳ
トランジスタ２９１ｃのゲートには、マスタヒューズＭ
ＦＳの状態を設定するための信号ＦＳＥＴが供給されて
いる。前記ＰＭＯＳトランジスタ２９１ｂとマスタヒュ
ーズＭＦＳの接続ノードにはインバータ２９１ｄ、２９
１ｅからなるラッチ回路２９１ｆの入力端が接続され、
このラッチ回路２９１ｆの出力端からヒューズイネーブ
ル信号ＦＥＮＢＬｂｌｋが出力される。
ＢＬｂｌｋの生成回路である。電源電圧Ｖccが供給され
る端子２９１ａと接地間には、ＰＭＯＳトランジスタ２
９１ｂ、記憶素子としての例えばマスタヒューズＭＦ
Ｓ、ＮＭＯＳトランジスタ２９１ｃが直列接続されてい
る。前記ＰＭＯＳトランジスタ２９１ｂのゲートには前
記パワーオン信号ＰＷＲＯＮが供給され、前記ＮＭＯＳ
トランジスタ２９１ｃのゲートには、マスタヒューズＭ
ＦＳの状態を設定するための信号ＦＳＥＴが供給されて
いる。前記ＰＭＯＳトランジスタ２９１ｂとマスタヒュ
ーズＭＦＳの接続ノードにはインバータ２９１ｄ、２９
１ｅからなるラッチ回路２９１ｆの入力端が接続され、
このラッチ回路２９１ｆの出力端からヒューズイネーブ
ル信号ＦＥＮＢＬｂｌｋが出力される。
【０１２９】このヒューズイネーブル信号ＦＥＮＢＬｂ
ｌｋの生成回路を含めると、１本のリダンダンシワード
線に対して１４セットのヒューズを有する回路が存在
し、マスタヒューズＭＦＳを切断するか否かにより、リ
ダンダンシ回路を使用するか否かが決定される。
ｌｋの生成回路を含めると、１本のリダンダンシワード
線に対して１４セットのヒューズを有する回路が存在
し、マスタヒューズＭＦＳを切断するか否かにより、リ
ダンダンシ回路を使用するか否かが決定される。
【０１３０】図３０は、不良ローアドレス記憶回路の動
作を示している。ＤＲＡＭの電源が投入され、電源電圧
Ｖccが一定電圧となると、パワーオン信号ＰＷＲＯＮが
ハイレベルとなる。図２９において、ラッチ回路２９１
ｆは電源電圧Ｖccが一定電位となり、パワーオン信号Ｐ
ＷＲＯＮがローレベルの時、ハイレベルをラッチする。
この状態において、信号ＦＳＥＴが供給されると、ＮＭ
ＯＳトランジスタ２９１ｃがオンするる。このとき、マ
スタヒューズＭＳＦが切断されている場合、ラッチ回路
２９１ｆの出力信号が反転し、ヒューズイネーブル信号
ＦＥＮＢＬｂｌｋがローレベルとなり、マスタヒューズ
ＭＳＦが切断されていない場合、ラッチ回路２９１ｆか
ら出力されるヒューズイネーブル信号ＦＥＮＢＬｂｌｋ
はハイレベルを保持する。
作を示している。ＤＲＡＭの電源が投入され、電源電圧
Ｖccが一定電圧となると、パワーオン信号ＰＷＲＯＮが
ハイレベルとなる。図２９において、ラッチ回路２９１
ｆは電源電圧Ｖccが一定電位となり、パワーオン信号Ｐ
ＷＲＯＮがローレベルの時、ハイレベルをラッチする。
この状態において、信号ＦＳＥＴが供給されると、ＮＭ
ＯＳトランジスタ２９１ｃがオンするる。このとき、マ
スタヒューズＭＳＦが切断されている場合、ラッチ回路
２９１ｆの出力信号が反転し、ヒューズイネーブル信号
ＦＥＮＢＬｂｌｋがローレベルとなり、マスタヒューズ
ＭＳＦが切断されていない場合、ラッチ回路２９１ｆか
ら出力されるヒューズイネーブル信号ＦＥＮＢＬｂｌｋ
はハイレベルを保持する。
【０１３１】図２８に示す回路も図２９に示す回路と同
様の動作をし、信号ＦＳＥＴに応じて、ヒューズＳＦが
切断されている場合、ラッチ回路２８１ｆから出力され
るアドレス信号ＡｉＲＰｂｌｋがローレベルとなり、ヒ
ューズＳＦが切断されていない場合、アドレス信号Ａｉ
ＲＰｂｌｋはハイレベルを保持する。
様の動作をし、信号ＦＳＥＴに応じて、ヒューズＳＦが
切断されている場合、ラッチ回路２８１ｆから出力され
るアドレス信号ＡｉＲＰｂｌｋがローレベルとなり、ヒ
ューズＳＦが切断されていない場合、アドレス信号Ａｉ
ＲＰｂｌｋはハイレベルを保持する。
【０１３２】また、前記マスタヒューズＭＦＳが切断さ
れている場合、ヒューズイネーブル信号ＦＥＮＢＬｂｌ
ｋはローレベルであるため、ノア回路２８１ｇから出力
されるアドレス信号／ＡｉＲＰｂｌｋは、ラッチ回路２
８１ｆの出力信号に応じてハイレベル、又はローレベル
となる。また、前記マスタヒューズＭＦＳが切断されて
いない場合、ヒューズイネーブル信号ＦＥＮＢＬｂｌｋ
はハイレベルであるため、ノア回路２８１ｇから出力さ
れるアドレス信号／ＡｉＲＰｂｌｋは、常にローレベル
となる。
れている場合、ヒューズイネーブル信号ＦＥＮＢＬｂｌ
ｋはローレベルであるため、ノア回路２８１ｇから出力
されるアドレス信号／ＡｉＲＰｂｌｋは、ラッチ回路２
８１ｆの出力信号に応じてハイレベル、又はローレベル
となる。また、前記マスタヒューズＭＦＳが切断されて
いない場合、ヒューズイネーブル信号ＦＥＮＢＬｂｌｋ
はハイレベルであるため、ノア回路２８１ｇから出力さ
れるアドレス信号／ＡｉＲＰｂｌｋは、常にローレベル
となる。
【０１３３】すなわち、前記マスタヒューズＭＦＳが切
断されていず、ヒューズＦＳも切断されていない場合、
アドレス信号Ａ０ＲＰｂｌｋ〜Ａ１２ＲＰｂｌｋ、／Ａ
０ＲＰｂｌｋ〜／Ａ１２ＲＰｂｌｋは、全てローレベル
となる。このため、信号／ＲＳＰｂｌｋはハイレベルを
保持する。
断されていず、ヒューズＦＳも切断されていない場合、
アドレス信号Ａ０ＲＰｂｌｋ〜Ａ１２ＲＰｂｌｋ、／Ａ
０ＲＰｂｌｋ〜／Ａ１２ＲＰｂｌｋは、全てローレベル
となる。このため、信号／ＲＳＰｂｌｋはハイレベルを
保持する。
【０１３４】図３１は、図２に示すアドレス比較回路３
０の一部を示している。図３１に示す回路は、各バンク
のリダンダンシワード線１本につき１つずつ設けられて
いる。
０の一部を示している。図３１に示す回路は、各バンク
のリダンダンシワード線１本につき１つずつ設けられて
いる。
【０１３５】昇圧された電源ＶＰＰが供給される端子３
０１ａには、ＰＭＯＳトランジスタ３０１ｂの電流通路
の一端が接続されている。このＰＭＯＳトランジスタ３
０１ｂのゲートにはバンクプリチャージ信号ＢＰＲＣＨ
ｂが供給されている。このＰＭＯＳトランジスタ３０１
ｂの電流通路の他端には、ＮＭＯＳトランジスタ３０１
ｃの電流通路の一端が接続されている。このＮＭＯＳト
ランジスタ３０１ｃのゲートには、前記ローアドレスプ
リデコーダＲＡＰＤから供給されるリダンダンシバンク
活性化信号ＲＢＡＣＴｂが供給されている。前記ＮＭＯ
Ｓトランジスタ３０１ｃの電流通路の他端と接地間に
は、直列接続された２つのＮＭＯＳトランジスタからな
る複数のアドレス入力回路３０１ｄが接続されている。
これらアドレス入力回路３０１ｄを構成するトランジス
タの各ゲートには、ローアドレスＡ０Ｒ〜Ａ１２Ｒ、／
Ａ０Ｒ〜／Ａ１２Ｒと、Ａ０ＲＰ〜Ａ１２ＲＰ、／Ａ０
ＲＰ〜／Ａ１２ＲＰが供給されている。ここで、Ａ０Ｒ
Ｐ〜Ａ１２ＲＰ、／Ａ０ＲＰ〜／Ａ１２ＲＰは、前記不
良アドレス記憶部２９から出力される信号Ａ０ＲＰｂｌ
ｋ〜／Ａ１２ＲＰｂｌｋである。
０１ａには、ＰＭＯＳトランジスタ３０１ｂの電流通路
の一端が接続されている。このＰＭＯＳトランジスタ３
０１ｂのゲートにはバンクプリチャージ信号ＢＰＲＣＨ
ｂが供給されている。このＰＭＯＳトランジスタ３０１
ｂの電流通路の他端には、ＮＭＯＳトランジスタ３０１
ｃの電流通路の一端が接続されている。このＮＭＯＳト
ランジスタ３０１ｃのゲートには、前記ローアドレスプ
リデコーダＲＡＰＤから供給されるリダンダンシバンク
活性化信号ＲＢＡＣＴｂが供給されている。前記ＮＭＯ
Ｓトランジスタ３０１ｃの電流通路の他端と接地間に
は、直列接続された２つのＮＭＯＳトランジスタからな
る複数のアドレス入力回路３０１ｄが接続されている。
これらアドレス入力回路３０１ｄを構成するトランジス
タの各ゲートには、ローアドレスＡ０Ｒ〜Ａ１２Ｒ、／
Ａ０Ｒ〜／Ａ１２Ｒと、Ａ０ＲＰ〜Ａ１２ＲＰ、／Ａ０
ＲＰ〜／Ａ１２ＲＰが供給されている。ここで、Ａ０Ｒ
Ｐ〜Ａ１２ＲＰ、／Ａ０ＲＰ〜／Ａ１２ＲＰは、前記不
良アドレス記憶部２９から出力される信号Ａ０ＲＰｂｌ
ｋ〜／Ａ１２ＲＰｂｌｋである。
【０１３６】前記ＰＭＯＳトランジスタ３０１ｂとＮＭ
ＯＳトランジスタ３０１ｃの接続ノードは、直列接続さ
れたインバータ回路３０１ｅ、３０１ｆを介してフリッ
プフロップ回路３０１ｉを構成するナンド回路３０１ｇ
の１の入力端に接続されるとともに、直接第１の入力端
に接続されている。このナンド回路３０１ｇの第２の入
力端には前記バンクプリチャージ信号ＢＰＲＣＨｂが供
給され、第３の入力端はナンド回路３０１ｈの出力端に
接続されている。このナンド回路３０１ｈの第１の入力
端にはインバータ回路３０１ｊを介して前記リダンダン
シバンク活性化信号ＲＢＡＣＴｂが供給され、第２の入
力端は前記ナンド回路３０１ｇの出力端に接続されてい
る。このナンド回路３０１ｇの出力端から一致検出信号
／ＲＳＰｂｌｋが出力される。ここで、バンクの数ｂ＝
０〜７、ブロックの数ｌ＝０、１、リダンダンシワード
線の数ｋ＝０〜３２である。
ＯＳトランジスタ３０１ｃの接続ノードは、直列接続さ
れたインバータ回路３０１ｅ、３０１ｆを介してフリッ
プフロップ回路３０１ｉを構成するナンド回路３０１ｇ
の１の入力端に接続されるとともに、直接第１の入力端
に接続されている。このナンド回路３０１ｇの第２の入
力端には前記バンクプリチャージ信号ＢＰＲＣＨｂが供
給され、第３の入力端はナンド回路３０１ｈの出力端に
接続されている。このナンド回路３０１ｈの第１の入力
端にはインバータ回路３０１ｊを介して前記リダンダン
シバンク活性化信号ＲＢＡＣＴｂが供給され、第２の入
力端は前記ナンド回路３０１ｇの出力端に接続されてい
る。このナンド回路３０１ｇの出力端から一致検出信号
／ＲＳＰｂｌｋが出力される。ここで、バンクの数ｂ＝
０〜７、ブロックの数ｌ＝０、１、リダンダンシワード
線の数ｋ＝０〜３２である。
【０１３７】図３２は、アドレス比較回路３０の動作を
示している。アドレス比較回路３０において、フリップ
フロップ回路３０１ｉから出力される一致検出信号／Ｒ
ＳＰｂｌｋは、バンクを活性化するコマンドＢＡが供給
される以前のプリチャージ状態にいて、ハイレベルされ
ている。この状態において、バンクを活性化するコマン
ドＢＡが供給されると、リダンダンシバンク活性化信号
ＲＢＡＣＴｂがハイレベルとなり、ＮＭＯＳトランジス
タ３０１ｃがオンとなるとともに、複数のアドレス入力
回路３０１ｄにローアドレスＡ０Ｒ〜／Ａ１２Ｒと、不
良アドレスＡ０ＲＰ〜／Ａ１２ＲＰが供給される。
示している。アドレス比較回路３０において、フリップ
フロップ回路３０１ｉから出力される一致検出信号／Ｒ
ＳＰｂｌｋは、バンクを活性化するコマンドＢＡが供給
される以前のプリチャージ状態にいて、ハイレベルされ
ている。この状態において、バンクを活性化するコマン
ドＢＡが供給されると、リダンダンシバンク活性化信号
ＲＢＡＣＴｂがハイレベルとなり、ＮＭＯＳトランジス
タ３０１ｃがオンとなるとともに、複数のアドレス入力
回路３０１ｄにローアドレスＡ０Ｒ〜／Ａ１２Ｒと、不
良アドレスＡ０ＲＰ〜／Ａ１２ＲＰが供給される。
【０１３８】ここで、ローアドレスとローアドレスが一
致した場合、アドレス入力回路３０１ｄを構成するＮＭ
ＯＳトランジスタは共にオフする。このため、フリップ
フロップ回路３０１ｉを構成するナンド回路３０１ｄの
入力条件が満足され、フリップフロップ回路３０１ｉが
反転し、一致検出信号／ＲＳＰｂｌｋは、ローレベルと
なる。
致した場合、アドレス入力回路３０１ｄを構成するＮＭ
ＯＳトランジスタは共にオフする。このため、フリップ
フロップ回路３０１ｉを構成するナンド回路３０１ｄの
入力条件が満足され、フリップフロップ回路３０１ｉが
反転し、一致検出信号／ＲＳＰｂｌｋは、ローレベルと
なる。
【０１３９】一方、ローアドレスとローアドレスが不一
致の場合、アドレス入力回路３０１ｄを構成するＮＭＯ
Ｓトランジスタが共にオンする。このため、フリップフ
ロップ回路３０１ｉは反転せず、一致検出信号／ＲＳＰ
ｂｌｋはハイレベルを保持する。
致の場合、アドレス入力回路３０１ｄを構成するＮＭＯ
Ｓトランジスタが共にオンする。このため、フリップフ
ロップ回路３０１ｉは反転せず、一致検出信号／ＲＳＰ
ｂｌｋはハイレベルを保持する。
【０１４０】上記一致検出信号／ＲＳＰｂｌｋは、前記
リダンダンシワード線駆動回路ＲＷＬＤに供給される。
リダンダンシワード線駆動回路ＲＷＬＤに供給される。
【０１４１】図３３は、リダンダンシワード線駆動回路
ＲＷＬＤの構成を示している。このリダンダンシワード
線駆動回路ＲＷＬＤは昇圧された電圧ＶＰＰにより駆動
されるインバータ回路３３１により構成されている。こ
のインバータ回路３３１の入力端には一致検出信号／Ｒ
ＳＰｂｌｋが供給され、出力端はリダンダンシワード線
ＲＷＬｂｌｋに接続されている。したがって、このリダ
ンダンシワード線駆動回路ＲＷＬＤは一致検出信号／Ｒ
ＳＰｂｌｋがローレベルとなると、リダンダンシワード
線ＲＷＬｂｌｋを電圧ＶＰＰにより駆動する。
ＲＷＬＤの構成を示している。このリダンダンシワード
線駆動回路ＲＷＬＤは昇圧された電圧ＶＰＰにより駆動
されるインバータ回路３３１により構成されている。こ
のインバータ回路３３１の入力端には一致検出信号／Ｒ
ＳＰｂｌｋが供給され、出力端はリダンダンシワード線
ＲＷＬｂｌｋに接続されている。したがって、このリダ
ンダンシワード線駆動回路ＲＷＬＤは一致検出信号／Ｒ
ＳＰｂｌｋがローレベルとなると、リダンダンシワード
線ＲＷＬｂｌｋを電圧ＶＰＰにより駆動する。
【０１４２】図３４は、リダンダンシセルアレイ専用の
センスアンプＲＳ／Ａに配置されたリダンダンシセルア
レイ用のイコライズ信号発生回路３４１を示している。
このイコライズ信号発生回路３４１において、電圧ＶＰ
Ｐが供給される端子３４１ａと接地間にはＰＭＯＳトラ
ンジスタ３４１ｂとＮＭＯＳトランジスタ３４１ｃが直
列接続されている。前記ＰＭＯＳトランジスタ３４１ｂ
のゲートには前記バンクプリチャージ信号ＢＰＲＣＨｂ
が供給され、前記ＮＭＯＳトランジスタ３４１ｃには、
前記リダンダンシバンク活性化信号ＲＢＡＣＴｂが供給
されている。前記ＰＭＯＳトランジスタ３４１ｂとＮＭ
ＯＳトランジスタ３４１ｃの接続ノードには、直列接続
されたインバータ回路３４１ｄ、３４１ｅからなるラッ
チ回路３４１ｆが接続され、この接続ノードからリダン
ダンシ用イコライズ信号ＲＥＱＬｂｌが出力される。
センスアンプＲＳ／Ａに配置されたリダンダンシセルア
レイ用のイコライズ信号発生回路３４１を示している。
このイコライズ信号発生回路３４１において、電圧ＶＰ
Ｐが供給される端子３４１ａと接地間にはＰＭＯＳトラ
ンジスタ３４１ｂとＮＭＯＳトランジスタ３４１ｃが直
列接続されている。前記ＰＭＯＳトランジスタ３４１ｂ
のゲートには前記バンクプリチャージ信号ＢＰＲＣＨｂ
が供給され、前記ＮＭＯＳトランジスタ３４１ｃには、
前記リダンダンシバンク活性化信号ＲＢＡＣＴｂが供給
されている。前記ＰＭＯＳトランジスタ３４１ｂとＮＭ
ＯＳトランジスタ３４１ｃの接続ノードには、直列接続
されたインバータ回路３４１ｄ、３４１ｅからなるラッ
チ回路３４１ｆが接続され、この接続ノードからリダン
ダンシ用イコライズ信号ＲＥＱＬｂｌが出力される。
【０１４３】上記リダンダンシイコライズ信号発生回路
３４１において、ＰＭＯＳトランジスタ３４１ｂはバン
クプリチャージ信号ＢＰＲＣＨｂが一瞬ローレベルとな
るとオンし、ラッチ回路３４１ｆはハイレベルを保持す
る。このため、リダンダンシ用イコライズ信号ＲＥＱＬ
ｂｌは、プリチャージ時、ハイレベルとなる。
３４１において、ＰＭＯＳトランジスタ３４１ｂはバン
クプリチャージ信号ＢＰＲＣＨｂが一瞬ローレベルとな
るとオンし、ラッチ回路３４１ｆはハイレベルを保持す
る。このため、リダンダンシ用イコライズ信号ＲＥＱＬ
ｂｌは、プリチャージ時、ハイレベルとなる。
【０１４４】この状態において、リダンダンシバンク活
性化信号ＲＢＡＣＴｂがハイレベルとなると、ＮＭＯＳ
トランジスタ３４１ｃがオンし、ラッチ回路３４１ｆは
ローレベルをラッチする。このため、リダンダンシ用イ
コライズ信号ＲＥＱＬｂｌは、バンクが活性化された場
合、常にハイレベルとなり、ビット線のイコライズを停
止する。
性化信号ＲＢＡＣＴｂがハイレベルとなると、ＮＭＯＳ
トランジスタ３４１ｃがオンし、ラッチ回路３４１ｆは
ローレベルをラッチする。このため、リダンダンシ用イ
コライズ信号ＲＥＱＬｂｌは、バンクが活性化された場
合、常にハイレベルとなり、ビット線のイコライズを停
止する。
【０１４５】尚、上記イコライズの停止は、アドレス比
較回路の比較結果に応じて、３２本のリダンダンシワー
ド線のうちの１が選択される時に行う方法も考えられ
る。しかし、この場合、３２本のアドレス比較結果の論
理和を演算するために長時間を必要とするため、動作速
度が低下し得策ではない。この実施の形態では動作速度
を優先している。
較回路の比較結果に応じて、３２本のリダンダンシワー
ド線のうちの１が選択される時に行う方法も考えられ
る。しかし、この場合、３２本のアドレス比較結果の論
理和を演算するために長時間を必要とするため、動作速
度が低下し得策ではない。この実施の形態では動作速度
を優先している。
【０１４６】図３５は、リダンダンシ用センスアンプ駆
動回路３５０を示している。この回路は、ＮＭＯＳセン
スアンプ側のセンスアンプ活性化信号発生回路３５１
と、ＰＭＯＳセンスアンプ側のセンスアンプ活性化信号
発生回路３５２と、これら信号発生回路３５１、３５２
の出力電圧をイコライズするイコライズ回路３５３とか
ら構成されている。
動回路３５０を示している。この回路は、ＮＭＯＳセン
スアンプ側のセンスアンプ活性化信号発生回路３５１
と、ＰＭＯＳセンスアンプ側のセンスアンプ活性化信号
発生回路３５２と、これら信号発生回路３５１、３５２
の出力電圧をイコライズするイコライズ回路３５３とか
ら構成されている。
【０１４７】センスアンプ活性化信号発生回路３５１に
おいて、端子３５１ａには電源電圧Ｖccが供給される。
この端子３５１ａと接地間には、ＰＭＯＳトランジスタ
３５１ｂ、ＮＭＯＳトランジスタ３５１ｃ、３５１ｊ、
３５１ｄが直列接続されている。ＰＭＯＳトランジスタ
３５１ｂのゲートにはバンクプリチャージ信号ＢＰＲＣ
Ｈｂが供給され、ＮＭＯＳトランジスタ３５１ｃのゲー
トにはリダンダンシバンク活性化信号ＲＢＡＣＴｂが供
給され、ＮＭＯＳトランジスタ３５１ｊのゲートには信
号ＲＳＯＲｂｌが供給され、ＮＭＯＳトランジスタ３５
１ｄのゲートには前記センスアンプイネーブル信号ＳＥ
Ｎが供給されている。前記信号ＲＳＯＲｂｌは、３２本
のアドレス比較結果の論理和の演算出力である。センス
アンプの活性化までには時間があるため、３２本のアド
レス比較結果の論理和を演算することが可能である。
おいて、端子３５１ａには電源電圧Ｖccが供給される。
この端子３５１ａと接地間には、ＰＭＯＳトランジスタ
３５１ｂ、ＮＭＯＳトランジスタ３５１ｃ、３５１ｊ、
３５１ｄが直列接続されている。ＰＭＯＳトランジスタ
３５１ｂのゲートにはバンクプリチャージ信号ＢＰＲＣ
Ｈｂが供給され、ＮＭＯＳトランジスタ３５１ｃのゲー
トにはリダンダンシバンク活性化信号ＲＢＡＣＴｂが供
給され、ＮＭＯＳトランジスタ３５１ｊのゲートには信
号ＲＳＯＲｂｌが供給され、ＮＭＯＳトランジスタ３５
１ｄのゲートには前記センスアンプイネーブル信号ＳＥ
Ｎが供給されている。前記信号ＲＳＯＲｂｌは、３２本
のアドレス比較結果の論理和の演算出力である。センス
アンプの活性化までには時間があるため、３２本のアド
レス比較結果の論理和を演算することが可能である。
【０１４８】前記ＰＭＯＳトランジスタ３５１ｂとＮＭ
ＯＳトランジスタ３５１ｃの接続ノードＮ３５１にはイ
ンバータ回路３５１ｅの出力端とインバータ回路３５１
ｆの入力端が接続されている。前記インバータ回路３５
１ｅの入力端とインバータ回路３５１ｆの出力端はＮＭ
ＯＳトランジスタ３５１ｇのゲートに接続されている。
このＮＭＯＳトランジスタ３５１ｇのソースは接地さ
れ、ドレインからリダンダンシセンスアンプ活性化信号
／ＲＳＡＮｂｌが出力される。前記インバータ回路３５
１ｅ、３５１ｆはラッチ回路３５１ｈを構成している。
ＯＳトランジスタ３５１ｃの接続ノードＮ３５１にはイ
ンバータ回路３５１ｅの出力端とインバータ回路３５１
ｆの入力端が接続されている。前記インバータ回路３５
１ｅの入力端とインバータ回路３５１ｆの出力端はＮＭ
ＯＳトランジスタ３５１ｇのゲートに接続されている。
このＮＭＯＳトランジスタ３５１ｇのソースは接地さ
れ、ドレインからリダンダンシセンスアンプ活性化信号
／ＲＳＡＮｂｌが出力される。前記インバータ回路３５
１ｅ、３５１ｆはラッチ回路３５１ｈを構成している。
【０１４９】また、センスアンプ活性化信号発生回路３
５２において、端子３５２ａには電源電圧Ｖccが供給さ
れる。この端子３５２ａと接地間には、ＰＭＯＳトラン
ジスタ３５２ｂ、ＮＭＯＳトランジスタ３５２ｃ、３５
２ｊ、３５２ｄが直列接続されている。ＰＭＯＳトラン
ジスタ３５２ｂのゲートにはバンクプリチャージ信号Ｂ
ＰＲＣＨｂが供給され、ＮＭＯＳトランジスタ３５２ｃ
のゲートにはリダンダンシバンク活性化信号ＲＢＡＣＴ
ｂが供給され、ＮＭＯＳトランジスタ３５２ｊのゲート
には前記信号ＲＳＯＲｂｌが供給され、前記ＮＭＯＳト
ランジスタ３５２ｄのゲートにはセンスアンプイネーブ
ル信号ＳＥＰが供給されている。
５２において、端子３５２ａには電源電圧Ｖccが供給さ
れる。この端子３５２ａと接地間には、ＰＭＯＳトラン
ジスタ３５２ｂ、ＮＭＯＳトランジスタ３５２ｃ、３５
２ｊ、３５２ｄが直列接続されている。ＰＭＯＳトラン
ジスタ３５２ｂのゲートにはバンクプリチャージ信号Ｂ
ＰＲＣＨｂが供給され、ＮＭＯＳトランジスタ３５２ｃ
のゲートにはリダンダンシバンク活性化信号ＲＢＡＣＴ
ｂが供給され、ＮＭＯＳトランジスタ３５２ｊのゲート
には前記信号ＲＳＯＲｂｌが供給され、前記ＮＭＯＳト
ランジスタ３５２ｄのゲートにはセンスアンプイネーブ
ル信号ＳＥＰが供給されている。
【０１５０】前記ＰＭＯＳトランジスタ３５２ｂとＮＭ
ＯＳトランジスタ３５２ｃの接続ノードＮ３５２は、イ
ンバータ回路３５２ｅの入力端に接続されている。この
インバータ回路３５２ｅの出力端はインバータ回路３５
２ｆの入力端に接続され、このインバータ回路３５２ｆ
の出力端は前記接続ノードＮ３５２に接続されている。
この接続ノードＮ３５２はＰＭＯＳトランジスタ３５２
ｇのゲートに接続されている。このＰＭＯＳトランジス
タ３５２ｇのソースには電圧ＶＢＬＨが供給され、ドレ
インからリダンダンシセンスアンプ活性化信号ＲＳＡＰ
ｂｌが出力される。前記インバータ回路３５２ｅ、３５
２ｆはラッチ回路３５２ｈを構成している。
ＯＳトランジスタ３５２ｃの接続ノードＮ３５２は、イ
ンバータ回路３５２ｅの入力端に接続されている。この
インバータ回路３５２ｅの出力端はインバータ回路３５
２ｆの入力端に接続され、このインバータ回路３５２ｆ
の出力端は前記接続ノードＮ３５２に接続されている。
この接続ノードＮ３５２はＰＭＯＳトランジスタ３５２
ｇのゲートに接続されている。このＰＭＯＳトランジス
タ３５２ｇのソースには電圧ＶＢＬＨが供給され、ドレ
インからリダンダンシセンスアンプ活性化信号ＲＳＡＰ
ｂｌが出力される。前記インバータ回路３５２ｅ、３５
２ｆはラッチ回路３５２ｈを構成している。
【０１５１】前記イコライズ回路３５３において、リダ
ンダンシイ用コライズ信号ＲＥＱＬｂはＮＭＯＳトラン
ジスタ３５３ａ、３５３ｂ、３５３ｃのゲートに供給さ
れている。ＮＭＯＳトランジスタ３５３ａの電流通路は
前記ＮＭＯＳトランジスタ３５１ｇのドレインとＰＭＯ
Ｓトランジスタ３５２ｇのドレインの相互間に接続され
ている。前記ＮＭＯＳトランジスタ３５３ｂの電流通路
の一端は前記ＮＭＯＳトランジスタ３５１ｇのドレイン
に接続され、他端には前記電圧ＶＢＬが供給されてい
る。前記ＮＭＯＳトランジスタ３５３ｃの電流通路の一
端は前記ＰＭＯＳトランジスタ３５２ｇのドレインに接
続され、他端には前記電圧ＶＢＬが供給されている。
ンダンシイ用コライズ信号ＲＥＱＬｂはＮＭＯＳトラン
ジスタ３５３ａ、３５３ｂ、３５３ｃのゲートに供給さ
れている。ＮＭＯＳトランジスタ３５３ａの電流通路は
前記ＮＭＯＳトランジスタ３５１ｇのドレインとＰＭＯ
Ｓトランジスタ３５２ｇのドレインの相互間に接続され
ている。前記ＮＭＯＳトランジスタ３５３ｂの電流通路
の一端は前記ＮＭＯＳトランジスタ３５１ｇのドレイン
に接続され、他端には前記電圧ＶＢＬが供給されてい
る。前記ＮＭＯＳトランジスタ３５３ｃの電流通路の一
端は前記ＰＭＯＳトランジスタ３５２ｇのドレインに接
続され、他端には前記電圧ＶＢＬが供給されている。
【０１５２】上記構成のリダンダンシ用センスアンプ駆
動回路３５０は、リダンダンシバンク活性化信号ＲＢＡ
ＣＴｂ、センスアンプイネーブル信号ＳＥＮ、ＳＥＰ、
信号ＲＳＯＲｂｌがハイレベルとなると、ラッチ回路３
５１ｈ、３５２ｈの出力信号が反転し、ＮＭＯＳトラン
ジスタ３５１ｇ、ＰＭＯＳトランジスタ３５２ｇがオン
となる。このため、ＮＭＯＳトランジスタ３５１ｇ、Ｐ
ＭＯＳトランジスタ３５２ｇから、リダンダンシセンス
アンプ活性化信号／ＲＳＡＮｂｌ、ＲＳＡＰｂｌが出力
される。このリダンダンシセンスアンプ活性化信号／Ｒ
ＳＡＮｂｌ、ＲＳＡＰｂｌの出力に先立って、イコライ
ズ回路３５３はイコライズを停止している。
動回路３５０は、リダンダンシバンク活性化信号ＲＢＡ
ＣＴｂ、センスアンプイネーブル信号ＳＥＮ、ＳＥＰ、
信号ＲＳＯＲｂｌがハイレベルとなると、ラッチ回路３
５１ｈ、３５２ｈの出力信号が反転し、ＮＭＯＳトラン
ジスタ３５１ｇ、ＰＭＯＳトランジスタ３５２ｇがオン
となる。このため、ＮＭＯＳトランジスタ３５１ｇ、Ｐ
ＭＯＳトランジスタ３５２ｇから、リダンダンシセンス
アンプ活性化信号／ＲＳＡＮｂｌ、ＲＳＡＰｂｌが出力
される。このリダンダンシセンスアンプ活性化信号／Ｒ
ＳＡＮｂｌ、ＲＳＡＰｂｌの出力に先立って、イコライ
ズ回路３５３はイコライズを停止している。
【０１５３】図３６は、リダンダンシセルアレイ用セン
スアンプを示している。このセンスアンプは、リダンダ
ンシビット線対とセンスアンプとを接続したり切り離す
アイソレーショントランジスタがない以外、通常のセン
スアンプと同様の構成である。前記リダンダンシセンス
アンプ活性化信号／ＲＳＡＮｂｌ、ＲＳＡＰｂｌはＮＭ
ＯＳトランジスタからなるセンスアンプ３６１、ＰＭＯ
Ｓトランジスタからなるセンスアンプ３６２にそれぞれ
供給され、リダンダンシ用イコライズ信号ＲＥＱＬｂｌ
はリダンダンシビット線対ＲＢＬをイコライズするイコ
ライズ回路３６３に供給されている。３６４はセンスア
ンプとリダンダンシデータ線ＲＤＱ、／ＲＤＱとを接続
する１対のトランジスタを示している。このトランジス
タ３０４はカラム選択信号ＣＳＬにより駆動される。
スアンプを示している。このセンスアンプは、リダンダ
ンシビット線対とセンスアンプとを接続したり切り離す
アイソレーショントランジスタがない以外、通常のセン
スアンプと同様の構成である。前記リダンダンシセンス
アンプ活性化信号／ＲＳＡＮｂｌ、ＲＳＡＰｂｌはＮＭ
ＯＳトランジスタからなるセンスアンプ３６１、ＰＭＯ
Ｓトランジスタからなるセンスアンプ３６２にそれぞれ
供給され、リダンダンシ用イコライズ信号ＲＥＱＬｂｌ
はリダンダンシビット線対ＲＢＬをイコライズするイコ
ライズ回路３６３に供給されている。３６４はセンスア
ンプとリダンダンシデータ線ＲＤＱ、／ＲＤＱとを接続
する１対のトランジスタを示している。このトランジス
タ３０４はカラム選択信号ＣＳＬにより駆動される。
【０１５４】上記リダンダンシセルアレイ用センスアン
プは、リダンダンシセルアレイが活性化されると、リダ
ンダンシビット線対ＲＢＬ、／ＲＢＬに読み出されたデ
ータをセンスして増幅し、トランジスタ３６４を介して
リダンダンシデータ線ＲＤＱ、／ＲＤＱに出力する。
プは、リダンダンシセルアレイが活性化されると、リダ
ンダンシビット線対ＲＢＬ、／ＲＢＬに読み出されたデ
ータをセンスして増幅し、トランジスタ３６４を介して
リダンダンシデータ線ＲＤＱ、／ＲＤＱに出力する。
【０１５５】上記第１の実施の形態によれば、従来各バ
ンクにそれぞれ配置されていたローデコーダ、ワード線
駆動回路デコーダ、センスアンプデコーダ、イコライズ
信号デコーダ（タイミング信号φＴを含む）をデコーダ
部ＲＤＣ０、ＲＤＣ１に集中して配置し、これらデコー
ダ部を各バンクで共有している。このため、各バンク相
互間にそれぞれデコーダを配置する必要がないため、デ
コーダが占める面積を削減でき、チップサイズを小型化
できる。
ンクにそれぞれ配置されていたローデコーダ、ワード線
駆動回路デコーダ、センスアンプデコーダ、イコライズ
信号デコーダ（タイミング信号φＴを含む）をデコーダ
部ＲＤＣ０、ＲＤＣ１に集中して配置し、これらデコー
ダ部を各バンクで共有している。このため、各バンク相
互間にそれぞれデコーダを配置する必要がないため、デ
コーダが占める面積を削減でき、チップサイズを小型化
できる。
【０１５６】また、多バンク構成のＤＲＡＭにおいて、
共有センスアンプ方式を使用できるため、チップサイズ
の縮小化が可能となる。
共有センスアンプ方式を使用できるため、チップサイズ
の縮小化が可能となる。
【０１５７】また、デコーダ部から出力され、各バンク
に供給される選択信号ＭＷＬｎｋ、メインワード線駆動
パルス信号ＭＷＤＲＶｎｊ、センスアンプイネーブルパ
ルス信号ＳＥＮＰｎ，ｎ＋１、ＳＥＰＰｎ，ｎ＋１、イ
コライズパルス信号ＥＱＬＰｎは、電源電圧Ｖccのパル
ス信号であるため、消費電力を削減できるとともに、高
速動作が可能である。
に供給される選択信号ＭＷＬｎｋ、メインワード線駆動
パルス信号ＭＷＤＲＶｎｊ、センスアンプイネーブルパ
ルス信号ＳＥＮＰｎ，ｎ＋１、ＳＥＰＰｎ，ｎ＋１、イ
コライズパルス信号ＥＱＬＰｎは、電源電圧Ｖccのパル
ス信号であるため、消費電力を削減できるとともに、高
速動作が可能である。
【０１５８】しかも、各バンクにおいては、上記各パル
ス信号をラッチするラッチ回路を配置し、このラッチ回
路の出力信号により各回路の動作を制御しているため、
確実な動作が可能である。
ス信号をラッチするラッチ回路を配置し、このラッチ回
路の出力信号により各回路の動作を制御しているため、
確実な動作が可能である。
【０１５９】また、メインワード線駆動パルス信号ＭＷ
ＤＲＶｎｊは、バンクを活性化している間中ハイレベル
となっていず、待機状態はローレベルである。このた
め、セルアレイ内において、仮に配線相互がショートし
ている場合でも、スタンドバイ時に電流が流れない利点
を有している。
ＤＲＶｎｊは、バンクを活性化している間中ハイレベル
となっていず、待機状態はローレベルである。このた
め、セルアレイ内において、仮に配線相互がショートし
ている場合でも、スタンドバイ時に電流が流れない利点
を有している。
【０１６０】さらに、例えばタングステンからなる第１
層メタル配線をビット線に使用し、第２層メタル配線を
ワード線ＷＬ、データ線ＤＱ、／ＤＱに使用し、第３層
メタル配線をカラム選択線ＣＳＬ、メインデータ線ＭＤ
Ｑ、／ＭＤＱ、配線群２６、２７に使用し、第４層メタ
ル配線をメインワード線ＭＷＬｎ、配線群２２に使用す
ることにより、第１、第３のメタル配線と第２、第４の
メタル配線を直交して配置できる。したがって、配線相
互の寄生容量を減少でき、信号の高速伝送が可能となる
とともに、チップサイズの縮小化が可能となる。
層メタル配線をビット線に使用し、第２層メタル配線を
ワード線ＷＬ、データ線ＤＱ、／ＤＱに使用し、第３層
メタル配線をカラム選択線ＣＳＬ、メインデータ線ＭＤ
Ｑ、／ＭＤＱ、配線群２６、２７に使用し、第４層メタ
ル配線をメインワード線ＭＷＬｎ、配線群２２に使用す
ることにより、第１、第３のメタル配線と第２、第４の
メタル配線を直交して配置できる。したがって、配線相
互の寄生容量を減少でき、信号の高速伝送が可能となる
とともに、チップサイズの縮小化が可能となる。
【０１６１】また、バンク毎にリダンダンシセルアレイ
Ｒ／Ｄを設け、ローアドレスとカラムアドレスの割合を
非対称としている。したがって、フレキシブルリダンダ
ンシを効率よく作用させることができる。
Ｒ／Ｄを設け、ローアドレスとカラムアドレスの割合を
非対称としている。したがって、フレキシブルリダンダ
ンシを効率よく作用させることができる。
【０１６２】しかも、アドレス比較回路３０において、
不良アドレス記憶部２９に記憶された不良アドレスと、
入力されたローアドレスを比較し、これらが一致した場
合、リダンダンシセルアレイＲ／Ｄを選択する。これと
ともに、従来であれば、ローデコーダを選択禁止とする
が、この実施の形態では、アドレス比較回路３０の一致
検出信号／ＲＳＰｂｌｋにより、バンク活性化信号ＢＡ
ＣＴｂをローレベルとし、バンクを非活性としてメモリ
セルブロックＭＢＬＫの選択を禁止している。したがっ
て、ローデコーダ部ＲＤＣ０、ＲＤＣ１が各バンクから
離れて配置された構成においても、チップサイズを増大
することなく、確実に不良ローをリダンダンシローに置
き換えることができる。
不良アドレス記憶部２９に記憶された不良アドレスと、
入力されたローアドレスを比較し、これらが一致した場
合、リダンダンシセルアレイＲ／Ｄを選択する。これと
ともに、従来であれば、ローデコーダを選択禁止とする
が、この実施の形態では、アドレス比較回路３０の一致
検出信号／ＲＳＰｂｌｋにより、バンク活性化信号ＢＡ
ＣＴｂをローレベルとし、バンクを非活性としてメモリ
セルブロックＭＢＬＫの選択を禁止している。したがっ
て、ローデコーダ部ＲＤＣ０、ＲＤＣ１が各バンクから
離れて配置された構成においても、チップサイズを増大
することなく、確実に不良ローをリダンダンシローに置
き換えることができる。
【０１６３】図３７は、この発明の第２の実施の形態を
示すものであり、第１の実施の形態と同一部分には同一
符号を付し、異なる部分についてのみ説明する。
示すものであり、第１の実施の形態と同一部分には同一
符号を付し、異なる部分についてのみ説明する。
【０１６４】図３７において、各バンクＢＫ０〜ＢＫ７
の各メモリセルブロック、共有センスアンプＳＳ／Ａ
は、ワード線と直交する方向に二等分され、２個のサブ
メモリセルブロックＳＭＢＬＫ０、ＳＭＢＬＫ１が形成
されている。これらサブメモリセルブロックＳＭＢＬＫ
０、ＳＭＢＬＫ１の相互間には、ワード線駆動回路ＷＬ
Ｄ及びラッチ回路ＬＴが配置されている。
の各メモリセルブロック、共有センスアンプＳＳ／Ａ
は、ワード線と直交する方向に二等分され、２個のサブ
メモリセルブロックＳＭＢＬＫ０、ＳＭＢＬＫ１が形成
されている。これらサブメモリセルブロックＳＭＢＬＫ
０、ＳＭＢＬＫ１の相互間には、ワード線駆動回路ＷＬ
Ｄ及びラッチ回路ＬＴが配置されている。
【０１６５】図３８、図３９は、図３７の配線構成を概
略的に示している。サブメモリセルブロックＳＭＢＬＫ
０、ＳＭＢＬＫ１に配置されるワード線ＷＬは、隣接す
るもの同士が互いに交互にサブメモリセルブロックＳＭ
ＢＬＫ０、ＳＭＢＬＫ１の両側に配置されたワード線駆
動回路ＷＬＤに接続されている。
略的に示している。サブメモリセルブロックＳＭＢＬＫ
０、ＳＭＢＬＫ１に配置されるワード線ＷＬは、隣接す
るもの同士が互いに交互にサブメモリセルブロックＳＭ
ＢＬＫ０、ＳＭＢＬＫ１の両側に配置されたワード線駆
動回路ＷＬＤに接続されている。
【０１６６】例えば図３９に示すように、サブメモリセ
ルブロックＳＭＢＬＫ０のワード線ＷＬ００はワード線
駆動回路ＷＬＤｎ１に接続され、ワード線ＷＬ０４はワ
ード線駆動回路ＷＬＤｎ０に接続されている。以下、同
様にサブメモリセルブロックＳＭＢＬＫ０のワード線は
ワード線駆動回路ＷＬＤｎ０、ＷＬＤｎ１に交互に接続
される。また、サブメモリセルブロックＳＭＢＬＫ１の
ワード線ＷＬ１０はワード線駆動回路ＷＬＤｎ２に接続
され、ワード線ＷＬ１４はワード線駆動回路ＷＬＤｎ３
に接続されている。以下、同様にサブメモリセルブロッ
クＳＭＢＬＫ１のワード線はワード線駆動回路ＷＬＤｎ
２、ＷＬＤｎ３に交互に接続される。
ルブロックＳＭＢＬＫ０のワード線ＷＬ００はワード線
駆動回路ＷＬＤｎ１に接続され、ワード線ＷＬ０４はワ
ード線駆動回路ＷＬＤｎ０に接続されている。以下、同
様にサブメモリセルブロックＳＭＢＬＫ０のワード線は
ワード線駆動回路ＷＬＤｎ０、ＷＬＤｎ１に交互に接続
される。また、サブメモリセルブロックＳＭＢＬＫ１の
ワード線ＷＬ１０はワード線駆動回路ＷＬＤｎ２に接続
され、ワード線ＷＬ１４はワード線駆動回路ＷＬＤｎ３
に接続されている。以下、同様にサブメモリセルブロッ
クＳＭＢＬＫ１のワード線はワード線駆動回路ＷＬＤｎ
２、ＷＬＤｎ３に交互に接続される。
【０１６７】図３８においても第１の実施の形態と同様
に、例えば４層メタル配線構造が採用される。すなわ
ち、ビット線ＢＬは第１層メタル配線（Ｍ０）により構
成され、ワード線ＳＷＬはポリシリコンと、これにシャ
ントされた第２層メタル配線（Ｍ１）により構成され、
カラム選択線ＣＳＬや図示せぬデータ線等は第３層メタ
ル配線（Ｍ２）により構成され、デコーダ部ＲＤＣ０、
ＲＤＣ１に接続されたメインワード線ＭＷＬ、及び図示
せぬセンスアンプ活性化パルス信号、イコライズパルス
信号等を伝送する配線は第４層メタル配線（Ｍ３）によ
り構成されている。配線構成はこれに限定されるもので
はなく、例えば配線（Ｍ２、Ｍ３）を入替えて使用する
ことも可能である。
に、例えば４層メタル配線構造が採用される。すなわ
ち、ビット線ＢＬは第１層メタル配線（Ｍ０）により構
成され、ワード線ＳＷＬはポリシリコンと、これにシャ
ントされた第２層メタル配線（Ｍ１）により構成され、
カラム選択線ＣＳＬや図示せぬデータ線等は第３層メタ
ル配線（Ｍ２）により構成され、デコーダ部ＲＤＣ０、
ＲＤＣ１に接続されたメインワード線ＭＷＬ、及び図示
せぬセンスアンプ活性化パルス信号、イコライズパルス
信号等を伝送する配線は第４層メタル配線（Ｍ３）によ
り構成されている。配線構成はこれに限定されるもので
はなく、例えば配線（Ｍ２、Ｍ３）を入替えて使用する
ことも可能である。
【０１６８】図４０は、バンク内におけるサブメモリセ
ルブロックＳＭＢＬＫ０、ＳＭＢＬＫ１の相互間に配置
されたワード線駆動回路ＷＬＤｎ１、ＷＬＤｎ２、ラッ
チ回路ＬＴを示している。この場合、１個のラッチ回路
ＬＴにより、ワード線駆動回路ＷＬＤｎ１、ＷＬＤｎ２
の動作が制御される。回路動作は、図６に示す回路とほ
ぼ同様である。
ルブロックＳＭＢＬＫ０、ＳＭＢＬＫ１の相互間に配置
されたワード線駆動回路ＷＬＤｎ１、ＷＬＤｎ２、ラッ
チ回路ＬＴを示している。この場合、１個のラッチ回路
ＬＴにより、ワード線駆動回路ＷＬＤｎ１、ＷＬＤｎ２
の動作が制御される。回路動作は、図６に示す回路とほ
ぼ同様である。
【０１６９】図４１は、隣接するバンク相互間に配置さ
れたワード線駆動回路ＷＬＤとラッチ回路ＬＴを示して
いる。この回路構成は、図６と同様である。
れたワード線駆動回路ＷＬＤとラッチ回路ＬＴを示して
いる。この回路構成は、図６と同様である。
【０１７０】上記第２の実施の形態によっても第１の実
施の形態と同様の効果を得ることができる。
施の形態と同様の効果を得ることができる。
【０１７１】しかも、この実施の形態によればダブルエ
ンドワード線構成においてこの発明を有効に使用でき
る。
ンドワード線構成においてこの発明を有効に使用でき
る。
【０１７２】この発明は上記実施例に限定されるもので
はなく、発明の要旨を変えない範囲で種々変形実施可能
なことは勿論である。
はなく、発明の要旨を変えない範囲で種々変形実施可能
なことは勿論である。
【０１７３】
【発明の効果】以上、詳述したようにこの発明によれ
ば、チップ内に配置されるバンクの数がメモリセルアレ
イの分割数より多くなった場合においても、チップサイ
ズの増大を抑えることが可能なダイナミック型半導体記
憶装置を提供できる。
ば、チップ内に配置されるバンクの数がメモリセルアレ
イの分割数より多くなった場合においても、チップサイ
ズの増大を抑えることが可能なダイナミック型半導体記
憶装置を提供できる。
【０１７４】従来各バンクにそれぞれ配置されていたロ
ーデコーダ、ワード線駆動回路デコーダ、センスアンプ
デコーダ、イコライズ信号デコーダをチップ中央のデコ
ーダ部に集中して配置し、これらデコーダ部を各バンク
で共有している。このため、各バンク相互間にそれぞれ
デコーダを配置する必要がないため、デコーダが占める
面積を削減でき、チップサイズを小型化できる。
ーデコーダ、ワード線駆動回路デコーダ、センスアンプ
デコーダ、イコライズ信号デコーダをチップ中央のデコ
ーダ部に集中して配置し、これらデコーダ部を各バンク
で共有している。このため、各バンク相互間にそれぞれ
デコーダを配置する必要がないため、デコーダが占める
面積を削減でき、チップサイズを小型化できる。
【０１７５】また、多バンク構成のＤＲＡＭにおいて、
共有センスアンプ方式を使用できるため、チップサイズ
の縮小化が可能となる。
共有センスアンプ方式を使用できるため、チップサイズ
の縮小化が可能となる。
【０１７６】さらに、デコーダ部から出力され、各バン
クに供給される選択信号は、電源電圧レベルのパルス信
号であるため、消費電力を削減できるとともに、高速動
作が可能である。
クに供給される選択信号は、電源電圧レベルのパルス信
号であるため、消費電力を削減できるとともに、高速動
作が可能である。
【０１７７】しかも、各バンクにおいては、上記パルス
信号をラッチするラッチ回路を配置し、このラッチ回路
の出力信号により各回路の動作を制御しているため、確
実な動作が可能である。
信号をラッチするラッチ回路を配置し、このラッチ回路
の出力信号により各回路の動作を制御しているため、確
実な動作が可能である。
【０１７８】また、バンク毎にリダンダンシセルアレイ
Ｒ／Ｄを設けているため、多バンク構成においてフレキ
シブルリダンダンシを行うことができる。
Ｒ／Ｄを設けているため、多バンク構成においてフレキ
シブルリダンダンシを行うことができる。
【０１７９】しかも、アドレス比較回路において、不良
アドレス記憶部に記憶された不良アドレスと、入力され
たローアドレスを比較し、これらが一致した場合、リダ
ンダンシセルアレイを選択するとともに、バンクを非活
性としてメモリセルブロックの選択を禁止している。し
たがって、ローデコーダ部が各バンクから離れて配置さ
れた構成においても、チップサイズを増大することな
く、確実に不良ローをリダンダンシローに置き換えるこ
とができる。
アドレス記憶部に記憶された不良アドレスと、入力され
たローアドレスを比較し、これらが一致した場合、リダ
ンダンシセルアレイを選択するとともに、バンクを非活
性としてメモリセルブロックの選択を禁止している。し
たがって、ローデコーダ部が各バンクから離れて配置さ
れた構成においても、チップサイズを増大することな
く、確実に不良ローをリダンダンシローに置き換えるこ
とができる。
【図１】この発明の第１の実施の形態を示すものであ
り、半導体チップのレイアウトを示す平面図。
り、半導体チップのレイアウトを示す平面図。
【図２】図１の要部を示すものであり、バンクとローデ
コーダ部を示す構成図。
コーダ部を示す構成図。
【図３】図２の要部を示す構成図。
【図４】ローデコーダの構成を示す回路図。
【図５】図４の動作を示すタイミングチャート。
【図６】ワード線駆動回路とラッチ回路の一部を示す回
路図。
路図。
【図７】図６の動作を示すタイミングチャート。
【図８】ワード線駆動回路デコーダを示す回路図。
【図９】ワード線駆動電圧発生回路を示す回路図。
【図１０】図９の動作を示すタイミングチャート。
【図１１】センスアンプデコーダの構成を示す回路図。
【図１２】センスアンプデコーダの構成を示す回路図。
【図１３】センスアンプ活性化信号発生回路を示す回路
図。
図。
【図１４】共有センスアンプを示す回路図。
【図１５】センスアンプ活性化信号発生回路の動作を示
すタイミングチャート。
すタイミングチャート。
【図１６】センスアンプ活性化信号発生回路の動作を示
すタイミングチャート。
すタイミングチャート。
【図１７】イコライズ信号デコーダを示す回路図。
【図１８】ＥＱＬ、φＴ信号発生回路を示す回路図。
【図１９】イコライズ信号とタイミング信号を各センス
アンプに供給する配線の配置を示す構成図。
アンプに供給する配線の配置を示す構成図。
【図２０】共有センスアンプの構成を示す回路図。
【図２１】図１７、図１８、図２０に示す回路の動作を
説明するために示すタイミングチャート。
説明するために示すタイミングチャート。
【図２２】カラムアドレスの割付を説明するために示す
図。
図。
【図２３】ローアドレスの割付を説明するために示す
図。
図。
【図２４】ローアドレスのデコード方式を説明するため
に示す図。
に示す図。
【図２５】ローアドレスプリデコーダの構成を説明する
ために示す図。
ために示す図。
【図２６】図２６（ａ）は、バンク活性化信号発生回路
を示す回路図、図２６（ｂ）は、バンクプリチャージ信
号発生回路を示す回路図。
を示す回路図、図２６（ｂ）は、バンクプリチャージ信
号発生回路を示す回路図。
【図２７】ローアドレスプリデコーダの概略的な動作を
示すタイミングチャート。
示すタイミングチャート。
【図２８】不良アドレス記憶部の一部を示す回路図。
【図２９】不良アドレス記憶部の一部を示す回路図。
【図３０】図２９の動作を示すタイミングチャート。
【図３１】アドレス比較回路の一部を示す回路図。
【図３２】図３１の動作を示すタイミングチャート。
【図３３】リダンダンシワード線駆動回路の構成を示す
回路図。
回路図。
【図３４】リダンダンシセルアレイ用のイコライズ信号
発生回路を示す回路図。
発生回路を示す回路図。
【図３５】リダンダンシ用センスアンプ駆動回路を示す
回路図。
回路図。
【図３６】リダンダンシセルアレイ用センスアンプを示
す回路図。
す回路図。
【図３７】この発明の第２の実施の形態を示すものであ
り、半導体チップのレイアウトを示す平面図。
り、半導体チップのレイアウトを示す平面図。
【図３８】図３７の配線構成を概略的に示す平面図。
【図３９】図３８の要部を示すものであり、配線構成を
概略的に示す平面図。
概略的に示す平面図。
【図４０】バンク内におけるワード線駆動回路とラッチ
回路を示す回路図。
回路を示す回路図。
【図４１】バンク相互間におけるワード線駆動回路とラ
ッチ回路を示す回路図。
ッチ回路を示す回路図。
【図４２】従来のシンクロナスＤＲＡＭのバンク構成を
概略的に示す平面図。
概略的に示す平面図。
【図４３】従来のシンクロナスＤＲＡＭのバンク構成を
概略的に示す平面図。
概略的に示す平面図。
【図４４】従来のシンクロナスＤＲＡＭのバンク構成を
概略的に示す平面図。
概略的に示す平面図。
【図４５】パッケージのピンの割付を示す平面図。
【図４６】従来のシンクロナスＤＲＡＭのバンク構成を
概略的に示す平面図。
概略的に示す平面図。
【図４７】フレキシブルリダンダンシ方式を説明するた
めに示す図。
めに示す図。
１１…チップ、 １２…周辺回路、 ２１…デコーダ領域、 ２２、２５、２６、２７…配線群、 ２３…信号発生回路領域、 ２４…デコーダ領域、 ２８…ＤＱバッファ、 ２９…不良アドレス記憶部、 ３０…アドレス比較回路、 Ｍ０〜Ｍ３…セルアレイ、 ＢＫ０〜ＢＫ３…バンク、 ＣＤＣ…カラムデコーダ、 ＲＤＣ０、ＲＤＣ１…ローデコーダ部、 ＲＤＣ…ローデコーダ、 ＲＡＰＤ…ローアドレスプリデコーダ、 ＷＬＤ…ワード線駆動回路、 ＬＴ…ラッチ回路、 ＭＢＬＫ…メモリブロック、 ＳＳ／Ａ…共有センスアンプ、 ＢＡＣＴ…バンク活性化信号、 ＢＰＲＣＨ…バンクプリチャージ信号、 ＭＷＬｎ…メインワード線、 ＳＥＮＰｎ，ｎ＋１、ＳＥＰＰｎ，ｎ＋１…センスアン
プイネーブルパルス信号、 ＭＷＤＲＶｎｊ…メインワード線駆動パルス信号、 ＥＱＬＰｎ…イコライズパルス信号、 Ｒ／Ｄ…リダンダンシセルアレイ、 ＲＷＬＤ…リダンダンシワード線駆動回路、 ＲＳ／Ａ…リダンダンシセルアレイ専用のセンスアン
プ、 Ａ０Ｒ、／Ａ０Ｒ〜Ａ１５Ｒ、／Ａ１５Ｒ…ローアドレ
ス、 Ａ０Ｃ〜Ａ１１Ｃ…カラムアドレス。 ／ＲＳＰｂｌｋ…一致検出信号。
プイネーブルパルス信号、 ＭＷＤＲＶｎｊ…メインワード線駆動パルス信号、 ＥＱＬＰｎ…イコライズパルス信号、 Ｒ／Ｄ…リダンダンシセルアレイ、 ＲＷＬＤ…リダンダンシワード線駆動回路、 ＲＳ／Ａ…リダンダンシセルアレイ専用のセンスアン
プ、 Ａ０Ｒ、／Ａ０Ｒ〜Ａ１５Ｒ、／Ａ１５Ｒ…ローアドレ
ス、 Ａ０Ｃ〜Ａ１１Ｃ…カラムアドレス。 ／ＲＳＰｂｌｋ…一致検出信号。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｃ 11/34 ３７１Ｄ
Claims (12)
- 【請求項１】 複数のバンクを有し、半導体チップ内に
前記バンクの並び方向に配置された複数のセルアレイ
と、 前記各セルアレイの相互間に配置され、ローアドレスに
応じて前記各バンク内のワード線を選択するための選択
信号を出力する前記各バンクで共有されるデコーダ部
と、 前記各バンク相互間に配置され、バンク活性化信号に応
じて前記デコーダ部から出力される選択信号をラッチす
るラッチ回路と、 前記各バンク相互間に配置され、前記ラッチ回路にラッ
チされた選択信号に応じて各バンク内のワード線を駆動
するワード線駆動回路とを具備することを特徴とするダ
イナミック型半導体記憶装置。 - 【請求項２】 複数のバンクを有し、半導体チップ内に
前記バンクの並び方向に配置された複数のセルアレイ
と、 前記各セルアレイの相互間に配置され、ローアドレスに
応じて前記各バンク内のワード線の駆動電圧を生成する
ための選択信号を出力する前記各バンクで共有されるデ
コーダ部と、 前記各バンク相互間に配置され、各バンク内のワード線
を駆動するワード線駆動回路と、 前記各バンク相互間に配置され、バンク活性化信号に応
じて前記デコーダ部から出力される選択信号をラッチす
るラッチ回路と、 前記各バンク相互間に配置され、前記ラッチ回路にラッ
チされた選択信号に応じて前記ワード線を駆動するため
の駆動電圧を生成し、前記ワード線駆動回路に供給する
ワード線駆動電圧生成回路とを具備することを特徴とす
るダイナミック型半導体記憶装置。 - 【請求項３】 複数のバンクを有し、半導体チップ内に
前記バンクの並び方向に配置された複数のセルアレイ
と、 前記各バンクに設けられ、バンクの並び方向と直交方向
に配置された複数のメモリセルブロックと、 隣接する両メモリセルブロックの相互間に配置され、こ
れらメモリセルブロックから読み出された信号を検出す
る両メモリセルブロックに共有されるセンスアンプと、 前記各セルアレイの相互間に配置され、ローアドレスに
応じて前記各センスアンプを活性化するための選択信号
を出力する前記各バンクで共有されるデコーダ部と、 前記各バンク相互間に配置され、バンク活性化信号に応
じて前記ローデコーダから出力される選択信号をラッチ
するラッチ回路と、 前記各バンク相互間に配置され、前記ラッチ回路にラッ
チされた選択信号に応じて各センスアンプを活性化する
活性化回路とを具備することを特徴とするダイナミック
型半導体記憶装置。 - 【請求項４】 複数のバンクを有し、半導体チップ内に
前記バンクの並び方向に配置された複数のセルアレイ
と、 前記各バンクに設けられ、バンクの並び方向と直交方向
に配置された複数のメモリセルブロックと、 隣接する両メモリセルブロックの相互間に配置され、こ
れらメモリセルブロックから読み出された信号を検出す
る両メモリセルブロックに共有されるセンスアンプと、 このセンスアンプと前記メモリセルブロックのビット線
対とを接続するトランジスタ対と、 前記ビット線対の電位をイコライズするイコライズ回路
と、 前記各セルアレイの相互間に配置され、ローアドレスに
応じて前記トランジスタ対及びイコライズ回路を活性化
するための選択信号を出力する前記各バンクで共有され
るデコーダ部と、 前記各バンク相互間に配置され、バンク活性化信号に応
じて前記ローデコーダから出力される選択信号をラッチ
するラッチ回路と、 前記各バンク相互間に配置され、前記ラッチ回路にラッ
チされた選択信号に応じて前記トランジスタ対及びイコ
ライズ回路を駆動する駆動信号を生成する駆動回路とを
具備することを特徴とするダイナミック型半導体記憶装
置。 - 【請求項５】 前記選択信号は、パルス信号であること
を特徴とする請求項１乃至４に記載のダイナミック型半
導体記憶装置。 - 【請求項６】 前記選択信号は、電源電圧レベルである
ことを特徴とする請求項５に記載のダイナミック型半導
体記憶装置。 - 【請求項７】 前記各バンクは、バンクの並び方向と直
交方向に配置された複数のメモリセルブロックと、 隣接する両メモリセルブロックの相互間に配置され、こ
れらメモリセルブロックから読み出された信号を検出す
る両メモリセルブロックに共有されるセンスアンプとを
有することを特徴とする請求項１又は２に記載のダイナ
ミック型半導体記憶装置。 - 【請求項８】 前記各バンクに配置され、各メモリセル
ブロックの不良ローを救済するリダンダンシセルアレイ
と、 前記不良ローのアドレスを記憶する記憶回路と、 前記ローアドレスと前記記憶回路に記憶された不良ロー
のアドレスとを比較し、これらが一致した場合、一致信
号を出力するアドレス比較回路と、 前記アドレス比較回路から前記一致信号が出力された場
合、前記リダンダンシセルアレイを選択可能とするとと
もに、前記バンク活性化信号を非活性として前記メモリ
セルブロックの選択を禁止する回路とを有することを特
徴とする請求項３、４、７に記載のダイナミック型半導
体記憶装置。 - 【請求項９】 前記駆動回路から出力される駆動信号
は、前記メモリセルブロックのイコライズ回路に供給さ
れるとともに、このメモリセルブロックの両隣に位置す
るメモリセルブロックのトランジスタ対に供給されるこ
とを特徴とする請求項４記載のダイナミック型半導体記
憶装置。 - 【請求項１０】 前記各バンクの前記各メモリセルブロ
ックは、バンクの並び方向に第１、第２のサブメモリセ
ルブロックに分割され、これら第１、第２のサブメモリ
セルブロックの相互間に前記ラッチ回路及びワード線駆
動回路が配置されることを特徴とする請求項３、４、７
に記載のダイナミック型半導体記憶装置。 - 【請求項１１】 前記ワード線駆動回路は前記メモリセ
ルブロックのバンク並び方向両側に配置されることを特
徴とする請求項１０記載のダイナミック型半導体記憶装
置。 - 【請求項１２】 前記選択信号が伝送される第１の配線
と前記バンク活性化信号が伝送される第２の配線は互い
に直交して配置されることを特徴とする請求項１乃至４
に記載のダイナミック型半導体記憶装置。
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