JPH1154722A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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Abstract
アレイの分割数より多くなった場合、チップサイズの増
大を抑えることが困難であった。 【解決手段】ローデコーダ、ワード線駆動回路デコー
ダ、センスアンプデコーダ、イコライズ信号デコーダを
チップ11中央のデコーダ部RDC0、RDC1に集中して配置
し、これらデコーダ部RDC0、RDC1を各バンクBK0 〜BK7
で共有している。各バンクBK0 〜BK7 のメモリセルブロ
ックMBLKの相互間には共有センスアンプSS/Aが配置さ
れ、各バンクBK0 〜BK7 にはそれぞれリダンダンシセル
アレイR /D が配置されている。
Description
トDRAM(ダイナミック・ランダム・アクセス・メモ
リ)以降のシンクロナス(Synchronous )DRAM、ラ
ンバス(RambusDRAM、シンクリンク(SynchLink )
DRAM等の高速にデータを転送することが可能なDR
AMに適用され、独立に動作が可能な複数のバンクを有
するダイナミック型半導体記憶装置に関する。
されたのは16MビットのシンクロナスDRAMからで
ある。このシンクロナスDRAMは、図42に示すよう
に、チップCP内に2個の大きなメモリセルアレイM
0、M1が配置され、これらメモリセルアレイM0、M
1はそれぞれバンクBK0、BK1として割り付けられ
ている。各メモリセルアレイM0、M1の中央部には、
共有ローデコーダ(SRDC)とワード線駆動回路(W
LD)がそれぞれ配置され、これら共有ローデコーダと
ワード線駆動回路の両側に複数のメモリブロックMBL
Kが配置されている。各サブアレイMBLKの相互間に
は、隣り合うメモリブロックで共有される共有センスア
ンプ(SS/A)が配置されている。各メモリセルアレ
イM0、M1にはカラムデコーダ(CDC)がそれぞれ
設けられ、これらカラムデコーダの相互間には周辺回路
が配置されている。このような構成の場合、比較的容易
に各回路を配置できる。尚、以降の図において、図42
と同一部分には同一符号を付す。
トシンクロナスDRAMのバンク構成を示している。こ
のDRAMは4個のバンクBK0、BK1、BK2、B
K3を有している。この構成の場合、チップ内のメモリ
セルアレイが配置される領域を4等分し、これらの領域
に各バンクを設定している。このため、各メモリセルア
レイに自然にバンクを割り付けることができる。
RAMのバンク構成を示している。このDRAMでは、
メモリセルアレイの分割数より多い8バンク構成が標準
的になると考えられる。また、パッケージのピンの割付
は、図45に示すように、パッケージの長手方向両端部
の両側に入出力用のI/Oピンが例えば8ピンずつ配置
され、中央部両側にローアドレスストローブ/RAS、
カラムアドレスストローブ/CAS、ライトイネーブル
/WE等のコマンド、及びアドレスAddを入力するた
めのピンが配置されることが標準化されつつある。これ
に伴い、同一のバンクをチップの中央部に対して左右対
称に割り付けるようになっている。
メモリセルアレイが配置される領域は2等分され、チッ
プCPの中央部には長手方向に沿って周辺回路341が
配置されている。この周辺回路341の図示上側の領域
に左側から順にバンクBK0〜BK7が配置され、周辺
回路341の図示下側の領域に右側から順にバンクBK
0〜BK7が配置されている。この構成の場合、同一の
バンクのメモリブロックが周辺回路341に沿って隣接
して配置されていないため、共有ローデコーダを採用す
ることができない。このため、各バンクを独立にアクセ
ス可能とするため、各バンクの両側にはローデコーダR
DCとワード線駆動回路(図示せず)がそれぞれ配置さ
れている。したがって、隣接するバンクの相互間に2個
ずつローデコーダとワード線駆動回路を配置する必要が
あるため、これらを配置するための領域が大きくなると
いう問題を有している。
プの並び方向にバンクを割り付ける方法も考えられてい
る。この構成の場合、同一のバンクのメモリブロックが
周辺回路341に沿って隣接して配置されているため、
共有ローデコーダSRDCを使用できる。しかし、バン
クの境界において、共有センスアンプSS/Aを使用で
きないため、バンクの境界部(太線で示す)に各バンク
で使用される2個のセンスアンプS/Aそれぞれ配置し
なければならない。したがって、バンクの境界部のセン
スアンプ領域が大きくなり、バンクの並び方向にチップ
サイズが大きくなる。
けた場合、フレキシブルリダンダンシ方式による不良ロ
ーの救済効率が低下するという欠点を有している。ここ
で、フレキシブルリダンダンシ方式とは、複数のセルア
レイに対して、リダンダンシワード線を配置する方式で
ある。
られていない場合のセルアレイに対するフレキシブルリ
ダンダンシ方式を示しており、16Mビットのセルアレ
イを示している。このように、1Mビットのセルアレイ
CAが16個配列され、各セルアレイの相互間に共有セ
ンスアンプSS/Aが配置されている。また、カラムデ
コーダCDCの近傍には複数のリダンダンシワード線を
有するリダンダンシ専用のリダンダンシセルアレイR/
Dが配置されている。このリダンダンシセルアレイR/
Dの規模は、例えば128Kビット程度であり、このリ
ダンダンシセルアレイR/Dの両側にはセンスアンプS
/Aが配置されている。
て、リダンダンシセルアレイR/Dを配置することによ
り、16個のセルアレイのどのセルアレイに不良ワード
線がある場合においても、リダンダンシセルアレイR/
D内のリダンダンシワード線に置き換えることができ
る。このようにフレキシブルリダンダンシ方式の場合、
1Mビット単位毎にリダンダンシワード線を設けた場合
に比べて、トータルのリダンダンシワード線の数が等し
くても不良ワード線の救済能力が向上する。
シワード線を配置した場合と、16Mビット全体で16
本のワード線を配置した場合とでは、トータルのリダン
ダンシワード線の数は等しい。しかし、1Mビット単位
に1本のリダンダンシワード線を配置した場合、1Mビ
ット単位に複数の不良が発生すると、救済が不可能とな
るのに対して、16Mビット全体で16本のワード線を
配置した場合は、救済が可能である。
置した場合、各バンクを独立に動作可能とするために、
各バンクごとにリダンダンシセルアレイR/Dが配置さ
れていなければならない。すなわち、図46に示す構成
にフレキシブルリダンダンシ方式を採用する場合、図4
7(b)に示すように、1つのカラムデコーダで選択さ
れる16個のセルアレイについて、各バンクに対応した
4個のリダンダンシセルアレイR/Dを設ける必要があ
る。この構成の場合、トータルのリダンダンシワード線
の本数が図47(a)の場合と同様であっても、各リダ
ンダンシセルアレイR/Dの両側にセンスアンプが配置
されているため、センスアンプの領域が大きくなり、チ
ップサイズの増大が危惧される。
クの数がメモリセルアレイの分割数より多くなった場
合、共有ローデコーダや、共有センスアンプ、フレキシ
ブルリダンダンシ方式を有効に使用することが困難とな
り、チップサイズが増大することが予想される。
れたものであり、その目的とするところは、チップ内に
配置されるバンクの数がメモリセルアレイの分割数より
多くなった場合においても、チップサイズの増大を抑え
ることが可能なダイナミック型半導体記憶装置を提供す
ることである。
決するため、複数のバンクを有し、半導体チップ内に前
記バンクの並び方向に配置された複数のセルアレイと、
前記各セルアレイの相互間に配置され、ローアドレスに
応じて前記各バンク内のワード線を選択するための選択
信号を出力する前記各バンクで共有されるデコーダ部
と、前記各バンク相互間に配置され、バンク活性化信号
に応じて前記デコーダ部から出力される選択信号をラッ
チするラッチ回路と、前記各バンク相互間に配置され、
前記ラッチ回路にラッチされた選択信号に応じて各バン
ク内のワード線を駆動するワード線駆動回路とを具備し
ている。
半導体チップ内に前記バンクの並び方向に配置された複
数のセルアレイと、前記各セルアレイの相互間に配置さ
れ、ローアドレスに応じて前記各バンク内のワード線の
駆動電圧を生成するための選択信号を出力する前記各バ
ンクで共有されるデコーダ部と、前記各バンク相互間に
配置され、各バンク内のワード線を駆動するワード線駆
動回路と、前記各バンク相互間に配置され、バンク活性
化信号に応じて前記デコーダ部から出力される選択信号
をラッチするラッチ回路と、前記各バンク相互間に配置
され、前記ラッチ回路にラッチされた選択信号に応じて
前記ワード線を駆動するための駆動電圧を生成し、前記
ワード線駆動回路に供給するワード線駆動電圧生成回路
とを具備している。
し、半導体チップ内に前記バンクの並び方向に配置され
た複数のセルアレイと、前記各バンクに設けられ、バン
クの並び方向と直交方向に配置された複数のメモリセル
ブロックと、隣接する両メモリセルブロックの相互間に
配置され、これらメモリセルブロックから読み出された
信号を検出する両メモリセルブロックに共有されるセン
スアンプと、前記各セルアレイの相互間に配置され、ロ
ーアドレスに応じて前記各センスアンプを活性化するた
めの選択信号を出力する前記各バンクで共有されるデコ
ーダ部と、前記各バンク相互間に配置され、バンク活性
化信号に応じて前記ローデコーダから出力される選択信
号をラッチするラッチ回路と、前記各バンク相互間に配
置され、前記ラッチ回路にラッチされた選択信号に応じ
て各センスアンプを活性化する活性化回路とを具備して
いる。
半導体チップ内に前記バンクの並び方向に配置された複
数のセルアレイと、前記各バンクに設けられ、バンクの
並び方向と直交方向に配置された複数のメモリセルブロ
ックと、隣接する両メモリセルブロックの相互間に配置
され、これらメモリセルブロックから読み出された信号
を検出する両メモリセルブロックに共有されるセンスア
ンプと、このセンスアンプと前記メモリセルブロックの
ビット線対とを接続するトランジスタ対と、前記ビット
線対の電位をイコライズするイコライズ回路と、前記各
セルアレイの相互間に配置され、ローアドレスに応じて
前記トランジスタ対及びイコライズ回路を活性化するた
めの選択信号を出力する前記各バンクで共有されるデコ
ーダ部と、前記各バンク相互間に配置され、バンク活性
化信号に応じて前記ローデコーダから出力される選択信
号をラッチするラッチ回路と、前記各バンク相互間に配
置され、前記ラッチ回路にラッチされた選択信号に応じ
て前記トランジスタ対及びイコライズ回路を駆動する駆
動信号を生成する駆動回路とを具備している。
方向に配置された複数のメモリセルブロックと、隣接す
る両メモリセルブロックの相互間に配置され、これらメ
モリセルブロックから読み出された信号を検出する両メ
モリセルブロックに共有されるセンスアンプとを有して
いる。
不良ローを救済するリダンダンシセルアレイと、前記不
良ローのアドレスを記憶する記憶回路と、前記ローアド
レスと前記記憶回路に記憶された不良ローのアドレスと
を比較し、これらが一致した場合、一致信号を出力する
アドレス比較回路と、前記アドレス比較回路から前記一
致信号が出力された場合、前記リダンダンシセルアレイ
を選択可能とするとともに、前記バンク活性化信号を非
活性として前記メモリセルブロックの選択を禁止する回
路とを有している。
前記メモリセルブロックのイコライズ回路に供給される
とともに、このメモリセルブロックの両隣に位置するメ
モリセルブロックのトランジスタ対に供給される。
は、バンクの並び方向に第1、第2のサブメモリセルブ
ロックに分割され、これら第1、第2のサブメモリセル
ブロックの相互間に前記ラッチ回路及びワード線駆動回
路が配置されている。
ロックのバンク並び方向両側に配置されている。
記バンク活性化信号が伝送される第2の配線は互いに直
交して配置されている。
いて図面を参照して説明する。
すものであり、半導体チップのレイアウトを概略的に示
している。この例は図44と同様に、バンクがロー方向
に割り付けられている。この場合、単純にバンクを割り
付けると、前述したように、ローデコーダが共有でき
ず、各バンクの両端にそれぞれローデコーダを配置する
こととなり、チップサイズが増大する。そこで、この発
明では、ローデコーダを構成するデコード部とワード線
駆動回路とを分離し、ローデコーダをチップの中央部に
配置し、ワード線駆動回路を各バンクの両側に配置して
いる。
は4個のセルアレイM0、M1、M2、M3が配置さ
れ、各セルアレイM0〜M3にはそれぞれ4個のバンク
が割り付けられている。例えばセルアレイM0には、図
示左側から順にバンクBK0〜BK3が割り付けられ、
セルアレイM1には、図示右側から順にバンクBK0〜
BK3が割り付けられている。セルアレイM2には、図
示左側から順にバンクBK4〜BK7が割り付けられ、
セルアレイM3には、図示右側から順にバンクBK4〜
BK7が割り付けられている。各バンクのチップ中央側
にはカラムデコーダCDCが配置されている。バンクB
K0〜BK3の各カラムデコーダCDCとバンクBK4
〜BK7の各カラムデコーダCDCの相互間には、周辺
回路12が配置されている。
互間、及び前記セルアレイM2とセルアレイM3の相互
間には、それぞれローデコーダ部RDC0、RDC1が
配置されている。ローデコーダ部RDC0は、BK0〜
BK3で共有され、ローデコーダ部RDC1は、BK4
〜BK7で共有されている。ローデコーダ部RDC0、
RDC1はデコード部のみを有し、ワード線駆動回路W
LDは各バンクの両側に配置されている。これらワード
線駆動回路WLDは、後述するように、ローデコーダ部
RDC0、RDC1から出力される信号を保持するラッ
チ回路LTを有している。
クMBLK、及びリダンダンシセルアレイ(図1には図
示していない)を含み、各メモリブロックMBLKの相
互間には共有センスアンプSS/Aが配置されている。
路、バンク活性化信号BACTを発生するバンク活性化
信号発生回路、バンクプリチャージ信号BPRCHを発
生するバンクプリチャージ信号発生回路等を含んでい
る。
1)とローデコーダ部RDC0の構成を示している。そ
の他のバンクの構成もバンクBKbと殆ど同様である。
さらに、ローデコーダ部RDC1側の構成も図2と同様
である。図3は、図2に示すバンクBKbにおける1つ
のメモリブロック及びその周辺の構成を示している。
メモリブロックMBLKに対応してローデコーダRDC
が配置されている。各ローデコーダRDCはアドレス信
号に応じて複数のメインワード線MWLnの中から1本
を選択する。これらメインワード線MWLnは、各バン
クBK0〜BK3の各メモリブロック上に配置されてい
る。各メモリブロックMBLKには64本のメインワー
ド線、512本のワード線が配置されている。
ンクの共有センスアンプSS/Aに対応して、デコーダ
領域21が配置されている。これらデコーダ領域21に
は、後述するワード線駆動回路デコーダ、センスアンプ
デコーダ、イコライズ信号デコーダが配置される。前記
ワード線駆動回路デコーダは、複数のワード線駆動電圧
WDRVnbjを生成するためのメインワード線駆動パ
ルス信号MWDRVnjを生成する。前記センスアンプ
デコーダは、センスアンプを活性化するためのセンスア
ンプイネーブルパルス信号SENPn,n+1、SEP
Pn,n+1を生成する。前記イコライズ信号デコーダ
は、ビット線をイコライズするためのイコライズパルス
信号EQLPnを生成する。
され、これら配線群22は各バンクBK0〜BK3の各
共有センスアンプSS/A、及び信号発生回路領域23
上に配置されている。各デコーダから出力される前記メ
インワード線駆動パルス信号MWDRVnj、MWDR
Vn+1j、センスアンプイネーブルパルス信号SEN
Pn,n+1、SEPPn,n+1、イコライズパルス
信号EQLPnは配線群22を介して、共有センスアン
プSS/A、ワード線駆動電圧発生回路に供給される。
接続され、ビット線とセンスアンプとを接続したり、切
り離すためのアイソレーショントランジスタを制御する
ためのタイミング信号φTは、後述するようにイコライ
ズパルス信号EQLPnから生成される。
端部には、ローアドレスプリデコーダRAPDが配置さ
れ、このローアドレスプリデコーダRAPD、各デコー
ダ領域21、及び各ローデコーダRDC上には配線群2
6、27が配置されている。
は、前記周辺回路12から供給されるアドレス信号A3
R、/A3R〜A15R、/A15Rをプリデコードす
る。このデコード出力信号、及びアドレス信号A0R、
/A0R〜A2R、/A2R、メモリブロックを選択す
るローブロック選択信号RSLnは、配線群26を介し
て前記ローデコーダRDCやデコーダ領域21に設けら
れた各種デコーダに供給される。前記周辺回路12から
供給されるプリチャージ信号PRCH、センスアンプ活
性化信号SEN、SEPは、前記配線群27を介して前
記デコーダ領域21に設けられた各種デコーダに供給さ
れる。
らプリチャージ信号PRCH、Nチャネルトランジスタ
により構成されたセンスアンプを活性化するためのセン
スアンプ活性化信号SEN、Pチャネルトランジスタに
より構成されたセンスアンプを活性化するためのセンス
アンプ活性化信号SEPが供給されている。これらの信
号は、前記ローデコーダRDCやデコーダ領域21に設
けられた各種デコーダに供給される。
Kbにおいて、各メモリブロックMBLKのメインワー
ド線MWLn方向両側には、前記ワード線駆動回路WL
D及びラッチ回路LTが配置されている。これらラッチ
回路LTは前記メインワード線MWLnを介して前記ロ
ーデコーダ部RDC0から供給されるメインワード線選
択信号を保持し、前記ワード線駆動回路WLDは前記ラ
ッチ回路LTに記憶されたメインワード線選択信号に応
じて、対応する複数本のワード線WLを選択する。各メ
モリブロックMBLKは所謂ダブルエンドワード線方式
が採用され、ワード線WLはメモリブロックMBLKの
両端に配置されたワード線駆動回路WLDに、1本おき
に交互に接続されている。
LTの前記メインワード線MWLnと直交する方向の両
側には信号発生回路領域23が配置されている。各信号
発生回路領域23には、ワード線駆動電圧発生回路、セ
ンスアンプ駆動回路、イコライズ信号EQLとタイミン
グ信号φTを発生するEQL、φT信号発生回路が配置
されている。これらワード線駆動電圧発生回路、センス
アンプ駆動回路、EQL、φT信号発生回路は前記配線
群22を介して前記デコーダ領域21から出力されるメ
インワード線駆動パルス信号MWDRVnj、センスア
ンプイネーブルパルス信号SENPn,n+1、SEP
Pn,n+1、イコライズパルス信号EQLnに応じ
て、後述するワード線駆動電圧WDRVnbj、センス
アンプ活性化信号、イコライズ信号EQLn、タイミン
グ信号φTnを発生する。前記ワード線駆動電圧WDR
Vnbjは隣接する前記ワード線駆動回路WLDに供給
され、センスアンプ活性化信号、イコライズ信号EQL
n、タイミング信号φTnは隣接する共有センスアンプ
SS/Aに供給される。
K、及び共有センスアンプSS/A上には、複数のカラ
ム選択線CSLが配置され、これらカラム選択線CSL
は前記カラムデコーダCDCにより選択される。このカ
ラムデコーダCDCには周辺回路12からアドレス信号
が供給されている。各メモリブロックMBLK内には前
記カラム選択線CSLに沿ってビット線対BL、/BL
が配置され、これらビット線と前記ワード線WLの交点
にメモリセルが配置されている。
ト線対BL、/BLと直交する方向には、これらビット
線対BL、/BLに選択的に接続され、ビット線対B
L、/BLに読み出されたデータを伝送するデータ線D
Q、/DQが配置されている。さらにバンクBKb内に
は、前記データ線DQ、/DQと直交方向にメインデー
タ線MDQ、/MDQが配置されている。これらメイン
データ線MDQ、/MDQは前記データ線DQ、/DQ
に選択的に接続され、データ線DQ、/DQのデータは
DQバッファ28に伝送される。
両端部にはデコーダ領域24が配置されている。このデ
コーダ領域24には後述するカラムアドレスプリデコー
ダ、バンク選択信号発生回路が設けられている。
ンクBKb内の不良ワード線を救済するためのリダンダ
ンシセルアレイR/Dが設けられている。このリダンダ
ンシセルアレイR/Dのワード線方向両端部には、リダ
ンダンシワード線を駆動するためのリダンダンシワード
線駆動回路RWLDが配置され、カラム選択線方向両端
部には、リダンダンシセルアレイ専用のセンスアンプR
S/Aが配置されている。
ズからなる記憶素子を含み、不良ローアドレスを記憶し
ている。この不良アドレス記憶部29には、アドレス比
較回路30が接続されている。このアドレス比較回路3
0は前記周辺回路から供給されるローアドレスと不良ア
ドレス記憶部29に記憶されている不良ローアドレスと
を比較し、これらが一致した場合、前記リダンダンシワ
ード線駆動回路RWLDを介してリダンダンシセルアレ
イR/Dのワード線を活性化する。これとともに、メモ
リブロックMBLKを非選択とする。
ワード線駆動回路RWLD、信号発生回路領域23、ワ
ード線駆動回路WLD及びラッチ回路LTの上には配線
群25が配置されており、これら配線群25には、前記
周辺回路12よりバンク活性化信号BACT、及びバン
クプリチャージ信号BPRCHが供給されている。
BLは、例えばタングステンからなる第1層メタル配線
(M0)により形成され、メモリセルに接続されたワー
ド線WLは、ポリシリコンと、これにシャントされた第
2層メタル配線(M1)により構成され、データ線D
Q、/DQは第2層メタル配線(M1)により構成され
ている。また、カラム選択線CSL、メインデータ線M
DQ、/MDQ、配線群26、27は第3層メタル配線
(M2)により構成され、メインワード線MWLn、配
線群22は第4層メタル配線(M3)により構成されて
いる。第2乃至第4層メタル配線(M1、M2、M3)
は例えばアルミニウムである。配線構成は、これに限定
されるものではなく、例えば配線(M2、M3)を入替
えて使用することも可能である。
ーデコーダRDCの構成を示している。図4において、
電源Vccが供給される端子41aと接地間にはPチャネ
ルMOSトランジスタ(以下、PMOSトランジスタと
称す)41b、NチャネルMOSトランジスタ(NMO
Sトランジスタと称す)41c、41d、41eが直列
接続されている。前記PMOSトランジスタ41bのゲ
ートには前記プリチャージ信号PRCHが供給され、N
MOSトランジスタ41c、41dのゲートには、前記
ローアドレスプリデコーダRAPD出力される信号XA
i,XBjがそれぞれ供給される。前記nチャネルトラ
ンジスタ41eのゲートには、前記ローブロック選択信
号RSLnが供給されている。
Sトランジスタ41cの接続ノードN1は、ノア回路4
1fの一方入力端に接続されている。この接続ノードN
1とノア回路41fの他方入力端の相互間にはインバー
タ回路41g、41h、41iが直列接続されている。
電源Vccが供給される端子41jと前記接続ノードN1
の相互間にはPMOSトランジスタ41kの電流通路が
接続され、このトランジスタ41kのゲートは、前記イ
ンバータ回路41gと41hの接続ノードに接続されて
いる。前記インバータ回路41g、41hは遅延回路4
1lを構成し、PMOSトランジスタ41kはインバー
タ回路41gとともに、ラッチ回路を構成している。
ついて説明する。図5は、この実施の形態をシンクロナ
スDRAMでバンクを連続して活性化する場合を示して
いる。
対するコマンドが順次供給される。このコマンドは、例
えばクロック信号CLKに同期してチップ外部から供給
される/RAS、/CASのレベルにより設定される。
バンクBK0に対する活性化のコマンドBA0が供給さ
れる前の状態において、プリチャージ信号PRCHはロ
ーレベルとなっており、PMOSトランジスタ41bは
オンとなっている。このため、ノア回路41fの一方入
力端はハイレベル、他方入力端はローレベルとなってお
り、出力信号MWLnkはローレベルとなっている。
活性化するためのコマンドBA0が供給されると、プリ
チャージ信号PRCHがハイレベルとなり、PMOSト
ランジスタ41bがオフとなる。ローデコーダ部におい
て、各ローデコーダRDCは、バンクBK0に対するロ
ーブロック選択信号RSLnがハイレベルとなり、ロー
アドレスプリデコーダRAPDから出力される信号XA
i,XBjが共にハイレベルとなると、NMOSトラン
ジスタ41c、41d、41eが全てオンとなり、ノア
回路41fの一方入力端がローレベルとなる。この時、
ノア回路41fの他方入力端は遅延回路41lの作用に
よりローレベルに保持されているため、ノア回路41f
の出力端から出力される信号MWLnkは、ハイレベル
となる。この後、ノア回路41fの出力信号MWLnk
は、遅延回路41lに設定された遅延時間DTが経過す
るとローレベルとなる。
ダRAPDにより選択されたローデコーダRDCからメ
インワード線MWLnにパルス状の選択信号MWLnk
が出力される。つまり、メインワード線MWLnはバン
クを活性化している間中常時選択状態とはなっていず、
短時間だけ選択される。前記選択信号MWLnkのレベ
ルは電源電圧Vccである。
ためのコマンドBA1が供給されると、バンクBK1の
メインワード線が選択信号MWLmlに応じて選択され
る。前記バンクBK0に対するデータの読み出し動作
は、例えばバンクBK1の活性化の後、バンクBK0の
プリチャージ前に実行される。
1の境界部に設けられたワード線駆動回路WLDとラッ
チ回路LTの一部の回路構成を示している。バンクBK
0のワード線駆動回路WLD0において、インバータ回
路I00、I01、I02、I03を構成するPMOS
トランジスタ61a、61b、61c、61dのソース
には前記ワード線駆動電圧発生回路により発生されたワ
ード線駆動電圧WDRVnb0〜WDRVnb3がそれ
ぞれ供給されている。これらPMOSトランジスタ61
a、61b、61c、61dのドレインは、ワード線W
L00〜WL03に接続されるとともに、NMOSトラ
ンジスタ61e、61f、61g、61hのドレインに
それぞれ接続されている。これらNMOSトランジスタ
61e、61f、61g、61hのソースはそれぞれ接
地されている。前記ワード線WL00〜WL03にはN
MOSトランジスタ61i、61j、61k、61lの
ドレインが接続されている。これらNMOSトランジス
タ61i、61j、61k、61lのソースは接地さ
れ、ゲートには前記ワード線駆動電圧WDRVnb0〜
WDRVnb3と相補的なワード線駆動電圧/WDRV
nb0〜/WDRVnb3がそれぞれ供給されている。
前記ワード線WL00〜WL03の相互間には、ワード
線WL04〜WL07がそれぞれ配置されている。これ
らワード線WL04〜WL07はバンクBK0に設けら
れた図示せぬワード線駆動回路により駆動される。
おいて、インバータ回路I04とI05は直列接続され
ている。このインバータ回路I04の入力端と、インバ
ータ回路I05の出力端は前記インバータ回路I00〜
I03を構成するPMOSトランジスタ61a〜61
d、NMOSトランジスタ61e〜61hの各ゲートに
接続されている。また、PMOSトランジスタ61mの
ソースには電源電圧VPPが供給される。この電源電圧
VPPは電源電圧Vccを昇圧した電圧である。このPM
OSトランジスタ61mのゲートには、バンクプリチャ
ージ信号BPRCHbが供給され、ドレインは前記イン
バータ回路I04の入力端に接続されている。このPM
OSトランジスタ61mのドレインとインバータ回路I
04の入力端が接続される接続ノードN00と接地間に
は、NMOSトランジスタ61n、61oが直列接続さ
れる。NMOSトランジスタ61nのゲートにはバンク
活性化信号BACTbが供給され、NMOSトランジス
タ61oのゲートには前記メインワード線MWL0が接
続されている。
I04、I05のように、出力端に二重丸を記載した論
理回路は電源がVPPである。
LD1において、インバータ回路I10、I11、I1
2、I13を構成するPMOSトランジスタ62a、6
2b、62c、62dのソースには前記ワード線駆動電
圧発生回路により発生されたワード線駆動電圧WDRV
nb’0〜WDRVnb’3がそれぞれ供給されてい
る。これらPMOSトランジスタ62a、62b、62
c、62dのドレインは、ワード線WL10〜WL13
に接続されるとともに、NMOSトランジスタ62e、
62f、62g、62hのドレインにそれぞれ接続され
ている。これらNMOSトランジスタ62e、62f、
62g、62hのソースはそれぞれ接地されている。前
記ワード線WL10〜WL13にはNMOSトランジス
タ62i、62j、62k、62lのドレインが接続さ
れている。これらNMOSトランジスタ62i、62
j、62k、62lのソースは接地され、ゲートには前
記ワード線駆動電圧WDRVnb’0〜WDRVnb’
3と相補的なワード線駆動電圧/WDRVnb’0〜/
WDRVnb’3がそれぞれ供給されている。前記ワー
ド線WL10〜WL13の相互間には、ワード線WL1
4〜WL17がそれぞれ配置されている。これらワード
線WL14〜WL17はバンクBK1に設けられた図示
せぬワード線駆動回路により駆動される。
おいて、インバータ回路I14とI15は直列接続され
ている。このインバータ回路I14の入力端と、インバ
ータ回路I15の出力端は前記インバータ回路I10〜
I13を構成するPMOSトランジスタ62a〜62
d、NMOSトランジスタ62e〜62hの各ゲートに
接続されている。また、PMOSトランジスタ62mの
ソースには電源電圧VPPが供給されている。このPM
OSトランジスタ62mのゲートには、バンクプリチャ
ージ信号BPRCHb’が供給され、ドレインは前記イ
ンバータ回路I14の入力端に接続されている。このP
MOSトランジスタ62mのドレインとインバータ回路
I14の入力端が接続される接続ノードN10と接地間
には、NMOSトランジスタ62n、62oが直列接続
される。NMOSトランジスタ62nのゲートにはバン
ク活性化信号BACTb’が供給され、NMOSトラン
ジスタ62oのゲートには前記メインワード線MWL0
が接続されている。
ド線駆動回路とラッチ回路の動作について説明する。ク
ロック信号CLKに同期して、例えばバンクBK0を活
性化するためのコマンドBA0が供給されると、前述し
たように、ローデコーダRDCは、プリチャージ信号P
RCH、アドレス信号XAi、XBjに応じてメインワ
ード線MWLnk(この場合、MWL0)が選択され
る。
Hbはハイレベル、BPRCHb’はローレベルである
ため、PMOSトランジスタ61mはオフ、PMOSト
ランジスタ62mはオンであり、バンク活性化信号BA
CTbはハイレベル、BACTb’はローレベルである
ため、NMOSトランジスタ61n、61oがオンとな
り、接続ノードN00がローレベルとなる。このため、
ラッチ回路LT0は反転し、インバータ回路I05の出
力端がローレベルとなる。また、NMOSトランジスタ
62nはオフ状態のままであるため、接続ノードN10
はハイレベルに保持される。
レベルとなると、インバータ回路I00〜I03を構成
するPMOSトランジスタ61a〜61dがオンとな
る。この時、ワード線駆動電圧発生回路によりワード線
駆動電圧WDRVnbj(j=0〜3)のうちの1つが
ハイレベルとなっており、このワード線駆動電圧WDR
Vnbjがオン状態のPMOSトランジスタ61a〜6
1dを介してワード線に供給される。したがって、1つ
のメモリブロック内において、1つのワード線が選択さ
れる。
択され、これらワード線及びビット線により選択された
メモリセルに対してデータの読み出しが実行される。続
いて、バンクBK1に対して同様の動作が行われた後、
バンクBK0に対するプリチャージのコマンドBP0が
制御部に供給されると、バンクプリチャージ信号BPR
CHbがローレベルとなる。すると、PMPSトランジ
スタ61mがオンとなり、ラッチ回路LT0が反転し、
インバータ回路I05のハイレベルとなる。このため、
PMOSトランジスタ61a〜61dがオフとなり、ワ
ード線が非選択状態となる。これとともに、ワード線駆
動電圧発生回路によ発生されるワード線駆動電圧WDR
Vnbj(j=0〜3)がローレベル、/WDRVnb
j(j=0〜3)がハイレベルとされる。このため、N
MOSトランジスタ61i〜61lがオンとされ、ワー
ド線の電位が放電される。
メインワード線駆動パルス信号MWDRVnjを生成す
るワード線駆動回路デコーダ81を示している。図8に
おいて、電源Vccが供給される端子81aと接地間には
PMOSトランジスタ81b、NMOSトランジスタ8
1c、81d、81e、81fが直列接続されている。
前記PMOSトランジスタ81bのゲートには前記プリ
チャージ信号PRCHが供給され、NMOSトランジス
タ81c〜81gのゲートには、アドレス信号A0R、
A1R、A2R、がそれぞれ供給される。前記nチャネ
ルトランジスタ81fのゲートには、前記ローブロック
選択信号RSLnが供給されている。
Sトランジスタ81cの接続ノードN8は、ノア回路8
1gの一方入力端に接続されている。この接続ノードN
8とノア回路81gの他方入力端の相互間にはインバー
タ回路81h、81i、81jが直列接続されている。
電源Vccが供給される端子81kと前記接続ノードN8
の相互間にはPMOSトランジスタ81lの電流通路が
接続され、このトランジスタ81lのゲートは、前記イ
ンバータ回路81hと81iの接続ノードに接続されて
いる。前記インバータ回路81h、81iは遅延回路8
1mを構成し、PMOSトランジスタ81lはインバー
タ回路81hとともに、ラッチ回路を構成している。
られたワード線駆動電圧発生回路91の構成を示してい
る。
回路I91とI92は直列接続されている。これらイン
バータ回路I91、I92は電源電圧VPPレベルの信
号を出力する。端子91aには電源電圧VPPが供給さ
れる。この端子91aと前記インバータ回路I91の出
力端に接続された接続ノードN91との間にはPMOS
トランジスタ91bが接続されている。このPMOSト
ランジスタ91bのゲートには、バンクプリチャージ信
号BPRCHbjが供給されている。前記接続ノードN
91と接地間には、NMOSトランジスタ91c、91
dが直列接続されている。NMOSトランジスタ91c
のゲートにはバンク活性化信号BACTbjが供給さ
れ、NMOSトランジスタ91dのゲートには前記メイ
ンワード線駆動パルス信号MWDRVnjが供給されて
いる。
接地間にはインバータ回路I93を構成するPMOSト
ランジスタ91f、NMOSトランジスタ91gが直列
接続されている。これらトランジスタ91f、91gの
ゲートは前記接続ノードN91に接続されている。ま
た、トランジスタ91f、91gの接続ノードからはワ
ード線駆動電圧WDRVnbjが出力されるとともに、
インバータ回路I94を介してワード線駆動電圧/WD
RVnbjが出力される。
線駆動回路デコーダ81と図9に示すワード線駆動電圧
発生回路91の動作について説明する。
前述したローデコーダとほぼ同様である。すなわち、ク
ロック信号CLKに同期して各バンクに対するコマンド
が順次供給される。例えばバンクBK0を活性化するコ
マンドBA0が供給される前の状態において、プリチャ
ージ信号PRCHはローレベルとなっており、PMOS
トランジスタ81bはオンとなっている。このため、ノ
ア回路81gの一方入力端はハイレベル、他方入力端は
ローレベルとなっており、出力信号MWDRVnjはロ
ーレベルとなっている。
活性化するためのコマンドBA0が供給されると、プリ
チャージ信号PRCHがハイレベルとなり、PMOSト
ランジスタ81bがオフとなる。ローブロック選択信号
RSLnがハイレベルとなり、アドレス信号A0R、A
1R、A2Rが共にハイレベルとなると、NMOSトラ
ンジスタ81c、81d、81e、81fが全てオンと
なり、ノア回路81gの一方入力端がローレベルとな
る。この時、ノア回路81gの他方入力端は遅延回路8
1mの作用によりローレベルに保持されているため、ノ
ア回路81gの出力端から出力されるメインワード線駆
動パルス信号MWDRVnjは、ハイレベルとなる。こ
の後、ノア回路81gから出力されるメインワード線駆
動パルス信号MWDRVnjは、遅延回路81mに設定
された遅延時間DTが経過するとローレベルとなる。
インワード線駆動パルス信号MWDRVnjが出力さ
れ、このメインワード線駆動パルス信号MWDRVnj
は前記配線群22を介して、各バンクのワード線駆動電
圧発生回路に供給される。このメインワード線駆動パル
ス信号MWDRVnjは、バンクを活性化している間中
常時発生されていず、メインワード線MWLと同様に、
短時間だけ発生される。前記メインワード線駆動パルス
信号MWDRVnjのレベルは電源電圧Vccである。
バンクを活性化するためのコマンドBA0が供給される
以前は、バンク活性化信号BACTbj、及びメインワ
ード線駆動パルス信号MWDRVnjがそれぞれローレ
ベル、バンクプリチャージ信号BPRCHbjがハイレ
ベルとなっている。このため、NMOSトランジスタ9
1c、91dがオフ、PMOSトランジスタ91bがオ
ンとなっており、ラッチ回路を構成するインバータ回路
I91の出力信号はハイレベルとなっている。したがっ
て、インバータ回路I93を構成するPMOSトランジ
スタ91fはオフ、NMOSトランジスタ91gはオン
となり、ワード線駆動電圧MWDRVnjはローレベ
ル、/MWDRVnjはハイレベルとなっている。
されると、バンク活性化信号BACTbj、及びメイン
ワード線駆動パルス信号MWDRVnjがそれぞれがハ
イレベル、バンクプリチャージ信号BPRCHbjがロ
ーレベルとなる。このため、NMOSトランジスタ91
c、91dがオン、PMOSトランジスタ91bがオフ
となり、ラッチ回路を構成するインバータ回路I91の
出力信号はローレベルとなる。したがって、インバータ
回路I93を構成するPMOSトランジスタ91fはオ
ン、NMOSトランジスタ91gはオフとなり、ワード
線駆動電圧MWDRVnjはハイレベル、/MWDRV
njはローレベルとなる。このワード線駆動電圧MWD
RVnjは電源電圧VPPレベルである。この状態は、
バンクをプリチャージするためのコマンドBP0が供給
されるまで保持される。
成されたセンスアンプを選択するためのセンスアンプデ
コーダ110の構成を示し、図12は、MOSトランジ
スタにより構成されたセンスアンプを選択するためのセ
ンスアンプデコーダ120の構成を示している。
子111aと接地間にはPMOSトランジスタ111
b、NMOSトランジスタ111c、111dが直列接
続され、前記NMOSトランジスタ111cにはNMO
Sトランジスタ111eが並列接続されている。前記P
MOSトランジスタ111bのゲートには前記プリチャ
ージ信号PRCHが供給され、NMOSトランジスタ1
11dのゲートには、センスアンプイネーブル信号SE
Nが供給されている。NMOSトランジスタ111cの
ゲートには、前記ローブロック選択信号RSLnが供給
され、NMOSトランジスタ111eのゲートには、前
記ローブロック選択信号RSLnと隣接するローブロッ
クを選択するためのローブロック選択信号RSLn+1
が供給されている。
OSトランジスタ111cの接続ノードN11は、ノア
回路111fの一方入力端に接続されている。この接続
ノードN11とノア回路111fの他方入力端の相互間
にはインバータ回路111g、111h、111iが直
列接続されている。電源Vccが供給される端子111j
と前記接続ノードN11の相互間にはPMOSトランジ
スタ111kの電流通路が接続され、このトランジスタ
111kのゲートは、前記インバータ回路111gと1
11hの接続ノードに接続されている。前記インバータ
回路111g、111hは遅延回路111lを構成し、
PMOSトランジスタ111kはインバータ回路111
gとともに、ラッチ回路を構成している。前記ノア回路
111fの出力端からセンスアンプイネーブルパルス信
号SENPn,n+1が出力される。このセンスアンプ
イネーブルパルス信号SENPn,n+1は前記配線群
22を介して各バンクに伝達される。
り、異なる部分についてのみ説明する。図12におい
て、図11と異なるのは、NMOSトランジスタ121
cのゲートにセンスアンプイネーブル信号SEPが供給
され、NMOSトランジスタ121dのゲートにローブ
ロック選択信号RSLnが供給される点である。ノア回
路121fの出力端からはセンスアンプイネーブルパル
ス信号SEPPn,n+1が出力される。これらセンス
アンプイネーブルパルス信号SENPn,n+1、SE
PPn,n+1は前記配線群22を介して各バンクに伝
達される。
号SENPn,n+1、SEPPn,n+1は、n番目
のメモリブロックとn+1番目のメモリブロックの間に
位置するセンスアンプに供給されることを意味してい
る。
スアンプデコーダ110、120の動作について説明す
る。センスアンプデコーダ120の動作は、センスアン
プデコーダ110と殆ど同一であるため、センスアンプ
デコーダ110を中心に説明する。
対するコマンドが順次供給される。バンクBK0を活性
化するためのコマンドBA0が供給される前の状態にお
いて、プリチャージ信号PRCHはローレベルとなって
おり、PMOSトランジスタ111bはオンとなってい
る。このため、ノア回路111fの一方入力端はハイレ
ベル、他方入力端はローレベルとなっており、ノア回路
111fから出力されるセンスアンプイネーブルパルス
信号SENPn,n+1はローレベルとなっている。
活性化するためのコマンドBA0が供給されると、プリ
チャージ信号PRCHがハイレベルとなり、PMOSト
ランジスタ111bがオフとなる。これとともに、ロー
ブロック選択信号RSLn、又はRSLn+1がハイレ
ベルとなり、センスアンプイネーブル信号SENがハイ
レベルとなると、NMOSトランジスタ111c、又は
111d、及びNMOSトランジスタ111eがオンと
なり、ノア回路111fの一方入力端がローレベルとな
る。この時、ノア回路111fの他方入力端は遅延回路
111lの作用によりローレベルに保持されているた
め、ノア回路111fの出力端から出力される信号SE
NPn,n+1は、ハイレベルとなる。この後、ノア回
路111fの出力信号SENPn,n+1は、遅延回路
111lに設定された遅延時間DTが経過するとローレ
ベルとなる。
10からセンスアンプイネーブルパルス信号SENP
n,n+1が出力される。センスアンプデコーダ120
から出力されるセンスアンプイネーブルパルス信号SE
PPn,n+1は、センスアンプイネーブル信号SEP
に応じて、パルス信号SENPn,n+1より若干遅れ
て出力される。センスアンプイネーブルパルス信号SE
NPn,n+1、SEPPn,n+1は、バンクを活性
化している間中常時出力されてはいず、短時間だけ選択
される。この信号のレベルは電源電圧Vccである。
ためのコマンドBA1が供給されると、バンクBK1の
メインワード線が選択信号MWLmlに応じて選択され
る。前記バンクBK0に対するデータの読み出し動作
は、例えばバンクBK1の活性化後、バンクBK0のプ
リチャージ前に実行される。
3に設けられるセンスアンプ活性化信号発生回路130
を示している。この回路は、NMOSセンスアンプ側の
センスアンプ活性化信号発生回路131と、PMOSセ
ンスアンプ側のセンスアンプ活性化信号発生回路132
と、これら信号発生回路131、132の出力電圧をイ
コライズするイコライズ回路133とから構成されてい
る。
おいて、端子131aには電源電圧Vccが供給される。
この端子131aと接地間には、PMOSトランジスタ
131b、NMOSトランジスタ131c、131dが
直列接続されている。PMOSトランジスタ131bの
ゲートにはバンクプリチャージ信号BPRCHbが供給
され、NMOSトランジスタ131cのゲートにはバン
ク活性化信号BACTbが供給され、NMOSトランジ
スタ131dのゲートには前記配線群22を介してセン
スアンプイネーブルパルス信号SENPn,n+1が供
給されている。
OSトランジスタ131cの接続ノードN131にはイ
ンバータ回路131eの出力端とインバータ回路131
fの入力端が接続されている。前記インバータ回路13
1eの入力端とインバータ回路131fの出力端はNM
OSトランジスタ131gのゲートに接続されている。
このNMOSトランジスタ131gのソースは接地さ
れ、ドレインからセンスアンプ活性化信号/SANn,
n+1bが出力される。前記インバータ回路131e、
131fはラッチ回路131hを構成している。
32において、端子132aには電源電圧Vccが供給さ
れる。この端子132aと接地間には、PMOSトラン
ジスタ132b、NMOSトランジスタ132c、13
2dが直列接続されている。PMOSトランジスタ13
2bのゲートにはバンクプリチャージ信号BPRCHb
が供給され、NMOSトランジスタ132cのゲートに
はバンク活性化信号BACTbが供給され、NMOSト
ランジスタ132dのゲートには前記配線群22を介し
てセンスアンプイネーブルパルス信号SEPPn,n+
1が供給されている。
OSトランジスタ132cの接続ノードN132は、イ
ンバータ回路132eの入力端に接続されている。この
インバータ回路132eの出力端はインバータ回路13
2fの入力端に接続され、このインバータ回路132f
の出力端は前記接続ノードN132に接続されている。
この接続ノードN132はPMOSトランジスタ132
gのゲートに接続されている。このPMOSトランジス
タ132gのソースには電圧VBLHが供給され、ドレ
インからセンスアンプ活性化信号SAPn,n+1bが
出力される。前記インバータ回路132e、132fは
ラッチ回路132hを構成している。
ライズ信号EQLnb、EQLn+1bはアンド回路1
33aの入力端に供給される。このアンド回路133a
の出力端はNMOSトランジスタ133b、133c、
133dのゲートに接続されている。NMOSトランジ
スタ133dの電流通路は前記NMOSトランジスタ1
31gのドレインとPMOSトランジスタ132gのド
レインの相互間に接続されている。前記NMOSトラン
ジスタ133bの電流通路の一端は前記NMOSトラン
ジスタ131gのドレインに接続され、他端には前記電
圧VBLが供給されている。前記NMOSトランジスタ
133cの電流通路の一端は前記PMOSトランジスタ
132gのドレインに接続され、他端には前記電圧VB
Lが供給されている。
を示しており、図13と同一部分には同一符号を付す。
前記センスアンプ活性化信号発生回路131から出力さ
れるセンスアンプ活性化信号/SANn,n+1bは、
NMOSトランジスタにより構成された複数のセンスア
ンプ141に供給され、前記センスアンプ活性化信号発
生回路132から出力されるセンスアンプ活性化信号/
SAPn,n+1bは、PMOSトランジスタにより構
成された複数のセンスアンプ142に供給される。
/BL1〜BL1023、/BL1023にはビット線対と前記
センスアンプを接続したり切り離すアイソレーショント
ランジスタ143、各ビット線対をイコライズするイコ
ライズ回路144が接続されている。また、ビット線と
ワード線の交点にはメモリセルMCが接続されている。
前記アイソレーショントランジスタ143を活性化する
信号φT、及びイコライズ回路144を活性化するイコ
ライズ信号EQLの生成については後述する。次に、図
15、図16を参照して図13に示すセンスアンプ活性
化信号発生回路130の動作について説明する。
クがプリチャージされ、ラッチ回路131hが接続され
たノードN131、及びラッチ回路132hが接続され
たノードN132は共にハイレベルとなっている。この
ため、ラッチ回路131hの出力端に接続されたNMO
Sトランジスタ131g、及びラッチ回路132hの出
力端に接続されたPMOSトランジスタ132gは共に
オフとなっている。この時、イコライズ信号EQLn
b、EQLn+1bは共にハイレベルとなっており、イ
コライズ回路133が活性化されている。このため、セ
ンスアンプ活性化信号/SANn,n+1b、SAP
n,n+1bは共にVBLH/2(例えばVcc/2)と
されている。
ク活性化信号BACTbがハイレベルとなり、図11、
図12に示すセンスアンプデコーダ110、120から
センスアンプイネーブルパルス信号SENPn,n+
1、SENPn,n+1が供給され、イコライズ信号E
QLnbがローレベルとなると、NMOSトランジスタ
131c、131d、132c、132dがオンするた
め、前記ノードN131、N132が共にローレベルと
なる。このため、ラッチ回路131h、132hの保持
データが反転し、NMOSトランジスタ131g、PM
OSトランジスタ132gが共にオンとなる。したがっ
て、センスアンプ活性化信号発生回路131から出力さ
れるセンスアンプ活性化信号/SANn,n+1bはロ
ーレベル(接地電位:GND)、センスアンプ活性化信
号発生回路132から出力されるセンスアンプ活性化信
号SAPn,n+1bはハイレベル(VBLH:例えば
Vcc)となる。これらセンスアンプ活性化信号/SAN
n,n+1b、SAPn,n+1bは、それぞれNMO
Sトランジスタからなるセンスアンプ141、PMOS
トランジスタからなるセンスアンプ142に供給され
る。
配置されたイコライズ信号デコーダ170を示してい
る。電源Vccが供給される端子171aと接地間にはP
MOSトランジスタ171b、NMOSトランジスタ1
71cが直列接続されている。前記PMOSトランジス
タ171bのゲートには前記プリチャージ信号PRCH
が供給され、NMOSトランジスタ171cのゲートに
は、前記ローブロック選択信号RSLnが供給されてい
る。
OSトランジスタ171cの接続ノードN171は、ノ
ア回路171dの一方入力端に接続されている。この接
続ノードN171とノア回路171dの他方入力端との
間にはインバータ回路171e、171f、171gが
直列接続されている。電源Vccが供給される端子171
hと前記接続ノードN171の相互間にはPMOSトラ
ンジスタ171iの電流通路が接続され、このトランジ
スタ171iのゲートは、前記インバータ回路171e
と171fの接続ノードに接続されている。前記インバ
ータ回路171e、171fは遅延回路171jを構成
し、PMOSトランジスタ171iはインバータ回路1
71eとともに、ラッチ回路を構成している。前記ノア
回路171dの出力端からイコライズパルス信号EQL
Pnが出力される。このイコライズパルス信号EQLP
nは前記配線群22を介して各バンクに伝達される。
信号EQLnbとタイミング信号φTを発生するEQ
L、φT信号発生回路180を示している。イコライズ
信号EQLnbとタイミング信号φTは前記イコライズ
パルス信号EQLPnに基づいて発生される。
て、端子182aには電源電圧Vccから昇圧された電圧
VPPが供給される。この端子182aと接地間には、
PMOSトランジスタ182b、NMOSトランジスタ
182c、182dが直列接続されている。PMOSト
ランジスタ182bのゲートにはバンクプリチャージ信
号BPRCHbが供給され、NMOSトランジスタ18
2cのゲートにはバンク活性化信号BACTbが供給さ
れ、NMOSトランジスタ182dのゲートには前記配
線群22を介してイコライズパルス信号EQLPnが供
給されている。
OSトランジスタ182cの接続ノードN182は、イ
ンバータ回路182eの入力端に接続されている。この
インバータ回路182eの出力端はインバータ回路18
2fの入力端に接続され、このインバータ回路182f
の出力端は前記接続ノードN182に接続されている。
これらインバータ回路182e、182fはラッチ回路
182gを構成している。前記接続ノードN182に
は、直列接続されたインバータ回路182h、182i
が接続され、インバータ回路182iの出力端からイコ
ライズ信号EQLn、φTn−1、φTn+1が出力さ
れる。前記インバータ回路182e、182f、182
h、182iは電源電圧Vccから昇圧された電圧VPP
により駆動される。
タイミング信号φTを各メモリブロックの相互間に位置
するセンスアンプに供給する配線の配置を示している。
この配線は各メモリブロックに対して同一であるため、
3つのメモリブロックn、n+1、n+2について説明
する。
n−1とメモリブロックMBLKnとの間、メモリブロ
ックMBLKnとメモリブロックMBLKn+1との
間、及びメモリブロックMBLKn+1とメモリブロッ
クMBLKn+2との間には、共有センスアンプSS/
Aを構成する複数のセンスアンプS/An−1,n、S
/An,n+1、S/An+1,n+2がそれぞれ配置
されている。各センスアンプには、隣接するメモリブロ
ック内のビット線対BL、/BLが接続されている。
MBLKn内の各ビット線対に接続されたイコライズ回
路に供給され、このイコライズ信号EQLnと同一の信
号からなるタイミング信号φTn−1、φTn+1は、
メモリブロックMBLKn−1とメモリブロックMBL
Kn+1内のビット線対に接続されたアイソレーション
トランジスタに供給される。
リブロックMBLKn+1内の各ビット線対に接続され
たイコライズ回路に供給され、このイコライズ信号EQ
Ln+1と同一の信号からなるタイミング信号φTn、
φTn+2は、メモリブロックMBLKnとメモリブロ
ックMBLKn+2内のビット線対に接続されたアイソ
レーショントランジスタに供給される。
n+1とメモリブロックMBLKn、MBLKn+1を
示している。メモリブロックMBLKnのイコライズ回
路201にはイコライズ信号EQLnが供給され、1対
のアイソレーショントランジスタ202にはタイミング
信号φTnが供給されている。また、メモリブロックn
+1のイコライズ回路203にはイコライズ信号EQL
n+1が供給され、1対のアイソレーショントランジス
タ204にはタイミング信号φTn+1が供給されてい
る。尚、205はセンスアンプとデータ線DQ、/DQ
とを接続する1対のトランジスタを示している。このト
ランジスタ205はカラム選択信号CSLにより駆動さ
れる。
0、EQl、φT信号発生回路180の動作を示してい
る。バンクBK0を活性化するコマンドに応じてプリチ
ャージ信号PRCH、及びブロック選択信号RSLnが
ハイレベルとなると、イコライズ信号デコーダ170か
らイコライズパルス信号EQLPnが発生される。この
パルス信号EQLPnは配線群22を介してEQl、φ
T信号発生回路180に供給される。
択時、ラッチ回路182gがハイレベルをラッチしてお
り、インバータ回路182iから出力されるイコライズ
信号EQLn、及びタイミング信号φTn−1、φTn
+1は共にハイレベルとなっている。このため、イコラ
イズ信号EQLnが供給されるメモリブロックのイコラ
イズ回路はビット線をイコライズし、このメモリブロッ
クの両隣に位置するメモリブロックのアイソレーション
トランジスタはオンとなり、センスアンプとビット線と
を接続する。
号BPRCHbがハイレベル、バンク活性化信号BAC
Tbがハイレベルとなり、イコライズ信号デコーダ17
0からイコライズパルス信号EQLPnが供給される
と、PMOSトランジスタ182bがオフ、NMOSト
ランジスタ182c、182dがオンとなる。このた
め、ラッチ回路182gの出力はローレベルに反転し、
インバータ回路182iから出力されるイコライズ信号
EQLn、及びタイミング信号φTn−1、φTn+1
は共にローレベルとなる。したがって、イコライズ信号
EQLnが供給されるメモリブロックのイコライズ回路
はビット線のイコライズを停止し、このメモリブロック
の両隣に位置するメモリブロックのアイソレーショント
ランジスタはオフとなり、センスアンプとビット線とを
切り離す。
るイコライズ回路を有するメモリブロックの両隣に位置
するメモリブロックのアイソレーショントランジスタに
イコライズ信号と同一のタイミング信号を供給してい
る。したがって、イコライズ回路の動作とアイソレーシ
ョントランジスタの動作とを連動できるため、共有セン
スアンプ構成において、イコライズ回路とアイソレーシ
ョントランジスタとを容易且つ確実に制御できる。
ーダ部に設けられたローアドレスプリデコーダの動作を
示すものであり、256MDRAMのローアドレス及び
カラムアドレスの割付を示している。この割付によりフ
レキシブルリダンダンシを有効に作用させることができ
る。
ビットにより構成されている。図22に示すように、カ
ラムアドレスA11Cによりチップのカラム方向に二等
分されたブロックのうちの一方が選択され、カラムアド
レスA0C〜A10Cにより各バンク内の2048本の
うちから1本のビット線が選択される。
16ビットにより構成されている。図23に示すよう
に、ローアドレスA13R〜A15Rにより8個のバン
クのうちから1つが選択される。ローアドレスA12R
により、ロー方向の2/4の領域が選択され、ローアド
レスA11Rにより、ローアドレスA12Rにより選択
された領域の1/2の領域が選択される。ローアドレス
A0R〜A10Rにより選択された1/8の領域内の2
048本のワード線のうちから1本のワード線が選択さ
れる。
示している。リダンダンシ単位では1つのメモリブロッ
クMBLKが前記ローブロック選択信号RSL0〜RS
L15により選択される。前記ローブロック選択信号R
SL0〜RSL15はローアドレスA9R〜A12Rか
ら生成される。
512本のワード線のデコード方式を示す。
PDを示している。ローアドレスプリデコーダRAPD
には、ローアドレスA0R〜A15Rと、これらの反転
信号/A0R〜/A15R、プリチャージ信号PRC
H、センスアンプ活性化信号SEN、SEP、バンクプ
リチャージ信号BPRCHが供給されている。同図
(a)(e)に示すように、ローアドレスA0R〜A2
R、/A0R〜/A2R、プリチャージ信号PRCH、
センスアンプ活性化信号SEN、SEPは、ローアドレ
スプリデコーダRAPDをスルーし、前記ローデコーダ
RDCに供給される。
51aは、ローアドレスA3R〜A5R、/A3R〜/
A5Rからアドレス信号XA0〜XA7を生成し、同図
(c)に示すように、デコード回路251bは、ローア
ドレスA6R〜A8R、/A6R〜/A8Rからアドレ
ス信号XB0〜XB7を生成する。
ック選択信号RSL0〜RSL15を生成する構成を示
している。このローブロック選択信号RSL0〜RSL
15は、デコード回路251cにより、ローアドレスA
9R〜A12Rから生成される。
路を示し、図26(b)は、バンクプリチャージ信号発
生回路を示している。これらの回路は、例えば前記周辺
回路に配置されている。
は、前記バンク活性化信号BACT0〜7とリダンダン
シバンク活性化信号RBACT0〜7を生成するデコー
ド回路を示している。デコード回路261aはローアド
レスA13R〜A15R、/A13R〜/A15Rから
リダンダンシバンク活性化信号RBACT0〜7を生成
する。デコード回路261bは前記リダンダンシバンク
活性化信号RBACT0〜7と一致検出信号/RSPb
lkとからバンク活性化信号BACT0〜7を生成す
る。前記一致検出信号/RSPblkは、図2に示す不
良アドレス記憶部29に記憶された不良ローアドレスと
入力されたローアドレスとが一致した場合に発生される
信号である。
チャージ状態においてハイレベルであり、不良ローアド
レスと入力されたローアドレスとが一致した場合ローレ
ベルとなる。一致検出信号/RSPblkがローレベル
の時、バンク活性化信号BACT0〜7はローレベルと
なる。このため、リダンダンシワード線が選択されてい
る場合、メモリブロックの正常なワード線、センスアン
プ、イコライズ回路は活性化されない。
を用いてバンク活性化信号BACT0〜7を制御するこ
とにより、回路構成を簡単化できる。
生回路において、デコード回路261cはローアドレス
A11R〜A13R、/A11R〜/A13Rと、後述
するバンクプリチャージ信号BPRCHとから、バンク
プリチャージ信号BPRCH0〜7を生成する。すなわ
ち、プリチャージはローアドレスA11R〜A13R、
/A11R〜/A13Rによりバンクを指定した状態で
行われる。
PDの概略的な動作を示している。同図において、クロ
ック信号CLKに同期して、バンクBK0を活性化する
ためのコマンドBA0が入力されると、ローアドレスバ
ッファにより、ローアドレスAiR、/AiR(i≠1
3、14、15)とAjR、/AjR(j=13、1
4、15)がパルス駆動される。これに伴いバンク活性
化信号BACTb(b=0〜7)がハイレベルとなる。
また、前記バンクプリチャージ信号BPRCHは、プリ
チャージコマンドに応じて生成される。
ーアドレスは×1ビット構成でA0R〜A15RとA0
C〜A11Cのように、ロー対カラムの割合を非対称と
している。この構成は、8バンクの256MDRAMに
対してフレキシブルリダンダンシを効率よく作用させる
ため、及び消費電力を削減するためのアドレス配分であ
る。しかし、必ずしもデバイスの仕様がこのように決ま
るとは限らない。これはメモリ制御部の仕様に依存して
いるため、メモリ制御部の仕様によっては必ずしもこの
ようにはならない。例えばローアドレスA0R〜A14
R、カラムアドレスA0C〜A12C(これでもまだ非
対称)や、ローアドレスA0R〜A13R、カラムアド
レスA0C〜A13C(アドレス対称)なども有り得
る。このような場合には、フレキシブルリダンダンシの
単位が上図のように16Mビット単位ではなく、8Mビ
ット単位、さらには4Mビット単位となる。このため、
この実施の形態と同数のリダンダンシワード線を設けて
も、不良ワード線の救済効率は低下する。したがって、
この実施の形態と同じ歩留まりを維持するためには、よ
り多くのリダンダンシワード線を設けねばならず、チッ
プサイズが増大する欠点がある。
ビット構成の場合であるが、例えば×16ビット構成の
場合は、それぞれA0R〜A15R、A0C〜A7C、
A0R〜A14R、A0C〜A8C、A0R〜A13
C、A0C〜A9Cのようにカラムアドレスを削減する
ことで対応すればよい。
憶部29の一部を示している。電源電圧Vccが供給され
る端子281aと接地間には、PMOSトランジスタ2
81b、記憶素子としての例えばヒューズFS、NMO
Sトランジスタ281cが直列接続されている。前記P
MOSトランジスタ281bのゲートには、DRAMに
電源が投入された時点で発生されるパワーオン信号PW
RONが供給されている。前記NMOSトランジスタ2
81cのゲートには、ヒューズFSの状態を設定するた
めの信号FSETが供給されている。前記PMOSトラ
ンジスタ281bとヒューズFSの接続ノードにはイン
バータ281d、281eからなるラッチ回路281f
の入力端が接続され、このラッチ回路281fの出力端
からヒューズFSにプログラムされたローの不良アドレ
スAiRPblk(i=0〜12)が出力される。さら
に、不良アドレスAiRPblkとヒューズイネーブル
信号FENBLblkはノア回路281gの入力端に供
給され、このノア回路281gの出力端から不良アドレ
ス/AiRPblk(i=0〜12)が出力される。
28に示す回路が13セット存在する。前記ヒューズイ
ネーブル信号FENBLblkはヒューズをプログラム
するか否かよってローレベル、又はハイレベルとなる信
号であり、このヒューズイネーブル信号FENBLbl
kは、次に示す回路により生成される。
BLblkの生成回路である。電源電圧Vccが供給され
る端子291aと接地間には、PMOSトランジスタ2
91b、記憶素子としての例えばマスタヒューズMF
S、NMOSトランジスタ291cが直列接続されてい
る。前記PMOSトランジスタ291bのゲートには前
記パワーオン信号PWRONが供給され、前記NMOS
トランジスタ291cのゲートには、マスタヒューズM
FSの状態を設定するための信号FSETが供給されて
いる。前記PMOSトランジスタ291bとマスタヒュ
ーズMFSの接続ノードにはインバータ291d、29
1eからなるラッチ回路291fの入力端が接続され、
このラッチ回路291fの出力端からヒューズイネーブ
ル信号FENBLblkが出力される。
lkの生成回路を含めると、1本のリダンダンシワード
線に対して14セットのヒューズを有する回路が存在
し、マスタヒューズMFSを切断するか否かにより、リ
ダンダンシ回路を使用するか否かが決定される。
作を示している。DRAMの電源が投入され、電源電圧
Vccが一定電圧となると、パワーオン信号PWRONが
ハイレベルとなる。図29において、ラッチ回路291
fは電源電圧Vccが一定電位となり、パワーオン信号P
WRONがローレベルの時、ハイレベルをラッチする。
この状態において、信号FSETが供給されると、NM
OSトランジスタ291cがオンするる。このとき、マ
スタヒューズMSFが切断されている場合、ラッチ回路
291fの出力信号が反転し、ヒューズイネーブル信号
FENBLblkがローレベルとなり、マスタヒューズ
MSFが切断されていない場合、ラッチ回路291fか
ら出力されるヒューズイネーブル信号FENBLblk
はハイレベルを保持する。
様の動作をし、信号FSETに応じて、ヒューズSFが
切断されている場合、ラッチ回路281fから出力され
るアドレス信号AiRPblkがローレベルとなり、ヒ
ューズSFが切断されていない場合、アドレス信号Ai
RPblkはハイレベルを保持する。
れている場合、ヒューズイネーブル信号FENBLbl
kはローレベルであるため、ノア回路281gから出力
されるアドレス信号/AiRPblkは、ラッチ回路2
81fの出力信号に応じてハイレベル、又はローレベル
となる。また、前記マスタヒューズMFSが切断されて
いない場合、ヒューズイネーブル信号FENBLblk
はハイレベルであるため、ノア回路281gから出力さ
れるアドレス信号/AiRPblkは、常にローレベル
となる。
断されていず、ヒューズFSも切断されていない場合、
アドレス信号A0RPblk〜A12RPblk、/A
0RPblk〜/A12RPblkは、全てローレベル
となる。このため、信号/RSPblkはハイレベルを
保持する。
0の一部を示している。図31に示す回路は、各バンク
のリダンダンシワード線1本につき1つずつ設けられて
いる。
01aには、PMOSトランジスタ301bの電流通路
の一端が接続されている。このPMOSトランジスタ3
01bのゲートにはバンクプリチャージ信号BPRCH
bが供給されている。このPMOSトランジスタ301
bの電流通路の他端には、NMOSトランジスタ301
cの電流通路の一端が接続されている。このNMOSト
ランジスタ301cのゲートには、前記ローアドレスプ
リデコーダRAPDから供給されるリダンダンシバンク
活性化信号RBACTbが供給されている。前記NMO
Sトランジスタ301cの電流通路の他端と接地間に
は、直列接続された2つのNMOSトランジスタからな
る複数のアドレス入力回路301dが接続されている。
これらアドレス入力回路301dを構成するトランジス
タの各ゲートには、ローアドレスA0R〜A12R、/
A0R〜/A12Rと、A0RP〜A12RP、/A0
RP〜/A12RPが供給されている。ここで、A0R
P〜A12RP、/A0RP〜/A12RPは、前記不
良アドレス記憶部29から出力される信号A0RPbl
k〜/A12RPblkである。
OSトランジスタ301cの接続ノードは、直列接続さ
れたインバータ回路301e、301fを介してフリッ
プフロップ回路301iを構成するナンド回路301g
の1の入力端に接続されるとともに、直接第1の入力端
に接続されている。このナンド回路301gの第2の入
力端には前記バンクプリチャージ信号BPRCHbが供
給され、第3の入力端はナンド回路301hの出力端に
接続されている。このナンド回路301hの第1の入力
端にはインバータ回路301jを介して前記リダンダン
シバンク活性化信号RBACTbが供給され、第2の入
力端は前記ナンド回路301gの出力端に接続されてい
る。このナンド回路301gの出力端から一致検出信号
/RSPblkが出力される。ここで、バンクの数b=
0〜7、ブロックの数l=0、1、リダンダンシワード
線の数k=0〜32である。
示している。アドレス比較回路30において、フリップ
フロップ回路301iから出力される一致検出信号/R
SPblkは、バンクを活性化するコマンドBAが供給
される以前のプリチャージ状態にいて、ハイレベルされ
ている。この状態において、バンクを活性化するコマン
ドBAが供給されると、リダンダンシバンク活性化信号
RBACTbがハイレベルとなり、NMOSトランジス
タ301cがオンとなるとともに、複数のアドレス入力
回路301dにローアドレスA0R〜/A12Rと、不
良アドレスA0RP〜/A12RPが供給される。
致した場合、アドレス入力回路301dを構成するNM
OSトランジスタは共にオフする。このため、フリップ
フロップ回路301iを構成するナンド回路301dの
入力条件が満足され、フリップフロップ回路301iが
反転し、一致検出信号/RSPblkは、ローレベルと
なる。
致の場合、アドレス入力回路301dを構成するNMO
Sトランジスタが共にオンする。このため、フリップフ
ロップ回路301iは反転せず、一致検出信号/RSP
blkはハイレベルを保持する。
リダンダンシワード線駆動回路RWLDに供給される。
RWLDの構成を示している。このリダンダンシワード
線駆動回路RWLDは昇圧された電圧VPPにより駆動
されるインバータ回路331により構成されている。こ
のインバータ回路331の入力端には一致検出信号/R
SPblkが供給され、出力端はリダンダンシワード線
RWLblkに接続されている。したがって、このリダ
ンダンシワード線駆動回路RWLDは一致検出信号/R
SPblkがローレベルとなると、リダンダンシワード
線RWLblkを電圧VPPにより駆動する。
センスアンプRS/Aに配置されたリダンダンシセルア
レイ用のイコライズ信号発生回路341を示している。
このイコライズ信号発生回路341において、電圧VP
Pが供給される端子341aと接地間にはPMOSトラ
ンジスタ341bとNMOSトランジスタ341cが直
列接続されている。前記PMOSトランジスタ341b
のゲートには前記バンクプリチャージ信号BPRCHb
が供給され、前記NMOSトランジスタ341cには、
前記リダンダンシバンク活性化信号RBACTbが供給
されている。前記PMOSトランジスタ341bとNM
OSトランジスタ341cの接続ノードには、直列接続
されたインバータ回路341d、341eからなるラッ
チ回路341fが接続され、この接続ノードからリダン
ダンシ用イコライズ信号REQLblが出力される。
341において、PMOSトランジスタ341bはバン
クプリチャージ信号BPRCHbが一瞬ローレベルとな
るとオンし、ラッチ回路341fはハイレベルを保持す
る。このため、リダンダンシ用イコライズ信号REQL
blは、プリチャージ時、ハイレベルとなる。
性化信号RBACTbがハイレベルとなると、NMOS
トランジスタ341cがオンし、ラッチ回路341fは
ローレベルをラッチする。このため、リダンダンシ用イ
コライズ信号REQLblは、バンクが活性化された場
合、常にハイレベルとなり、ビット線のイコライズを停
止する。
較回路の比較結果に応じて、32本のリダンダンシワー
ド線のうちの1が選択される時に行う方法も考えられ
る。しかし、この場合、32本のアドレス比較結果の論
理和を演算するために長時間を必要とするため、動作速
度が低下し得策ではない。この実施の形態では動作速度
を優先している。
動回路350を示している。この回路は、NMOSセン
スアンプ側のセンスアンプ活性化信号発生回路351
と、PMOSセンスアンプ側のセンスアンプ活性化信号
発生回路352と、これら信号発生回路351、352
の出力電圧をイコライズするイコライズ回路353とか
ら構成されている。
おいて、端子351aには電源電圧Vccが供給される。
この端子351aと接地間には、PMOSトランジスタ
351b、NMOSトランジスタ351c、351j、
351dが直列接続されている。PMOSトランジスタ
351bのゲートにはバンクプリチャージ信号BPRC
Hbが供給され、NMOSトランジスタ351cのゲー
トにはリダンダンシバンク活性化信号RBACTbが供
給され、NMOSトランジスタ351jのゲートには信
号RSORblが供給され、NMOSトランジスタ35
1dのゲートには前記センスアンプイネーブル信号SE
Nが供給されている。前記信号RSORblは、32本
のアドレス比較結果の論理和の演算出力である。センス
アンプの活性化までには時間があるため、32本のアド
レス比較結果の論理和を演算することが可能である。
OSトランジスタ351cの接続ノードN351にはイ
ンバータ回路351eの出力端とインバータ回路351
fの入力端が接続されている。前記インバータ回路35
1eの入力端とインバータ回路351fの出力端はNM
OSトランジスタ351gのゲートに接続されている。
このNMOSトランジスタ351gのソースは接地さ
れ、ドレインからリダンダンシセンスアンプ活性化信号
/RSANblが出力される。前記インバータ回路35
1e、351fはラッチ回路351hを構成している。
52において、端子352aには電源電圧Vccが供給さ
れる。この端子352aと接地間には、PMOSトラン
ジスタ352b、NMOSトランジスタ352c、35
2j、352dが直列接続されている。PMOSトラン
ジスタ352bのゲートにはバンクプリチャージ信号B
PRCHbが供給され、NMOSトランジスタ352c
のゲートにはリダンダンシバンク活性化信号RBACT
bが供給され、NMOSトランジスタ352jのゲート
には前記信号RSORblが供給され、前記NMOSト
ランジスタ352dのゲートにはセンスアンプイネーブ
ル信号SEPが供給されている。
OSトランジスタ352cの接続ノードN352は、イ
ンバータ回路352eの入力端に接続されている。この
インバータ回路352eの出力端はインバータ回路35
2fの入力端に接続され、このインバータ回路352f
の出力端は前記接続ノードN352に接続されている。
この接続ノードN352はPMOSトランジスタ352
gのゲートに接続されている。このPMOSトランジス
タ352gのソースには電圧VBLHが供給され、ドレ
インからリダンダンシセンスアンプ活性化信号RSAP
blが出力される。前記インバータ回路352e、35
2fはラッチ回路352hを構成している。
ンダンシイ用コライズ信号REQLbはNMOSトラン
ジスタ353a、353b、353cのゲートに供給さ
れている。NMOSトランジスタ353aの電流通路は
前記NMOSトランジスタ351gのドレインとPMO
Sトランジスタ352gのドレインの相互間に接続され
ている。前記NMOSトランジスタ353bの電流通路
の一端は前記NMOSトランジスタ351gのドレイン
に接続され、他端には前記電圧VBLが供給されてい
る。前記NMOSトランジスタ353cの電流通路の一
端は前記PMOSトランジスタ352gのドレインに接
続され、他端には前記電圧VBLが供給されている。
動回路350は、リダンダンシバンク活性化信号RBA
CTb、センスアンプイネーブル信号SEN、SEP、
信号RSORblがハイレベルとなると、ラッチ回路3
51h、352hの出力信号が反転し、NMOSトラン
ジスタ351g、PMOSトランジスタ352gがオン
となる。このため、NMOSトランジスタ351g、P
MOSトランジスタ352gから、リダンダンシセンス
アンプ活性化信号/RSANbl、RSAPblが出力
される。このリダンダンシセンスアンプ活性化信号/R
SANbl、RSAPblの出力に先立って、イコライ
ズ回路353はイコライズを停止している。
スアンプを示している。このセンスアンプは、リダンダ
ンシビット線対とセンスアンプとを接続したり切り離す
アイソレーショントランジスタがない以外、通常のセン
スアンプと同様の構成である。前記リダンダンシセンス
アンプ活性化信号/RSANbl、RSAPblはNM
OSトランジスタからなるセンスアンプ361、PMO
Sトランジスタからなるセンスアンプ362にそれぞれ
供給され、リダンダンシ用イコライズ信号REQLbl
はリダンダンシビット線対RBLをイコライズするイコ
ライズ回路363に供給されている。364はセンスア
ンプとリダンダンシデータ線RDQ、/RDQとを接続
する1対のトランジスタを示している。このトランジス
タ304はカラム選択信号CSLにより駆動される。
プは、リダンダンシセルアレイが活性化されると、リダ
ンダンシビット線対RBL、/RBLに読み出されたデ
ータをセンスして増幅し、トランジスタ364を介して
リダンダンシデータ線RDQ、/RDQに出力する。
ンクにそれぞれ配置されていたローデコーダ、ワード線
駆動回路デコーダ、センスアンプデコーダ、イコライズ
信号デコーダ(タイミング信号φTを含む)をデコーダ
部RDC0、RDC1に集中して配置し、これらデコー
ダ部を各バンクで共有している。このため、各バンク相
互間にそれぞれデコーダを配置する必要がないため、デ
コーダが占める面積を削減でき、チップサイズを小型化
できる。
共有センスアンプ方式を使用できるため、チップサイズ
の縮小化が可能となる。
に供給される選択信号MWLnk、メインワード線駆動
パルス信号MWDRVnj、センスアンプイネーブルパ
ルス信号SENPn,n+1、SEPPn,n+1、イ
コライズパルス信号EQLPnは、電源電圧Vccのパル
ス信号であるため、消費電力を削減できるとともに、高
速動作が可能である。
ス信号をラッチするラッチ回路を配置し、このラッチ回
路の出力信号により各回路の動作を制御しているため、
確実な動作が可能である。
DRVnjは、バンクを活性化している間中ハイレベル
となっていず、待機状態はローレベルである。このた
め、セルアレイ内において、仮に配線相互がショートし
ている場合でも、スタンドバイ時に電流が流れない利点
を有している。
層メタル配線をビット線に使用し、第2層メタル配線を
ワード線WL、データ線DQ、/DQに使用し、第3層
メタル配線をカラム選択線CSL、メインデータ線MD
Q、/MDQ、配線群26、27に使用し、第4層メタ
ル配線をメインワード線MWLn、配線群22に使用す
ることにより、第1、第3のメタル配線と第2、第4の
メタル配線を直交して配置できる。したがって、配線相
互の寄生容量を減少でき、信号の高速伝送が可能となる
とともに、チップサイズの縮小化が可能となる。
R/Dを設け、ローアドレスとカラムアドレスの割合を
非対称としている。したがって、フレキシブルリダンダ
ンシを効率よく作用させることができる。
不良アドレス記憶部29に記憶された不良アドレスと、
入力されたローアドレスを比較し、これらが一致した場
合、リダンダンシセルアレイR/Dを選択する。これと
ともに、従来であれば、ローデコーダを選択禁止とする
が、この実施の形態では、アドレス比較回路30の一致
検出信号/RSPblkにより、バンク活性化信号BA
CTbをローレベルとし、バンクを非活性としてメモリ
セルブロックMBLKの選択を禁止している。したがっ
て、ローデコーダ部RDC0、RDC1が各バンクから
離れて配置された構成においても、チップサイズを増大
することなく、確実に不良ローをリダンダンシローに置
き換えることができる。
示すものであり、第1の実施の形態と同一部分には同一
符号を付し、異なる部分についてのみ説明する。
の各メモリセルブロック、共有センスアンプSS/A
は、ワード線と直交する方向に二等分され、2個のサブ
メモリセルブロックSMBLK0、SMBLK1が形成
されている。これらサブメモリセルブロックSMBLK
0、SMBLK1の相互間には、ワード線駆動回路WL
D及びラッチ回路LTが配置されている。
略的に示している。サブメモリセルブロックSMBLK
0、SMBLK1に配置されるワード線WLは、隣接す
るもの同士が互いに交互にサブメモリセルブロックSM
BLK0、SMBLK1の両側に配置されたワード線駆
動回路WLDに接続されている。
ルブロックSMBLK0のワード線WL00はワード線
駆動回路WLDn1に接続され、ワード線WL04はワ
ード線駆動回路WLDn0に接続されている。以下、同
様にサブメモリセルブロックSMBLK0のワード線は
ワード線駆動回路WLDn0、WLDn1に交互に接続
される。また、サブメモリセルブロックSMBLK1の
ワード線WL10はワード線駆動回路WLDn2に接続
され、ワード線WL14はワード線駆動回路WLDn3
に接続されている。以下、同様にサブメモリセルブロッ
クSMBLK1のワード線はワード線駆動回路WLDn
2、WLDn3に交互に接続される。
に、例えば4層メタル配線構造が採用される。すなわ
ち、ビット線BLは第1層メタル配線(M0)により構
成され、ワード線SWLはポリシリコンと、これにシャ
ントされた第2層メタル配線(M1)により構成され、
カラム選択線CSLや図示せぬデータ線等は第3層メタ
ル配線(M2)により構成され、デコーダ部RDC0、
RDC1に接続されたメインワード線MWL、及び図示
せぬセンスアンプ活性化パルス信号、イコライズパルス
信号等を伝送する配線は第4層メタル配線(M3)によ
り構成されている。配線構成はこれに限定されるもので
はなく、例えば配線(M2、M3)を入替えて使用する
ことも可能である。
ルブロックSMBLK0、SMBLK1の相互間に配置
されたワード線駆動回路WLDn1、WLDn2、ラッ
チ回路LTを示している。この場合、1個のラッチ回路
LTにより、ワード線駆動回路WLDn1、WLDn2
の動作が制御される。回路動作は、図6に示す回路とほ
ぼ同様である。
れたワード線駆動回路WLDとラッチ回路LTを示して
いる。この回路構成は、図6と同様である。
施の形態と同様の効果を得ることができる。
ンドワード線構成においてこの発明を有効に使用でき
る。
はなく、発明の要旨を変えない範囲で種々変形実施可能
なことは勿論である。
ば、チップ内に配置されるバンクの数がメモリセルアレ
イの分割数より多くなった場合においても、チップサイ
ズの増大を抑えることが可能なダイナミック型半導体記
憶装置を提供できる。
ーデコーダ、ワード線駆動回路デコーダ、センスアンプ
デコーダ、イコライズ信号デコーダをチップ中央のデコ
ーダ部に集中して配置し、これらデコーダ部を各バンク
で共有している。このため、各バンク相互間にそれぞれ
デコーダを配置する必要がないため、デコーダが占める
面積を削減でき、チップサイズを小型化できる。
共有センスアンプ方式を使用できるため、チップサイズ
の縮小化が可能となる。
クに供給される選択信号は、電源電圧レベルのパルス信
号であるため、消費電力を削減できるとともに、高速動
作が可能である。
信号をラッチするラッチ回路を配置し、このラッチ回路
の出力信号により各回路の動作を制御しているため、確
実な動作が可能である。
R/Dを設けているため、多バンク構成においてフレキ
シブルリダンダンシを行うことができる。
アドレス記憶部に記憶された不良アドレスと、入力され
たローアドレスを比較し、これらが一致した場合、リダ
ンダンシセルアレイを選択するとともに、バンクを非活
性としてメモリセルブロックの選択を禁止している。し
たがって、ローデコーダ部が各バンクから離れて配置さ
れた構成においても、チップサイズを増大することな
く、確実に不良ローをリダンダンシローに置き換えるこ
とができる。
り、半導体チップのレイアウトを示す平面図。
コーダ部を示す構成図。
路図。
図。
すタイミングチャート。
すタイミングチャート。
アンプに供給する配線の配置を示す構成図。
説明するために示すタイミングチャート。
図。
図。
に示す図。
ために示す図。
を示す回路図、図26(b)は、バンクプリチャージ信
号発生回路を示す回路図。
示すタイミングチャート。
回路図。
発生回路を示す回路図。
回路図。
す回路図。
り、半導体チップのレイアウトを示す平面図。
概略的に示す平面図。
回路を示す回路図。
ッチ回路を示す回路図。
概略的に示す平面図。
概略的に示す平面図。
概略的に示す平面図。
概略的に示す平面図。
めに示す図。
プイネーブルパルス信号、 MWDRVnj…メインワード線駆動パルス信号、 EQLPn…イコライズパルス信号、 R/D…リダンダンシセルアレイ、 RWLD…リダンダンシワード線駆動回路、 RS/A…リダンダンシセルアレイ専用のセンスアン
プ、 A0R、/A0R〜A15R、/A15R…ローアドレ
ス、 A0C〜A11C…カラムアドレス。 /RSPblk…一致検出信号。
Claims (12)
- 【請求項1】 複数のバンクを有し、半導体チップ内に
前記バンクの並び方向に配置された複数のセルアレイ
と、 前記各セルアレイの相互間に配置され、ローアドレスに
応じて前記各バンク内のワード線を選択するための選択
信号を出力する前記各バンクで共有されるデコーダ部
と、 前記各バンク相互間に配置され、バンク活性化信号に応
じて前記デコーダ部から出力される選択信号をラッチす
るラッチ回路と、 前記各バンク相互間に配置され、前記ラッチ回路にラッ
チされた選択信号に応じて各バンク内のワード線を駆動
するワード線駆動回路とを具備することを特徴とするダ
イナミック型半導体記憶装置。 - 【請求項2】 複数のバンクを有し、半導体チップ内に
前記バンクの並び方向に配置された複数のセルアレイ
と、 前記各セルアレイの相互間に配置され、ローアドレスに
応じて前記各バンク内のワード線の駆動電圧を生成する
ための選択信号を出力する前記各バンクで共有されるデ
コーダ部と、 前記各バンク相互間に配置され、各バンク内のワード線
を駆動するワード線駆動回路と、 前記各バンク相互間に配置され、バンク活性化信号に応
じて前記デコーダ部から出力される選択信号をラッチす
るラッチ回路と、 前記各バンク相互間に配置され、前記ラッチ回路にラッ
チされた選択信号に応じて前記ワード線を駆動するため
の駆動電圧を生成し、前記ワード線駆動回路に供給する
ワード線駆動電圧生成回路とを具備することを特徴とす
るダイナミック型半導体記憶装置。 - 【請求項3】 複数のバンクを有し、半導体チップ内に
前記バンクの並び方向に配置された複数のセルアレイ
と、 前記各バンクに設けられ、バンクの並び方向と直交方向
に配置された複数のメモリセルブロックと、 隣接する両メモリセルブロックの相互間に配置され、こ
れらメモリセルブロックから読み出された信号を検出す
る両メモリセルブロックに共有されるセンスアンプと、 前記各セルアレイの相互間に配置され、ローアドレスに
応じて前記各センスアンプを活性化するための選択信号
を出力する前記各バンクで共有されるデコーダ部と、 前記各バンク相互間に配置され、バンク活性化信号に応
じて前記ローデコーダから出力される選択信号をラッチ
するラッチ回路と、 前記各バンク相互間に配置され、前記ラッチ回路にラッ
チされた選択信号に応じて各センスアンプを活性化する
活性化回路とを具備することを特徴とするダイナミック
型半導体記憶装置。 - 【請求項4】 複数のバンクを有し、半導体チップ内に
前記バンクの並び方向に配置された複数のセルアレイ
と、 前記各バンクに設けられ、バンクの並び方向と直交方向
に配置された複数のメモリセルブロックと、 隣接する両メモリセルブロックの相互間に配置され、こ
れらメモリセルブロックから読み出された信号を検出す
る両メモリセルブロックに共有されるセンスアンプと、 このセンスアンプと前記メモリセルブロックのビット線
対とを接続するトランジスタ対と、 前記ビット線対の電位をイコライズするイコライズ回路
と、 前記各セルアレイの相互間に配置され、ローアドレスに
応じて前記トランジスタ対及びイコライズ回路を活性化
するための選択信号を出力する前記各バンクで共有され
るデコーダ部と、 前記各バンク相互間に配置され、バンク活性化信号に応
じて前記ローデコーダから出力される選択信号をラッチ
するラッチ回路と、 前記各バンク相互間に配置され、前記ラッチ回路にラッ
チされた選択信号に応じて前記トランジスタ対及びイコ
ライズ回路を駆動する駆動信号を生成する駆動回路とを
具備することを特徴とするダイナミック型半導体記憶装
置。 - 【請求項5】 前記選択信号は、パルス信号であること
を特徴とする請求項1乃至4に記載のダイナミック型半
導体記憶装置。 - 【請求項6】 前記選択信号は、電源電圧レベルである
ことを特徴とする請求項5に記載のダイナミック型半導
体記憶装置。 - 【請求項7】 前記各バンクは、バンクの並び方向と直
交方向に配置された複数のメモリセルブロックと、 隣接する両メモリセルブロックの相互間に配置され、こ
れらメモリセルブロックから読み出された信号を検出す
る両メモリセルブロックに共有されるセンスアンプとを
有することを特徴とする請求項1又は2に記載のダイナ
ミック型半導体記憶装置。 - 【請求項8】 前記各バンクに配置され、各メモリセル
ブロックの不良ローを救済するリダンダンシセルアレイ
と、 前記不良ローのアドレスを記憶する記憶回路と、 前記ローアドレスと前記記憶回路に記憶された不良ロー
のアドレスとを比較し、これらが一致した場合、一致信
号を出力するアドレス比較回路と、 前記アドレス比較回路から前記一致信号が出力された場
合、前記リダンダンシセルアレイを選択可能とするとと
もに、前記バンク活性化信号を非活性として前記メモリ
セルブロックの選択を禁止する回路とを有することを特
徴とする請求項3、4、7に記載のダイナミック型半導
体記憶装置。 - 【請求項9】 前記駆動回路から出力される駆動信号
は、前記メモリセルブロックのイコライズ回路に供給さ
れるとともに、このメモリセルブロックの両隣に位置す
るメモリセルブロックのトランジスタ対に供給されるこ
とを特徴とする請求項4記載のダイナミック型半導体記
憶装置。 - 【請求項10】 前記各バンクの前記各メモリセルブロ
ックは、バンクの並び方向に第1、第2のサブメモリセ
ルブロックに分割され、これら第1、第2のサブメモリ
セルブロックの相互間に前記ラッチ回路及びワード線駆
動回路が配置されることを特徴とする請求項3、4、7
に記載のダイナミック型半導体記憶装置。 - 【請求項11】 前記ワード線駆動回路は前記メモリセ
ルブロックのバンク並び方向両側に配置されることを特
徴とする請求項10記載のダイナミック型半導体記憶装
置。 - 【請求項12】 前記選択信号が伝送される第1の配線
と前記バンク活性化信号が伝送される第2の配線は互い
に直交して配置されることを特徴とする請求項1乃至4
に記載のダイナミック型半導体記憶装置。
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JP20325997A JP3828249B2 (ja) | 1997-07-29 | 1997-07-29 | ダイナミック型半導体記憶装置 |
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