KR100414304B1 - 반도체 메모리 셀의 구조 - Google Patents

반도체 메모리 셀의 구조 Download PDF

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Abstract

본 발명은 반도체 메모리 셀의 구조에 관한 것으로, 종래에는 비트라인쌍의 프리차지를 위해 메모리 셀 어레이부 양측면 끝단에 등화부를 추가로 배치함에 따라 레이아웃 면적이 커지는 문제점이 있다. 따라서, 본 발명은 서로 이격되는 다수의 수직방향 워드라인과 서로 이격되는 다수의 수평방향 비트라인쌍에 셀 트랜지스터의 해당영역을 각각 연결하고, 상기 다수의 워드라인 및 비트라인쌍에 선택적으로 전압을 인가함으로써, 해당 셀 커패시터의 전압 충전여부에 따른 전압차가 비트라인쌍을 통해 센스증폭기로 전달되어, 그 차이가 센스증폭기로부터 증폭 출력되는 메모리 셀 어레이부에 있어서, 상기 첫번째 워드라인 및 마지막 워드라인의 외곽측에 이격되어 메모리 셀 어레이부에 각각 하나씩 구비된 더미 워드라인과; 상기 더미 워드라인의 외곽측에 이격되어 메모리 셀 어레이부에 각각 구비되며, 등화라인에 인가되는 전압에 의해 해당 트랜지스터가 도통되어 상기 비트라인쌍을 프리차지시키는 등화부로 구성되는 반도체 메모리 셀의 구조를 제공함으로써, 등화부를 메모리 셀 영역의 양측면 외곽 더미영역에 설계하여 레이아웃 면적을 최소화할 수 있는 효과가 있다.

Description

반도체 메모리 셀의 구조{STRUCTURE OF SEMICONDUCTOR MEMORY CELL}
본 발명은 반도체 메모리 셀의 구조에 관한 것으로, 특히 등화부를 메모리 셀 영역의 양측면 외곽 더미영역(dummy region)에 설계하여 레이아웃(layout) 면적을 최소화하기에 적당하도록 한 반도체 메모리 셀의 구조에 관한 것이다.
일반적으로, 반도체 메모리 셀은 도1의 레이아웃도에 도시한 바와같이 메모리 셀 어레이부(MEMORY CELL ARRAY REGION) 상에 서로 이격되는 다수의 수직방향 워드라인(WL0∼WL255)과 서로 이격되는 다수의 수평방향 비트라인쌍(BL,BLb)에 셀 트랜지스터의 해당영역을 각각 연결하고, 상기 워드라인(WL0∼WL255)에 선택적으로 전압을 인가함으로써, 해당 셀 커패시터의 전압 충전여부에 따른 전압차가 비트라인쌍(BL,BLb)을 통해 센스증폭기(S/A)로 전달되고, 그 차이가 센스증폭기(S/A)로부터 증폭되어 출력된다. 이때, 상기 워드라인(WL0,WL255)의 외곽측에 이격되어 서로 소정거리 이격되는 더미 워드라인(DWL0,DWL1)이 각각 구비되며, 도면상의 미설명부호 'BLCT'는 비트라인콘택이고, 'SNCT'는 셀 커패시터의 스토리지노드콘택이다.
한편, 메모리 셀의 동작속도를 향상시키기 위해서 상기 비트라인쌍(BL,BLb)은 프리차지(precharge)가 요구되며, 이와같은 프리차지는 메모리 셀 영역 외부의 비트라인쌍(BL,BLb) 끝단에 등화부(EQ REGION)를 추가하고, 등화라인(EQ)에 전압을 인가하여 비트라인쌍(BL,BLb)이 서로 도통되도록 한다.
그리고, 도2는 상기 도1의 레이아웃에 따른 접속관계를 개략적으로 보인 예시도이다.
한편, 도3은 상기 도1의 A-A'선에 따른 메모리 셀 어레이부(MEMORY CELL ARRAY REGION)와 등화부(EQ REGION)의 인접영역을 보인 단면도로서, 이에 도시한 바와같이 반도체기판(1) 상에 형성되어 메모리 셀 어레이부(MEMORY CELL ARRAY REGION) 및 등화부(EQ REGION)를 구분시키는 필드산화막(2)과; 상기 메모리 셀 어레이부(MEMORY CELL ARRAY REGION) 상의 반도체기판(1) 표면에 소정거리씩 이격 형성되어 셀 트랜지스터의 소스/드레인을 이루는 불순물도핑부(3A∼3C)와; 상기 등화부(EQ REGION) 상의 반도체기판(1) 표면에 소정거리 이격 형성되어 상기 비트라인쌍(BL,BLb)을 도통시키는 트랜지스터의 소스/드레인을 이루는 불순물도핑부(4A,4B)와; 상기 메모리 셀 어레이부(MEMORY CELL ARRAY REGION)의 불순물도핑부(3A∼3C)가 이격되는 영역 상의 반도체기판(1) 상부에 형성되는 더미 워드라인(DWL0,DWL1)과; 상기 등화부(EQ REGION)의 불순물도핑부(4A,4B)가 이격되는 영역 상의 반도체기판(1) 상부에 형성되는 등화라인(EQ)과; 상기 더미 워드라인(DWL0,DWL1) 및 등화라인(EQ)을 포함하여 반도체기판(1)의 상부전면에 형성되는 절연막(5)과; 상기 절연막(5)을 관통하여 상기 메모리 셀 어레이부(MEMORY CELL ARRAY REGION)의 불순물도핑부(3B)와 연결되는 비트라인콘택(BLCT1) 및 상기 등화부(EQ REGION)의 불순물도핑부(4A,4B)와 각각 연결되는 비트라인콘택(BLCT2,BLCT3)과; 상기 메모리 셀 어레이부(MEMORY CELL ARRAY REGION)의 절연막(5) 상부전면에 형성되며, 상기 비트라인콘택(BLCT1,BLCT2)이 연결되도록 상기 등화부(EQ REGION)의 절연막(5) 상부까지 형성된 비트라인(BL) 및 상기 등화부(EQ REGION) 상에서 비트라인(BL)과 소정거리이격되어 비트라인콘택(BLCT3)이 연결되도록 등화부(EQ REGION)의 절연막(5) 상부에 형성된 비트라인(BLb)과; 상기 비트라인(BL)과 절연막(5)을 관통하여 상기 메모리 셀 어레이부(MEMORY CELL ARRAY REGION)의 불순물도핑부(3A,3C)와 각각 연결되며, 그 비트라인(BL)의 상부에 소정의 높이로 돌출되도록 형성되는 스토리지노드콘택(SNCT1,SNCT2)과; 상기 스토리지노드콘택(SNCT1,SNCT2)과 각각 접촉되는 셀 커패시터의 스토리지노드(SN1,SN2)로 구성된다.
상기한 바와같은 반도체 메모리 셀의 구조는 비트라인쌍(BL,BLb)의 프리차지를 위해 메모리 셀 어레이부(MEMORY CELL ARRAY REGION) 양측면 끝단에 등화부(EQ REGION)를 추가로 배치함에 따라 레이아웃 면적이 커지는 문제점이 있다.
따라서, 본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 등화부를 메모리 셀 영역의 양측면 외곽 더미영역에 설계하여 레이아웃 면적을 최소화할 수 있는 반도체 메모리 셀의 구조를 제공하는데 있다.
도1은 일반적인 반도체 메모리 셀을 보인 레이아웃도.
도2는 도1의 레이아웃에 따른 접속관계를 개략적으로 보인 예시도.
도3은 도1의 A-A'선에 따른 단면도.
도4는 본 발명에 의한 반도체 메모리 셀의 레이아웃도.
도5는 도4의 레이아웃에 따른 접속관계를 개략적으로 보인 예시도.
도6은 도4의 A-A'선에 따른 단면도.
** 도면의 주요부분에 대한 부호의 설명 **
WL0∼WL255:워드라인 BL,BLb:비트라인쌍
S/A:센스증폭기 DWL11:더미 워드라인
BLCT:비트라인콘택 SNCT:스토리지노드콘택
EQ:등화라인
상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체 메모리 셀의 구조는 서로 이격되는 다수의 수직방향 워드라인과 서로 이격되는 다수의 수평방향 비트라인쌍에 셀 트랜지스터의 해당영역을 각각 연결하고, 상기 다수의 워드라인 및 비트라인쌍에 선택적으로 전압을 인가함으로써, 해당 셀 커패시터의 전압 충전여부에 따른 전압차가 비트라인쌍을 통해 센스증폭기로 전달되어, 그 차이가 센스증폭기로부터 증폭 출력되는 메모리 셀 어레이부에 있어서, 상기 첫번째 워드라인 및 마지막 워드라인의 외곽측에 이격되어 메모리 셀 어레이부에 각각 하나씩 구비된 더미 워드라인과; 상기 더미 워드라인의 외곽측에 이격되어 메모리 셀 어레이부에 각각 구비되며, 등화라인에 인가되는 전압에 의해 해당 트랜지스터가 도통되어 상기 비트라인쌍을 프리차지시키는 등화부를 구비하여 구성되는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 반도체 메모리 셀의 구조를 첨부한 도면을 일 실시예로 하여 상세히 설명하면 다음과 같다.
먼저, 도4는 본 발명에 의한 반도체 메모리 셀의 레이아웃도로서, 이에 도시한 바와같이 메모리 셀 어레이부(MEMORY CELL ARRAY REGION) 상에 서로 이격되는 다수의 수직방향 워드라인(WL0∼WL255)과 서로 이격되는 다수의 수평방향 비트라인쌍(BL,BLb)에 셀 트랜지스터의 해당영역을 각각 연결하고, 워드라인(WL0∼WL255)에 선택적으로 전압을 인가함으로써, 해당 셀 커패시터의 전압 충전여부에 따른 전압차가 비트라인쌍(BL,BLb)을 통해 센스증폭기(S/A)로 전달되어, 그 차이가 센스증폭기(S/A)로부터 증폭 출력된다.
이때, 상기 워드라인(WL0,WL255)의 외곽측에 이격되어 상기 메모리 셀 어레이부(MEMORY CELL ARRAY REGION)에 각각 하나씩 더미 워드라인(DWL11)이 구비되며, 도면상의 미설명부호 'BLCT'는 비트라인콘택이고, 'SNCT'는 셀 커패시터의 스토리지노드콘택이다.
또한, 등화부(EQ REGION)는 상기 더미 워드라인(DWL11)의 외곽측에 이격되어 메모리 셀 어레이부(MEMORY CELL ARRAY REGION)에 각각 구비되며, 등화라인(EQ)에인가되는 전압에 의해 해당 트랜지스터가 도통되어 상기 비트라인쌍(BL,BLb)을 프리차지시킨다.
그리고, 도5는 상기 도4의 레이아웃에 따른 접속관계를 개략적으로 보인 예시도이다.
한편, 도6은 상기 도4의 A-A'선에 따른 단면도로서, 이에 도시한 바와같이 메모리 셀 어레이부(MEMORY CELL ARRAY REGION)의 반도체기판(11) 표면에 소정거리씩 이격 형성되어 셀 트랜지스터의 소스/드레인 및 비트라인쌍(BL,BLb)을 도통시키는 트랜지스터의 소스/드레인을 이루는 불순물도핑부(12A∼12C)와; 상기 메모리 셀 어레이부(MEMORY CELL ARRAY REGION)의 불순물도핑부(12A∼12C)가 이격되는 영역 상의 반도체기판(11) 상부에 형성되는 더미 워드라인(DWL11) 및 등화라인(EQ)과; 상기 더미 워드라인(DWL11) 및 등화라인(EQ)을 포함하여 반도체기판(11)의 상부전면에 형성되는 절연막(13)과; 상기 절연막(13)을 관통하여 상기 메모리 셀 어레이부(MEMORY CELL ARRAY REGION)의 불순물도핑부(12B,12C)와 각각 연결되는 비트라인콘택(BLCT11,BLCT12)과; 상기 절연막(13) 상부 일측에 형성되며, 상기 비트라인콘택(BLCT11)이 연결되는 비트라인(BL) 및 상기 비트라인(BL)과 소정거리 이격되어 비트라인콘택(BLCT12)이 연결되도록 절연막(13) 상부 타측에 형성된 비트라인(BLb)과; 상기 비트라인(BL)과 절연막(13)을 관통하여 상기 불순물도핑부(12A)와 연결되며, 그 비트라인(BL)의 상부에 소정의 높이로 돌출되도록 형성되는 스토리지노드콘택(SNCT11)과; 상기 스토리지노드콘택(SNCT11)과 접촉되는 셀 커패시터의 스토리지노드(SN11)로 구성된다.
상기한 바와같은 본 발명에 의한 반도체 메모리 셀의 구조는 등화부를 메모리 셀 영역의 양측면 외곽 더미영역에 설계하여 레이아웃 면적을 최소화할 수 있는 효과가 있다.

Claims (1)

  1. 서로 이격되는 다수의 수직방향 워드라인과 서로 이격되는 다수의 수평방향 비트라인쌍에 셀 트랜지스터의 해당영역을 각각 연결하고, 상기 다수의 워드라인 및 비트라인쌍에 선택적으로 전압을 인가함으로써, 해당 셀 커패시터의 전압 충전여부에 따른 전압차가 비트라인쌍을 통해 센스증폭기로 전달되어, 그 차이가 센스증폭기로부터 증폭 출력되는 메모리 셀 어레이부에 있어서, 상기 첫번째 워드라인 및 마지막 워드라인의 외곽측에 이격되어 메모리 셀 어레이부에 각각 하나씩 구비된 더미 워드라인과; 상기 더미 워드라인의 외곽측에 이격되어 메모리 셀 어레이부에 각각 구비되며, 등화라인에 인가되는 전압에 의해 해당 트랜지스터가 도통되어 상기 비트라인쌍을 프리차지시키는 등화부를 구비하여 구성되는 것을 특징으로 하는 반도체 메모리 셀의 구조.
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