JP4027006B2 - マルチバンクｄｒａｍでのバンキング制御のための階層ロウ活動化方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、全般的にはマルチバンク式ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）デバイスに関し、具体的には、メモリ・アレイ・ブロックのローカル活動化のための階層型ロウ選択の方法および回路に関する。
【０００２】
【従来の技術】
図１は、例示のために複数バンクの１Ｇｂ ＤＲＡＭ集積回路チップの構成を示す図である。このＤＲＡＭチップは、従来技術では許容されない。このチップは、８つの１２８Ｍｂのダブル・ユニット１１からなる。４つの１２８Ｍｂのダブル・ユニット１１が、それぞれＤＲＡＭチップの上半分と下半分に配置されている。周辺回路１５は、チップの上半分と下半分の間に配置され、ここに、複数のアドレス線（すなわち１６ロウのアドレス線）、データ・バス（すなわち×３２編成のための３２本のデータ）および制御信号が配置される。これらの信号は、データ読取動作およびデータ書込動作のために８つの１２８Ｍｂのダブル・ユニット１１を制御する。１２８Ｍｂのダブル・ユニット１１には、２つの６４Ｍｂユニット１４、ロウ・デコーダ・ブロック（ＲＤＥＣ）１０、カラム・デコーダ・ブロック（ＣＤＥＣ）１２およびアドレス・プリデコーダ・ブロック（ＰＤＥＣ）１３が含まれる。
【０００３】
図２は、１２８Ｍｂダブル・ユニットの一部を示す詳細なブロック図であり、右側の６４ＭｂユニットとＣＤＥＣ１２は、図示と説明を簡単にするために示されていない。この６４Ｍｂユニットには、複数のブロック１６（たとえば、それぞれ４Ｍｂ容量の１６ブロック）が含まれる。各ブロック１６には、複数のメモリ・セル（たとえば、各ブロックに４Ｍ個のセルが含まれる）が含まれ、このメモリ・セルは、メモリ・アレイで普通であるようにｘロウ（たとえば１０２４ロウ）×ｙカラム（たとえば４０９６カラム）に配置されている。各ロウに配置されるセルは、ｘ本のワード線（ＷＬ）のうちの対応する１つに結合され、ワード線は、ｘ個のロウ・デコーダ（ＲＤＥＣ）１０Ａのうちの対応する１つによってデコードされる。ＲＤＥＣ１０Ａは、プリデコードされたアドレス２２によって駆動され、そのドライバは、ＰＤＥＣ１３に配置される。センス・アンプ（ＳＡ）１８は、隣接するブロック１６の間に配置される。
【０００４】
図３は、ブロック１６内のメモリ・セル２１、そのＳＡ１８への接続および、ワード線（ＷＬ）を駆動するＲＤＥＣ１０Ａを構成するトランジスタを示すブロックおよび回路の概略図である。図を簡単にするために、ワード線ドライバは、図３には示されていない。
【０００５】
図２に示された回路の読取モード動作を、これから説明する。ロウ・アドレス・ストローブ（ＲＡＳ）信号（図示せず）がイネーブルされた時に、周辺回路１５が、アドレス２０を駆動する。アドレス２０は、ＰＤＥＣ１３によってプリデコードされ、ＰＤＥＣ１３は、プリデコードされたアドレス２２を駆動する。ブロック選択信号（ＢＬＫＳＥＬ）は、ＲＤＥＣ１０ＡをイネーブルすることによってＷＬの活動化をトリガする。イネーブルされたＢＬＫＳＥＬがＲＤＥＣ１０Ａで受け取られた際に、プリデコードされたアドレス２２が、特定のＲＤＥＣ１０Ａについてイネーブルされる時に、対応するＷＬを活動化する信号が、ＷＬドライバ（図示せず）に供給される。図２および図３に示されたＲＤＥＣ回路方式では、ＷＬが立ち上がり始める時刻とＷＬが立ち下がり始める時刻は、レベリングされたブロック選択信号ＢＬＫＳＥＬによって制御される。
【０００６】
ＢＬＫＳＥＬ信号は、相補ビット線対（ＢＬ、／ＢＬ）上のデータをラッチするために、ＷＬの活動化の後の制御された時刻にＳＡ１８を活動化するのにも使用される。ブロック１６ごとに、独立のＢＬＫＳＥＬ信号が生成される。したがって、ＢＬＫＳＥＬ信号の生成が、ＷＬおよびＳＡ１８をそれぞれの正しい時刻に活動化するためにブロック１６を制御するための鍵になる。
【０００７】
図４は、プリデコードされたアドレス２２がＢＬＫＳＥＬ信号として使用される回路配置を示すブロック図である。このような配置は、ワタナベ（Y. Watanabe）他著、「A 286mm2 256 Mb DRAM with x32 Both-Ends DQ」、JSSC, Vol. 31, No. 4、1996年4月、第567〜574ページに詳細に記載されている。６４Ｍｂユニット１４には、１６個の４Ｍｂのブロック１６が含まれ、各ブロックには１０２４本のＷＬが含まれる。６４Ｍｂユニットの１６３８４本のワード線（１６ブロック／ユニット×１０２４ＷＬ／ブロック）のうちの１つのワード線を選択し、活動化するために、１４本のアドレス信号ＡＤＤ＜０：１３＞が使用され、最上位の４本のアドレス信号ＡＤＤ＜１０：１３＞は、１６個のプリデコードされたアドレスの生成に割り当てられる。これらの、ＡＤＤ＜１０：１３＞から生成される１６個のプリデコードされたアドレスが、１６個のブロック１６のそれぞれのそれぞれ１つへのＢＬＫＳＥＬ信号として使用される。
【０００８】
図４に示されたプリデコードされたＢＬＫＳＥＬ方式では、６４Ｍｂユニット内のブロック１６の数が増えるにつれて、プリデコードされたアドレス２２を搬送する信号導体の数を増やすことが必要である。１２８Ｍｂのダブル・ユニット１１の場合、３２本のＢＬＫＳＥＬ信号導体が必要であり、約１００μｍ2の面積が必要であり、これは、ロウ・デコーダ・ブロック１０の面積のほぼ１／４である。
【０００９】
図４に示された方式では、３２個のブロック１６のうちの１つを活動化する場合に、他のプリデコードされたアドレス２２をイネーブル状態に保持することも必要である。そのようなシグナリング方式を用いると、複数のバンクを有するメモリを構成することが困難になる。マルチバンク編成では、ブロックを独立に制御することが必要である。しかし、バンクごとに別々のプリデコードされたアドレス信号が必要な既存のシグナリング方式では、必要な信号導体の数が多すぎ、したがって、実用的ではない。したがって、既存のシグナリング方式は、１２８Ｍｂのダブル・ユニット１１内の単一バンク設計のみについて実用的である。
【００１０】
図５は、プリデコードされたアドレス２４を２つの６４Ｍｂユニット１４ｌおよび１４ｒ内で共用できるようにする共用ロウ・デコーダ（ＳＲＤＥＣ）１０Ｂを示すブロック図である。プリデコードされたアドレス２４は、ＢＬＫＳＥＬ信号の生成に使用される。これを、プリデコードされたブロック選択（ＢＬＫＳＥＬ）方式と称する。しかし、ワード線（ＷＬ）が立ち上がり始める時刻は、ＢＬＫＳＥＬによってトリガされる自己リセット式パルスの形のローカル・ブロック選択信号（ＬＢＬＫＳＥＬ）によって制御される。
【００１１】
ＬＢＬＫＳＥＬ信号は、ＳＲＤＥＣ１０Ｂ内でのデコードされたアドレスのラッチをトリガする。共用されるプリデコードされたアドレス信号線２４は、他のバンク内の記憶位置のアクセスに使用することができる。ワード線が立ち下がる時刻は、プリデコードされたＢＬＫＳＥＬアプローチの場合と同様に制御される。これによって、左側の６４Ｍｂユニット１４ｌをバンク０、右側の６４Ｍｂユニット１４ｒをバンク１として構成することが可能になる。しかし、この方式は、ＢＬＫＳＥＬ信号線の数がブロック１６の増加に伴って増えるという点で、図４に示されたデコード方式に類似する問題を有する。さらに、このＢＬＫＳＥＬアプローチでは、たとえば図５に示された左または右の６４Ｍｂユニット内など、左または右の単一のユニット内で複数のバンクを構成することができない。
【００１２】
図５に示されたタイミング信号線の数を減らすという原理を、複数のバンクを含む単一のユニットに適用した時には、個々のバンクを異なる時刻にリセットできないという点で問題が生じる。これを、図６のタイミング図に示す。プリチャージ信号／ＲＰＧが活動化される時に、ユニット内に複数のバンクが構成されている場合であっても、すべてのブロック１６が、／ＲＰＧの立ち下がりエッジ２５でリセットされる。このような同時リセットは、すべてのバンクが独立に活動化（セット）されプリチャージ（リセット）されるという要件に相反する。下で説明する本発明は、この問題を克服し、ＤＲＡＭの複数バンク・ユニットの各バンクについてプリチャージ信号を別々に制御できるようにする。
【００１３】
対照的に、下で説明する本発明では、左または右の単一のメモリ・ユニット内、たとえば図５に示された右側の６４Ｍｂユニット１４ｒ内で構成できるバンクの数に対する制限がない。さらに、下で説明する本発明は、左または右の単一のメモリ・ユニット内で構成されるブロックの数に無関係に、必要なプリデコードされたアドレス信号線の総数を減らす方法を提供する。
【００１４】
【発明が解決しようとする課題】
したがって、本発明の目的は、階層的な形でワード線を活動化する方法を提供することである。
【００１５】
本発明のもう１つの目的は、階層的な形でメモリのダブル・ユニット１１内のローカル・ブロックを活動化する回路を提供することである。
【００１６】
本発明のもう１つの目的は、マルチバンクＤＲＡＭ内の個々のバンクの独立の活動化およびリセットを可能にすることである。
【００１７】
【課題を解決するための手段】
本発明のバンク選択の方法および回路では、チップのダブル・ユニット１１内のブロックのローカル活動化のための階層バンキング制御の概念を採用する。この活動化は、各メモリ・アレイ・ブロックのワード線（ＷＬ）の立上げとリセットに必要なＷＬ活動化タイミング信号の総数を減らすことによって達成される。
【００１８】
具体的に言うと、本発明は、複数のバンクを含むダブル・ユニット１１の構造であって、バンクのそれぞれが、複数のブロック、バンクのそれぞれ１つのすべてのブロックに接続された、レベリングされたＷＬ活動化タイミング情報（ハイの状態がＷＬハイ、ロウの状態がＷＬロウ）を搬送する複数の専用バンク・アドレス線（専用バンク・アドレス線の数は、ダブル・ユニット１１のバンクの数以上である）と、ダブル・ユニット１１のブロックのすべてまたは少なくとも２つに接続された複数の共用アドレス線とを含む、ダブル・ユニット１１の構造を提案する。
【００１９】
レベリングされたＷＬ活動化タイミング情報を含む専用バンク・アドレス線は、選択されるバンクを識別する。共用アドレス線は、選択されたバンク内の選択されたブロックと、ブロック内の特定のワード線を識別する。共用アドレス線は、ダブル・ユニット１１内の少なくとも２つの異なるバンクの少なくとも２つのブロックの間で共用される。
【００２０】
ブロックのそれぞれには、レベリングされたブロック選択信号ＬＢＬＫＳＥＬを生成するための条件受取用ラッチ回路（ＣＲＬＣ）が含まれ、このＣＲＬＣは、デコードされたブロック・アドレスのそれぞれの１つが、セット相（バンク・アドレス線のそれぞれ１つでのロウからハイへの変化）中に有効である場合に、バンク・アドレス線のそれぞれ１つで搬送されるレベリングされたＷＬ活動化タイミング情報を渡す。活動化された後は、ＬＢＬＫＳＥＬのリセット・タイミングは、バンク・アドレス線のそれぞれ１つのリセット・タイミングだけに依存する。ブロックのそれぞれには、ラッチ回路ＣＲＬＣからのＷＬ活動化タイミング情報と、共用ロウ・アドレス線のそれぞれ１つからの共用ロウ情報とを受け取る複数のロウ・デコーダ回路も含まれる。
【００２１】
ブロック内の特定のワード線を選択するためのアドレス線は、ダブル・ユニット１１内の少なくとも２つの異なるバンクの少なくとも２つのブロックの間で共用され、ブロックのそれぞれが、複数のワード線を駆動する。共用アドレス線は、ある程度のデコードをＰＤＥＣ１３で行わせることができる。
【００２２】
本発明を用いると、タイミング情報は、プリデコード／スクランブルされたアドレスに対して、あるバンク階層から次のバンク階層へ転送される。これによって、本発明は、マルチバンクＤＲＡＭアーキテクチャで１バンクあたり１つだけの、レベリングされたＷＬ活動化タイミング情報を搬送する専用のプリデコードされたバンク・アドレス線を使用することができ、ローカル・ブロック・スクランブル解除のためのロウ経路で他のタイミング以外のプリデコードされたアドレスを多重化できるようになる。
【００２３】
したがって、本発明は、従来はロウ・デコーダから各メモリ・ブロックまで（上で述べた例では約８ｍｍの距離）走るクリティカルなタイミング信号線の数を減らす。従来は、これらの信号線が３２０本（すなわち、ダブル・ユニットの３２個のブロックのそれぞれについて１０本のアドレス線）に達する可能性がある。本発明は、タイミング情報をわずか４本の組み合わされたアドレス／タイミング情報線（たとえば図７ないし図１０の信号線３００ないし３５０）に多重化することによってこの数を４に減らし、ブロック選択信号を用いるローカル多重化解除動作を実行する。
【００２４】
プリデコードされたアドレス信号の残り（たとえば図７ないし図１０の信号線３１０）は、すべての２Ｍｂブロックを活動化するのに必要であるが、タイミング関連データを搬送しないので、複数のバンクの間で共用することができる。これらのアドレスは、わずか５つ（ｌｏｇ2 ３２）の信号に多重化され、図１１に示されたデコード回路を使用するチップのロウ制御部分でスクランブル解除される。したがって、本発明を用いると、ブロックのそれぞれへの低速のタイミング搬送信号を駆動するのに必要な従来の面積ペナルティが除去され、ロウ・デコーダの性能が改善される。
【００２５】
【発明の実施の形態】
従来の技術の節で述べた、すべてのバンクが個別に活動化（セット）されず、プリチャージ（リセット）されないという問題に対する可能な解決の１つが、図７に示されているように、プリチャージ（ＲＰＧ）信号３６０と共にラッチされる追加のブロック・リセット・アドレス線３４０と、ロウ・アドレス・ストローブ（ＲＡＳ）信号３８０と共にラッチされる追加のブロック・セット・アドレス線３７０を設けることである。このような構造では、アドレスによって、セットまたはリセットされるブロックが具体的に識別される。しかし、この解決策は、大量の配線空間を必要とし、ラッチをブロック・レベルで実行することが要求される。図７に示された構造の面積節約は、ワード線（ＷＬ）リセット相のための追加のブロック・リセット・アドレス線３４０およびブロック・セット・アドレス線３７０の導入によって、ほぼ完全に消費される。
【００２６】
もう１つのより実行可能な解決策が、図８に示された本発明の実施例である。この同一の概念を、下で述べる図１３および図１４を参照してより詳細に説明する。図８の構造には、４つのバンク３２０が含まれるが、図１３および図１４には、本発明を詳細に説明するために、２つのバンクだけが図示されている。
【００２７】
説明を簡単にするために、通常のアドレス・バス（Ｘ０−９Ｐ）は、これらの信号のプリデコード／デコードがどの場合でも同一なので（たとえば、どの場合でも所与のブロック内に同一の数のＷＬを有する）、以下の説明では無視する。この例では、１０２４本のうちの１本のＷＬがデコードされる。
【００２８】
ここで図８を詳細に参照すると、別のタイミング線である信号線３００が、各バンク３２０に供給される。タイミング線である信号線３００は、「レベルタイプ」制御を有することによって／ＲＡＳ情報と／ＲＰＧ情報を搬送する。「レベルタイプ」とは、ロウからハイへの遷移の際に、ＳＥＴ（セット）動作がイネーブル（／ＲＡＳを介して）され、ハイからロウへの相中にはＲＥＳＥＴ（リセット）がイネーブルされることを意味する。
【００２９】
４つのバンク選択タイミング信号である信号線３００は、リブ・コーナー（Ｘプリデコーダ）３９０（図１ないし図３のＰＤＥＣ１３）で、／ＲＡＳ、／ＲＰＧおよびバンク・アドレスと共にラッチされる。バンク選択信号をデコードするのに必要なバンク・アドレスは、すでにリブ・コーナー３９０でデコードされており、したがって、他のプリデコードされたアドレス（Ｘ０−９Ｐ）の信号線３５０と共にリブの全長にわたって送る必要はない。
【００３０】
信号線３００のバンク選択信号は、バンク３２０内の各個々のブロック３３０へタイミングを転送するために、図１３に示された条件受取用ラッチ回路（ＣＲＬＣ）６０を介して信号線３１０のブロック・アドレス（Ｘ１０−１２Ｐ、１バンクあたり８ブロック）と共にラッチされる。したがって、このマルチバンクＳＤＲＡＭに必要な信号線の総数は、信号線３５０の通常のアドレス（Ｘ０−９Ｐ）を除いて１２本（４本の信号線３００のタイミング・バンク選択線＋８本の信号線３１０のプリデコードされたブロック・アドレスＸ１０１１１２＜０：７＞（すなわち１２））である。これは、複数バンク活動化およびプリチャージの原理を使用しない図５に示された従来の単一バンク非同期デコード構造に必要な数（すなわち１４本）より２本少ない。
【００３１】
図１３および図１４は、図８に示されたマルチバンク構造のより詳細な図である。しかし、より高水準の詳細を示すために、図１４の構造には、２つのバンク（バンク０およびバンク１）だけが含まれ、各バンクには４つのブロック３３０だけが含まれる。当業者に既知であるとおり、図８および図１４に示された構造は、実質的に同様である。しかし、バンクの数が異なり、各バンク内のブロックの数が異なるので、異なる構造では異なるアドレッシングが必要である。ブロック３３０のうちの１つを、図１４の上部に詳細に示す。ブロック３３０のさらに詳細な図を、図１３に示す。
【００３２】
図１１は、図１３および図１４に示されたＣＲＬＣ６０の詳細を示す図である。具体的に言うと、図１１には、ＮＡＮＤ回路４０ないし４３とインバータ４４が示されている。図１１に示された例では、信号Ｘ１１Ｐ（外部チップ・アドレスＡ１１の遅延されたＸアドレス）が、ユニット内のバンクの半分のデコードのためのバンク・タイミング情報を搬送する。
【００３３】
本発明は、階層バンキング制御を使用して、デコーディング・アドレスのあるレベルから次のレベルへタイミング情報を転送する、多重化アドレスを介して階層内の最小のメモリ・バンクへタイミング情報を転送する。図１４からわかるように、単一のワード線ＷＬを活動化するのに必要なタイミングを転送するために、信号線３００のタイミング信号を使用して第１のバンク（たとえばバンク０）がデコードされ、その後、条件受取用のＣＲＬＣ６０を介して信号線３００のタイミング信号（たとえば前のステージのデコーディングからわずかに遅れたＲＡＳ）を転送することによって単一のメモリ・ブロック３３０が（たとえば下で説明する１：４デコーディングを使用して）バンク内でデコードされ、最後に、単一のワード線ＷＬが活動化されている（たとえば１：１０２４デコーディングを使用して）共用されるロウ・デコーダ／ワード線ドライバ６１で第３の階層デコーディングが行われる。
【００３４】
当初は、タイミング情報を含む、信号線３００のプリデコードされたアドレス信号が、階層デコーディングの第１レベルで用いられて、ユニットの単一のバンク（たとえばバンク０）が活動化され、その後、信号線３００のアドレス信号が、バンク・アドレスと独立に継続的に変化する可能性がある信号線３１０の他の静的なプリデコードされたアドレスと多重化される。
【００３５】
図１３を参照すると、ラッチ回路６０は、バンク・アドレッシング処理中に階層的にタイミング情報をラッチし、必要なブロック選択信号を生成する。言い換えると、ラッチ回路６０は、プリデコードされた信号（第一レベルのタイミング信号）を使用して、後続レベルのタイミング信号を生成する。
【００３６】
図１１および図１３をもう一度参照すると、信号Ｘ９１０Ｐ（共用されるプリデコードされた外部アドレスＡ９およびＡ１０）は、１バンク内の４つの活動状態ブロックから１つをデコードするのに使用される信号線３１０のアドレス信号である。バンクが活動状態である場合には、１つの活動状態ブロックが、Ｘ９１０Ｐ＜０＞、Ｘ９１０Ｐ＜１＞、Ｘ９１０Ｐ＜２＞またはＸ９１０Ｐ＜３＞のいずれかをハイにアサートすることによって、デコードまたは識別される。バンク・アドレス（Ｘ１１Ｐ)をハイまたはロウのいずれかにアサートすることによって、上側または下側のいずれかのバンクが活動化される。
【００３７】
Ｘ１１Ｐ信号は、ＮＡＮＤ回路４０および４３に入力される。ＮＡＮＤ回路４０の出力は、ＮＡＮＤ回路４１およびＮＡＮＤ回路４３に出力される。ＮＡＮＤ回路４２は、たとえばＸ９１０Ｐ信号とＮＡＮＤ回路４３からの出力を受け取る。ＮＡＮＤ回路４１は、ＮＡＮＤ回路４２から出力を受け取り、ＮＡＮＤ回路４０に出力し、ＮＡＮＤ回路４０の出力は、インバータ４４によって反転され、ブロック選択信号ＢＬＫＳＥＬとして出力される。図１１に示された回路の論理動作を、図１２に示されたタイミング図に関して説明する。
【００３８】
図１２では、時間依存のＸ１１Ｐがハイであり、Ｘ９１０Ｐもハイである時に、ブロック選択信号ＢＬＫＳＥＬ信号は、Ｘ９１０Ｐに発生する可能性がある次の変化と独立に、Ｘ１１Ｐ信号が立ち下がるまで、タイミング信号に従う。ＮＡＮＤ回路４０への入力の両方がハイである時には、その出力はロウであり、したがって、ＮＡＮＤ回路４１への入力のうちの１つが必ずロウになるので、フィードバック・ループ（たとえばＮＡＮＤ回路４１、ＮＡＮＤ回路４３）によってＮＡＮＤ回路４０の第２入力がハイになることが保証される。
【００３９】
しかし、Ｘ１１Ｐがハイであり、Ｘ９１０Ｐがロウである（所与のバンク内のブロックが選択されないことが示される）場合には、ブロック選択信号ＢＬＫＳＥＬは、Ｘ１１Ｐのハイ・パルス中にＸ９１０Ｐがハイになる場合であっても、ロウのままになる。これは、このアドレスが複数のバンクの間で共用されることに起因する。しかし、この回路に供給されるＸ１１Ｐパルスは、活動状態のバンクだけに関連する。
【００４０】
したがって、本発明は、本質的に、バンクがセットされた後のＸ９１０Ｐアドレス変化をマスキングする。バンクがセットされた時には、ＢＬＫＳＥＬ信号が、ワード線ドライバ６３と共にロウ・デコーダ６２の活動化を制御するように働く。
【００４１】
デコード用のＮＡＮＤ回路４２は、プリデコードされたＸ９１０Ｐ非タイミング依存アドレスが入力されるが、１つのアドレス信号だけの受取に制限されず、選択されたサイズのアレイ・ブロックを活動化するのに必要な数の静的アドレスを受け取ることができる。
【００４２】
したがって、条件受取用のＳＬＴＣ６０は、Ｘ１１Ｐ信号（タイミングのプリデコードされた信号である）およびＸ９１０Ｐ信号（複数のバンクの間で共用されるプリデコードされた信号である）などのプリデコードされたアドレスを入力として使用して、ブロック選択信号ＢＬＫＳＥＬからタイミング情報をデコードする。
【００４３】
ＢＬＫＳＥＬ信号は、ロウ・デコーダ／ワード線ドライバ（ＲＤＥＣ／ＷＬＤＲＶ）６１に供給される。図１３に示された例では、２５６個のロウ・デコーダ／ワード線ドライバ６１がある。ロウ・デコーダ／ワード線ドライバ６１のそれぞれには、低次の（Ｘ９１０およびＸ１１Ｐは、ロウ・デコーダ６２をイネーブルするためのタイミング信号ＢＬＫＳＥＬを生成するためにＳＬＴＣ回路によって使用される高次アドレスである）共用されるプリデコードされたアドレスＸ２３Ｐ、Ｘ４５６Ｐ、Ｘ７８９Ｐ（２５６個のうちの１つのロウ・デコーダの活動化に必要）を受け入れるスタック式デコード用Ｎ型電界効果トランジスタ（ＮＦＥＴ）ステージであるロウ・デコーダ６２と、データをラッチし、ワード線ドライバ６３を活動化するラッチ６４（２つのフィードバック・インバータ）が含まれる。
【００４４】
図１３に示された例では、ロウ・デコーダ／ワード線ドライバ６１のそれぞれに、４つのワード線ドライバ６３が含まれる。当業者に既知であるとおり、ワード線ドライバ６３は、１／４デコーディング式にスタックされた簡単なリセット・デバイスとすることができるが、これに制限されない（たとえば、１／８などのデコーディング式も可能である）。Ｘ０１Ｐ信号は、４つのＷＬドライバのうちの１つの活動化に使用される。Ｘ０１Ｐ信号は、２つのアドレスＡ０およびＡ１からプリデコードされる。したがって、Ｘ０１Ｐ＜０＞、Ｘ０１Ｐ＜１＞、Ｘ０１Ｐ＜２＞およびＸ０１Ｐ＜３＞という４つの組合せが可能であり、そのそれぞれが、単一のＷＬドライバに送られる。
【００４５】
Ｘ９１０Ｐ＜０：３＞信号は、４つのサブアレイであるブロック３３０のうちの１つを選択するのに使用され、Ｘ１１Ｐ信号は、２バンクのうちの１つを選択するのに使用される。
【００４６】
したがって、図１４に示されているように、信号線３００、３１０および３５０の３つのデコーディング・バンドが、ワード線を活動化するためにロウ・デコーダにタイミング情報を転送するのに必要なもののすべてである。信号線３００の第１のバンドは、２つのバンクのうちのいずれかを選択する。この例では、１つのタイミングのプリデコードされたアドレスすなわち、Ｘ１１Ｐ＜０／１＞だけが必要である（「０」は上側のバンク、「１」は下側のバンクを選択する）。次に、信号線３００の第１のバンドからのタイミング信号が、１入力としてＣＲＬＣ６０に供給され、プリデコードされたアドレスの信号線３１０の第２のバンド（Ｘ９１０Ｐ＜０：３＞）が、ＣＲＬＣの第２入力として働く。
【００４７】
このＣＲＬＣ回路を用いると、タイミング信号を信号線３１０の第２のアドレッシング・バンドに転送することができる。最後に、４Ｍｂメモリ・サブアレイの１つのワード線だけを活動化するために、１０本の共用されるプリデコードされたアドレスである信号線３５０（Ｘ０１Ｐ＜０：３＞、Ｘ２３＜０：３＞、Ｘ４５６＜０：７＞およびＸ７８９＜０：７＞（たとえば、４＋４＋８＋８＝２０本））が供給される。
【００４８】
アドレス線である信号線３５０は、信号線３００の第３階層アドレス・バンドを構成し、図１３に示されるように、ロウ・デコーダ６２とワード線ドライバ６３の活動化に使用される。ブロック選択信号（ＢＬＫＳＥＬ）によって保持されるタイミング情報が、出力され、立ちあげる（たとえば活動状態にする）ワード線を指令する。
【００４９】
従来のシステムは、集積回路ＩＣ上に存在するブロックごとに、プリデコードされたブロック選択信号ＢＬＫＳＥＬ線を備える。したがって、従来は、タイミング・クリティカルな信号線の数が、バンク数とバンクあたりのブロック数の積に等しい。対照的に、本発明は、集積回路上に存在するバンクごとに１つのプリデコードされたバンク選択信号線だけを備える。したがって、４バンク、１バンクあたり８ブロックの設計では、従来の構造ではブロック選択タイミング信号線の数が３２本になるが、本発明は、４本のバンク選択タイミング信号線だけを必要とする。
【００５０】
本発明は、余分な配線チャネルを導入せず、総チップ面積が減る。さらに、本発明は、前に述べたように、マルチバンクＳＤＲＡＭで要求される、すべてのバンクを個別に活動化（セット）し、プリチャージ（リセット）する能力を達成する。
【００５１】
図１０に示された本発明のもう１つの実施例では、タイミング信号（／ＲＡＳ３８１および／ＲＰＧ３６１）が、バンク・アドレス信号３７１と組み合わされ、各バンク３２０内でローカルにラッチされる。バンク活動化タイミング信号であるバンク・アドレス信号３７１は、ブロック３３０ごとに有効なブロック・アドレスをローカルにラッチする。この実施例では、図１０に示されているように、バンク・アドレス信号３７１を／ＲＡＳ３８１および／ＲＰＧ３６１と共にラッチするために、リブ領域であるＲＤＥＣ１０内の追加の配線チャネルと、リブ・コーナーであるＰＤＥＣ１３内の追加のラッチが必要である。
【００５２】
したがって、図７に示された構造を用いると、バンクは、本質的に、ＲＡＳ信号３８０と組み合わされるブロック・リセット・アドレス線３４０と、ＲＰＧ信号３６０と組み合わされるブロック・リセット・アドレス線３７０とに基づいて選択される。対照的に、図１０では、バンク・アドレス信号３７１が、／ＲＰＧ３６１および／ＲＡＳ３８１と組み合わされ、各ブロック３３０内でローカルにラッチされる。
【００５３】
さらに、本発明を用いると、ＲＤＥＣ１０が、２つの６４Ｍｂユニット１４の間で共用される。したがって、図１ないし図３のリブ・ユニットであるＲＤＥＣ１０は、本発明を用いる１２８Ｍｂのダブル・ユニット１１内の「共用リブ」であるＲＤＥＣ１０になる。ＲＤＥＣ１０は共用されるので、通常のアドレスＸ０−９Ｐである信号線３５０も、２つの６４Ｍｂユニット１４について共用することができ、したがって、ワード線のデコードのために６４Ｍｂユニット１４ごとに別々のＸ０−９Ｐアドレスを設けるペナルティが除去される。
【００５４】
したがって、本発明を用いると、ブロックのそれぞれに低速の時間搬送信号を駆動するのに必要な従来の面積ペナルティが除去され、ロウ・デコーダの性能が改善される。
【００５５】
この特許出願で使用した例では、２レベルおよび４レベルのマルチバンク式構造を論じたが、この開示を与えられた当業者が理解するとおり、本発明の階層バンキング制御方法は、あらゆる数のバンクを有するＤＲＡＭチップに適用することができる。しかし、やはり当業者が理解するとおり、アドレッシングは、正しい数のサブアレイおよびそのそれぞれのワード線を活動化するために、使用される具体的な応用例に応じて変更しなければならない。
【００５６】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００５７】
（１）それぞれが複数のブロックを含む、複数のバンクと、
複数のタイミング・クリティカルなアドレス線であって、前記タイミング・クリティカルなアドレス線が、前記バンクのうちの異なる１つに接続され、前記バンクのそれぞれのバンク内の前記ブロックのすべてに接続され、前記タイミング・クリティカルなアドレス線の数が、前記バンクの数に等しい、前記タイミング・クリティカルなアドレス線と、
前記ブロックのそれぞれ１つに接続された複数の専用アドレス線と
を含むメモリ構造。
（２）さらに、前記ブロックのすべてに接続された複数の共用アドレス線を含む、上記（１）に記載のメモリ構造。
（３）前記タイミング・クリティカルなアドレス線が、選択されたブロックを有する選択されたバンクを識別する、上記（２）に記載のメモリ構造。
（４）前記専用アドレス線および前記共用アドレス線が、前記選択されたバンク内の前記選択されたブロックを識別する、上記（３）に記載のメモリ構造。
（５）前記ブロックのそれぞれが、前記タイミング・クリティカルなアドレス線のそれぞれの１つに接続された条件受取用ラッチ回路を含む、上記（１）に記載のメモリ構造。
（６）前記ブロックのそれぞれが、前記条件受取用ラッチ回路からのタイミング情報と、前記専用アドレス線のそれぞれ１つからのロウ情報とを受け取る共用ロウ・デコーダ回路を含む、上記（５）に記載のメモリ構造。
（７）前記専用アドレス線の数が、前記ブロックの数に等しい、上記（１）に記載のメモリ構造。
（８）前記ブロックのそれぞれが、複数のワード線を駆動し、前記メモリ構造が、ダイナミック・ランダム・アクセス・メモリ構造を含む、上記（１）に記載のメモリ構造。
（９）それぞれが少なくとも１つのブロックを含む、少なくとも１つのバンクと、
少なくとも１つのタイミング・クリティカルなアドレス線であって、前記少なくとも１つのタイミング・クリティカルなアドレス線が、前記少なくとも１つのバンクのうちの異なる１つに接続され、めいめいのバンク内の前記少なくとも１つのブロックのすべてに接続され、前記少なくとも１つのタイミング・クリティカルなアドレス線の数が、前記少なくとも１つのバンクの数に等しい、前記少なくとも１つのタイミング・クリティカルなアドレス線と、
前記少なくとも１つのブロックのそれぞれ１つに接続された、少なくとも１つの専用アドレス線と
を含むメモリ構造。
（１０）さらに、前記少なくとも１つのブロックのすべてに接続された少なくとも１つの共用アドレス線を含む、上記（９）に記載のメモリ構造。
（１１）前記少なくとも１つのタイミング・クリティカルなアドレス線が、前記少なくとも１つのブロックの選択されたブロックを有する前記少なくとも１つのバンクの選択されたバンクを識別する、上記（１０）に記載のメモリ構造。
（１２）前記少なくとも１つの専用アドレス線および前記少なくとも１つの共用アドレス線が、前記選択されたバンク内の前記選択されたブロックを識別する、上記（１１）に記載のメモリ構造。
（１３）前記少なくとも１つのブロックのそれぞれが、前記少なくとも１つのタイミング・クリティカルなアドレス線のそれぞれの１つに接続された条件受取用ラッチ回路を含む、上記（９）に記載のメモリ構造。
（１４）前記少なくとも１つのブロックのそれぞれが、前記条件受取用ラッチ回路からのタイミング情報と、前記少なくとも１つの専用アドレス線のそれぞれ１つからのロウ情報とを受け取る共用ロウ・デコーダ回路を含む、上記（１３）に記載のメモリ構造。
（１５）前記専用アドレス線の数が、前記ブロックの数に等しい、上記（９）に記載のメモリ構造。
（１６）前記少なくとも１つのブロックのそれぞれが、少なくとも１つのワード線を駆動し、前記メモリ構造が、ダイナミック・ランダム・アクセス・メモリ構造を含む、上記（９）に記載のメモリ構造。
（１７）それぞれが複数のサブ構造を含む、複数の構造と、
複数のタイミング線であって、前記タイミング線が、前記構造のうちの異なる１つに接続され、前記構造のそれぞれの構造内の前記サブ構造のすべてに接続され、前記タイミング線の数が、前記構造の数に等しい、前記タイミング線と、
前記サブ構造のそれぞれの１つに接続された複数の専用線と
を含む、タイミング信号を供給するための階層システム。
（１８）さらに、前記サブ構造のすべてに接続された、複数の共用線を含む、上記（１７）に記載の階層システム。
（１９）前記タイミング線が、選択されたサブ構造を有する選択された構造を識別する、上記（１８）に記載の階層システム。
（２０）前記専用線および前記共用線が、前記選択された構造内の前記選択されたサブ構造を識別する、上記（１９）に記載の階層システム。
（２１）前記サブ構造のそれぞれが、前記タイミング線のそれぞれの１つに接続された条件受取用ラッチ回路を含む、上記（１７）に記載の階層システム。
（２２）前記サブ構造のそれぞれが、前記条件受取用ラッチ回路からのタイミング情報と、前記専用アドレス線のそれぞれ１つからのロウ情報とを受け取る共用ロウ・デコーダ回路を含む、上記（２１）に記載の階層システム。
（２３）前記専用線の数が、前記サブ構造の数に等しい、上記（１７）に記載の階層システム。
【図面の簡単な説明】
【図１】通常のマルチバンクＤＲＡＭの概略図である。
【図２】通常のマルチバンクＤＲＡＭの概略図である。
【図３】通常のマルチバンクＤＲＡＭの概略図である。
【図４】シングル・バンクとして構成されたＤＲＡＭのメモリ・ユニットの一部のブロック概略図である。
【図５】共用ロウ・デコーダを有し、２バンクとして構成されるＤＲＡＭ内のメモリ・ユニットの概略図である。
【図６】図５に示された構造を流れる信号に関する信号タイミング図である。
【図７】本発明による４バンクを有するマルチバンクＤＲＡＭの概略図である。
【図８】本発明による４バンクを有するマルチバンクＤＲＡＭの概略図である。
【図９】図８に示された本発明の構造を通って流れる信号に関する信号タイミング図である。
【図１０】本発明による４バンクを有するマルチバンクＤＲＡＭの概略図である。
【図１１】本発明に従ってブロック選択信号を生成するための回路の概略図である。
【図１２】本発明による、図１１に示された回路によって生成される信号のタイミング図である。
【図１３】本発明によるサブアレイの概略図である。
【図１４】本発明によるサブアレイを有するマルチバンクＤＲＡＭ内のバンクの概略図である。
【符号の説明】
１０ ロウ・デコーダ・ブロック（ＲＤＥＣ）
１１ ダブル・ユニット
１２ カラム・デコーダ・ブロック（ＣＤＥＣ）
１３ アドレス・プリデコーダ・ブロック（ＰＤＥＣ）
１４ ６４Ｍｂユニット
１５ 周辺回路
１６ ブロック
１８ センス・アンプ（ＳＡ）
２０ アドレス
２１ メモリ・セル
２２ プリデコードされたアドレス
２４ プリデコードされたアドレス
６０ 条件受取用ラッチ回路（ＣＲＬＣ）
６１ ロウ・デコーダ／ワード線ドライバ
６２ ロウ・デコーダ
６３ ワード線ドライバ
【発明の属する技術分野】
本発明は、全般的にはマルチバンク式ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）デバイスに関し、具体的には、メモリ・アレイ・ブロックのローカル活動化のための階層型ロウ選択の方法および回路に関する。
【０００２】
【従来の技術】
図１は、例示のために複数バンクの１Ｇｂ ＤＲＡＭ集積回路チップの構成を示す図である。このＤＲＡＭチップは、従来技術では許容されない。このチップは、８つの１２８Ｍｂのダブル・ユニット１１からなる。４つの１２８Ｍｂのダブル・ユニット１１が、それぞれＤＲＡＭチップの上半分と下半分に配置されている。周辺回路１５は、チップの上半分と下半分の間に配置され、ここに、複数のアドレス線（すなわち１６ロウのアドレス線）、データ・バス（すなわち×３２編成のための３２本のデータ）および制御信号が配置される。これらの信号は、データ読取動作およびデータ書込動作のために８つの１２８Ｍｂのダブル・ユニット１１を制御する。１２８Ｍｂのダブル・ユニット１１には、２つの６４Ｍｂユニット１４、ロウ・デコーダ・ブロック（ＲＤＥＣ）１０、カラム・デコーダ・ブロック（ＣＤＥＣ）１２およびアドレス・プリデコーダ・ブロック（ＰＤＥＣ）１３が含まれる。
【０００３】
図２は、１２８Ｍｂダブル・ユニットの一部を示す詳細なブロック図であり、右側の６４ＭｂユニットとＣＤＥＣ１２は、図示と説明を簡単にするために示されていない。この６４Ｍｂユニットには、複数のブロック１６（たとえば、それぞれ４Ｍｂ容量の１６ブロック）が含まれる。各ブロック１６には、複数のメモリ・セル（たとえば、各ブロックに４Ｍ個のセルが含まれる）が含まれ、このメモリ・セルは、メモリ・アレイで普通であるようにｘロウ（たとえば１０２４ロウ）×ｙカラム（たとえば４０９６カラム）に配置されている。各ロウに配置されるセルは、ｘ本のワード線（ＷＬ）のうちの対応する１つに結合され、ワード線は、ｘ個のロウ・デコーダ（ＲＤＥＣ）１０Ａのうちの対応する１つによってデコードされる。ＲＤＥＣ１０Ａは、プリデコードされたアドレス２２によって駆動され、そのドライバは、ＰＤＥＣ１３に配置される。センス・アンプ（ＳＡ）１８は、隣接するブロック１６の間に配置される。
【０００４】
図３は、ブロック１６内のメモリ・セル２１、そのＳＡ１８への接続および、ワード線（ＷＬ）を駆動するＲＤＥＣ１０Ａを構成するトランジスタを示すブロックおよび回路の概略図である。図を簡単にするために、ワード線ドライバは、図３には示されていない。
【０００５】
図２に示された回路の読取モード動作を、これから説明する。ロウ・アドレス・ストローブ（ＲＡＳ）信号（図示せず）がイネーブルされた時に、周辺回路１５が、アドレス２０を駆動する。アドレス２０は、ＰＤＥＣ１３によってプリデコードされ、ＰＤＥＣ１３は、プリデコードされたアドレス２２を駆動する。ブロック選択信号（ＢＬＫＳＥＬ）は、ＲＤＥＣ１０ＡをイネーブルすることによってＷＬの活動化をトリガする。イネーブルされたＢＬＫＳＥＬがＲＤＥＣ１０Ａで受け取られた際に、プリデコードされたアドレス２２が、特定のＲＤＥＣ１０Ａについてイネーブルされる時に、対応するＷＬを活動化する信号が、ＷＬドライバ（図示せず）に供給される。図２および図３に示されたＲＤＥＣ回路方式では、ＷＬが立ち上がり始める時刻とＷＬが立ち下がり始める時刻は、レベリングされたブロック選択信号ＢＬＫＳＥＬによって制御される。
【０００６】
ＢＬＫＳＥＬ信号は、相補ビット線対（ＢＬ、／ＢＬ）上のデータをラッチするために、ＷＬの活動化の後の制御された時刻にＳＡ１８を活動化するのにも使用される。ブロック１６ごとに、独立のＢＬＫＳＥＬ信号が生成される。したがって、ＢＬＫＳＥＬ信号の生成が、ＷＬおよびＳＡ１８をそれぞれの正しい時刻に活動化するためにブロック１６を制御するための鍵になる。
【０００７】
図４は、プリデコードされたアドレス２２がＢＬＫＳＥＬ信号として使用される回路配置を示すブロック図である。このような配置は、ワタナベ（Y. Watanabe）他著、「A 286mm2 256 Mb DRAM with x32 Both-Ends DQ」、JSSC, Vol. 31, No. 4、1996年4月、第567〜574ページに詳細に記載されている。６４Ｍｂユニット１４には、１６個の４Ｍｂのブロック１６が含まれ、各ブロックには１０２４本のＷＬが含まれる。６４Ｍｂユニットの１６３８４本のワード線（１６ブロック／ユニット×１０２４ＷＬ／ブロック）のうちの１つのワード線を選択し、活動化するために、１４本のアドレス信号ＡＤＤ＜０：１３＞が使用され、最上位の４本のアドレス信号ＡＤＤ＜１０：１３＞は、１６個のプリデコードされたアドレスの生成に割り当てられる。これらの、ＡＤＤ＜１０：１３＞から生成される１６個のプリデコードされたアドレスが、１６個のブロック１６のそれぞれのそれぞれ１つへのＢＬＫＳＥＬ信号として使用される。
【０００８】
図４に示されたプリデコードされたＢＬＫＳＥＬ方式では、６４Ｍｂユニット内のブロック１６の数が増えるにつれて、プリデコードされたアドレス２２を搬送する信号導体の数を増やすことが必要である。１２８Ｍｂのダブル・ユニット１１の場合、３２本のＢＬＫＳＥＬ信号導体が必要であり、約１００μｍ2の面積が必要であり、これは、ロウ・デコーダ・ブロック１０の面積のほぼ１／４である。
【０００９】
図４に示された方式では、３２個のブロック１６のうちの１つを活動化する場合に、他のプリデコードされたアドレス２２をイネーブル状態に保持することも必要である。そのようなシグナリング方式を用いると、複数のバンクを有するメモリを構成することが困難になる。マルチバンク編成では、ブロックを独立に制御することが必要である。しかし、バンクごとに別々のプリデコードされたアドレス信号が必要な既存のシグナリング方式では、必要な信号導体の数が多すぎ、したがって、実用的ではない。したがって、既存のシグナリング方式は、１２８Ｍｂのダブル・ユニット１１内の単一バンク設計のみについて実用的である。
【００１０】
図５は、プリデコードされたアドレス２４を２つの６４Ｍｂユニット１４ｌおよび１４ｒ内で共用できるようにする共用ロウ・デコーダ（ＳＲＤＥＣ）１０Ｂを示すブロック図である。プリデコードされたアドレス２４は、ＢＬＫＳＥＬ信号の生成に使用される。これを、プリデコードされたブロック選択（ＢＬＫＳＥＬ）方式と称する。しかし、ワード線（ＷＬ）が立ち上がり始める時刻は、ＢＬＫＳＥＬによってトリガされる自己リセット式パルスの形のローカル・ブロック選択信号（ＬＢＬＫＳＥＬ）によって制御される。
【００１１】
ＬＢＬＫＳＥＬ信号は、ＳＲＤＥＣ１０Ｂ内でのデコードされたアドレスのラッチをトリガする。共用されるプリデコードされたアドレス信号線２４は、他のバンク内の記憶位置のアクセスに使用することができる。ワード線が立ち下がる時刻は、プリデコードされたＢＬＫＳＥＬアプローチの場合と同様に制御される。これによって、左側の６４Ｍｂユニット１４ｌをバンク０、右側の６４Ｍｂユニット１４ｒをバンク１として構成することが可能になる。しかし、この方式は、ＢＬＫＳＥＬ信号線の数がブロック１６の増加に伴って増えるという点で、図４に示されたデコード方式に類似する問題を有する。さらに、このＢＬＫＳＥＬアプローチでは、たとえば図５に示された左または右の６４Ｍｂユニット内など、左または右の単一のユニット内で複数のバンクを構成することができない。
【００１２】
図５に示されたタイミング信号線の数を減らすという原理を、複数のバンクを含む単一のユニットに適用した時には、個々のバンクを異なる時刻にリセットできないという点で問題が生じる。これを、図６のタイミング図に示す。プリチャージ信号／ＲＰＧが活動化される時に、ユニット内に複数のバンクが構成されている場合であっても、すべてのブロック１６が、／ＲＰＧの立ち下がりエッジ２５でリセットされる。このような同時リセットは、すべてのバンクが独立に活動化（セット）されプリチャージ（リセット）されるという要件に相反する。下で説明する本発明は、この問題を克服し、ＤＲＡＭの複数バンク・ユニットの各バンクについてプリチャージ信号を別々に制御できるようにする。
【００１３】
対照的に、下で説明する本発明では、左または右の単一のメモリ・ユニット内、たとえば図５に示された右側の６４Ｍｂユニット１４ｒ内で構成できるバンクの数に対する制限がない。さらに、下で説明する本発明は、左または右の単一のメモリ・ユニット内で構成されるブロックの数に無関係に、必要なプリデコードされたアドレス信号線の総数を減らす方法を提供する。
【００１４】
【発明が解決しようとする課題】
したがって、本発明の目的は、階層的な形でワード線を活動化する方法を提供することである。
【００１５】
本発明のもう１つの目的は、階層的な形でメモリのダブル・ユニット１１内のローカル・ブロックを活動化する回路を提供することである。
【００１６】
本発明のもう１つの目的は、マルチバンクＤＲＡＭ内の個々のバンクの独立の活動化およびリセットを可能にすることである。
【００１７】
【課題を解決するための手段】
本発明のバンク選択の方法および回路では、チップのダブル・ユニット１１内のブロックのローカル活動化のための階層バンキング制御の概念を採用する。この活動化は、各メモリ・アレイ・ブロックのワード線（ＷＬ）の立上げとリセットに必要なＷＬ活動化タイミング信号の総数を減らすことによって達成される。
【００１８】
具体的に言うと、本発明は、複数のバンクを含むダブル・ユニット１１の構造であって、バンクのそれぞれが、複数のブロック、バンクのそれぞれ１つのすべてのブロックに接続された、レベリングされたＷＬ活動化タイミング情報（ハイの状態がＷＬハイ、ロウの状態がＷＬロウ）を搬送する複数の専用バンク・アドレス線（専用バンク・アドレス線の数は、ダブル・ユニット１１のバンクの数以上である）と、ダブル・ユニット１１のブロックのすべてまたは少なくとも２つに接続された複数の共用アドレス線とを含む、ダブル・ユニット１１の構造を提案する。
【００１９】
レベリングされたＷＬ活動化タイミング情報を含む専用バンク・アドレス線は、選択されるバンクを識別する。共用アドレス線は、選択されたバンク内の選択されたブロックと、ブロック内の特定のワード線を識別する。共用アドレス線は、ダブル・ユニット１１内の少なくとも２つの異なるバンクの少なくとも２つのブロックの間で共用される。
【００２０】
ブロックのそれぞれには、レベリングされたブロック選択信号ＬＢＬＫＳＥＬを生成するための条件受取用ラッチ回路（ＣＲＬＣ）が含まれ、このＣＲＬＣは、デコードされたブロック・アドレスのそれぞれの１つが、セット相（バンク・アドレス線のそれぞれ１つでのロウからハイへの変化）中に有効である場合に、バンク・アドレス線のそれぞれ１つで搬送されるレベリングされたＷＬ活動化タイミング情報を渡す。活動化された後は、ＬＢＬＫＳＥＬのリセット・タイミングは、バンク・アドレス線のそれぞれ１つのリセット・タイミングだけに依存する。ブロックのそれぞれには、ラッチ回路ＣＲＬＣからのＷＬ活動化タイミング情報と、共用ロウ・アドレス線のそれぞれ１つからの共用ロウ情報とを受け取る複数のロウ・デコーダ回路も含まれる。
【００２１】
ブロック内の特定のワード線を選択するためのアドレス線は、ダブル・ユニット１１内の少なくとも２つの異なるバンクの少なくとも２つのブロックの間で共用され、ブロックのそれぞれが、複数のワード線を駆動する。共用アドレス線は、ある程度のデコードをＰＤＥＣ１３で行わせることができる。
【００２２】
本発明を用いると、タイミング情報は、プリデコード／スクランブルされたアドレスに対して、あるバンク階層から次のバンク階層へ転送される。これによって、本発明は、マルチバンクＤＲＡＭアーキテクチャで１バンクあたり１つだけの、レベリングされたＷＬ活動化タイミング情報を搬送する専用のプリデコードされたバンク・アドレス線を使用することができ、ローカル・ブロック・スクランブル解除のためのロウ経路で他のタイミング以外のプリデコードされたアドレスを多重化できるようになる。
【００２３】
したがって、本発明は、従来はロウ・デコーダから各メモリ・ブロックまで（上で述べた例では約８ｍｍの距離）走るクリティカルなタイミング信号線の数を減らす。従来は、これらの信号線が３２０本（すなわち、ダブル・ユニットの３２個のブロックのそれぞれについて１０本のアドレス線）に達する可能性がある。本発明は、タイミング情報をわずか４本の組み合わされたアドレス／タイミング情報線（たとえば図７ないし図１０の信号線３００ないし３５０）に多重化することによってこの数を４に減らし、ブロック選択信号を用いるローカル多重化解除動作を実行する。
【００２４】
プリデコードされたアドレス信号の残り（たとえば図７ないし図１０の信号線３１０）は、すべての２Ｍｂブロックを活動化するのに必要であるが、タイミング関連データを搬送しないので、複数のバンクの間で共用することができる。これらのアドレスは、わずか５つ（ｌｏｇ2 ３２）の信号に多重化され、図１１に示されたデコード回路を使用するチップのロウ制御部分でスクランブル解除される。したがって、本発明を用いると、ブロックのそれぞれへの低速のタイミング搬送信号を駆動するのに必要な従来の面積ペナルティが除去され、ロウ・デコーダの性能が改善される。
【００２５】
【発明の実施の形態】
従来の技術の節で述べた、すべてのバンクが個別に活動化（セット）されず、プリチャージ（リセット）されないという問題に対する可能な解決の１つが、図７に示されているように、プリチャージ（ＲＰＧ）信号３６０と共にラッチされる追加のブロック・リセット・アドレス線３４０と、ロウ・アドレス・ストローブ（ＲＡＳ）信号３８０と共にラッチされる追加のブロック・セット・アドレス線３７０を設けることである。このような構造では、アドレスによって、セットまたはリセットされるブロックが具体的に識別される。しかし、この解決策は、大量の配線空間を必要とし、ラッチをブロック・レベルで実行することが要求される。図７に示された構造の面積節約は、ワード線（ＷＬ）リセット相のための追加のブロック・リセット・アドレス線３４０およびブロック・セット・アドレス線３７０の導入によって、ほぼ完全に消費される。
【００２６】
もう１つのより実行可能な解決策が、図８に示された本発明の実施例である。この同一の概念を、下で述べる図１３および図１４を参照してより詳細に説明する。図８の構造には、４つのバンク３２０が含まれるが、図１３および図１４には、本発明を詳細に説明するために、２つのバンクだけが図示されている。
【００２７】
説明を簡単にするために、通常のアドレス・バス（Ｘ０−９Ｐ）は、これらの信号のプリデコード／デコードがどの場合でも同一なので（たとえば、どの場合でも所与のブロック内に同一の数のＷＬを有する）、以下の説明では無視する。この例では、１０２４本のうちの１本のＷＬがデコードされる。
【００２８】
ここで図８を詳細に参照すると、別のタイミング線である信号線３００が、各バンク３２０に供給される。タイミング線である信号線３００は、「レベルタイプ」制御を有することによって／ＲＡＳ情報と／ＲＰＧ情報を搬送する。「レベルタイプ」とは、ロウからハイへの遷移の際に、ＳＥＴ（セット）動作がイネーブル（／ＲＡＳを介して）され、ハイからロウへの相中にはＲＥＳＥＴ（リセット）がイネーブルされることを意味する。
【００２９】
４つのバンク選択タイミング信号である信号線３００は、リブ・コーナー（Ｘプリデコーダ）３９０（図１ないし図３のＰＤＥＣ１３）で、／ＲＡＳ、／ＲＰＧおよびバンク・アドレスと共にラッチされる。バンク選択信号をデコードするのに必要なバンク・アドレスは、すでにリブ・コーナー３９０でデコードされており、したがって、他のプリデコードされたアドレス（Ｘ０−９Ｐ）の信号線３５０と共にリブの全長にわたって送る必要はない。
【００３０】
信号線３００のバンク選択信号は、バンク３２０内の各個々のブロック３３０へタイミングを転送するために、図１３に示された条件受取用ラッチ回路（ＣＲＬＣ）６０を介して信号線３１０のブロック・アドレス（Ｘ１０−１２Ｐ、１バンクあたり８ブロック）と共にラッチされる。したがって、このマルチバンクＳＤＲＡＭに必要な信号線の総数は、信号線３５０の通常のアドレス（Ｘ０−９Ｐ）を除いて１２本（４本の信号線３００のタイミング・バンク選択線＋８本の信号線３１０のプリデコードされたブロック・アドレスＸ１０１１１２＜０：７＞（すなわち１２））である。これは、複数バンク活動化およびプリチャージの原理を使用しない図５に示された従来の単一バンク非同期デコード構造に必要な数（すなわち１４本）より２本少ない。
【００３１】
図１３および図１４は、図８に示されたマルチバンク構造のより詳細な図である。しかし、より高水準の詳細を示すために、図１４の構造には、２つのバンク（バンク０およびバンク１）だけが含まれ、各バンクには４つのブロック３３０だけが含まれる。当業者に既知であるとおり、図８および図１４に示された構造は、実質的に同様である。しかし、バンクの数が異なり、各バンク内のブロックの数が異なるので、異なる構造では異なるアドレッシングが必要である。ブロック３３０のうちの１つを、図１４の上部に詳細に示す。ブロック３３０のさらに詳細な図を、図１３に示す。
【００３２】
図１１は、図１３および図１４に示されたＣＲＬＣ６０の詳細を示す図である。具体的に言うと、図１１には、ＮＡＮＤ回路４０ないし４３とインバータ４４が示されている。図１１に示された例では、信号Ｘ１１Ｐ（外部チップ・アドレスＡ１１の遅延されたＸアドレス）が、ユニット内のバンクの半分のデコードのためのバンク・タイミング情報を搬送する。
【００３３】
本発明は、階層バンキング制御を使用して、デコーディング・アドレスのあるレベルから次のレベルへタイミング情報を転送する、多重化アドレスを介して階層内の最小のメモリ・バンクへタイミング情報を転送する。図１４からわかるように、単一のワード線ＷＬを活動化するのに必要なタイミングを転送するために、信号線３００のタイミング信号を使用して第１のバンク（たとえばバンク０）がデコードされ、その後、条件受取用のＣＲＬＣ６０を介して信号線３００のタイミング信号（たとえば前のステージのデコーディングからわずかに遅れたＲＡＳ）を転送することによって単一のメモリ・ブロック３３０が（たとえば下で説明する１：４デコーディングを使用して）バンク内でデコードされ、最後に、単一のワード線ＷＬが活動化されている（たとえば１：１０２４デコーディングを使用して）共用されるロウ・デコーダ／ワード線ドライバ６１で第３の階層デコーディングが行われる。
【００３４】
当初は、タイミング情報を含む、信号線３００のプリデコードされたアドレス信号が、階層デコーディングの第１レベルで用いられて、ユニットの単一のバンク（たとえばバンク０）が活動化され、その後、信号線３００のアドレス信号が、バンク・アドレスと独立に継続的に変化する可能性がある信号線３１０の他の静的なプリデコードされたアドレスと多重化される。
【００３５】
図１３を参照すると、ラッチ回路６０は、バンク・アドレッシング処理中に階層的にタイミング情報をラッチし、必要なブロック選択信号を生成する。言い換えると、ラッチ回路６０は、プリデコードされた信号（第一レベルのタイミング信号）を使用して、後続レベルのタイミング信号を生成する。
【００３６】
図１１および図１３をもう一度参照すると、信号Ｘ９１０Ｐ（共用されるプリデコードされた外部アドレスＡ９およびＡ１０）は、１バンク内の４つの活動状態ブロックから１つをデコードするのに使用される信号線３１０のアドレス信号である。バンクが活動状態である場合には、１つの活動状態ブロックが、Ｘ９１０Ｐ＜０＞、Ｘ９１０Ｐ＜１＞、Ｘ９１０Ｐ＜２＞またはＸ９１０Ｐ＜３＞のいずれかをハイにアサートすることによって、デコードまたは識別される。バンク・アドレス（Ｘ１１Ｐ)をハイまたはロウのいずれかにアサートすることによって、上側または下側のいずれかのバンクが活動化される。
【００３７】
Ｘ１１Ｐ信号は、ＮＡＮＤ回路４０および４３に入力される。ＮＡＮＤ回路４０の出力は、ＮＡＮＤ回路４１およびＮＡＮＤ回路４３に出力される。ＮＡＮＤ回路４２は、たとえばＸ９１０Ｐ信号とＮＡＮＤ回路４３からの出力を受け取る。ＮＡＮＤ回路４１は、ＮＡＮＤ回路４２から出力を受け取り、ＮＡＮＤ回路４０に出力し、ＮＡＮＤ回路４０の出力は、インバータ４４によって反転され、ブロック選択信号ＢＬＫＳＥＬとして出力される。図１１に示された回路の論理動作を、図１２に示されたタイミング図に関して説明する。
【００３８】
図１２では、時間依存のＸ１１Ｐがハイであり、Ｘ９１０Ｐもハイである時に、ブロック選択信号ＢＬＫＳＥＬ信号は、Ｘ９１０Ｐに発生する可能性がある次の変化と独立に、Ｘ１１Ｐ信号が立ち下がるまで、タイミング信号に従う。ＮＡＮＤ回路４０への入力の両方がハイである時には、その出力はロウであり、したがって、ＮＡＮＤ回路４１への入力のうちの１つが必ずロウになるので、フィードバック・ループ（たとえばＮＡＮＤ回路４１、ＮＡＮＤ回路４３）によってＮＡＮＤ回路４０の第２入力がハイになることが保証される。
【００３９】
しかし、Ｘ１１Ｐがハイであり、Ｘ９１０Ｐがロウである（所与のバンク内のブロックが選択されないことが示される）場合には、ブロック選択信号ＢＬＫＳＥＬは、Ｘ１１Ｐのハイ・パルス中にＸ９１０Ｐがハイになる場合であっても、ロウのままになる。これは、このアドレスが複数のバンクの間で共用されることに起因する。しかし、この回路に供給されるＸ１１Ｐパルスは、活動状態のバンクだけに関連する。
【００４０】
したがって、本発明は、本質的に、バンクがセットされた後のＸ９１０Ｐアドレス変化をマスキングする。バンクがセットされた時には、ＢＬＫＳＥＬ信号が、ワード線ドライバ６３と共にロウ・デコーダ６２の活動化を制御するように働く。
【００４１】
デコード用のＮＡＮＤ回路４２は、プリデコードされたＸ９１０Ｐ非タイミング依存アドレスが入力されるが、１つのアドレス信号だけの受取に制限されず、選択されたサイズのアレイ・ブロックを活動化するのに必要な数の静的アドレスを受け取ることができる。
【００４２】
したがって、条件受取用のＳＬＴＣ６０は、Ｘ１１Ｐ信号（タイミングのプリデコードされた信号である）およびＸ９１０Ｐ信号（複数のバンクの間で共用されるプリデコードされた信号である）などのプリデコードされたアドレスを入力として使用して、ブロック選択信号ＢＬＫＳＥＬからタイミング情報をデコードする。
【００４３】
ＢＬＫＳＥＬ信号は、ロウ・デコーダ／ワード線ドライバ（ＲＤＥＣ／ＷＬＤＲＶ）６１に供給される。図１３に示された例では、２５６個のロウ・デコーダ／ワード線ドライバ６１がある。ロウ・デコーダ／ワード線ドライバ６１のそれぞれには、低次の（Ｘ９１０およびＸ１１Ｐは、ロウ・デコーダ６２をイネーブルするためのタイミング信号ＢＬＫＳＥＬを生成するためにＳＬＴＣ回路によって使用される高次アドレスである）共用されるプリデコードされたアドレスＸ２３Ｐ、Ｘ４５６Ｐ、Ｘ７８９Ｐ（２５６個のうちの１つのロウ・デコーダの活動化に必要）を受け入れるスタック式デコード用Ｎ型電界効果トランジスタ（ＮＦＥＴ）ステージであるロウ・デコーダ６２と、データをラッチし、ワード線ドライバ６３を活動化するラッチ６４（２つのフィードバック・インバータ）が含まれる。
【００４４】
図１３に示された例では、ロウ・デコーダ／ワード線ドライバ６１のそれぞれに、４つのワード線ドライバ６３が含まれる。当業者に既知であるとおり、ワード線ドライバ６３は、１／４デコーディング式にスタックされた簡単なリセット・デバイスとすることができるが、これに制限されない（たとえば、１／８などのデコーディング式も可能である）。Ｘ０１Ｐ信号は、４つのＷＬドライバのうちの１つの活動化に使用される。Ｘ０１Ｐ信号は、２つのアドレスＡ０およびＡ１からプリデコードされる。したがって、Ｘ０１Ｐ＜０＞、Ｘ０１Ｐ＜１＞、Ｘ０１Ｐ＜２＞およびＸ０１Ｐ＜３＞という４つの組合せが可能であり、そのそれぞれが、単一のＷＬドライバに送られる。
【００４５】
Ｘ９１０Ｐ＜０：３＞信号は、４つのサブアレイであるブロック３３０のうちの１つを選択するのに使用され、Ｘ１１Ｐ信号は、２バンクのうちの１つを選択するのに使用される。
【００４６】
したがって、図１４に示されているように、信号線３００、３１０および３５０の３つのデコーディング・バンドが、ワード線を活動化するためにロウ・デコーダにタイミング情報を転送するのに必要なもののすべてである。信号線３００の第１のバンドは、２つのバンクのうちのいずれかを選択する。この例では、１つのタイミングのプリデコードされたアドレスすなわち、Ｘ１１Ｐ＜０／１＞だけが必要である（「０」は上側のバンク、「１」は下側のバンクを選択する）。次に、信号線３００の第１のバンドからのタイミング信号が、１入力としてＣＲＬＣ６０に供給され、プリデコードされたアドレスの信号線３１０の第２のバンド（Ｘ９１０Ｐ＜０：３＞）が、ＣＲＬＣの第２入力として働く。
【００４７】
このＣＲＬＣ回路を用いると、タイミング信号を信号線３１０の第２のアドレッシング・バンドに転送することができる。最後に、４Ｍｂメモリ・サブアレイの１つのワード線だけを活動化するために、１０本の共用されるプリデコードされたアドレスである信号線３５０（Ｘ０１Ｐ＜０：３＞、Ｘ２３＜０：３＞、Ｘ４５６＜０：７＞およびＸ７８９＜０：７＞（たとえば、４＋４＋８＋８＝２０本））が供給される。
【００４８】
アドレス線である信号線３５０は、信号線３００の第３階層アドレス・バンドを構成し、図１３に示されるように、ロウ・デコーダ６２とワード線ドライバ６３の活動化に使用される。ブロック選択信号（ＢＬＫＳＥＬ）によって保持されるタイミング情報が、出力され、立ちあげる（たとえば活動状態にする）ワード線を指令する。
【００４９】
従来のシステムは、集積回路ＩＣ上に存在するブロックごとに、プリデコードされたブロック選択信号ＢＬＫＳＥＬ線を備える。したがって、従来は、タイミング・クリティカルな信号線の数が、バンク数とバンクあたりのブロック数の積に等しい。対照的に、本発明は、集積回路上に存在するバンクごとに１つのプリデコードされたバンク選択信号線だけを備える。したがって、４バンク、１バンクあたり８ブロックの設計では、従来の構造ではブロック選択タイミング信号線の数が３２本になるが、本発明は、４本のバンク選択タイミング信号線だけを必要とする。
【００５０】
本発明は、余分な配線チャネルを導入せず、総チップ面積が減る。さらに、本発明は、前に述べたように、マルチバンクＳＤＲＡＭで要求される、すべてのバンクを個別に活動化（セット）し、プリチャージ（リセット）する能力を達成する。
【００５１】
図１０に示された本発明のもう１つの実施例では、タイミング信号（／ＲＡＳ３８１および／ＲＰＧ３６１）が、バンク・アドレス信号３７１と組み合わされ、各バンク３２０内でローカルにラッチされる。バンク活動化タイミング信号であるバンク・アドレス信号３７１は、ブロック３３０ごとに有効なブロック・アドレスをローカルにラッチする。この実施例では、図１０に示されているように、バンク・アドレス信号３７１を／ＲＡＳ３８１および／ＲＰＧ３６１と共にラッチするために、リブ領域であるＲＤＥＣ１０内の追加の配線チャネルと、リブ・コーナーであるＰＤＥＣ１３内の追加のラッチが必要である。
【００５２】
したがって、図７に示された構造を用いると、バンクは、本質的に、ＲＡＳ信号３８０と組み合わされるブロック・リセット・アドレス線３４０と、ＲＰＧ信号３６０と組み合わされるブロック・リセット・アドレス線３７０とに基づいて選択される。対照的に、図１０では、バンク・アドレス信号３７１が、／ＲＰＧ３６１および／ＲＡＳ３８１と組み合わされ、各ブロック３３０内でローカルにラッチされる。
【００５３】
さらに、本発明を用いると、ＲＤＥＣ１０が、２つの６４Ｍｂユニット１４の間で共用される。したがって、図１ないし図３のリブ・ユニットであるＲＤＥＣ１０は、本発明を用いる１２８Ｍｂのダブル・ユニット１１内の「共用リブ」であるＲＤＥＣ１０になる。ＲＤＥＣ１０は共用されるので、通常のアドレスＸ０−９Ｐである信号線３５０も、２つの６４Ｍｂユニット１４について共用することができ、したがって、ワード線のデコードのために６４Ｍｂユニット１４ごとに別々のＸ０−９Ｐアドレスを設けるペナルティが除去される。
【００５４】
したがって、本発明を用いると、ブロックのそれぞれに低速の時間搬送信号を駆動するのに必要な従来の面積ペナルティが除去され、ロウ・デコーダの性能が改善される。
【００５５】
この特許出願で使用した例では、２レベルおよび４レベルのマルチバンク式構造を論じたが、この開示を与えられた当業者が理解するとおり、本発明の階層バンキング制御方法は、あらゆる数のバンクを有するＤＲＡＭチップに適用することができる。しかし、やはり当業者が理解するとおり、アドレッシングは、正しい数のサブアレイおよびそのそれぞれのワード線を活動化するために、使用される具体的な応用例に応じて変更しなければならない。
【００５６】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００５７】
（１）それぞれが複数のブロックを含む、複数のバンクと、
複数のタイミング・クリティカルなアドレス線であって、前記タイミング・クリティカルなアドレス線が、前記バンクのうちの異なる１つに接続され、前記バンクのそれぞれのバンク内の前記ブロックのすべてに接続され、前記タイミング・クリティカルなアドレス線の数が、前記バンクの数に等しい、前記タイミング・クリティカルなアドレス線と、
前記ブロックのそれぞれ１つに接続された複数の専用アドレス線と
を含むメモリ構造。
（２）さらに、前記ブロックのすべてに接続された複数の共用アドレス線を含む、上記（１）に記載のメモリ構造。
（３）前記タイミング・クリティカルなアドレス線が、選択されたブロックを有する選択されたバンクを識別する、上記（２）に記載のメモリ構造。
（４）前記専用アドレス線および前記共用アドレス線が、前記選択されたバンク内の前記選択されたブロックを識別する、上記（３）に記載のメモリ構造。
（５）前記ブロックのそれぞれが、前記タイミング・クリティカルなアドレス線のそれぞれの１つに接続された条件受取用ラッチ回路を含む、上記（１）に記載のメモリ構造。
（６）前記ブロックのそれぞれが、前記条件受取用ラッチ回路からのタイミング情報と、前記専用アドレス線のそれぞれ１つからのロウ情報とを受け取る共用ロウ・デコーダ回路を含む、上記（５）に記載のメモリ構造。
（７）前記専用アドレス線の数が、前記ブロックの数に等しい、上記（１）に記載のメモリ構造。
（８）前記ブロックのそれぞれが、複数のワード線を駆動し、前記メモリ構造が、ダイナミック・ランダム・アクセス・メモリ構造を含む、上記（１）に記載のメモリ構造。
（９）それぞれが少なくとも１つのブロックを含む、少なくとも１つのバンクと、
少なくとも１つのタイミング・クリティカルなアドレス線であって、前記少なくとも１つのタイミング・クリティカルなアドレス線が、前記少なくとも１つのバンクのうちの異なる１つに接続され、めいめいのバンク内の前記少なくとも１つのブロックのすべてに接続され、前記少なくとも１つのタイミング・クリティカルなアドレス線の数が、前記少なくとも１つのバンクの数に等しい、前記少なくとも１つのタイミング・クリティカルなアドレス線と、
前記少なくとも１つのブロックのそれぞれ１つに接続された、少なくとも１つの専用アドレス線と
を含むメモリ構造。
（１０）さらに、前記少なくとも１つのブロックのすべてに接続された少なくとも１つの共用アドレス線を含む、上記（９）に記載のメモリ構造。
（１１）前記少なくとも１つのタイミング・クリティカルなアドレス線が、前記少なくとも１つのブロックの選択されたブロックを有する前記少なくとも１つのバンクの選択されたバンクを識別する、上記（１０）に記載のメモリ構造。
（１２）前記少なくとも１つの専用アドレス線および前記少なくとも１つの共用アドレス線が、前記選択されたバンク内の前記選択されたブロックを識別する、上記（１１）に記載のメモリ構造。
（１３）前記少なくとも１つのブロックのそれぞれが、前記少なくとも１つのタイミング・クリティカルなアドレス線のそれぞれの１つに接続された条件受取用ラッチ回路を含む、上記（９）に記載のメモリ構造。
（１４）前記少なくとも１つのブロックのそれぞれが、前記条件受取用ラッチ回路からのタイミング情報と、前記少なくとも１つの専用アドレス線のそれぞれ１つからのロウ情報とを受け取る共用ロウ・デコーダ回路を含む、上記（１３）に記載のメモリ構造。
（１５）前記専用アドレス線の数が、前記ブロックの数に等しい、上記（９）に記載のメモリ構造。
（１６）前記少なくとも１つのブロックのそれぞれが、少なくとも１つのワード線を駆動し、前記メモリ構造が、ダイナミック・ランダム・アクセス・メモリ構造を含む、上記（９）に記載のメモリ構造。
（１７）それぞれが複数のサブ構造を含む、複数の構造と、
複数のタイミング線であって、前記タイミング線が、前記構造のうちの異なる１つに接続され、前記構造のそれぞれの構造内の前記サブ構造のすべてに接続され、前記タイミング線の数が、前記構造の数に等しい、前記タイミング線と、
前記サブ構造のそれぞれの１つに接続された複数の専用線と
を含む、タイミング信号を供給するための階層システム。
（１８）さらに、前記サブ構造のすべてに接続された、複数の共用線を含む、上記（１７）に記載の階層システム。
（１９）前記タイミング線が、選択されたサブ構造を有する選択された構造を識別する、上記（１８）に記載の階層システム。
（２０）前記専用線および前記共用線が、前記選択された構造内の前記選択されたサブ構造を識別する、上記（１９）に記載の階層システム。
（２１）前記サブ構造のそれぞれが、前記タイミング線のそれぞれの１つに接続された条件受取用ラッチ回路を含む、上記（１７）に記載の階層システム。
（２２）前記サブ構造のそれぞれが、前記条件受取用ラッチ回路からのタイミング情報と、前記専用アドレス線のそれぞれ１つからのロウ情報とを受け取る共用ロウ・デコーダ回路を含む、上記（２１）に記載の階層システム。
（２３）前記専用線の数が、前記サブ構造の数に等しい、上記（１７）に記載の階層システム。
【図面の簡単な説明】
【図１】通常のマルチバンクＤＲＡＭの概略図である。
【図２】通常のマルチバンクＤＲＡＭの概略図である。
【図３】通常のマルチバンクＤＲＡＭの概略図である。
【図４】シングル・バンクとして構成されたＤＲＡＭのメモリ・ユニットの一部のブロック概略図である。
【図５】共用ロウ・デコーダを有し、２バンクとして構成されるＤＲＡＭ内のメモリ・ユニットの概略図である。
【図６】図５に示された構造を流れる信号に関する信号タイミング図である。
【図７】本発明による４バンクを有するマルチバンクＤＲＡＭの概略図である。
【図８】本発明による４バンクを有するマルチバンクＤＲＡＭの概略図である。
【図９】図８に示された本発明の構造を通って流れる信号に関する信号タイミング図である。
【図１０】本発明による４バンクを有するマルチバンクＤＲＡＭの概略図である。
【図１１】本発明に従ってブロック選択信号を生成するための回路の概略図である。
【図１２】本発明による、図１１に示された回路によって生成される信号のタイミング図である。
【図１３】本発明によるサブアレイの概略図である。
【図１４】本発明によるサブアレイを有するマルチバンクＤＲＡＭ内のバンクの概略図である。
【符号の説明】
１０ ロウ・デコーダ・ブロック（ＲＤＥＣ）
１１ ダブル・ユニット
１２ カラム・デコーダ・ブロック（ＣＤＥＣ）
１３ アドレス・プリデコーダ・ブロック（ＰＤＥＣ）
１４ ６４Ｍｂユニット
１５ 周辺回路
１６ ブロック
１８ センス・アンプ（ＳＡ）
２０ アドレス
２１ メモリ・セル
２２ プリデコードされたアドレス
２４ プリデコードされたアドレス
６０ 条件受取用ラッチ回路（ＣＲＬＣ）
６１ ロウ・デコーダ／ワード線ドライバ
６２ ロウ・デコーダ
６３ ワード線ドライバ
Claims (1)
- 階層バンキング制御をおこなうメモリ構造であって、当該メモリ構造は、
複数のバンク（320）であって、各バンクが複数のワード線（WL）を含み、一つのタイミングで一つのワード線が活動可能であり、各バンクは複数のブロック（330）からなり、各ブロックは複数のワード線を含む、複数のバンク（320）と、
複数のバンク選択信号線（300）であって、各信号線は対応するバンクに１対１の関係で接続する、複数のバンク選択信号線（300）と、
複数のブロック選択信号線（310）であって、１つのバンク中のブロックの数と同数の信号線を有し、各信号線は複数のバンクの全てと共用可能に接続する、複数のブロック選択信号線（310）とを備え、
各バンクにおいて、バンク中の各ブロックは対応するバンク選択信号線（300）と共用可能に接続し、さらに、ブロック選択信号線（310）は対応するブロックに１対１の関係で接続する、メモリ構造。
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