JPH06105776B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置の製造方法に関し、特に、ダイレク
トコンタクト領域を有する半導体装置の製造方法に関す
る。

［従来の技術］ 半導体装置の１つにSRAM（スタティックランダムアクセ
スメモリ）があるSRAMのメモリセルはフリップフロップ
で構成されるため、SRAMの記憶情報は電源が投入されて
いる間は時間的に消滅することはない。したがって、SR
AMではDRAM（ランダムアクセスメモリ）のように、記憶
情報の再書込、すなわち、リフレッユを行なう必要がな
い。また、SRAMは一般的に動作時・データ保持時の消費
電力が小さく高速動作が可能である。これらの利点から
SRAMは多くの分野で使われている。このようなSRAMにお
いても、記憶容量の大容量化、すなわち、１チップ上の
メモリセルの数の増大化が着々と進んでいる。これに伴
ないメモリセルの微細化が必須となっている。SRAMのメ
モリセルを大別すると、Ｐチャネルトランジスタ２個と
Ｎチャネルトランジスタ４個とで構成されたCMOS型と、
Ｎチャネルトランジスタ４個と高抵抗２本とで構成され
た高抵抗負荷型とに分けられる。後者は前者と比較して
３次元構造が可能なため大容量SRAMに有利である。した
がって、64kSRAMより大容量なSRAMにはこの型が主に用
いられている。

第４図は高抵抗負荷型のメモリセルの等価回路を示す回
路図である。図を参照して、この回路はＮチャネルMOS
トランジスタであるアクセストランジスタ1aおよび1b
と、ＮチャネルMOSトランジスタであるインバータトラ
ンジスタ2aおよび2bと、高抵抗3aおよび3bと、互いに相
補な信号を伝達するとビット線４および５と、トランジ
スタ1aおよび1bのゲートに接続されるワード線８と、ト
ランジスタ1aのソース（またはドレイン）およびトラン
ジスタ2bのゲートを接続するクロスカップル配線6aと、
トランジスタ1bのソース（またはドレイン）およびトラ
ンジスタ2aのゲートを接続するクロスカップル配線6b
と、トランジスタ1aのソース（またはドレイン），トラ
ンジスタ2aのソース（またはドレイン），および高抵抗
3aの共通接続点である記憶ノード7aと、トランジスタ1b
のソース（またはドレイン），トランジスタ2bのソース
（またはドレイン），および高抵抗3bの共通接続点であ
る記憶ノード7bとを含む。なお、トランジスタ1aは記憶
ノード7aとビット線４との間に設けられ、トランジスタ
1bは記憶ノード7bとビット線５との間に設けられる。ま
た、上記のようにクロスカップリングされたトランジス
タ7aおよび7bと、高抵抗3aおよび3bとから構成される回
路は電源電圧V_ccが与えられるV_cc配線41と接地電位が与
えられるグランド配線40との間に設けられる。データ書
込時にはワード線に与えられた電圧によりアクセストラ
ンジスタ1aおよび1bが導通しビット線４および５に与え
られた信号電圧は各々記憶ノード7aおよび7bに伝達され
る。上記信号電圧は互いに相補であるためインバータト
ランジスタ2aまたは2bのどちらか一方が導通し、他の一
方は非導通となる。したがって、記憶ノード7aおよび7b
には、ビット線４および５に与えられた相補信号電圧が
保持されデータ書込が終了する。データ書込が終了する
と、アクセストランジスタが再び非導通となる。なお、
データ読出時にはアクセストランジスタ1aおよび1bが共
に導通し記憶ノード7aおよび7bに保持されている電圧が
各々ビット線４および５から取出される。

上記のような構成のメモリセルを１チップ上で微細化す
るためには次のような点に留意する必要がある。まず、
アルミ配線の本数を最少にする必要がある。また、デー
タ書込みおよびデータ読出しに要するアクセス時間の遅
延を小さくするためのビット線４および５ならびにワー
ド線８の配線抵抗をできるだけ小さくする必要がある。
さらに、このメモリセルはフリップフロップで構成され
ているため、できるだけ左右対称にすることがメモリセ
ルに安定化のため重要である。したがって、特に配置的
に対称化が困難なクロスカップル配線6aおよび6bのレイ
アウトが重要である。

以上のことを考慮にいれると、このメモリセルをＰ型半
導体基板上に形成する際、ビット線４および５をアルミ
配線層、ワード線８をトランジスタ1aおよび1bのゲート
電極である第１の多結晶シリコン層、V_cc配線41を第１
の多結晶シリコン層の上部に絶縁層を介して形成される
第２の多結晶シリコン層の低抵抗部、グランド配線40を
トランジスタ2aおよび2bのソース（またはドレイン）で
あるn⁺拡散層または第１の多結晶シリコン層、高抵抗3a
および3bを第２の多結晶シリコン層の高抵抗部、クロス
カップル配線部6aおよび6bの一方をn⁺拡散層、他の一方
を第１の多結晶シリコン層または第２の多結晶シリコン
層の低抵抗部を用いるとレイアウト的に楽である。

このような場合、記憶ノード7aおよび7bはn⁺拡散層と、
第１および第２の多結晶シリコン層との共通接続領域と
なる。

一般に、小面積中に多くの配線を設けねばならない場
合、トランジスタのゲートを形成する多結晶シリコン層
と他のトランジスタのソースおよびドレインを形成する
拡散層との接続はアルミニウム等の金属配線層により引
出を行なわずになされる。すなわち、多結晶シリコン層
と拡散層とを直接に接触させる、いわゆる、ダイレクト
コンタクトによってトランジスタのゲートと他のトラン
ジスタのソースまたはドレインとを接続する。したがっ
て、半導体装置の微細化にあたってはこのようなダイレ
クトコンタクト領域の微細化が重要となる。そこで、半
導体装置の製造においては、ダイレクトコンタクト領域
を最少にするために第１の多結晶シリコン層とn⁺拡散層
とに穴をあけ、この穴を覆うように第２の多結晶シリコ
ン層を形成しこれを配線とするシェアド型（共有型）ダ
イレクトコンタクトが用いられること多い。したがっ
て、第４図に示されたメモリセルの記憶ノード7aおよび
7bもこのシェアド型ダイレクトによって形成される。

第５図は第４図に示されたメモリセルを上記のようなシ
ェアド型ダイレクトコンタクトを用いてＰ型半導体基板
上に形成する場合の実際のレイアウトの一例を示す図で
ある。図中、（ ）内は第４図の対応部分の番号であ
る。

図のように、ワード線８はアクセストランジスタ1aおよ
び1bのゲートを形成する第１の多結晶シリコン層51（図
中斜線部）と共通である。また、インバータトランジス
タ2aおよび2bのゲートも第１の多結晶シリコン層51にて
形成される。但し、第１の多結晶シリコン層のインバー
タトランジスタ2aおよび2bのゲートに相当する部分と、
アクセストランジスタ1aおよび1bのゲートに相当する部
分とは接続されない。V_cc配線41ならびに高抵抗3aおよ
び3bは第２の多結晶シリコン層52（図中破線で囲まれた
部分）によって形成され（但しV_cc配線41となるべき部
分の第２の多結晶シリコン層は低抵抗化される。）、高
抵抗3aおよび3bは各々インバータトランジスタ1aおよび
1bの上部に位置する。クロスカップル配線6aはアクセス
トランジスタ1bのソースおよびドレインを形成するn⁺拡
散層領域53（図中実線で囲まれた部分）と共通であり、
クロスカップル配線6bはインバータトランジスタ2aのゲ
ートを形成する第１の多結晶シリコン層51とアクセスト
ランジスタ1aのソースおよびドレインを形成するn⁺拡散
層領域53とにダイレクトコンタクト部分D1で共通に接続
される第２の多結晶シリコン層52によって形成される。
記憶ノード7aおよび7bは各々、第１および第２の多結晶
シリコン層51および52とn⁺拡散領域53とが重なり合うダ
イレクトコンタクト部D1およびD2である。なお、メモリ
セルに用いられるトランジスタはホットキャリアの発生
を抑制するためソースおよびドレインが共に不純物濃度
の異なる拡散層にて形成される、いわゆるLDD（lightly
doped drain）構造を有するものとする。

以下、第６図を参照して従来のシェアド型ダイレクトコ
ンタクト領域を含む半導体装置の製造方法について説明
する。第６図は第５図のようにレイアウトされたメモリ
セルを第５図における直線ａ−ａ′で切断した場合の部
分断面図である。

まず、Ｐ型基板63上にフィールド酸化膜54を選択的に形
成する。このとき、Ｐ型基板63の極性反転防止のため
に、フィールド酸化膜54下にはＰ型不純物を注入しP⁺ア
イソレーション領域58を作っておく。

次に、フィールド酸化膜54を除くＰ型基板63上にゲート
酸化膜56となるべき薄い酸化膜を形成し、続いてこの薄
い酸化膜上およびフィールド酸化膜54上に第１の多結晶
シリコン層51となるべき多結晶シリコンを堆積する。さ
らに、堆積された多結晶シリコンにリンデポジションに
よってリンを導入しこれを低抵抗化する。このように形
成された低抵抗多結晶シリコンおよび薄い酸化膜を、通
常行われるリソグラフィによってパターニングした後、
異方性エッチングし不要な部分を除去し第１の多結晶シ
リコン層51およびゲート酸化膜56を得る。これによっ
て、トランジスタ1aおよび2aのゲート電極が完成する。

次に、第１の多結晶シリコン層51をマスクにＰ型基板63
上に少量のリンをイオン注入によって添加し、n^-拡散層
領域55を形成する。

次に、第１の多結晶シリコン層51上を含むＰ型基板15上
全面にCVD（chemical vapour deposision）によって高
温酸化膜を形成する。続いて、生成された高温酸化膜を
第１の多結晶シリコン層51が露出するまで異方性エッチ
ングする。これによって、第１の多結晶シリコン層51の
周囲側壁（図においては端部）に高温酸化膜が残る。こ
れあサイドスペーサ（側壁絶縁膜）62である。

次に、サイドスペーサ62をマスクにＰ型基板63に大量の
砒素をイオン注入によって添加しn⁺拡散層領域53に形成
する。

次に、熱処理によってn^-拡散層55およびn⁺拡散層53を活
性化する。おれによって、トランジスタ1aおよび2aのソ
ースおよびドレインが完成する。

その後、第１の多結晶シリコン層51上およびn⁺拡散層領
域53上を含むＰ型基板63上全面にCVD等によって層間酸
化膜60となるべき絶縁酸化膜を形成する。次に、通常の
リソグラフィによるパターニング後不要な絶縁酸化膜を
ドライエッチングにて除去し、層間酸化膜60を得る。

次に、層間酸化膜60上に含むＰ型基板65上全面に第２の
多結晶シリコン層52となるべき多結晶シリコン層をCVD
にて形成する。これによって、第１の多結晶シリコン層
51とn⁺拡散層領域53がこの多結晶シリコン層を介して接
続される（ダイレクトコンタクト部D1の部分）。続い
て、この多結晶シリコン層のうち高抵抗となるべき部分
をマスクし、それ以外の部分に大量の砒素をイオン注入
によって添加し、その部分を低抵抗化する。これによっ
て、この多結晶シリコン層は高抵抗3aとなる部分とV_cc
配線となる武運とに分離される。次に、この多結晶シリ
コン層の不要な部分をエッチングにより除去し第２の多
結晶シリコン層52を得る。これによって、高抵抗3aおよ
びV_cc配線41が完成する。

最後に、CVDにより保護膜であるPSG（phospho−silicat
e glass）膜61を形成する。最後にこれを熱処理によっ
てリフローさせ表面を滑らかにする。

以上のようにしてダイレクトコンタクト領域を含む半導
体装置が完成する。

［発明が解決しようとする課題］ 従来のシェアド型ダイレクトコンタクトは以上のような
工程で形成されるため、次のような問題点があった。

第６図からわかるように、ダイレクトコンタクト領域内
には絶縁膜であるサイドスペーサが残存する。このた
め、サイドスペーサの分だけダイレクトコンタクト内に
おける第１および第２の多結晶シリコン層とn⁺拡散層領
域との接触面積が実効的に小さくなる。このためダイレ
クトコンタクトにおける接触抵抗が大きくなる。SRAMの
メモリセルの場合には、これは、記憶ノードに、信号が
伝達されにくくなるなどの問題を引き起こす。もちろ
ん、このような、本来導通されるべき部分の抵抗の増大
はSRAMのメモリセルの場合に限らずダイレクトコンタク
トを用いた半導体装置にとって好ましくないことは言う
までもない。なお、従来例においてサイドスペーサはLD
D構造のトランジスタを得るために形成されたものとし
たが、サイドスペーサの形成目的はこれに限定されな
い。

従来、ダイレクトコンタクト内に残るサイドスペーサを
フッ素水等を用いた湿式エッチングによって除去する方
式も考えられた。しかし、このような方法ではサイドス
ペーサのみを除去することが困難であり、必然的にサイ
ドスペーサの周囲までエッチングされてしまう。このた
め、ダイレクトコンタクト面積が大きくなり層間酸化膜
形成後に第２の多結晶シリコン層を形成する際、これに
よってダイレクトコンタクト部分を完全に覆うことが困
難となる。

本発明の目的は上記のような問題点を解決し、サイドス
ペーサの接触抵抗への影響のないダイレクトコンタクト
領域を含む半導体装置の製造方法を提供することであ
る。

［課題を解決するための手段］ 上記のような目的を達成するために本発明に係る半導体
装置の製造方法は、 第１の電界効果型トランジスタが形成される第１の素子
形成領域と、第２の電界効果型トランジスタが形成され
る第２の素子形成領域とを有する半導体基板の表面の、
第１及び第２の素子形成領域との間に分離層を形成する
工程と、第１の素子形成領域上にゲート絶縁膜を介して
設けられる第１の電界効果型トランジスタのゲート電極
と、このゲート電極から分離層上及び第２の素子形成領
域上に延在し、第２の素子形成領域上に絶縁膜を介して
設けられる端部とを有する第１の導電層を形成する工程
と、第１の導電層のゲート電極部をマスクの一部として
第１の素子形成領域に第１の電界効果型トランジスタの
一対のソース／ドレイン領域の低不純物拡散領域を形成
するとともに、第１の導電層の端部をマスクの一部とし
て第２の電界効果型トランジスタの一方のソース／ドレ
イン領域の低不純物拡散領域を形成する工程と、第１の
導電層のゲート電極部の側壁及び端部の側壁にサイドス
ペーサを形成する工程と、第１の導電層のゲート電極部
の側壁及び端部の側壁にサイドスペーサを形成しる工程
と第１の導電層のゲート電極部およびゲート電極部の側
壁に、形成されたサイドペーサをマスクの一部として第
１の素子形成領域に第１の電界効果型トランジスタの一
対のソース／ドレイン領域の高不純物拡散領域を形成す
るとともに、第１の導電層の端部及びこの端部の側壁に
形成されたサイドスペーサをマスクの一部として第２の
電界効果型トランジスタの一方のソース／ドレイン領域
の高不純物拡散領域を形成する工程と、第１の導電層上
を含む半導体基板の表面上に層間絶縁膜を形成する工程
と、第２の導電層にてダイレクトコンタクトされる領域
になるべき、層間絶縁膜、第１の導電層の端部及びこの
端部の側壁に形成されたサイドスペーサを除去して、第
１の導電層及び第２の電界効果型トランジスタの一方の
ソース／ドレイン領域に露出面を生成する工程と、第２
の電界効果型トランジスタの一方のソース／ドレイン領
域を活性化して、この第２の電界効果型トランジスタの
ソース／ドレイン領域を、第１の導電層の露出面近辺ま
で拡散する工程と、第２の電界効果型トランジスタの一
方のソース／ドレイン領域の露出面と第１の導電層の露
出面との直接接続する第２の導電層を形成する工程とを
含む。

［作用］ 本発明に係る半導体装置の製造方法ダイレクトコンタク
ト領域に位置するサイドスペーサを除去する工程を含
む。このため、ダイレクトコンタクト領域内にサイドス
ペーサが残存せず製造後のダイレクトコンタクト領域に
絶縁膜が占有する面積がなくなる。さらに、本発明に係
る半導体装置の製造方法は第２の電界効果型トランジス
タの一方のソース／ドレイン領域を、第１の導電層の露
出面近辺まで拡散する工程を含むため、製造後のダイレ
クトコンタクト領域における第２導電層と拡散層との接
触面積が拡大される。

［実施例］ 第１図および第２図は本発明の一実施例を示す図であ
る。第１図（ａ）はシェアド型ダイレクトコンタクトを
用いてレイアウトされた半導体装置の部分平面図であ
り、特に、第６図に示した従来例と同様に、第１の電界
効果型トランジスタとなるインバータトランジスタTR1
のゲート電極（第１の導電層にて形成される）と第２の
電界効果型トランジスタとなるアクセストランジスタTR
2の一方のソース／ドレイン領域とを第２の導電層にて
ダイレクトコンタクトが行われている部分を示してい
る。図を参照して、第１の導電層となる第１の多結晶シ
リコン層９は第１図図示から明らかな如く、Ｐ型シリコ
ン基板15である半導体基板の第１の素子形成領域上にゲ
ート酸化膜16を介して設けられるインバータトランジス
タとなるLDDトランジスタTR1のゲート電極と、このゲー
ト電極からＰ型シリコン基板15であるＰ型シリコン基板
15の表面の、第１及び第２の素子形成領域との間に形成
されるフィールド酸化膜14である分離層上及びＰ型シリ
コン基板15の第２の素子形成領域上に延在し、第２の素
子形成領域上に絶縁膜を介して設けられる端部9aとを形
成している。サイドスペーサ10は第１の多結晶シリコン
層９におけるトランジスタTR1のゲート電極部の側壁及
び端部9aの側壁に形成される。第１の多結晶シリコン層
９におけるトランジスタTR1のゲート電極部の両側のＰ
型シリコン基板15の表面に設けられたn⁺拡散層領域12a
はトランジスタTR1の一対のソース／ドレイン領域を形
成し、第１の多結晶シリコン層９における端部9aの側壁
のＰ型シリコン基板15の表面に設けられたn⁺拡散層領域
12bはトランジスタTR2の一方のソース／ドレイン領域を
形成する。さらに、トランジスタTR1のゲート電極とト
ランジスタTR2の一方のソース／ドレイン領域を12bと、
高抵抗体が形成される第２の導電層からなる第２の多結
晶シリコン層13とを共通接続点で接続するために、ダイ
レクトコンタクト部11が形成される。なお、トランジス
タTR1およびTR2ならびに他の回路素子（図示せず）を分
離形成するためにこれら回路素子の間にはフィールド酸
化膜14が形成される。ただし、従来と大きく異なり、ダ
イレクトコンタクト部11に含まれる、第１の多結晶シリ
コン層9aおよびサイドスペーサ10aの部分はその製造工
程において除去される。さらに、基板15表面のダイレク
トコンタクト部11に含まれる部分全面にｎ型拡散層領域
（n⁺⁺拡散層領域21）が形成される。

第１図（ｂ）は第１図（ａ）で示される部分を直線ｂ−
ｂ′で切断した場合の断面図である。図に示すように、
ダイレクトコンタクト部11には従来と異なりサイドスペ
ーサが残存しない。したがって、ダイレクトコンタクト
内の接続面積が従来のようにサイドスペーサによって実
効的に減少しない。このため、ダイレクトコンタクト内
の接触抵抗は従来よりも小さくなる。さらに、ダイレク
トコンタクト部11に含まれる基板15表面全体n⁺⁺拡散層
領域21が形成される。ここで、n⁺⁺拡散層領域21はトラ
ンジスタTR2の一方のソース／ドレイン領域であるn⁺拡
散層領域12bの一部である。したがって、ダイレクトコ
ンタクト11において、第２の多結晶シリコン層13とn⁺拡
散層領域12bとの接触面積は従来よりも大きくなる。し
たがって、これら両者間の接触抵抗も従来よりも小さく
なる。つまり、ダイレクトコンタクトにおける第１およ
び第２の多結晶シリコン層とn⁺拡散層領域12bとの接触
抵抗は従来よりも小さくなる。

第２図は第１図（ｂ）に示されるようなダイレクトコン
タクト部11を含む半導体装置の製造工程を示す断面図で
ある。

第２図（ａ）を考慮して、まず、Ｐ型シリコン基板15上
のLOCOS（選択酸化法）によりフィールド酸化膜14を形
成する。このとき、フィールド酸化膜14下にボロンをイ
オン注入により添加しP⁺アイソレーション領域18を形成
する。これは従来と同様に基板15の極性反転防止のため
である。次に、トランジスタTR1およびTR2のしきい値電
圧が所望の値となるように、基板15の、トランジスタTR
1およびTR2のゲート電極下となるべき部分にイオン注入
によりボロンを添加しチャネルドーブ領域（図示せず）
を形成する。次に、熱酸化によりフィールド酸化膜14上
を除く基板15上の20nm程度の厚さのゲート酸化膜となる
べき薄い酸化膜16を形成する。続いて、CVDにより第１
の多結晶シリコン層となるべき多結晶シリコンを基板15
上全面に堆積した後、これを低抵抗化するためにリンデ
ボジションによって、これに高濃度のリンを注入する。
次に、通常のリソグラフィによるパターニング後、堆積
された多結晶シリコン層９をフッ素系ガスでエッチング
し不要な部分を除去して第１の多結晶シリコン層および
ゲート酸化膜が得られる。これによって、トランジスタ
TR1およびTR2のゲート電極が完成する。

次に、第２図（ｂ）を参照して、第１の多結晶シリコン
層９をマスクにイオン注入によって１×10¹³cm^-2程度の
濃度のリンを基板15に注入しn^-拡散層17を形成する。な
お、図示されたn^-拡散層17はトランジスタTR2の一方の
ソース／ドレイン領域を構成するための低不純物拡散領
域であり、トランジスタTR1の一対のソース／ドレイン
領域を構成するための低不純物拡散領域は図示されてい
ない。続いて、CVDによって第１の多結晶シリコン層９
上を含む基板15上全面に300nm程度の厚さの絶縁酸化膜
（図示せず）を堆積し、これをCHF₃と酸素との混合ガス
によって第１の多結晶シリコン層９が露出するまで異方
性エッチングする。これによって、第１の多結晶シリコ
ン層９の周囲側壁、すなわち、トランジスタTR1のゲー
ト電極部の側壁及び端部9aの側壁にサイドスペーサ10が
形成される。

次に、第２図（ｃ）を参照して、第１の多結晶シリコン
層９およびサイドスペーサ10がマスクにイオン注入によ
って３×10₁₅cm^-2程度の濃度の砒素を基板15に注入しn⁺
拡散層領域12を形成する。なお、図示されたn⁺拡散層12
はトランジスタTR2の一方のソース／ドレイン領域を構
成するための高不純物拡散領域であり、トランジスタTR
2の一対のソース／ドレイン領域を構成するための高不
純物拡散領域は図示されていない。続いて、高温熱処理
によって、イオン注入で添加されたイオンを活性化す
る。これによって、トランジスタTR1およびTR2のソース
およびドレインが完成する。次に、CVDによっ200nm程度
の厚さの層間酸化膜19を第１の多結晶シリコン層９上お
よびフィールド酸化膜14上ならびにn⁺拡散層領域12上に
形成する。次に、この酸化膜19上全面にレジスト膜を形
成し、通常のリソグラフィでパターニングを行ない、ダ
イレクトコンタクト部11となるべき部分のレジスト膜を
除去する。その結果、図のようなパターンのレジスト膜
24が得られる。このとき、リソグラフィ時に、所望のレ
ジストパターンと実際に得られるレジストパターンとの
間にずれが生じることを考慮し、ダイレクトコンタクト
部11の位置を次のように設定することが望ましい。つま
り、ダイレクトコンタクト部11となるべき領域において
第１の多結晶シリコン層９と基板15との接触面積と、サ
イドスペーサ10およびn⁺拡散層12と基板15との接触面積
とがほぼ等しくなるようにダイレクトコンタクト部11を
設定する（第２図（ｃ）参照）。こうすることによっ
て、得られたレジストパターンにおいてダイレクトコン
タクト部11となるべき部分、すなわち、レジスト膜が除
去される部分が所定の位置から若干ずれた場合でも、後
に形成される第２の多結晶シリコン層に接触されるべき
第１の多結晶シリコン層９およびn⁺拡散層12がダイレク
トコンタクト部11からはみ出し第２の多結晶シリコン層
と接触されなくなるというような事態を防止できる。

次に、第２図（ｃ）および（ｄ）を参照して、パターン
ニングされたレジスト膜24をマスクにCHF₃と酸素との混
合ガスにて酸化膜19をエッチングし、次に、多結晶シリ
コン層を対酸化膜選択比の高いエッチングを行なう。こ
の結果、ダイレクトコンタクト部11の層間酸化膜19が削
られた後、第１の多結晶シリコン層が削られ、多結晶シ
リコン層との選択比の大きい酸化膜にて形成されるサイ
ドスペーサ10が残る。これによって第１の多結晶シリコ
ン層９のダイレクトコンタクト部11に対応する部分9aの
みが削除される。このとき、サイドスペーサ10が形成さ
れていないn⁺拡散層領域12はシリコンにて形成されてお
り多結晶シリコンとの選択比が小さいため、エッチング
ガスにさらされて削られる。この結果削除領域22ができ
る。

次に、第２図（ｅ）を参照してダイレクトコンタクト内
に残存するサイドスペーサ10をCHF₃と酸素との混合ガス
を用いて除去する。これによって、サイドスペーサ10の
ダイレクトコンタクト部11に対応する部分10aのみが除
去される。その後、層間酸化膜19をマスクにリンまたは
砒素をイオン注入によってダイレクトコンタクト部から
基板15に注入し、n⁺⁺領域21を形成する。次に、高温熱
処理によって、n⁺⁺領域21に注入された不純物イオンを
活性化する。これによって、ダイレクトコンタクト部11
内の基板15表面全体にｎ型拡散層領域が拡大される。な
お、これは削除領域22による問題の発生を回避する効果
もある。つまり、このようなｎ型拡散層の再形成を行な
わずに第２の多結晶シリコン層13を形成した場合、削除
領域22において基板15と第２の多結晶シリコン層13とが
直接接触し接合リークが生じる。

次に、第２図（ｆ）を参照して、高濃度のリンを含んだ
多結晶シリコン層間酸化膜19上およびダイレクトコンタ
クト部11上に堆積し第２の多結晶シリコン層13を形成す
る。これによって、ダイレクトコンタクト部11において
第１および第２の多結晶シリコン層９および13とn⁺⁺拡
散層領域21とが接続される。

最後に、第２の多結晶シリコン層13上を含む基板15上全
面に保護膜であるPSG膜20を形成し第１図（ｂ）示され
る断面形状を得る。

第３図は本発明の他の実施例を示す図である。

第３図（ａ）は第１図（ｂ）と同様に、第１図（ａ）で
示される部分に断面図である。図を参照して、本実施例
におけるダイレクトコンタクト部11は先の実施例と異な
り、第２の多結晶シリコン層13とn⁺⁺拡散層領域21との
間にリンをドープされた多結晶シリコン層23を有する。
リンをドープされた多結晶シリコンは不純物を含まない
多結晶シリコンに比べて抵抗値が小さい。したがって、
リンドープド多結晶シリコン層23を設けることにより、
第２の多結晶シリコン層13とn⁺⁺拡散層領域21との間の
接触抵抗を小さくすることができる。また、ダイレクト
コンタクト部11と層間酸化膜19との間の段差が小さくな
るため第２の多結晶シリコン層13が形成される際その厚
みが均一になりやすい。

第３図（ｂ）は上記のようなダイレクトコンタクトが形
成される途中の状態を示す断面図である。次に、上記の
ようなダイレクトコンタクトを形成する工程を第３図
（ｂ）を用いて簡単に説明する。まず、先の実施例の場
合と同様の工程で、基板15上にn⁺⁺拡散層領域21を形成
する（第２図（ｅ）参照）。次に、先に実施例と異な
り、第３図（ｂ）に示すように、リンがドープされた多
結晶シリコンを層間酸化膜19上およびn⁺拡散層領域21上
に形成する。その後、これをエッチバックによってダイ
レクトコンタクト部11のみに残しリンドープト多結晶シ
リコン層23を形成する。以後、先に実施例と同様に第２
の多結晶シリコン層13およびPSG膜20を順次形成し第３
図（ａ）に示される断面形状を得る。

本実施例においてはn⁺⁺拡散層領域と第２の多結晶シリ
コン層との間に設ける導電層をリンドープド多結晶シリ
コによって形成したが、他の導電材料を用いてもよい。
たとえば、n⁺⁺拡散層を形成した後選択エピタキシャル
成長によって高濃度シリコン層をダイレクトコンタクト
部のみに形成し、これを上記導電層として用いてもよ
い。

また、同じくn⁺⁺拡散層領域を形成した後、シリコン上
にのみタングステンを析出させることができるWF₆ガス
を用いたCVDによってダイレクトコンタクト部11のみに
タングステン層を形成し、これを上記導電層として用い
てもよい。

なお、上記すべての実施例においては共にトランジスタ
のゲート電極を単一層の多結晶シリコンにて形成したが
ゲート抵抗を下げるために多結晶シリコン層とタングス
テンシリサイド等の高融点金属層との２層にて形成す
る。ポリサイド構造としてもよい。もちろん、この場合
にもダイレクトコンタクトの構造は上記実施例と同様と
することができる。上記実施例はＰ型基板を用いた場合
のものであるが、もちろんＰウェルを用いてもよくＮ型
基板またはＮウェルを用いた場合にも上記実施例と同様
の効果が得られる。

［発明の効果］ 本発明にかかるダイレクトコンタクト領域を含む半導体
装置の製造方法は、以上のような工程により構成される
ため以下のような効果をもたらす。

すなわち、ダイレクトコンタクトにおける接触抵抗が小
さくなり接続されるべき各層の間の電気的接続を確実に
することができる。また、製造工程上ダイレクトコンタ
クトの面積が大きくなることはないため微細化にも十分
に対応できる半導体集積装置を得ることが可能となる。

【図面の簡単な説明】

第１図および第２図は本発明の一実施例を示す半導体装
置の部分平面図および部分断面図、第３図は本発明の他
の実施例を示す半導体装置の部分断面図、第４図はSRAM
のメモリセルの等価回路を示す回路図、第５図は第４図
で示される回路を半導体基板上に形成する場合のレイア
ウトを示す平面図、第６図は第５図の一部に対応する断
面図である。 図において、９は第１の多結晶シリコン層、10はサイド
スペーサ、11はダイレクトコンタクト、12はn⁺拡散層領
域、13は第２の多結晶シリコン層、14はフィールド酸化
膜、15はＰ型基板、16はゲート酸化膜、17はn^-拡散層領
域、19は層間酸化膜、21はn⁺⁺拡散層、22は削除領域、2
3はリンドープド多結晶シリコン層である。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】第１の電界効果型トランジスタのゲート電
   極と第２の電界効果型トランジスタの一方のソース／ド
   レイン領域とを第２の導電層にてダイレクトコンタクト
   を行う半導体装置の製造方法において、 前記第１の電界効果型トランジスタが形成される第１の
   素子形成領域と、前記第２の電界効果型トランジスタが
   形成される第２の素子形成領域とを有する半導体基板の
   表面の、前記第１及び第２の素子形成領域との間に分離
   層を形成する工程と、 前記第１の素子形成領域上にゲート絶縁膜を介して設け
   られる前記第１の電界効果型トランジスタのゲート電極
   と、このゲート電極から前記分離層上及び前記第２の素
   子形成領域上に延在し、前記第２の素子形成領域上に絶
   縁膜を介して設けられる端部とを有する第１の導電層を
   形成する工程と、 前記第１の導電層のゲート電極部をマスクの一部として
   前記第１の素子形成領域に第１の電界効果型トランジス
   タの一対のソース／ドレイン領域の低不純物拡散領域を
   形成するとともに、前記第１の導電層の端部をマスクの
   一部として前記第２の電界効果型トランジスタの一方の
   ソース／ドレイン領域の低不純物拡散領域を形成する工
   程と、 前記第１の導電層のゲート電極部の側壁及び端部の側壁
   にサイドスペーサを形成する工程と、 前記第１の導電層のゲート電極部およびゲート電極部の
   側壁に形成されたサイドスペーサをマスクの一部として
   前記第１の素子形成領域に第１の電界効果型トランジス
   タの一対のソース／ドレイン領域の高不純物拡散領域を
   形成するとともに、前記第１の導電層の端部及びこの端
   部の側壁に形成されたサイドスペーサをマスクの一部と
   して前記第２の電界効果型トランジスタの一方のソース
   ／ドレイン領域の高不純物拡散領域を形成する工程と、
   前記第１の導電層上を含む前記半導体基板の表面上に層
   間絶縁膜を形成する工程と、 前記第２の導電層にてダイレクトコンタクトされる領域
   になるべき、前記層間絶縁膜、前記第１の導電層の端部
   及びこの端部の側壁に形成されたサイドスペーサを除去
   して、前記第１の導電層及び前記第２の電界効果型トラ
   ンジスタの一方のソース／ドレイン領域に露出面を生成
   する工程と、 前記第２の電界効果型トランジスタの一方のソース／ド
   レイン領域を活性化して、この第２の電界効果型トラン
   ジスタの一方のソース／ドレイン領域を、前記第１の導
   電層の露出面近辺まで拡散する工程と、 前記第２の電界効果型トランジスタの一方のソース／ド
   レイン領域の露出面と前記第１の導電層の露出面との直
   接接続する前記第２の導電層を形成する工程とを含む半
   導体装置の製造方法。