JP3803505B2 - 電圧発生回路及びｄ／ａ変換回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は高電位電源と低電位電源の電位差を分圧して分圧電圧を生成する電圧発生回路に関し、詳しくは、Ｄ／Ａ変換回路に組み込まれる電圧発生回路に関する。
【０００２】
近年の半導体装置には、デジタルーアナログ変換回路（Ｄ／Ａ変換回路）や電流発生回路等の様々な回路が１つのチップ上に搭載されるようになってきている。そして、それぞれの回路において特性の向上が要求されている。例えば、Ｄ／Ａ変換回路は、デジタル回路とアナログ回路との間のインタフェース回路として搭載され、出力するアナログ信号の直線性の精度向上が要求されている。
【０００３】
【従来の技術】
図７は、半導体装置に搭載された抵抗ストリング方式のデジタルーアナログ変換回路（Ｄ／Ａ変換回路）１１の回路図である。
【０００４】
Ｄ／Ａ変換回路１１は、高電位電源ＶDDと低電位電源ＶSSとの間の電位差を均等に１６分割し、デジタル信号Ｄ２，Ｄ１，Ｄ０に対応する電位（（ＶDD−ＶSS)×（ｎ／１６）＋ＶSS）を有するアナログ信号Ａｏｕｔを生成する。Ｄ／Ａ変換回路１１は、３ビットデジタル信号Ｄ２〜Ｄ０に対応する数の抵抗Ｒ１〜Ｒ８を有する分圧回路１２、スイッチＳＷ１〜ＳＷ６、インバータ回路１３〜１５を含む。抵抗Ｒ１〜Ｒ８は、高電位電源ＶDDと低電位電源ＶSSとの間に直列に接続されている。各抵抗Ｒ１〜Ｒ８の抵抗値は、デジタル信号Ｄ２〜Ｄ０のビット数（＝３）に応じて重み付けされている。
【０００５】
抵抗Ｒ１が基準抵抗値「１」を有している場合、抵抗Ｒ２，Ｒ７は抵抗値「１」、抵抗Ｒ３，Ｒ６は抵抗値「２」に、抵抗Ｒ４，Ｒ５，Ｒ８は抵抗値「４」を有するように設定されている。尚、各抵抗Ｒ１〜Ｒ８の抵抗値は、同一抵抗値を有する抵抗素子を所定数並列接続することにより重み付けされている。即ち、抵抗Ｒ４，Ｒ５，Ｒ８を１つの抵抗素子にて構成され、それらと同一抵抗値を有する４つの抵抗素子を並列接続して抵抗Ｒ１，Ｒ２，Ｒ７を、２つの抵抗素子を並列接続して抵抗Ｒ３，Ｒ６を構成している。
【０００６】
高電位電源ＶDD側の抵抗Ｒ２，Ｒ３にはスイッチＳＷ３，ＳＷ４がそれぞれ並列に接続され、低電位電源ＶSS側の抵抗Ｒ６，Ｒ７にはスイッチＳＷ５，ＳＷ６がそれぞれ並列に接続されている。スイッチＳＷ３，ＳＷ４はＰチャネルＭＯＳトランジスタにて構成され、スイッチＳＷ５，ＳＷ６はＮチャネルＭＯＳトランジスタにて構成される。スイッチＳＷ３，ＳＷ６のゲートには、デジタル信号Ｄ０をインバータ回路１５にて反転した信号が供給され、スイッチＳＷ４，ＳＷ５のゲートには、デジタル信号Ｄ１をインバータ回路１４にて反転した信号が供給される。これにより、Ｄ／Ａ変換回路１１は、下位２ビットデジタル信号Ｄ１，Ｄ０に従ってスイッチＳＷ３〜ＳＷ６をオン又はオフするように制御する。
【０００７】
例えば、下位２ビットデジタル信号「００」に従ってＤ／Ａ変換回路１１は、スイッチＳＷ３，ＳＷ４をオフする（スイッチＳＷ５，ＳＷ６をオン）。これにより、ノードＮ２と低電位電源ＶSSとの間の抵抗値は、「４」に設定される（高電位電源ＶDDとノードＮ１の間の抵抗値は「８」に設定される）。Ｄ／Ａ変換回路１１は、更に下位２ビットデジタル信号「０１」に従ってスイッチＳＷ４，ＳＷ６をオフにする（スイッチＳＷ３，ＳＷ５をオン）。これにより、ノードＮ２と低電位電源ＶSSとの間の抵抗値は、「５」に設定される（高電位電源ＶDDとノードＮ１との間の抵抗値は「７」に設定される）。
【０００８】
ノードＮ１とノードＮ２との間の抵抗値は、常に「４」（Ｒ５の抵抗値）である。従って、Ｄ／Ａ変換回路１１は、スイッチＳＷ３〜ＳＷ６を制御して高電位電源ＶDDと低電位電源ＶSSとの間の抵抗値を常に一定の値「１６」に保持する。Ｄ／Ａ変換回路１１は、更に下位２ビットデジタル信号Ｄ１，Ｄ０に従って高電位電源ＶDDとノードＮ１間との間の抵抗値及びノードＮ２と低電位電源ＶSSとの間の抵抗値を１ずつ変更する。
【０００９】
ノードＮ１及びＮ２の電位は、高電位電源ＶDDと低電位電源ＶSS間の電位差と、高電位電源ＶDDとノードＮ１との間の抵抗値，ノードＮ１，Ｎ２間の抵抗値，ノードＮ２と低電位電源ＶSSとの間の抵抗値によって決定される。従って、Ｄ／Ａ変換回路１１は、下位２ビットデジタル信号Ｄ１，Ｄ０に従ってノードＮ１及びＮ２の電位を高電位電源ＶDDと低電位電源ＶSS間の電位差の１／１６のステップで変更する。
【００１０】
Ｄ／Ａ変換回路１１は、上位ビットデジタル信号２に従ってスイッチＳＷ１，ＳＷ２のうちの１つをオンする。そのオンされたスイッチを介して１つの生成された分圧電圧を持つアナログ信号Ａｏｕｔが出力される。
【００１１】
【発明が解決しようとする課題】
しかしながら、各スイッチＳＷ３〜ＳＷ６がオンしたときの抵抗値は０オーム（Ω）ではない。従って、抵抗Ｒ２，Ｒ３，Ｒ６，Ｒ７にスイッチＳＷ１ａ〜ＳＷ３ｂのオン抵抗がそれぞれ並列に接続される。そして、各スイッチＳＷ３〜ＳＷ６は、平行に接続された抵抗Ｒ２，Ｒ３，Ｒ６，Ｒ７との間を導電性の素材による配線で接続され、その配線の抵抗成分が各抵抗の抵抗値に加わる。この結果、ノードＮ１と高電位電源ＶDDとの間の抵抗値、ノードＮ２と低電位電源ＶSSとの間の抵抗値のそれぞれに誤差が生じ、ノードＮ１とノードＮ２との間の電位が変化する。この変化によって、高電位電源ＶDDと低電位電源ＶSSの間の電位差が均等に１６分割された分圧電圧が得られなくなる。このことは、デジタル信号Ｄ２〜Ｄ０からアナログ信号Ａｏｕｔへの変換精度の低下を招く。
【００１２】
本発明は上記問題点を解決するためになされたものであって、その目的は精度の良い出力を得ることができる電圧発生回路及びＤ／Ａ変換回路を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、高電位の第１電源と低電位の第２電源が供給され、前記第１電源と前記第２電源間を分割した電位を有する出力信号を発生する電圧発生回路であって、前記第１電源が供給される第１端子に接続された第１インピーダンス素子と、前記第１インピーダンス素子と同一インピーダンスを有し前記第２電源が供給される第２端子に接続された第２インピーダンス素子と、前記第１インピーダンス素子と前記第２インピーダンス素子との間に接続された所定のインピーダンスを有する第３インピーダンス素子と、前記第１インピーダンス素子と前記第３インピーダンス素子間の第１ノードに接続され、該第１ノードに第１制御電流を供給する第１電流源と、前記第２インピーダンス素子と前記第３インピーダンス素子間の第２ノードに接続され、該第２ノードに第２制御電流を供給する第２電流源と、を備え、前記第１電流源と前記第２電流源は、前記第１制御電流と前記第２制御電流とを流す方向が互いに逆であり、前記第１制御電流と前記第２制御電流の絶対値の合計が一定値となるように前記両制御電流を制御し、前記第１ノードの電位と前記第２ノードの電位を前記第１制御電流と前記第２制御電流の値に対応する電位に変更するものである。このように、制御電流により出力信号の電位を変更することで任意の電位を有する出力信号を発生し、分圧回路はインピーダンス素子にスイッチ回路等の余分な抵抗分を含まないため、それによる分圧精度の低下が抑えられる。
【００１４】
請求項２に記載の発明は、複数ビットのデジタル信号に基づいて複数の出力電圧を発生する電圧発生回路と、該複数の出力電圧のうちの１つを選択して生成したアナログ信号を出力する選択回路とを備えたＤ／Ａ変換回路であって、前記電圧発生回路は、第１電源が供給される第１端子に接続された第１インピーダンス素子と、前記第１インピーダンス素子と同一のインピーダンスを有し第２電源が供給される第２端子に接続された第２インピーダンス素子と、前記第１インピーダンス素子と前記第２インピーダンス素子との間に接続された所定のインピーダンスを有する第３インピーダンス素子と、前記第１インピーダンス素子と前記第３インピーダンス素子との間の第１ノードに接続され、該第１ノードに第１制御電流を供給する第１電流源と、前記第２インピーダンス素子と前記第３インピーダンス素子との間の第２ノードに接続され、該第２ノードに第２制御電流を供給する第２電流源と、を備え、前記第１電流源と前記第２電流源は、前記第１制御電流と前記第２制御電流とを流す方向が互いに逆であり、前記第１制御電流と前記第２制御電流の絶対値の合計が一定値となるように前記両制御電流を制御するものである。このように、制御電流により出力信号の電位を変更することで任意の電位を有するアナログ信号を生成し、分圧回路はインピーダンス素子に並列に接続されるスイッチ回路を含まないため、それによる分圧精度の低下を抑え、精度の高いアナログ信号を出力する。
【００１５】
請求項３に記載の発明は、前記電圧発生回路は、前記デジタル信号の下位ビットのビット数に対応する複数の電圧を出力し、前記選択回路は、前記デジタル信号の上位ビットに基づいて前記複数の出力電圧から１つの電圧を選択する。
請求項４に記載の発明は、前記第１電源に接続された第１インピーダンス素子と、前記第１インピーダンス素子と同一インピーダンスを有し前記第２電源に接続された第２インピーダンス素子と、前記第１インピーダンス素子と前記第２インピーダンス素子との間に接続された所定のインピーダンスを有する第３インピーダンス素子と、前記第１インピーダンス素子と前記第３インピーダンス素子との間の第１ノードから第１制御電流を引き込む第１電流源と、前記第２インピーダンス素子と前記第３インピーダンス素子との間の第２ノードに前記第１制御電流と相関する第２制御電流を供給する第２電流源と、を備え、前記第１電流源と前記第２電流源は、前記第１制御電流と前記第２制御電流の絶対値の合計が一定値となるように前記両制御電流を制御し、前記第１ノードの電位と前記第２ノードの電位を前記第１制御電流と前記第２制御電流の値に対応する電位に変更する。
請求項５に記載の発明は、前記第１ノードと前記第２ノードと前記第３インピーダンスとの何れかに接続される少なくとも２つの出力端子を備えた。
【００１６】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図１〜図６に従って説明する。
図１は、一実施形態のＤ／Ａ変換回路のブロック回路図である。
【００１７】
Ｄ／Ａ変換回路２１は、複数ビット（本実施形態では３ビット）のデジタル信号Ｄ２〜Ｄ０に対応する電位を有するアナログ信号Ａｏｕｔを生成する。Ｄ／Ａ変換回路２１は、電圧発生回路２２、出力電圧選択回路２３を備える。
【００１８】
電圧発生回路２２は、抵抗ストリングを有し、上位ビット数に対応して生成した複数（本実施形態では２つ）の出力信号Ｖout0，Ｖout1を選択回路２３に出力する。電圧発生回路２２は、下位２ビットのデジタル信号Ｄ１，Ｄ０に応答し、出力信号Ｖout0，Ｖout1の電位差を一定に保持し、且つ両信号Ｖout0，Ｖout1の電位を所定のステップで変更する。
【００１９】
選択回路２３は、上位ビットデジタル信号Ｄ２に応答して出力信号Ｖout0，Ｖout1の一方を選択し、その選択した信号の電位を有するアナログ信号Ａｏｕｔを出力する。２ビットのデジタル信号Ｄ１，Ｄ０の論理組み合わせのパターン数は「４」であり、電圧発生回路２２は、４パターンの電位を持つ出力信号Ｖout0，Ｖout1を出力する。従って、Ｄ／Ａ変換回路２１は、所定ステップ毎の８パターンの電位を持つアナログ信号Ａｏｕｔを出力する。
【００２０】
図２は、電圧発生回路２２のブロック回路図である。
電圧発生回路２２は、第１分圧回路３１、（出力電圧）制御電流発生回路３２、（出力電圧）制御電流反転回路３３、定電流回路３４、出力電圧補正回路３５、高電圧端子電流補正回路（第１電流補正回路）３６、低電圧端子電流補正回路（第２電流補正回路）３７を含む。
【００２１】
第１分圧回路３１は、高電位の第１基準電源ＶRPが供給される第１端子Ｔ１と低電位の第２基準電源ＶRNが供給される第２端子Ｔ２の間に直列接続された複数（本実施形態では６個）のインピーダンス素子としての抵抗Ｒ１１〜Ｒ１６を含む。第１端子Ｔ１に接続された第１抵抗Ｒ１１と、第２端子Ｔ２に接続された第６抵抗Ｒ１６は、実質的に同一のインピーダンスを有する。尚、本実施形態では、第１抵抗Ｒ１１と第６抵抗Ｒ１６間の第２〜第５抵抗Ｒ１２〜Ｒ１５は、第１及び第６抵抗Ｒ１１，Ｒ１６と実質的に同一のインピーダンスを有する。
【００２２】
従って、第１分圧回路３１は、各抵抗Ｒ１１〜Ｒ１６間のノードに第１基準電源ＶRPと第２基準電源ＶRN間の電位差を分圧した分圧電圧を発生する。そして、第３抵抗Ｒ１３と第４抵抗Ｒ１４間のノードＮ１１の電位を有する第１出力信号Ｖout0と、第４抵抗Ｒ１４と第５抵抗Ｒ１５間のノードＮ１２の電位を有する第２出力信号Ｖout1が図１の選択回路２３に供給される。
【００２３】
第１抵抗Ｒ１１と第２抵抗Ｒ１２間のノードＮ１３には第１及び第２電流源としての制御電流発生回路３２が接続され、第５抵抗Ｒ１５と第６抵抗Ｒ１６間のノードＮ１４には第２電流源としての制御電流反転回路３３が接続される。両回路３２，３３はノードＮ１３とノードＮ１４に対し、互いに相関のある電流値を有する制御電流Ｉａと制御電流Ｉｂをそれぞれ印加する。更に、両回路３２，３３は、制御電流Ｉａと制御電流Ｉｂを互いに逆方向に流す。
【００２４】
詳述すると、制御電流発生回路３２は、ノードＮ１３から第１制御電流Ｉａを引き込み、その第１制御電流Ｉａの値と相関関係にある値を持つ電流Ｉｃを制御電流反転回路３３から引き込むように動作する。更に、制御電流発生回路３２は、第１制御電流Ｉａの絶対値と電流Ｉｃのそれの合計値を常に一定値とするようにそれらの値を制御する。制御電流反転回路３３は、電流Ｉｃの方向を反転した電流Ｉｂを流す。即ち、制御電流反転回路３３は、第１制御電流Ｉａの値と相関関係にある値を持ち、且つ第１制御電流Ｉａと逆方向の第２制御電流ＩｂをノードＮ１４に供給する。尚、両回路３２，３３が流す第１制御電流Ｉａと第２制御電流Ｉｂの方向を上記と逆にしても良い、
制御電流発生回路３２が引き込む第１制御電流Ｉａは第１抵抗Ｒ１１のみに流れ、制御電流反転回路３３が供給する第２制御電流Ｉｂは第６抵抗Ｒ１６のみに流れる。従って、制御電流発生回路３２及び制御電流反転回路３３は、第１制御電流Ｉａと第２制御電流Ｉｂの値を制御することで、第１抵抗Ｒ１１と第６抵抗Ｒ１６の実効的なインピーダンス値をそれぞれ制御する。
【００２５】
更に、制御電流発生回路３２は、両制御電流Ｉａ，Ｉｂの絶対値の合計を一定に保つ。従って、第１端子Ｔ１と第２端子Ｔ２間に流れる電流値は、各制御電流Ｉａ，Ｉｂの値が変更されても一定となる。即ち、これらにより、制御電流発生回路３２及び制御電流反転回路３３は、ノードＮ１３とノードＮ１４の電位、即ちノードＮ１１とノードＮ１２との間の電位差を一定に保ちつつ、それらの電位を制御する。
【００２６】
制御電流発生回路３２と制御電流反転回路３３は定電流回路３４に接続されている。定電流回路３４は、出力信号Ｖout0，Ｖout1の電位を変更するステップに対応する値を持つ単位電流を発生させる機能を有する。単位電流の値は、出力信号Ｖout0，Ｖout1を変更するステップに応じて設定される。
【００２７】
即ち、電圧発生回路２２は、ノードＮ１１とノードＮ１２間の電位差を下位ビットデジタル信号Ｄ１，Ｄ０のパターン数「４」に等分割した値を１つのステップ（変化量）としている。従って、ノードＮ１１とノードＮ１２間のインピーダンス（抵抗値）をパターン数「４」で等分割した値（抵抗値）を持つ抵抗（単位抵抗）の両端の電位差を１ステップ分の変化量とする電流量を単位電流の値に設定する。制御電流Ｉａ，Ｉｂを単位電流毎に増減することで、両ノードＮ１３，Ｎ１４の電位、即ち両出力信号Ｖout0，Ｖout1の電位をステップ毎に変更することができる。
【００２８】
従って、制御電流発生回路３２及び制御電流反転回路３３は、制御電流Ｉａ，Ｉｂの値を、デジタル信号Ｄ１，Ｄ０に基づいて、単位電流の整数倍の値だけ変更する。詳述すると、制御電流発生回路３２は、単位電流の整数倍の値ΔＩだけ減少させた値を持つ第１制御電流ＩａをノードＮ１３から引き込み、制御電流反転回路３３は、値ΔＩ増加した値を持つ第２制御電流ＩｂをノードＮ１４に供給する。
【００２９】
出力電圧補正回路３５は、常に初期値を持つ設定電流ＩｄをノードＮ１４に供給する。この設定電流Ｉｄは、第６抵抗Ｒ１６のみに流れ、その実効的なインピーダンスを変更する。これにより、第１端子Ｔ１と第２端子Ｔ２との間の実効的なインピーダンスを所定値に設定する。本実施形態では、第１端子Ｔ１と第２端子Ｔ２との間の実効的なインピーダンスを単位抵抗の３６倍の値に設定している。これにより、電圧発生回路２２は、第１基準電源ＶRPと第２基準電源ＶRN間の電位差を３６分割したステップ毎の値を持つ出力信号Ｖout0，Ｖout1を出力する。尚、第１端子Ｔ１と第２端子Ｔ２との間の実効インピーダンスを適宜変更してもよい。
【００３０】
第１電流補正回路３６と第２電流補正回路３７は第１端子Ｔ１と第２端子Ｔ２にそれぞれ接続されている。第１電流補正回路３６と第２電流補正回路３７は、制御電流Ｉａ，Ｉｂの値に対応する値を持つ補正電流Ｉｅ，Ｉｆを第１端子Ｔ１と第２端子Ｔ２に供給する。これにより、第１電流補正回路３６と第２電流補正回路３７は、制御電流発生回路３２と制御電流反転回路３３が流す制御電流Ｉａ，Ｉｂにより第１基準電源ＶRPと第２基準電源ＶRNが変動するのを防ぐ。
【００３１】
詳述すると、第１電流補正回路３６は、制御電流反転回路３３がノードＮ１４に供給する第２制御電流Ｉｂの値と同一値を持つ第１補正電流Ｉｅを第１端子Ｔ１から引き込む。第２制御電流Ｉｂの値は、第１制御電流Ｉａのそれと相関がある。従って、第１電流補正回路３６は、第１制御電流Ｉａの値と相関値を持つ第１補正電流Ｉｅを第１端子Ｔ１から引き抜く、ということもできる。これにより、第１端子Ｔ１と第２端子Ｔ２との間の電流量を一定に保ち、第１端子Ｔ１と第２端子Ｔ２の電位を安定させる。
【００３２】
第２電流補正回路３７は、制御電流発生回路３２がノードＮ１３から引き抜く第１制御電流Ｉａの値と同一値を持つ第２補正電流Ｉｆを第２端子Ｔ２に供給する。同様に、第２電流補正回路３７は、第２制御電流Ｉｂの値と相関値を持つ第２補正電流Ｉｆを第２端子Ｔ２に供給する、ということもできる。これにより、第１端子Ｔ１と第２端子Ｔ２との間の電流量を一定に保ち、第１端子Ｔ１と第２端子Ｔ２の電位を安定させる。
【００３３】
次に、電圧発生回路２２の動作原理を説明する。
図３は、図２の電圧発生回路２２を簡略化したブロック回路図であり、この回路により電圧発生回路の動作原理が容易に説明される。
【００３４】
図３の電圧発生回路は、抵抗Ｒ２１，Ｒ２２，Ｒ２３と第１及び第２電流源４１，４２を含む。
抵抗Ｒ２１〜Ｒ２３は、高電位の第１基準電源ＶRPが供給される第１端子Ｔ１と、低電位の第２基準電源ＶRNが供給される第２端子Ｔ２の間に直列接続され、分圧回路４３を構成する。
【００３５】
第１端子Ｔ１に接続された第１抵抗Ｒ２１と、第２端子Ｔ２に接続された第３抵抗Ｒ２３は、実質的に同一のインピーダンスを有し、尚、本説明では、第２抵抗Ｒ２２は抵抗Ｒ２１，Ｒ２３と実質的に同一のインピーダンスを有し、それらを「Ｒ」とする。
【００３６】
第１抵抗Ｒ２１と第２抵抗Ｒ２２間のノードＮ１３には第１電流源４１が接続され、この第１電流源４１はノードＮ１３から第１制御電流Ｉａを引き込む。第２抵抗Ｒ２２と第３抵抗Ｒ２３間のノードＮ１４には第２電流源４２が接続され、この第２電流源４２はノードＮ１４に第１制御電流Ｉａと相関値を持つ第２制御電流Ｉｂを供給する。
【００３７】
そして、第１抵抗Ｒ２１と第２抵抗Ｒ２２間のノードＮ１１の電位を持つ第１出力信号Ｖout0と、第２抵抗Ｒ２２と第３抵抗Ｒ２３間のノードＮ１２の電位を持つ第２出力信号Ｖout1が生成される。
【００３８】
今、第１基準電源ＶRPの値を「V1」、第２基準電源ＶRNの値を「０ボルト」とする。
先ず、出力信号Ｖout0，Ｖout1の初期電圧として、ノードＮ１１，Ｎ１２に与える電位を設定する。即ち、初期電圧設定値として、第１出力信号Ｖout0を「8/16×V1」に、第２出力信号Ｖout1を「4/16×V1」にするために第１電流源４１が引き込む第１制御電流Ｉａの値（定常電流値）を設定する。設定電流値は、次式により算出される。
【００３９】
第１電流源４１が０アンペア（Ａ）の第１制御電流Ｉａを流している時、第１出力信号Ｖout0は、
Ｖout0=(2R/3R)×V1=2/3×V1
となる。従って、設定する目標電圧値との差電圧ΔＶは、
ΔＶ=2/3×V1-8/16×V1=1/6×V1
となる。そして、第１電流源４１による制御電流Ｉａは第１抵抗Ｒ４１にのみ流れる。このため電流源１に設定する電流値Ｉ(0) は、
Ｉ(0)=ΔＶ/R=(1/6×V1)/R
として求められる。
【００４０】
次に、出力信号Ｖout0，Ｖout1を１ステップ、即ち「1/16×V1」上昇させるために第１電流源４１と第２電流源４２が流す制御電流Ｉａ，Ｉｂの制御量、即ち単位電流の電流値Ｉ(t)は、
|Ｉ(t)|=(1/16×V1)/R
となる。
【００４１】
従って、第１出力信号Ｖout0を初期電圧設定値からステップ毎に変化させるときの第１電流源４１の制御電流Ｉａの値Ｉ(1)は、
となる。そして、第１及び第２電流源４１，４２は、制御電流Ｉａ，Ｉｂの絶対値の和を常に一定値に制御するため、第２電流源４２の制御電流Ｉｂの値Ｉ(2)は、
となる。尚、D(n)はデジタル信号Ｄ１，Ｄ０の１０進数値であり、「０」〜「３」の値を取る。従って、第１及び第２出力信号Ｖout0，Ｖout1をステップ毎に得るための第１及び第２制御電流Ｉａ，Ｉｂの値Ｉ(1)，Ｉ(2)は、
Ｖout0=8/16×V1，Ｖout1=4/16×V1の時の設定電流値は、
Ｉ(1)=(1/6×V1)/R-((1/16×V1)/R)×0
Ｉ(2)=((1/16×V1)/R)×0
Ｖout0=9/16×V1，Ｖout1=5/16×V1の時の設定電流値は、
Ｉ(1)=(1/6×V1)/R-((1/16×V1)/R)×1
Ｉ(2)=((1/16×V1)/R)×1
Ｖout0=10/16×V1，Ｖout1=6/16×V1の時の設定電流値は、
Ｉ(1)=(1/6×V1)/R-((1/16×V1)/R)×2
Ｉ(2)=((1/16×V1)/R)×2
Ｖout0=11/16×V1，Ｖout1=7/16×V1の時の設定電流値は、
Ｉ(1)=(1/6×V1)/R-((1/16×V1)/R)×3
Ｉ(2)=((1/16×V1)/R)×3
となる。
【００４２】
上記の第１及び第２電流源４１，４２が流す第１及び第２制御電流Ｉａ，Ｉｂの電流値Ｉ(1)，Ｉ(2)と、第１及び第２出力信号Ｖout0，Ｖout1の組み合わせを適宜選択することで、「4/16×V1」〜「11/16×V1」の８パターンの電圧を得ることができる。
【００４３】
上記のように、電圧発生回路２２の第１分圧回路４３、即ち抵抗ストリングに、分圧電圧を発生するための素子は抵抗素子のみしか存在しておらず、従来のＤ／Ａ変換回路１１で問題となるスイッチとそれを接続する配線による抵抗は存在していない。これらにより、電圧発生回路２２及びそれを用いた抵抗ストリング方式Ｄ／Ａ変換回路においては、高精度に均等分割した電圧を出力することが可能である。
【００４４】
次に、各回路の構成及び動作を説明する。
図４は、第１分圧回路３１、定電流回路３４の回路図である。
第１分圧回路３１の抵抗Ｒ１１〜Ｒ１６は、実質的に同一インピーダンスを有する複数（４個）の単位抵抗Ｒａから構成される。
【００４５】
定電流回路３４は、第２及び第３分圧回路５１，５２、オペアンプ５３、第１，第２カレントミラー回路５４，５５を含む。
第２分圧回路５１は、第１基準電源ＶRPと第２基準電源ＶRNがそれぞれ供給される第１端子Ｔ１と第２端子Ｔ２との間に直列接続された３２本の単位抵抗素子Ｒｂを含む。全ての抵抗素子Ｒｂは、第１分圧回路３１を構成する単位抵抗Ｒａと実質的に同一のインピーダンスを有する。従って、第１端子Ｔ１から数えて１６番目の抵抗Ｒｂと１７番目の抵抗Ｒｂ間のノードＮ２１は、第１基準電源ＶRPと第２基準電源ＶRNとの間の中間の電位（(ＶRP-ＶRN)/２）を有する。
【００４６】
第３分圧回路５２は、第１端子Ｔ１と第２端子Ｔ２との間に直列接続された３２本の単位抵抗素子Ｒｃを含む。全ての抵抗素子Ｒｃは、第１分圧回路３１を構成する単位抵抗Ｒａと実質的に同一のインピーダンスを有する。従って、８，９番目の抵抗Ｒｃ間のノードＮ２２と第１端子Ｔ１の間の合成抵抗値と、２４，２５番目の抵抗Ｒｃ間のノードＮ２３と第２端子Ｔ２の間の合成抵抗値は実質的に同じである。
【００４７】
１４，１５番目の抵抗Ｒｃの間のノードＮ２４とノードＮ２２の間の合成抵抗値は、第２分圧回路５１のノードＮ２１と第１端子Ｔ１の間の合成抵抗値よりも、２本の抵抗Ｒｃ、即ち単位抵抗Ｒａの抵抗値の２倍の値だけ小さい値（＝１４×Ｒａ）を持つ。ノードＮ２４とノードＮ２３の間の合成抵抗値は、ノードＮ２１と第２端子Ｔ２の間の合成抵抗値よりも２本の抵抗Ｒｃ、即ち単位抵抗Ｒａの抵抗値の２倍の値だけ大きい値（＝１８×Ｒａ）を持つ。
【００４８】
オペアンプ５３のプラス入力端子は第２分圧回路５１のノードＮ２１に接続され、マイナス入力端子は第３分圧回路５２のノードＮ２４に接続されている。オペアンプ５３の出力端子は、第１カレントミラー回路５４に接続されている。
【００４９】
第１カレントミラー回路５４はＰチャネルＭＯＳトランジスタＴＰ１．ＴＰ２から構成され、トランジスタＴＰ１，ＴＰ２のソースは、第１基準電源ＶRPよりも高い電位を持つ高電位電源ＶDDが供給される第３端子Ｔ３に接続されている。入力側の第１ＰＭＯＳトランジスタＴＰ１のドレインがオペアンプ５３の出力端子に接続され、出力側の第２ＰＭＯＳトランジスタＴＰ２のドレインが第２カレントミラー回路５５に接続されている。
【００５０】
第２カレントミラー回路５５は、ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２，ＴＮ３から構成され、各トランジスタＴＮ１〜ＴＮ３のソースは、第２基準電源ＶRNよりも低い電位を持つ低電位電源ＶSSが供給される第４端子Ｔ４に接続されている。入力側の第１ＮＭＯＳトランジスタＴＮ１のドレインが第２トランジスタＴＰ２のドレインに接続され、出力側の第２ＮＭＯＳトランジスタＴＮ２と第３ＮＭＯＳトランジスタＴＮ３のドレインが第３分圧回路５２のノードＮ２２，Ｎ２３にそれぞれ接続されている。
【００５１】
第２ＰＭＯＳトランジスタＴＰ２は，第１ＰＭＯＳトランジスタＴＰ１と実質的に同一値の電流を流すように形成され、第２及び第３ＮＭＯＳトランジスタＴＮ２，ＴＮ３は第１ＮＭＯＳトランジスタＴＮ１と実質的に同一値の電流を流すように形成されている。従って、第２ＮＭＯＳトランジスタＴＮ２と第３ＮＭＯＳトランジスタＴＮ３は、オペアンプ５３の出力電流値と実質的に同一値の電流Ｉ11，Ｉ12をそれぞれノードＮ２２，Ｎ２３から第４端子Ｔ４に流す。
【００５２】
オペアンプ５３は両入力端子に同一電圧値を受けるように出力端子から電流を出力する。オペアンプ５３の入力端子差電圧、即ちノードＮ２１，Ｎ２４の電位差は、単位抵抗Ｒａの両端にかかる電位の２倍の値となり、この差電圧をゼロとするように、抵抗Ｒｃ８本分に対して電流を印加するようにオペアンプ５３が動作する。
【００５３】
オペアンプ５３の出力電流値は、第２ＰＭＯＳトランジスタＴＰ２が流す電流値と実質的に同一であり、この電流値は、第２ＮＭＯＳトランジスタＴＮ２と第３ＮＭＯＳトランジスタＴＮ３がそれぞれ流す電流Ｉ11，Ｉ12の値と実質的に同一である。
【００５４】
単位抵抗Ｒａ（＝Ｒｂ＝Ｒｃ）の抵抗値を「１」とすると、電流Ｉ11，Ｉ12は、
となる。この電流Ｉ11，Ｉ12の値と同じ電流値を持つ電流が単位電流である。以降、単位電流をＩ(t) で表す。
【００５５】
尚、ノードＮ２１が第１基準電源ＶRPと第２基準電源ＶRNとの間の中間電位（(ＶRP-ＶRN)/２）に設定されれば、第２分圧回路５１を構成する抵抗の数が変更されてもよい。また、各抵抗が異なる値を有していても良い。
【００５６】
制御電流発生回路３２は、第２カレントミラー回路５５の入力側のトランジスタＴＮ１とカレントミラー接続されたＮＭＯＳトランジスタＴＮ２１〜ＴＮ２４を含む。トランジスタＴＮ２１〜ＴＮ２４は、第２カレントミラー回路５５の出力側のトランジスタＴＮ２と実質的に同一の電気的特性を有する。従って、各トランジスタＴＮ２１〜ＴＮ２４は、トランジスタＴＮ２が流す電流Ｉ11と同じ電流値、即ち単位電流Ｉ(t) と同じ値を有する電流Ｉ21〜Ｉ24を流す。
【００５７】
出力電圧補正回路３５は、第２カレントミラー回路５５のトランジスタＴＮ１とカレントミラー接続されたＮＭＯＳトランジスタＴＮ３１を含む。トランジスタＴＮ３１は、第２カレントミラー回路５５の出力側のトランジスタＴＮ２の電気的特性と実質的に４倍の電気的特性を有する。従って、トランジスタＴＮ３１は、単位電流Ｉ(t) の電流値の４倍の電流値を持つ電流Ｉ31を流す。
【００５８】
第２電流補正回路３７は、第２カレントミラー回路５５のトランジスタＴＮ１とカレントミラー接続されたＮＭＯＳトランジスタＴＮ４１を含む。トランジスタＴＮ４１は、第２カレントミラー回路５５の出力側のトランジスタＴＮ２と実質的に同一の電気的特性を有する。従って、トランジスタＴＮ４１は、単位電流Ｉ(t) と同じ電流値を有する電流Ｉ41を流す。
【００５９】
次に、制御電流発生回路３２と制御電流反転回路３３の構成及び動作を、図６に従って説明する。
制御電流発生回路３２は、トランジスタＴＮ２１〜ＴＮ２４、インバータ６１〜６６、スイッチ回路６７〜６９を含む。トランジスタＴＮ２１〜ＴＮ２３は、ソースが低電位電源ＶSSが供給される第４端子Ｔ４（図４参照）に接続され、ドレインが各スイッチ回路６７〜６９に接続されている。
【００６０】
各スイッチ回路６７〜６９は、トランジスタ対ＴN25a，ＴN25b、ＴN26a，ＴN26b、ＴN27a，ＴN27bを含む。第１トランジスタ対ＴN25a，ＴN25bはソースは互いに接続され、その接続点が第１トランジスタＴＮ２１のドレインに接続されている。第２トランジスタ対ＴN26a，ＴN26bはソースが互いに接続され、その接続点が第２トランジスタＴＮ２２のドレインに接続されている。第３トランジスタ対ＴN27a，ＴN27bは、ソースが互いに接続され、その接続点が第３トランジスタＴＮ２３のドレインに接続されている。
【００６１】
第１インバータ６１にはデジタル信号Ｄ０が入力され、出力端子はトランジスタＴN25aのゲートと第２インバータ６２の入力端子に接続され、第２インバータ６２の出力端子はトランジスタＴN25bのゲートに接続されている。第３インバータ６３にはデジタル信号Ｄ１が入力され、出力端子はトランジスタＴN26aのゲートと第４インバータ６４の入力端子に接続され、第４インバータ６４の出力端子はトランジスタＴN26bのゲートに接続されている。第５インバータ６５にはデジタル信号Ｄ１が入力され、出力端子はトランジスタＴN27aのゲートと第６インバータ６６の入力端子に接続され、第６インバータ６６の出力端子はトランジスタＴN27bのゲートに接続されている。
【００６２】
トランジスタＴＮ２１〜ＴＮ２４は定電流回路３４のトランジスタＴＮ３とカレントミラー接続され、各々電流Ｉ21〜Ｉ24を出力する。
インバータ６１は、デジタル信号Ｄ０に応答してトランジスタＴN25aとインバータ６２を駆動する。インバータ６２は、インバータ６１からの信号に応答してトランジスタＴN25bを駆動する。これにより、トランジスタ対ＴN25a，ＴN25bは、デジタル信号Ｄ０に応答して相補的にオン・オフする。
【００６３】
インバータ６３は、デジタル信号Ｄ１に応答してトランジスタＴN26aとインバータ６４を駆動する。インバータ６４は、インバータ６３からの信号に応答してトランジスタＴN26bを駆動する。これにより、トランジスタ対ＴN26a，ＴN26bは、デジタル信号Ｄ１に応答して相補的にオン・オフする。
【００６４】
インバータ６５は、デジタル信号Ｄ１に応答してトランジスタＴN27aとインバータ６６を駆動する。インバータ６６は、インバータ６５からの信号に応答してトランジスタＴN27bを駆動する。これにより、トランジスタ対ＴN27a，ＴN27bは、デジタル信号Ｄ１に応答して相補的にオン・オフする。
【００６５】
このように、制御電流発生回路３２は、デジタル信号Ｄ１，Ｄ０に応答してオンしたトランジスタの組み合わせにより、制御電流Ｉａと、その電流Ｉａの値と相関値を持つ電流Ｉｃを流す。
【００６６】
［Ｌレベルのデジタル信号Ｄ１，Ｄ０のケース］
デジタル信号Ｄ１，Ｄ０に応答してトランジスタＴN25a，ＴN26a，ＴN27aがオンする。これにより、制御電流発生回路３２は、第１〜第４トランジスタＴＮ２１〜ＴＮ２４が流す電流Ｉ21〜Ｉ24の合計値、即ち単位電流Ｉ(t) の４倍の値を持つ制御電流Ｉａを流す。ちなみに、この時の電流Ｉｃの値は０である。
【００６７】
［Ｈレベルのデジタル信号Ｄ０，Ｌレベルのデジタル信号Ｄ１のケース］
デジタル信号Ｄ０に応答してトランジスタＴN25bがオンし、デジタル信号Ｄ１に応答してトランジスタＴN26a，ＴN27aがオンする。これにより、制御電流発生回路３２は、第１トランジスタＴＮ２１が流す電流Ｉ21の値、即ち単位電流Ｉ(t) と同じ値を持つ制御電流Ｉｃと、第２〜第４トランジスタＴＮ２２〜ＴＮ２４が流す電流Ｉ22〜Ｉ24の合計値、即ち単位電流Ｉ(t) の３倍の値を持つ制御電流Ｉａを流す。
【００６８】
［Ｌレベルのデジタル信号Ｄ０，Ｈレベルのデジタル信号Ｄ１のケース］
デジタル信号Ｄ０に応答してトランジスタＴN25aがオンし、デジタル信号Ｄ１に応答してトランジスタＴN26b，ＴN27bがオンする。これにより、制御電流発生回路３２は、第１トランジスタＴＮ２１と第４トランジスタＴＮ２４がそれぞれ流す電流Ｉ21,I24の合計値、即ち単位電流Ｉ(t) の２倍の値を持つ制御電流Ｉａと、第２〜第４トランジスタＴＮ２２〜ＴＮ２４が流す電流Ｉ22，Ｉ23の合計値、即ち単位電流Ｉ(t) の２倍の値を持つ制御電流Ｉｃを流す。
【００６９】
［Ｈレベルのデジタル信号Ｄ１，Ｄ０のケース］
デジタル信号Ｄ１，Ｄ０に応答してトランジスタＴN25b，Ｔ26b，Ｔ27bがオンする。これにより、制御電流発生回路３２は、第１〜第３トランジスタＴＮ２１〜ＴＮ２３が流す電流Ｉ21〜Ｉ23の合計値、即ち単位電流Ｉ(t) の３倍の値を持つ制御電流Ｉｃと、第４トランジスタＴＮ２４が流す電流Ｉ24の値、即ち単位電流Ｉ(t) と同一値を持つ制御電流Ｉａを流す。
【００７０】
上記をまとめると、次のようになる。
制御電流発生回路３２は、デジタル信号Ｄ１，Ｄ０に対応して、
１０進数換算値"０"の時、Ｉａ＝４×Ｉ(t) 、Ｉｃ＝０×Ｉ(t) 、
１０進数換算値"１"の時、Ｉａ＝３×Ｉ(t) 、Ｉｃ＝１×Ｉ(t) 、
１０進数換算値"２"の時、Ｉａ＝４×Ｉ(t) 、Ｉｃ＝２×Ｉ(t) 、
１０進数換算値"３"の時、Ｉａ＝１×Ｉ(t) 、Ｉｃ＝３×Ｉ(t) 、
を各々出力する。
【００７１】
制御電流反転回路３３はＰＭＯＳトランジスタＴＰ５１，ＴＰ５２を含み、トランジスタＴＰ５１，ＴＰ５２はカレントミラー回路７１を形成する。入力側のトランジスタＴＰ５１は、ドレインが制御電流発生回路３２のスイッチ回路６７〜６９を構成する第２トランジスタＴN25b，ＴN26b，ＴN27bのソースに接続され、制御電流Ｉｃが流れる。出力側の第２トランジスタＴＰ５２はドレインが第１分圧回路３１のノードＮ１４に接続されている。第２トランジスタＴＰ５２は、第１トランジスタＴＰ５１と実質的に同一の電気的特性を有し、トランジスタＴＰ５１に流れる電流Ｉｃの値と同一値を持つ制御電流ＩｂをノードＮ１４に供給する。
【００７２】
第１分圧回路３１のノードＮ１４には図５の出力電圧補正回路３５が接続され、その出力電圧補正回路３５から単位電流Ｉ(t) の値の４倍の値を持つ設定電流Ｉｄが供給される。即ち、ノードＮ１４には、制御電流反転回路３３による制御電流Ｉｂと、出力電圧補正回路３５による設定電流Ｉｄの合成電流Ｉｇが供給される。
【００７３】
制御電流Ｉｂ（＝Ｉｃ）は、デジタル信号Ｄ１，Ｄ０の１０進数換算値に対応する値を持ち、設定電流Ｉｄは常に一定の値を持つ。従って、ノードＮ１４に供給される制御電流Ｉｇは、デジタル信号Ｄ１，Ｄ０に対応して、
１０進数換算値"０"の時、Ｉｇ＝４×Ｉ(t) 、
１０進数換算値"１"の時、Ｉｇ＝５×Ｉ(t) 、
１０進数換算値"２"の時、Ｉｇ＝６×Ｉ(t) 、
１０進数換算値"３"の時、Ｉｇ＝７×Ｉ(t) 、
となる。
【００７４】
次に、出力電圧補正回路３５、第１電流補正回路３６、第２電流補正回路３７の構成及び動作を、図５に従って説明する。
出力電圧補正回路３５は、ＮＭＯＳトランジスタＴＮ３１、ＰＭＯＳトランジスタＴＰ３１，ＴＰ３２を含む。
【００７５】
トランジスタＴＮ３１は定電流回路３４のトランジスタＴＮ１とカレントミラー接続され、単位電流Ｉ(t) の４倍の値を持つ電流Ｉ３１を流す。
トランジスタＴＰ３１，ＴＰ３２はカレントミラー回路７２を形成し、トランジスタＴＰ３１，ＴＰ３２のソースには高電位電源ＶDDが供給される。入力側のトランジスタＴＰ３１のドレインはトランジスタＴＮ３１のドレインに接続され、トランジスタＴＮ３１の出力電流Ｉ３１を受ける。出力側のトランジスタＴＰ３２は、トランジスタＴＰ３１と実質的に同一の電気的特性を持ち、トランジスタＴＰ３１が流す電流Ｉ３１の値と同一値（単位電流Ｉ(t) の４倍の値）を持つ設定電流Ｉｄを出力する。
【００７６】
第１電流補正回路３６は、ＰＭＯＳトランジスタＴＰ６１とＮＭＯＳトランジスタＴＮ６１，ＴＮ６２を含む。トランジスタＴＰ６１は、ソースに高電位電源ＶDDが供給され、ドレインはＮＭＯＳトランジスタＴＮ６１に接続されている。トランジスタＴＰ６１は、制御電流反転回路３３のカレントミラー回路７１を構成する入力トランジスタＴＰ５１とカレントミラー接続され、そのトランジスタＴＰ５１が流す電流Ｉｃの値と同一値を持つ電流Ｉ61を流す。
【００７７】
ＮＭＯＳトランジスタＴＮ６１，ＴＮ６２はカレントミラー回路７３を形成する。トランジスタＴＮ６１，ＴＮ６２のソースには低電位電源ＶSSが供給され、入力側のトランジスタＴＮ６１のＰＭＯＳトランジスタＴＰ６１のドレインに接続されている。出力側のトランジスタＴＮ６２は、ドレインが第１基準電源ＶRPが供給される第１端子Ｔ１（図２参照）に接続されている。
【００７８】
出力側のトランジスタＴＮ６２は、入力側のトランジスタＴＮ６１と実質的に同一の電気的特性を有する。従って、出力側トランジスタＴＮ６２は、入力側トランジスタＴＮ６１に流れる電流Ｉ61の値と同じ値を持つ第１補正電流Ｉｅを第１基準電源ＶRP（第１端子Ｔ１）から低電位電源ＶSSに流す。
【００７９】
トランジスタＴＮ６１に流れる電流Ｉ61の値は、制御電流反転回路３３が第１分圧回路３１のノードＮ１４に供給する制御電流Ｉｂの値と同一である。従って、第１電流補正回路３６は、制御電流Ｉｂの値と同一値を持つ補正電流Ｉｅを、第１基準電源ＶRPから低電位電源ＶSSに流す。これを、デジタル信号Ｄ１，Ｄ０の１０進数換算値に対応して示すと、
１０進数換算値"０"の時、Ｉｅ＝０×Ｉ(t) 、
１０進数換算値"１"の時、Ｉｅ＝１×Ｉ(t) 、
１０進数換算値"２"の時、Ｉｅ＝２×Ｉ(t) 、
１０進数換算値"３"の時、Ｉｅ＝３×Ｉ(t) 、
となる。
【００８０】
第２電流補正回路３７は、ＮＭＯＳトランジスタＴＮ４１，ＴＮ４２、ＰＭＯＳトランジスタＴＰ４１〜ＴＰ４４を含む。
ＮＭＯＳトランジスタＴＮ４１は定電流回路３４のトランジスタＴＮ１とカレントミラー接続され、単位電流Ｉ(t) と同一値を持つ電流Ｉ41を流す。
【００８１】
ＮＭＯＳトランジスタＴＮ４２は、第１電流補正回路３６のトランジスタＴＮ６１とカレントミラー接続され、補正電流Ｉｅ、即ち制御電流Ｉｂと同一値を持つ電流Ｉ42を流す。
【００８２】
ＰＭＯＳトランジスタＴＰ４１，ＴＰ４２はカレントミラー回路７４を形成し、トランジスタＴＰ４１，ＴＰ４２は、ソースに高電位電源ＶDDが供給され、ドレインがカレントミラー回路７４を形成するトランジスタＴＰ４３，ＴＰ４４のソースに接続されている。また、トランジスタＴＰ４２のドレインはトランジスタＴＮ４２のドレインに接続されている。トランジスタＴＰ４３のドレインはトランジスタＴＮ４１のドレインに接続され、トランジスタＴＰ４４のドレインは第２基準電源ＶRNが供給される第２端子Ｔ２（図２参照）に接続されている。
【００８３】
カレントミラー回路７４を構成する出力側のトランジスタＴＰ４２は、入力側トランジスタＴＰ４１が持つ電気的特性の３倍の電気的特性を持つ。従って、カレントミラー回路７４は、トランジスタＴＮ４１が流す電流Ｉ41を入力側トランジスタＴＰ４１で受け、出力側トランジスタＴＰ４２から電流Ｉ41の３倍の値（単位電流Ｉ(t) の３倍の値）を持つ電流Ｉ43を流す。
【００８４】
第２カレントミラー回路７５は、第１カレントミラー回路７４にカスケード接続されている。カレントミラー回路７５を構成する出力側のトランジスタＴＰ４４は、入力側のトランジスタＴＰ４３が持つ電気的特性の３倍のそれを持つ。
【００８５】
入力側トランジスタＴＰ４３は、第１カレントミラー回路７４の入力側トランジスタＴＰ４１の出力電流をそのままトランジスタＴＮ４１に通過させている。出力側のトランジスタＴＰ４４は、トランジスタＴＮ４２の出力電流Ｉ42とトランジスタＴＰ４２の出力電流Ｉ43を合成した第２補正電流Ｉｆを第２基準電源ＶRNに供給する。
【００８６】
トランジスタＴＰ４２は一定値を持つ電流Ｉ43を流す。従って、トランジスタＴＰ４４が流す補正電流Ｉｆは、
Ｉｆ=Ｉ43-Ｉ42
となる。
【００８７】
従って、デジタル信号Ｄ１，Ｄ０の１０進数換算値に対応して示すと、
１０進数換算値"０"の時、Ｉｆ＝３×Ｉ(t) 、
１０進数換算値"１"の時、Ｉｆ＝２×Ｉ(t) 、
１０進数換算値"２"の時、Ｉｆ＝１×Ｉ(t) 、
１０進数換算値"３"の時、Ｉｆ＝０×Ｉ(t) 、
となる。
【００８８】
次に、選択回路２３の構成及び動作を、図６に従って説明する。
選択回路２３は、第１及び第２スイッチ回路８１，８２、インバータ８３を含む。第１スイッチ回路８１は第１分圧回路３１のノードＮ１１に接続され、第２スイッチ回路８２はノードＮ１２に接続されている。
【００８９】
第１及び第２スイッチ回路８１，８２は、それぞれ並列接続された一対のＰＭＯＳトランジスタとＮＭＯＳトランジスタにより構成されている。第１スイッチ回路８１のＮＭＯＳトランジスタと第２スイッチ回路８２のＰＭＯＳトランジスタのゲートにはデジタル信号Ｄ２が入力され、第１スイッチ回路８１のＰＭＯＳトランジスタと第２スイッチ回路８２のＮＭＯＳトランジスタのゲートには、デジタル信号Ｄ２が入力されるインバータ８３の出力信号が入力される。
【００９０】
このように構成された第１及び第２スイッチ回路８１，８２は、デジタル信号Ｄ２に応答して相補的にオン・オフする。そして、オンしたスイッチ回路８１，８２を介して出力信号Ｖout0，Ｖout1のうちの一方が、アナログ信号Ａｏｕｔとして出力される。
【００９１】
次に、上記のように構成されたＤ／Ａ変換回路２１の作用を説明する。
［１０進数換算値"０"のケース（Ｄ０=Ｌｏ,Ｄ１=Ｌｏ,Ｄ２=Ｌｏ）］
単位電流Ｉ(t) の４倍の値を持つ制御電流Ｉａと、単位電流Ｉ(t) の４倍の値を持つ制御電流Ｉｇを受けて、第１分圧回路３１のノードＮ１３の電位は、第２分圧回路５１の第１基準電源ＶRPから８本目と９本目の接点電圧と同電圧値に、第１分圧回路３１のノードＮ１４の電位は、第２分圧回路５１の第１基準電源ＶRPから２４本目と２５本目の接点電圧と同電圧値になる。
【００９２】
従って、第１分圧回路３１のノードＮ１３からノードＮ１４までの抵抗素子間接点１７個所の電圧は、第２分圧回路５１の第１基準電源ＶRPから８本目と９本目の接点から、第１基準電源ＶRPから２４本目と２５本目の接点までの抵抗素子間接点１７個所の電圧と各々一致する。
【００９３】
Ｌレベルのデジタル信号Ｄ２に応答してスイッチ回路８２がオンし、出力信号Ｖout0、即ちノードＮ１１の電位（第２分圧回路５１の第１基準電源ＶRPから２０本目と２１本目の接点の電位）を持つアナログ信号Ａｏｕｔが出力される。このアナログ信号Ａｏｕｔの電圧値は、
Ａｏｕｔ=(VRP-VRN)×(12/32)＋VRN
となる。
【００９４】
［１０進数換算値"１"のケース（Ｄ０=Ｌｏ,Ｄ１=Ｌｏ,Ｄ２=Ｌｏ）］
単位電流Ｉ(t) の４倍の値を持つ制御電流Ｉａと、単位電流Ｉ(t) の４倍の値を持つ制御電流Ｉｇを受けて、第１分圧回路３１のノードＮ１３の電位は、第２分圧回路５１の第１基準電源ＶRPから７本目と８本目の接点電圧と同電圧値に、第１分圧回路３１のノードＮ１４の電位は、第２分圧回路５１の第１基準電源ＶRPから２３本目と２４本目の接点電圧と同電圧値になる。
【００９５】
従って、第１分圧回路３１のノードＮ１３からノードＮ１４までの抵抗素子間接点１７個所の電圧は、第２分圧回路５１の第１基準電源ＶRPから７本目と８本目の接点から、第１基準電源ＶRPから２３本目と２４本目の接点までの抵抗素子間接点１７個所の電圧と各々一致する。
【００９６】
Ｌレベルのデジタル信号Ｄ２に応答してスイッチ回路８２がオンし、出力信号Ｖout0、即ちノードＮ１１の電位（第２分圧回路５１の第１基準電源ＶRPから１９本目と２０本目の接点の電位）を持つアナログ信号Ａｏｕｔが出力される。このアナログ信号Ａｏｕｔの電圧値は、
Ａｏｕｔ=(VRP-VRN)×(13/32)＋VRN
となる。
【００９７】
［１０進数換算値"２"のケース（Ｄ０=Ｌｏ,Ｄ１=Ｌｏ,Ｄ２=Ｌｏ）］
単位電流Ｉ(t) の４倍の値を持つ制御電流Ｉａと、単位電流Ｉ(t) の４倍の値を持つ制御電流Ｉｇを受けて、第１分圧回路３１のノードＮ１３の電位は、第２分圧回路５１の第１基準電源ＶRPから６本目と７本目の接点電圧と同電圧値に、第１分圧回路３１のノードＮ１４の電位は、第２分圧回路５１の第１基準電源ＶRPから２２本目と２３本目の接点電圧と同電圧値になる。
【００９８】
従って、第１分圧回路３１のノードＮ１３からノードＮ１４までの抵抗素子間接点１７個所の電圧は、第２分圧回路５１の第１基準電源ＶRPから６本目と７本目の接点から、第１基準電源ＶRPから２２本目と２３本目の接点までの抵抗素子間接点１７個所の電圧と各々一致する。
【００９９】
Ｌレベルのデジタル信号Ｄ２に応答してスイッチ回路８２がオンし、出力信号Ｖout0、即ちノードＮ１１の電位（第２分圧回路５１の第１基準電源ＶRPから１８本目と１９本目の接点の電位）を持つアナログ信号Ａｏｕｔが出力される。このアナログ信号Ａｏｕｔの電圧値は、
Ａｏｕｔ=(VRP-VRN)×(14/32)＋VRN
となる。
【０１００】
［１０進数換算値"３"のケース（Ｄ０=Ｌｏ,Ｄ１=Ｌｏ,Ｄ２=Ｌｏ）］
単位電流Ｉ(t) の１倍の値を持つ制御電流Ｉａと、単位電流Ｉ(t) の７倍の値を持つ制御電流Ｉｇを受けて、第１分圧回路３１のノードＮ１３の電位は、第２分圧回路５１の第１基準電源ＶRPから５本目と６本目の接点電圧と同電圧値に、第１分圧回路３１のノードＮ１４の電位は、第２分圧回路５１の第１基準電源ＶRPから２０本目と２１本目の接点電圧と同電圧値になる。
【０１０１】
従って、第１分圧回路３１のノードＮ１３からノードＮ１４までの抵抗素子間接点１７個所の電圧は、第２分圧回路５１の第１基準電源ＶRPから５本目と６本目の接点から、第１基準電源ＶRPから２０本目と２１本目の接点までの抵抗素子間接点１７個所の電圧と各々一致する。
【０１０２】
Ｌレベルのデジタル信号Ｄ２に応答してスイッチ回路８２がオンし、出力信号Ｖout0、即ちノードＮ１１の電位（第２分圧回路５１の第１基準電源ＶRPから１７本目と１８本目の接点の電位）を持つアナログ信号Ａｏｕｔが出力される。このアナログ信号Ａｏｕｔの電圧値は、
Ａｏｕｔ=(VRP-VRN)×(15/32)＋VRN
となる。
【０１０３】
［１０進数換算値"４"のケース（Ｄ０=Ｌｏ,Ｄ１=Ｌｏ,Ｄ２=Ｌｏ）］
このケースは、１０進数換算値が"０" のケースと同様な電位設定を行う。そして、Ｈレベルのデジタル信号Ｄ２に応答してスイッチ回路８１がオンし、出力信号Ｖout1、即ちノードＮ１２の電位（第２分圧回路５１の第１基準電源ＶRPから１６本目と１７本目の接点の電位）を持つアナログ信号Ａｏｕｔが出力される。このアナログ信号Ａｏｕｔのの電圧値は、
Ａｏｕｔ=(VRP-VRN)×(16/32)＋VRN
となる。
【０１０４】
［１０進数換算値"５"のケース（Ｄ０=Ｌｏ,Ｄ１=Ｌｏ,Ｄ２=Ｌｏ）］
このケースは、１０進数換算値が"１" のケースと同様な電位設定を行う。そして、Ｈレベルのデジタル信号Ｄ２に応答してスイッチ回路８１がオンし、出力信号Ｖout1、即ちノードＮ１２の電位（第２分圧回路５１の第１基準電源ＶRPから１５本目と１６本目の接点の電位）を持つアナログ信号Ａｏｕｔが出力される。このアナログ信号Ａｏｕｔのの電圧値は、
Ａｏｕｔ=(VRP-VRN)×(17/32)＋VRN
となる。
【０１０５】
［１０進数換算値"６"のケース（Ｄ０=Ｌｏ,Ｄ１=Ｌｏ,Ｄ２=Ｌｏ）］
このケースは、１０進数換算値が"２" のケースと同様な電位設定を行う。そして、Ｈレベルのデジタル信号Ｄ２に応答してスイッチ回路８１がオンし、出力信号Ｖout1、即ちノードＮ１２の電位（第２分圧回路５１の第１基準電源ＶRPから１４本目と１５本目の接点の電位）を持つアナログ信号Ａｏｕｔが出力される。このアナログ信号Ａｏｕｔのの電圧値は、
Ａｏｕｔ=(VRP-VRN)×(18/32)＋VRN
となる。
【０１０６】
［１０進数換算値"７"のケース（Ｄ０=Ｌｏ,Ｄ１=Ｌｏ,Ｄ２=Ｌｏ）］
このケースは、１０進数換算値が"３" のケースと同様な電位設定を行う。そして、Ｈレベルのデジタル信号Ｄ２に応答してスイッチ回路８１がオンし、出力信号Ｖout1、即ちノードＮ１２の電位（第２分圧回路５１の第１基準電源ＶRPから１３本目と１４本目の接点の電位）を持つアナログ信号Ａｏｕｔが出力される。このアナログ信号Ａｏｕｔのの電圧値は、
Ａｏｕｔ=(VRP-VRN)×(19/32)＋VRN
となる。
【０１０７】
次に、第１電流補正回路３６による第１端子Ｔ１に供給される第１基準電源ＶRPに対する電流変動補正動作を説明する。
上記のように、第１基準電源ＶRPが供給される第１端子Ｔ１から第１分圧回路３１への流入電流は、制御電流Ｉａによって変動する。これを相殺するために、第１電流補正回路３６により、第１端子Ｔ１から補正電流Ｉｅを流す。
【０１０８】
［１０進数換算値"０"又は"４"のケース（Ｄ０＝Ｌｏ，Ｄ１＝Ｌｏ）］
この場合、単位電流Ｉ(t) の４倍の値を持つ制御電流ＩａがノードＮ１３から引き抜かれる。従って、第１電流補正回路３６は、単位電流Ｉ(t) の０倍の値を持つ補正電流Ｉｅを流す。
【０１０９】
［１０進数換算値"１"又は"５"のケース（Ｄ０＝Ｈｉ，Ｄ１＝Ｌｏ）］
この場合、単位電流Ｉ(t) の３倍の値を持つ制御電流ＩａがノードＮ１３から引き抜かれる。従って、第１電流補正回路３６は、単位電流Ｉ(t) の１倍の値を持つ補正電流Ｉｅを流す。
【０１１０】
［１０進数換算値"２"又は"６"のケース（Ｄ０＝Ｌｏ，Ｄ１＝Ｈｉ）］
この場合、単位電流Ｉ(t) の２倍の値を持つ制御電流ＩａがノードＮ１３から引き抜かれる。従って、第１電流補正回路３６は、単位電流Ｉ(t) の２倍の値を持つ補正電流Ｉｅを流す。
【０１１１】
［１０進数換算値"３"又は"７"のケース（Ｄ０＝Ｈｉ，Ｄ１＝Ｈｉ）］
この場合、単位電流Ｉ(t) の１倍の値を持つ制御電流ＩａがノードＮ１３から引き抜かれる。従って、第１電流補正回路３６は、単位電流Ｉ(t) の３倍の値を持つ補正電流Ｉｅを流す。
【０１１２】
以上のように、第１電流補正回路３６は、制御電流Ｉａの絶対値と補正電流Ｉｅの絶対値の和を常に一定値（＝単位電流Ｉ(t) の４倍の値）に保つように補正電流Ｉｅの値を制御する。これにより、第１端子Ｔ１の電位変動が抑えられ、出力信号Ｖout0，Ｖout1の電圧精度、即ちアナログ信号Ａｏｕｔの変換精度が高くなる。
【０１１３】
次に、第２電流補正回路３７による第２端子Ｔ２に供給される第２基準電源ＶRNに対する電流変動補正動作を説明する。
上記のように第１分圧回路３１から第２基準電源ＶRNが供給される第２端子Ｔ２への流出電流は、制御電流Ｉｇ（制御電流Ｉｂと設定電流Ｉｄの合成電流）によって変動する。これを相殺する（絶対値の和を一定値に保つ）ために、第２電流補正回路３７から、第２端子Ｔ２へ補正電流Ｉｆを流し込む。
【０１１４】
［１０進数換算値"０"又は"４"のケース（Ｄ０＝Ｌｏ，Ｄ１＝Ｌｏ）］
この場合、単位電流Ｉ(t) の４倍の値を持つ制御電流ＩｇがノードＮ１４に供給される。従って、第２電流補正回路３７は、単位電流Ｉ(t) の３倍の値を持つ補正電流Ｉｆを流す。
【０１１５】
［１０進数換算値"１"又は"５"のケース（Ｄ０＝Ｈｉ，Ｄ１＝Ｌｏ）］
この場合、単位電流Ｉ(t) の５倍の値を持つ制御電流ＩｇがノードＮ１４に供給される。従って、第２電流補正回路３７は、単位電流Ｉ(t) の２倍の値を持つ補正電流Ｉｆを流す。
【０１１６】
［１０進数換算値"２"又は"６"のケース（Ｄ０＝Ｌｏ，Ｄ１＝Ｈｉ）］
この場合、単位電流Ｉ(t) の６倍の値を持つ制御電流ＩｇがノードＮ１４に供給される。従って、第２電流補正回路３７は、単位電流Ｉ(t) の１倍の値を持つ補正電流Ｉｆを流す。
【０１１７】
［１０進数換算値"３"又は"７"のケース（Ｄ０＝Ｈｉ，Ｄ１＝Ｈｉ）］
この場合、単位電流Ｉ(t) の７倍の値を持つ制御電流ＩｇがノードＮ１４に供給される。従って、第２電流補正回路３７は、３倍の単位電流Ｉ(t) の０倍の値を持つ補正電流Ｉｆを流す。
【０１１８】
以上のように、第２電流補正回路３７は、制御電流Ｉｇの絶対値と補正電流Ｉｆの絶対値の和を常に一定値（＝単位電流Ｉ(t) の７倍の値）に保つように補正電流Ｉｆの値を制御する。これにより、第２端子Ｔ２の電位変動が抑えられ、出力信号Ｖout0，Ｖout1の電圧精度、即ちアナログ信号Ａｏｕｔの変換精度が高くなる。
【０１１９】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）第１基準電源ＶRPが供給される第１端子Ｔ１に接続された第１抵抗Ｒ１１と、第２基準電源ＶRNが供給される第２端子Ｔ２に接続され第１抵抗Ｒ１１と同一インピーダンスを有する第６抵抗Ｒ１６と、両抵抗Ｒ１１，Ｒ１６間に直列接続された抵抗Ｒ１２〜Ｒ１５を含む。第１抵抗Ｒ１１と第２抵抗Ｒ１２との間のノードＮ１３から第１制御電流Ｉａを引き抜き、第５抵抗Ｒ１５と第６抵抗Ｒ１６間のノードＮ１４に第１制御電流Ｉａと相関値を持つ第２制御電流Ｉｂを供給する。そして、第１及び第２制御電流Ｉａ，Ｉｂを制御してノードＮ１３，Ｎ１４間の電位差を一定値に保ったまま、それらノードＮ１３，Ｎ１４の電位を変更し、第４抵抗Ｒ１４の両端の電位を持つ第１，第２出力信号Ｖout0，Ｖout1を出力するようにした。この様に、制御電流Ｉａ，Ｉｂの値を制御することで第１及び第２出力信号Ｖout0，Ｖout1の電圧を変更することができる。その結果、第１〜第６抵抗Ｒ１１〜Ｒ１６にスイッチ回路等の抵抗分の影響がなく、第１及び第２出力信号Ｖout0，Ｖout1の電圧精度を高くする事ができる。これによりＤ／Ａ変換回路２１は、精度の高いアナログ信号Ａｏｕｔを生成することができる。
【０１２０】
（２）第１電流補正回路３６（高電位端子電流補正回路）は、第１基準電源ＶRPが供給される第１端子Ｔ１から第２制御電流Ｉｂと同一値を有する第１補正電流Ｉｅを引き抜く。第２電流補正回路３７（停電異端視電流補正回路）は、第２基準電源ＶRNが供給される第２端子Ｔ２へ第１制御電流Ｉａと同一値を有する第２補正電流Ｉｆを供給する。これにより、第２制御電流Ｉｂにより第１及び第２基準電源ＶRP，ＶRNの電位が変動するのを防ぎ、精度の高い第１及び第２出力信号Ｖout0，Ｖout1を出力することができる。
【０１２１】
（３）電圧補正回路３５は、ノードＮ１４へ所定値の設定電流Ｉｄを供給する。これにより、ノードＮ１４と第２端子Ｔ２間の抵抗Ｒ１６の実効インピーダンスを変更し、第１端子Ｔ１と第２端子Ｔ２との間の分圧電圧を所定の電圧ステップに容易に初期設定することができる。
【０１２２】
尚、前記実施形態は、以下の態様に変更してもよい。
○ 制御電流発生回路３２に含まれ、定電流回路３４のカレントミラー回路５５を構成する入力側のトランジスタＴＮ１とカレントミラー接続されたトランジスタＴＮ２１〜ＴＮ２４を、デジタル信号Ｄ１，Ｄ０のビット位置に応じて重み付けして構成しても良い。
【０１２３】
【発明の効果】
以上詳述したように、請求項１，請求項４，請求項５に記載の発明によれば、出力信号の電圧を変更するために分圧回路に対して、余分なスイッチ回路等の抵抗分の影響なく、精度の高い出力信号を得ることが可能な電圧発生回路を提供することができる。
【０１２４】
請求項２及び請求項３に記載の発明によれば、出力信号の電圧を変更するために分圧回路に対して、余分なスイッチ回路等の抵抗分の影響なく、精度の高いアナログ信号を得ることが可能なＤ／Ａ変換回路を提供することができる。
【０１２５】
以上の説明に関して以下の項を開示する。
（１）第１乃至第３インピーダンス素子は、所定の抵抗値を有する単位抵抗素子を複数接続して構成される、ことを特徴とする請求項１乃至３のうちの何れか１項に記載の電圧発生回路。
（２）前記第３インピーダンス素子は、前記第１インピーダンス素子と同一インピーダンスを有する複数の副インピーダンス素子を直列接続して構成され、前記複数の副インピーダンス素子間のノードから前記出力信号を出力する、ことを特徴とする請求項１乃至３及び上記（１）のうちの何れか１項に記載の電圧発生回路。
（３）単位電流を発生する定電流回路を備え、前記第１電流源と前記第２電流源は、前記単位電流に基づいて前記第１制御電流と前記第２制御電流をそれぞれ変更する、ことを特徴とする請求項１乃至３及び上記（１）（２）のうちの何れか１項に記載の電圧発生回路。
（４）前記単位電流は、前記出力信号の電圧可変ステップに対応して設定される、ことを特徴とする上記（３）に記載の電圧発生回路。
（５）前記定電流回路は、前記第１基準電源と前記第２基準電源との差電圧を分圧して第１分圧電圧を生成する第２分圧回路と、前記第１基準電源と前記第２基準電源がそれぞれ供給される同一インピーダンスを有する第１及び第２インピーダンス素子と、前記第１インピーダンス素子と前記第２インピーダンス素子間に接続された第３インピーダンス素子を含む第３分圧回路と、を備え、前記第３インピーダンス素子は、前記第１分圧電圧と所定の電位差を有する第２分圧電圧を生成するための複数の副インピーダンス素子を含み、前記第１分圧電圧と前記第２分圧電圧が一致するように出力電流を出力する差動回路と、前記出力電流を受け、前記第１インピーダンス素子と前記第３インピーダンス素子間のノードと、前記第２インピーダンス素子と前記第３インピーダンス素子間のノードから前記出力電流と同一値を有する単位電流をそれぞれ流すカレントミラー回路と、を備えた、ことを特徴とする上記（３）又は（４）に記載の電圧発生回路。
（６）前記第１電流源と前記第２電流源は、デジタル信号に応答して前記単位電流のステップで変化させた前記第１制御電流を発生すると共に、該第１制御電流と相関値を持つ第３制御電流を発生する制御電流発生回路と、前記第３制御電流の方向を反転した前記第２制御電流を生成する制御電流反転回路と、から構成された、ことを特徴とする請求項１乃至３及び上記（１）乃至（５）のうちの何れか１項に記載の電圧発生回路。
（７）前記制御電流発生回路は、前記単位電流と同一値の電流を流すトランジスタを複数ビットのデジタル信号に対応した数だけ設け、前記複数のトランジスタのうち、複数ビットのデジタル信号に対応するトランジスタが流す電流に基づいて前記第１制御電流を発生させると共に、他のトランジスタが流す電流に基づいて前記第３制御電流を発生させる、ことを特徴とする上記（６）に記載の電圧発生回路。
（８）前記複数のトランジスタのうちの１つは、前記第１制御電流を発生させるために常時用いられる、ことを特徴とする上記（７）に記載の電圧発生回路。
（９）前記制御電流反転回路は、前記第３制御電流を受け、反対方向に流れる前記第２制御電流を発生するカレントミラー回路である、ことを特徴とする上記（６）に記載の電圧発生回路。
（１０）前記第１分圧回路を構成する単位抵抗素子は、前記第１基準電源と前記第２基準電源間の分割数よりも少なく設けられ、前記第１及び第２ノードの少なくとも一方に所定値の設定電流を供給する電圧補正回路を備え、前記第１基準電源と前記第２基準電源間の合成インピーダンスが前記分割数に対応するように前記定電流を供給するノードと前記基準電源間の実効インピーダンスを補正する、ことを特徴とする上記（１）に記載の電圧発生回路。
（１１）前記第１端子に接続され、該端子から前記第２制御電流と同一値を有する第１補正電流を引く抜く第１電流補正回路を備えた、ことを特徴とする請求項１乃至３及び上記（１）乃至（１０）のうちの何れか１項に記載の電圧発生回路。
（１２）前記第２端子に接続され、該端子へ前記第１制御電流と同一値を有する第２補正電流を供給する第２電流補正回路を備えた、ことを特徴とする請求項１乃至３及び上記（１）乃至（１１）のうちの何れか１項に記載の電圧発生回路。
【図面の簡単な説明】
【図１】 一実施形態のＤ／Ａ変換回路のブロック回路図である。
【図２】 電圧発生回路のブロック回路図である。
【図３】 電圧発生回路の原理説明図である。
【図４】 分圧回路及び定電流回路の回路図である。
【図５】 電圧補正回路、第１，第２電流補正回路の回路図である。
【図６】 制御電流発生回路、制御電流反転回路、及び出力電圧選択回路の回路図である。
【図７】 従来のＤ／Ａ変換回路の回路図である。
【符号の説明】
３１ 第１分圧回路
３２ 第１電流源及び第２電流源としての制御電流発生回路
３３ 第２電流源としての制御電流反転回路
３４ 定電流回路
３５ 電圧補正回路
３６ 第１電流補正回路
３７ 第２電流補正回路
４１ 第１電流源
４２ 第２電流源
Ｒ１１，Ｒ２１ 第１インピーダンス素子
Ｒ１６，Ｒ２３ 第２インピーダンス素子
Ｒ１２〜Ｒ１５，Ｒ２２ 第３インピーダンス素子
Ｒａ，Ｒｂ，Ｒｃ 単位抵抗
Ａｏｕｔ アナログ信号
Ｄ２〜Ｄ０ デジタル信号
Ｉａ，Ｉｂ 制御電流
Ｉｄ 設定電流
Ｉｅ 第１補正電流
Ｉｆ 第２補正電流
ＶRP 第１基準電源
ＶRN 第２基準電源
Ｖout0 第１出力信号
Ｖout1 第２出力信号
【発明の属する技術分野】
本発明は高電位電源と低電位電源の電位差を分圧して分圧電圧を生成する電圧発生回路に関し、詳しくは、Ｄ／Ａ変換回路に組み込まれる電圧発生回路に関する。
【０００２】
近年の半導体装置には、デジタルーアナログ変換回路（Ｄ／Ａ変換回路）や電流発生回路等の様々な回路が１つのチップ上に搭載されるようになってきている。そして、それぞれの回路において特性の向上が要求されている。例えば、Ｄ／Ａ変換回路は、デジタル回路とアナログ回路との間のインタフェース回路として搭載され、出力するアナログ信号の直線性の精度向上が要求されている。
【０００３】
【従来の技術】
図７は、半導体装置に搭載された抵抗ストリング方式のデジタルーアナログ変換回路（Ｄ／Ａ変換回路）１１の回路図である。
【０００４】
Ｄ／Ａ変換回路１１は、高電位電源ＶDDと低電位電源ＶSSとの間の電位差を均等に１６分割し、デジタル信号Ｄ２，Ｄ１，Ｄ０に対応する電位（（ＶDD−ＶSS)×（ｎ／１６）＋ＶSS）を有するアナログ信号Ａｏｕｔを生成する。Ｄ／Ａ変換回路１１は、３ビットデジタル信号Ｄ２〜Ｄ０に対応する数の抵抗Ｒ１〜Ｒ８を有する分圧回路１２、スイッチＳＷ１〜ＳＷ６、インバータ回路１３〜１５を含む。抵抗Ｒ１〜Ｒ８は、高電位電源ＶDDと低電位電源ＶSSとの間に直列に接続されている。各抵抗Ｒ１〜Ｒ８の抵抗値は、デジタル信号Ｄ２〜Ｄ０のビット数（＝３）に応じて重み付けされている。
【０００５】
抵抗Ｒ１が基準抵抗値「１」を有している場合、抵抗Ｒ２，Ｒ７は抵抗値「１」、抵抗Ｒ３，Ｒ６は抵抗値「２」に、抵抗Ｒ４，Ｒ５，Ｒ８は抵抗値「４」を有するように設定されている。尚、各抵抗Ｒ１〜Ｒ８の抵抗値は、同一抵抗値を有する抵抗素子を所定数並列接続することにより重み付けされている。即ち、抵抗Ｒ４，Ｒ５，Ｒ８を１つの抵抗素子にて構成され、それらと同一抵抗値を有する４つの抵抗素子を並列接続して抵抗Ｒ１，Ｒ２，Ｒ７を、２つの抵抗素子を並列接続して抵抗Ｒ３，Ｒ６を構成している。
【０００６】
高電位電源ＶDD側の抵抗Ｒ２，Ｒ３にはスイッチＳＷ３，ＳＷ４がそれぞれ並列に接続され、低電位電源ＶSS側の抵抗Ｒ６，Ｒ７にはスイッチＳＷ５，ＳＷ６がそれぞれ並列に接続されている。スイッチＳＷ３，ＳＷ４はＰチャネルＭＯＳトランジスタにて構成され、スイッチＳＷ５，ＳＷ６はＮチャネルＭＯＳトランジスタにて構成される。スイッチＳＷ３，ＳＷ６のゲートには、デジタル信号Ｄ０をインバータ回路１５にて反転した信号が供給され、スイッチＳＷ４，ＳＷ５のゲートには、デジタル信号Ｄ１をインバータ回路１４にて反転した信号が供給される。これにより、Ｄ／Ａ変換回路１１は、下位２ビットデジタル信号Ｄ１，Ｄ０に従ってスイッチＳＷ３〜ＳＷ６をオン又はオフするように制御する。
【０００７】
例えば、下位２ビットデジタル信号「００」に従ってＤ／Ａ変換回路１１は、スイッチＳＷ３，ＳＷ４をオフする（スイッチＳＷ５，ＳＷ６をオン）。これにより、ノードＮ２と低電位電源ＶSSとの間の抵抗値は、「４」に設定される（高電位電源ＶDDとノードＮ１の間の抵抗値は「８」に設定される）。Ｄ／Ａ変換回路１１は、更に下位２ビットデジタル信号「０１」に従ってスイッチＳＷ４，ＳＷ６をオフにする（スイッチＳＷ３，ＳＷ５をオン）。これにより、ノードＮ２と低電位電源ＶSSとの間の抵抗値は、「５」に設定される（高電位電源ＶDDとノードＮ１との間の抵抗値は「７」に設定される）。
【０００８】
ノードＮ１とノードＮ２との間の抵抗値は、常に「４」（Ｒ５の抵抗値）である。従って、Ｄ／Ａ変換回路１１は、スイッチＳＷ３〜ＳＷ６を制御して高電位電源ＶDDと低電位電源ＶSSとの間の抵抗値を常に一定の値「１６」に保持する。Ｄ／Ａ変換回路１１は、更に下位２ビットデジタル信号Ｄ１，Ｄ０に従って高電位電源ＶDDとノードＮ１間との間の抵抗値及びノードＮ２と低電位電源ＶSSとの間の抵抗値を１ずつ変更する。
【０００９】
ノードＮ１及びＮ２の電位は、高電位電源ＶDDと低電位電源ＶSS間の電位差と、高電位電源ＶDDとノードＮ１との間の抵抗値，ノードＮ１，Ｎ２間の抵抗値，ノードＮ２と低電位電源ＶSSとの間の抵抗値によって決定される。従って、Ｄ／Ａ変換回路１１は、下位２ビットデジタル信号Ｄ１，Ｄ０に従ってノードＮ１及びＮ２の電位を高電位電源ＶDDと低電位電源ＶSS間の電位差の１／１６のステップで変更する。
【００１０】
Ｄ／Ａ変換回路１１は、上位ビットデジタル信号２に従ってスイッチＳＷ１，ＳＷ２のうちの１つをオンする。そのオンされたスイッチを介して１つの生成された分圧電圧を持つアナログ信号Ａｏｕｔが出力される。
【００１１】
【発明が解決しようとする課題】
しかしながら、各スイッチＳＷ３〜ＳＷ６がオンしたときの抵抗値は０オーム（Ω）ではない。従って、抵抗Ｒ２，Ｒ３，Ｒ６，Ｒ７にスイッチＳＷ１ａ〜ＳＷ３ｂのオン抵抗がそれぞれ並列に接続される。そして、各スイッチＳＷ３〜ＳＷ６は、平行に接続された抵抗Ｒ２，Ｒ３，Ｒ６，Ｒ７との間を導電性の素材による配線で接続され、その配線の抵抗成分が各抵抗の抵抗値に加わる。この結果、ノードＮ１と高電位電源ＶDDとの間の抵抗値、ノードＮ２と低電位電源ＶSSとの間の抵抗値のそれぞれに誤差が生じ、ノードＮ１とノードＮ２との間の電位が変化する。この変化によって、高電位電源ＶDDと低電位電源ＶSSの間の電位差が均等に１６分割された分圧電圧が得られなくなる。このことは、デジタル信号Ｄ２〜Ｄ０からアナログ信号Ａｏｕｔへの変換精度の低下を招く。
【００１２】
本発明は上記問題点を解決するためになされたものであって、その目的は精度の良い出力を得ることができる電圧発生回路及びＤ／Ａ変換回路を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、高電位の第１電源と低電位の第２電源が供給され、前記第１電源と前記第２電源間を分割した電位を有する出力信号を発生する電圧発生回路であって、前記第１電源が供給される第１端子に接続された第１インピーダンス素子と、前記第１インピーダンス素子と同一インピーダンスを有し前記第２電源が供給される第２端子に接続された第２インピーダンス素子と、前記第１インピーダンス素子と前記第２インピーダンス素子との間に接続された所定のインピーダンスを有する第３インピーダンス素子と、前記第１インピーダンス素子と前記第３インピーダンス素子間の第１ノードに接続され、該第１ノードに第１制御電流を供給する第１電流源と、前記第２インピーダンス素子と前記第３インピーダンス素子間の第２ノードに接続され、該第２ノードに第２制御電流を供給する第２電流源と、を備え、前記第１電流源と前記第２電流源は、前記第１制御電流と前記第２制御電流とを流す方向が互いに逆であり、前記第１制御電流と前記第２制御電流の絶対値の合計が一定値となるように前記両制御電流を制御し、前記第１ノードの電位と前記第２ノードの電位を前記第１制御電流と前記第２制御電流の値に対応する電位に変更するものである。このように、制御電流により出力信号の電位を変更することで任意の電位を有する出力信号を発生し、分圧回路はインピーダンス素子にスイッチ回路等の余分な抵抗分を含まないため、それによる分圧精度の低下が抑えられる。
【００１４】
請求項２に記載の発明は、複数ビットのデジタル信号に基づいて複数の出力電圧を発生する電圧発生回路と、該複数の出力電圧のうちの１つを選択して生成したアナログ信号を出力する選択回路とを備えたＤ／Ａ変換回路であって、前記電圧発生回路は、第１電源が供給される第１端子に接続された第１インピーダンス素子と、前記第１インピーダンス素子と同一のインピーダンスを有し第２電源が供給される第２端子に接続された第２インピーダンス素子と、前記第１インピーダンス素子と前記第２インピーダンス素子との間に接続された所定のインピーダンスを有する第３インピーダンス素子と、前記第１インピーダンス素子と前記第３インピーダンス素子との間の第１ノードに接続され、該第１ノードに第１制御電流を供給する第１電流源と、前記第２インピーダンス素子と前記第３インピーダンス素子との間の第２ノードに接続され、該第２ノードに第２制御電流を供給する第２電流源と、を備え、前記第１電流源と前記第２電流源は、前記第１制御電流と前記第２制御電流とを流す方向が互いに逆であり、前記第１制御電流と前記第２制御電流の絶対値の合計が一定値となるように前記両制御電流を制御するものである。このように、制御電流により出力信号の電位を変更することで任意の電位を有するアナログ信号を生成し、分圧回路はインピーダンス素子に並列に接続されるスイッチ回路を含まないため、それによる分圧精度の低下を抑え、精度の高いアナログ信号を出力する。
【００１５】
請求項３に記載の発明は、前記電圧発生回路は、前記デジタル信号の下位ビットのビット数に対応する複数の電圧を出力し、前記選択回路は、前記デジタル信号の上位ビットに基づいて前記複数の出力電圧から１つの電圧を選択する。
請求項４に記載の発明は、前記第１電源に接続された第１インピーダンス素子と、前記第１インピーダンス素子と同一インピーダンスを有し前記第２電源に接続された第２インピーダンス素子と、前記第１インピーダンス素子と前記第２インピーダンス素子との間に接続された所定のインピーダンスを有する第３インピーダンス素子と、前記第１インピーダンス素子と前記第３インピーダンス素子との間の第１ノードから第１制御電流を引き込む第１電流源と、前記第２インピーダンス素子と前記第３インピーダンス素子との間の第２ノードに前記第１制御電流と相関する第２制御電流を供給する第２電流源と、を備え、前記第１電流源と前記第２電流源は、前記第１制御電流と前記第２制御電流の絶対値の合計が一定値となるように前記両制御電流を制御し、前記第１ノードの電位と前記第２ノードの電位を前記第１制御電流と前記第２制御電流の値に対応する電位に変更する。
請求項５に記載の発明は、前記第１ノードと前記第２ノードと前記第３インピーダンスとの何れかに接続される少なくとも２つの出力端子を備えた。
【００１６】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図１〜図６に従って説明する。
図１は、一実施形態のＤ／Ａ変換回路のブロック回路図である。
【００１７】
Ｄ／Ａ変換回路２１は、複数ビット（本実施形態では３ビット）のデジタル信号Ｄ２〜Ｄ０に対応する電位を有するアナログ信号Ａｏｕｔを生成する。Ｄ／Ａ変換回路２１は、電圧発生回路２２、出力電圧選択回路２３を備える。
【００１８】
電圧発生回路２２は、抵抗ストリングを有し、上位ビット数に対応して生成した複数（本実施形態では２つ）の出力信号Ｖout0，Ｖout1を選択回路２３に出力する。電圧発生回路２２は、下位２ビットのデジタル信号Ｄ１，Ｄ０に応答し、出力信号Ｖout0，Ｖout1の電位差を一定に保持し、且つ両信号Ｖout0，Ｖout1の電位を所定のステップで変更する。
【００１９】
選択回路２３は、上位ビットデジタル信号Ｄ２に応答して出力信号Ｖout0，Ｖout1の一方を選択し、その選択した信号の電位を有するアナログ信号Ａｏｕｔを出力する。２ビットのデジタル信号Ｄ１，Ｄ０の論理組み合わせのパターン数は「４」であり、電圧発生回路２２は、４パターンの電位を持つ出力信号Ｖout0，Ｖout1を出力する。従って、Ｄ／Ａ変換回路２１は、所定ステップ毎の８パターンの電位を持つアナログ信号Ａｏｕｔを出力する。
【００２０】
図２は、電圧発生回路２２のブロック回路図である。
電圧発生回路２２は、第１分圧回路３１、（出力電圧）制御電流発生回路３２、（出力電圧）制御電流反転回路３３、定電流回路３４、出力電圧補正回路３５、高電圧端子電流補正回路（第１電流補正回路）３６、低電圧端子電流補正回路（第２電流補正回路）３７を含む。
【００２１】
第１分圧回路３１は、高電位の第１基準電源ＶRPが供給される第１端子Ｔ１と低電位の第２基準電源ＶRNが供給される第２端子Ｔ２の間に直列接続された複数（本実施形態では６個）のインピーダンス素子としての抵抗Ｒ１１〜Ｒ１６を含む。第１端子Ｔ１に接続された第１抵抗Ｒ１１と、第２端子Ｔ２に接続された第６抵抗Ｒ１６は、実質的に同一のインピーダンスを有する。尚、本実施形態では、第１抵抗Ｒ１１と第６抵抗Ｒ１６間の第２〜第５抵抗Ｒ１２〜Ｒ１５は、第１及び第６抵抗Ｒ１１，Ｒ１６と実質的に同一のインピーダンスを有する。
【００２２】
従って、第１分圧回路３１は、各抵抗Ｒ１１〜Ｒ１６間のノードに第１基準電源ＶRPと第２基準電源ＶRN間の電位差を分圧した分圧電圧を発生する。そして、第３抵抗Ｒ１３と第４抵抗Ｒ１４間のノードＮ１１の電位を有する第１出力信号Ｖout0と、第４抵抗Ｒ１４と第５抵抗Ｒ１５間のノードＮ１２の電位を有する第２出力信号Ｖout1が図１の選択回路２３に供給される。
【００２３】
第１抵抗Ｒ１１と第２抵抗Ｒ１２間のノードＮ１３には第１及び第２電流源としての制御電流発生回路３２が接続され、第５抵抗Ｒ１５と第６抵抗Ｒ１６間のノードＮ１４には第２電流源としての制御電流反転回路３３が接続される。両回路３２，３３はノードＮ１３とノードＮ１４に対し、互いに相関のある電流値を有する制御電流Ｉａと制御電流Ｉｂをそれぞれ印加する。更に、両回路３２，３３は、制御電流Ｉａと制御電流Ｉｂを互いに逆方向に流す。
【００２４】
詳述すると、制御電流発生回路３２は、ノードＮ１３から第１制御電流Ｉａを引き込み、その第１制御電流Ｉａの値と相関関係にある値を持つ電流Ｉｃを制御電流反転回路３３から引き込むように動作する。更に、制御電流発生回路３２は、第１制御電流Ｉａの絶対値と電流Ｉｃのそれの合計値を常に一定値とするようにそれらの値を制御する。制御電流反転回路３３は、電流Ｉｃの方向を反転した電流Ｉｂを流す。即ち、制御電流反転回路３３は、第１制御電流Ｉａの値と相関関係にある値を持ち、且つ第１制御電流Ｉａと逆方向の第２制御電流ＩｂをノードＮ１４に供給する。尚、両回路３２，３３が流す第１制御電流Ｉａと第２制御電流Ｉｂの方向を上記と逆にしても良い、
制御電流発生回路３２が引き込む第１制御電流Ｉａは第１抵抗Ｒ１１のみに流れ、制御電流反転回路３３が供給する第２制御電流Ｉｂは第６抵抗Ｒ１６のみに流れる。従って、制御電流発生回路３２及び制御電流反転回路３３は、第１制御電流Ｉａと第２制御電流Ｉｂの値を制御することで、第１抵抗Ｒ１１と第６抵抗Ｒ１６の実効的なインピーダンス値をそれぞれ制御する。
【００２５】
更に、制御電流発生回路３２は、両制御電流Ｉａ，Ｉｂの絶対値の合計を一定に保つ。従って、第１端子Ｔ１と第２端子Ｔ２間に流れる電流値は、各制御電流Ｉａ，Ｉｂの値が変更されても一定となる。即ち、これらにより、制御電流発生回路３２及び制御電流反転回路３３は、ノードＮ１３とノードＮ１４の電位、即ちノードＮ１１とノードＮ１２との間の電位差を一定に保ちつつ、それらの電位を制御する。
【００２６】
制御電流発生回路３２と制御電流反転回路３３は定電流回路３４に接続されている。定電流回路３４は、出力信号Ｖout0，Ｖout1の電位を変更するステップに対応する値を持つ単位電流を発生させる機能を有する。単位電流の値は、出力信号Ｖout0，Ｖout1を変更するステップに応じて設定される。
【００２７】
即ち、電圧発生回路２２は、ノードＮ１１とノードＮ１２間の電位差を下位ビットデジタル信号Ｄ１，Ｄ０のパターン数「４」に等分割した値を１つのステップ（変化量）としている。従って、ノードＮ１１とノードＮ１２間のインピーダンス（抵抗値）をパターン数「４」で等分割した値（抵抗値）を持つ抵抗（単位抵抗）の両端の電位差を１ステップ分の変化量とする電流量を単位電流の値に設定する。制御電流Ｉａ，Ｉｂを単位電流毎に増減することで、両ノードＮ１３，Ｎ１４の電位、即ち両出力信号Ｖout0，Ｖout1の電位をステップ毎に変更することができる。
【００２８】
従って、制御電流発生回路３２及び制御電流反転回路３３は、制御電流Ｉａ，Ｉｂの値を、デジタル信号Ｄ１，Ｄ０に基づいて、単位電流の整数倍の値だけ変更する。詳述すると、制御電流発生回路３２は、単位電流の整数倍の値ΔＩだけ減少させた値を持つ第１制御電流ＩａをノードＮ１３から引き込み、制御電流反転回路３３は、値ΔＩ増加した値を持つ第２制御電流ＩｂをノードＮ１４に供給する。
【００２９】
出力電圧補正回路３５は、常に初期値を持つ設定電流ＩｄをノードＮ１４に供給する。この設定電流Ｉｄは、第６抵抗Ｒ１６のみに流れ、その実効的なインピーダンスを変更する。これにより、第１端子Ｔ１と第２端子Ｔ２との間の実効的なインピーダンスを所定値に設定する。本実施形態では、第１端子Ｔ１と第２端子Ｔ２との間の実効的なインピーダンスを単位抵抗の３６倍の値に設定している。これにより、電圧発生回路２２は、第１基準電源ＶRPと第２基準電源ＶRN間の電位差を３６分割したステップ毎の値を持つ出力信号Ｖout0，Ｖout1を出力する。尚、第１端子Ｔ１と第２端子Ｔ２との間の実効インピーダンスを適宜変更してもよい。
【００３０】
第１電流補正回路３６と第２電流補正回路３７は第１端子Ｔ１と第２端子Ｔ２にそれぞれ接続されている。第１電流補正回路３６と第２電流補正回路３７は、制御電流Ｉａ，Ｉｂの値に対応する値を持つ補正電流Ｉｅ，Ｉｆを第１端子Ｔ１と第２端子Ｔ２に供給する。これにより、第１電流補正回路３６と第２電流補正回路３７は、制御電流発生回路３２と制御電流反転回路３３が流す制御電流Ｉａ，Ｉｂにより第１基準電源ＶRPと第２基準電源ＶRNが変動するのを防ぐ。
【００３１】
詳述すると、第１電流補正回路３６は、制御電流反転回路３３がノードＮ１４に供給する第２制御電流Ｉｂの値と同一値を持つ第１補正電流Ｉｅを第１端子Ｔ１から引き込む。第２制御電流Ｉｂの値は、第１制御電流Ｉａのそれと相関がある。従って、第１電流補正回路３６は、第１制御電流Ｉａの値と相関値を持つ第１補正電流Ｉｅを第１端子Ｔ１から引き抜く、ということもできる。これにより、第１端子Ｔ１と第２端子Ｔ２との間の電流量を一定に保ち、第１端子Ｔ１と第２端子Ｔ２の電位を安定させる。
【００３２】
第２電流補正回路３７は、制御電流発生回路３２がノードＮ１３から引き抜く第１制御電流Ｉａの値と同一値を持つ第２補正電流Ｉｆを第２端子Ｔ２に供給する。同様に、第２電流補正回路３７は、第２制御電流Ｉｂの値と相関値を持つ第２補正電流Ｉｆを第２端子Ｔ２に供給する、ということもできる。これにより、第１端子Ｔ１と第２端子Ｔ２との間の電流量を一定に保ち、第１端子Ｔ１と第２端子Ｔ２の電位を安定させる。
【００３３】
次に、電圧発生回路２２の動作原理を説明する。
図３は、図２の電圧発生回路２２を簡略化したブロック回路図であり、この回路により電圧発生回路の動作原理が容易に説明される。
【００３４】
図３の電圧発生回路は、抵抗Ｒ２１，Ｒ２２，Ｒ２３と第１及び第２電流源４１，４２を含む。
抵抗Ｒ２１〜Ｒ２３は、高電位の第１基準電源ＶRPが供給される第１端子Ｔ１と、低電位の第２基準電源ＶRNが供給される第２端子Ｔ２の間に直列接続され、分圧回路４３を構成する。
【００３５】
第１端子Ｔ１に接続された第１抵抗Ｒ２１と、第２端子Ｔ２に接続された第３抵抗Ｒ２３は、実質的に同一のインピーダンスを有し、尚、本説明では、第２抵抗Ｒ２２は抵抗Ｒ２１，Ｒ２３と実質的に同一のインピーダンスを有し、それらを「Ｒ」とする。
【００３６】
第１抵抗Ｒ２１と第２抵抗Ｒ２２間のノードＮ１３には第１電流源４１が接続され、この第１電流源４１はノードＮ１３から第１制御電流Ｉａを引き込む。第２抵抗Ｒ２２と第３抵抗Ｒ２３間のノードＮ１４には第２電流源４２が接続され、この第２電流源４２はノードＮ１４に第１制御電流Ｉａと相関値を持つ第２制御電流Ｉｂを供給する。
【００３７】
そして、第１抵抗Ｒ２１と第２抵抗Ｒ２２間のノードＮ１１の電位を持つ第１出力信号Ｖout0と、第２抵抗Ｒ２２と第３抵抗Ｒ２３間のノードＮ１２の電位を持つ第２出力信号Ｖout1が生成される。
【００３８】
今、第１基準電源ＶRPの値を「V1」、第２基準電源ＶRNの値を「０ボルト」とする。
先ず、出力信号Ｖout0，Ｖout1の初期電圧として、ノードＮ１１，Ｎ１２に与える電位を設定する。即ち、初期電圧設定値として、第１出力信号Ｖout0を「8/16×V1」に、第２出力信号Ｖout1を「4/16×V1」にするために第１電流源４１が引き込む第１制御電流Ｉａの値（定常電流値）を設定する。設定電流値は、次式により算出される。
【００３９】
第１電流源４１が０アンペア（Ａ）の第１制御電流Ｉａを流している時、第１出力信号Ｖout0は、
Ｖout0=(2R/3R)×V1=2/3×V1
となる。従って、設定する目標電圧値との差電圧ΔＶは、
ΔＶ=2/3×V1-8/16×V1=1/6×V1
となる。そして、第１電流源４１による制御電流Ｉａは第１抵抗Ｒ４１にのみ流れる。このため電流源１に設定する電流値Ｉ(0) は、
Ｉ(0)=ΔＶ/R=(1/6×V1)/R
として求められる。
【００４０】
次に、出力信号Ｖout0，Ｖout1を１ステップ、即ち「1/16×V1」上昇させるために第１電流源４１と第２電流源４２が流す制御電流Ｉａ，Ｉｂの制御量、即ち単位電流の電流値Ｉ(t)は、
|Ｉ(t)|=(1/16×V1)/R
となる。
【００４１】
従って、第１出力信号Ｖout0を初期電圧設定値からステップ毎に変化させるときの第１電流源４１の制御電流Ｉａの値Ｉ(1)は、
Ｖout0=8/16×V1，Ｖout1=4/16×V1の時の設定電流値は、
Ｉ(1)=(1/6×V1)/R-((1/16×V1)/R)×0
Ｉ(2)=((1/16×V1)/R)×0
Ｖout0=9/16×V1，Ｖout1=5/16×V1の時の設定電流値は、
Ｉ(1)=(1/6×V1)/R-((1/16×V1)/R)×1
Ｉ(2)=((1/16×V1)/R)×1
Ｖout0=10/16×V1，Ｖout1=6/16×V1の時の設定電流値は、
Ｉ(1)=(1/6×V1)/R-((1/16×V1)/R)×2
Ｉ(2)=((1/16×V1)/R)×2
Ｖout0=11/16×V1，Ｖout1=7/16×V1の時の設定電流値は、
Ｉ(1)=(1/6×V1)/R-((1/16×V1)/R)×3
Ｉ(2)=((1/16×V1)/R)×3
となる。
【００４２】
上記の第１及び第２電流源４１，４２が流す第１及び第２制御電流Ｉａ，Ｉｂの電流値Ｉ(1)，Ｉ(2)と、第１及び第２出力信号Ｖout0，Ｖout1の組み合わせを適宜選択することで、「4/16×V1」〜「11/16×V1」の８パターンの電圧を得ることができる。
【００４３】
上記のように、電圧発生回路２２の第１分圧回路４３、即ち抵抗ストリングに、分圧電圧を発生するための素子は抵抗素子のみしか存在しておらず、従来のＤ／Ａ変換回路１１で問題となるスイッチとそれを接続する配線による抵抗は存在していない。これらにより、電圧発生回路２２及びそれを用いた抵抗ストリング方式Ｄ／Ａ変換回路においては、高精度に均等分割した電圧を出力することが可能である。
【００４４】
次に、各回路の構成及び動作を説明する。
図４は、第１分圧回路３１、定電流回路３４の回路図である。
第１分圧回路３１の抵抗Ｒ１１〜Ｒ１６は、実質的に同一インピーダンスを有する複数（４個）の単位抵抗Ｒａから構成される。
【００４５】
定電流回路３４は、第２及び第３分圧回路５１，５２、オペアンプ５３、第１，第２カレントミラー回路５４，５５を含む。
第２分圧回路５１は、第１基準電源ＶRPと第２基準電源ＶRNがそれぞれ供給される第１端子Ｔ１と第２端子Ｔ２との間に直列接続された３２本の単位抵抗素子Ｒｂを含む。全ての抵抗素子Ｒｂは、第１分圧回路３１を構成する単位抵抗Ｒａと実質的に同一のインピーダンスを有する。従って、第１端子Ｔ１から数えて１６番目の抵抗Ｒｂと１７番目の抵抗Ｒｂ間のノードＮ２１は、第１基準電源ＶRPと第２基準電源ＶRNとの間の中間の電位（(ＶRP-ＶRN)/２）を有する。
【００４６】
第３分圧回路５２は、第１端子Ｔ１と第２端子Ｔ２との間に直列接続された３２本の単位抵抗素子Ｒｃを含む。全ての抵抗素子Ｒｃは、第１分圧回路３１を構成する単位抵抗Ｒａと実質的に同一のインピーダンスを有する。従って、８，９番目の抵抗Ｒｃ間のノードＮ２２と第１端子Ｔ１の間の合成抵抗値と、２４，２５番目の抵抗Ｒｃ間のノードＮ２３と第２端子Ｔ２の間の合成抵抗値は実質的に同じである。
【００４７】
１４，１５番目の抵抗Ｒｃの間のノードＮ２４とノードＮ２２の間の合成抵抗値は、第２分圧回路５１のノードＮ２１と第１端子Ｔ１の間の合成抵抗値よりも、２本の抵抗Ｒｃ、即ち単位抵抗Ｒａの抵抗値の２倍の値だけ小さい値（＝１４×Ｒａ）を持つ。ノードＮ２４とノードＮ２３の間の合成抵抗値は、ノードＮ２１と第２端子Ｔ２の間の合成抵抗値よりも２本の抵抗Ｒｃ、即ち単位抵抗Ｒａの抵抗値の２倍の値だけ大きい値（＝１８×Ｒａ）を持つ。
【００４８】
オペアンプ５３のプラス入力端子は第２分圧回路５１のノードＮ２１に接続され、マイナス入力端子は第３分圧回路５２のノードＮ２４に接続されている。オペアンプ５３の出力端子は、第１カレントミラー回路５４に接続されている。
【００４９】
第１カレントミラー回路５４はＰチャネルＭＯＳトランジスタＴＰ１．ＴＰ２から構成され、トランジスタＴＰ１，ＴＰ２のソースは、第１基準電源ＶRPよりも高い電位を持つ高電位電源ＶDDが供給される第３端子Ｔ３に接続されている。入力側の第１ＰＭＯＳトランジスタＴＰ１のドレインがオペアンプ５３の出力端子に接続され、出力側の第２ＰＭＯＳトランジスタＴＰ２のドレインが第２カレントミラー回路５５に接続されている。
【００５０】
第２カレントミラー回路５５は、ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２，ＴＮ３から構成され、各トランジスタＴＮ１〜ＴＮ３のソースは、第２基準電源ＶRNよりも低い電位を持つ低電位電源ＶSSが供給される第４端子Ｔ４に接続されている。入力側の第１ＮＭＯＳトランジスタＴＮ１のドレインが第２トランジスタＴＰ２のドレインに接続され、出力側の第２ＮＭＯＳトランジスタＴＮ２と第３ＮＭＯＳトランジスタＴＮ３のドレインが第３分圧回路５２のノードＮ２２，Ｎ２３にそれぞれ接続されている。
【００５１】
第２ＰＭＯＳトランジスタＴＰ２は，第１ＰＭＯＳトランジスタＴＰ１と実質的に同一値の電流を流すように形成され、第２及び第３ＮＭＯＳトランジスタＴＮ２，ＴＮ３は第１ＮＭＯＳトランジスタＴＮ１と実質的に同一値の電流を流すように形成されている。従って、第２ＮＭＯＳトランジスタＴＮ２と第３ＮＭＯＳトランジスタＴＮ３は、オペアンプ５３の出力電流値と実質的に同一値の電流Ｉ11，Ｉ12をそれぞれノードＮ２２，Ｎ２３から第４端子Ｔ４に流す。
【００５２】
オペアンプ５３は両入力端子に同一電圧値を受けるように出力端子から電流を出力する。オペアンプ５３の入力端子差電圧、即ちノードＮ２１，Ｎ２４の電位差は、単位抵抗Ｒａの両端にかかる電位の２倍の値となり、この差電圧をゼロとするように、抵抗Ｒｃ８本分に対して電流を印加するようにオペアンプ５３が動作する。
【００５３】
オペアンプ５３の出力電流値は、第２ＰＭＯＳトランジスタＴＰ２が流す電流値と実質的に同一であり、この電流値は、第２ＮＭＯＳトランジスタＴＮ２と第３ＮＭＯＳトランジスタＴＮ３がそれぞれ流す電流Ｉ11，Ｉ12の値と実質的に同一である。
【００５４】
単位抵抗Ｒａ（＝Ｒｂ＝Ｒｃ）の抵抗値を「１」とすると、電流Ｉ11，Ｉ12は、
【００５５】
尚、ノードＮ２１が第１基準電源ＶRPと第２基準電源ＶRNとの間の中間電位（(ＶRP-ＶRN)/２）に設定されれば、第２分圧回路５１を構成する抵抗の数が変更されてもよい。また、各抵抗が異なる値を有していても良い。
【００５６】
制御電流発生回路３２は、第２カレントミラー回路５５の入力側のトランジスタＴＮ１とカレントミラー接続されたＮＭＯＳトランジスタＴＮ２１〜ＴＮ２４を含む。トランジスタＴＮ２１〜ＴＮ２４は、第２カレントミラー回路５５の出力側のトランジスタＴＮ２と実質的に同一の電気的特性を有する。従って、各トランジスタＴＮ２１〜ＴＮ２４は、トランジスタＴＮ２が流す電流Ｉ11と同じ電流値、即ち単位電流Ｉ(t) と同じ値を有する電流Ｉ21〜Ｉ24を流す。
【００５７】
出力電圧補正回路３５は、第２カレントミラー回路５５のトランジスタＴＮ１とカレントミラー接続されたＮＭＯＳトランジスタＴＮ３１を含む。トランジスタＴＮ３１は、第２カレントミラー回路５５の出力側のトランジスタＴＮ２の電気的特性と実質的に４倍の電気的特性を有する。従って、トランジスタＴＮ３１は、単位電流Ｉ(t) の電流値の４倍の電流値を持つ電流Ｉ31を流す。
【００５８】
第２電流補正回路３７は、第２カレントミラー回路５５のトランジスタＴＮ１とカレントミラー接続されたＮＭＯＳトランジスタＴＮ４１を含む。トランジスタＴＮ４１は、第２カレントミラー回路５５の出力側のトランジスタＴＮ２と実質的に同一の電気的特性を有する。従って、トランジスタＴＮ４１は、単位電流Ｉ(t) と同じ電流値を有する電流Ｉ41を流す。
【００５９】
次に、制御電流発生回路３２と制御電流反転回路３３の構成及び動作を、図６に従って説明する。
制御電流発生回路３２は、トランジスタＴＮ２１〜ＴＮ２４、インバータ６１〜６６、スイッチ回路６７〜６９を含む。トランジスタＴＮ２１〜ＴＮ２３は、ソースが低電位電源ＶSSが供給される第４端子Ｔ４（図４参照）に接続され、ドレインが各スイッチ回路６７〜６９に接続されている。
【００６０】
各スイッチ回路６７〜６９は、トランジスタ対ＴN25a，ＴN25b、ＴN26a，ＴN26b、ＴN27a，ＴN27bを含む。第１トランジスタ対ＴN25a，ＴN25bはソースは互いに接続され、その接続点が第１トランジスタＴＮ２１のドレインに接続されている。第２トランジスタ対ＴN26a，ＴN26bはソースが互いに接続され、その接続点が第２トランジスタＴＮ２２のドレインに接続されている。第３トランジスタ対ＴN27a，ＴN27bは、ソースが互いに接続され、その接続点が第３トランジスタＴＮ２３のドレインに接続されている。
【００６１】
第１インバータ６１にはデジタル信号Ｄ０が入力され、出力端子はトランジスタＴN25aのゲートと第２インバータ６２の入力端子に接続され、第２インバータ６２の出力端子はトランジスタＴN25bのゲートに接続されている。第３インバータ６３にはデジタル信号Ｄ１が入力され、出力端子はトランジスタＴN26aのゲートと第４インバータ６４の入力端子に接続され、第４インバータ６４の出力端子はトランジスタＴN26bのゲートに接続されている。第５インバータ６５にはデジタル信号Ｄ１が入力され、出力端子はトランジスタＴN27aのゲートと第６インバータ６６の入力端子に接続され、第６インバータ６６の出力端子はトランジスタＴN27bのゲートに接続されている。
【００６２】
トランジスタＴＮ２１〜ＴＮ２４は定電流回路３４のトランジスタＴＮ３とカレントミラー接続され、各々電流Ｉ21〜Ｉ24を出力する。
インバータ６１は、デジタル信号Ｄ０に応答してトランジスタＴN25aとインバータ６２を駆動する。インバータ６２は、インバータ６１からの信号に応答してトランジスタＴN25bを駆動する。これにより、トランジスタ対ＴN25a，ＴN25bは、デジタル信号Ｄ０に応答して相補的にオン・オフする。
【００６３】
インバータ６３は、デジタル信号Ｄ１に応答してトランジスタＴN26aとインバータ６４を駆動する。インバータ６４は、インバータ６３からの信号に応答してトランジスタＴN26bを駆動する。これにより、トランジスタ対ＴN26a，ＴN26bは、デジタル信号Ｄ１に応答して相補的にオン・オフする。
【００６４】
インバータ６５は、デジタル信号Ｄ１に応答してトランジスタＴN27aとインバータ６６を駆動する。インバータ６６は、インバータ６５からの信号に応答してトランジスタＴN27bを駆動する。これにより、トランジスタ対ＴN27a，ＴN27bは、デジタル信号Ｄ１に応答して相補的にオン・オフする。
【００６５】
このように、制御電流発生回路３２は、デジタル信号Ｄ１，Ｄ０に応答してオンしたトランジスタの組み合わせにより、制御電流Ｉａと、その電流Ｉａの値と相関値を持つ電流Ｉｃを流す。
【００６６】
［Ｌレベルのデジタル信号Ｄ１，Ｄ０のケース］
デジタル信号Ｄ１，Ｄ０に応答してトランジスタＴN25a，ＴN26a，ＴN27aがオンする。これにより、制御電流発生回路３２は、第１〜第４トランジスタＴＮ２１〜ＴＮ２４が流す電流Ｉ21〜Ｉ24の合計値、即ち単位電流Ｉ(t) の４倍の値を持つ制御電流Ｉａを流す。ちなみに、この時の電流Ｉｃの値は０である。
【００６７】
［Ｈレベルのデジタル信号Ｄ０，Ｌレベルのデジタル信号Ｄ１のケース］
デジタル信号Ｄ０に応答してトランジスタＴN25bがオンし、デジタル信号Ｄ１に応答してトランジスタＴN26a，ＴN27aがオンする。これにより、制御電流発生回路３２は、第１トランジスタＴＮ２１が流す電流Ｉ21の値、即ち単位電流Ｉ(t) と同じ値を持つ制御電流Ｉｃと、第２〜第４トランジスタＴＮ２２〜ＴＮ２４が流す電流Ｉ22〜Ｉ24の合計値、即ち単位電流Ｉ(t) の３倍の値を持つ制御電流Ｉａを流す。
【００６８】
［Ｌレベルのデジタル信号Ｄ０，Ｈレベルのデジタル信号Ｄ１のケース］
デジタル信号Ｄ０に応答してトランジスタＴN25aがオンし、デジタル信号Ｄ１に応答してトランジスタＴN26b，ＴN27bがオンする。これにより、制御電流発生回路３２は、第１トランジスタＴＮ２１と第４トランジスタＴＮ２４がそれぞれ流す電流Ｉ21,I24の合計値、即ち単位電流Ｉ(t) の２倍の値を持つ制御電流Ｉａと、第２〜第４トランジスタＴＮ２２〜ＴＮ２４が流す電流Ｉ22，Ｉ23の合計値、即ち単位電流Ｉ(t) の２倍の値を持つ制御電流Ｉｃを流す。
【００６９】
［Ｈレベルのデジタル信号Ｄ１，Ｄ０のケース］
デジタル信号Ｄ１，Ｄ０に応答してトランジスタＴN25b，Ｔ26b，Ｔ27bがオンする。これにより、制御電流発生回路３２は、第１〜第３トランジスタＴＮ２１〜ＴＮ２３が流す電流Ｉ21〜Ｉ23の合計値、即ち単位電流Ｉ(t) の３倍の値を持つ制御電流Ｉｃと、第４トランジスタＴＮ２４が流す電流Ｉ24の値、即ち単位電流Ｉ(t) と同一値を持つ制御電流Ｉａを流す。
【００７０】
上記をまとめると、次のようになる。
制御電流発生回路３２は、デジタル信号Ｄ１，Ｄ０に対応して、
１０進数換算値"０"の時、Ｉａ＝４×Ｉ(t) 、Ｉｃ＝０×Ｉ(t) 、
１０進数換算値"１"の時、Ｉａ＝３×Ｉ(t) 、Ｉｃ＝１×Ｉ(t) 、
１０進数換算値"２"の時、Ｉａ＝４×Ｉ(t) 、Ｉｃ＝２×Ｉ(t) 、
１０進数換算値"３"の時、Ｉａ＝１×Ｉ(t) 、Ｉｃ＝３×Ｉ(t) 、
を各々出力する。
【００７１】
制御電流反転回路３３はＰＭＯＳトランジスタＴＰ５１，ＴＰ５２を含み、トランジスタＴＰ５１，ＴＰ５２はカレントミラー回路７１を形成する。入力側のトランジスタＴＰ５１は、ドレインが制御電流発生回路３２のスイッチ回路６７〜６９を構成する第２トランジスタＴN25b，ＴN26b，ＴN27bのソースに接続され、制御電流Ｉｃが流れる。出力側の第２トランジスタＴＰ５２はドレインが第１分圧回路３１のノードＮ１４に接続されている。第２トランジスタＴＰ５２は、第１トランジスタＴＰ５１と実質的に同一の電気的特性を有し、トランジスタＴＰ５１に流れる電流Ｉｃの値と同一値を持つ制御電流ＩｂをノードＮ１４に供給する。
【００７２】
第１分圧回路３１のノードＮ１４には図５の出力電圧補正回路３５が接続され、その出力電圧補正回路３５から単位電流Ｉ(t) の値の４倍の値を持つ設定電流Ｉｄが供給される。即ち、ノードＮ１４には、制御電流反転回路３３による制御電流Ｉｂと、出力電圧補正回路３５による設定電流Ｉｄの合成電流Ｉｇが供給される。
【００７３】
制御電流Ｉｂ（＝Ｉｃ）は、デジタル信号Ｄ１，Ｄ０の１０進数換算値に対応する値を持ち、設定電流Ｉｄは常に一定の値を持つ。従って、ノードＮ１４に供給される制御電流Ｉｇは、デジタル信号Ｄ１，Ｄ０に対応して、
１０進数換算値"０"の時、Ｉｇ＝４×Ｉ(t) 、
１０進数換算値"１"の時、Ｉｇ＝５×Ｉ(t) 、
１０進数換算値"２"の時、Ｉｇ＝６×Ｉ(t) 、
１０進数換算値"３"の時、Ｉｇ＝７×Ｉ(t) 、
となる。
【００７４】
次に、出力電圧補正回路３５、第１電流補正回路３６、第２電流補正回路３７の構成及び動作を、図５に従って説明する。
出力電圧補正回路３５は、ＮＭＯＳトランジスタＴＮ３１、ＰＭＯＳトランジスタＴＰ３１，ＴＰ３２を含む。
【００７５】
トランジスタＴＮ３１は定電流回路３４のトランジスタＴＮ１とカレントミラー接続され、単位電流Ｉ(t) の４倍の値を持つ電流Ｉ３１を流す。
トランジスタＴＰ３１，ＴＰ３２はカレントミラー回路７２を形成し、トランジスタＴＰ３１，ＴＰ３２のソースには高電位電源ＶDDが供給される。入力側のトランジスタＴＰ３１のドレインはトランジスタＴＮ３１のドレインに接続され、トランジスタＴＮ３１の出力電流Ｉ３１を受ける。出力側のトランジスタＴＰ３２は、トランジスタＴＰ３１と実質的に同一の電気的特性を持ち、トランジスタＴＰ３１が流す電流Ｉ３１の値と同一値（単位電流Ｉ(t) の４倍の値）を持つ設定電流Ｉｄを出力する。
【００７６】
第１電流補正回路３６は、ＰＭＯＳトランジスタＴＰ６１とＮＭＯＳトランジスタＴＮ６１，ＴＮ６２を含む。トランジスタＴＰ６１は、ソースに高電位電源ＶDDが供給され、ドレインはＮＭＯＳトランジスタＴＮ６１に接続されている。トランジスタＴＰ６１は、制御電流反転回路３３のカレントミラー回路７１を構成する入力トランジスタＴＰ５１とカレントミラー接続され、そのトランジスタＴＰ５１が流す電流Ｉｃの値と同一値を持つ電流Ｉ61を流す。
【００７７】
ＮＭＯＳトランジスタＴＮ６１，ＴＮ６２はカレントミラー回路７３を形成する。トランジスタＴＮ６１，ＴＮ６２のソースには低電位電源ＶSSが供給され、入力側のトランジスタＴＮ６１のＰＭＯＳトランジスタＴＰ６１のドレインに接続されている。出力側のトランジスタＴＮ６２は、ドレインが第１基準電源ＶRPが供給される第１端子Ｔ１（図２参照）に接続されている。
【００７８】
出力側のトランジスタＴＮ６２は、入力側のトランジスタＴＮ６１と実質的に同一の電気的特性を有する。従って、出力側トランジスタＴＮ６２は、入力側トランジスタＴＮ６１に流れる電流Ｉ61の値と同じ値を持つ第１補正電流Ｉｅを第１基準電源ＶRP（第１端子Ｔ１）から低電位電源ＶSSに流す。
【００７９】
トランジスタＴＮ６１に流れる電流Ｉ61の値は、制御電流反転回路３３が第１分圧回路３１のノードＮ１４に供給する制御電流Ｉｂの値と同一である。従って、第１電流補正回路３６は、制御電流Ｉｂの値と同一値を持つ補正電流Ｉｅを、第１基準電源ＶRPから低電位電源ＶSSに流す。これを、デジタル信号Ｄ１，Ｄ０の１０進数換算値に対応して示すと、
１０進数換算値"０"の時、Ｉｅ＝０×Ｉ(t) 、
１０進数換算値"１"の時、Ｉｅ＝１×Ｉ(t) 、
１０進数換算値"２"の時、Ｉｅ＝２×Ｉ(t) 、
１０進数換算値"３"の時、Ｉｅ＝３×Ｉ(t) 、
となる。
【００８０】
第２電流補正回路３７は、ＮＭＯＳトランジスタＴＮ４１，ＴＮ４２、ＰＭＯＳトランジスタＴＰ４１〜ＴＰ４４を含む。
ＮＭＯＳトランジスタＴＮ４１は定電流回路３４のトランジスタＴＮ１とカレントミラー接続され、単位電流Ｉ(t) と同一値を持つ電流Ｉ41を流す。
【００８１】
ＮＭＯＳトランジスタＴＮ４２は、第１電流補正回路３６のトランジスタＴＮ６１とカレントミラー接続され、補正電流Ｉｅ、即ち制御電流Ｉｂと同一値を持つ電流Ｉ42を流す。
【００８２】
ＰＭＯＳトランジスタＴＰ４１，ＴＰ４２はカレントミラー回路７４を形成し、トランジスタＴＰ４１，ＴＰ４２は、ソースに高電位電源ＶDDが供給され、ドレインがカレントミラー回路７４を形成するトランジスタＴＰ４３，ＴＰ４４のソースに接続されている。また、トランジスタＴＰ４２のドレインはトランジスタＴＮ４２のドレインに接続されている。トランジスタＴＰ４３のドレインはトランジスタＴＮ４１のドレインに接続され、トランジスタＴＰ４４のドレインは第２基準電源ＶRNが供給される第２端子Ｔ２（図２参照）に接続されている。
【００８３】
カレントミラー回路７４を構成する出力側のトランジスタＴＰ４２は、入力側トランジスタＴＰ４１が持つ電気的特性の３倍の電気的特性を持つ。従って、カレントミラー回路７４は、トランジスタＴＮ４１が流す電流Ｉ41を入力側トランジスタＴＰ４１で受け、出力側トランジスタＴＰ４２から電流Ｉ41の３倍の値（単位電流Ｉ(t) の３倍の値）を持つ電流Ｉ43を流す。
【００８４】
第２カレントミラー回路７５は、第１カレントミラー回路７４にカスケード接続されている。カレントミラー回路７５を構成する出力側のトランジスタＴＰ４４は、入力側のトランジスタＴＰ４３が持つ電気的特性の３倍のそれを持つ。
【００８５】
入力側トランジスタＴＰ４３は、第１カレントミラー回路７４の入力側トランジスタＴＰ４１の出力電流をそのままトランジスタＴＮ４１に通過させている。出力側のトランジスタＴＰ４４は、トランジスタＴＮ４２の出力電流Ｉ42とトランジスタＴＰ４２の出力電流Ｉ43を合成した第２補正電流Ｉｆを第２基準電源ＶRNに供給する。
【００８６】
トランジスタＴＰ４２は一定値を持つ電流Ｉ43を流す。従って、トランジスタＴＰ４４が流す補正電流Ｉｆは、
Ｉｆ=Ｉ43-Ｉ42
となる。
【００８７】
従って、デジタル信号Ｄ１，Ｄ０の１０進数換算値に対応して示すと、
１０進数換算値"０"の時、Ｉｆ＝３×Ｉ(t) 、
１０進数換算値"１"の時、Ｉｆ＝２×Ｉ(t) 、
１０進数換算値"２"の時、Ｉｆ＝１×Ｉ(t) 、
１０進数換算値"３"の時、Ｉｆ＝０×Ｉ(t) 、
となる。
【００８８】
次に、選択回路２３の構成及び動作を、図６に従って説明する。
選択回路２３は、第１及び第２スイッチ回路８１，８２、インバータ８３を含む。第１スイッチ回路８１は第１分圧回路３１のノードＮ１１に接続され、第２スイッチ回路８２はノードＮ１２に接続されている。
【００８９】
第１及び第２スイッチ回路８１，８２は、それぞれ並列接続された一対のＰＭＯＳトランジスタとＮＭＯＳトランジスタにより構成されている。第１スイッチ回路８１のＮＭＯＳトランジスタと第２スイッチ回路８２のＰＭＯＳトランジスタのゲートにはデジタル信号Ｄ２が入力され、第１スイッチ回路８１のＰＭＯＳトランジスタと第２スイッチ回路８２のＮＭＯＳトランジスタのゲートには、デジタル信号Ｄ２が入力されるインバータ８３の出力信号が入力される。
【００９０】
このように構成された第１及び第２スイッチ回路８１，８２は、デジタル信号Ｄ２に応答して相補的にオン・オフする。そして、オンしたスイッチ回路８１，８２を介して出力信号Ｖout0，Ｖout1のうちの一方が、アナログ信号Ａｏｕｔとして出力される。
【００９１】
次に、上記のように構成されたＤ／Ａ変換回路２１の作用を説明する。
［１０進数換算値"０"のケース（Ｄ０=Ｌｏ,Ｄ１=Ｌｏ,Ｄ２=Ｌｏ）］
単位電流Ｉ(t) の４倍の値を持つ制御電流Ｉａと、単位電流Ｉ(t) の４倍の値を持つ制御電流Ｉｇを受けて、第１分圧回路３１のノードＮ１３の電位は、第２分圧回路５１の第１基準電源ＶRPから８本目と９本目の接点電圧と同電圧値に、第１分圧回路３１のノードＮ１４の電位は、第２分圧回路５１の第１基準電源ＶRPから２４本目と２５本目の接点電圧と同電圧値になる。
【００９２】
従って、第１分圧回路３１のノードＮ１３からノードＮ１４までの抵抗素子間接点１７個所の電圧は、第２分圧回路５１の第１基準電源ＶRPから８本目と９本目の接点から、第１基準電源ＶRPから２４本目と２５本目の接点までの抵抗素子間接点１７個所の電圧と各々一致する。
【００９３】
Ｌレベルのデジタル信号Ｄ２に応答してスイッチ回路８２がオンし、出力信号Ｖout0、即ちノードＮ１１の電位（第２分圧回路５１の第１基準電源ＶRPから２０本目と２１本目の接点の電位）を持つアナログ信号Ａｏｕｔが出力される。このアナログ信号Ａｏｕｔの電圧値は、
Ａｏｕｔ=(VRP-VRN)×(12/32)＋VRN
となる。
【００９４】
［１０進数換算値"１"のケース（Ｄ０=Ｌｏ,Ｄ１=Ｌｏ,Ｄ２=Ｌｏ）］
単位電流Ｉ(t) の４倍の値を持つ制御電流Ｉａと、単位電流Ｉ(t) の４倍の値を持つ制御電流Ｉｇを受けて、第１分圧回路３１のノードＮ１３の電位は、第２分圧回路５１の第１基準電源ＶRPから７本目と８本目の接点電圧と同電圧値に、第１分圧回路３１のノードＮ１４の電位は、第２分圧回路５１の第１基準電源ＶRPから２３本目と２４本目の接点電圧と同電圧値になる。
【００９５】
従って、第１分圧回路３１のノードＮ１３からノードＮ１４までの抵抗素子間接点１７個所の電圧は、第２分圧回路５１の第１基準電源ＶRPから７本目と８本目の接点から、第１基準電源ＶRPから２３本目と２４本目の接点までの抵抗素子間接点１７個所の電圧と各々一致する。
【００９６】
Ｌレベルのデジタル信号Ｄ２に応答してスイッチ回路８２がオンし、出力信号Ｖout0、即ちノードＮ１１の電位（第２分圧回路５１の第１基準電源ＶRPから１９本目と２０本目の接点の電位）を持つアナログ信号Ａｏｕｔが出力される。このアナログ信号Ａｏｕｔの電圧値は、
Ａｏｕｔ=(VRP-VRN)×(13/32)＋VRN
となる。
【００９７】
［１０進数換算値"２"のケース（Ｄ０=Ｌｏ,Ｄ１=Ｌｏ,Ｄ２=Ｌｏ）］
単位電流Ｉ(t) の４倍の値を持つ制御電流Ｉａと、単位電流Ｉ(t) の４倍の値を持つ制御電流Ｉｇを受けて、第１分圧回路３１のノードＮ１３の電位は、第２分圧回路５１の第１基準電源ＶRPから６本目と７本目の接点電圧と同電圧値に、第１分圧回路３１のノードＮ１４の電位は、第２分圧回路５１の第１基準電源ＶRPから２２本目と２３本目の接点電圧と同電圧値になる。
【００９８】
従って、第１分圧回路３１のノードＮ１３からノードＮ１４までの抵抗素子間接点１７個所の電圧は、第２分圧回路５１の第１基準電源ＶRPから６本目と７本目の接点から、第１基準電源ＶRPから２２本目と２３本目の接点までの抵抗素子間接点１７個所の電圧と各々一致する。
【００９９】
Ｌレベルのデジタル信号Ｄ２に応答してスイッチ回路８２がオンし、出力信号Ｖout0、即ちノードＮ１１の電位（第２分圧回路５１の第１基準電源ＶRPから１８本目と１９本目の接点の電位）を持つアナログ信号Ａｏｕｔが出力される。このアナログ信号Ａｏｕｔの電圧値は、
Ａｏｕｔ=(VRP-VRN)×(14/32)＋VRN
となる。
【０１００】
［１０進数換算値"３"のケース（Ｄ０=Ｌｏ,Ｄ１=Ｌｏ,Ｄ２=Ｌｏ）］
単位電流Ｉ(t) の１倍の値を持つ制御電流Ｉａと、単位電流Ｉ(t) の７倍の値を持つ制御電流Ｉｇを受けて、第１分圧回路３１のノードＮ１３の電位は、第２分圧回路５１の第１基準電源ＶRPから５本目と６本目の接点電圧と同電圧値に、第１分圧回路３１のノードＮ１４の電位は、第２分圧回路５１の第１基準電源ＶRPから２０本目と２１本目の接点電圧と同電圧値になる。
【０１０１】
従って、第１分圧回路３１のノードＮ１３からノードＮ１４までの抵抗素子間接点１７個所の電圧は、第２分圧回路５１の第１基準電源ＶRPから５本目と６本目の接点から、第１基準電源ＶRPから２０本目と２１本目の接点までの抵抗素子間接点１７個所の電圧と各々一致する。
【０１０２】
Ｌレベルのデジタル信号Ｄ２に応答してスイッチ回路８２がオンし、出力信号Ｖout0、即ちノードＮ１１の電位（第２分圧回路５１の第１基準電源ＶRPから１７本目と１８本目の接点の電位）を持つアナログ信号Ａｏｕｔが出力される。このアナログ信号Ａｏｕｔの電圧値は、
Ａｏｕｔ=(VRP-VRN)×(15/32)＋VRN
となる。
【０１０３】
［１０進数換算値"４"のケース（Ｄ０=Ｌｏ,Ｄ１=Ｌｏ,Ｄ２=Ｌｏ）］
このケースは、１０進数換算値が"０" のケースと同様な電位設定を行う。そして、Ｈレベルのデジタル信号Ｄ２に応答してスイッチ回路８１がオンし、出力信号Ｖout1、即ちノードＮ１２の電位（第２分圧回路５１の第１基準電源ＶRPから１６本目と１７本目の接点の電位）を持つアナログ信号Ａｏｕｔが出力される。このアナログ信号Ａｏｕｔのの電圧値は、
Ａｏｕｔ=(VRP-VRN)×(16/32)＋VRN
となる。
【０１０４】
［１０進数換算値"５"のケース（Ｄ０=Ｌｏ,Ｄ１=Ｌｏ,Ｄ２=Ｌｏ）］
このケースは、１０進数換算値が"１" のケースと同様な電位設定を行う。そして、Ｈレベルのデジタル信号Ｄ２に応答してスイッチ回路８１がオンし、出力信号Ｖout1、即ちノードＮ１２の電位（第２分圧回路５１の第１基準電源ＶRPから１５本目と１６本目の接点の電位）を持つアナログ信号Ａｏｕｔが出力される。このアナログ信号Ａｏｕｔのの電圧値は、
Ａｏｕｔ=(VRP-VRN)×(17/32)＋VRN
となる。
【０１０５】
［１０進数換算値"６"のケース（Ｄ０=Ｌｏ,Ｄ１=Ｌｏ,Ｄ２=Ｌｏ）］
このケースは、１０進数換算値が"２" のケースと同様な電位設定を行う。そして、Ｈレベルのデジタル信号Ｄ２に応答してスイッチ回路８１がオンし、出力信号Ｖout1、即ちノードＮ１２の電位（第２分圧回路５１の第１基準電源ＶRPから１４本目と１５本目の接点の電位）を持つアナログ信号Ａｏｕｔが出力される。このアナログ信号Ａｏｕｔのの電圧値は、
Ａｏｕｔ=(VRP-VRN)×(18/32)＋VRN
となる。
【０１０６】
［１０進数換算値"７"のケース（Ｄ０=Ｌｏ,Ｄ１=Ｌｏ,Ｄ２=Ｌｏ）］
このケースは、１０進数換算値が"３" のケースと同様な電位設定を行う。そして、Ｈレベルのデジタル信号Ｄ２に応答してスイッチ回路８１がオンし、出力信号Ｖout1、即ちノードＮ１２の電位（第２分圧回路５１の第１基準電源ＶRPから１３本目と１４本目の接点の電位）を持つアナログ信号Ａｏｕｔが出力される。このアナログ信号Ａｏｕｔのの電圧値は、
Ａｏｕｔ=(VRP-VRN)×(19/32)＋VRN
となる。
【０１０７】
次に、第１電流補正回路３６による第１端子Ｔ１に供給される第１基準電源ＶRPに対する電流変動補正動作を説明する。
上記のように、第１基準電源ＶRPが供給される第１端子Ｔ１から第１分圧回路３１への流入電流は、制御電流Ｉａによって変動する。これを相殺するために、第１電流補正回路３６により、第１端子Ｔ１から補正電流Ｉｅを流す。
【０１０８】
［１０進数換算値"０"又は"４"のケース（Ｄ０＝Ｌｏ，Ｄ１＝Ｌｏ）］
この場合、単位電流Ｉ(t) の４倍の値を持つ制御電流ＩａがノードＮ１３から引き抜かれる。従って、第１電流補正回路３６は、単位電流Ｉ(t) の０倍の値を持つ補正電流Ｉｅを流す。
【０１０９】
［１０進数換算値"１"又は"５"のケース（Ｄ０＝Ｈｉ，Ｄ１＝Ｌｏ）］
この場合、単位電流Ｉ(t) の３倍の値を持つ制御電流ＩａがノードＮ１３から引き抜かれる。従って、第１電流補正回路３６は、単位電流Ｉ(t) の１倍の値を持つ補正電流Ｉｅを流す。
【０１１０】
［１０進数換算値"２"又は"６"のケース（Ｄ０＝Ｌｏ，Ｄ１＝Ｈｉ）］
この場合、単位電流Ｉ(t) の２倍の値を持つ制御電流ＩａがノードＮ１３から引き抜かれる。従って、第１電流補正回路３６は、単位電流Ｉ(t) の２倍の値を持つ補正電流Ｉｅを流す。
【０１１１】
［１０進数換算値"３"又は"７"のケース（Ｄ０＝Ｈｉ，Ｄ１＝Ｈｉ）］
この場合、単位電流Ｉ(t) の１倍の値を持つ制御電流ＩａがノードＮ１３から引き抜かれる。従って、第１電流補正回路３６は、単位電流Ｉ(t) の３倍の値を持つ補正電流Ｉｅを流す。
【０１１２】
以上のように、第１電流補正回路３６は、制御電流Ｉａの絶対値と補正電流Ｉｅの絶対値の和を常に一定値（＝単位電流Ｉ(t) の４倍の値）に保つように補正電流Ｉｅの値を制御する。これにより、第１端子Ｔ１の電位変動が抑えられ、出力信号Ｖout0，Ｖout1の電圧精度、即ちアナログ信号Ａｏｕｔの変換精度が高くなる。
【０１１３】
次に、第２電流補正回路３７による第２端子Ｔ２に供給される第２基準電源ＶRNに対する電流変動補正動作を説明する。
上記のように第１分圧回路３１から第２基準電源ＶRNが供給される第２端子Ｔ２への流出電流は、制御電流Ｉｇ（制御電流Ｉｂと設定電流Ｉｄの合成電流）によって変動する。これを相殺する（絶対値の和を一定値に保つ）ために、第２電流補正回路３７から、第２端子Ｔ２へ補正電流Ｉｆを流し込む。
【０１１４】
［１０進数換算値"０"又は"４"のケース（Ｄ０＝Ｌｏ，Ｄ１＝Ｌｏ）］
この場合、単位電流Ｉ(t) の４倍の値を持つ制御電流ＩｇがノードＮ１４に供給される。従って、第２電流補正回路３７は、単位電流Ｉ(t) の３倍の値を持つ補正電流Ｉｆを流す。
【０１１５】
［１０進数換算値"１"又は"５"のケース（Ｄ０＝Ｈｉ，Ｄ１＝Ｌｏ）］
この場合、単位電流Ｉ(t) の５倍の値を持つ制御電流ＩｇがノードＮ１４に供給される。従って、第２電流補正回路３７は、単位電流Ｉ(t) の２倍の値を持つ補正電流Ｉｆを流す。
【０１１６】
［１０進数換算値"２"又は"６"のケース（Ｄ０＝Ｌｏ，Ｄ１＝Ｈｉ）］
この場合、単位電流Ｉ(t) の６倍の値を持つ制御電流ＩｇがノードＮ１４に供給される。従って、第２電流補正回路３７は、単位電流Ｉ(t) の１倍の値を持つ補正電流Ｉｆを流す。
【０１１７】
［１０進数換算値"３"又は"７"のケース（Ｄ０＝Ｈｉ，Ｄ１＝Ｈｉ）］
この場合、単位電流Ｉ(t) の７倍の値を持つ制御電流ＩｇがノードＮ１４に供給される。従って、第２電流補正回路３７は、３倍の単位電流Ｉ(t) の０倍の値を持つ補正電流Ｉｆを流す。
【０１１８】
以上のように、第２電流補正回路３７は、制御電流Ｉｇの絶対値と補正電流Ｉｆの絶対値の和を常に一定値（＝単位電流Ｉ(t) の７倍の値）に保つように補正電流Ｉｆの値を制御する。これにより、第２端子Ｔ２の電位変動が抑えられ、出力信号Ｖout0，Ｖout1の電圧精度、即ちアナログ信号Ａｏｕｔの変換精度が高くなる。
【０１１９】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）第１基準電源ＶRPが供給される第１端子Ｔ１に接続された第１抵抗Ｒ１１と、第２基準電源ＶRNが供給される第２端子Ｔ２に接続され第１抵抗Ｒ１１と同一インピーダンスを有する第６抵抗Ｒ１６と、両抵抗Ｒ１１，Ｒ１６間に直列接続された抵抗Ｒ１２〜Ｒ１５を含む。第１抵抗Ｒ１１と第２抵抗Ｒ１２との間のノードＮ１３から第１制御電流Ｉａを引き抜き、第５抵抗Ｒ１５と第６抵抗Ｒ１６間のノードＮ１４に第１制御電流Ｉａと相関値を持つ第２制御電流Ｉｂを供給する。そして、第１及び第２制御電流Ｉａ，Ｉｂを制御してノードＮ１３，Ｎ１４間の電位差を一定値に保ったまま、それらノードＮ１３，Ｎ１４の電位を変更し、第４抵抗Ｒ１４の両端の電位を持つ第１，第２出力信号Ｖout0，Ｖout1を出力するようにした。この様に、制御電流Ｉａ，Ｉｂの値を制御することで第１及び第２出力信号Ｖout0，Ｖout1の電圧を変更することができる。その結果、第１〜第６抵抗Ｒ１１〜Ｒ１６にスイッチ回路等の抵抗分の影響がなく、第１及び第２出力信号Ｖout0，Ｖout1の電圧精度を高くする事ができる。これによりＤ／Ａ変換回路２１は、精度の高いアナログ信号Ａｏｕｔを生成することができる。
【０１２０】
（２）第１電流補正回路３６（高電位端子電流補正回路）は、第１基準電源ＶRPが供給される第１端子Ｔ１から第２制御電流Ｉｂと同一値を有する第１補正電流Ｉｅを引き抜く。第２電流補正回路３７（停電異端視電流補正回路）は、第２基準電源ＶRNが供給される第２端子Ｔ２へ第１制御電流Ｉａと同一値を有する第２補正電流Ｉｆを供給する。これにより、第２制御電流Ｉｂにより第１及び第２基準電源ＶRP，ＶRNの電位が変動するのを防ぎ、精度の高い第１及び第２出力信号Ｖout0，Ｖout1を出力することができる。
【０１２１】
（３）電圧補正回路３５は、ノードＮ１４へ所定値の設定電流Ｉｄを供給する。これにより、ノードＮ１４と第２端子Ｔ２間の抵抗Ｒ１６の実効インピーダンスを変更し、第１端子Ｔ１と第２端子Ｔ２との間の分圧電圧を所定の電圧ステップに容易に初期設定することができる。
【０１２２】
尚、前記実施形態は、以下の態様に変更してもよい。
○ 制御電流発生回路３２に含まれ、定電流回路３４のカレントミラー回路５５を構成する入力側のトランジスタＴＮ１とカレントミラー接続されたトランジスタＴＮ２１〜ＴＮ２４を、デジタル信号Ｄ１，Ｄ０のビット位置に応じて重み付けして構成しても良い。
【０１２３】
【発明の効果】
以上詳述したように、請求項１，請求項４，請求項５に記載の発明によれば、出力信号の電圧を変更するために分圧回路に対して、余分なスイッチ回路等の抵抗分の影響なく、精度の高い出力信号を得ることが可能な電圧発生回路を提供することができる。
【０１２４】
請求項２及び請求項３に記載の発明によれば、出力信号の電圧を変更するために分圧回路に対して、余分なスイッチ回路等の抵抗分の影響なく、精度の高いアナログ信号を得ることが可能なＤ／Ａ変換回路を提供することができる。
【０１２５】
以上の説明に関して以下の項を開示する。
（１）第１乃至第３インピーダンス素子は、所定の抵抗値を有する単位抵抗素子を複数接続して構成される、ことを特徴とする請求項１乃至３のうちの何れか１項に記載の電圧発生回路。
（２）前記第３インピーダンス素子は、前記第１インピーダンス素子と同一インピーダンスを有する複数の副インピーダンス素子を直列接続して構成され、前記複数の副インピーダンス素子間のノードから前記出力信号を出力する、ことを特徴とする請求項１乃至３及び上記（１）のうちの何れか１項に記載の電圧発生回路。
（３）単位電流を発生する定電流回路を備え、前記第１電流源と前記第２電流源は、前記単位電流に基づいて前記第１制御電流と前記第２制御電流をそれぞれ変更する、ことを特徴とする請求項１乃至３及び上記（１）（２）のうちの何れか１項に記載の電圧発生回路。
（４）前記単位電流は、前記出力信号の電圧可変ステップに対応して設定される、ことを特徴とする上記（３）に記載の電圧発生回路。
（５）前記定電流回路は、前記第１基準電源と前記第２基準電源との差電圧を分圧して第１分圧電圧を生成する第２分圧回路と、前記第１基準電源と前記第２基準電源がそれぞれ供給される同一インピーダンスを有する第１及び第２インピーダンス素子と、前記第１インピーダンス素子と前記第２インピーダンス素子間に接続された第３インピーダンス素子を含む第３分圧回路と、を備え、前記第３インピーダンス素子は、前記第１分圧電圧と所定の電位差を有する第２分圧電圧を生成するための複数の副インピーダンス素子を含み、前記第１分圧電圧と前記第２分圧電圧が一致するように出力電流を出力する差動回路と、前記出力電流を受け、前記第１インピーダンス素子と前記第３インピーダンス素子間のノードと、前記第２インピーダンス素子と前記第３インピーダンス素子間のノードから前記出力電流と同一値を有する単位電流をそれぞれ流すカレントミラー回路と、を備えた、ことを特徴とする上記（３）又は（４）に記載の電圧発生回路。
（６）前記第１電流源と前記第２電流源は、デジタル信号に応答して前記単位電流のステップで変化させた前記第１制御電流を発生すると共に、該第１制御電流と相関値を持つ第３制御電流を発生する制御電流発生回路と、前記第３制御電流の方向を反転した前記第２制御電流を生成する制御電流反転回路と、から構成された、ことを特徴とする請求項１乃至３及び上記（１）乃至（５）のうちの何れか１項に記載の電圧発生回路。
（７）前記制御電流発生回路は、前記単位電流と同一値の電流を流すトランジスタを複数ビットのデジタル信号に対応した数だけ設け、前記複数のトランジスタのうち、複数ビットのデジタル信号に対応するトランジスタが流す電流に基づいて前記第１制御電流を発生させると共に、他のトランジスタが流す電流に基づいて前記第３制御電流を発生させる、ことを特徴とする上記（６）に記載の電圧発生回路。
（８）前記複数のトランジスタのうちの１つは、前記第１制御電流を発生させるために常時用いられる、ことを特徴とする上記（７）に記載の電圧発生回路。
（９）前記制御電流反転回路は、前記第３制御電流を受け、反対方向に流れる前記第２制御電流を発生するカレントミラー回路である、ことを特徴とする上記（６）に記載の電圧発生回路。
（１０）前記第１分圧回路を構成する単位抵抗素子は、前記第１基準電源と前記第２基準電源間の分割数よりも少なく設けられ、前記第１及び第２ノードの少なくとも一方に所定値の設定電流を供給する電圧補正回路を備え、前記第１基準電源と前記第２基準電源間の合成インピーダンスが前記分割数に対応するように前記定電流を供給するノードと前記基準電源間の実効インピーダンスを補正する、ことを特徴とする上記（１）に記載の電圧発生回路。
（１１）前記第１端子に接続され、該端子から前記第２制御電流と同一値を有する第１補正電流を引く抜く第１電流補正回路を備えた、ことを特徴とする請求項１乃至３及び上記（１）乃至（１０）のうちの何れか１項に記載の電圧発生回路。
（１２）前記第２端子に接続され、該端子へ前記第１制御電流と同一値を有する第２補正電流を供給する第２電流補正回路を備えた、ことを特徴とする請求項１乃至３及び上記（１）乃至（１１）のうちの何れか１項に記載の電圧発生回路。
【図面の簡単な説明】
【図１】 一実施形態のＤ／Ａ変換回路のブロック回路図である。
【図２】 電圧発生回路のブロック回路図である。
【図３】 電圧発生回路の原理説明図である。
【図４】 分圧回路及び定電流回路の回路図である。
【図５】 電圧補正回路、第１，第２電流補正回路の回路図である。
【図６】 制御電流発生回路、制御電流反転回路、及び出力電圧選択回路の回路図である。
【図７】 従来のＤ／Ａ変換回路の回路図である。
【符号の説明】
３１ 第１分圧回路
３２ 第１電流源及び第２電流源としての制御電流発生回路
３３ 第２電流源としての制御電流反転回路
３４ 定電流回路
３５ 電圧補正回路
３６ 第１電流補正回路
３７ 第２電流補正回路
４１ 第１電流源
４２ 第２電流源
Ｒ１１，Ｒ２１ 第１インピーダンス素子
Ｒ１６，Ｒ２３ 第２インピーダンス素子
Ｒ１２〜Ｒ１５，Ｒ２２ 第３インピーダンス素子
Ｒａ，Ｒｂ，Ｒｃ 単位抵抗
Ａｏｕｔ アナログ信号
Ｄ２〜Ｄ０ デジタル信号
Ｉａ，Ｉｂ 制御電流
Ｉｄ 設定電流
Ｉｅ 第１補正電流
Ｉｆ 第２補正電流
ＶRP 第１基準電源
ＶRN 第２基準電源
Ｖout0 第１出力信号
Ｖout1 第２出力信号
Claims (5)
- 高電位の第１電源と低電位の第２電源が供給され、前記第１電源と前記第２電源間を分割した電位を有する出力信号を発生する電圧発生回路であって、
前記第１電源が供給される第１端子に接続された第１インピーダンス素子と、
前記第１インピーダンス素子と同一インピーダンスを有し前記第２電源が供給される第２端子に接続された第２インピーダンス素子と、
前記第１インピーダンス素子と前記第２インピーダンス素子との間に接続された所定のインピーダンスを有する第３インピーダンス素子と、
前記第１インピーダンス素子と前記第３インピーダンス素子間の第１ノードに接続され、該第１ノードに第１制御電流を供給する第１電流源と、
前記第２インピーダンス素子と前記第３インピーダンス素子間の第２ノードに接続され、該第２ノードに第２制御電流を供給する第２電流源と、
を備え、
前記第１電流源と前記第２電流源は、前記第１制御電流と前記第２制御電流とを流す方向が互いに逆であり、前記第１制御電流と前記第２制御電流の絶対値の合計が一定値となるように前記両制御電流を制御し、
前記第１ノードの電位と前記第２ノードの電位を前記第１制御電流と前記第２制御電流の値に対応する電位に変更すること
を特徴とする電圧発生回路。 - 複数ビットのデジタル信号に基づいて複数の出力電圧を発生する電圧発生回路と、該複数の出力電圧のうちの１つを選択して生成したアナログ信号を出力する選択回路とを備えたＤ／Ａ変換回路であって、
前記電圧発生回路は、
第１電源が供給される第１端子に接続された第１インピーダンス素子と、
前記第１インピーダンス素子と同一のインピーダンスを有し第２電源が供給される第２端子に接続された第２インピーダンス素子と、
前記第１インピーダンス素子と前記第２インピーダンス素子との間に接続された所定のインピーダンスを有する第３インピーダンス素子と、
前記第１インピーダンス素子と前記第３インピーダンス素子との間の第１ノードに接続され、該第１ノードに第１制御電流を供給する第１電流源と、
前記第２インピーダンス素子と前記第３インピーダンス素子との間の第２ノードに接続され、該第２ノードに第２制御電流を供給する第２電流源と、
を備え、
前記第１電流源と前記第２電流源は、前記第１制御電流と前記第２制御電流とを流す方向が互いに逆であり、前記第１制御電流と前記第２制御電流の絶対値の合計が一定値となるように前記両制御電流を制御すること
を特徴とするＤ／Ａ変換回路。 - 前記電圧発生回路は、
前記デジタル信号の下位ビットのビット数に対応する複数の電圧を出力し、
前記選択回路は、
前記デジタル信号の上位ビットに基づいて前記複数の出力電圧から１つの電圧を選択すること
を特徴とする請求項２に記載のＤ／Ａ変換回路。 - 第１電源に接続された第１インピーダンス素子と、
前記第１インピーダンス素子と同一インピーダンスを有し前記第２電源に接続された第２インピーダンス素子と、
前記第１インピーダンス素子と前記第２インピーダンス素子との間に接続された所定のインピーダンスを有する第３インピーダンス素子と、
前記第１インピーダンス素子と前記第３インピーダンス素子との間の第１ノードから第１制御電流を引き込む第１電流源と、
前記第２インピーダンス素子と前記第３インピーダンス素子との間の第２ノードに前記第１制御電流と相関する第２制御電流を供給する第２電流源と、
を備え、
前記第１電流源と前記第２電流源は、前記第１制御電流と前記第２制御電流の絶対値の合計が一定値となるように前記両制御電流を制御し、
前記第１ノードの電位と前記第２ノードの電位を前記第１制御電流と前記第２制御電流の値に対応する電位に変更すること
を特徴とする電圧発生回路。 - 前記第１ノードと前記第２ノードと前記第３インピーダンスとの何れかに接続される少なくとも２つの出力端子を備えること
を特徴とする請求項４に記載の電圧発生回路。
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