JPS5944125A - デジタル−アナログ変換器 - Google Patents
デジタル−アナログ変換器Info
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- JPS5944125A JPS5944125A JP57155521A JP15552182A JPS5944125A JP S5944125 A JPS5944125 A JP S5944125A JP 57155521 A JP57155521 A JP 57155521A JP 15552182 A JP15552182 A JP 15552182A JP S5944125 A JPS5944125 A JP S5944125A
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- JP
- Japan
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- output
- switch
- voltage
- digital signal
- bit group
- Prior art date
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
- H03M1/682—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は高精度を得られＭＯ８集積回路化に適するデジ
タル−アナログ変換器（以下Ｄ／ＡＣと略称する）に関
する。
タル−アナログ変換器（以下Ｄ／ＡＣと略称する）に関
する。
たとえばデジタルオーディオ機器では高精度のＤ／ＡＣ
を用いてオーディオ信号を後向する種々の方法が提案さ
れている。このようなり／ＡＣとして種々の随成のもの
が考えられるが、たとえば単一の抵抗網を単一のスイッ
チ列で切換えるようにした局舎、素子数が膨大なものと
なる。
を用いてオーディオ信号を後向する種々の方法が提案さ
れている。このようなり／ＡＣとして種々の随成のもの
が考えられるが、たとえば単一の抵抗網を単一のスイッ
チ列で切換えるようにした局舎、素子数が膨大なものと
なる。
たとえばこのような、構成で１４ビツトのデジタル信号
をアナログ信号に変換するためには抵抗素子の数だけで
も約１６０００ ｌ１ｉ５’を必要とし、チップサイズ
も極めて大きくなシ、これ１Ｍ０８−ＦＥＴで構成する
ことは不可能である。
をアナログ信号に変換するためには抵抗素子の数だけで
も約１６０００ ｌ１ｉ５’を必要とし、チップサイズ
も極めて大きくなシ、これ１Ｍ０８−ＦＥＴで構成する
ことは不可能である。
このために、たとえば第１図に示すようにデジタル信号
を上位ビット群と、下位ビ、ソト群に２分して上位ビッ
ト群のアナログ変換出力によって、下位ビット群金アナ
ログ変換するスイッチアレイの上端電圧および下端ｍ圧
を与え、この上・下端電圧間で下位ビット群のデジタル
信号に対応するアナログ信号を得るＤ／ＡＣが考えられ
ている。すなわち第１図において、１は両端に与えられ
る一定電圧Ｒｅｆ＋’ Ｒｅｆ−を分圧する籾数の抵抗
を直列に接続した直列抵抗回路である。セして２は直列
抵抗回路１０分圧電圧をデジタル信号の上位ビット群Ｕ
に応じて選択し、バッファアンプ３へ与える第１のスイ
ッチアレイである。そして、・４．ファアンゾ３の出力
“電圧を４２のスイッチアレイ４へ与え、この第２のス
イッチアレイ４へ入力するデジタル信号の下位ビット群
しに応じてＲ−２Ｈのラダー抵抗群５によ多出力電圧■
。ＵＴ を得るようにしている。
を上位ビット群と、下位ビ、ソト群に２分して上位ビッ
ト群のアナログ変換出力によって、下位ビット群金アナ
ログ変換するスイッチアレイの上端電圧および下端ｍ圧
を与え、この上・下端電圧間で下位ビット群のデジタル
信号に対応するアナログ信号を得るＤ／ＡＣが考えられ
ている。すなわち第１図において、１は両端に与えられ
る一定電圧Ｒｅｆ＋’ Ｒｅｆ−を分圧する籾数の抵抗
を直列に接続した直列抵抗回路である。セして２は直列
抵抗回路１０分圧電圧をデジタル信号の上位ビット群Ｕ
に応じて選択し、バッファアンプ３へ与える第１のスイ
ッチアレイである。そして、・４．ファアンゾ３の出力
“電圧を４２のスイッチアレイ４へ与え、この第２のス
イッチアレイ４へ入力するデジタル信号の下位ビット群
しに応じてＲ−２Ｈのラダー抵抗群５によ多出力電圧■
。ＵＴ を得るようにしている。
しかしながらこのようなものでは、上位、下位の各デジ
タル信号からアナログ出力を得る際の変換＠注のマツチ
ングがとυ離く、また下位のデジタル信号を与えられる
スイッチアレイ４にはＲ−２Ｈのラダー抵抗群５を接続
しているので高精度を得るためにはラダー抵抗群５のト
リミングを必要とし、コストが高価になる問題がある。
タル信号からアナログ出力を得る際の変換＠注のマツチ
ングがとυ離く、また下位のデジタル信号を与えられる
スイッチアレイ４にはＲ−２Ｈのラダー抵抗群５を接続
しているので高精度を得るためにはラダー抵抗群５のト
リミングを必要とし、コストが高価になる問題がある。
さらにこのようなものではｔＺツファ３の出力電圧を第
２のスイッチアレイ４を介してラダー抵抗群５へ与える
ので第２のスイッチアレイ４のオン抵抗のバラツキによ
”） ”Ｃ％ ラダー抵抗群５へ供給するｔｈ圧に′
ｐｔｉ、差を生じ、高オ′Ｎ度ｔ−得られない問題が−
５つだ。
２のスイッチアレイ４を介してラダー抵抗群５へ与える
ので第２のスイッチアレイ４のオン抵抗のバラツキによ
”） ”Ｃ％ ラダー抵抗群５へ供給するｔｈ圧に′
ｐｔｉ、差を生じ、高オ′Ｎ度ｔ−得られない問題が−
５つだ。
〔′７６明の目的〕
本発明は上記の４＜情に鑑みてなされたもので上位の抵
抗網の出力を下位の抵抗網へ与えてアナログ変換を行な
うものにおいて、上記抵抗網の出力を選択するスイッチ
アレイのオン抵抗のバラツキを相殺して高精度にデジタ
ル信号をアナログ信号に変換することができ、しかもＭ
ＯＳ−ＦＩＩＣＴによる集積回路に適するデジタル−ア
ナログコンバータを提供することを目的とするものでろ
る。
抗網の出力を下位の抵抗網へ与えてアナログ変換を行な
うものにおいて、上記抵抗網の出力を選択するスイッチ
アレイのオン抵抗のバラツキを相殺して高精度にデジタ
ル信号をアナログ信号に変換することができ、しかもＭ
ＯＳ−ＦＩＩＣＴによる集積回路に適するデジタル−ア
ナログコンバータを提供することを目的とするものでろ
る。
〔発明の４既要〕
すなわち本発明は、基準電圧を第１の抵抗網で分圧し、
この出力をデジタル信号の上位ビット群の内容に応じて
第１のスイッチ列を介して取υ出し、バッファを介して
第２の抵抗網の両端へ与え、この第２の抵抗網の分圧電
圧を上記デジタル信号の下位ビット群の内容に応じて第
２のスイ 、チ列を介して取シ出すようにしたものであ
る。
この出力をデジタル信号の上位ビット群の内容に応じて
第１のスイッチ列を介して取υ出し、バッファを介して
第２の抵抗網の両端へ与え、この第２の抵抗網の分圧電
圧を上記デジタル信号の下位ビット群の内容に応じて第
２のスイ 、チ列を介して取シ出すようにしたものであ
る。
以下本発明の一実施例を第２図に示すブロック図を参照
して詳細に説明する。図中１１は基準１ｄ圧源１２の１
Ｌ圧を両端に与えられてＭ個に分割する第１の抵抗網で
ある。１３は第１の抵抗網１ノの分圧電圧を与えられる
第１のスイッチ列である。この第１のスイッチ列１３は
アナログ変換すべきデジタル信号の上位ビット群の信号
を与えられる第１のスイッチ制御回路１４によりて制御
するようにしている。すなわち、上位ビット群の信号の
内容に応じて第１のスイッチ列の２個のスイッチを選択
的にオンし、この出力をそれぞれバッファアンプ１５．
１６ｆ介して第２の抵抗網１７の両端に印加する。第２
Ｏ抵抗Ｍ １７はバッファアンプ１５．１６を介して
与えられた電圧をＮ個に分割する。そしてこの第２の抵
抗網１７の分圧電圧を第２のスイッチ列１８へ与える。
して詳細に説明する。図中１１は基準１ｄ圧源１２の１
Ｌ圧を両端に与えられてＭ個に分割する第１の抵抗網で
ある。１３は第１の抵抗網１ノの分圧電圧を与えられる
第１のスイッチ列である。この第１のスイッチ列１３は
アナログ変換すべきデジタル信号の上位ビット群の信号
を与えられる第１のスイッチ制御回路１４によりて制御
するようにしている。すなわち、上位ビット群の信号の
内容に応じて第１のスイッチ列の２個のスイッチを選択
的にオンし、この出力をそれぞれバッファアンプ１５．
１６ｆ介して第２の抵抗網１７の両端に印加する。第２
Ｏ抵抗Ｍ １７はバッファアンプ１５．１６を介して
与えられた電圧をＮ個に分割する。そしてこの第２の抵
抗網１７の分圧電圧を第２のスイッチ列１８へ与える。
第２のスイッチ列１８はアナログ変換すべきデジタル信
号の下位ビット群の信号をコード変換器１９でコード変
換して与えられる第２のスイッチ制御回路２０によシ制
御される。そして、この第２のスイッチ制御回路２０に
よシ第２のスイッチ列を選択的にオンし、アナログ出力
端子２１から出力するようにしている。また上記コード
変換器１９は、デジタル信号の上位ビット群の最下位ビ
ットの内容に応じてデジタル信号の下位ビット群の信号
をコード変換する。
号の下位ビット群の信号をコード変換器１９でコード変
換して与えられる第２のスイッチ制御回路２０によシ制
御される。そして、この第２のスイッチ制御回路２０に
よシ第２のスイッチ列を選択的にオンし、アナログ出力
端子２１から出力するようにしている。また上記コード
変換器１９は、デジタル信号の上位ビット群の最下位ビ
ットの内容に応じてデジタル信号の下位ビット群の信号
をコード変換する。
以下本発明の具体例を上位７ビツト、下位７ビツトの１
４ビツトのデジタル信号をアナログ変換するものについ
て、第３図乃至第６図を参照して詳細に説明する。第３
図は第１の抵抗網１１および第１のスイッチ列１３の一
例を示す図である。第１の抵抗網１１は、複数の抵抗Ｒ
ｚ、Ｒ２，・・・、Ｒ１２８ｔｌ−直列に接続し、両Ｉ
端を端子’ｒｔ、’ｒ、を介して基準電源１２に接続し
ている。そして各抵抗Ｒ１，Ｒ２，・・・Ｒ１２８の直
列接続点から得られる１２９個の分圧電圧Ｖ １ 、
Ｖ ２ 、 ・、 Ｖ １２９を端子Ｔ３ １ Ｔ４
＋・・・ｌＴ’１８１’ｒ介してＦＫＴからなるアナ
ログスイッチＳＷ１．ＳＷ２．・・・ｌ ５Ｗ１２９の
各入力へ与える。さらに各奇数番目のアナログスイッチ
ＳＷ１．ＳＷ３．・・・、 ８Ｗ１２９の出力を共通に
出力端子Ｔ１３ｚ＆ご接続し、各偶数番目のアナログス
イッチ８Ｗ２．ＳＷ４．・・・、５Ｗ１２Ｂの出力を共
通に出力端子Ｔｏｓｓに接続する。また各アナログスイ
ッチＳＷＩ 、ＳＷ２ 、・・・、 ５Ｗ１２９の各ダ
ートは、それぞれゲート端子Ｇｌ、Ｇ２゜・・・、Ｇ１
２９に介して第１のスイッチ制御回路１４から制御信号
を与えられる。また上記第１の抵抗網１１の各抵抗Ｒ１
，Ｒ２Ｔ・・・、 Ｒ１２Ｂの１葭は等しくしている。
４ビツトのデジタル信号をアナログ変換するものについ
て、第３図乃至第６図を参照して詳細に説明する。第３
図は第１の抵抗網１１および第１のスイッチ列１３の一
例を示す図である。第１の抵抗網１１は、複数の抵抗Ｒ
ｚ、Ｒ２，・・・、Ｒ１２８ｔｌ−直列に接続し、両Ｉ
端を端子’ｒｔ、’ｒ、を介して基準電源１２に接続し
ている。そして各抵抗Ｒ１，Ｒ２，・・・Ｒ１２８の直
列接続点から得られる１２９個の分圧電圧Ｖ １ 、
Ｖ ２ 、 ・、 Ｖ １２９を端子Ｔ３ １ Ｔ４
＋・・・ｌＴ’１８１’ｒ介してＦＫＴからなるアナ
ログスイッチＳＷ１．ＳＷ２．・・・ｌ ５Ｗ１２９の
各入力へ与える。さらに各奇数番目のアナログスイッチ
ＳＷ１．ＳＷ３．・・・、 ８Ｗ１２９の出力を共通に
出力端子Ｔ１３ｚ＆ご接続し、各偶数番目のアナログス
イッチ８Ｗ２．ＳＷ４．・・・、５Ｗ１２Ｂの出力を共
通に出力端子Ｔｏｓｓに接続する。また各アナログスイ
ッチＳＷＩ 、ＳＷ２ 、・・・、 ５Ｗ１２９の各ダ
ートは、それぞれゲート端子Ｇｌ、Ｇ２゜・・・、Ｇ１
２９に介して第１のスイッチ制御回路１４から制御信号
を与えられる。また上記第１の抵抗網１１の各抵抗Ｒ１
，Ｒ２Ｔ・・・、 Ｒ１２Ｂの１葭は等しくしている。
ここでアナログ変換すべきデジタル信号をストレートバ
イナリコードとすれば第１のスイッチ制御回路１４はデ
ジタル信号の上位ビット群に応じて次の１６１表に示す
ように２個のスイ。
イナリコードとすれば第１のスイッチ制御回路１４はデ
ジタル信号の上位ビット群に応じて次の１６１表に示す
ように２個のスイ。
チを選択的にオンする。
第 １ 辰
すなわち、デジタル信号の上位ビット群の変化に応じて
上昇時は第１の抵抗網１１の高電位側の出力を選択した
まま瞬接するさらに高眼位の出力を選択し、下降時は低
゛亀位側の出力を選択したまま隣接するさらに低電位の
出力４を選択するようにしている。したがって、スイッ
チＳＷ３は、上位ビット群の値が２および３の時にオン
すればよいので、たとえばＮチャンネルＦＥＴで構成す
ればダー］・端子Ｇ３に■（レベルの信号を与えればよ
い。したがって、たとえば第４図に示すようにビ、１８
．９の信号およびその反転信号をそれぞれアンドダート
ＡＮＤｌ、ＡＮＤ２へ人力し、この出力のｊｌ１１浬和
をオアゲートＯＲ。
上昇時は第１の抵抗網１１の高電位側の出力を選択した
まま瞬接するさらに高眼位の出力を選択し、下降時は低
゛亀位側の出力を選択したまま隣接するさらに低電位の
出力４を選択するようにしている。したがって、スイッ
チＳＷ３は、上位ビット群の値が２および３の時にオン
すればよいので、たとえばＮチャンネルＦＥＴで構成す
ればダー］・端子Ｇ３に■（レベルの信号を与えればよ
い。したがって、たとえば第４図に示すようにビ、１８
．９の信号およびその反転信号をそれぞれアンドダート
ＡＮＤｌ、ＡＮＤ２へ人力し、この出力のｊｌ１１浬和
をオアゲートＯＲ。
で得る。またビット１０〜ビツト１４の信号を反転して
６人カアンドグートＡＮＤ３の各入カヘ与え、さらに上
記オアｒ−）ＯＲＩの論理和とともにこのアンドグー）
ＡＮＤ３で論理積を得、スイッチＳＷ３のダート端子Ｇ
３へ与えればよい。
６人カアンドグートＡＮＤ３の各入カヘ与え、さらに上
記オアｒ−）ＯＲＩの論理和とともにこのアンドグー）
ＡＮＤ３で論理積を得、スイッチＳＷ３のダート端子Ｇ
３へ与えればよい。
そして第５トｊは第２の抵抗網１７および第２のスイッ
チ列１８を示す図である。第２の抵抗網１７は複数の抵
抗ｒ１〜ｒ１２９を直列に接続し、両端の端子ｔｌ、ｔ
、ヘバッファアンプ１５．１６７Ｊ’ら第１のスイッチ
列１３で選択した１４Ｌ圧を印加する。なお上記両端の
抵抗ｒｌ 。
チ列１８を示す図である。第２の抵抗網１７は複数の抵
抗ｒ１〜ｒ１２９を直列に接続し、両端の端子ｔｌ、ｔ
、ヘバッファアンプ１５．１６７Ｊ’ら第１のスイッチ
列１３で選択した１４Ｌ圧を印加する。なお上記両端の
抵抗ｒｌ 。
ｒ １冨９は七の中間の抵抗ｒ２ ＋ ｒ３ １ ”
’ ＊ ｒｔｚｓの抵抗値の半分になるようにしている
。そして各抵抗ｒ１〜Ｆ １２８の直列接続点から得ら
れる１２８１固の分圧電圧Ｖｌ＋Ｖ２＋・・・ｔＶ１２
１１紮端子ｔ３ 、ｔ４ ＋・・・、ｔ１２ｓを弁し
てＦＥＴからなるアナログスイッチＳＷＳ １ 、 Ｓ
ＷＳ ２ 、 ・＝−。
’ ＊ ｒｔｚｓの抵抗値の半分になるようにしている
。そして各抵抗ｒ１〜Ｆ １２８の直列接続点から得ら
れる１２８１固の分圧電圧Ｖｌ＋Ｖ２＋・・・ｔＶ１２
１１紮端子ｔ３ 、ｔ４ ＋・・・、ｔ１２ｓを弁し
てＦＥＴからなるアナログスイッチＳＷＳ １ 、 Ｓ
ＷＳ ２ 、 ・＝−。
５Ｗ８１２Ｂの各入力へ与える。そして各スイッチＳＷ
Ｓ １ 、 ＳＷＳ ２ 、・・・、 ＢＷ８１２Ｂの
出力を並列にアナログ出力端子ｔ１２９に接続し、各ｒ
−１を、それぞれケ９−ト端子ｇｌ＋ｇ２＋・・・＋ｇ
１２＠に接続し、ここに第２のスイッチ制御回路２０か
ら与えられる制御信号によりその１個だけを選択的にオ
ンさせる。すなわち第２のスイッチ制御回路２０はデジ
タル信号の下位ビット群のコード変換器１９の変換出力
に応じて次の第２表に示すように１個のスイッチを選択
的にオンする。
Ｓ １ 、 ＳＷＳ ２ 、・・・、 ＢＷ８１２Ｂの
出力を並列にアナログ出力端子ｔ１２９に接続し、各ｒ
−１を、それぞれケ９−ト端子ｇｌ＋ｇ２＋・・・＋ｇ
１２＠に接続し、ここに第２のスイッチ制御回路２０か
ら与えられる制御信号によりその１個だけを選択的にオ
ンさせる。すなわち第２のスイッチ制御回路２０はデジ
タル信号の下位ビット群のコード変換器１９の変換出力
に応じて次の第２表に示すように１個のスイッチを選択
的にオンする。
弔 ２ 次
すなわちアナログ変換すべきデジタル信号はストレート
パイナリーコーＰの場合は、全てのビットが００ときが
最も小なる出力電圧に対ろし、また全てのビットが１の
ときが最も大なる出力−圧に対応する。そして、基準電
源１２の電圧を２−１に等分割した電圧ステ、ゾにおい
て、デジタル信号の最下位の１ビツトが上記電圧ステッ
プのｌステ、ノに相当するものとする。
パイナリーコーＰの場合は、全てのビットが００ときが
最も小なる出力電圧に対ろし、また全てのビットが１の
ときが最も大なる出力−圧に対応する。そして、基準電
源１２の電圧を２−１に等分割した電圧ステ、ゾにおい
て、デジタル信号の最下位の１ビツトが上記電圧ステッ
プのｌステ、ノに相当するものとする。
すなわち、この場合は、上記デジタル信号の値が１づつ
増加する毎に出力電圧も上記電圧ステップの１ステ、グ
づつ増加する変換特性となる。
増加する毎に出力電圧も上記電圧ステップの１ステ、グ
づつ増加する変換特性となる。
しかしてこのような入カコーＰでデジタル信号を与えら
れる場合は、コード変換器は著るしく簡単なものでよい
。すなわち、第６図に示すように上位ピ、１・群の最下
位ビットの値が１″のときは下位ビット群の内容をその
まま第２のスイッチ制御回路２０へ与える。また上位ビ
ット群の最下位ビットの値が′０＃のときは下位ビット
群の内容を反転して第２のスイッチ制御回路２０へ与え
ればよい。このようにすれば上位ビット群の内容の増減
によシバ、ファアンゾ１５．１６の出力電圧値の大小関
係が反転してもそれに応じて下位ビット群の内容も反転
するのでアナログ出力電圧の単調特性は損なわれない。
れる場合は、コード変換器は著るしく簡単なものでよい
。すなわち、第６図に示すように上位ピ、１・群の最下
位ビットの値が１″のときは下位ビット群の内容をその
まま第２のスイッチ制御回路２０へ与える。また上位ビ
ット群の最下位ビットの値が′０＃のときは下位ビット
群の内容を反転して第２のスイッチ制御回路２０へ与え
ればよい。このようにすれば上位ビット群の内容の増減
によシバ、ファアンゾ１５．１６の出力電圧値の大小関
係が反転してもそれに応じて下位ビット群の内容も反転
するのでアナログ出力電圧の単調特性は損なわれない。
なお上記各抵抗網１１．１７は、薄膜抵抗、ポリシリコ
ン抵抗、拡赦抵抗等で画成すればよい◎またバッファア
ンプ１５．１６はインピーダンス変換を行なえばよいの
で所ｍｌオペアンプをｄ？ルテージフＡロア構成にした
増幅率Ｉのものを用いればよい。
ン抵抗、拡赦抵抗等で画成すればよい◎またバッファア
ンプ１５．１６はインピーダンス変換を行なえばよいの
で所ｍｌオペアンプをｄ？ルテージフＡロア構成にした
増幅率Ｉのものを用いればよい。
このような構成であれば基準電源１２の電圧をｖｒとす
ると、この、は圧ｖｒを第１の抵抗網１１の両端に印加
するのでｍ番目の分圧電圧■□は次の１）式で与えられ
る。
ると、この、は圧ｖｒを第１の抵抗網１１の両端に印加
するのでｍ番目の分圧電圧■□は次の１）式で与えられ
る。
そして第１のスイッチ列１３は−Ｅ位７ビツトの内容に
応じて、第１の抵抗網１１の隣接出力端子ｌ１１ｍ、
ｌ１１ｍ＋、の出力電圧ｖｍ、ｖｍ＋１ヲ選択スル。
応じて、第１の抵抗網１１の隣接出力端子ｌ１１ｍ、
ｌ１１ｍ＋、の出力電圧ｖｍ、ｖｍ＋１ヲ選択スル。
ここで上位７ビツトの内容はｍとすればその最下位ビッ
トの値に応じて第１のスイッチ列１３の出力′Ｉル圧−
”ｍ＋１の大小関係は次の第３表に示すようになる。
トの値に応じて第１のスイッチ列１３の出力′Ｉル圧−
”ｍ＋１の大小関係は次の第３表に示すようになる。
第 ３ 衣
そして上記出力電圧ｖｍ、■ｍ＋、′ｆ！：第２の抵抗
網１７０両端ｔｌ＋ｔ２ヘバッファアンｆ１５゜１６を
介して与える。したがって、第２の抵抗網１７のｎ番目
の出ｐ端子ｔｎの出力電圧ｖｎ＆よ８ビツトが１のとき
は次の２）式、０のときは次の３）式で与えられる。
網１７０両端ｔｌ＋ｔ２ヘバッファアンｆ１５゜１６を
介して与える。したがって、第２の抵抗網１７のｎ番目
の出ｐ端子ｔｎの出力電圧ｖｎ＆よ８ビツトが１のとき
は次の２）式、０のときは次の３）式で与えられる。
すなわち、下位ビットの自答の変化に年って出ここで下
位ビットの内容’ｔ Ｐとすれば８ビツトが０のときは
ｎ＝Ｐ、８ビ、トが１のときはｎ＝１２９−Ｐとなる。
位ビットの内容’ｔ Ｐとすれば８ビツトが０のときは
ｎ＝Ｐ、８ビ、トが１のときはｎ＝１２９−Ｐとなる。
したがって、２）、３）式から次の４）式が得られる。
そしてこの４）式に１）を代入すると、となる。したが
って、上Ｏ下位ビット、ｍ ” ｎのデジタル信号に対
して１４ビット精度のアナログ変換出力を得られる。
って、上Ｏ下位ビット、ｍ ” ｎのデジタル信号に対
して１４ビット精度のアナログ変換出力を得られる。
しかして本発明によれば第１，４２の抵抗網に直タリ接
続した４Ｘ数の抵抗からなる分圧回路を用いるのでＲ−
２Ｈの構成に比して単純なため、容易に一梢度を・祷ら
れる。またこのような直列の分圧回路では単調特性およ
び微分直線特性が良好で旨精度を得ることがでべろ。さ
らに上・下位ビット毎に抵抗網およびスイ、、チ列を設
けているので単一の抵抗網およびスイッチ列ヲ設けるも
のに比して著しく素子４ｉ！！、全削減することができ
る。すなわち１４ビツトのデジタル信号を変換する場合
、抵抗素子、スイッチ素子の数は概略２ から２×２
に減少できそれによって半導体乗積回路化が容易でコス
トの低減を図ることができる。さらに上位ビットの自答
の増減に応じ第１のスイッチ列の選択する２出力は父互
に大小関係が反転するようにしているので、たとえばバ
ッファアンプのオフセット屯田によって単調性、微分直
線性が損なわれることもない。
続した４Ｘ数の抵抗からなる分圧回路を用いるのでＲ−
２Ｈの構成に比して単純なため、容易に一梢度を・祷ら
れる。またこのような直列の分圧回路では単調特性およ
び微分直線特性が良好で旨精度を得ることがでべろ。さ
らに上・下位ビット毎に抵抗網およびスイ、、チ列を設
けているので単一の抵抗網およびスイッチ列ヲ設けるも
のに比して著しく素子４ｉ！！、全削減することができ
る。すなわち１４ビツトのデジタル信号を変換する場合
、抵抗素子、スイッチ素子の数は概略２ から２×２
に減少できそれによって半導体乗積回路化が容易でコス
トの低減を図ることができる。さらに上位ビットの自答
の増減に応じ第１のスイッチ列の選択する２出力は父互
に大小関係が反転するようにしているので、たとえばバ
ッファアンプのオフセット屯田によって単調性、微分直
線性が損なわれることもない。
そして、バッファアンプの出力は、たとえば第１図に示
すようにスイッチアレイを介して抵抗網へ供給するもの
ではなく、直接用２の抵抗網へ供給するようにしている
ので基準電圧はスイッチのオン抵抗の誤差の影響を受け
ることなく高精度に第２の抵抗網へ伝達できる。したが
って各抵抗網のマツチングもとシやすく、抵抗網のトリ
ミングも不必要でコストを低減することができ乗積回路
化に適する。豊だ下位ビットのコート９変換もデジタル
信号処理回路によって実現でき誤差を原理的に生じない
ので他めで高精度を得られ、かつ安定に動作することが
できる。
すようにスイッチアレイを介して抵抗網へ供給するもの
ではなく、直接用２の抵抗網へ供給するようにしている
ので基準電圧はスイッチのオン抵抗の誤差の影響を受け
ることなく高精度に第２の抵抗網へ伝達できる。したが
って各抵抗網のマツチングもとシやすく、抵抗網のトリ
ミングも不必要でコストを低減することができ乗積回路
化に適する。豊だ下位ビットのコート９変換もデジタル
信号処理回路によって実現でき誤差を原理的に生じない
ので他めで高精度を得られ、かつ安定に動作することが
できる。
第７図は１６ビツトのデジタル信号をアナログ変換する
回路を示す図で１６ビツトの直列信号をデータ人力１０
１へ与えてクロ、り端子１θ２へ与えるクロ、り信号に
同期して１６ビツトのシフトレジスタ１０３へ順次に読
み込む。
回路を示す図で１６ビツトの直列信号をデータ人力１０
１へ与えてクロ、り端子１θ２へ与えるクロ、り信号に
同期して１６ビツトのシフトレジスタ１０３へ順次に読
み込む。
そしてシフトレジスタ１０３の自答をう、チ１０４へ転
送し、記憶する。一方、２５６個の抵抗を直列に接続し
た第１の抵抗網１０５の両端に基準ｍ圧±ＶＲを印加し
、この分圧電圧をデジタル信号の上位８ピツ）Ｂ９〜Ｂ
１６Ｊ：与えられるマトリクス、すなわち第１のスイッ
チ制御回路１０６の出力に応じて第１のスイッチ列１０
７の２個の隣接するスイッチを選択的にオンして取シ出
す。そしてこの電圧をパ、ファアン：７″′１０８．１
０９を介して２５６個の抵抗を１＠列に接続した第２の
抵抗網１１００両端に印加する。第２の抵抗網１１０の
分圧延圧は、デジタル信号の下位８ピツ）Ｂｌ〜Ｂ８を
上位ピッ） Ｉｔの最下位ビットの内容に応じてコード
変換するコード変換器１１１を介して与えられるマトリ
クス、すなわち第２のスイッチ制御回路１１２の出力に
応じて第２のスイッチ列１１３０１個のスイッチを選択
的にオンして取り出しアナログ出力端子１１４から出力
するものである。
送し、記憶する。一方、２５６個の抵抗を直列に接続し
た第１の抵抗網１０５の両端に基準ｍ圧±ＶＲを印加し
、この分圧電圧をデジタル信号の上位８ピツ）Ｂ９〜Ｂ
１６Ｊ：与えられるマトリクス、すなわち第１のスイッ
チ制御回路１０６の出力に応じて第１のスイッチ列１０
７の２個の隣接するスイッチを選択的にオンして取シ出
す。そしてこの電圧をパ、ファアン：７″′１０８．１
０９を介して２５６個の抵抗を１＠列に接続した第２の
抵抗網１１００両端に印加する。第２の抵抗網１１０の
分圧延圧は、デジタル信号の下位８ピツ）Ｂｌ〜Ｂ８を
上位ピッ） Ｉｔの最下位ビットの内容に応じてコード
変換するコード変換器１１１を介して与えられるマトリ
クス、すなわち第２のスイッチ制御回路１１２の出力に
応じて第２のスイッチ列１１３０１個のスイッチを選択
的にオンして取り出しアナログ出力端子１１４から出力
するものである。
また第８図は本発明の他の実施例を示す図でデジタル信
号を上−中・下位ビット群に３分割する。そして基準゛
硯源２０１から基準電圧を第１の抵抗網２０２へ印力口
し、この分圧電圧を、上位ビット群の内容を与えられる
第１のスイッチ制ｊ１１１回路２０３によって制御する
第１のスイッチ列２０４で選択する。そして、この選択
出力嵯圧をバッファアンプ２０５を介して第２の抵抗網
２０６０両端に印加し分圧する。また中位ビット群の信
号を、たとえば上位ビット群の最下位ビットの内容に応
じて第１のコード変換器２０７でコード変Ｊ央して第２
のスイッチ：１ｔｌＪ御回蹟２０８へ与え第２のスイッ
チ列２０９を制イＩして第２の抵抗網２０６の分圧電圧
′ｊｋ選択する。そしてこの電圧をバッファアンプ２１
０を介して４３の抵抗網２１１へ印加する。さらに下位
ビット群の信号を、たとえば中位ビット群の最下位ビッ
トの内容に応じて第２のコード変換器２１２でコード変
換して第３のスイッチ割預り回路２１３へ与え第３のス
イッチ列２１４をａｊｌ ｉ卸して第３の抵抗網２１ノ
の分圧電圧〒選択し、アナログ駕、函出力の出力端子２
１５から出力するようにしている。なお、この場合も第
１、第２のスイッチｆｉｉｌＪ （ＩＩｎ回路２０３，
２０８は第１、第２のスイ、ツー列２０４，２０９で選
択する分圧ＩＭ、圧の大小関係が５″′′ジタル信増減
に応じて交互に反転するように制御する。
号を上−中・下位ビット群に３分割する。そして基準゛
硯源２０１から基準電圧を第１の抵抗網２０２へ印力口
し、この分圧電圧を、上位ビット群の内容を与えられる
第１のスイッチ制ｊ１１１回路２０３によって制御する
第１のスイッチ列２０４で選択する。そして、この選択
出力嵯圧をバッファアンプ２０５を介して第２の抵抗網
２０６０両端に印加し分圧する。また中位ビット群の信
号を、たとえば上位ビット群の最下位ビットの内容に応
じて第１のコード変換器２０７でコード変Ｊ央して第２
のスイッチ：１ｔｌＪ御回蹟２０８へ与え第２のスイッ
チ列２０９を制イＩして第２の抵抗網２０６の分圧電圧
′ｊｋ選択する。そしてこの電圧をバッファアンプ２１
０を介して４３の抵抗網２１１へ印加する。さらに下位
ビット群の信号を、たとえば中位ビット群の最下位ビッ
トの内容に応じて第２のコード変換器２１２でコード変
換して第３のスイッチ割預り回路２１３へ与え第３のス
イッチ列２１４をａｊｌ ｉ卸して第３の抵抗網２１ノ
の分圧電圧〒選択し、アナログ駕、函出力の出力端子２
１５から出力するようにしている。なお、この場合も第
１、第２のスイッチｆｉｉｌＪ （ＩＩｎ回路２０３，
２０８は第１、第２のスイ、ツー列２０４，２０９で選
択する分圧ＩＭ、圧の大小関係が５″′′ジタル信増減
に応じて交互に反転するように制御する。
〔ン６明の効果〕
以上のように本発明によれば、スイ、テアレイのオン抵
抗のバラツキ、バッファアンプのドリフト等による誤光
を打消すことがでさ、全体の素子数を減少し、高精度に
７ｊノタル信号をアナログ信号に変換することができし
かもＭＯＳ−ＦＥＴを用いた集積回路に適するデジタル
−アナログ変換器を提供することができる。
抗のバラツキ、バッファアンプのドリフト等による誤光
を打消すことがでさ、全体の素子数を減少し、高精度に
７ｊノタル信号をアナログ信号に変換することができし
かもＭＯＳ−ＦＥＴを用いた集積回路に適するデジタル
−アナログ変換器を提供することができる。
第１図は従来のデジタル−アナログ変４ｙＪ、器の一例
を示すプロ、り図、第２図は本発明の一実施例を示すブ
ロック図、第３図乃至第６図は上記実施例の要部の詳細
を示す図、第７１９１は本発明の具体例を示すブロック
図、第８図は本発明の他の実施例を示すブロック図であ
る。 Ｉ Ｊ 、１７・・・抵抗網、１２・・・基準電源、１
３゜１８・・・スイッチ列、１４．２０・・・スイッチ
制御回路、１５ 、 Ｚ ６・・・バッファアンプ、１
９・・・コード変換器。
を示すプロ、り図、第２図は本発明の一実施例を示すブ
ロック図、第３図乃至第６図は上記実施例の要部の詳細
を示す図、第７１９１は本発明の具体例を示すブロック
図、第８図は本発明の他の実施例を示すブロック図であ
る。 Ｉ Ｊ 、１７・・・抵抗網、１２・・・基準電源、１
３゜１８・・・スイッチ列、１４．２０・・・スイッチ
制御回路、１５ 、 Ｚ ６・・・バッファアンプ、１
９・・・コード変換器。
Claims (1)
- 【特許請求の範囲】 （Ｄ 茫ｌ〜′ｉ電１圧全Ｍ個に分割してＭ個の出力
端から出力する第１の抵抗網と、この第１の抵抗網の各
出力端の出力電圧を与えられアナログ架１穴すべきデジ
タル１８号の上位ビット群の内容に応じて上記各出力端
の隣接する一対の出力電圧”ｃ Ｊ択する第１のスイッ
チ列と、この第１のスイッチ列で選択した上記出力型１
−＋ｌをバッファを介して与えられかつＮ個に分別して
Ｎｌ１ｉ！！１の出力端から出力する第２の、［（抗網
と、この第２の抵抗網の各出力端の出力電圧からアナロ
グ’＆ １％すべきデシタル信号の下位ビット群の内容
に応じた出力を選択する第２のスイッチ列とを具備する
１″ツタルーアナログ変換器。 （２） 特許請求の範囲第１項記載のものにおいて、
上記第１のスイッチ列からノ々ツファへ与える出力電圧
（１ｈ５は上記デシタル信号の上位ビット群の変化に応
じて上昇時は高電位側の出力を選択したまま隣接するさ
らに高電位の出力端を選択し下降特電低電位側の出力を
選択したまま隣接するさらに低電位の出力端を選択する
とともに上記第２のスイッチ列へデジタル信号の上位ビ
ット群の最下位ビットの内容に応じて下位ビット群の内
容をコード変換したデシタル信号を与えることを特徴と
するデジタル−アナログ変換器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57155521A JPS5944125A (ja) | 1982-09-07 | 1982-09-07 | デジタル−アナログ変換器 |
| EP83108507A EP0102609B1 (en) | 1982-09-07 | 1983-08-29 | Digital-analog converter |
| DE8383108507T DE3380979D1 (de) | 1982-09-07 | 1983-08-29 | Digital-analogumsetzer. |
| US06/792,181 US4638303A (en) | 1982-07-09 | 1985-10-28 | Digital-analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57155521A JPS5944125A (ja) | 1982-09-07 | 1982-09-07 | デジタル−アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5944125A true JPS5944125A (ja) | 1984-03-12 |
Family
ID=15607880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57155521A Pending JPS5944125A (ja) | 1982-07-09 | 1982-09-07 | デジタル−アナログ変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4638303A (ja) |
| EP (1) | EP0102609B1 (ja) |
| JP (1) | JPS5944125A (ja) |
| DE (1) | DE3380979D1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62227224A (ja) * | 1986-03-28 | 1987-10-06 | Fujitsu Ltd | デジタルアナログ変換器 |
| JP2008506218A (ja) * | 2004-07-06 | 2008-02-28 | ケネット・インコーポレーテッド | 電圧ランダムアクセスメモリ（ｖｒａｍ） |
| JP4630488B2 (ja) * | 2001-05-31 | 2011-02-09 | パナソニック株式会社 | デジタル・アナログ変換回路 |
| JP2017046352A (ja) * | 2015-08-27 | 2017-03-02 | アナログ デバイシズ グローバルＡｎａｌｏｇ Ｄｅｖｉｃｅｓ Ｇｌｏｂａｌ | 多段デジタル−アナログ変換器 |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61240716A (ja) * | 1985-04-17 | 1986-10-27 | Mitsubishi Electric Corp | ディジタルアナログコンバ−タ |
| JPH01164125A (ja) * | 1987-12-21 | 1989-06-28 | Nissan Motor Co Ltd | Ｄ／ａ変換回路 |
| US4940978A (en) * | 1988-05-23 | 1990-07-10 | Zenith Electronics Corporation | Stepwise adjusted digital to analog converter having self correction |
| EP0521629B1 (en) * | 1991-06-18 | 1997-10-29 | Fujitsu Limited | Digital-to-analog converter having resistor networks |
| US5283579A (en) * | 1992-03-06 | 1994-02-01 | Micro Power Systems, Inc. | Digital to analog converter having high multiplying bandwidth |
| US5396245A (en) * | 1993-01-21 | 1995-03-07 | Linear Technology Corporation | Digital to analog converter |
| US5554986A (en) * | 1994-05-03 | 1996-09-10 | Unitrode Corporation | Digital to analog coverter having multiple resistor ladder stages |
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| US5952948A (en) * | 1997-09-24 | 1999-09-14 | Townsend And Townsend And Crew Llp | Low power liquid-crystal display driver |
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| US6433717B1 (en) | 2000-05-31 | 2002-08-13 | Cygnal Integrated Products, Inc. | D/A resistor strings with cross coupling switches |
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-
1983
- 1983-08-29 EP EP83108507A patent/EP0102609B1/en not_active Expired
- 1983-08-29 DE DE8383108507T patent/DE3380979D1/de not_active Expired - Lifetime
-
1985
- 1985-10-28 US US06/792,181 patent/US4638303A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0102609B1 (en) | 1989-12-13 |
| US4638303A (en) | 1987-01-20 |
| EP0102609A2 (en) | 1984-03-14 |
| DE3380979D1 (de) | 1990-01-18 |
| EP0102609A3 (en) | 1987-05-13 |
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