JP3796818B2 - プレーナ型半導体素子 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、プレーナ接合を有するプレーナ型半導体素子の耐圧構造に関する。
【０００２】
【従来の技術】
電力用スイッチング素子として近年、金属−酸化膜−半導体のゲート構造をもつ電界効果トランジスタ（以下ＭＯＳＦＥＴと略す）、絶縁ゲートバイポーラトランジスタ（以下ＩＧＢＴと記す）等のプレーナ型の縦型素子が注目され、その応用分野を広げている。また、これと組み合わせるフリーホイールダイオード（以下ＦＷＤと記す）等のダイオードもプレーナ型の高速素子が適用され始めている。これらのプレーナ素子は、応用分野の広がりに伴い、２０００Ｖ以上の高耐圧分野へも適用され始めている。
【０００３】
プレーナ型縦型素子の高耐圧化のための耐圧構造としては、素子周辺部にガードリング、フローティングリング、フィールドプレート等やこれらの組み合わせが用いられ、例えば、ガードリングであれば、必要な耐圧値に応じてリングの本数、間隔が調整され形成される。耐圧構造は、素子の電流を流す部分である活性領域の面積を減らしてしまうため、極力小さい方がよい。そのため、少ない本数、幅でいかに耐圧の得られる構造にするかが重要となる。
【０００４】
図６は、耐圧構造としてフィールドプレートとガードリングを用いた素子の例の耐圧構造部の部分断面図である。素子は説明の簡略化のためダイオードとした。
ｎ型の半導体基板１の表面層にｐ型のｐアノード領域２が形成されている。図の右方に半導体素子チップの端があり、ｐアノード領域２の周囲にはｐ型のｐガードリング３が形成されている。図ではｐガードリング３を一つだけ示したが、高耐圧のこのダイオードでは８本のガードリングが形成されている。４は熱酸化膜の第一絶縁膜、５はＣＶＤ酸化膜の第二絶縁膜である。８は半導体基板１の他面側に設けられたカソード電極である。ｐアノード領域２の表面に接触するアノード電極６はｐアノード領域２の周辺の第二絶縁膜５上に延長されてフィールドプレート１２となり、表面の電界を緩和して高耐圧化に貢献している。ｐガードリング３の表面に接触するガードリング電極７も周辺側に延長されてフィールドプレートとなり、表面の電界を緩和して高耐圧化に貢献している。ｐガードリング３を８本設けた図６の構造のダイオードの耐圧は２８００Ｖであった。
【０００５】
図７は、耐圧構造としてフィールドプレートとガードリングを用いた別の素子の例の耐圧構造部の部分断面図である。素子は説明の簡略化のためダイオードとした。
この場合もガードリング３は全部で８本形成されている例である。図６の例との違いは、ｐアノード領域２の外周近傍の表面上に薄い酸化膜９が形成され、その薄い酸化膜９の上と第一絶縁膜４の上に多結晶シリコン膜１０が形成されていることである。第二絶縁膜５は多結晶シリコン膜１０の上に形成されている。すなわちこの多結晶シリコン膜１０が補助フィールドプレートとなり、表面の電界を緩和して高耐圧化に貢献している。ｐガードリング３を８本設けた図７の構造のダイオードの耐圧は３０００Ｖであった。
【０００６】
ダイオードに逆方向の電圧を印加すると、この半導体基板１とｐアノード領域２の境界のｐｎ接合から空乏層が広がる。空乏層は、境界のｐｎ接合から素子の縦方向と同時に、横方向にも広がる。電界強度はｐｎ接合付近が最も大きく、その中でもｐアノード領域２の周辺部ではｐｎ接合が小さな曲率半径をもつため、他のｐｎ接合部より最大電界強度が構造的に低くなっている。そのため、フイールドプレート等の耐圧構造によりその付近の電界を如何に緩和するかによって耐圧値が変化する。
【０００７】
図７のタイプの耐圧構造は、図６に示す単純な耐圧構造に比べ、多結晶シリコン膜１０が補助フィールドプレートとなり、高い耐圧を確保することが可能となる。
図８（ａ）ないし（ｊ）に、図７の構造のダイオードの主な製造工程ごとの断面図を工程順に示す。
【０００８】
半導体基板１は、低不純物濃度のｎ型シリコン基板である［図８（ａ）］。
この半導体基板１の一方の表面に熱酸化により厚さ１μｍの第一絶縁膜４を形成する［同図（ｂ）］。
フォトエッチングにより第一絶縁膜４のパターン形成をした後、熱酸化により薄い酸化膜９を形成する［同図（ｃ）］。
【０００９】
次に、減圧ＣＶＤ法により多結晶シリコン膜１０を堆積する［同図（ｄ）］。
フォトエツチングにより多結晶シリコン膜１０のパターン形成をし、補助フィールドプレートを形成する［同図（ｅ）］。不要な部分の薄い酸化膜９も除去する。
このパターン形成をした多結晶シリコン膜１０と、注入用の窓が設けられた第一絶縁膜４をマスクにして、半導体基板１にホウ素イオンを注入し、熱処理を経て、半導体基板１の表面層にｐアノード領域２を形成する［同図（ｆ）］。同時にｐガードリング３を形成する。
【００１０】
この上に、燐シリケートガラス（ＰＳＧ）の第二絶縁膜５（厚さ１．５μｍ）を堆積した［同図（ｇ）］後、フォトエツチングにより電極接触用の窓を設ける［同図（ｈ）］。
スパッタリングによりアルミニウム合金を蒸着し［同図（ｉ）］、フォトエツチングによりフィールドプレート１２を兼ねたアノード電極６を形成する［同図（ｊ）］。同時にガードリング電極を形成する。また半導体基板１の裏面側にカソード電極８を形成する。
【００１１】
【発明が解決しようとする課題】
ゲート電極をもつＭＯＳＦＥＴやＩＧＢＴと異なり、ダイオードでは補助フィールドプレートとなる導電膜を堆積する工程が無いため、耐圧構造のみのためにその工程を設けることが必要になる。すなわち工程所要時間、コストを余分にかけなければならない。
【００１２】
以上の問題に鑑みて本発明の目的は、補助フイールドプレート用の導電膜の形成を必要とせず、ダイオードプロセスに沿った短いプロセスで、簡単に、フォトマスク等を増やさず、コストを抑えて、高耐圧に適した耐圧構造が得られる半導体素子の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記課題解決のため本発明は、第一導電型半導体基板の一主表面から、第二導電型領域が前記主表面の周縁部に第一導電型の未拡散領域を残すように選択的に拡散形成され、その第二導電型領域に金属膜の第一主電極が、残りの主表面に第二主電極がそれぞれ接触し、両主電極への電圧印加時に、第一主電極が接触する第二導電型領域と第一導電型半導体基板との間の接合から空乏層が、前記第一導電型の未拡散領域の周縁部に向かって広がるように構成されたプレーナ型半導体素子において、
第二導電型領域と第一導電型半導体基板との間の接合の表面露出部を覆い第一導電型の未拡散領域の周縁部に向かって延びる第一絶縁膜と、第一絶縁膜上に端を持ち第一導電型の未拡散領域の周縁部に向かって延びる第二絶縁膜とを有し、第一導電型の未拡散領域の少なくとも一部の上方において、第一主電極が第一絶縁膜上に密接して形成されてなり、更に第一絶縁膜上に端を持ち、第一絶縁膜の端を覆って第二導電型領域上まで延びる第二絶縁膜リングを有するものとする。
【００１４】
そのようにすれば、第一主電極が第一絶縁膜上に密接して形成されているので、フィールドプレートとしての電界緩和効果が大きい。
そして、第一絶縁膜上に端を持ち、第一絶縁膜の端を覆って第二導電型領域上まで延びる第二絶縁膜リングを有するので、第一絶縁膜の端部が後のエッチング工程でエッチングされ、短絡事故等がおきるのを防止でき、プロセスが安定になる。
【００１５】
特に、第二絶縁膜と第二絶縁膜リングとが、同一工程で形成された絶縁膜であるものとする。
そのようにすれば、プロセスが簡略化できる。
【００１６】
【発明の実施の形態】
第二絶縁膜５の構造を工夫する。具体的にはフォトラインを変更し、エッチング後活性領域周辺の電界を緩和する構造を作る。
以下本発明の実施例を図面を引用しながら説明する。
図１は、本発明の参考例の半導体素子の耐圧構造部の部分断面図である。素子は説明の簡略化のためダイオードとした。
【００１７】
ｎ型の半導体基板１の表面層にｐ型のｐアノード領域２が形成されている。図の右方に半導体素子チップの端があり、ｐアノード領域２の周囲にはｐ型のｐガードリング３が形成されている。図ではｐガードリング３を一つだけ示したが、高耐圧の素子の場合は複数にしてもよいことは勿論である。４は熱酸化膜の第一絶縁膜、５はＣＶＤ酸化膜の第二絶縁膜である。８は半導体基板１の他面側に設けられたカソード電極である。ｐアノード領域２の表面に接触するアノード電極６はｐアノード領域２の周辺の第一絶縁膜４上に延長されてフィールドプレート１２となり、表面の電界を緩和して高耐圧化に貢献している。ｐガードリング３の表面に接触するガードリング電極７も周辺側に延長されてフィールドプレートとなり、表面の電界を緩和して高耐圧化に貢献している。
【００１８】
図３（ａ）ないし（ｈ）に、図１の構造のダイオードの主な製造工程ごとの断面図を工程順に示す。
半導体基板１は、低不純物濃度のｎ型シリコン基板である［図３（ａ）］。
この半導体基板１の一方の表面に熱酸化により厚さ１μｍの第一絶縁膜４を形成する［同図（ｂ）］。
【００１９】
フォトエッチングにより第一絶縁膜４のパターン形成をする［同図（ｃ）］。
このパターン形成された第一絶縁膜４をマスクにして、半導体基板１にホウ素イオンを注入し、熱処理を経て、半導体基板１の表面層にｐアノード領域２を形成する［同図（ｄ）］。同時にｐガードリングを形成する。
この上に、燐シリケートガラス（ＰＳＧ）の第二絶縁膜５（厚さ１．５μｍ）を堆積した［同図（ｅ）］後、フォトエッチングにより電極接触用の窓を設ける［同図（ｆ）］。ここで、ｐアノード領域２の周辺部分における第二絶縁膜５のエッチングの線を第一絶縁膜４より内側にすることが重要である。また、注意を要するのは、第一絶縁膜４の端が第二絶縁膜５によって保護されていないため、第二絶縁膜５のエッチングの際に第一絶縁膜４も多少なりともエッチングされてしまう点である。従って、余裕をもった第一絶縁膜４の厚さと第二絶縁膜５のエッチング条件が必要となる。
【００２０】
次に、スパッタリングによりアルミニウム合金を蒸着し（厚さ３μｍ）［同図（ｇ）］、フォトエツチングによりフィールドプレート１２を兼ねたアノード電極６を形成する。また半導体基板１の裏面側にカソード電極８を形成する［同図（ｈ）］。アノード電極６と同時に図示されないガードリング電極を形成する。
以上のプロセスの適用により、図７と類似の構造を作ることが可能となる。
【００２１】
図５は図１の構造のダイオードの耐圧分布である。比較のため、図６、図７の従来の構造のダイオードの耐圧分布をも示した。横軸はダイオードの種類（三種類）、縦軸は耐圧である。ｐガードリング３を８本設けた図１の構造のダイオードの耐圧は、図７のダイオードとほぼ同じく３０００Ｖで、図６に示した単純な構造のタイプＡに比べて約２００Ｖ高い耐圧を確保できることがわかる。
【００２２】
その理由は、ｐアノード領域２の表面に接触するアノード電極６がｐアノード領域２の周辺の第一絶縁膜４上に延長されてフィールドプレートとなり、表面の電界を緩和して高耐圧化に貢献していることによる。特に、図６の従来の構造では、半導体基板１とフィールドプレート１２との間が２．５μｍ離れていたが、本参考例ではその距離が１μｍであり、表面電界の緩和効果が大きい。
【００２３】
また、本プロセスの適用により、補助フィールドプレートを別の工程により設けることをしなくても、補助フィールドプレートを設けたと同じような高耐圧化が可能となる。すなわち、補助フィールドプレート用導電性膜の積層、導電化、アニール、フォトエッチング等の工程が省略でき、大幅にプロセスが簡略化される。
【００２４】
［実施例］
図２は、本発明の実施例の半導体素子の耐圧構造部の部分断面図である。素子は説明の簡略化のためダイオードとした。
この場合もガードリング３は全部で８本形成されている例である。図１の参考例との違いは、第一絶縁膜４の内側の端が第二絶縁膜リング５ａで覆われている点である。ただし、第二絶縁膜リング５ａは第二絶縁膜５と同じものでよい。
【００２５】
図４（ａ）ないし（ｃ）に、図２の構造のダイオードの主な製造工程ごとの断面図を工程順に示す。
ＰＳＧの第二絶縁膜５の形成までは、参考例の図３（ｅ）までと同じである。
フォトエツチングにより電極接触用の窓を設ける［図４（ａ）］。ここで、ｐアノード領域２の周辺部分における第二絶縁膜５のエッチングの線を、第一絶縁膜４より内側にするのは第一の実施例と同じである。それに加えて、微小な幅の第二絶縁膜リング５ａを第一絶縁膜４の内側端部に残す。これは、第一絶縁膜４の端部が第二絶縁膜５のエッチングの際にエッチングされ、半導体基板１の表面が剥き出しとなってアノード電極６と短絡するのを防止するためである。第二絶縁膜リング５ａの幅は極力狭いほうがよく、第一絶縁膜４に被さる部分が少ない方がよい。ｐアノード領域２の周辺のｐｎ接合が、この保護用の第二絶縁膜リング５ａの第一絶縁膜４上にある端より外側にあるとよい。
【００２６】
次に、スパッタリングによりアルミニウム合金を蒸着し［同図（ｂ）］、フォトエツチングによりフィールドプレートを兼ねたアノード電極６およびガードリング電極７を形成する［同図（ｃ）］。
このようにすれば、参考例に比べてプロセス条件は安定する。本プロセスの適用により、補助フィールドプレートを別の工程により設けることをしなくても、補助フィールドプレートを設けたと同じような高耐圧化が可能となる。すなわち、補助フィールドプレート用導電性膜の積層、導電化、アニール、フォトエッチング等の工程が省略でき、大幅にプロセスが簡略化される。
【００２７】
【発明の効果】
以上説明したように本発明によれば、第一導電型の未拡散領域の少なくとも一部の上方において、第一主電極を第一絶縁膜上に密接して形成することによって、電界緩和効果を増大せしめ、素子の高耐圧化を図ることができる。更に第一絶縁膜上に端を持ち、第一絶縁膜の端を覆って第二導電型領域上まで延びる第二絶縁膜リングを有することにより、高耐圧のプレーナ型半導体素子が簡単なプロセスで製造でき、半導体素子の価格低減にも寄与することができる。
【図面の簡単な説明】
【図１】 本発明の参考例の半導体装置の部分断面図
【図２】 本発明の実施例の半導体装置の部分断面図
【図３】 本発明の参考例の半導体装置の製造方法を説明する工程順の部分断面図
【図４】 本発明の実施例の半導体装置の製造方法を説明する工程順の部分断面図
【図５】 本発明の参考例の半導体装置の耐圧分布図
【図６】 従来の半導体装置の部分断面図
【図７】 別の従来の半導体装置の部分断面図
【図８】 図７の半導体装置の製造方法を説明する工程順の部分断面図
【符号の説明】
１ 半導体基板
２ ｐアノード領域
３ ｐガードリング
４ 第一絶縁膜
５ 第二絶縁膜
５ａ 第二絶縁膜リング
６ アノード電極
７ ガードリング電極
８ カソード電極
９ 酸化膜
１０ 多結晶シリコン膜
１２ フィールドプレート
【発明の属する技術分野】
本発明は、プレーナ接合を有するプレーナ型半導体素子の耐圧構造に関する。
【０００２】
【従来の技術】
電力用スイッチング素子として近年、金属−酸化膜−半導体のゲート構造をもつ電界効果トランジスタ（以下ＭＯＳＦＥＴと略す）、絶縁ゲートバイポーラトランジスタ（以下ＩＧＢＴと記す）等のプレーナ型の縦型素子が注目され、その応用分野を広げている。また、これと組み合わせるフリーホイールダイオード（以下ＦＷＤと記す）等のダイオードもプレーナ型の高速素子が適用され始めている。これらのプレーナ素子は、応用分野の広がりに伴い、２０００Ｖ以上の高耐圧分野へも適用され始めている。
【０００３】
プレーナ型縦型素子の高耐圧化のための耐圧構造としては、素子周辺部にガードリング、フローティングリング、フィールドプレート等やこれらの組み合わせが用いられ、例えば、ガードリングであれば、必要な耐圧値に応じてリングの本数、間隔が調整され形成される。耐圧構造は、素子の電流を流す部分である活性領域の面積を減らしてしまうため、極力小さい方がよい。そのため、少ない本数、幅でいかに耐圧の得られる構造にするかが重要となる。
【０００４】
図６は、耐圧構造としてフィールドプレートとガードリングを用いた素子の例の耐圧構造部の部分断面図である。素子は説明の簡略化のためダイオードとした。
ｎ型の半導体基板１の表面層にｐ型のｐアノード領域２が形成されている。図の右方に半導体素子チップの端があり、ｐアノード領域２の周囲にはｐ型のｐガードリング３が形成されている。図ではｐガードリング３を一つだけ示したが、高耐圧のこのダイオードでは８本のガードリングが形成されている。４は熱酸化膜の第一絶縁膜、５はＣＶＤ酸化膜の第二絶縁膜である。８は半導体基板１の他面側に設けられたカソード電極である。ｐアノード領域２の表面に接触するアノード電極６はｐアノード領域２の周辺の第二絶縁膜５上に延長されてフィールドプレート１２となり、表面の電界を緩和して高耐圧化に貢献している。ｐガードリング３の表面に接触するガードリング電極７も周辺側に延長されてフィールドプレートとなり、表面の電界を緩和して高耐圧化に貢献している。ｐガードリング３を８本設けた図６の構造のダイオードの耐圧は２８００Ｖであった。
【０００５】
図７は、耐圧構造としてフィールドプレートとガードリングを用いた別の素子の例の耐圧構造部の部分断面図である。素子は説明の簡略化のためダイオードとした。
この場合もガードリング３は全部で８本形成されている例である。図６の例との違いは、ｐアノード領域２の外周近傍の表面上に薄い酸化膜９が形成され、その薄い酸化膜９の上と第一絶縁膜４の上に多結晶シリコン膜１０が形成されていることである。第二絶縁膜５は多結晶シリコン膜１０の上に形成されている。すなわちこの多結晶シリコン膜１０が補助フィールドプレートとなり、表面の電界を緩和して高耐圧化に貢献している。ｐガードリング３を８本設けた図７の構造のダイオードの耐圧は３０００Ｖであった。
【０００６】
ダイオードに逆方向の電圧を印加すると、この半導体基板１とｐアノード領域２の境界のｐｎ接合から空乏層が広がる。空乏層は、境界のｐｎ接合から素子の縦方向と同時に、横方向にも広がる。電界強度はｐｎ接合付近が最も大きく、その中でもｐアノード領域２の周辺部ではｐｎ接合が小さな曲率半径をもつため、他のｐｎ接合部より最大電界強度が構造的に低くなっている。そのため、フイールドプレート等の耐圧構造によりその付近の電界を如何に緩和するかによって耐圧値が変化する。
【０００７】
図７のタイプの耐圧構造は、図６に示す単純な耐圧構造に比べ、多結晶シリコン膜１０が補助フィールドプレートとなり、高い耐圧を確保することが可能となる。
図８（ａ）ないし（ｊ）に、図７の構造のダイオードの主な製造工程ごとの断面図を工程順に示す。
【０００８】
半導体基板１は、低不純物濃度のｎ型シリコン基板である［図８（ａ）］。
この半導体基板１の一方の表面に熱酸化により厚さ１μｍの第一絶縁膜４を形成する［同図（ｂ）］。
フォトエッチングにより第一絶縁膜４のパターン形成をした後、熱酸化により薄い酸化膜９を形成する［同図（ｃ）］。
【０００９】
次に、減圧ＣＶＤ法により多結晶シリコン膜１０を堆積する［同図（ｄ）］。
フォトエツチングにより多結晶シリコン膜１０のパターン形成をし、補助フィールドプレートを形成する［同図（ｅ）］。不要な部分の薄い酸化膜９も除去する。
このパターン形成をした多結晶シリコン膜１０と、注入用の窓が設けられた第一絶縁膜４をマスクにして、半導体基板１にホウ素イオンを注入し、熱処理を経て、半導体基板１の表面層にｐアノード領域２を形成する［同図（ｆ）］。同時にｐガードリング３を形成する。
【００１０】
この上に、燐シリケートガラス（ＰＳＧ）の第二絶縁膜５（厚さ１．５μｍ）を堆積した［同図（ｇ）］後、フォトエツチングにより電極接触用の窓を設ける［同図（ｈ）］。
スパッタリングによりアルミニウム合金を蒸着し［同図（ｉ）］、フォトエツチングによりフィールドプレート１２を兼ねたアノード電極６を形成する［同図（ｊ）］。同時にガードリング電極を形成する。また半導体基板１の裏面側にカソード電極８を形成する。
【００１１】
【発明が解決しようとする課題】
ゲート電極をもつＭＯＳＦＥＴやＩＧＢＴと異なり、ダイオードでは補助フィールドプレートとなる導電膜を堆積する工程が無いため、耐圧構造のみのためにその工程を設けることが必要になる。すなわち工程所要時間、コストを余分にかけなければならない。
【００１２】
以上の問題に鑑みて本発明の目的は、補助フイールドプレート用の導電膜の形成を必要とせず、ダイオードプロセスに沿った短いプロセスで、簡単に、フォトマスク等を増やさず、コストを抑えて、高耐圧に適した耐圧構造が得られる半導体素子の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記課題解決のため本発明は、第一導電型半導体基板の一主表面から、第二導電型領域が前記主表面の周縁部に第一導電型の未拡散領域を残すように選択的に拡散形成され、その第二導電型領域に金属膜の第一主電極が、残りの主表面に第二主電極がそれぞれ接触し、両主電極への電圧印加時に、第一主電極が接触する第二導電型領域と第一導電型半導体基板との間の接合から空乏層が、前記第一導電型の未拡散領域の周縁部に向かって広がるように構成されたプレーナ型半導体素子において、
第二導電型領域と第一導電型半導体基板との間の接合の表面露出部を覆い第一導電型の未拡散領域の周縁部に向かって延びる第一絶縁膜と、第一絶縁膜上に端を持ち第一導電型の未拡散領域の周縁部に向かって延びる第二絶縁膜とを有し、第一導電型の未拡散領域の少なくとも一部の上方において、第一主電極が第一絶縁膜上に密接して形成されてなり、更に第一絶縁膜上に端を持ち、第一絶縁膜の端を覆って第二導電型領域上まで延びる第二絶縁膜リングを有するものとする。
【００１４】
そのようにすれば、第一主電極が第一絶縁膜上に密接して形成されているので、フィールドプレートとしての電界緩和効果が大きい。
そして、第一絶縁膜上に端を持ち、第一絶縁膜の端を覆って第二導電型領域上まで延びる第二絶縁膜リングを有するので、第一絶縁膜の端部が後のエッチング工程でエッチングされ、短絡事故等がおきるのを防止でき、プロセスが安定になる。
【００１５】
特に、第二絶縁膜と第二絶縁膜リングとが、同一工程で形成された絶縁膜であるものとする。
そのようにすれば、プロセスが簡略化できる。
【００１６】
【発明の実施の形態】
第二絶縁膜５の構造を工夫する。具体的にはフォトラインを変更し、エッチング後活性領域周辺の電界を緩和する構造を作る。
以下本発明の実施例を図面を引用しながら説明する。
図１は、本発明の参考例の半導体素子の耐圧構造部の部分断面図である。素子は説明の簡略化のためダイオードとした。
【００１７】
ｎ型の半導体基板１の表面層にｐ型のｐアノード領域２が形成されている。図の右方に半導体素子チップの端があり、ｐアノード領域２の周囲にはｐ型のｐガードリング３が形成されている。図ではｐガードリング３を一つだけ示したが、高耐圧の素子の場合は複数にしてもよいことは勿論である。４は熱酸化膜の第一絶縁膜、５はＣＶＤ酸化膜の第二絶縁膜である。８は半導体基板１の他面側に設けられたカソード電極である。ｐアノード領域２の表面に接触するアノード電極６はｐアノード領域２の周辺の第一絶縁膜４上に延長されてフィールドプレート１２となり、表面の電界を緩和して高耐圧化に貢献している。ｐガードリング３の表面に接触するガードリング電極７も周辺側に延長されてフィールドプレートとなり、表面の電界を緩和して高耐圧化に貢献している。
【００１８】
図３（ａ）ないし（ｈ）に、図１の構造のダイオードの主な製造工程ごとの断面図を工程順に示す。
半導体基板１は、低不純物濃度のｎ型シリコン基板である［図３（ａ）］。
この半導体基板１の一方の表面に熱酸化により厚さ１μｍの第一絶縁膜４を形成する［同図（ｂ）］。
【００１９】
フォトエッチングにより第一絶縁膜４のパターン形成をする［同図（ｃ）］。
このパターン形成された第一絶縁膜４をマスクにして、半導体基板１にホウ素イオンを注入し、熱処理を経て、半導体基板１の表面層にｐアノード領域２を形成する［同図（ｄ）］。同時にｐガードリングを形成する。
この上に、燐シリケートガラス（ＰＳＧ）の第二絶縁膜５（厚さ１．５μｍ）を堆積した［同図（ｅ）］後、フォトエッチングにより電極接触用の窓を設ける［同図（ｆ）］。ここで、ｐアノード領域２の周辺部分における第二絶縁膜５のエッチングの線を第一絶縁膜４より内側にすることが重要である。また、注意を要するのは、第一絶縁膜４の端が第二絶縁膜５によって保護されていないため、第二絶縁膜５のエッチングの際に第一絶縁膜４も多少なりともエッチングされてしまう点である。従って、余裕をもった第一絶縁膜４の厚さと第二絶縁膜５のエッチング条件が必要となる。
【００２０】
次に、スパッタリングによりアルミニウム合金を蒸着し（厚さ３μｍ）［同図（ｇ）］、フォトエツチングによりフィールドプレート１２を兼ねたアノード電極６を形成する。また半導体基板１の裏面側にカソード電極８を形成する［同図（ｈ）］。アノード電極６と同時に図示されないガードリング電極を形成する。
以上のプロセスの適用により、図７と類似の構造を作ることが可能となる。
【００２１】
図５は図１の構造のダイオードの耐圧分布である。比較のため、図６、図７の従来の構造のダイオードの耐圧分布をも示した。横軸はダイオードの種類（三種類）、縦軸は耐圧である。ｐガードリング３を８本設けた図１の構造のダイオードの耐圧は、図７のダイオードとほぼ同じく３０００Ｖで、図６に示した単純な構造のタイプＡに比べて約２００Ｖ高い耐圧を確保できることがわかる。
【００２２】
その理由は、ｐアノード領域２の表面に接触するアノード電極６がｐアノード領域２の周辺の第一絶縁膜４上に延長されてフィールドプレートとなり、表面の電界を緩和して高耐圧化に貢献していることによる。特に、図６の従来の構造では、半導体基板１とフィールドプレート１２との間が２．５μｍ離れていたが、本参考例ではその距離が１μｍであり、表面電界の緩和効果が大きい。
【００２３】
また、本プロセスの適用により、補助フィールドプレートを別の工程により設けることをしなくても、補助フィールドプレートを設けたと同じような高耐圧化が可能となる。すなわち、補助フィールドプレート用導電性膜の積層、導電化、アニール、フォトエッチング等の工程が省略でき、大幅にプロセスが簡略化される。
【００２４】
［実施例］
図２は、本発明の実施例の半導体素子の耐圧構造部の部分断面図である。素子は説明の簡略化のためダイオードとした。
この場合もガードリング３は全部で８本形成されている例である。図１の参考例との違いは、第一絶縁膜４の内側の端が第二絶縁膜リング５ａで覆われている点である。ただし、第二絶縁膜リング５ａは第二絶縁膜５と同じものでよい。
【００２５】
図４（ａ）ないし（ｃ）に、図２の構造のダイオードの主な製造工程ごとの断面図を工程順に示す。
ＰＳＧの第二絶縁膜５の形成までは、参考例の図３（ｅ）までと同じである。
フォトエツチングにより電極接触用の窓を設ける［図４（ａ）］。ここで、ｐアノード領域２の周辺部分における第二絶縁膜５のエッチングの線を、第一絶縁膜４より内側にするのは第一の実施例と同じである。それに加えて、微小な幅の第二絶縁膜リング５ａを第一絶縁膜４の内側端部に残す。これは、第一絶縁膜４の端部が第二絶縁膜５のエッチングの際にエッチングされ、半導体基板１の表面が剥き出しとなってアノード電極６と短絡するのを防止するためである。第二絶縁膜リング５ａの幅は極力狭いほうがよく、第一絶縁膜４に被さる部分が少ない方がよい。ｐアノード領域２の周辺のｐｎ接合が、この保護用の第二絶縁膜リング５ａの第一絶縁膜４上にある端より外側にあるとよい。
【００２６】
次に、スパッタリングによりアルミニウム合金を蒸着し［同図（ｂ）］、フォトエツチングによりフィールドプレートを兼ねたアノード電極６およびガードリング電極７を形成する［同図（ｃ）］。
このようにすれば、参考例に比べてプロセス条件は安定する。本プロセスの適用により、補助フィールドプレートを別の工程により設けることをしなくても、補助フィールドプレートを設けたと同じような高耐圧化が可能となる。すなわち、補助フィールドプレート用導電性膜の積層、導電化、アニール、フォトエッチング等の工程が省略でき、大幅にプロセスが簡略化される。
【００２７】
【発明の効果】
以上説明したように本発明によれば、第一導電型の未拡散領域の少なくとも一部の上方において、第一主電極を第一絶縁膜上に密接して形成することによって、電界緩和効果を増大せしめ、素子の高耐圧化を図ることができる。更に第一絶縁膜上に端を持ち、第一絶縁膜の端を覆って第二導電型領域上まで延びる第二絶縁膜リングを有することにより、高耐圧のプレーナ型半導体素子が簡単なプロセスで製造でき、半導体素子の価格低減にも寄与することができる。
【図面の簡単な説明】
【図１】 本発明の参考例の半導体装置の部分断面図
【図２】 本発明の実施例の半導体装置の部分断面図
【図３】 本発明の参考例の半導体装置の製造方法を説明する工程順の部分断面図
【図４】 本発明の実施例の半導体装置の製造方法を説明する工程順の部分断面図
【図５】 本発明の参考例の半導体装置の耐圧分布図
【図６】 従来の半導体装置の部分断面図
【図７】 別の従来の半導体装置の部分断面図
【図８】 図７の半導体装置の製造方法を説明する工程順の部分断面図
【符号の説明】
１ 半導体基板
２ ｐアノード領域
３ ｐガードリング
４ 第一絶縁膜
５ 第二絶縁膜
５ａ 第二絶縁膜リング
６ アノード電極
７ ガードリング電極
８ カソード電極
９ 酸化膜
１０ 多結晶シリコン膜
１２ フィールドプレート
Claims (2)
- 第一導電型半導体基板の一主表面から、第二導電型領域が前記主表面の周縁部に第一導電型の未拡散領域を残すように選択的に拡散形成され、その第二導電型領域に金属膜の第一主電極が、残りの主表面に第二主電極がそれぞれ接触し、両主電極への電圧印加時に、第一主電極が接触する第二導電型領域と第一導電型半導体基板との間の接合から空乏層が、前記第一導電型の未拡散領域の周縁部に向かって広がるように構成されたプレーナ型半導体素子において、
第二導電型領域と第一導電型半導体基板との間の接合の表面露出部を覆い第一導電型の未拡散領域の周縁部に向かって延びる第一絶縁膜と、第一絶縁膜上に端を持ち第一導電型の未拡散領域の周縁部に向かって延びる第二絶縁膜とを有し、第一導電型の未拡散領域の上方の少なくとも一部において、第一主電極が第一絶縁膜上に密接して形成されてなり、更に第一絶縁膜上に端を持ち、第一絶縁膜の端を覆って第二導電型領域上まで延びる第二絶縁膜リングを有することを特徴とするプレーナ型半導体素子。 - 第二絶縁膜と第二絶縁膜リングとが、同一工程で形成された絶縁膜であることを特徴とする請求項１記載のプレーナ型半導体素子。
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