JP2960506B2 - ターンオフ形半導体素子 - Google Patents
ターンオフ形半導体素子Info
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はターンオフ形半導体素子に係り、特に高速ス
イツチングおよび可制御電流の大電流化に好適なターン
オフ形半導体素子に関する。
イツチングおよび可制御電流の大電流化に好適なターン
オフ形半導体素子に関する。
インバータ等電力変換装置の高周波化および大電力化
の要求から、高速で大電流を遮断できるスイツチング素
子の開発が望まれている。スイツチング素子の代表的な
ものとしてゲート信号によりオン，オフ可能なGTO（ゲ
ートターンオフ）サイリスタが挙げられる。一般的にGT
Oサイリスタの可制御電流はゲートインピーダンス
（rG）に逆比例し、ゲート・カソード間の逆耐圧（B
VGK）に比例する。即ちrGを小さくして、BVGKを高めれ
ば可制御電流を大きくすることができる。またrGを小さ
くしてBVGKを高めることは、ベース層中のキヤリアを速
く引き抜けるので、高速にターンオフできることに他な
らない。現実的な素子構造を考えた場合、オン電圧やタ
ーンオン特性との兼ね合いからBVGKを大きくするには限
界がある。この点、rGを極限にまで低減することが、高
速性と大電流化の最も重要なポイントである。
の要求から、高速で大電流を遮断できるスイツチング素
子の開発が望まれている。スイツチング素子の代表的な
ものとしてゲート信号によりオン，オフ可能なGTO（ゲ
ートターンオフ）サイリスタが挙げられる。一般的にGT
Oサイリスタの可制御電流はゲートインピーダンス
（rG）に逆比例し、ゲート・カソード間の逆耐圧（B
VGK）に比例する。即ちrGを小さくして、BVGKを高めれ
ば可制御電流を大きくすることができる。またrGを小さ
くしてBVGKを高めることは、ベース層中のキヤリアを速
く引き抜けるので、高速にターンオフできることに他な
らない。現実的な素子構造を考えた場合、オン電圧やタ
ーンオン特性との兼ね合いからBVGKを大きくするには限
界がある。この点、rGを極限にまで低減することが、高
速性と大電流化の最も重要なポイントである。
この課題に対して、例えば特開昭62−147769号公報に
記載のように、ｐベース層のｎエミツタ層側に低濃度ｐ
ベース層に設け、前記ｐベース層の最も高い不純物濃度
領域に接してゲートコンタクト用高濃度ｐ形不純物層を
設けたGTOサイリスタが提案されている。このサイリス
タは、エピタキシヤル成長技術を用いてｎエミツタ層下
の低濃度ｐベース層内に高濃度ｐ層を埋め込んだ、所謂
埋め込みp+ゲート構造として、ゲートインピーダンスを
低減しようとしたものである。
記載のように、ｐベース層のｎエミツタ層側に低濃度ｐ
ベース層に設け、前記ｐベース層の最も高い不純物濃度
領域に接してゲートコンタクト用高濃度ｐ形不純物層を
設けたGTOサイリスタが提案されている。このサイリス
タは、エピタキシヤル成長技術を用いてｎエミツタ層下
の低濃度ｐベース層内に高濃度ｐ層を埋め込んだ、所謂
埋め込みp+ゲート構造として、ゲートインピーダンスを
低減しようとしたものである。
GTOサイリスタのオン特性を損なうことなくゲートイ
ンピーダンスを極限にまで低減するためには、ｐベース
層のゲート電極からｎエミツタ層エツジ投影個所までの
抵抗（外部ゲート抵抗）を減らすことと、アノード電流
が流れる領域のｐベース層横方向抵抗（内部ゲート抵
抗）を同時に低減しなければならない。この内後者はｎ
エミツタ層幅の微細化によつてしか達成し得ない。しか
し、従来技術では上記二つの抵抗低減とも不十分であつ
た。即ち、埋め込みp+層は半導体で形成されており、不
純物濃度をどんなに高めてもそのシート抵抗は高々10Ω
／□程度であるため、ゲート電極からｎエミツタ層エツ
ジまでの外部ゲート抵抗の低減は難しい。またエピタキ
シヤル成長時にｐ形不純物が成長層中にオートドーピン
グするため、埋め込みp+層相互間（ｎエミツチ層下のp+
層の存在しない領域）の距離が狭められる問題があつ
た。このため該埋め込みp+層相互間の間隔は設計寸法で
50μｍ程度が微細化限界であり、内部ゲート抵抗の低減
にも限界があつた。更に前記問題に関連して、埋め込み
p+層はｎエミツタ層とオーバーラツプする領域が必然的
に大きい構造となる。このオーバーラツプ領域はアノー
ド電流が流れない領域であり、素子の動作上不要部分で
ある。即ち、ｎエミツタ層の微細化ができないばかりで
なく、素子全体に占めるｎエミツタ層の実質有効面積比
（ｎエミツタ層占有率）が小さくなり、可制御電流を十
分に大きくできない問題があつた。
ンピーダンスを極限にまで低減するためには、ｐベース
層のゲート電極からｎエミツタ層エツジ投影個所までの
抵抗（外部ゲート抵抗）を減らすことと、アノード電流
が流れる領域のｐベース層横方向抵抗（内部ゲート抵
抗）を同時に低減しなければならない。この内後者はｎ
エミツタ層幅の微細化によつてしか達成し得ない。しか
し、従来技術では上記二つの抵抗低減とも不十分であつ
た。即ち、埋め込みp+層は半導体で形成されており、不
純物濃度をどんなに高めてもそのシート抵抗は高々10Ω
／□程度であるため、ゲート電極からｎエミツタ層エツ
ジまでの外部ゲート抵抗の低減は難しい。またエピタキ
シヤル成長時にｐ形不純物が成長層中にオートドーピン
グするため、埋め込みp+層相互間（ｎエミツチ層下のp+
層の存在しない領域）の距離が狭められる問題があつ
た。このため該埋め込みp+層相互間の間隔は設計寸法で
50μｍ程度が微細化限界であり、内部ゲート抵抗の低減
にも限界があつた。更に前記問題に関連して、埋め込み
p+層はｎエミツタ層とオーバーラツプする領域が必然的
に大きい構造となる。このオーバーラツプ領域はアノー
ド電流が流れない領域であり、素子の動作上不要部分で
ある。即ち、ｎエミツタ層の微細化ができないばかりで
なく、素子全体に占めるｎエミツタ層の実質有効面積比
（ｎエミツタ層占有率）が小さくなり、可制御電流を十
分に大きくできない問題があつた。
従つて、上記従来技術における方法ではゲートインピ
ーダンスの低減に限界があり、ｎエミツタ層の占有率も
小さく、サイリスタの更なる高速化および大電流化を図
るには問題があつた。
ーダンスの低減に限界があり、ｎエミツタ層の占有率も
小さく、サイリスタの更なる高速化および大電流化を図
るには問題があつた。
一方、ブロツクゲイン（アノード電圧と阻止のために
必要なゲート電圧の比）を高めることを目的としてｎエ
ミツタ層幅を微細に分割した特開昭61−100966号公報記
載の静電誘電型（SI）サイリスタが提案されている。し
かし、この方法においても更なるゲートインピーダンス
の低減とｎエミツタ層占有率の向上の点で十分ではなか
つた。このSIサイリスタのゲート電極の形成方法は、同
公報第７図に記載の製造方法から明らかなように、ｎエ
ミツタ層を分割するゲート領域の溝にｎエミツタ層に対
してオーバーハング形状として、Alの指向性蒸着により
エミツタ電極と自己整合的に分離して形成するものであ
る。しかしながらこの方法では、製造歩留が低いことが
知られており、また原理上、ゲート電極とｎエミツタ層
の水平方向の距離が大きくなること、及びこのためゲー
ト領域の占める面積が増大することから、上記問題点を
克服できなかつた。
必要なゲート電圧の比）を高めることを目的としてｎエ
ミツタ層幅を微細に分割した特開昭61−100966号公報記
載の静電誘電型（SI）サイリスタが提案されている。し
かし、この方法においても更なるゲートインピーダンス
の低減とｎエミツタ層占有率の向上の点で十分ではなか
つた。このSIサイリスタのゲート電極の形成方法は、同
公報第７図に記載の製造方法から明らかなように、ｎエ
ミツタ層を分割するゲート領域の溝にｎエミツタ層に対
してオーバーハング形状として、Alの指向性蒸着により
エミツタ電極と自己整合的に分離して形成するものであ
る。しかしながらこの方法では、製造歩留が低いことが
知られており、また原理上、ゲート電極とｎエミツタ層
の水平方向の距離が大きくなること、及びこのためゲー
ト領域の占める面積が増大することから、上記問題点を
克服できなかつた。
本発明の目的は、ｎエミツタ層占有率を大きく保持し
たまま、ゲートインピーダンスを極限まで小さくするこ
とにより、高速スイツチングと可制御電流の大電流化を
可能としたターンオフ形半導体素子を提供することにあ
る。
たまま、ゲートインピーダンスを極限まで小さくするこ
とにより、高速スイツチングと可制御電流の大電流化を
可能としたターンオフ形半導体素子を提供することにあ
る。
上記目的を達成するターンオフ形半導体素子の特徴と
するところは、制御電極を設ける側の外側層を該層より
も深い溝によつて多数個の部分に分割し、分割された各
部分は溝の底部に設けられた高融点金属シリサイド層に
よつて包囲し、かつ各部分は複数個ずつグループとして
高融点金属シリサイド層上に設けた制御電極により包囲
した点にある。高融点金属シリサイド層が設けられる外
側層に隣接する中間層の溝底部に露出する個所には高不
純物濃度領域が設けられている。この高不純物濃度領域
は、GTOサイリスタでは中間層と同じ導電型であり、SI
サイリスタでは中間層と反対導電型である。
するところは、制御電極を設ける側の外側層を該層より
も深い溝によつて多数個の部分に分割し、分割された各
部分は溝の底部に設けられた高融点金属シリサイド層に
よつて包囲し、かつ各部分は複数個ずつグループとして
高融点金属シリサイド層上に設けた制御電極により包囲
した点にある。高融点金属シリサイド層が設けられる外
側層に隣接する中間層の溝底部に露出する個所には高不
純物濃度領域が設けられている。この高不純物濃度領域
は、GTOサイリスタでは中間層と同じ導電型であり、SI
サイリスタでは中間層と反対導電型である。
かかる構成のターンオフ形半導体素子によれば、制御
電極で包囲された外側層が複数個の部分に分割されかつ
各部分が高融点金属シリサイド層で包囲された構造とな
つているため、単位ターンオフ形半導体素子（分割され
た各部を外側層とする素子）が小面積となり、ゲートイ
ンピーダンスが小さくなり可制御電流の増大化が図れ
る。可制御電流を一定としたときには、スイツチング速
度を速くすることができる。
電極で包囲された外側層が複数個の部分に分割されかつ
各部分が高融点金属シリサイド層で包囲された構造とな
つているため、単位ターンオフ形半導体素子（分割され
た各部を外側層とする素子）が小面積となり、ゲートイ
ンピーダンスが小さくなり可制御電流の増大化が図れ
る。可制御電流を一定としたときには、スイツチング速
度を速くすることができる。
以下、本発明を実施例として示した図面により詳細に
説明する。
説明する。
第１図は本発明によるGTOサイリスタの基本セグメン
トの断面を示す一実施例である。ｐエミツタ層13,nベー
ス層14,pベース層15,nエミツタ層16の４層構造を有し、
ｎエミツタ層16の表面に対してほぼ垂直にエツチダウン
したｐベース層15の表面に高融点金属シリサイド、例え
ばチタンシリサイド（TiSi2）層３をエツチダウンによ
る垂直面に対して自己整合的に設け、該シリサイド層に
隣接するｐベース層15表面近傍に高濃度ｐ領域15aを設
け、ｎエミツタ層16およびｐエミツタ層13にオーミツク
接続したアルミニウム（Al）系金属膜のカソード電極６
およびアノード電極２を設けている。
トの断面を示す一実施例である。ｐエミツタ層13,nベー
ス層14,pベース層15,nエミツタ層16の４層構造を有し、
ｎエミツタ層16の表面に対してほぼ垂直にエツチダウン
したｐベース層15の表面に高融点金属シリサイド、例え
ばチタンシリサイド（TiSi2）層３をエツチダウンによ
る垂直面に対して自己整合的に設け、該シリサイド層に
隣接するｐベース層15表面近傍に高濃度ｐ領域15aを設
け、ｎエミツタ層16およびｐエミツタ層13にオーミツク
接続したアルミニウム（Al）系金属膜のカソード電極６
およびアノード電極２を設けている。
ｐベース層15の表面に設けたTiSi2層３は、該ｐベー
ス層15のエツチングダウンによる垂直面に対して自己整
合的に設けてあることからｎエミツタ層16と水平方向の
隔たりが無く、その抵抗は十分に小さいため、ゲート電
極の一部として有効に機能する。例えば、その厚みを30
0nmとすればシート抵抗は約0.5Ω／□となり、従来の埋
め込みp+層を用いた場合に比べ、外部ゲート抵抗
（rG2）を1/20に低減できる。また、高濃度ｐ層15aは、
TiSi2層３とｐベース層15とのオーミツク接触を確保す
れば十分であることから、0.5μｍ程度で良いことか
ら、高濃度ｐ層15aのｎエミツタ層16下への入り込み
は、高濃度ｐ層15aの拡散深さ（例えば0.5μｍ）程度で
僅かであり、ｎエミツタ層16はほぼ全面がエミツタとし
て機能する。このためｎエミツタ層16の幅は数μｍ以下
に微細化でき、内部ゲート抵抗（rG1）も従来の1/10以
下に低減できる。この結果、サイリスタの可制御電流を
数倍〜１桁向上させることができ、可制御電流の増加を
抑えれば従来に比較して１桁以上の高速スイツチングが
達成できる。
ス層15のエツチングダウンによる垂直面に対して自己整
合的に設けてあることからｎエミツタ層16と水平方向の
隔たりが無く、その抵抗は十分に小さいため、ゲート電
極の一部として有効に機能する。例えば、その厚みを30
0nmとすればシート抵抗は約0.5Ω／□となり、従来の埋
め込みp+層を用いた場合に比べ、外部ゲート抵抗
（rG2）を1/20に低減できる。また、高濃度ｐ層15aは、
TiSi2層３とｐベース層15とのオーミツク接触を確保す
れば十分であることから、0.5μｍ程度で良いことか
ら、高濃度ｐ層15aのｎエミツタ層16下への入り込み
は、高濃度ｐ層15aの拡散深さ（例えば0.5μｍ）程度で
僅かであり、ｎエミツタ層16はほぼ全面がエミツタとし
て機能する。このためｎエミツタ層16の幅は数μｍ以下
に微細化でき、内部ゲート抵抗（rG1）も従来の1/10以
下に低減できる。この結果、サイリスタの可制御電流を
数倍〜１桁向上させることができ、可制御電流の増加を
抑えれば従来に比較して１桁以上の高速スイツチングが
達成できる。
第１図に示す基本セグメントを多数個並設することに
よつて、GTOサイリスタを実現することができる。第２
図は基本セグメントを複数個並設して構成したGTOサイ
リスタの一実施例を示す。
よつて、GTOサイリスタを実現することができる。第２
図は基本セグメントを複数個並設して構成したGTOサイ
リスタの一実施例を示す。
図において、１は一対の主表面11,12を有する半導体
基体で、この基体は一方の主表面11に隣接するｐエミツ
タ層13,pエミツタ層13に隣接するｎベース層14,nベース
層14に隣接するｐベース層15,pベース層15と他方の主表
面12に隣接するｎエミツタ層16を有し、その他方の主表
面12にはｎエミツタ層16を多数個の部分16aに分割する
ｎエミツタ層16より深い溝17を有している。溝17の底部
に露出するｐベース層15の表面付近には高濃度ｐ層15a
が形成され、ｎベース14の選択された個所と一方の主表
面11との間に高濃度ｎ層14aが形成されている。２は半
導体基体１の一方の主表面11においてｐエミツタ層13及
び高濃度ｎ層14aにオーミツク接触したアノード電極、
３は溝17の底部に溝幅一杯に形成されたTiSi2のような
高融点金属シリサイド層、４はｎエミツタ層16の複数個
の部分16aをグループとしてそれを包囲するように高融
点金属シリサイド層３上に形成したAl系金属からなるゲ
ート電極、５はグループ内に位置する溝17内に充填した
絶縁物、６はｎエミツタ層16の各部分16aにオーミツク
接触しかつ絶縁物５上に延びるカソード電極である。実
際のGTOサイリスタは、第２図に示す構成を繰返しの単
位として、これを多数個並設した構成となつている。こ
の時、グループ内の溝17の幅なｎエミツタ層16の部分16
aの幅と同程度であるのに対し、グループ相互間の溝17
の幅はゲート電極４を設ける関係でｎエミツタ層16の部
分16aの幅の数倍と広くなつている。
基体で、この基体は一方の主表面11に隣接するｐエミツ
タ層13,pエミツタ層13に隣接するｎベース層14,nベース
層14に隣接するｐベース層15,pベース層15と他方の主表
面12に隣接するｎエミツタ層16を有し、その他方の主表
面12にはｎエミツタ層16を多数個の部分16aに分割する
ｎエミツタ層16より深い溝17を有している。溝17の底部
に露出するｐベース層15の表面付近には高濃度ｐ層15a
が形成され、ｎベース14の選択された個所と一方の主表
面11との間に高濃度ｎ層14aが形成されている。２は半
導体基体１の一方の主表面11においてｐエミツタ層13及
び高濃度ｎ層14aにオーミツク接触したアノード電極、
３は溝17の底部に溝幅一杯に形成されたTiSi2のような
高融点金属シリサイド層、４はｎエミツタ層16の複数個
の部分16aをグループとしてそれを包囲するように高融
点金属シリサイド層３上に形成したAl系金属からなるゲ
ート電極、５はグループ内に位置する溝17内に充填した
絶縁物、６はｎエミツタ層16の各部分16aにオーミツク
接触しかつ絶縁物５上に延びるカソード電極である。実
際のGTOサイリスタは、第２図に示す構成を繰返しの単
位として、これを多数個並設した構成となつている。こ
の時、グループ内の溝17の幅なｎエミツタ層16の部分16
aの幅と同程度であるのに対し、グループ相互間の溝17
の幅はゲート電極４を設ける関係でｎエミツタ層16の部
分16aの幅の数倍と広くなつている。
本実施例ではゲート電極４と接続されたTiSi2層３が
グループ内の各ｎエミツタ層16の各部分16aを水平方向
の間隔を設けずにこれを取り囲んで連結されているの
で、基本セグメントの幾何学的形状を極限に微細化して
も、外部ゲート抵抗は十分に小さく抑えることができ、
内部ゲート抵抗も十分に低減することができる。しかも
ｎエミツタ層16の各部分16aの幅と同じスケーリングで
溝幅を微細化できるので、ｎエミツタ層の占有率を低下
することがなく、その値は常に30〜50％を保持できる。
しかも細分化されたｎエミツタ層の各部分は均一に動作
し、各部分相互間および各部分の中央部での電流集中の
問題が殆んど生じない。従つて、大電流を高速に遮断で
きる。
グループ内の各ｎエミツタ層16の各部分16aを水平方向
の間隔を設けずにこれを取り囲んで連結されているの
で、基本セグメントの幾何学的形状を極限に微細化して
も、外部ゲート抵抗は十分に小さく抑えることができ、
内部ゲート抵抗も十分に低減することができる。しかも
ｎエミツタ層16の各部分16aの幅と同じスケーリングで
溝幅を微細化できるので、ｎエミツタ層の占有率を低下
することがなく、その値は常に30〜50％を保持できる。
しかも細分化されたｎエミツタ層の各部分は均一に動作
し、各部分相互間および各部分の中央部での電流集中の
問題が殆んど生じない。従つて、大電流を高速に遮断で
きる。
第３図は第２図に示すGTOサイリスタの製造方法を説
明するための工程図である。
明するための工程図である。
製造に際し、まずｎ形半導体基板１を準備し、その主
表面12側にガリウムを拡散して約70μｍの深さのｐベー
ス層15を形成する（第３図Ａ）。続いて主表面12側に燐
を拡散して約５μｍの深さのｎエミツタ層16を形成す
る。次の工程に備えて主表面12上にCVD法によつてシリ
コン酸化膜13を堆積する（第３図Ｂ）。次に、ホトエツ
チング技術を用いて主表面12からｐベース層15に達する
深さ約20μｍの溝17を形成する（第３図Ｃ）。この溝17
の形成によつて、ｎエミツタ層16を多数個の部分16aに
分割する。また、溝17は将来１つのグループとして扱わ
れる領域内（図の中央に位置する２個）の溝の幅は狭
く、グループ間の溝（図で両側に位置）の幅は大きくな
つている。次に、CVD法又は熱酸化法により厚さ約50nm
のシリコン酸化膜は少なくとも溝17内壁に形成し、この
シリコン酸化膜を異方性のドライエツチング技術を用い
て処理することにより、溝17の側壁にのみシリコン酸化
膜32を残し、溝17の底面にｐベース層15を露出する。こ
のｐベース層15の露出部にボロンイオンを１×1016cm-2
注入し、熱処理してｐベース層15表面に高濃度ｐ層15a
を形成する（第３図Ｄ）。次に、スパツタリング技術を
用いて全面に厚み120nmの金属チタン（Ti）膜を堆積し
た後、ランプアニール法により600℃30秒熱処理して該p
+層15aの表面のみに自己整合的にTiSi2を形成し、未反
応Tiを過酸化水素水とアンモニア水溶液の混合液で除去
する（第３図Ｅ）。この結果、TiSi2層３とｎエミツタ
層16の部分16aは溝17の側壁のシリコン酸化膜32の水平
方向距離で規定された極めて微細な間隔に歩留良く制御
される。次に、例えばCVD法を用いて該溝17内が完全に
埋まる膜厚のシリコン酸化膜を堆積した後、異方性エツ
チング技術によりエツチングすることで、狭い溝内にほ
ぼ平坦化された絶縁物５と溝幅の広い領域は側壁にのみ
絶縁物33を残し、ｎエミツタ層16の部分16aの表面とTiS
i2層３の一部表面を露呈する（第３図Ｆ）。次に、スパ
ツタリング法により全面に厚み約10μｍのAlを堆積した
後、ホトエツチング技術を用いてｎエミツタ層16の各部
分16a及び絶縁物５上にカソード電極６および露出して
いるTiSi2層３上に該カソード電極６を取り囲むように
ゲート電極４をそれぞれ形成して、GTOサイリスタの主
要工程が終了する（第３図Ｇ）。
表面12側にガリウムを拡散して約70μｍの深さのｐベー
ス層15を形成する（第３図Ａ）。続いて主表面12側に燐
を拡散して約５μｍの深さのｎエミツタ層16を形成す
る。次の工程に備えて主表面12上にCVD法によつてシリ
コン酸化膜13を堆積する（第３図Ｂ）。次に、ホトエツ
チング技術を用いて主表面12からｐベース層15に達する
深さ約20μｍの溝17を形成する（第３図Ｃ）。この溝17
の形成によつて、ｎエミツタ層16を多数個の部分16aに
分割する。また、溝17は将来１つのグループとして扱わ
れる領域内（図の中央に位置する２個）の溝の幅は狭
く、グループ間の溝（図で両側に位置）の幅は大きくな
つている。次に、CVD法又は熱酸化法により厚さ約50nm
のシリコン酸化膜は少なくとも溝17内壁に形成し、この
シリコン酸化膜を異方性のドライエツチング技術を用い
て処理することにより、溝17の側壁にのみシリコン酸化
膜32を残し、溝17の底面にｐベース層15を露出する。こ
のｐベース層15の露出部にボロンイオンを１×1016cm-2
注入し、熱処理してｐベース層15表面に高濃度ｐ層15a
を形成する（第３図Ｄ）。次に、スパツタリング技術を
用いて全面に厚み120nmの金属チタン（Ti）膜を堆積し
た後、ランプアニール法により600℃30秒熱処理して該p
+層15aの表面のみに自己整合的にTiSi2を形成し、未反
応Tiを過酸化水素水とアンモニア水溶液の混合液で除去
する（第３図Ｅ）。この結果、TiSi2層３とｎエミツタ
層16の部分16aは溝17の側壁のシリコン酸化膜32の水平
方向距離で規定された極めて微細な間隔に歩留良く制御
される。次に、例えばCVD法を用いて該溝17内が完全に
埋まる膜厚のシリコン酸化膜を堆積した後、異方性エツ
チング技術によりエツチングすることで、狭い溝内にほ
ぼ平坦化された絶縁物５と溝幅の広い領域は側壁にのみ
絶縁物33を残し、ｎエミツタ層16の部分16aの表面とTiS
i2層３の一部表面を露呈する（第３図Ｆ）。次に、スパ
ツタリング法により全面に厚み約10μｍのAlを堆積した
後、ホトエツチング技術を用いてｎエミツタ層16の各部
分16a及び絶縁物５上にカソード電極６および露出して
いるTiSi2層３上に該カソード電極６を取り囲むように
ゲート電極４をそれぞれ形成して、GTOサイリスタの主
要工程が終了する（第３図Ｇ）。
第３図Ｈは、上記主要工程によつて作製したGTOサイ
リスタのユニツトを示す鳥瞰図である。なお、カソード
電極６は、ｎエミツタ層16のパターン状態を図示するた
めに、その一部を除去して示してある。
リスタのユニツトを示す鳥瞰図である。なお、カソード
電極６は、ｎエミツタ層16のパターン状態を図示するた
めに、その一部を除去して示してある。
本実施例によるGTOサイリスタは、第２図で述べた理
由でスイツチング周波数を高め、可制御電流を大きくで
きる効果がある。しかも特に第１ゲート電極であるTiSi
2層３が歩留良く安定に形成できる効果もある。
由でスイツチング周波数を高め、可制御電流を大きくで
きる効果がある。しかも特に第１ゲート電極であるTiSi
2層３が歩留良く安定に形成できる効果もある。
なお本実施例では、溝内を平坦化する絶縁膜５として
シリコン酸化膜を用いたが、絶縁性の多結晶シリコン膜
でもよく、シリコン酸化膜と多結晶シリコン膜の積層膜
でもよい。
シリコン酸化膜を用いたが、絶縁性の多結晶シリコン膜
でもよく、シリコン酸化膜と多結晶シリコン膜の積層膜
でもよい。
第４図は本発明の他の実施例を示すもので、第２図の
実施例とはカソード側の構造において相違している。即
ち、ｐベース層15の表面の周辺部をエツチングダウン
し、中央部にｎエミツタ層16の部分16aと高濃度ｐ層15a
を交互に並設し、周辺部は高濃度ｐ層15aのみを形成
し、高濃度ｐ層15a上にｐ形不純物をドープした多結晶
膜41,WSi2膜42、及びシリコン酸化膜43の三層積層体が
設けられ、三層積層体の側壁にはシリコン酸化膜44が設
けられ、カソード電極６がｎエミツタ層16の部分16a、
シリコン酸化膜44及び三層積層体上に設けられ、ゲート
電極４が周辺部においてWSi2膜42の露出部上に設けられ
た構造を有している。
実施例とはカソード側の構造において相違している。即
ち、ｐベース層15の表面の周辺部をエツチングダウン
し、中央部にｎエミツタ層16の部分16aと高濃度ｐ層15a
を交互に並設し、周辺部は高濃度ｐ層15aのみを形成
し、高濃度ｐ層15a上にｐ形不純物をドープした多結晶
膜41,WSi2膜42、及びシリコン酸化膜43の三層積層体が
設けられ、三層積層体の側壁にはシリコン酸化膜44が設
けられ、カソード電極６がｎエミツタ層16の部分16a、
シリコン酸化膜44及び三層積層体上に設けられ、ゲート
電極４が周辺部においてWSi2膜42の露出部上に設けられ
た構造を有している。
本実施例ではゲート電極４と接続されたWSi2膜42と多
結晶シリコン膜41とから成る積層体がユニツト内のｎエ
ミツタ層16の各部分16aを取り囲んで連結されているの
で、ｎエミツタ層16の各部分16aの幅および各部分16a相
互間の幅を極限に微細化しても、外部ゲート抵抗は十分
に小さく抑えることができる。このため内部ゲート抵抗
も十分に低減することができる。従つて細分化されたｎ
エミツタ層の各部分は均一に動作し、各部分相互間およ
び各部分の中央部での電流集中の問題が生じなく、大電
流を高速に遮断できる効果がある。また本実施例によれ
ば、ｐベース層15の表面よりも上に設けた三層積層体を
開口した領域にｎエミツタ層16の各部分16aを設けてい
るので、前記実施例のようにｎエミツタ層を島状に分割
するための深い溝が不要で溝内を絶縁物が埋め込む必要
もない。このため、製法が容易であるばかりでなく、ｎ
エミツタ幅の一層の微細化が容易である効果がある。ま
た高濃度ｐ層15aとｎエミツタ層16の各部分16aの間隔は
三層積層体の側壁に設けたシリコン酸化膜44の水平方向
距離によつて規定されているので、ゲート逆耐圧を確保
しつつ、外部ゲート抵抗を十分に低減できる効果があ
る。更にゲート電極４はｐベース層15の主表面からエツ
チダウンして設けた周辺部のｐベース層15上に設けたの
で、従来のパケージング技術をそのまま用いることがで
きる。
結晶シリコン膜41とから成る積層体がユニツト内のｎエ
ミツタ層16の各部分16aを取り囲んで連結されているの
で、ｎエミツタ層16の各部分16aの幅および各部分16a相
互間の幅を極限に微細化しても、外部ゲート抵抗は十分
に小さく抑えることができる。このため内部ゲート抵抗
も十分に低減することができる。従つて細分化されたｎ
エミツタ層の各部分は均一に動作し、各部分相互間およ
び各部分の中央部での電流集中の問題が生じなく、大電
流を高速に遮断できる効果がある。また本実施例によれ
ば、ｐベース層15の表面よりも上に設けた三層積層体を
開口した領域にｎエミツタ層16の各部分16aを設けてい
るので、前記実施例のようにｎエミツタ層を島状に分割
するための深い溝が不要で溝内を絶縁物が埋め込む必要
もない。このため、製法が容易であるばかりでなく、ｎ
エミツタ幅の一層の微細化が容易である効果がある。ま
た高濃度ｐ層15aとｎエミツタ層16の各部分16aの間隔は
三層積層体の側壁に設けたシリコン酸化膜44の水平方向
距離によつて規定されているので、ゲート逆耐圧を確保
しつつ、外部ゲート抵抗を十分に低減できる効果があ
る。更にゲート電極４はｐベース層15の主表面からエツ
チダウンして設けた周辺部のｐベース層15上に設けたの
で、従来のパケージング技術をそのまま用いることがで
きる。
なお本実施例では、ｎエミツタ層16をｐベース層15の
表面に設けたが、ゲート逆耐圧をより向上させるために
は、数μｍ程度ｐベース層15を深く掘り込んだ溝内に設
けるようにしてもよい。
表面に設けたが、ゲート逆耐圧をより向上させるために
は、数μｍ程度ｐベース層15を深く掘り込んだ溝内に設
けるようにしてもよい。
実際のGTOサイリスタは、第４図の構成をくり返し単
位として、この構成を多数個並設した構成となつてい
る。
位として、この構成を多数個並設した構成となつてい
る。
第４図のGTOサイリスタの製造方法を第５図に示す。
まず、ｎベース層14上にｐベース層15を形成し、ｐベー
ス層15の表面の周辺部をエツチダウンした半導体基体を
準備し、ｐベース層15の表面上にCVD技術を用いてほう
素を高濃度にドープした多結晶シリコン膜41、WSi2膜42
およびシリコン酸化膜43をそれぞれ200nm,300nmおよび1
000nmの厚みで順次堆積して三層積層体を形成する（第
５図Ａ）。
まず、ｎベース層14上にｐベース層15を形成し、ｐベー
ス層15の表面の周辺部をエツチダウンした半導体基体を
準備し、ｐベース層15の表面上にCVD技術を用いてほう
素を高濃度にドープした多結晶シリコン膜41、WSi2膜42
およびシリコン酸化膜43をそれぞれ200nm,300nmおよび1
000nmの厚みで順次堆積して三層積層体を形成する（第
５図Ａ）。
次にホトエツチング技術を用いて、該膜41,42および4
3を加工してｎエミツタ層16の部分16aと、高濃度ｐ層15
aを形成する領域表面に開口部51を形成する（第５図
Ｂ）。次にCVD技術を用いた全面に厚み1000nmのシリコ
ン酸化膜を堆積した後、異方性のドライエツチング技術
を用いて該シリコン酸化膜をエツチングすることにより
該三層積層体の開口部の側壁に横方向の厚みが約１μｍ
のシリコン酸化膜44を設ける。次にイオン注入法を用い
てｐイオンを開口部51からｐベース層15内に選択的に注
入した後、熱処理してｎエミツタ層16の部分16aを設け
るとともに、多結晶シリコン層41中に含まれるＢをｐベ
ース層15に拡散させて高濃度ｐ層15aを形成する（第５
図Ｃ）。次に、まずホトエツチング技術を用いて周辺部
において三層積層体のシリコン酸化膜43を除去する。し
かる後、スパツタリング法を用いて、全面に厚み10μｍ
のAl・Siを堆積し、周辺部と中央部とに分割してｎエミ
ツタ層16の各部分16aを連結するカソード電極６及びWSi
2膜42に連らなるゲート電極４を形成することでGTOサイ
リスタの主要部が構成する（第５図Ｄ）。
3を加工してｎエミツタ層16の部分16aと、高濃度ｐ層15
aを形成する領域表面に開口部51を形成する（第５図
Ｂ）。次にCVD技術を用いた全面に厚み1000nmのシリコ
ン酸化膜を堆積した後、異方性のドライエツチング技術
を用いて該シリコン酸化膜をエツチングすることにより
該三層積層体の開口部の側壁に横方向の厚みが約１μｍ
のシリコン酸化膜44を設ける。次にイオン注入法を用い
てｐイオンを開口部51からｐベース層15内に選択的に注
入した後、熱処理してｎエミツタ層16の部分16aを設け
るとともに、多結晶シリコン層41中に含まれるＢをｐベ
ース層15に拡散させて高濃度ｐ層15aを形成する（第５
図Ｃ）。次に、まずホトエツチング技術を用いて周辺部
において三層積層体のシリコン酸化膜43を除去する。し
かる後、スパツタリング法を用いて、全面に厚み10μｍ
のAl・Siを堆積し、周辺部と中央部とに分割してｎエミ
ツタ層16の各部分16aを連結するカソード電極６及びWSi
2膜42に連らなるゲート電極４を形成することでGTOサイ
リスタの主要部が構成する（第５図Ｄ）。
第６図は第４図に示したGTOサイリスタの平面パター
ンを示す一例である。第６図Ａのように分割したｎエミ
ツタ層16の各部分16aをストライプ状として一列に並べ
て一つのユニツトを構成してもよく、第６図Ｂのように
ｎエミツタ層16を正方形状としてそれを二次元的に配置
してユニツトを構成しても、本発明の効果を奏すること
ができる。またこれら平面パターン例は第２図，第３図
の実施例にもそのまま適用できる。更に該ユニツトを同
一基板上に複数個設けて一つのサイリスタを構成しても
本発明の効果を奏することができる。
ンを示す一例である。第６図Ａのように分割したｎエミ
ツタ層16の各部分16aをストライプ状として一列に並べ
て一つのユニツトを構成してもよく、第６図Ｂのように
ｎエミツタ層16を正方形状としてそれを二次元的に配置
してユニツトを構成しても、本発明の効果を奏すること
ができる。またこれら平面パターン例は第２図，第３図
の実施例にもそのまま適用できる。更に該ユニツトを同
一基板上に複数個設けて一つのサイリスタを構成しても
本発明の効果を奏することができる。
第７図は第４図に示した実施例の変形例であり、基本
セグメントの断面図である。三層積層体で囲まれた開口
部に、例えば選択エピタキシヤル成長技術によりｐベー
ス層15のピーク濃度よりも低い不純物濃度のp-層15bを
設け、該p-層15bの表面にｎエミツタ層16の部分16aを設
けたものである。このような構造とすることにより、ゲ
ート・カソード間の逆バイアス時の電界が弱まるのでゲ
ート逆耐圧を大幅に向上できる効果がある。なお該p-層
15bに換わりにn-層としても同様の効果を奏することが
できる。
セグメントの断面図である。三層積層体で囲まれた開口
部に、例えば選択エピタキシヤル成長技術によりｐベー
ス層15のピーク濃度よりも低い不純物濃度のp-層15bを
設け、該p-層15bの表面にｎエミツタ層16の部分16aを設
けたものである。このような構造とすることにより、ゲ
ート・カソード間の逆バイアス時の電界が弱まるのでゲ
ート逆耐圧を大幅に向上できる効果がある。なお該p-層
15bに換わりにn-層としても同様の効果を奏することが
できる。
第８図は第４図に示した実施例の他の変形例であり、
基本セグメントの断面図である。三層積層体で囲まれた
開口部を設けた後に、多結晶シリコン膜を形成する。こ
の多結晶シリコン膜中にｐイオンを注入し、熱処理して
ｎエミツタ層16の部分16aとn+多結晶シリコン膜61を設
ける。このような構造とすることにより、欠陥等を抑え
て浅いｎエミツタ層が形成できるので、ｎエミツタ層幅
の微細化に有利である。またｎエミツタ層を浅くしても
該n+多結晶シリコン膜61もエミツタ領域として機能する
ので、npnトランジスタの電流増幅率大きくできる効果
がある。
基本セグメントの断面図である。三層積層体で囲まれた
開口部を設けた後に、多結晶シリコン膜を形成する。こ
の多結晶シリコン膜中にｐイオンを注入し、熱処理して
ｎエミツタ層16の部分16aとn+多結晶シリコン膜61を設
ける。このような構造とすることにより、欠陥等を抑え
て浅いｎエミツタ層が形成できるので、ｎエミツタ層幅
の微細化に有利である。またｎエミツタ層を浅くしても
該n+多結晶シリコン膜61もエミツタ領域として機能する
ので、npnトランジスタの電流増幅率大きくできる効果
がある。
以上説明した実施例は、全てpnpnで構成されるGTOサ
イリスタで記載したが、pnipn構造でもよい。更に本発
明はGTOサイリスタ以外のターンオフ形半導体素子に適
用できるものである。第９図は本発明を静電誘導型（S
I）サイリスタに適用した例であり、そのユニツトを示
す鳥瞰図である。なおカソード電極６は、ｎエミツタ層
16のパターン状態を図示するために、その一部を除去し
てある。製造方法は省略するが、第３図に示したｐベー
ス層15を形成する工程を削除するだけで、基本的には第
３図のGTOサイリスタと同一の工程で製造することがで
きる。基本構成は、ｎベース層14、ｎエミツタ層16、ｐ
エミツタ層13、ｐエミツタ短絡n+層14a、高濃度ｐ層15
a、TiSi23、シリコン酸化膜32及び絶縁物５、Al・Si膜
から成るカソード電極６、ゲート電極４及びアノード電
極２から成つている。このSIサイリスタの基本動作は、
ゲート−カソード間に逆バイアスを印加したときに隣接
する高濃度ｐ層15aからｎベース層14に広がる空乏層で
高濃度ｐ層相互間をピンチオフさせてアノード電流を遮
断するものである。本発明の構成とすることにより、高
濃度ｐ層15aの隣接間隔（ｎエミツタ層16の部分16aの
幅）を例えば10μｍ以下に容易に微細化できるのでブロ
ツクゲイン（アノード電圧と電流遮断に要するゲート電
圧の比）を十分に高めることができ、高速な電流遮断が
実現できる。またｎエミツタ層16を分割する高濃度ｐ層
15aの幅もｎエミツタ層16の部分16aの幅と同等以下に容
易に微細化できるので、素子全体に占めるｎエミツタ層
16の面積を十分大きく確保できる。このため電流容量も
十分大きなSIサイリスタを歩留よく実現できる。
イリスタで記載したが、pnipn構造でもよい。更に本発
明はGTOサイリスタ以外のターンオフ形半導体素子に適
用できるものである。第９図は本発明を静電誘導型（S
I）サイリスタに適用した例であり、そのユニツトを示
す鳥瞰図である。なおカソード電極６は、ｎエミツタ層
16のパターン状態を図示するために、その一部を除去し
てある。製造方法は省略するが、第３図に示したｐベー
ス層15を形成する工程を削除するだけで、基本的には第
３図のGTOサイリスタと同一の工程で製造することがで
きる。基本構成は、ｎベース層14、ｎエミツタ層16、ｐ
エミツタ層13、ｐエミツタ短絡n+層14a、高濃度ｐ層15
a、TiSi23、シリコン酸化膜32及び絶縁物５、Al・Si膜
から成るカソード電極６、ゲート電極４及びアノード電
極２から成つている。このSIサイリスタの基本動作は、
ゲート−カソード間に逆バイアスを印加したときに隣接
する高濃度ｐ層15aからｎベース層14に広がる空乏層で
高濃度ｐ層相互間をピンチオフさせてアノード電流を遮
断するものである。本発明の構成とすることにより、高
濃度ｐ層15aの隣接間隔（ｎエミツタ層16の部分16aの
幅）を例えば10μｍ以下に容易に微細化できるのでブロ
ツクゲイン（アノード電圧と電流遮断に要するゲート電
圧の比）を十分に高めることができ、高速な電流遮断が
実現できる。またｎエミツタ層16を分割する高濃度ｐ層
15aの幅もｎエミツタ層16の部分16aの幅と同等以下に容
易に微細化できるので、素子全体に占めるｎエミツタ層
16の面積を十分大きく確保できる。このため電流容量も
十分大きなSIサイリスタを歩留よく実現できる。
以上説明したように、本発明によるサイリスタでは大
電流を高速に遮断できるので、電力変換装置の高性能化
が達成できる。
電流を高速に遮断できるので、電力変換装置の高性能化
が達成できる。
第10図は、本発明によるGTOサイリスタを用い、電動
機制御用インバータ装置を構成した一例を示したもので
ある。６つのGTOサイリスタからなる電圧型インバータ
回路で３相誘導電動機205を制御する例で、その基本回
路は直流端子T1,T2間に２個をGTOサイリスタの直列回路
を３個並列接続し、各直列回路の中点から交流端子T3,T
4,T5を引出した構成となつている。各GTOサイリスタG1,
G2,G3,G4,G5,G6には、それぞれフライホイールダイオー
ドFD及び、スナバダイオードSD、スナバ抵抗SR、スナバ
コンデンサSCから構成されるスナバ回路Ｓが並列接続さ
れている。GTOサイリスタとして本発明のGTOサイリスタ
を用いることにより、インバータ装置の大電力化、高周
波化が同時に達成できる。このため、インバータ装置の
小型、軽量化、低損失化及び低雑音化等に効果があり、
インバータ装置を用いたシステムの低コスト、高効率化
が達成できる。
機制御用インバータ装置を構成した一例を示したもので
ある。６つのGTOサイリスタからなる電圧型インバータ
回路で３相誘導電動機205を制御する例で、その基本回
路は直流端子T1,T2間に２個をGTOサイリスタの直列回路
を３個並列接続し、各直列回路の中点から交流端子T3,T
4,T5を引出した構成となつている。各GTOサイリスタG1,
G2,G3,G4,G5,G6には、それぞれフライホイールダイオー
ドFD及び、スナバダイオードSD、スナバ抵抗SR、スナバ
コンデンサSCから構成されるスナバ回路Ｓが並列接続さ
れている。GTOサイリスタとして本発明のGTOサイリスタ
を用いることにより、インバータ装置の大電力化、高周
波化が同時に達成できる。このため、インバータ装置の
小型、軽量化、低損失化及び低雑音化等に効果があり、
インバータ装置を用いたシステムの低コスト、高効率化
が達成できる。
本発明によれば、ｎエミツタ層占有率を大きく保持し
たまま、ｎエミツタ層の各部分の幅を十分に微細化で
き、ゲートインピーダンスを極限にまで低減できるの
で、ターンオフ形半導体素子の可制御電流を大きくし、
かつ高速にスイツチングできる効果がある。
たまま、ｎエミツタ層の各部分の幅を十分に微細化で
き、ゲートインピーダンスを極限にまで低減できるの
で、ターンオフ形半導体素子の可制御電流を大きくし、
かつ高速にスイツチングできる効果がある。
第１図は本発明GTOサイリスタの基本セグメントを示す
断面図、第２図は第１図の基本セグメントを複数個設け
て構成したGTOサイリスタの一実施例を示す断面図、第
３図は第２図のGTOサイリスタの製造方法を説明するた
めの工程図、第４図は本発明の他の実施例を示す断面
図、第５図は第４図に示すGTOサイリスタの製造方法を
示す工程図、第６図は第５図に示したGTOサイリスタの
平面パターン図、第７図および第８図は第４図に示した
GTOサイリスタの変形例を示す断面図、第９図は本発明
をSIサイリスタに適用した場合のユニツトを示す鳥瞰
図、第10図は本発明によるGTOサイリスタを用い、電動
機制御用インバータ装置の構成を示す回路図である。 ２……アノード電極（Al系金属膜）、３……TiSi2層、
６……カソード電極（Al系金属膜）、13……ｐエミツタ
層、14……ｎベース層、15……ｐベース層、15a……高
濃度ｐ層、16……ｎエミツタ層。
断面図、第２図は第１図の基本セグメントを複数個設け
て構成したGTOサイリスタの一実施例を示す断面図、第
３図は第２図のGTOサイリスタの製造方法を説明するた
めの工程図、第４図は本発明の他の実施例を示す断面
図、第５図は第４図に示すGTOサイリスタの製造方法を
示す工程図、第６図は第５図に示したGTOサイリスタの
平面パターン図、第７図および第８図は第４図に示した
GTOサイリスタの変形例を示す断面図、第９図は本発明
をSIサイリスタに適用した場合のユニツトを示す鳥瞰
図、第10図は本発明によるGTOサイリスタを用い、電動
機制御用インバータ装置の構成を示す回路図である。 ２……アノード電極（Al系金属膜）、３……TiSi2層、
６……カソード電極（Al系金属膜）、13……ｐエミツタ
層、14……ｎベース層、15……ｐベース層、15a……高
濃度ｐ層、16……ｎエミツタ層。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/74 Ｘ Ｗ (72)発明者 八尾 勉 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 三瓶 勇 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 柳下 健児 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (56)参考文献 特開 昭62−43171（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/74 - 29/747 H01L 21/332
Claims (10)
- 【請求項１】ｎエミッタ層が溝によって複数個に分割さ
れたターンオフ形半導体素子において、溝の底部でｎエ
ミッタ層に隣接するｐ層上に高融点金属シリサイド層を
設け、分割されたｎエミッタ層の複数個を包囲するよう
にシリサイド層上にゲート電極を設け、ゲート電極で包
囲されたｎエミッタ層を分割している溝には絶縁物が充
填され、絶縁物及びｎエミッタ層上にカソード電極が設
けられていることを特徴とするターンオフ形半導体素子 - 【請求項２】特許請求の範囲第１項において、ｐ層のゲ
ート電極に接触する個所が高不純物濃度領域となってい
ることを特徴とするターンオフ形半導体素子。 - 【請求項３】一対の主表面を有し、一方の主表面に隣接
する一方導電型の第１の層と、第１の層に隣接する第１
の層より低不純物濃度を有する他方導電型の第２の層
と、第２の層に隣接する一方導電型の第３の層と、第３
の層と他方の主表面に隣接する第３の層より高不純物濃
度を有する他方導電型の第４の層を有し、他方の主表面
には第４の層を多数個の部分に分割するように第３の層
に達する溝が設けられた半導体基体と、 半導体基体の溝の底部に設けられた高融点金属シリサイ
ド層と、 第４の層の各部を複数個ずつ包囲するように高融点金属
シリサイド層上の選択された個所に設けられた制御電極
と、 半導体基体の一方の主表面において、第１の層にオーミ
ック接触する一方の主電極と、 半導体基体の他方の主表面において、第４の層の各部分
にオーミック接触する他方の主電極とを具備することを
特徴とするターンオフ形半導体素子。 - 【請求項４】特許請求の範囲第３項において、第３の層
の制御電極に接触する部分に高不純物濃度領域が形成さ
れていることを特徴とするターンオフ形半導体素子。 - 【請求項５】特許請求の範囲第３項または第４項におい
て、制御電極で包囲された領域内の溝に絶縁物が充填さ
れ、絶縁物上に第２の主電極が延在していることを特徴
とするターンオフ形半導体素子。 - 【請求項６】特許請求の範囲第３項，第４項または第５
項において、第２の層が選択された個所でそれより高不
純物濃度を有する他方導電型の第５の層を介して一方の
主電極にオーミック接触していることを特徴とするター
ンオフ形半導体素子。 - 【請求項７】一対の主表面を有し、一方の主表面に隣接
する一方導電型の第１の層と、第１の層に隣接する第１
の層より低不純物濃度を有する他方導電型の第２の層
と、第２の層及び他方の主表面に隣接する第２の層より
高不純物濃度を有する他方導電型の第３の層と、第３の
層を多数個の部分に分割するように他方の主表面から一
方の主表面に向って第３の層を越えて延びる溝と、溝の
底部に露出すると共に第２の層に隣接する第２の層より
高不純物濃度を有する一方導電型の第４の層とからなる
半導体基体と、 半導体基体の溝の底部において第４の層上に設けられた
高融点金属シリサイド層と、 第３の層の各部を複数個ずつ包囲するように高融点金属
シリサイド層上の選択された個所に設けられた制御電極
と、 半導体基体の一方の主表面において、第１の層にオーミ
ック接触する一方の主電極と、 半導体基体の他方の主表面において、第３の層の各部分
にオーミック接触する他方の主電極とを具備することを
特徴とするターンオフ形半導体素子。 - 【請求項８】特許請求の範囲第７項において、制御電極
で包囲された領域内の溝に絶縁物が充填され、絶縁物上
に第２の主電極が延在していることを特徴とするターン
オフ形半導体素子。 - 【請求項９】特許請求の範囲第７項または第８項におい
て、第２の層が選択された個所でそれより高不純物濃度
を有する他方導電型の第５の層を介して一方の主電極に
オーミック接触していることを特徴とするターンオフ形
半導体素子。 - 【請求項１０】一対の主表面を有し、一方の主表面に隣
接する一方導電型の第１の層と、第１の層に隣接する第
１の層より低不純物濃度を有する他方導電型の第２の層
と、第２の層に隣接する一方導電型の第３の層と、第３
の層と他方の主表面に隣接する第３の層より高不純物濃
度を有する他方導電型の第４の層を有し、他方の主表面
には第４の層を多数個の部分に分割するように第３の層
に達する溝が設けられた半導体基体と、 半導体基体の溝の側に設けた絶縁膜と、 半導体基体の溝の底部に設けられた高融点金属シリサイ
ド層と、 第４の層の各部を複数個ずつ包囲するように高融点金属
シリサイド層上の選択された個所に設けられた制御電極
と、 半導体基体の一方の主表面において、第１の層にオーミ
ック接触する一方の主電極と、 半導体基体の他方の主表面において、第４の層の各部分
にオーミック接触する他方の主電極とを具備することを
特徴とするターンオフ形半導体素子。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2246974A JP2960506B2 (ja) | 1990-09-19 | 1990-09-19 | ターンオフ形半導体素子 |
| US07/742,833 US5324967A (en) | 1990-09-19 | 1991-08-08 | Turn off type semiconductor device, method of producing the same and the power conversion apparatus employing the same |
| EP91113498A EP0476296B1 (en) | 1990-09-19 | 1991-08-12 | Turn off type semiconductor device and employing the same in a power conversion device |
| DE69124175T DE69124175T2 (de) | 1990-09-19 | 1991-08-12 | Abschaltbares Halbleiterbauelement und dessen Anwendung in einer Leistungsumwandlungsvorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2246974A JP2960506B2 (ja) | 1990-09-19 | 1990-09-19 | ターンオフ形半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04127474A JPH04127474A (ja) | 1992-04-28 |
| JP2960506B2 true JP2960506B2 (ja) | 1999-10-06 |
Family
ID=17156494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2246974A Expired - Fee Related JP2960506B2 (ja) | 1990-09-19 | 1990-09-19 | ターンオフ形半導体素子 |
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| Country | Link |
|---|---|
| US (1) | US5324967A (ja) |
| EP (1) | EP0476296B1 (ja) |
| JP (1) | JP2960506B2 (ja) |
| DE (1) | DE69124175T2 (ja) |
Families Citing this family (10)
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|---|---|---|---|---|
| JPH0855978A (ja) * | 1994-06-09 | 1996-02-27 | Ngk Insulators Ltd | 半導体装置およびその製造方法 |
| EP0696066A3 (en) * | 1994-06-30 | 1998-06-24 | Hitachi, Ltd. | Semiconductor switching device and power converter |
| JP3277075B2 (ja) * | 1994-09-07 | 2002-04-22 | 日本碍子株式会社 | 半導体装置およびその製造方法 |
| DE19746974A1 (de) * | 1997-10-24 | 1999-04-29 | Asea Brown Boveri | Abschaltthyristor mit Stopschicht |
| EP1071331A4 (en) | 1998-04-17 | 2004-12-29 | Matter Smiths Holdings Ltd | BIOCID COMPOSITION CONTAINING PHOSPHITIONS |
| US6913955B1 (en) * | 2002-10-01 | 2005-07-05 | T-Ram, Inc. | Method of manufacturing a thyristor device with a control port in a trench |
| US6965131B2 (en) * | 2003-03-07 | 2005-11-15 | Rockwell Scientific Licensing, Llc | Thyristor switch with turn-off current shunt, and operating method |
| US7173290B2 (en) * | 2003-03-07 | 2007-02-06 | Teledyne Licensing, Llc | Thyristor switch with turn-off current shunt, and operating method |
| US7982284B2 (en) * | 2006-06-28 | 2011-07-19 | Infineon Technologies Ag | Semiconductor component including an isolation structure and a contact to the substrate |
| JP6696132B2 (ja) * | 2015-09-10 | 2020-05-20 | 富士ゼロックス株式会社 | 発光部品、プリントヘッド及び画像形成装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6019147B2 (ja) * | 1979-01-24 | 1985-05-14 | 株式会社日立製作所 | ゲ−ト・タ−ン・オフ・サイリスタ |
| JPS5739575A (en) * | 1980-08-21 | 1982-03-04 | Mitsubishi Electric Corp | Gate turn-off thyristor |
| JPS5788771A (en) * | 1980-11-21 | 1982-06-02 | Semiconductor Res Found | Electrostatic induction thyristor |
| FR2549293B1 (fr) * | 1983-07-13 | 1986-10-10 | Silicium Semiconducteur Ssc | Transistor bipolaire haute frequence et son procede de fabrication |
| EP0178387B1 (de) * | 1984-10-19 | 1992-10-07 | BBC Brown Boveri AG | Abschaltbares Leistungshalbleiterbauelement |
| JPH0799738B2 (ja) * | 1985-09-05 | 1995-10-25 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JPS62147769A (ja) * | 1985-12-20 | 1987-07-01 | Fuji Electric Co Ltd | Ｇｔｏサイリスタ |
| JPH0658959B2 (ja) * | 1987-01-29 | 1994-08-03 | 富士電機株式会社 | ゲ−ト・タ−ン・オフ・サイリスタ |
| JPH01136369A (ja) * | 1987-11-21 | 1989-05-29 | Toshiba Corp | 過電圧保護機能付半導体装置の製造方法 |
| US4962414A (en) * | 1988-02-11 | 1990-10-09 | Sgs-Thomson Microelectronics, Inc. | Method for forming a contact VIA |
-
1990
- 1990-09-19 JP JP2246974A patent/JP2960506B2/ja not_active Expired - Fee Related
-
1991
- 1991-08-08 US US07/742,833 patent/US5324967A/en not_active Expired - Fee Related
- 1991-08-12 EP EP91113498A patent/EP0476296B1/en not_active Expired - Lifetime
- 1991-08-12 DE DE69124175T patent/DE69124175T2/de not_active Expired - Fee Related
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|---|---|
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| EP0476296B1 (en) | 1997-01-15 |
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| DE69124175T2 (de) | 1997-04-30 |
| US5324967A (en) | 1994-06-28 |
| DE69124175D1 (de) | 1997-02-27 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |