JP6454443B2 - フラットゲート転流型サイリスタ - Google Patents

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Description

発明の分野
本発明は、請求項１のプリアンブルに記載のターンオフパワー半導体デバイス、および、このようなターンオフパワー半導体デバイスの製造方法に関する。
発明の背景
ＤＥ２６２５９１７Ａ１から知られている半導体デバイスは、Ｐ導電型とＮ導電型を交互にした４つの層を有する半導体本体を含み、これらの層はサイリスタを構成し、その最外層は隣接する層とともにエミッタ接合を形成する。この半導体本体はまた、サイリスタのエミッタ接合のうちの１つを橋絡するための集積電界効果トランジスタ部分を含む。この電界効果トランジスタのソースおよびドレインは、同一導電型の領域を含み、これらの領域のうちの一方は、橋絡されたエミッタ接合に隣接するエミッタ層を形成し、他方は、エミッタ層に隣接しかつエミッタ層と同一導電型の層にオーミック接続された領域を含む。電界効果トランジスタは制御電極を有し、電界効果トランジスタの制御電極と半導体本体との間の電圧を制限するために保護ダイオードが半導体本体に設けられている。サイリスタは光学的点弧のために配置される。サイリスタの点弧のためのゲート電極とＰ型ベース層との間に好適なオーミック接触を設けるために、高濃度ドープＰ＋型ウェル領域が電極の下方に設けられる。
ＥＰ０００２８４０Ａ１から知られているサイリスタでは、Ｎ型カソードエミッタゾーンおよび高濃度Ｐ＋型ゲート領域がＰ型ベース層に埋め込まれている。Ｐ＋型ゲート領域およびＮ型カソードエミッタゾーンの深さは約１５μｍである。
ＥＰ０２８３７８８Ａ１から知られているＧＴＯサイリスタでは、高濃度Ｐ＋領域がＰドープベース領域の下方に配置されている。このＰベース領域のドーパント濃度は、上記Ｐ＋領域のドーパント濃度よりも低い。その利点は、ＮエミッタゾーンとＰベース領域との間の降伏電圧が、Ｎエミッタゾーンの浸透深さ、および、Ｐベースゾーンの横伝導率の選択に、大きく依存しないことにある。
ＵＳ５３６９２９１Ａから知られている電圧制御サイリスタは、アノードとカソードとの間の材料からなる真性層を含む。真性層とカソードとの間のゲート領域は、低濃度ドープＰ型層を含み、より高濃度のドープＰ型領域が、低濃度ドープ層を貫通して真性層の中まで延在している。上記より高濃度のドープＰ型領域は、カソードの浅いＮドープ領域の間で分散している。
ＪＰ３３３４５０９Ｂ２（特許３３３４５０９）から知られているゲートターンオフサイリスタは、カソード電極の位置に関係なく各領域でのターンオフ動作を均一にすることにより、遮断耐量を向上させることができる。このサイリスタは、カソード側Ｎエミッタ層と、Ｐベース層と、Ｎベース層と、アノード側Ｐエミッタ層とを含む。Ｎエミッタ層は複数の領域で構成され、これら複数の領域は、Ｐベース層で相互に分離され、径方向に細長く、カソード電極がエミッタ層の上記分離された領域各々に設けられる。ゲート電極がＰベース層上に設けられてＮエミッタ層の各領域を包囲する。板状のゲート取出金属が、ゲート電極のほぼ全面に対向して形成され、カソード電極の領域を包囲する複数の開口部を有し、ゲート電極に電気的に接続されている。
ＪＰＨ０４３２０３７４Ａ（特開平４−３２０３７４）から、サイリスタにおいて、ゲート電極上に絶縁膜を設け、金属薄膜の厚みに絶縁膜の厚みを加えた厚みがカソード金属電極の厚みよりも厚くなるように設定することにより、大きなアノード電流を短時間でターンオフすることが知られている。アルミニウム蒸着により、約１５μｍの厚さの電極をアノード面に形成する。さらに、カソード面に約９μｍのアルミニウム蒸着を行なうことにより、薄いカソード電極を形成する。カソード面に約２μｍのアルミニウム蒸着をさらに行なうことにより、第１および第２金属ゲート電極を形成する。同時にカソード電極に約１１μｍのアルミニウム蒸着を行なう。次に、カソード電極およびゲート電極の外部端子への取出し部を除くカソード側の面を絶縁体で覆う。カソード電極は、溝のない熱緩衝板で圧接することができ、ハイブリット構造のＧＴＯと同等以上の特性が得られる。
周知のターンオフパワー半導体デバイスとして、図１〜図３に示されるバイモードゲート転流型サイリスタ（bi-mode gate commutated thyristor：ＢＧＣＴ）がある。図１は、このデバイスの平面図を示し、図２は、図１の線ｃ’ｃに沿うこのデバイスの断面図を示す。ＢＧＣＴは、単一のウェハ１内において、相互に並列に電気的に接続された複数のゲート転流型サイリスタ（gate commutated thyristor：ＧＣＴ）セル２を含む。図１および図２に示されるＢＧＣＴにおいて、各ＧＣＴセル２は、カソードメタライゼーション層の形態の３つのカソード電極３と、３つのストリップ状カソードセグメント４を含むｎ＋ドープカソード層と、ｐドープベース層５と、ｎ−ドープドリフト層６と、ｎドープバッファ層７と、ｐ＋ドープアノード層８と、アノードメタライゼーション層の形態のアノード層９とを含む。ＧＣＴセル２はまた、ｐドープベース層５に接触しているゲートメタライゼーション層の形態のゲート電極１０を含む。ゲートメタライゼーション層は、カソード電極３が配置されている面よりも下方の面に配置されているので、縦方向においてゲート電極はカソード電極３から分離されている。ＢＧＣＴは、ウェハ１の中央において、環状金属領域の形態の１つのシングルゲート接触１１を含む。ゲート接触１１はゲートメタライゼーション層に直に接触しているので、ＧＣＴセル２のゲート電極１０およびゲート接触１１は、電気的にも熱的にも相互に接続されている。ＢＧＣＴは、ＧＣＴセル２間に分散している複数のダイオードセル１２を含む。ダイオードセル１２は、順方向は反対であるが、電気的に並列に相互に接続され、かつＧＣＴセル２に接続されている。各ダイオードセル１２は、アノード電極１７と、ｐドープアノード層１３と、ｎ＋ドープカソード層１４と、カソード電極１６とを含み、Ｐドープアノード層１３とｎ＋ドープカソード層１４とは、ｎ−ドープドリフト層６およびｎドープバッファ層７によって分離されている。隣り合うＧＣＴセル２とダイオードセル１２とは、複数の分離領域１５によって分離されている。
図３は、図２に示すＢＧＣＴのセグメントの部分断面図を示す。図３の断面図には、２つのカソードセグメント４と、これら２つのカソードセグメント４間のゲート電極１０とが示されている。ウェハ１の主表面には、酸化物パシベーション層１９が形成されている。カソード電極３を形成するメタライゼーション層は、酸化物パシベーション層１９の第１開口２０を通してカソードセグメント４と接触し、ゲート電極１０を形成するメタライゼーション層は、酸化物パシベーション層１９の第２開口２１を通してベース層５と接触している。ポリイミドパシベーション層１８が、酸化物パシベーション層１９上のカソード電極３とゲート電極１０との間に形成されている。
図４Ａ〜図４Ｃは、上記ＢＧＣＴにおいてカソードセグメント４を画定するための製造方法の工程を示す。図４Ａに示されるように、パターニングされた保護酸化物層２５がウェハの主面に形成されている。ウェハは、ｐドープベース層５と、ｐベース層５上に形成された薄い高濃度ｎ＋ドープ層２６とを含む。次の工程において、薄い高濃度ｎ＋ドープ層２６およびｐドープベース層５の一部を、パターニングされた保護酸化物層２５をエッチングマスクとして使用して約１３μｍエッチングすることにより、図４Ｂに示される構造を得る。次の打ち込み工程において、構造化された高濃度ｎ＋ドープ層２６’のｎ型ドーパントをｐドープベース層に打ち込むことにより、図３に示される最終構造体のようなカソードセグメント４を得る。
その後のＢＧＣＴの製造方法のプロセス工程すべてにおいて、すなわち、酸化物パシベーション層１９を形成する工程、カソード電極３を形成する工程、ゲート電極１０を形成する工程、およびポリイミドパシベーション層１８を形成する工程において、これらの層を構造化するために使用するフォトレジスト層を含むそれぞれの層を、段差を有するウェハ１の構造化された表面上に製膜しなければならないという問題がある。結果として、これらの層のステップカバレッジに関連する問題が生じ得る。また、ウェハ面に段差があるために、カソード電極３に使用できる空間が減じられるので、電気的および熱的接触が制限される。電気的および熱的接触の制限に加え、ウェハ面の段差のせいで、特定の横方向寸法を減じることが不可能になり、最小寸法およびカソードセグメント４の密度が制限される。たとえば、各第１開口２０（すなわちカソード開口）と、隣の第２開口２１（すなわちゲート開口）との間の距離は、各第１開口２０とその隣の第２開口２１との間のウェハ面に段差があるために、５０μｍよりも小さくできない。
これに鑑みて、本発明の目的は、先行技術における上記問題を克服することができるターンオフパワー半導体デバイスを提供することである。具体的には、本発明の目的は、複数のサイリスタセルを有するターンオフパワー半導体デバイスであって、分離されたカソード領域の密度および／またはサイリスタセルの密度を増すことができ、ステップカバレッジに関連するいかなる問題も回避することができ、かつ電気的および熱的接触領域を増すことができる一方で、特にターンオフ中のターンオフパワー半導体デバイスの良好な性能を確保する、ターンオフパワー半導体デバイスを提供することである。
本発明の目的は、請求項１に記載のターンオフパワー半導体デバイスによって達成される。
本発明のターンオフパワー半導体デバイスにおいて、複数のサイリスタセルのカソード領域とカソード電極との間の界面およびベース層とゲート電極との間の界面は、平坦でありかつ同一面にある。本発明のターンオフパワー半導体デバイスのこの特徴により、先行技術から周知であるターンオフパワー半導体デバイスのステップカバレッジに関連するすべての問題は回避される。さらに、平坦設計により、カソードメタライゼーションに使用できる空間が増すので、電気的および熱的接触が改善される。先行技術のターンオフパワー半導体デバイスと比較すると、横方向の寸法を低減できるので、当該デバイスにおけるカソード領域の密度および／またはサイリスタセルの密度を増すことができる。
加えて、本発明のターンオフパワー半導体デバイスと、上記周知のターンオフパワー半導体デバイスとの違いは、ベース層に含まれるゲートウェル領域が、ゲート電極との接触から、カソード領域の深さの少なくとも２分の１の深さまで延びており、任意の深さにおいて、この深さにおけるゲートウェル領域の最小ドープ濃度が、カソード領域とゲートウェル領域との間のベース層の、この深さおよび側方位置におけるドープ濃度よりも５０％高いことである。上記側方位置は、第１主面に平行な面に直交射影したときのカソード領域からの距離が２μｍの位置である。ゲートウェル領域は高濃度でドープされているので、ゲート接触とカソード領域の真下の領域との間の直列抵抗が減じられ、そのため、転流電流を増やしてターンオフ性能を向上させることができる。一方、ベース層の低濃度ドープ部分がカソード領域から延びカソード領域とゲートウェル領域との間に配置されていることにより、適切なターンオフに必要な、十分に高いゲートカソード間阻止電圧（gate-cathode blocking voltage）（ＶＧＲ）を得ることができる。
本発明において、ベース層は補償領域を含む。この補償領域は、第１主面に直に隣接しかつカソード領域とゲートウェル領域との間に位置するように配置されている。補償領域におけるドープ濃度に対する第１導電型不純物の密度は、少なくとも０．４である。このような特徴により、ゲートカソード間阻止電圧（ＶＧＲ)を、このような高補償領域がないデバイスよりも高くすることができる。
本発明のその他の発展形態は従属請求項に明記されている。
例示的な実施形態において、ゲートウェル領域の深さは少なくともカソード領域の深さである。典型的に、ゲートウェル領域の深さは、少なくとも５μｍであり、より典型的には少なくとも１０μｍである。
例示的な実施形態において、カソード領域の深さは、少なくとも１０μｍであり、典型的には少なくとも１５μｍである。
例示的な実施形態において、第１主面に直に隣接するように配置されかつカソード領域とゲートウェル領域との間に配置されているベース層の部分のドープ濃度は、第１主面からの距離の増加に伴って増大する。このような例示的な実施形態では、高いゲートカソード間阻止電圧（ＶＧＲ）を確保することができる。デバイスを適切にターンオフするには、ゲートカソード間阻止電圧が少なくとも２０Ｖであることが好ましい。
典型的に、補償領域は、第１主面から、カソード領域の深さの少なくとも２分の１の深さまで延在する。具体的には、補償領域は、第１主面から、少なくとも１０μｍ、典型的には少なくとも１５μｍの深さまで延在してもよい。
例示的な実施形態において、カソード電極は、少なくとも１０μｍの厚さ、典型的には少なくとも１５μｍの厚さを有する。カソードメタライゼーションの上面のレベルとゲートメタライゼーションの上面のレベルとの間の距離が大きいほど、標準プレスパックにおいてカソードメタライゼーション層との接触に使用されるモリブデン（Ｍｏ）ディスクとゲートメタライゼーションとの間の分離が良好になる。モリブデンディスクとゲートメタライゼーションとの間が十分に分離されることにより、モリブデンディスクとゲートメタライゼーションとの間において小さな粒子により短絡が生じるのを回避できる。
例示的な実施形態において、隣り合うカソード電極間の空間が絶縁層で埋められており、連続するカソード接触層が、カソード電極および絶縁層の上に、カソード電極および絶縁層と直に接触するように配置されている。このような例示的な実施形態では、熱的性能が向上する。連続するカソード接触層がカソード電極の上にありかつ絶縁層の上にもあるので、接触面積を増すことができ、したがって熱抵抗を低減できる。加えて、このような実施形態により、モリブデンディスクを表側に、たとえばＡｇマイクロまたはナノ粒子を用いて低温接合することができる。このような設計により、ターンオフパワー半導体デバイスを、カソード接触がワイヤボンディングされているモジュールで使用することも可能である。加えて、このような実施形態において、小さな粒子がモリブデンディスクとゲートメタライゼーションとの間に短絡を生じさせることはできない。
上記目的は、請求項１０に記載のターンオフパワー半導体デバイスの製造方法によっても達成される。
以下、本発明の詳細な実施形態を添付の図面を参照しながら説明する。
周知のターンオフパワー半導体デバイスであるバイモードゲート転流型サイリスタ（ＢＧＣＴ）の平面図を示す。 図１の線ｃ’ｃに沿うＢＧＣＴの断面図を示す。 図２の断面図の一部を拡大して示す。 製造プロセスのうちの、図１〜図３に示すＢＧＣＴのカソードメサ構造を形成する工程を示す。 製造プロセスのうちの、図１〜図３に示すＢＧＣＴのカソードメサ構造を形成する工程を示す。 製造プロセスのうちの、図１〜図３に示すＢＧＣＴのカソードメサ構造を形成する工程を示す。 比較例に係るターンオフパワー半導体デバイスの平面図を示す。 図５の線ＡＡ’に沿う図５のターンオフパワー半導体デバイスの断面図を示す。 図６に示す断面図の一部を拡大して示す。 本発明の実施形態に係るターンオフパワー半導体デバイスの部分断面図を示す。 修正比較例に係るターンオフパワー半導体デバイスの部分断面図である。 本発明の実施形態に係るターンオフパワー半導体デバイスの製造方法を示す図である。 本発明の実施形態に係るターンオフパワー半導体デバイスの製造方法を示す図である。 本発明の実施形態に係るターンオフパワー半導体デバイスの製造方法を示す図である。 本発明の実施形態に係るターンオフパワー半導体デバイスの製造方法を示す図である。 本発明の実施形態に係るターンオフパワー半導体デバイスの製造方法を示す図である。
図面で使用されている参照符号およびその意味は、参照符号のリストにまとめられている。概ね、本明細書全体を通して同様の要素には同一の参照符号が付されている。記載されている実施形態は、例であることが意図され、本発明の範囲を限定しない。
比較例および実施形態の詳細な説明
図５〜図７に示されているのは、ターンオフパワー半導体デバイスの比較例である。そのため、この比較例は請求項の範囲に含まれない。しかしながら、この比較例は本発明をより良く理解するのに役立つ。図５はターンオフパワー半導体デバイスの平面図を示し、図６は図５の線ＡＡ’に沿う断面図を示し、図７は図６に示される断面図の一部を拡大したものである部分断面図を示す。
本比較例に係るターンオフパワー半導体デバイスは、典型的にはシリコンウェハである半導体ウェハ５１を含み、半導体ウェハ５１は、第１主面５３０と第１主面５３０の反対側にある第２主面５３１とを有する。これは、複数のゲート転流型サイリスタ（ＧＣＴ）セル５２（請求項のサイリスタセルの一例）と、複数のダイオードセル５１２とを含む。各ＧＣＴセル５２は、第１主面５３０から第２主面５３１に向けて順に、第１カソード電極５３と、ｎ＋ドープ第１カソード層５４と、ｐドープベース層５５と、ｐ＋ドープ第１アノード層５８と、第１アノード電極５９とを含む。ｐドープベース層５５は、ｐドープベース層５５との間にｐｎ接合を形成するｎ−ドープドリフト層５６と、ｐ＋ドープ第１アノード層５８との間にｐｎ接合を形成するｎドープバッファ層５７とにより、ｐ＋ドープ第１アノード層５８から分離されている。各ＧＣＴセル５２の第１カソード層５４は、ベース層５５によって相互に分離されている３つのカソード領域５４ａ、５４ｂ、５４ｃを含む。
さらに、各ＧＣＴセル５２は、カソード領域５４ａ、５４ｂ、５４ｃの側方に配置されベース層５５によって各カソード領域５４ａ、５４ｂ、５４ｃから分離されているゲート電極５１０を含む。本特許明細書全体を通して、「側方」という用語は、第１主面５３０に平行な方向である横方向に関連する。
ドリフト層５６のドープ濃度は、典型的にはｎ＝５．０・１０１１ｃｍ−３〜ｎ＝１．０・１０１４ｃｍ−３であってもよく、より典型的には５・１０１３ｃｍ−３未満であってもよい。第１アノード層５８の平均ドープ濃度は、典型的にはｐ＝１・１０１６ｃｍ−３〜ｐ＝１・１０１９ｃｍ−３であってもよく、カソード領域５４ａ、５４ｂ、５４ｃのドープ濃度は、典型的にはｎ＝１・１０１８ｃｍ−３〜ｎ＝１・１０２１ｃｍ−３であってもよく、より典型的にはｎ＝１・１０１９ｃｍ−３〜ｎ＝１・１０２１ｃｍ−３であってもよい。第１主面５３０に隣接するカソード領域５４のドープ濃度は、典型的にはｎ＝１・１０１９ｃｍ−３〜ｎ＝１・１０２１ｃｍ−３であってもよい。典型的に、すべてのサイリスタセル５２のすべてのカソード領域５４ａ、５４ｂ、５４ｃは同一のドープ濃度を有する。同様に、すべてのサイリスタセル５２のすべての第１アノード層５８は同一のドープ濃度を有していてもよい。ここで、バッファ層５７のドープ濃度は第２主面５３１に向かって増大するが、ドリフト層５６のドープ濃度は、典型的にはバッファ層５７のドープ濃度よりも低い一定のドープ濃度である。本明細書全体を通して、ドープ濃度という用語は、正味ドープ濃度のことを言う。さらに、本明細書全体を通して、ある層のドープ濃度は、この層のドーププロファイルを説明する場合、局所ドープ濃度のことを言う。ドーププロファイルを説明しない場合、ある層のドープ濃度は、特に指定しない限り、この層における最大ドープ濃度のことを言う。
この比較例において、典型的に、ウェハ５１の第１および第２主面５３０、５３１に垂直な方向におけるベース層５５の厚みは、７０〜１３０μｍである。典型的に、第１アノード層５８の厚みは１μｍ〜２５０μｍである。すべてのベース層５５が同一の厚みを有していてもよい。各ベース層５５の厚みは、ＧＣＴセル５２全体において実質的に一定であってもよく、または、各カソード領域５４ａ、５４ｂ、５４ｃの中心の下方においてドーピングが少なくなるように変化していてもよい。また、すべての第１アノード層５８の厚みが同一であってもよい。ウェハ５１の第１および第２主面５３０、５３１に垂直な方向におけるドリフト層５６の厚みは、デバイスの定格電圧によって決まる。典型的に、３．３ｋＶのデバイスの場合は２８０μｍ〜４４０μｍであり、４．５ｋＶのデバイスの場合は３８０μｍ〜５７０μｍである。ここで、ＧＣＴセル５２のドリフト層５６の厚みは、この特定のＧＣＴセル５２のバッファ層５７とベース層５５との間の最小距離である。
第１主面５３０に平行な面に直交射影したとき、各カソード領域５４ａ、５４ｂ、５４ｃはストリップ形状である。本明細書全体を通して、ストリップ形状は長手方向形状を意味する。具体的には、長手方向の長さが、長手方向に対して垂直な幅方向におけるストリップ形状領域の幅よりも長く、ウェハ５１の第１主面５３０に対して平行である、長手方向形状である。本明細書全体を通して、ストリップ形状領域の幅は、幅方向におけるストリップ形状領域の最大寸法である。
第１主面５３０に平行な面に直交射影したとき、各ＧＣＴセル５２における各ストリップ形状カソード領域５４ａ、５４ｂ、５４ｃの、その長手方向軸に垂直な方向における横方向の幅ｗｃは、典型的には１５μｍ〜５００μｍであり、より典型的には１００μｍ〜３００μｍである。各ストリップ形状カソード領域５４ａ、５４ｂ、５４ｃの、その長手方向軸に平行な方向（すなわち、図５における径方向の横方向）における長さは、１．５ｍｍ〜４ｍｍの範囲である。
各ダイオードセル５１２は、第１主面５３０から第２主面５３１に向けて順に、第２アノード電極５１７と、ｐドープ第２アノード層５１３と、ｎ＋ドープ第２カソード層５１４と、第２カソード電極５１６とを含む、第２カソード層５１４は、第２主面５３１上で、横方向において第１アノード層５８と交互に配置されており、ドリフト層５６およびバッファ層５７によって第２アノード層５１３から分離されている。ドリフト層５６は、第２アノード層５１３との間にｐｎ接合を形成する。第１主面５３０に平行な面に直交射影したとき、各第２アノード層５１３はストリップ形状を有し、その長さはその長手方向軸に沿う方向の長さであり、その幅は長手方向軸に垂直な方向の幅であり、各第２アノード層５１３の幅はその長さよりも短い。
第２アノード層５１３のドープ濃度は、典型的にはｐ＝１・１０１６ｃｍ−３〜ｐ＝１・１０１９ｃｍ−３であってもよく、第２カソード層５１４のドープ濃度は、典型的にはｎ＝１・１０１８ｃｍ−３〜ｎ＝１・１０２１ｃｍ−３であってもよい。典型的に、第２カソード層５１４はすべて同一のドープ濃度を有する。同様に、第２アノード層５１３はすべて同一のドープ濃度を有していてもよい。
各ＧＣＴセル５２のベース層５５は、ドリフト層５６によって形成されている各ｎドープ分離領域５１５によって隣の第２アノード層５１３から分離されている。ダイオードセル５１２とその隣にあるＧＣＴセル５２との間の分離領域５１５は、ウェハ５１の第１主面５３０に隣接する２０μｍ〜１５０μｍ、典型的には５０μｍ〜１００μｍの横方向の幅（第２アノード層５１３と隣のＧＣＴセル５２のベース層５５との間の最小距離）を有する。分離領域５１５の幅は、パンチスルー効果を回避して阻止中にまたはターンオフに必要なゲート電圧の阻止を実現するために、十分に大きくなければならない。一方、この横方向の幅は、ＧＣＴセル５２がオン状態の間にドリフト層５６に形成される各ＧＣＴセル５２の電子ホールプラズマを隣の第２ダイオードセル５１２に拡散させるためには、十分に小さくなければならない。
この比較例において、各ゲート電極５１０は、ベース層５５上のゲートメタライゼーション層の一部として形成され、ベース層５５の反対側にある第１ゲートメタライゼーション層の表面は第１平面を画定する。カソード領域５４ａ、５４ｂ、５４ｃの反対側にある第１カソード電極５３の表面および第２アノード層５１３の反対側にある第２アノード電極５１７の表面は、第２平面を画定する。言い換えると、すべての第１カソード電極５３およびすべての第２アノード電極５１７は同一面に配置されている。ここで、第１平面は、第２平面に平行であり、第１主面５３０から第２主面５３１に向かう方向において、第２平面からシフトされている。この高さの差により、第１主面５３０上の第１カソード電極５３および第２アノード電極５１７は、標準プレスパックのモリブデン（Ｍｏ）ディスク等の金属プレートと接触し易い。典型的に、ウェハ５１の第１主面５３０に垂直な方向におけるカソード電極５３の厚みは、少なくとも１０μｍ、典型的には少なくとも１５μｍである。
この比較例において、第１主面５３０に平行な面に直交射影したとき、各ＧＣＴセル５２の第１アノード層５８は、同じＧＣＴセル５２のベース層５５に対して位置合わせされているので、各ＧＴＣセル５２においてこれら２つの層の重なりは最大であり、各ダイオードセル５１２の第２アノード層５１３は、同じダイオードセル５１２の第２カソード層５１４に対して位置合わせされているので、各ダイオードセル５１２においてこれら２つの層の重なりは最大である。
ウェハ５１の第１主面５３０の平面図を示す図５において、ＧＣＴセル５２のカソード領域５４ａ、５４ｂ、５４ｃの上面に形成された第１カソード電極５３および第２アノード層５１３の上面に形成された第２アノード電極５１７のパターンがわかる。各第１カソード電極５３は、各ＧＣＴセル５２の３つのストリップ形状カソード領域５４ａ、５４ｂ、５４ｃに対応する３つのストリップ形状電極部５３ａ、５３ｂ、５３ｃを含む。第２アノード電極５１７は、各ダイオードセル５１２の第２アノード層５１３のストリップ形状に対応するストリップ形状を有する。
各第１カソード電極５３のストリップ形状カソード電極部５３ａ、５３ｂ、５３ｃおよびストリップ形状第２アノード電極５１７の長手方向は、当該デバイスの中心からウェハ５１の第１主面５３０に平行に延びる方向である径方向において位置合わせされている。ここで、当該デバイスの中心は、円形ウェハ５１の第１主面５３０の中心である。
図５に示す比較例において、複数のＧＣＴセル５２および複数のダイオードセル５１２は、当該デバイスの中心を中心とする２つの同心リングに配置されている。各リングにおいて、ＧＣＴセル５２とダイオードセル５１２とが交互に配置されている。ダイオードセル５１２の第２アノード層５１３とＧＣＴセル５２の第１カソード層５４とが、これらの同心リングに沿う横方向において交互に配置されているので、第１主面５３０に平行な面に直交射影したとき、各ＧＣＴセル５２のカソード領域５４ａ、５４ｂ、５４ｃは、横方向においてＧＣＴセル５２の反対側にある、ＧＣＴセル５２の隣の２つのダイオードセル５１２の一対の第２アノード層５１３の間に配置されている。したがって、図５において、第２アノード電極５１７は、上述の通り３つのストリップ形状カソード電極部５３ａ、５３ｂ、５３ｃを含む第１カソード電極５３と交互に配置されている。各リングにおいて、このリング内の各ストリップ形状カソード領域５４ａ、５４ｂ、５４ｃの長さは、このリング内のその他いずれのストリップ形状カソード領域５４ａ、５４ｂ、５４ｃの長さとも等しい。
ＧＣＴセル５２はダイオードセル５１２と交互に配置されているので、第１主面５３０に平行な面に直交射影したとき、各ダイオードセル５１２は、第１主面５３０に平行な横方向において隣り合う２つのＧＣＴセル５２の第１カソード層５４の間に１つの第２アノード層５１３が位置するように、配置される。
円形ウェハ５１の第１主面５３０上の中心領域に、複数のＧＣＴセル５２のすべてのゲート電極５１０が電気的に接続されている共通ゲート接触５１１が配置されている。ＧＣＴセル５２のゲート電極５１０およびこれらの間の接続は、上記ゲートメタライゼーションによって実現される。
ダイオードセル５１２およびＧＣＴセル５２は互いに組合わされるように配置されているので、電気的にも熱的にもウェハ５１のシリコン領域全体が利用される。
図６からわかるように、カソード層５４のカソード領域５４ａ、５４ｂ、５４ｃと、カソード電極５３のカソード電極部５３ａ、５３ｂ、５３ｃとの間のすべての界面、および、複数のサイリスタセル５２のベース層５５とゲート電極５１０との間のすべての界面は、平坦でありかつ同一面にある。
図７は、図６のターンオフパワー半導体デバイスの断面の一部を拡大したものにおいて、図６には示されていないターンオフパワー半導体デバイスをさらに詳細に示す。図７に示されている拡大部分は、２つのストリップ形状カソード領域５４ａおよび５４ｂと、これら２つのストリップ形状カソード領域５４ａと５４ｂとの間にあるゲート電極５１０の部分とを含む。ベース層５５は、ゲート電極から深さｄＷまで延在するゲートウェル領域５２２を含み、深さｄＷは、カソード領域５４ａおよび５４ｂの深さｄＣの少なくとも２分の１である。典型的に、ゲートウェル領域５２２の深さｄＷは、カソード領域５４ａおよび５４ｂの深さｄＣと少なくとも同一であり、典型的にはカソード領域５４ａおよび５４ｂの深さｄＣよりも大きい。ゲートウェル領域５２２の深さｄＷは、少なくとも５μｍであってもよく、典型的には少なくとも１０μｍであってもよい。カソード領域５４ａ、５４ｂの深さｄＣは、少なくとも１０μｍであってもよく、典型的には少なくとも１５μｍであってもよい。任意の深さ（第１主面５３０からの距離）において、この深さにおけるゲートウェル領域５２２の最小ドープ濃度は、この深さおよび側方位置におけるカソード領域５４ａ，５４ｂとゲートウェル領域５２２との間のベース層５５のドープ濃度よりも５０％高く、上記側方位置は、第１主面５３０に平行な面に直交射影したときのカソード領域５４ａ、５４ｂからの距離が２μｍの位置である。典型的には、任意の深さにおいて、この深さおよび側方位置のすべての点におけるベース層５５の局所ドープ濃度は同一である。上記側方位置は第１主面５３０に平行な面に直交射影したときのカソード領域５４ａ、５４ｂからの距離が２μｍの位置である。典型的には、第１主面５３０に隣接するゲートウェル領域５２２のドープ濃度の範囲は、ｐ＝３・１０１７ｃｍ−３〜ｐ＝５・１０１８ｃｍ−３であるのに対し、カソード領域の下方の領域におけるベース層５５のドープ濃度の範囲は、典型的にはｐ＝１・１０１７ｃｍ−３〜ｐ＝８・１０１７ｃｍ−３である。ゲートウェル領域５２２と隣のカソード領域５４ａとの間の側方距離ｄは、２μｍよりも大きい。同様に、ゲートウェル領域５２２とカソード領域５４ｂとの間の距離は２μｍよりも大きい。
ウェハ５１の第１主面上には、酸化物パシベーション層５１９が形成されている。カソード電極部５３ａは、酸化物パシベーション層５１９の第１開口５２０ａを通してカソード領域５４ａと接触しており、カソード部５３ｂは、酸化物パシベーション層５１９の別の第１開口５２０ｂを通してカソード領域５４ｂと接触しており、ゲート電極５１０は、酸化物パシベーション層５１９の第２開口５２１を通してゲートウェル領域５２２と接触している。第１開口５２０ａの横方向の幅ｗＯは、カソード領域５４ａの横方向の幅ｗＣよりも小さく、酸化物パシベーション層５１９は、カソード領域５４ａのエッジ部分を覆っている。このようにして、確実に、カソード電極部５３ａがカソード領域５４ａのみと接触しベース層５５とは接触しないようにする。同様に、第２開口５２１の横方向の幅は、ゲートウェル領域５２２の幅よりも小さく、第１開口５２０ｂの横方向の幅は、カソード領域５４ｂの横方向の幅よりも小さい。第１主面５３０に平行な面に直交射影したとき、カソード電極部５３ａおよび５３ｂの外側のエッジならびにゲート電極の外側のエッジは、酸化物パシベーション層５１９と重なる。第１開口５２０ａ、５２０ｂの横方向の幅ｗＯとカソード領域５４ａ、５４ｂの横方向の幅ｗＣとの差はそれぞれ３０μｍ未満であってもよい。典型的に、この差ｗＯ−ｗＣは、１０μｍよりも大きく３０μｍ未満であってもよい。カソード領域が平坦設計であるので、カソードメサ構造（すなわちウェハ面の段差）を有する先行技術のデバイスと比較すると、カソード領域５４ａ、５４ｂの幅に対し、幅が大きい開口を使用することが可能である。加えて、この平坦設計のおかげで、カソード電極部５３ａおよび５３ｂの幅をそれぞれカソード領域５４ａおよび５４ｂの幅ｗＣよりも大きくすることができる。電極部５４ａおよび５４ｂの幅がより大きくされていることにより、熱的および電気的接触が向上する。
図６を参照しながら先に述べたように、図７からも、カソード電極部５３ａとカソード領域５４ａとの間の界面、ゲート電極５１０とベース層５５との間の界面、およびカソード電極部５３ｂとカソード領域５４ｂとの間の界面が、すべて平坦で同一面にあることがわかる。図７から、ゲート電極５１０とベース層５５との間の界面が、ゲート電極５１０とゲートウェル領域５２２との間の接触領域であることがわかる。
ポリイミドパシベーション層５１８（請求項の絶縁層に対応）が、第１主面５３０に形成されて、カソード電極部５３ａおよび５３ｂによってまたはゲート電極５１０によって覆われていない、酸化物パシベーション層５１９の部分を覆っている。さらに、ポリイミドパシベーション層５１８はゲート電極５１０を覆っている。
図８には本発明のターンオフパワー半導体デバイスの実施形態が示されている。本実施形態は上記比較例と似ている。このため上記比較例との相違点のみを説明する。残りのすべての特徴に関しては、図５〜図７に示される比較例の上記説明を参照する。図８に示す実施形態が図５〜図７に示す比較例と異なる点は、ベース層５５が補償領域５２４を含むことのみである。この補償領域５２４は、ウェハ５１の第１主面５３０に直に隣接するように形成され、図８において、カソード領域５４ａとゲートウェル領域５２２との間の領域と、カソード領域５４ｂとゲートウェル領域５２２との間の領域に形成されている。補償領域５２４におけるドープ濃度に対する、第１導電型不純物の密度は、少なくとも０．４である。図８において、補償領域５２４は、第１主面から深さｄＨＣまで延びており、深さｄＨＣは、カソード領域５４ａ、５４ｂの深さｄＣよりも大きくゲートウェル領域５２２の深さｄＷよりも小さい。深さｄＨＣの値は、カソード領域の深さｄＣの２分の１以上であればどの値でもよい。典型的に、補償領域５２４は、第１主面５３０から、少なくとも１０μｍの深さｄＨＣまで、典型的には少なくとも１５μｍの深さｄＨＣまで延びている。
補償領域５２４があることにより、このような補償領域５２４がないデバイスに比べて、ゲートカソード間阻止電圧（ＶＧＲ）を高くすることができる。その理由は、カソード領域５４ａおよび５４ｂとのｐｎ接合におけるこの補償領域５２４のベース層５５のドープ濃度が低いからである。
図９にはターンオフパワー半導体デバイスの別の修正比較例が示されている。図９に示す修正比較例は、図５〜図７を参照しながら先に説明した比較例と似ている。このため相違点のみを説明する。残りのすべての特徴に関しては、図５〜図７に示される比較例の上記説明を参照する。図９に示す修正比較例が図７に示す比較例と異なる点は、ポリイミドパシベーション層５２８が、隣り合う２つのカソード電極５３ａおよび５３ｂ間の空間全体を埋めていることである。ポリイミドパシベーション層５２８の上面は、平坦であり、かつすべてのカソード電極部５３ａおよび５３ｂの上面と同一面にある。加えて、メタライゼーション層として実現されている連続カソード接触層５３２が、カソード電極部５３ａおよび５３ｂの上およびポリイミドパシベーション層５２８の上に配置されており、そのためカソード接触層５３２はカソード電極部５３ａおよび５３ｂならびにポリイミドパシベーション層５２８のそれぞれの上面と直接接触している。図９に示されるのは２つのカソード電極部５３ａおよび５３ｂのみであるが、カソード接触層５３２は、すべてのカソード電極部５３ａ、５３ｂの上面、および、ターンオフパワー半導体デバイスのこれらカソード電極部５３ａ、５３ｂ間の空間を埋めているポリイミドパシベーション層５２８の上面に、形成されている。ポリイミドパシベーション層５２８は、図７に示す比較例の隣り合うカソード電極部５３ａおよび５３ｂ間の空間を埋めている空気と比較すると、ターンオフパワー半導体デバイス内で発生した熱を伝えてより効率的にデバイスの外に出すことができる。標準プレスパックにおいて、連続するカソード接触層５３２は、ターンオフパワー半導体デバイスから、ターンオフパワー半導体デバイスのカソード面（第１主面５３０）上にプレスされたモリブデンディスク（図示せず）への、改善された熱的および電気的接触を提供することができる。さらに、この修正比較例において、モリブデンディスクを標準プレスパックで使用したときに小さな粒子が原因でゲート電極５１０とカソード電極５３との間で生じ得る短絡を、効率的に回避できる。
以下、本発明に係るターンオフパワー半導体デバイスの製造方法の実施形態を説明する。この方法は、第３主面５３０’（最終的なターンオフパワー半導体デバイスにおける半導体ウェハ５１の第１主面５３０に対応）と、第３主面の反対側の第４主面（最終的なターンオフパワー半導体デバイスの半導体ウェハ５１の第２主面５３１に対応、図示せず）とを有する半導体ウェハ５１’を与えるステップを含み、半導体ウェハ５１’は、第３主面５３０’から第４主面に向けて順に、最終的なターンオフパワー半導体デバイスのベース層５５を形成するｐドープ第１半導体層５５’と、最終的なターンオフパワー半導体デバイスのドリフト層５６を形成するｎ−ドープ第２半導体層５６’と、最終的なターンオフパワー半導体デバイスのアノード層５８を形成するｐ＋ドープ第３半導体層（図示せず）とを含む。
第１マスク層５４０を半導体ウェハ５１’上に形成し、ｎ型第１ドーパント５４２を半導体ウェハ５１’の第３主面５３０’から第１マスク層５４０の第３開口５４４ａおよび５４４ｂを通して第１半導体層５５’の中に選択的に与えることにより、複数のｎ＋ドープ半導体領域５４ａ’および５４ｂ’を第１半導体層５５’に形成する。ここで、複数のｎ＋ドープ半導体領域５４ａ’および５４ｂ’は、最終的なターンオフパワー半導体デバイスの複数のサイリスタセル５２のカソード領域５４ａおよび５４ｂを形成する。本明細書全体を通して、ドーパントは、たとえばイオン注入または拡散によって与えることができる。
その後、第２マスク層５４６をウェハ５１’の第１主面上に形成する。次に、ｐドープ第１半導体層５５’内の複数のウェル領域５２２’におけるｐ型ドープ濃度を、ｐ型第２ドーパント５４９を半導体ウェハ５１’の第３主面５３０’から第２マスク層５４６の第４開口５５０を通して第１半導体層５５’に与えることによって高める。ウェル領域５２２’は、複数のｎ＋ドープ半導体領域５４ａ’および５４ｂ’から分離され、最終的なターンオフパワー半導体デバイスにおいてゲートウェル領域５２２を形成する。
次のステップにおいて、ｎ型第３ドーパント５５１を第３主面５３０’からウェハに与えることにより、第３主面５３０’に隣接する領域においてｎ型第３ドーパント５５１の濃度が高い補償層５２４’を形成する。ｎ型第３ドーパント５５１は、ｎ型第３ドーパント５５１がｎ＋ドープ半導体領域５４ａ’および５４ｂ’ならびにウェル領域５２２’にも与えられるように、マスク層を用いずにウェハ５１全体に与えられる。
次の打ち込みステップにおいて、ｎ＋ドープ半導体領域５４ａ’および５４ｂ’の第１ドーパント、ウェル領域５２２’の第２ドーパント、および補償層５２４’の第３ドーパントをウェハ５１’内に打ち込むことにより、図８に関連して先に説明したカソード領域５４ａおよび５４ｂ、ゲートウェル領域５２２、ならびに補償領域５２４を得る。打ち込みステップ後の半導体ウェハ５１を図１０Ｅに示す。
図８に示す最終的なターンオフパワー半導体デバイスは、酸化物パシベーション層５１９を形成し、第１メタライゼーション層を選択的に形成することにより複数のサイリスタセルのカソード電極５３を形成し、第２メタライゼーション層を選択的に形成することにより複数のサイリスタセルのゲート電極を形成し、ポリイミドパシベーション層５１８を形成することによって得られる。パワー半導体デバイスの製造方法は、第１主面５３０に垂直な方向におけるカソード電極の厚みを選択的プレーティングによって増大させることをさらに含んでいてもよい。
上記実施形態を、以下の請求項によって定義される本発明の概念から外れることなく変形できることは、当業者には明らかであろう。
上記実施形態では、３つのストリップ形状カソード領域５４ａ、５４ｂ、５４ｃを含む第１カソード層５４を有するターンオフパワー半導体デバイスについて説明した。しかしながら、その他の数のカソード領域を使用することも可能であり、典型的に、各ＧＣＴセル５２には１〜６のストリップ形状カソード領域を含めることができる。典型的には、本発明のターンオフパワー半導体デバイスにおいて、カソード領域５４ａ、５４ｂ、５４ｃの数に対するダイオードセル５１２の数の比率は、１：１〜１：５の範囲であってもよく、典型的には１：２または１：４であってもよい。
上記実施形態において、ＧＣＴセル５２とダイオードセル５１２とは、各同心リングの中で、このリング全体に沿い、交互に配置されている、すなわち、ウェハ領域全体においてＧＣＴセル５２とダイオードセル５１２は横方向において交互に配置されている。しかしながら、ＧＣＴセル５２とダイオードセル５１２とがウェハ領域全体ではなく混合部分のみにおいて交互に配置され、ウェハの残りの部分はダイオードセル５１２と交互に配置されていないＧＣＴセル５２を含むようにすることも可能である。このような部分をパイロット部分と呼んでもよい。同様に、ウェハは、ＧＣＴセル５２と交互に配置されていないダイオードセルが形成されている領域を含んでいてもよい。
また、本発明のターンオフパワー半導体デバイスは、逆導通パワー半導体デバイスでなくてもよく、ダイオードセル４１２を含まなくてもよい。たとえば、ターンオフパワー半導体デバイスは、その他の種類の集積ゲート転流型サイリスタ（integrated gate commutated thyristor：ＩＧＣＴ）、たとえば非対称ＩＧＣＴ、バイモードＧＣＴ、双方向ターンオフサイリスタ、もしくは逆阻止型ＩＧＣＴであってもよく、または、任意の種類のゲートターンオフサイリスタ（gate turn-off thyristor：ＧＴＯ）、たとえば非対称ＧＴＯ、逆阻止型ＧＴＯ、もしくは逆導通ＧＴＯであってもよい。
本発明のターンオフパワー半導体デバイスにおいて隣り合うサイリスタセル５２のベース層５５は、相互に直接接触していてもよい、すなわち、隣り合うサイリスタセル５２は共通のベース層５５を共有してもよい、または、上記実施形態のように相互に分離されていてもよい。同様に、隣り合うサイリスタセル５５のドリフト層５６は、相互に直接接触していてもよい、すなわち隣り合うサイリスタセル５２は上記実施形態のように共通のドリフト層５６を共有してもよい、または、相互に分離されていてもよい。隣り合うサイリスタセル５２のアノード層５８は、相互に直接接触していてもよい、すなわち隣り合うサイリスタセル５２は、共通のアノード層５８を共有してもよく、または相互に分離されていてもよい。同様に、各カソード領域５４ａ、５４ｂ、５４ｃは、隣のカソード領域５４ａ、５４ｂ、５４ｃに直接接触していてもよく、または、上記実施形態のようにカソード領域５４ａ、５４ｂ、５４ｃが属する同じサイリスタセル５２のベース層５５によって少なくとも隣のカソード層５４ａ、５４ｂ、５４ｃから分離されてもよい。
上記実施形態では、円形のシリコンウェハ５１を有するターンオフパワー半導体デバイスについて説明した。しかしながら、ウェハ５１は、矩形等のその他の形状を有していてもよく、または、炭化ケイ素、もしくは（ＡｌＧａＩｎ）ＮのようなＩＩＩ族窒化物といった異なる半導体材料で作られてもよい。
本発明の実施形態は、２つの同心リング内におけるＧＣＴセル５２とダイオードセル５１２の極めて特有の交互配置を用いて説明した。しかしながら、その他の配置を用いてもよい。ＧＣＴセル５２およびダイオードセル５１２を配置する同心リングの数は、その他の数であってもよい。また、ＧＣＴセル５２とダイオードセル５１２を矩形のウェハ上に配置したものであってもよく、この場合、ストリップ形状第２アノード層５１３およびストリップ形状カソード領域５４ａ、５４ｂ、５４ｃは、互いに平行になるよう配置される。このような配置は、たとえば矩形のウェハに好ましいであろう。
上記実施形態では、バッファ層５７を有するターンオフパワー半導体デバイスについて説明した。しかしながら、修正実施形態において、ターンオフパワー半導体デバイスはバッファ層５７を含んでいなくてもよい。この修正実施形態において、ウェハ３１の第１主面５３０に垂直な方向におけるドリフト層５６の厚みは、阻止中の逆バイアス条件およびターンオフ条件におけるパンチスルーを回避するために、バッファ層５７を有する上記実施形態と比べて約２倍でなければならないであろう。
上記実施形態は特定の導電型を用いて説明した。上記実施形態の半導体層の導電型を切り替えて、ｐ型層として説明したすべての層がｎ型層に、ｎ型層として説明したすべての層がｐ型層になるようにしてもよい。たとえば、修正実施形態において、ＧＣＴセル５２は、ｐドープ第１カソード層５４と、ｎドープベース層５５と、ｐ−ドープドリフト層５６と、ｎドープ第１アノード層５８とを含むことができる。
上記実施形態は中心共通ゲート接触５１１を用いて説明した。本発明はこのような中心共通ゲート接触５１１に限定されない。環状共通ゲート接触が、ウェハ５１の周囲に設けられていてもよく、または、ウェハ５１の周囲と中心との間のいずれかの場所において２つのリングの間に設けられていてもよい。これは、ゲート電流パルスの電流分布を均質化するのに好都合となり得る。
図１０Ａ〜図１０Ｅを用いて説明した実施形態に係る方法において、補償領域５２４を形成するためのｎ型第３ドーパント５５１は、ウェハ５１’の第１主面５３０全体に対して均一に与えられた。しかしながら、ｎ型第３ドーパント５５１を選択的に与えることにより、少なくとも、最終的なターンオフパワー半導体デバイスの複数のサイリスタセル５２のカソード領域５４ａ、５４ｂとゲートウェル領域５２２との間に位置する領域に、補償領域５２４を形成することも可能である。
図１０Ａ〜図１０Ｅを用いて説明した実施形態に係る方法については、異なる方法ステップを特定の順序で説明した。しかしながら、方法ステップは他の順序で実行されてもよい。たとえば、ウェル領域５２２’をｎ＋ドープ半導体領域５４ａ’および５４ｂ’よりも前に形成してもよい。また、ウェハ５１’はｐ＋ドープ第３半導体層を含んでいなくてもよいが、アノード層５８のためのドーピングをその後の段階で行なうだけでよい。
加えて、本発明のターンオフパワー半導体デバイスの製造方法において、ポリイミドパシベーション層５２８を形成するステップは、図９に示す実施形態で説明したポリイミドパシベーション層５２８を得るようにされていてもよい。加えて、この方法は、図９に示すターンオフパワー半導体デバイスを得るために連続カソード接触層５３２を形成するステップを含んでいてもよい。
上記実施形態において、パシベーション層５１８および５２８（請求項の絶縁層に対応）は、ポリイミドパシベーション層５１８および５２８であると説明した。しかしながら、請求項の絶縁層のために、ゾルゲルプロセス、スピンオンプロセス、印刷、ラミネーション、または同様のプロセスによって成膜されたその他のポリマーまたは酸化物を使用することも可能である。
なお、「含む（comprising）」という用語は、その他の要素またはステップを除外しない。また、不定冠詞「ａ」または「ａｎ」は複数を除外しない。異なる実施形態に関連して記載されている要素を組み合わせることもできる。
１ ウェハ、２ ゲート転流型サイリスタ（ＧＣＴ）セル、３ カソード電極、４ カソードセグメント、５ （ｐドープ）ベース層、６ （ｎ−ドープ）ドリフト層、７ （ｎドープ）バッファ層、８ （ｐ＋ドープ）アノード層、９ アノード電極、１０ ゲート電極、１１ ゲート接触、１２ ダイオードセル、１３ （ｐドープ）アノード層、１４ （ｎ＋ドープ）カソード層、１５ 分離領域、１６ カソード電極、１７ アノード電極、１８ ポリイミドパシベーション層、１９ 酸化物パシベーション層、２０ 第１開口、２１ 第２開口、２５ パターニングされた保護酸化物層、２６ 高濃度ｎ＋ドープ層、２６’ 構造化された高濃度ｎ＋ドープ層、５１ 半導体ウェハ、５１’ 半導体ウェハ、５２ ゲート転流型サイリスタ（ＧＣＴ）セル、５３ 第１カソード電極、５３ａ，ｂ カソード電極部、５４ （ｎ＋ドープ）第１カソード層、５４ａ，ｂ，ｃ カソード領域、５４ａ’，ｂ’ ｎ＋ドープ半導体領域、５５ （ｐドープ）ベース層、５５’ ｐドープ第１半導体層、５６ （ｎ-ドープ）ドリフト層、５６’ ｎ-ドープ第２半導体層、５７ （ｎドープ）バッファ層、５８ （ｐ＋ドープ）第１アノード層、５９ 第１アノード電極、５１０ ゲート電極、５１１ 共通ゲート接触、５１２ ダイオードセル、５１３ （ｐドープ）第２アノード層、５１４ （ｎ＋ドープ）第２カソード層、５１５ （ｎドープ）分離領域、５１６ 第２カソード電極、５１７ 第２アノード電極、５１８ ポリイミドパシベーション層、５１９ 酸化物パシベーション層、５２０ａ，ｂ 第１開口、５２１ 第２開口、５２２ ゲートウェル領域、５２２’ ウェル領域、５２４’ 補償層、５２４ 補償領域、５２８ ポリイミドパシベーション層、５３０ 第１主面、５３０’ 第３主面、５３１ 第２主面、５３２ カソード接触層、５４０ 第１マスク層、５４２ ｎ型第１ドーパント、５４４ａ，ｂ 第３開口、５４６ 第２マスク層、５４９ ｐ型第２ドーパント、５５０ 第４開口、５５１ ｎ型第３ドーパント、ｄＣ カソード領域の深さ、ｄＷ ゲートウェル領域の深さ、ｄ ゲートウェル領域とカソード領域との間の距離、ｄＨＣ 補償領域の深さ、ｗＯ 第１開口の幅、ｗＣ カソード領域の幅。

Claims (12)

  1. ターンオフパワー半導体デバイスであって、
    第１主面（５３０）と前記第１主面（５３０）の反対側の第２主面（５３１）とを有する半導体ウェハ（５１）と、
    複数のサイリスタセル（５２）とを備え、前記複数のサイリスタセル（５２）は各々、前記第１主面（５３０）から前記第２主面（５３１）に向けて順に、
    （ａ）第１導電型のカソード領域（５４ａ，５４ｂ，５４ｃ）、
    （ｂ）前記第１導電型と異なるベース層（５５）であって、前記カソード領域（５４ａ，５４ｂ，５４ｃ）が前記ベース層（５５）内のウェルとして形成されることにより前記ベース層（５５）と前記カソード領域（５４ａ，５４ｂ，５４ｃ）との間の第１ｐｎ接合を形成する第２導電型の前記ベース層（５５）、
    （ｃ）前記ベース層（５５）との間に第２ｐｎ接合を形成する前記第１導電型のドリフト層（５６）、および
    （ｄ）前記ドリフト層（５６）によって前記ベース層（５５）から分離された前記第２導電型のアノード層（５８）を含み、
    各サイリスタセル（５２）はさらに、
    前記カソード領域（５４ａ，５４ｂ，５４ｃ）の側方に配置され前記ベース層（５５）との間にオーミック接触を形成するゲート電極（５１０）と、
    前記第１主面（５３０）上に配置され前記カソード領域（５４ａ，５４ｂ，５４ｃ）との間にオーミック接触を形成するカソード電極（５３ａ，５３ｂ，５３ｃ）と、
    前記第２主面（５３１）上に配置され前記アノード層（５８）との間にオーミック接触を形成するアノード電極（５９）とを含み、
    前記複数のサイリスタセル（５２）において、前記カソード領域（５４ａ，５４ｂ，５４ｃ）と前記カソード電極（５３ａ，５３ｂ，５３ｃ）との間の界面および前記ベース層（５５）と前記ゲート電極（５１０）との間の界面は、平坦でありかつ同一面にあり、
    前記ベース層（５５）は、前記ゲート電極（５１０）との接触から、前記カソード領域（５４ａ，５４ｂ，５４ｃ）の深さ（ｄＣ）の少なくとも２分の１の深さ（ｄＷ）まで延在するゲートウェル領域（５２２）を含み、
    任意の深さにおいて、この深さにおける前記ゲートウェル領域（５２２）の最小ドープ濃度は、この深さおよび側方位置における前記カソード領域（５４ａ，５４ｂ，５４ｃ）と前記ゲートウェル領域（５２２）との間の前記ベース層（５５）のドープ濃度よりも５０％高く、前記側方位置は、前記第１主面（５３０）に平行な面に直交射影したときの前記カソード領域（５４ａ，５４ｂ，５４ｃ）からの距離が２μｍの位置であり、
    前記ベース層（５５）は前記第２導電型の補償領域（５２４）を含み、前記補償領域は、前記第１主面（５３０）に直に隣接し前記カソード領域（５４ａ，５４ｂ，５４ｃ）と前記ゲートウェル領域（５２２）との間に位置するように配置され、前記補償領域における正味ドープ濃度に対する第１導電型不純物の密度は少なくとも０．４であることを特徴とする、ターンオフパワー半導体デバイス。
  2. 前記ゲートウェル領域（５２２）の深さ（ｄＷ）は、少なくとも前記カソード領域（５４ａ，５４ｂ，５４ｃ）の深さ（ｄＣ）である、請求項１に記載のターンオフパワー半導体デバイス。
  3. 前記ゲートウェル領域（５２２）の深さ（ｄＷ）は、少なくとも５μｍまたは少なくとも１０μｍである、請求項１または２に記載のターンオフパワー半導体デバイス。
  4. 前記カソード領域（５４ａ，５４ｂ，５４ｃ）の前記深さ（ｄＣ）は、少なくとも１０μｍまたは少なくとも１５μｍである、請求項１〜３のいずれか１項に記載のターンオフパワー半導体デバイス。
  5. 前記第１主面（５３０）に直に隣接するように配置されかつ前記カソード領域（５４ａ，５４ｂ，５４ｃ）と前記ゲートウェル領域（５２２）との間に配置されている前記ベース層（５５）の部分のドープ濃度は、前記第１主面（５３０）からの距離の増加に伴って増大する、請求項１〜４のいずれか１項に記載のターンオフパワー半導体デバイス。
  6. 前記補償領域（５２４）は、前記第１主面（５３０）から、少なくとも前記カソード領域（５４ａ，５４ｂ，５４ｃ）の前記深さ（ｄＣ）である深さ（ｄＨＣ）まで延在する、請求項１〜５のいずれか１項に記載のターンオフパワー半導体デバイス。
  7. 前記補償領域（５２４）は、前記第１主面（５３０）から、少なくとも１０μｍまたは少なくとも１５μｍの深さ（ｄＨＣ）まで延在する、請求項１〜６のいずれか１項に記載のターンオフパワー半導体デバイス。
  8. 前記カソード電極（５３ａ，５３ｂ，５３ｃ）は、少なくとも１０μｍの厚さまたは少なくとも１５μｍの厚さを有する、請求項１〜７のいずれか１項に記載のターンオフパワー半導体デバイス。
  9. 隣り合うカソード電極（５３ａ，５３ｂ，５３ｃ）間の空間が絶縁層（５２８）で埋められており、連続するカソード接触層（５３２）が、前記カソード電極（５３ａ，５３ｂ，５３ｃ）および前記絶縁層（５２８）の上に、前記カソード電極（５３ａ，５３ｂ，５３ｃ）および前記絶縁層（５２８）と直に接触するように配置されている、請求項１〜８のいずれか１項に記載のターンオフパワー半導体デバイス。
  10. 請求項１〜９のいずれか１項に記載のターンオフパワー半導体デバイスの製造方法であって、前記方法は、
    前記第１主面（５３０）に対応する第３主面（５３０’）と前記第２主面（５３１）に対応する第４主面とを有する半導体ウェハ（５１’）を与えるステップを含み、前記半導体ウェハ（５１’）は、前記第３主面（５３０’）から前記第４主面に向けて順に、
    （ａ）最終的な前記ターンオフパワー半導体デバイスにおける前記ベース層（５５）を形成する前記第２導電型の第１半導体層（５５’）と、
    （ｂ）前記最終的なターンオフパワー半導体デバイスにおける前記ドリフト層（５６）を形成する前記第１導電型の第２半導体層（５６’）とを備え、
    第１導電型第１ドーパント（５４２）を前記半導体ウェハ（５１’）の前記第３主面（５３０’）から前記第１半導体層（５５’）内に選択的に与えることにより、前記第１導電型の複数の半導体領域（５４ａ’，５４ｂ’）を前記第１半導体層（５５’）内に形成するステップを含み、前記複数の半導体領域（５４ａ’，５４ｂ’）は、前記最終的なターンオフパワー半導体デバイスにおける前記複数のサイリスタセル（５２）の前記カソード領域（５４ａ，５４ｂ）を形成し、
    前記第１半導体層（５５’）内の複数のウェル領域（５２２’）におけるドープ濃度を、第２導電型第２ドーパント（５４９）を前記半導体ウェハ（５１’）の第３主面（５３０’）から前記第１半導体層（５１’）内に選択的に与えることによって増大させるステップを含み、前記ウェル領域（５２２’）は前記複数の半導体領域（５４ａ’，５４ｂ’）から分離され、前記ウェル領域（５２２’）は前記最終的なターンオフパワー半導体デバイスにおける前記ゲートウェル領域（５２２）を形成し、
    第１メタライゼーション層を選択的に形成することにより、前記複数のサイリスタセル（５２）の前記カソード電極（５３ａ，５３ｂ，５３ｃ）を形成するステップと、
    第２メタライゼーション層を選択的に形成することにより、前記複数のサイリスタセル（５２）の前記ゲート電極（５１０）を形成するステップと、
    第１導電型第３ドーパント（５５１）を前記第３主面（５３０’）に隣接する領域に与えることにより、少なくとも、前記最終的なターンオフパワー半導体デバイスにおける前記複数のサイリスタセル（５２）の前記カソード領域（５４ａ，５４ｂ，５４ｃ）と前記ゲートウェル領域（５２２）との間に位置する領域において、前記第１半導体層（５５’）の前記第２導電型のドーピングを部分的に補償するステップとを含む、方法。
  11. 前記第１導電型第３ドーパント（５５１）を与えるステップにおいて、前記第１導電型第３ドーパント（５５１）は前記第３主面（５３０’）に対して均一に与えられる、請求項１０に記載のパワー半導体デバイスの製造方法。
  12. 前記カソード電極（５３ａ，５３ｂ，５３ｃ）の厚みを選択的プレーティングによって増大させるステップをさらに含む、請求項９〜１１のいずれか１項に記載のパワー半導体デバイスの製造方法。
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