JPH0427712B2 - - Google Patents
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- JPH0427712B2 JPH0427712B2 JP56122995A JP12299581A JPH0427712B2 JP H0427712 B2 JPH0427712 B2 JP H0427712B2 JP 56122995 A JP56122995 A JP 56122995A JP 12299581 A JP12299581 A JP 12299581A JP H0427712 B2 JPH0427712 B2 JP H0427712B2
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【発明の詳細な説明】
本発明は絶縁ゲート型半導体装置に関する。さ
らに詳しくは、本発明はゲート絶縁膜の静電破壊
防止のために用いられる保護素子を有する絶縁ゲ
ート型電界効果トランジスタに関する。
らに詳しくは、本発明はゲート絶縁膜の静電破壊
防止のために用いられる保護素子を有する絶縁ゲ
ート型電界効果トランジスタに関する。
なお、以下の説明において、絶縁ゲート型電界
効果トランジスタをMOSFETと言う。
効果トランジスタをMOSFETと言う。
一般に、保護素子、例えば保護ダイオードは
MOSFETが形成されている半導体基板内に設け
られている。
MOSFETが形成されている半導体基板内に設け
られている。
ところが、半導体基板をドレイン領域として動
作させる構造のMOSFET（以下、たて型
MOSFETと言う。）にそのような保護ダイオー
ドを設けた場合には、寄生トランジスタによるサ
イリスタ動作が生じてそのたて型MOSFETが永
久破壊を起こすという実用上大きな障害となるこ
とがわかつた。
作させる構造のMOSFET（以下、たて型
MOSFETと言う。）にそのような保護ダイオー
ドを設けた場合には、寄生トランジスタによるサ
イリスタ動作が生じてそのたて型MOSFETが永
久破壊を起こすという実用上大きな障害となるこ
とがわかつた。
本発明の目的は、上記サイリスタ動作が全く生
じない新規な絶縁ゲート型半導体装置を提供する
ことにある。
じない新規な絶縁ゲート型半導体装置を提供する
ことにある。
上記目的を達成するための本発明によれば、絶
縁ゲート型電界効果トランジスタのゲート絶縁膜
を保護するための保護素子がその絶縁ゲート型電
界効果トランジスタのゲート電極と同じ半導体層
より成り、かつ一体に形成されていることを特徴
としている。
縁ゲート型電界効果トランジスタのゲート絶縁膜
を保護するための保護素子がその絶縁ゲート型電
界効果トランジスタのゲート電極と同じ半導体層
より成り、かつ一体に形成されていることを特徴
としている。
以下、本発明の絶縁ゲート型半導体装置を具体
的実施例を用いて説明する。
的実施例を用いて説明する。
第１図は本発明の一実施例で、Ｎチヤンネル−
たて型MOSFETの断面図である。
たて型MOSFETの断面図である。
同図において、矢印Ａ方向は半導体ペレツトの
中央部分であつて、その中央部分にはたて型
MOSFETの主要部が構成されている。一方、矢
印Ｂ方向は半導体ペレツトの周辺部分である。第
１図に示されたたて型MOSFETによれば、N+型
半導体（N+型シリコン）基板１の一主表面にN-
型半導体（N-型シリコン）層２がエピタキシヤ
ル成長によつて形成されている。これらN+型半
導体基板１ならびにN-型半導体層２はMOSFET
のドレイン領域として働く。このN-型半導体層
２内には選択的にＰ型ウエル（Well）領域３，
３０，３１が形成されている。図に示されたＰ型
ウエル領域３，３０，３１は互いに独立分離され
たものである。
中央部分であつて、その中央部分にはたて型
MOSFETの主要部が構成されている。一方、矢
印Ｂ方向は半導体ペレツトの周辺部分である。第
１図に示されたたて型MOSFETによれば、N+型
半導体（N+型シリコン）基板１の一主表面にN-
型半導体（N-型シリコン）層２がエピタキシヤ
ル成長によつて形成されている。これらN+型半
導体基板１ならびにN-型半導体層２はMOSFET
のドレイン領域として働く。このN-型半導体層
２内には選択的にＰ型ウエル（Well）領域３，
３０，３１が形成されている。図に示されたＰ型
ウエル領域３，３０，３１は互いに独立分離され
たものである。
Ｐ型ウエル領域３０，３１内にはこのＰ型ウエ
ル領域３０，３１よりも浅いP+型領域３００，
３１０が多結晶半導体いわゆる多結晶シリコンよ
り成るゲート電極９によつて自己整合形成されて
いる。そして、このP+型領域３００，３１０内
にはN+型領域５がゲート電極９に対して自己整
合形成されている。このN+型領域５がMOSFET
のソース領域として働く。そしてさらに、N+型
領域５ならびにP+型領域３００，３１０には層
間絶縁膜、例えばリン・シリケートガラス膜１０
の開孔を通してアルミニウム等の金属より成るソ
ース電極Ｓが接続されている。
ル領域３０，３１よりも浅いP+型領域３００，
３１０が多結晶半導体いわゆる多結晶シリコンよ
り成るゲート電極９によつて自己整合形成されて
いる。そして、このP+型領域３００，３１０内
にはN+型領域５がゲート電極９に対して自己整
合形成されている。このN+型領域５がMOSFET
のソース領域として働く。そしてさらに、N+型
領域５ならびにP+型領域３００，３１０には層
間絶縁膜、例えばリン・シリケートガラス膜１０
の開孔を通してアルミニウム等の金属より成るソ
ース電極Ｓが接続されている。
上記P+型領域３００，３１０の表面はそのゲ
ート電極９に与えられる電圧によつてN-型半導
体層（ドレイン領域）５とN+型領域（ソース領
域）５とをつなぐＮチヤンネル層が形成される。
すなわち、本発明のたて型MOSFETの基本構造
は、N-型半導体層２，P+型領域３００，３１
０、N+型領域５、ゲート絶縁膜７およびゲート
電極９より成つている。
ート電極９に与えられる電圧によつてN-型半導
体層（ドレイン領域）５とN+型領域（ソース領
域）５とをつなぐＮチヤンネル層が形成される。
すなわち、本発明のたて型MOSFETの基本構造
は、N-型半導体層２，P+型領域３００，３１
０、N+型領域５、ゲート絶縁膜７およびゲート
電極９より成つている。
ところで、上記Ｐ型ウエル領域３０，３１は、
それぞれN-型半導体層２とP+型領域３００およ
びN-型半導体層２とP+型領域３１０との間の
PN接合の耐圧（ドレイン耐圧）を向上させるた
めに設けられたものである。すなわち、P+型領
域３００，３１０はチヤンネル長（ドレイン・ソ
ース間の距離）を決定づける一つの要素であり、
チヤンネル長を小さくするために浅く形成され
る。このため、上記PN接合の曲部は電界集中を
起こしやすく低い電圧でブレークダウンしてしま
う。これを防止するためにP+型領域３００，３
１０よりも深いＰ型ウエル領域３０，３１を設け
ることによつて、上記PN接合の曲部における電
界集中をやわらげている。
それぞれN-型半導体層２とP+型領域３００およ
びN-型半導体層２とP+型領域３１０との間の
PN接合の耐圧（ドレイン耐圧）を向上させるた
めに設けられたものである。すなわち、P+型領
域３００，３１０はチヤンネル長（ドレイン・ソ
ース間の距離）を決定づける一つの要素であり、
チヤンネル長を小さくするために浅く形成され
る。このため、上記PN接合の曲部は電界集中を
起こしやすく低い電圧でブレークダウンしてしま
う。これを防止するためにP+型領域３００，３
１０よりも深いＰ型ウエル領域３０，３１を設け
ることによつて、上記PN接合の曲部における電
界集中をやわらげている。
次に、Ｐ型ウエル領域３内にはＰ型コンタクト
領域４が選択的に形成されている。このP+型コ
ンタクト領域４はP+型領域３００，３１０と同
時に形成される。そして、このP+型コンタクト
領域４に対してソース電極Ｓが接続されている。
特に、このソース電極は左側において、Ｐ型ウエ
ル領域３よりもはり出して形成されて、N-型半
導体層２とＰ型ウエル領域３との間のPN接合の
耐圧を向上させる工夫がなされている。このＰ型
ウエル領域２の表面には、フイールド絶縁膜（フ
イールドSiO2膜）６が形成され、そしてそのフ
イールド絶縁膜６の表面には保護素子として使用
する多結晶半導体（多結晶シリコン）層８が形成
されている。そして、この多結晶シリコン層８は
図から明らかなようにゲート電極９と連続的に形
成されている。保護素子として使用する多結晶半
導体層８はN+型半導体部８ａ，８ｂと、これら
N+型半導体部８ａ，８ｂに狭さまれたＰ型半導
体部８ｃとより構成されている。そして、上記
N+型半導体部８ａとＰ型半導体部８ｃとの間、
ならびに上記N+型半導体部８ｂとＰ型半導体部
８ｃとの間にそれぞれ形成されたPN接合が上記
MOSFETの保護素子を構成する。すなわち、多
結晶半導体層８はバツク・ツ・バツクダイオード
を構成する。上記Ｐ型半導体部８ｃは、P+型領
域３００，３１０ならびにＰ型コンタクト領域４
を形成する時のボロン不純物のドービングによつ
てＰ型化される。このドービングは、例えばイオ
ン打込みによつて達成される。そして、この時の
イオン打込みエネルギーは75Kev、イオンドーズ
量は８×1013atnms／cm2程度である。一方、上記
N+型半導体部８ａ，８ｂはN+型領域（ソース領
域）５を形成する時のリン不純物のドービングに
よつてＮ型化される。このドービングもイオン打
込みによつて達成される。そして、この時のイオ
ン打込みエネルギーは40Kev，1.4×1016atoms／
cm2程度である。上記N+型半導体部８ａにはリン
シリケートガラス膜１０の開孔を通してソース電
極Ｓが接続されている。そして、上記N+型半導
体部８ｂにはリンシリケートガラス膜１０の開孔
を通してゲート電極Ｇが接続されている。このゲ
ート電極Ｇはソース電極Ｓと同様にアルミニウム
等の金属材料より成る。一方、N+型半導体基板
１の裏面にはアルミニウム等の金属材料より成る
ドレイン電極Ｄが形成されている。
領域４が選択的に形成されている。このP+型コ
ンタクト領域４はP+型領域３００，３１０と同
時に形成される。そして、このP+型コンタクト
領域４に対してソース電極Ｓが接続されている。
特に、このソース電極は左側において、Ｐ型ウエ
ル領域３よりもはり出して形成されて、N-型半
導体層２とＰ型ウエル領域３との間のPN接合の
耐圧を向上させる工夫がなされている。このＰ型
ウエル領域２の表面には、フイールド絶縁膜（フ
イールドSiO2膜）６が形成され、そしてそのフ
イールド絶縁膜６の表面には保護素子として使用
する多結晶半導体（多結晶シリコン）層８が形成
されている。そして、この多結晶シリコン層８は
図から明らかなようにゲート電極９と連続的に形
成されている。保護素子として使用する多結晶半
導体層８はN+型半導体部８ａ，８ｂと、これら
N+型半導体部８ａ，８ｂに狭さまれたＰ型半導
体部８ｃとより構成されている。そして、上記
N+型半導体部８ａとＰ型半導体部８ｃとの間、
ならびに上記N+型半導体部８ｂとＰ型半導体部
８ｃとの間にそれぞれ形成されたPN接合が上記
MOSFETの保護素子を構成する。すなわち、多
結晶半導体層８はバツク・ツ・バツクダイオード
を構成する。上記Ｐ型半導体部８ｃは、P+型領
域３００，３１０ならびにＰ型コンタクト領域４
を形成する時のボロン不純物のドービングによつ
てＰ型化される。このドービングは、例えばイオ
ン打込みによつて達成される。そして、この時の
イオン打込みエネルギーは75Kev、イオンドーズ
量は８×1013atnms／cm2程度である。一方、上記
N+型半導体部８ａ，８ｂはN+型領域（ソース領
域）５を形成する時のリン不純物のドービングに
よつてＮ型化される。このドービングもイオン打
込みによつて達成される。そして、この時のイオ
ン打込みエネルギーは40Kev，1.4×1016atoms／
cm2程度である。上記N+型半導体部８ａにはリン
シリケートガラス膜１０の開孔を通してソース電
極Ｓが接続されている。そして、上記N+型半導
体部８ｂにはリンシリケートガラス膜１０の開孔
を通してゲート電極Ｇが接続されている。このゲ
ート電極Ｇはソース電極Ｓと同様にアルミニウム
等の金属材料より成る。一方、N+型半導体基板
１の裏面にはアルミニウム等の金属材料より成る
ドレイン電極Ｄが形成されている。
なお、N+型領域５０ならびにガードリング電
極GRはチヤンネルストツパー（N-型半導体層２
表面に形成される寄生チヤンネルをおさえる手
段）である。このN+型領域５０はN+型領域５と
同時に形成される。また、P+型領域４０は
MOSFETの特性に関与しないスクライブ領域で
ある。スクライブ領域とは半導体ウエーハの状態
から複数の半導体ペレツトに分割する時にけがき
等が入れられる部分を言う。このけがきを容易に
するためにはスクライブ領域表面上にフイールド
絶縁膜を残さないようにすることが必要とされ
る。そして、このフイールド絶縁膜の除去は工程
数を増加させることなく達成することが望まし
い。本実施例ではこの点が考慮されている。すな
わち、本実施例のスクライブ領域はソースコンタ
クト部と同じマスク処理が施されている。したが
つて、P+型コンタクト領域４およびP+型領域３
００，３１０と同じ深さのP+型領域４０がN-型
半導体層２内に形成される。
極GRはチヤンネルストツパー（N-型半導体層２
表面に形成される寄生チヤンネルをおさえる手
段）である。このN+型領域５０はN+型領域５と
同時に形成される。また、P+型領域４０は
MOSFETの特性に関与しないスクライブ領域で
ある。スクライブ領域とは半導体ウエーハの状態
から複数の半導体ペレツトに分割する時にけがき
等が入れられる部分を言う。このけがきを容易に
するためにはスクライブ領域表面上にフイールド
絶縁膜を残さないようにすることが必要とされ
る。そして、このフイールド絶縁膜の除去は工程
数を増加させることなく達成することが望まし
い。本実施例ではこの点が考慮されている。すな
わち、本実施例のスクライブ領域はソースコンタ
クト部と同じマスク処理が施されている。したが
つて、P+型コンタクト領域４およびP+型領域３
００，３１０と同じ深さのP+型領域４０がN-型
半導体層２内に形成される。
本実施例において、各層（または各膜）の寸法
等は以下の通りである。
等は以下の通りである。
N-型半導体層２……比抵抗：20Ω・cm，厚
さ：35μm， Ｐ型ウエル領域３，３０，３１……深さ：
10μm， P+型領域４０，３００，３１０，P+型コンタ
クト領域４……深さ：5μm， N+型領域５，５０……深さ：1μm， フイールド絶縁膜６……厚さ：1.2μm〜1.5μm， ゲート絶縁膜７……厚さ：0.12μm， 多結晶半導体層８，ゲート電極９……厚さ：
0.45μm， リンシリケートガラス膜１０……厚さ：
0.5μm， ソース電極Ｓ，ゲート電極Ｇ，ガードリング電
極GR……厚さ：40μm 第１図に示したたて型MOSFETは第２図に示
す等価回路を構成する。第２図において、PDが
保護素子としての機能をはたすバツク・ツ・バツ
クダイオードである。このバツク・ツ・バツクダ
イオードPDは第１図に示した多結晶半導体層８
によつて構成されている。そしてさらに、バツ
ク・ツ・バツクダイオードPD中のダイオードD1
は第１図に示したN+型半導体部８ｂとＰ型半導
体部８ｃとより構成され、ダイオードD2は第１
図に示したＰ型半導体部８ｃとN+型半導体部８
ａとより構成されている。
さ：35μm， Ｐ型ウエル領域３，３０，３１……深さ：
10μm， P+型領域４０，３００，３１０，P+型コンタ
クト領域４……深さ：5μm， N+型領域５，５０……深さ：1μm， フイールド絶縁膜６……厚さ：1.2μm〜1.5μm， ゲート絶縁膜７……厚さ：0.12μm， 多結晶半導体層８，ゲート電極９……厚さ：
0.45μm， リンシリケートガラス膜１０……厚さ：
0.5μm， ソース電極Ｓ，ゲート電極Ｇ，ガードリング電
極GR……厚さ：40μm 第１図に示したたて型MOSFETは第２図に示
す等価回路を構成する。第２図において、PDが
保護素子としての機能をはたすバツク・ツ・バツ
クダイオードである。このバツク・ツ・バツクダ
イオードPDは第１図に示した多結晶半導体層８
によつて構成されている。そしてさらに、バツ
ク・ツ・バツクダイオードPD中のダイオードD1
は第１図に示したN+型半導体部８ｂとＰ型半導
体部８ｃとより構成され、ダイオードD2は第１
図に示したＰ型半導体部８ｃとN+型半導体部８
ａとより構成されている。
第１図に示した保護素子すなわち多結晶半導体
層８，８ａ，８ｂ，８ｃならびにゲート電極（多
結晶半導体層）９は第３図に示すように半導体ペ
レツト１００の表面上に形成されている。この第
３図において、まず、ゲート電極９が点線枠内全
体においてハニカムコア形Ｈの如きメツシユ状に
形成されている。そして、このゲート電極９を取
り囲んで半導体ペレツト１００の周辺に多結晶半
導体層８が形成されている。
層８，８ａ，８ｂ，８ｃならびにゲート電極（多
結晶半導体層）９は第３図に示すように半導体ペ
レツト１００の表面上に形成されている。この第
３図において、まず、ゲート電極９が点線枠内全
体においてハニカムコア形Ｈの如きメツシユ状に
形成されている。そして、このゲート電極９を取
り囲んで半導体ペレツト１００の周辺に多結晶半
導体層８が形成されている。
さらに、上記多結晶半導体層８ならびにゲート
電極９が形成された半導体ペレツト１００表面上
には第４図に示すようにゲート電極Ｇ，ソース電
極Ｓそしてガードリング電極GRが形成されてい
る。なお、第４図において、GPおよびSPはそれ
ぞれワイヤーが接続されるゲート電極引き出し用
ボンデイングパツドおよびソース電極引き出し用
ボンデイングパツドである。ワイヤーのボンダビ
リテイを向上させるために、これらボンデイング
パツドGP、SP直下には第３図より明らかなよう
に多結晶半導体層が形成されていない。
電極９が形成された半導体ペレツト１００表面上
には第４図に示すようにゲート電極Ｇ，ソース電
極Ｓそしてガードリング電極GRが形成されてい
る。なお、第４図において、GPおよびSPはそれ
ぞれワイヤーが接続されるゲート電極引き出し用
ボンデイングパツドおよびソース電極引き出し用
ボンデイングパツドである。ワイヤーのボンダビ
リテイを向上させるために、これらボンデイング
パツドGP、SP直下には第３図より明らかなよう
に多結晶半導体層が形成されていない。
次に、第５図および第６図を用いて上記保護素
子を詳しく説明する。
子を詳しく説明する。
第５図は第１図に示した保護素子（多結晶半導
体層８）部分の拡大断面図である。この図におい
て、ダイオードD1，D2の耐圧はＰ型半導体部８
ｃの不純物濃度によつて決定されるために、この
Ｐ型半導体部８ｃを形成するための不純物ドープ
量（ボロン不純物のドープ量）が重要となる。本
発明者等の実験によれば、この不純物ドープ量に
関して次のことが明らかとなつた。
体層８）部分の拡大断面図である。この図におい
て、ダイオードD1，D2の耐圧はＰ型半導体部８
ｃの不純物濃度によつて決定されるために、この
Ｐ型半導体部８ｃを形成するための不純物ドープ
量（ボロン不純物のドープ量）が重要となる。本
発明者等の実験によれば、この不純物ドープ量に
関して次のことが明らかとなつた。
不純物ドープ量が1013atoms／cm2以下の場合、
ダイオードD1，D2に対して大きな直列抵抗が付
加され、また、ダイオードD1，D2の耐圧はパン
チスルー現象により決定される。このため、耐破
壊電流が極度に低下する。さらに、ダイオード
D1，D2の耐圧は加工精度に依存しており、その
バラツキが大である。したがつて、上記不純物ド
ープ量（1013atoms／cm2以下）は実用に供しな
い。一方、不純物ドープ量が1015atoms／cm2以上
の場合、ダイオードD1，D2の耐圧が低くなると
ともにリーク電流が増大し、やはり実用に供しな
い。
ダイオードD1，D2に対して大きな直列抵抗が付
加され、また、ダイオードD1，D2の耐圧はパン
チスルー現象により決定される。このため、耐破
壊電流が極度に低下する。さらに、ダイオード
D1，D2の耐圧は加工精度に依存しており、その
バラツキが大である。したがつて、上記不純物ド
ープ量（1013atoms／cm2以下）は実用に供しな
い。一方、不純物ドープ量が1015atoms／cm2以上
の場合、ダイオードD1，D2の耐圧が低くなると
ともにリーク電流が増大し、やはり実用に供しな
い。
したがつて、不純物ドープ量は1013〜1015
atoms／cm2の範囲が最も好ましい。この範囲の不
純物ドープ量によつて得られたＰ型半導体部８ｃ
の不純物濃度は1017atoms／cm2〜1019atoms／cm2
の範囲であつた。この範囲の不純物ドープ量は
MOSFETのP+型領域３００，３１０を形成する
場合にほぼ一致している。したがつて、前記した
ようにＰ型半導体部８ｃはP+型領域３００，３
１０と同時に形成できる。なお、N+型半導体部
８ａ，８ｂを形成するための不純物ドープ量は
1015atoms／cm2（不純物濃度2.5×1019atoms／cm2）
以上とした。
atoms／cm2の範囲が最も好ましい。この範囲の不
純物ドープ量によつて得られたＰ型半導体部８ｃ
の不純物濃度は1017atoms／cm2〜1019atoms／cm2
の範囲であつた。この範囲の不純物ドープ量は
MOSFETのP+型領域３００，３１０を形成する
場合にほぼ一致している。したがつて、前記した
ようにＰ型半導体部８ｃはP+型領域３００，３
１０と同時に形成できる。なお、N+型半導体部
８ａ，８ｂを形成するための不純物ドープ量は
1015atoms／cm2（不純物濃度2.5×1019atoms／cm2）
以上とした。
本実施例によれば、前記したようにＰ型半導体
部８ｃへの不純物ドープ量は８×1013atoms／cm2
で、N+型半導体部８ａ，８ｂへの不純物ドープ
量は1.4×1016atoms／cmである。この時の電極Ｓ
と電極Ｇとの間の電流−電圧特性を測定したとこ
ろ、第６図に示すように順方向Ｆと逆方向Ｒとの
波形はほぼ原点対称となつており、耐圧は±18V
であつた。すなわち、本実施例の保護素子は
MOSFETの保護素子として充分動作する。
部８ｃへの不純物ドープ量は８×1013atoms／cm2
で、N+型半導体部８ａ，８ｂへの不純物ドープ
量は1.4×1016atoms／cmである。この時の電極Ｓ
と電極Ｇとの間の電流−電圧特性を測定したとこ
ろ、第６図に示すように順方向Ｆと逆方向Ｒとの
波形はほぼ原点対称となつており、耐圧は±18V
であつた。すなわち、本実施例の保護素子は
MOSFETの保護素子として充分動作する。
したがつて、本実施例によれば、以上の理由に
より前記した本発明の目的を達成することができ
る。
より前記した本発明の目的を達成することができ
る。
すなわち、保護素子は、第１図、第３図および
第５図から明らかなように半導体基板内に形成さ
れておらず、絶縁膜上に形成されている。したが
つて本実施例のたて型MOSFETはサイリスタ動
作が生じることがないため信頼性が高くなる。
第５図から明らかなように半導体基板内に形成さ
れておらず、絶縁膜上に形成されている。したが
つて本実施例のたて型MOSFETはサイリスタ動
作が生じることがないため信頼性が高くなる。
さらに、本実施例は以下の効果が得られる。
(1) 本実施例において、保護素子とMOSFETの
ゲート電極とは第７図からより一層理解される
ように多結晶半導体層により一体的に形成され
ている。したがつて、保護素子とゲート電極と
を接続するための特別な手段が省略され、半導
体チツプ面積の増大を招くおそれがなくなる。
また、第７図に示すように、PN接合J1，J2は
リング状に形成され、それらの接合断面は露出
していない。したがつて、保護素子の特性劣化
を防止することができる。
ゲート電極とは第７図からより一層理解される
ように多結晶半導体層により一体的に形成され
ている。したがつて、保護素子とゲート電極と
を接続するための特別な手段が省略され、半導
体チツプ面積の増大を招くおそれがなくなる。
また、第７図に示すように、PN接合J1，J2は
リング状に形成され、それらの接合断面は露出
していない。したがつて、保護素子の特性劣化
を防止することができる。
(2) 多結晶半導体層からなる保護素子はゲート絶
縁膜（SiO2）の厚さよりも厚い絶縁膜（フイ
ールド絶縁膜６）上に形成されているので、そ
の保護素子に対してドレイン電圧による電界効
果の影響をなくすことができる。したがつて、
信頼度的に安定な保護素子を得ることができ
る。
縁膜（SiO2）の厚さよりも厚い絶縁膜（フイ
ールド絶縁膜６）上に形成されているので、そ
の保護素子に対してドレイン電圧による電界効
果の影響をなくすことができる。したがつて、
信頼度的に安定な保護素子を得ることができ
る。
すなわち、もし、保護素子がゲート絶縁膜の
ような薄い絶縁膜上に形成されていると、保護
素子がN-型半導体層２に加わる電圧（ドレイ
ン電圧）によつて電界効果の影響を受けること
になる。つまり、保護素子自身が逆MOSFET
として動作することになる。このため、保護素
子はMOSFETのゲート絶縁膜を保護する機能
がそこなわれる。ところが、本実施例の場合、
保護素子は厚いフイールド絶縁膜上に形成され
ているため、ドレイン電圧による電界効果の影
響を受けにくくなる。
ような薄い絶縁膜上に形成されていると、保護
素子がN-型半導体層２に加わる電圧（ドレイ
ン電圧）によつて電界効果の影響を受けること
になる。つまり、保護素子自身が逆MOSFET
として動作することになる。このため、保護素
子はMOSFETのゲート絶縁膜を保護する機能
がそこなわれる。ところが、本実施例の場合、
保護素子は厚いフイールド絶縁膜上に形成され
ているため、ドレイン電圧による電界効果の影
響を受けにくくなる。
(3) 多結晶半導体層からなる保護素子の端部（第
１図に示されたＰ型半導体部Ｔ）とP-型半導
体層との間はゲート絶縁膜より充分厚い絶縁膜
（フイールド絶縁膜６）が形成されているので、
その絶縁膜自身が静電破壊してしまうことがな
い。
１図に示されたＰ型半導体部Ｔ）とP-型半導
体層との間はゲート絶縁膜より充分厚い絶縁膜
（フイールド絶縁膜６）が形成されているので、
その絶縁膜自身が静電破壊してしまうことがな
い。
(4) 第１図のＰ型ウエル領域３を設けることによ
つてゲート電極Ｇと半導体基板１の他主面（裏
面）に形成されたドレイン電極Ｄとの間の寄生
容量（帰還容量）をへらすことができる。
つてゲート電極Ｇと半導体基板１の他主面（裏
面）に形成されたドレイン電極Ｄとの間の寄生
容量（帰還容量）をへらすことができる。
すなわち、もし、このＰ型ウエル領域３がな
い場合、ゲート電極Ｇとドレイン電極Ｄとの間
にはフイールド絶縁膜６およびゲート絶縁膜７
の存在により大きな寄生容量が存在することに
なり好ましくない。一方、ソース電極Ｓに接続
された上記Ｐ型ウエル領域３の存在によつて、
フイールド絶縁膜６およびゲート絶縁膜７の寄
生容量は実質的にゲート電極Ｇとドレイン電極
Ｄとの間に存在しなくなる。したがつて、この
Ｐ型ウエル領域３の存在によつてMOSFETの
電気的特性は向上する。
い場合、ゲート電極Ｇとドレイン電極Ｄとの間
にはフイールド絶縁膜６およびゲート絶縁膜７
の存在により大きな寄生容量が存在することに
なり好ましくない。一方、ソース電極Ｓに接続
された上記Ｐ型ウエル領域３の存在によつて、
フイールド絶縁膜６およびゲート絶縁膜７の寄
生容量は実質的にゲート電極Ｇとドレイン電極
Ｄとの間に存在しなくなる。したがつて、この
Ｐ型ウエル領域３の存在によつてMOSFETの
電気的特性は向上する。
(5) 上記Ｐ型ウエル領域３が設けられたことによ
つて保護素子に対してドレイン電圧による電界
効果の影響をより一層なくすことができる。
つて保護素子に対してドレイン電圧による電界
効果の影響をより一層なくすことができる。
上記実施例のたて型MOSFETは第８ａ図〜第
８ｈ図を参照して説明した以下の方法により形成
される。
８ｈ図を参照して説明した以下の方法により形成
される。
(a) N+型Si基板（サブストレート）１上にN-型
Si層２をエピタキシヤル成長する（第８ａ図参
照）。
Si層２をエピタキシヤル成長する（第８ａ図参
照）。
(b) 表面熱酸化による酸化膜（SiO2）１６を形
成し、そしてフイールド部をのこして選択エツ
チした後、酸化膜（フイールド酸化膜）６をマ
スクにしてボロンのイオンを打込みを深く行な
い、Ｐ型ウエル領域３，３０を形成する。な
お、イオン打込み後、ひき伸し拡散処理するた
めＰ型ウエル領域３，３１０の表面には熱酸化
膜（SiO2）６ａ，６ｂが形成される（第８ｂ
図参照）。
成し、そしてフイールド部をのこして選択エツ
チした後、酸化膜（フイールド酸化膜）６をマ
スクにしてボロンのイオンを打込みを深く行な
い、Ｐ型ウエル領域３，３０を形成する。な
お、イオン打込み後、ひき伸し拡散処理するた
めＰ型ウエル領域３，３１０の表面には熱酸化
膜（SiO2）６ａ，６ｂが形成される（第８ｂ
図参照）。
(c) ゲート酸化膜が形成されるところのN-型Si
層２およびＰ型ウエル領域３０の一部を露出す
るために酸化膜６，６ａを選択的に除去する。
同時に、P+型コンタクト領域が形成されると
ころのＰ型ウエル領域３上の酸化膜６ｂおよび
N+型領域（チヤンネルストツパー）が形成さ
れるところのP-型Si層２上の酸化膜６も選択
的に除去する（第８ｃ図参照）。
層２およびＰ型ウエル領域３０の一部を露出す
るために酸化膜６，６ａを選択的に除去する。
同時に、P+型コンタクト領域が形成されると
ころのＰ型ウエル領域３上の酸化膜６ｂおよび
N+型領域（チヤンネルストツパー）が形成さ
れるところのP-型Si層２上の酸化膜６も選択
的に除去する（第８ｃ図参照）。
(d) 露出されたＰ型ウエル領域３，３０ならびに
P-型Si層２の表面に熱酸化により薄い酸化膜
７，７ａ，７ｂを形成する（第８ｄ図参照）。
なお、酸化膜７のみがMOSFETのゲート酸化
膜としての役目をはたす。
P-型Si層２の表面に熱酸化により薄い酸化膜
７，７ａ，７ｂを形成する（第８ｄ図参照）。
なお、酸化膜７のみがMOSFETのゲート酸化
膜としての役目をはたす。
(e) 酸化膜６および酸化膜７，７ａ，７ｂ面にSi
を気相よりデポジツトして多結晶Si層を形成
し、そしてその多結晶Si層を選択的に除去して
ゲート電極９および保護素子となる多結晶Si層
８を形成する（第８ｅ図参照）。
を気相よりデポジツトして多結晶Si層を形成
し、そしてその多結晶Si層を選択的に除去して
ゲート電極９および保護素子となる多結晶Si層
８を形成する（第８ｅ図参照）。
(f) 多結晶Si層８，９をマスクとしてボロン打込
み、そして引伸し拡散を行い、MOSFETのチ
ヤンネル部となる前記ウエル領域３０よりも浅
いP+型領域３００を形成する。この時、多結
晶Si層８，９内にもボロンが導入され、この多
結晶Si層８，９はＰ型化される。また、薄い酸
化膜７ａを通してＰ型ウエル領域３内にもボロ
ンが打込まれP+型コンタクト領域４が形成さ
れる（第８ｆ図参照）。なお、薄い酸化膜７ｂ
上にはホトレジスト膜PFが被着され、その薄
い酸化膜７ｂ下のN-型Si層２内にボロンが打
込まれないようにしている。
み、そして引伸し拡散を行い、MOSFETのチ
ヤンネル部となる前記ウエル領域３０よりも浅
いP+型領域３００を形成する。この時、多結
晶Si層８，９内にもボロンが導入され、この多
結晶Si層８，９はＰ型化される。また、薄い酸
化膜７ａを通してＰ型ウエル領域３内にもボロ
ンが打込まれP+型コンタクト領域４が形成さ
れる（第８ｆ図参照）。なお、薄い酸化膜７ｂ
上にはホトレジスト膜PFが被着され、その薄
い酸化膜７ｂ下のN-型Si層２内にボロンが打
込まれないようにしている。
(g) ホトレジスト膜１１および多結晶Si層９をマ
スクとして酸化膜７，７ｂを選択的に除去し、
P+型領域３００およびN-型Si層２を露出する。
そして、露出したP+型領域３００およびN-型
Si層２の表面にリンをイオン打込みし、そして
引伸し拡散を行ない、N+型領域５を形成する
（第８ｇ図参照）。以上のように、MOSFETは
２重拡散自己整合（Double Diffusion Self−
Alignmeut）によつて形成される。なお、この
工程で多結晶Si層８，９内にもリンが導入され
N+型半導体部８ａ，８ｂ，９が形成される。
この結果、NPN構造を有する保護素子が得ら
れる。また、この工程でN-型Si層２内にチヤ
ンネルストツパー用のN+領域５０が同時に形
成される。
スクとして酸化膜７，７ｂを選択的に除去し、
P+型領域３００およびN-型Si層２を露出する。
そして、露出したP+型領域３００およびN-型
Si層２の表面にリンをイオン打込みし、そして
引伸し拡散を行ない、N+型領域５を形成する
（第８ｇ図参照）。以上のように、MOSFETは
２重拡散自己整合（Double Diffusion Self−
Alignmeut）によつて形成される。なお、この
工程で多結晶Si層８，９内にもリンが導入され
N+型半導体部８ａ，８ｂ，９が形成される。
この結果、NPN構造を有する保護素子が得ら
れる。また、この工程でN-型Si層２内にチヤ
ンネルストツパー用のN+領域５０が同時に形
成される。
(h) N-型Si層２上全体にPSG（リンシリケートガ
ラス）１０を被着する。この後、PSG膜１０
のコンタクトホトエツチを行なう。そして、ア
ルミニウム蒸着を行なつた後、アルミニウム層
のパターンエツチを行い、ソース電極Ｓ，ゲー
ト電極Ｇおよびガードリング電極GRを形成す
る（第８ｈ図参照）。
ラス）１０を被着する。この後、PSG膜１０
のコンタクトホトエツチを行なう。そして、ア
ルミニウム蒸着を行なつた後、アルミニウム層
のパターンエツチを行い、ソース電極Ｓ，ゲー
ト電極Ｇおよびガードリング電極GRを形成す
る（第８ｈ図参照）。
以上の方法によつて保護素子を有するたて型
MOSFETが完成する。
MOSFETが完成する。
上記した本発明のMOSFETを形成する方法は
保護素子を形成するための特別な工程が全く不要
であるという効果をもたらす。
保護素子を形成するための特別な工程が全く不要
であるという効果をもたらす。
なお、上記方法において、PSG膜１０を被着
する前に多結晶Si層８，９の表面を酸化し、その
表面に薄い酸化膜を形成しておくとよい。第９図
は上記薄い酸化膜が形成された保護素子の拡大断
面図である。すなわち、薄い酸化膜（SiO2膜）
１３で保護素子のPN接合J1，J2ならびにその端
部を覆うことによつて、保護素子のもれ電流、耐
圧ならびに電流特性の劣化を防止することができ
る。
する前に多結晶Si層８，９の表面を酸化し、その
表面に薄い酸化膜を形成しておくとよい。第９図
は上記薄い酸化膜が形成された保護素子の拡大断
面図である。すなわち、薄い酸化膜（SiO2膜）
１３で保護素子のPN接合J1，J2ならびにその端
部を覆うことによつて、保護素子のもれ電流、耐
圧ならびに電流特性の劣化を防止することができ
る。
また、上記方法では多結晶Si層８へのボロンド
ープやチヤンネル部形成と同時に全面に行なつた
場合（工程ｆ参照）について説明したが、その工
程ｆにおいてなされる多結晶Si層８へのボロン導
入は第１０図に示すように多結晶Si層８表面にホ
トレジスト膜１４を形成し、部分的にボロン導入
してＰ型半導体部８ｃを形成してもよい。特にこ
の方法を採用すれば、N+型半導体部８ａ，８ｂ
に抵抗を充分低くすることができる。
ープやチヤンネル部形成と同時に全面に行なつた
場合（工程ｆ参照）について説明したが、その工
程ｆにおいてなされる多結晶Si層８へのボロン導
入は第１０図に示すように多結晶Si層８表面にホ
トレジスト膜１４を形成し、部分的にボロン導入
してＰ型半導体部８ｃを形成してもよい。特にこ
の方法を採用すれば、N+型半導体部８ａ，８ｂ
に抵抗を充分低くすることができる。
次に本発明に係る保護素子の変形例を以下に説
明する。
明する。
変形例：１
保護素子のブレークダウン時の電流容量を得る
ためにPN接合の対向長を長くすることが好まし
いが、そのための手段として第１１図に示すよう
に多結晶Si層におけるPN接合J1，J2の形状をひ
だ状にする。このようにすることでPN接合対向
面積が増大し、ダイオード耐圧が安定に得られる
とともにゲート保護効果が大きいことが期待でき
る。なお、このようにPN接合対向線をひだ状に
形成することはリング状の場合に限らず、接合断
面をオープンにした場合、例えば直線状の場合に
おいても適合できる。
ためにPN接合の対向長を長くすることが好まし
いが、そのための手段として第１１図に示すよう
に多結晶Si層におけるPN接合J1，J2の形状をひ
だ状にする。このようにすることでPN接合対向
面積が増大し、ダイオード耐圧が安定に得られる
とともにゲート保護効果が大きいことが期待でき
る。なお、このようにPN接合対向線をひだ状に
形成することはリング状の場合に限らず、接合断
面をオープンにした場合、例えば直線状の場合に
おいても適合できる。
変形例：２
これまでの実施例の説明では多結晶Si層を利用
した保護素子はNPN接合を設ける場合を例に２
つのPN接合ダイオードを構成している。しか
し、これに限定されるものではなく、例えば第１
２図に示すように絶縁膜６上に形成した多結晶Si
層８にＮ型及びＰ型不純物の選択的ドープによつ
てN+型半導体部８ａ，８ｄ，８ｂとＰ型半導体
部８ｃ，８ｅを交互に形成してN+−Ｐ−N+Ｐ−
Ｎ構造の保護素子としてもよい。第１３図は上記
N+−Ｐ−N+−Ｐ−N+構造の保護素子ならびに
MOSFETのゲート電極を示す斜面図である。そ
して、第１４図は上記N+−Ｐ−N+−Ｐ−N+構
造の保護素子を有するMOSFETの等価回路を示
している。
した保護素子はNPN接合を設ける場合を例に２
つのPN接合ダイオードを構成している。しか
し、これに限定されるものではなく、例えば第１
２図に示すように絶縁膜６上に形成した多結晶Si
層８にＮ型及びＰ型不純物の選択的ドープによつ
てN+型半導体部８ａ，８ｄ，８ｂとＰ型半導体
部８ｃ，８ｅを交互に形成してN+−Ｐ−N+Ｐ−
Ｎ構造の保護素子としてもよい。第１３図は上記
N+−Ｐ−N+−Ｐ−N+構造の保護素子ならびに
MOSFETのゲート電極を示す斜面図である。そ
して、第１４図は上記N+−Ｐ−N+−Ｐ−N+構
造の保護素子を有するMOSFETの等価回路を示
している。
上記実施例はすべてＮチヤンネルたて型
MOSFETについて述べている。しかし、本発明
はこれに限定されるものではなく、Ｐチヤンネル
−たて型MOSFETにも適用可能である。Ｐチヤ
ンネル−たて型MOSFETの場合、上記実施例の
導電型が全く逆になるだけであり、基本構造はＮ
チヤンネル−たて型MOSFETと変わるところが
ない。
MOSFETについて述べている。しかし、本発明
はこれに限定されるものではなく、Ｐチヤンネル
−たて型MOSFETにも適用可能である。Ｐチヤ
ンネル−たて型MOSFETの場合、上記実施例の
導電型が全く逆になるだけであり、基本構造はＮ
チヤンネル−たて型MOSFETと変わるところが
ない。
図面は全て本発明による絶縁ゲート半導体装置
の実施例を示す。第１図はＮチヤンネル−たて型
MOSFETの要部断面図、第２図は本発明に係る
Ｎチヤンネル−たて型MOSFETの等価回路図、
第３図は保護素子の位置を示す半導体チツプ全体
の平面図、第４図は完成時の電極配置を示すチツ
プ全体平面図、第５図は保護素子となる多結晶Si
層の断面図、第６図は保護素子の電流−電圧特性
曲線図、第７図は保護素子とMOSFETのゲート
電極との関係を示す概略斜面図、第８ａ図〜第８
ｈ図は本発明によるたて形MOSFETの製造プロ
セスの例を示す工程断面図、第９図は他の方法に
よつて形成された保護素子を示す部分断面図、第
１０図は他の方法によつて形成する保護素子を示
す一部工程断面図、第１１図は保護素子の変形例
を示す概略斜面図、第１２図は保護素子の他の変
形例を示す部分断面図、第１３図は保護素子の他
の変形例を示す概略斜面図、第１４図は第１３図
に対応するＮチヤンネル−たて型MOSFETの等
価回路図である。 １……N+型半導体基板、２……N-型半導体
層、３，３０，３１……Ｐ型ウエル領域、４……
P+型コンタクト領域、５……N+型領域、６……
フイールド絶縁膜、７……ゲート絶縁膜、８……
多結晶半導体層（多結晶Si層）、８ａ，８ｂ……
N+型半導体部、８ｃ……Ｐ型半導体部、９……
多結晶半導体層（ゲート電極）、１０……リン・
シリケート・ガラス膜、１１，１４……ホトレジ
スト膜、５０……N+型領域（チヤンネルストツ
パー）、３００，３１０……P+型領域（チヤンネ
ル部）、Ｓ……ソース電極、Ｄ……ドレイン電極、
Ｇ……ゲート電極、GR……ガードリング電極。
の実施例を示す。第１図はＮチヤンネル−たて型
MOSFETの要部断面図、第２図は本発明に係る
Ｎチヤンネル−たて型MOSFETの等価回路図、
第３図は保護素子の位置を示す半導体チツプ全体
の平面図、第４図は完成時の電極配置を示すチツ
プ全体平面図、第５図は保護素子となる多結晶Si
層の断面図、第６図は保護素子の電流−電圧特性
曲線図、第７図は保護素子とMOSFETのゲート
電極との関係を示す概略斜面図、第８ａ図〜第８
ｈ図は本発明によるたて形MOSFETの製造プロ
セスの例を示す工程断面図、第９図は他の方法に
よつて形成された保護素子を示す部分断面図、第
１０図は他の方法によつて形成する保護素子を示
す一部工程断面図、第１１図は保護素子の変形例
を示す概略斜面図、第１２図は保護素子の他の変
形例を示す部分断面図、第１３図は保護素子の他
の変形例を示す概略斜面図、第１４図は第１３図
に対応するＮチヤンネル−たて型MOSFETの等
価回路図である。 １……N+型半導体基板、２……N-型半導体
層、３，３０，３１……Ｐ型ウエル領域、４……
P+型コンタクト領域、５……N+型領域、６……
フイールド絶縁膜、７……ゲート絶縁膜、８……
多結晶半導体層（多結晶Si層）、８ａ，８ｂ……
N+型半導体部、８ｃ……Ｐ型半導体部、９……
多結晶半導体層（ゲート電極）、１０……リン・
シリケート・ガラス膜、１１，１４……ホトレジ
スト膜、５０……N+型領域（チヤンネルストツ
パー）、３００，３１０……P+型領域（チヤンネ
ル部）、Ｓ……ソース電極、Ｄ……ドレイン電極、
Ｇ……ゲート電極、GR……ガードリング電極。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型半導体基体をドレイン部とし、該
基体主面内に設けられた第２導電型領域をチヤネ
ル部とし、該第２導電型領域主面内に設けられた
第１導電型領域をソース部とし、そのソース・ド
レイン部間のチヤネル部上にゲート絶縁膜を介し
て設けられた半導体層からなるゲート電極を有す
る絶縁ゲート型電界効果トランジスタと、このト
ランジスタのゲート電極に対する保護素子とを有
する絶縁ゲート型半導体装置であつて、前記保護
素子は前記基体上に絶縁膜を介して設けられ、か
つ少なくとも二つのPN接合が形成されてバツ
ク・ツ・バツクダイオード接続を構成する半導体
層より成り、その半導体層は前記ゲート電極の半
導体層と一体であつて、そしてその半導体層内の
少なくとも二つのPN接合下に位置する半導体基
体内には前記第２導電型領域と同一導電型の半導
体領域が設けられ、その半導体領域は前記ソース
部となる第１導電型領域に電気的接続されている
ことを特徴とする絶縁ゲート型半導体装置。 ２ 前記保護素子を構成する二つのPN接合はゲ
ート電極を取り囲むように半導体基体主面の周囲
に沿つて形成されていることを特徴とする特許請
求の範囲第１項記載の絶縁ゲート型半導体装置。 ３ 前記保護素子を構成する半導体層内の少なく
とも二つのPN接合は前記ゲート絶縁膜よりも厚
い絶縁膜上に位置されていることを特徴とする特
許請求の範囲第１項記載の絶縁ゲート型半導体装
置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56122995A JPS5825264A (ja) | 1981-08-07 | 1981-08-07 | 絶縁ゲート型半導体装置 |
| GB08220894A GB2103877B (en) | 1981-08-07 | 1982-07-20 | Gate protection for insulated gate semiconductor devices |
| DE19823229250 DE3229250A1 (de) | 1981-08-07 | 1982-08-05 | Halbleitervorrichtung mit isoliertem gate und verfahren zu ihrer herstellung |
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| MY555/86A MY8600555A (en) | 1981-08-07 | 1986-12-30 | Insulated gate semiconductor device and method for fabricating same |
| US07/062,388 US4831424A (en) | 1981-08-07 | 1987-06-15 | Insulated gate semiconductor device with back-to-back diodes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56122995A JPS5825264A (ja) | 1981-08-07 | 1981-08-07 | 絶縁ゲート型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5825264A JPS5825264A (ja) | 1983-02-15 |
| JPH0427712B2 true JPH0427712B2 (ja) | 1992-05-12 |
Family
ID=14849669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56122995A Granted JPS5825264A (ja) | 1981-08-07 | 1981-08-07 | 絶縁ゲート型半導体装置 |
Country Status (6)
| Country | Link |
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| US (2) | US4688323A (ja) |
| JP (1) | JPS5825264A (ja) |
| DE (1) | DE3229250A1 (ja) |
| GB (1) | GB2103877B (ja) |
| HK (1) | HK45486A (ja) |
| MY (1) | MY8600555A (ja) |
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