JP3773664B2 - 駆動制御装置、モジュール、および、複合モジュール - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、インバータ等の電力変換機器への応用に最適な並列接続されたスイッチング素子における主電流の不均一を解消するための駆動制御装置、並びに、この駆動制御装置が組み込まれたモジュールおよび複合モジュールに関し、特に、主電流の不均一を解消する制御を高い精度で実現するための改良に関する。
【０００２】
【従来の技術】
インバータ、チョッパ、あるいは、コンバータ等の電力変換機器の構成要素として、パワーIGBT、パワートランジスタ、あるいは、パワーMOSトランジスタ等のパワースイッチング素子が、広く使用されている。これらの電力変換機器に代表される応用機器において、特に高い定格電流が要求される場合には、同一に設計された複数のパワースイッチング素子が、互いに並列に接続して使用されるのが、通例である。
【０００３】
このように並列に接続された複数のパワースイッチング素子の間では、主電流の大きさが均一に保たれる必要がある。なぜなら、主電流の均一性が損なわれると、特定のパワースイッチング素子に、負担が集中するために、応用機器の信頼性が低下するからである。しかしながら、複数のパワースイッチング素子の間では、それらが同一に設計された素子であっても、電気的特性上の不均一が存在するのが通例である。この不均一は、素子の製造工程の中で不可避的に発生する寄生的な誤差に由来する。
【０００４】
並列接続される複数のパワースイッチング素子の間では、様々な特性上の不均一の中で、主電極間の飽和電圧（例えば、IGBTおよびバイポーラトランジスタでは、コレクタ・エミッタ間飽和電圧ＶCE(sat)）における不均一が、最も重要である。なぜなら、並列接続された素子の主電極間の電圧が、最も高い飽和電圧を有する素子によって規定されるので、より低い飽和電圧を有する素子が、飽和電圧を高めようとして、より大きな電流を負担するからである。
【０００５】
このように、並列接続された複数のパワースイッチング素子は、通常において、不均一に配分された電流を負担するので、より高い電流を流す素子ほど、より高い電流ストレスを被ることとなる。その結果、並列接続された素子の全体の信頼性、あるいは、応用機器の信頼性が、弱められることになる。
【０００６】
主電流の不均一（すなわち、電流不均衡）の問題は、負の温度係数を有するパワースイッチング素子に対しては、より重要である。なぜなら、負の温度係数を有する素子では、より大きな主電流が流れることによって素子の温度が上昇すると、それにともなって、素子の飽和電圧が減少するからである。飽和電圧が減少すると、さらに大きな主電流が流れることとなる。この循環が繰り返されることによって、特定の素子へ過大な負担が加わり、応用機器の信頼性が低められることになる。
【０００７】
並列に接続されたパワースイッチング素子のそれぞれを流れる主電流の間の不均一性（アンバランス）を解消することを目的とした従来の技術として、二つのアプローチが知られる。第１は、受動的なアプローチである。この従来技術では、同一ないし非常に似通った電気的特性を有するパワースイッチング素子が、並列接続すべき素子として選択される。すなわち、特性上のばらつきが最小となるように、パワースイッチング素子が取捨選択(screening：スクリーニング）される。
【０００８】
第２は、能動的なアプローチである。この従来技術は、特開平8-213890号公報に開示されるように、主電流の不均一を抑えるように、主電流がフィードバック制御される。すなわち、各パワースイッチング素子を流れる主電流の大きさが、電流検出回路によって検出され、検出された主電流の不均一を減殺するように、制御信号が各パワースイッチング素子の制御電極へと送られる。このフィードバック制御は、アナログ回路素子で構成される制御回路によって実行される。
【０００９】
【発明が解決しようとする課題】
第１のアプローチでは、使用対象とされるパワースイッチング素子に、制限が加えられる。すなわち、取捨選択の結果、使用に供されない素子が出現する。このため、素子の製造において、無駄が発生するという問題点があった。しかも、取捨選択を行っても、なお、電流不均衡の問題は、完全には解消されないという問題点があった。なぜなら、通例において、同一の電気的特性を有するパワースイッチング素子を見出すことは、容易ではないからである。
【００１０】
一方、第２のアプローチでは、主電流を均一化するためのフィードバック制御が行われるので、電気的特性が揃うようにパワースイッチング素子を取捨選択する必要はない。しかしながら、フィードバック制御を行う制御回路が、アナログ回路として構成されているために、電流不均衡を高い精度で解消することが困難であるという問題点があった。特に、様々な特性上の不均一に対して、これらの影響を排除して電流不均衡を解消する上で、柔軟性ある対応が困難であるという問題点があった。
【００１１】
例えば、複数のパワースイッチング素子にそれぞれ接続される複数の電流検出回路の間においても、これらの電流検出回路を構成する回路要素の特性には、製造工程の中で、不可避的な不均一が生み出されるのが通例である。この不均一は、並列に接続されたパワースイッチング素子の間で、主電流の不均一の度合いを誤って検出する源となり得る。アナログ回路では、主電流に関する誤った検出の影響を回避することは困難である。このため、第２のアプローチでは、主電流の不均一の問題を解決するよりも、むしろ、問題を生み出すという、誤ったフィードバック制御が行われる場合も起こり得た。
【００１２】
また、電流検出回路だけでなく、パワースイッチング素子そのものの入出力特性（例えば、IGBTでは、ゲート電圧ＶGE対コレクタ電流ＩCの間の関係）、パワースイッチング素子の駆動回路の特性、並列接続される複数のパワースイッチング素子と制御回路とを接続する配線のレイアウト、および、制御回路自身を構成する回路素子の特性などにも、同様に、一般に、不均一が存在している。そして、アナログ回路として構成される制御回路では、これらの不均一をも考慮して電流不均衡の解消を図るという、柔軟で精度の高い制御を実現することが困難であるという問題点があった。
【００１３】
この発明は、従来の技術における上記した問題点を解消するためになされたもので、並列接続されたスイッチング素子の電流不均衡を精度良く解消し、特に、電流検出回路等をも含む様々な特性上の不均一をも考慮した柔軟性の高い制御を行い得る駆動制御装置を得ることを目的としており、さらに、この駆動制御装置が組み込まれたモジュールおよび複合モジュールを提供することを目的とする。
【００１４】
【課題を解決するための手段】
第１の発明の装置は、並列接続されたｎ（≧２）個のスイッチング素子に接続して使用され、前記ｎ個のスイッチング素子のｎ個の主電流の検出値であるｎ個の電流検出信号にもとづいて、前記ｎ個の主電流の大きさをそれぞれ制御するｎ個の制御信号を反復的に更新して、前記ｎ個のスイッチング素子へと供給する駆動制御装置において、前記ｎ個の電流検出信号を、アナログ形式からデジタル形式へと変換するＡ／Ｄ変換部と、デジタル形式の前記ｎ個の電流検出信号にもとづいて、デジタル演算処理を実行することにより、前記ｎ個の制御信号を算出する演算部と、前記演算部で換算された前記ｎ個の制御信号を、デジタル形式からアナログ形式へと変換するＤ／Ａ変換部と、を備えている。
そして、前記演算部は、デジタル形式の前記ｎ個の電流検出信号を前記ｎ個の主電流へと、それぞれ換算する電流算出部と、前記電流算出部で算出された前記ｎ個の主電流の平均値を算出し、前記ｎ個の主電流の前記平均値からの差であるｎ個の電流偏差を算出する電流偏差算出部と、前記ｎ個の電流偏差の各々が縮小する方向に前記ｎ個の制御信号を更新する制御信号算出部と、を有している。
そして、前記ｎ個の電流検出信号と前記ｎ個の主電流とのそれぞれの間の関係を、前記ｎ個のスイッチング素子の各々ごとに個別に規定する較正データを、格納可能な較正データ記憶部を、さらに備え、前記電流算出部が、前記較正データ記憶部に格納される前記較正データにもとづいて、前記ｎ個の電流検出信号を前記ｎ個の主電流へと換算する。
【００１６】
第２の発明の装置は、第１の発明の駆動制御装置において、前記演算部が、前記ｎ個のスイッチング素子の各々に対して、与えられたｋ（≧１）個の主電流に対するｋ個の電流検出信号にもとづいて、前記較正データを作成し、前記較正データ記憶部へと格納する電流較正部を、さらに備えている。
【００１７】
第３の発明の装置は、第１または第２の発明の駆動制御装置において、前記制御信号算出部は、前記ｎ個の電流偏差に、それぞれ比例した量だけ変化するように、前記ｎ個の制御信号を更新する。
【００１８】
第４の発明の装置は、第３の発明の駆動制御装置において、前記ｎ個の電流偏差と前記ｎ個の制御信号の変化量とのそれぞれの間の比例関係を、前記ｎ個のスイッチング素子の各々ごとに個別に規定する変換データを、格納可能な変換データ記憶部を、さらに備え、前記制御信号算出部が、前記変換データ記憶部に格納される前記変換データにもとづいて、前記ｎ個の電流偏差に、それぞれ比例した量だけ変化するように、前記ｎ個の制御信号を更新する。
【００１９】
第５の発明の装置は、第４の発明の駆動制御装置において、前記演算部が、前記ｎ個のスイッチング素子に共通に付与される飽和電圧の下で、前記ｎ個のスイッチング素子の各々について、ｍ（≧２）個の制御信号を出力し、その結果前記電流算出部によって得られたｍ個の主電流と、出力した前記ｍ個の制御信号とにもとづいて、主電流と制御信号の間の変化率として、前記変換データを作成し、前記変換データ記憶部へと格納する変換データ算出部を、さらに備えている。
【００２０】
第６の発明の装置は、第５の発明の駆動制御装置において、前記変換データ記憶部が、前記ｎ個のスイッチング素子が動作中に取り得る最大の飽和電圧の下で、前記変換データ算出部によって作成された前記変換データを格納している。
【００２１】
第７の発明の装置は、第１ないし第６のいずれかの発明の駆動制御装置において、前記演算部が、プログラムにもとづいて動作するＣＰＵと、前記プログラムを格納するメモリとを備え、前記演算部に含まれる各部は、前記ＣＰＵと前記メモリとによって、等価的に構成されている。
【００２２】
第８の発明の装置は、モジュールであって、第１ないし第７のいずれかの発明の駆動制御装置と、前記ｎ個のスイッチング素子の一つとしての主素子と、当該主素子の主電流を検出し電流検出信号を出力する電流検出部と、を備えており、前記駆動制御装置には、前記ｎ個の電流検出信号の一つとして、前記電流検出部が出力する前記電流検出信号が入力され、前記駆動制御装置が、前記ｎ個の制御信号の一つを、前記主素子へ供給する。
【００２３】
第９の発明の装置は、複合モジュールであって、第１ないし第７のいずれかの発明の駆動制御装置と、前記ｎ個のスイッチング素子と、これらｎ個のスイッチング素子のｎ個の主電流を、それぞれ検出することにより、前記ｎ個の電流検出信号を得て、前記駆動制御装置へと供給するｎ個の電流検出部と、を備えており、前記駆動制御装置が、前記ｎ個の制御信号を、前記ｎ個のスイッチング素子へ、それぞれ供給する。
【００２４】
第１０の発明の装置は、第９の発明の複合モジュールにおいて、前記ｎ個のスイッチング素子と、前記ｎ個の電流検出部とが、ｎ個のケースの中に、それぞれ、個別に組み込まれており、前記ｎ個の電流検出部の各々が、前記ｎ個のスイッチング素子の中で、同一のケースに組み込まれたスイッチング素子の主電流を検出する。
【００２５】
第１１の発明の装置は、第１０の発明の複合モジュールにおいて、前記ｎ個のケースの中の一つに、前記駆動制御装置が、さらに組み込まれている。
【００２６】
【発明の実施の形態】
＜1.実施の形態１＞
はじめに、実施の形態１の駆動制御装置、モジュール、および、複合モジュールについて説明する。
【００２７】
＜1-1.概略構成＞
図１は、実施の形態１の複合モジュールの全体構成を示すブロック図である。この複合モジュール２５０は、モジュール６０1〜６０n（ｎ≧２）を備えている。モジュール６０1〜６０nには、それぞれ、スイッチング素子８０1〜８０n、電流検出部９０1〜９０n、駆動部７０1〜７０n、および、電流検出信号増幅部９１1〜９１nが備わっている。
【００２８】
また、モジュール６０1〜６０nには、単一の主モジュール６０1と、少なくとも１個の副モジュール６０2〜６０nとが含まれている。主モジュール６０1には、駆動制御装置５０が、さらに備わっている。このように、この明細書における「モジュール」とは、主電流をスイッチングするスイッチング素子と、この素子に接続された周辺回路とを含む複数の要素が、単一の装置として取り扱いが可能なように、組み込まれて成る装置を意味する。そして、「複合モジュール」とは、複数のモジュールが互いに接続されることによって、形作られる装置を意味する。
【００２９】
図示を略するが、モジュール６０1〜６０nの各々では、好ましくは、スイッチング素子を含む複数の回路素子が、回路基板に搭載され、この回路基板が単一のケースに収納され、さらに、回路基板には複数の外部端子が接続され、ケースの外部にこれらの外部端子の端部が露出している。それによって、モジュール６０1〜６０nの各々は、単一の装置としての取り扱いが可能となっている。
【００３０】
モジュール６０1〜６０nの各々のケースから露出する外部端子に、配線を接続することによって、モジュール６０1〜６０nの間の接続、および、モジュール６０1〜６０nと外部の装置との接続が実現される。図１では、モジュール６０1〜６０nをそれぞれ表現する枠に沿って並んでいる「白丸」符号が、これらの外部端子を表現している。
【００３１】
スイッチング素子８０1〜８０nの各々は、一般には、制御電極へ入力される信号に応答して、一対の主電極を通じて流れる主電流の大きさを制御する半導体素子であるが、好ましくは、パワーIGBT、パワーバイポーラトランジスタ、および、パワーMOSFETなどのパワー（電力用）スイッチング素子である。中でも、パワーIGBTは、導通（オン）状態での一対の主電極間の電圧である飽和電圧ＶCE(sat)が低く、しかも、制御が容易な電圧制御型であるという利点を有している。このため、以下の説明では、スイッチング素子８０1〜８０nの各々が、パワーIGBTである例を取り上げる。
【００３２】
パワーIGBTであるスイッチング素子８０1〜８０nの間で、一対の主電極（すなわち、コレクタ電極とエミッタ電極）は、互いに接続されている。すなわち、ｎ個のコレクタ電極は、モジュール６０1〜６０nに備わる負荷端子Ｖ+を通じて、互いに共通に接続されている。また、ｎ個のエミッタ電極は、モジュール６０1〜６０nに備わる負荷端子Ｖ-を通じて、互いに共通に接続されている。負荷端子Ｖ+および負荷端子Ｖ-は、外部の電源および負荷を接続するための端子である。このようにして、スイッチング素子８０1〜８０nは、互いに並列に接続されている。
【００３３】
モジュール６０1〜６０nには共通に、電圧信号としての入力信号ＶINが、外部から入力される。スイッチング素子８０1〜８０nは、この入力信号ＶINに応答して、互いに同時に、オン（導通）およびオフ（遮断）する。すなわち、スイッチング素子８０1〜８０nは全体として、あたかも単一のパワーIGBTであるかのように動作する。
【００３４】
スイッチング素子８０1〜８０nの制御電極（すなわち、ゲート電極）は、それぞれ、駆動部７０1〜７０nを通じて、互いに接続されている。したがって、入力信号ＶINは、駆動部７０1〜７０nを通じて、ある種の変換を受けた上で、それぞれ、スイッチング素子８０1〜８０nのゲート電極へ入力される。駆動部７０1〜７０nは、入力信号ＶINを変換する際に、スイッチング素子８０1〜８０nをオンさせるためのゲート電圧（エミッタ電極を基準としたゲート電極の電位）の高さを、駆動制御装置５０から送られる駆動制御電圧（制御信号）ＶD1〜ＶDnにもとづいて、調節する。
【００３５】
駆動制御装置５０は、スイッチング素子８０1〜８０nのそれぞれの主電流（すなわち、コレクタ電流）の大きさを表現する電流センス電圧（電流検出信号）ＶCS1〜ＶCSnにもとづいて、これらのコレクタ電流の間の不均一を減殺するように、駆動制御電圧ＶD1〜ＶDnを算出する。すなわち、駆動制御装置５０は、並列接続されたスイッチング素子８０1〜８０nの間での電流不均衡を解消するように、スイッチング素子８０1〜８０nの主電流を、フィードバック制御する装置である。後述するように、駆動制御装置５０は、デジタル信号処理を通じて、フィードバック制御を実行する。
【００３６】
スイッチング素子８０1〜８０nのエミッタ電極へ、それぞれ、接続された電流検出部９０1〜９０nによって、スイッチング素子８０1〜８０nのコレクタ電流が、それぞれ、検出される。その結果、電流検出部９０1〜９０nから、コレクタ電流の検出値としての電流センス電圧ＶCS1〜ＶCSnが生成される。電流センス電圧ＶCS1〜ＶCSnは、電流検出信号増幅部９１1〜９１nで増幅された後に、駆動制御装置５０へと伝送される。
【００３７】
モジュール６０1〜６０nの各々に備わる複数の外部端子の中には、電源電圧の供給を受けるための正極電源端子ＶDDおよび負極電源端子COMが含まれる。駆動制御装置５０および電流検出信号増幅部９１1〜９１nには、これらの電源端子を通じて電源電圧が供給される。また、モジュール６０1〜６０nには、各要素を互いに接続するための配線が配設されている。
【００３８】
例えば、配線７４1〜７４nは、それぞれ、駆動部７０1〜７０nと、スイッチング素子８０1〜８０nのゲート電極とを接続する。配線７５1〜７５nは、それぞれ、駆動部７０1〜７０nと、スイッチング素子８０1〜８０nのエミッタ電極とを接続する。また、配線９９1〜９９nは、それぞれ、電流検出部９０1〜９０nと、電流検出信号増幅部９１1〜９１nとを接続する。
【００３９】
＜1-2.各要素の構成＞
図２は、駆動制御装置５０の内部構成を示すブロック図である。駆動制御装置５０には、信号処理部５１、記憶部５６、および、出力増幅部５５が備わっている。また、信号処理部５１には、Ａ／Ｄ変換部５２、演算部５３、および、Ｄ／Ａ変換部５４が備わっている。さらに、出力増幅部５５には、バッファ５５1〜５５nが備わっている。
【００４０】
記憶部５６は、電源なしで記憶内容を保持できる半導体メモリ、例えば、ＲＯＭ、および、電池でバックアップされたスタティックＲＡＭで構成されるのが望ましい。特に望ましくは、書き込みが容易で、バックアップ電池が不要な、ＥＰＲＯＭが用いられる。Ａ／Ｄ変換部５２およびＤ／Ａ変換部５４には、周知のＡ／ＤコンバータおよびＤ／Ａコンバータが、それぞれ、利用可能である。
【００４１】
信号処理部５１は、電流センス電圧ＶCS1〜ＶCSnを受信し、これに処理を施すことによって、駆動制御電圧ＶD1〜ＶDnを算出する。信号処理部５１へ入力されたアナログ形式の電流センス電圧ＶCS1〜ＶCSnは、Ａ／Ｄ変換部５２で、デジタル形式の信号へと変換される。演算部５３は、デジタル形式の電流センス電圧ＶCS1〜ＶCSnに対して、所定のデジタル演算処理を実行することによって、デジタル形式の駆動制御電圧ＶD1〜ＶDnを、算出する。演算部５３は、演算処理を実行する際に、記憶部５６をアクセスする。デジタル形式の駆動制御電圧ＶD1〜ＶDnは、Ｄ／Ａ変換部５４によって、アナログ形式の信号へと変換される。
【００４２】
出力増幅部５５は、信号処理部５１で算出された駆動制御電圧ＶD1〜ＶDnを増幅する。すなわち、出力増幅部５５へ入力されるアナログ形式の駆動制御電圧ＶD1〜ＶDnは、バッファ５５1〜５５nによって、それぞれ増幅される。増幅された駆動制御電圧ＶD1〜ＶDnは、それぞれ、駆動部７０1〜７０nへと伝送される。
【００４３】
図３は、駆動部７０1〜７０nを代表して、駆動部７０1の内部構成を示す回路図である。他の駆動部７０2〜７０nも、この駆動部７０1と同一に構成される。駆動部７０1には、直列に接続されたｐチャネル型のMOSFET７１とｎチャネル型のMOSFET７２で構成されるインバータが備わる。MOSFET７２のソース電極は配線７５1へと接続され、MOSFET７１のソース電極には駆動制御電圧ＶD1が入力される。インバータの入力、すなわち、互いに共通に接続されたMOSFET７１，７２のゲート電極には、入力信号ＶINが入力される。インバータの出力、すなわち、互いに接続されたMOSFET７１，７２のドレイン電極には、抵抗素子Ｒgを通じて、配線７４1へと接続されている。
【００４４】
したがって、駆動部７０1へ入力された入力信号ＶINは、信号レベル（ハイレベルまたはローレベル）が反転された上で、配線７４1へと出力される。しかも、駆動制御電圧ＶD1が、インバータの電源電圧として、駆動部７０1へ供給されているので、配線７４1へ出力されるハイレベルの信号の電圧の高さは、駆動制御電圧ＶD1に一致する。
【００４５】
配線７４1へ出力される信号は、スイッチング素子８０1のゲート電圧（制御信号）ＶGEとなる。ハイレベルの信号が出力されると、スイッチング素子８０1はオンし、ローレベルの信号が出力されると、スイッチング素子８０1はオフする。したがって、スイッチング素子８０1をオンするためのゲート電圧ＶGEは、駆動制御電圧ＶD1に一致する。
【００４６】
したがって、スイッチング素子８０1がオンしたときにスイッチング素子８０1を流れるコレクタ電流の大きさが、駆動制御電圧ＶD1の高さによって調節される。駆動制御電圧ＶD1が高いほど、コレクタ電流は大きくなる。このように、駆動制御装置５０は、駆動部７０1〜７０nを通じて、スイッチング素子８０1〜８０nのゲート電圧を調整し、それによって、スイッチング素子８０1〜８０nのコレクタ電流の大きさを制御する。
【００４７】
図４〜図６は、電流検出部９０1〜９０nの３通りの好ましい内部構成を示す回路図である。これらの図は、いずれも、電流検出部９０1〜９０nを代表して、電流検出部９０1を示している。他の電流検出部９０2〜９０nも、電流検出部９０1と同一に構成される。
【００４８】
図４に示す例では、電流検出部９０1は、抵抗素子Ｒshを備えている。この抵抗素子Ｒshは、スイッチング素子８０1のエミッタ電極と負荷端子Ｖ-との間に介挿されている。このため、抵抗素子Ｒshには、スイッチング素子８０1のコレクタ電流が流れる。したがって、抵抗素子Ｒshには、コレクタ電流に比例した電圧降下が発生する。この電圧降下の高さが、エミッタ電極と抵抗素子Ｒshとの接続点に接続されている配線９９1を通じて、電流センス電圧ＶCS1として伝送される。
【００４９】
図５に示す例でも、電流検出部９０1は、抵抗素子Ｒshを備えている。ただし、スイッチング素子８０1は、マルチエミッタ型の素子であり、コレクタ電流の大部分が流れるエミッタ電極と、微小部分が流れるセンス電極とを備えている。センス電極を流れるセンス電流は、コレクタ電流に比例する。エミッタ電極は、負荷端子Ｖ-へ接続されている。
【００５０】
抵抗素子Ｒshは、センス電極と、負極電源端子COMへ接続される配線との間に介挿されている。このため、抵抗素子Ｒshには、スイッチング素子８０1のセンス電流が流れる。したがって、抵抗素子Ｒshには、スイッチング素子８０1のコレクタ電流に比例した電圧降下が発生する。この電圧降下の高さが、センス電極と抵抗素子Ｒshとの接続点に接続されている配線９９1を通じて、電流センス電圧ＶCS1として伝送される。
【００５１】
図６に示す例では、電流検出部９０1は、ホール素子９４を備えている。ホール素子９４は、スイッチング素子８０1のエミッタ電極と負荷端子Ｖ-とを接続する配線を流れる電流を検出し、電流に比例した電圧信号を、電流センス電圧ＶCS1として出力する。電流センス電圧ＶCS1は、ホール素子９４に接続された配線９９1を通じて伝送される。
【００５２】
図６の例では、ホール素子９４が用いられるので、電流検出の精度が高いという利点がある。これに対して、図４および図５の例では、電流検出部９０1の製造に要するコストが低廉であり、しかも、サイズを小さくすることができるという利点がある。特に、図５の例では、抵抗素子Ｒshを流れる電流が微小であるために、電力損失が低く、しかも、抵抗素子Ｒshを低電力の素子として構成し得るという利点がある。
【００５３】
図７は、電流検出信号増幅部９１1〜９１nを代表して、電流検出信号増幅部９１1の内部構成を示す回路図である。他の電流検出信号増幅部９１2〜９１nも、電流検出信号増幅部９１1と同一に構成される。電流検出信号増幅部９１1には、演算増幅器９５、および、抵抗素子R1,R2が備わっている。抵抗素子R1は、演算増幅器９５の出力と反転入力との間に介挿されることにより、負帰還ループを形成している。抵抗素子R2は、反転入力と、負極電源端子COMに接続される配線との間に介挿されている。
【００５４】
このように、電流検出信号増幅部９１1は、演算増幅器を用いた周知の非反転増幅器として構成されている。電流検出部９０1から出力された電流センス電圧ＶCS1は、配線９９1を通じて、演算増幅器９５の非反転入力へと伝送される。その結果、演算増幅器９５の出力から、増幅された電流センス電圧ＶCS1が出力される。増幅された電流センス電圧ＶCS1は、駆動制御装置５０へと伝送される。
【００５５】
＜1-3.演算部の処理の概略＞
つぎに、演算部５３で実行される演算処理の概略を説明する。図８は、スイッチング素子８０1〜８０nに用いられるIGBTの出力特性を示すグラフである。すなわち、図８には、様々なゲート電圧ＶGE(i)（ここで、ｉ＝１〜６であり、ＶGE(i+1)＞ＶGE(i)である）に対するコレクタ電流ＩCと飽和電圧ＶCE(sat)との間の関係が示されている。
【００５６】
図８が示すように、飽和電圧ＶCE(sat)は、コレクタ電流ＩCとゲート電圧ＶGEとに、おおよそ比例して変化する。このため、不均一な飽和電圧ＶCE(sat)を有し、並列接続されたスイッチング素子８０1〜８０nに対して、演算部５３は、低い飽和電圧ＶCE(sat)を有するスイッチング素子（大きなコレクタ電流ＩCが流れる素子）に対しては、駆動制御電圧を低くし、逆に、高い飽和電圧ＶCE(sat)を有するスイッチング素子（小さいコレクタ電流ＩCが流れる素子）に対しては、駆動制御電圧を高くすることによって、並列接続されたスイッチング素子の間での電流不均衡を解消する。
【００５７】
このことは、図９および図１０を用いて、さらに説明することができる。図９は、飽和電圧ＶCE(sat)が不均一な３個のIGBTの試料#1,#2,#3の出力特性を示している。また、図１０は、一定のコレクタ電流ＩCの下での３個の試料#1,#2,#3の入出力特性、すなわち、飽和電圧ＶCE(sat)対ゲート電圧ＶGEの関係を示している。
【００５８】
３個の試料#1,#2,#3が並列に接続されたときには、それらは、図９および図１０において、直線Ｖ−Ｖ’で描かれるように、同一のＶCE(sat)の下で動作する。したがって、もしも、３個の試料#1,#2,#3へ同一のゲート電圧ＶGEが供給されるならば、それらには、図９において動作点ａ１，ｂ１，および，ｃ１で規定される異なる大きさのコレクタ電流ＩCが流れることとなる。
【００５９】
すなわち、一定のゲート電圧ＶGEの下では、試料#1にはＩC(#1)が流れ、試料#2にはＩC(#2)が流れ、そして、試料#3にはＩC(#3)が流れる。このように、コレクタ電流ＩCが不均一な状態、すなわち、電流不均衡の状態が出現する。その結果、最も大きなコレクタ電流ＩCが流れる試料#3は、高い電流ストレスを被ることとなる。
【００６０】
一方、図１０は、３個の試料#1,#2,#3が、動作点ａ２，ｂ２，ｃ２で規定される異なる高さのゲート電圧ＶGE、すなわち、ＶGE(#1)，ＶGE(#2)，ＶGE(#3)で駆動されるときに、同一の飽和電圧ＶCE(sat)の下で、同一のコレクタ電流ＩCが流れ、望ましい電流平衡の状態が達成されることを例示している。演算部５３は、このように、適切なＶGE(#1)，ＶGE(#2)，ＶGE(#3)を算出することによって、電流平衡を実現する。演算部５３で算出され、Ｄ／Ａ変換され、さらに出力増幅部５５で増幅された後に、駆動制御装置５０から出力される駆動制御電圧ＶD1〜ＶDnは、スイッチング素子８０1〜８０nのゲート電圧ＶGEに相当する。
【００６１】
＜1-4.演算部の処理の詳細＞
つぎに、演算部５３の演算処理について、詳細に説明する。演算部５３は、マイクロプロセッサに代表されるＣＰＵと、このＣＰＵの動作を規定するプログラムが格納されたメモリとを、内部に含んでいる。それによって、演算部５３は、特徴ある演算処理を実行する。しかしながら、プログラムにもとづいて動作する演算部５３の代わりに、プログラムを搭載しないハードウェアで、演算部５３を構成することも可能である。
【００６２】
図１１は、演算部５３がハードウェアで構成された場合に、その内部構成の特徴部分の望ましい例を示すブロック図である。すなわち、図１１は、演算部５３の特徴的な機能を等価的に表現する機能図として位置づけられる。図１１が示すように、演算部５３には、等価的に、電流算出部５０１、電流偏差算出部５０２、制御信号算出部５０３、反復制御部５０４、電流較正部５０５、および、変換データ算出部５０６が備わる。
【００６３】
電流算出部５０１は、電流センス電圧ＶCS1〜ＶCSnにもとづいて、スイッチング素子８０1〜８０nのコレクタ電流Ｉ1〜Ｉnを算出する。このとき、電流算出部５０１は、記憶部５６に含まれる較正データ記憶部５０７に格納される較正データを参照する。電流センス電圧ＶCS1〜ＶCSnを、コレクタ電流Ｉ1〜Ｉnへと換算するための較正データは、複合モジュール２５０の使用に先だって、電流較正部５０５によって作成され、較正データ記憶部５０７へと格納される。
【００６４】
電流偏差算出部５０２は、電流算出部５０１で得られたコレクタ電流Ｉ1〜Ｉnにもとづいて、電流偏差ΔＩ1〜ΔＩnを算出する。電流偏差ΔＩ1〜ΔＩnは、コレクタ電流Ｉ1〜Ｉnの平均値からの、コレクタ電流Ｉ1〜Ｉnの偏差に、それぞれ、相当する。
【００６５】
制御信号算出部５０３は、電流偏差算出部５０２が出力する電流偏差ΔＩ1〜ΔＩnにもとづいて、これらの電流偏差ΔＩ1〜ΔＩnを減殺するように、駆動制御電圧ＶD1〜ＶDnを算出する。このとき、制御信号算出部５０３は、記憶部５６に含まれる変換データ記憶部５０８に格納される変換データを参照する。電流偏差ΔＩ1〜ΔＩnと、駆動制御電圧ＶD1〜ＶDnの変化量との間の関係を規定する変換データは、複合モジュール２５０の使用に先だって、変換データ算出部５０６によって作成され、変換データ記憶部５０８へと格納される。
【００６６】
電流算出部５０１、電流偏差算出部５０２、および、制御信号算出部５０３は、複合モジュール２５０が使用される際に、演算処理を反復して実行する。反復制御部５０４は、この反復動作を制御する。
【００６７】
図１２は、演算部５３における処理の手順を示すフローチャートである。処理が開始される（ステップ１００）と、まず、ステップ１０１において、駆動制御電圧ＶD1〜ＶDnが、共通のデフォルト値（初期値）に設定される。この処理は、制御信号算出部５０３によって実行される。デフォルト値は、例えば、１５Ｖである。したがって、この段階では、スイッチング素子８０1〜８０nのゲート電圧ＶGEは、すべて、例えば１５Ｖの値に設定される。
【００６８】
つぎに、ステップ１０２において、電流センス電圧ＶCS1〜ＶCSnが入力される。この電流センス電圧ＶCS1〜ＶCSnは、ｎ個のゲート電圧ＶGEが、デフォルト値で与えられたときのコレクタ電流Ｉ1〜Ｉnの検出値に相当する。つづいて、ステップ１０３において、入力された電流センス電圧ＶCS1〜ＶCSnにもとづいて、コレクタ電流Ｉ1〜Ｉnが算出される。
【００６９】
このとき、較正データ記憶部５０７に記憶される較正データが用いられる。各スイッチング素子８０iに対して、コレクタ電流Ｉiと電流センス電圧ＶCSiの関係が、図１３に示されるように、一次関数（直線関係）で表現されるときには、二つの定数、例えば、オフセット電圧ＶOFFSETiと、直線の傾きであるスケーリング係数Ｇiとが、較正データとして選ばれる。後述するように、較正データは、スイッチング素子８０1〜８０nの各々に対して、個別に求められている。
【００７０】
較正データとして、オフセット電圧ＶOFFSETiとスケーリング係数Ｇiとが選ばれるときには、コレクタ電流Ｉiは、
Ｉi＝Ｇi×（ＶCSi−ＶOFFSETi） ・・・・（数式１）
で与えられる。以上のステップ１０２および１０３の演算処理は、電流算出部５０１によって実行される。
【００７１】
つぎに、ステップ１０４において、コレクタ電流Ｉ1〜Ｉnの平均値である平均電流ＩAVGが算出される。平均電流ＩAVGは、単純平均処理、すなわち、
ＩAVG＝（Ｉ1＋Ｉ2＋・・＋Ｉn）／ｎ ・・・・（数式２）
にもとづく演算を通じて算出される。その後、ステップ１０５において、電流偏差ΔＩ1〜ΔＩnが算出される。電流偏差ΔＩiは、
ΔＩi＝ＩAVG−Ｉi ・・・・（数式３）
にもとづいて算出される。以上のステップ１０４および１０５の演算処理は、電流偏差算出部５０２によって実行される。
【００７２】
つぎに、ステップ１０６において、電流偏差ΔＩ1〜ΔＩnにもとづいて、現在値としての駆動制御電圧ＶD1〜ＶDnに付加すべき駆動制御電圧偏差ΔＶD1〜ΔＶDnが算出される。駆動制御電圧偏差ΔＶDiは、駆動制御電圧ＶDiの更新すべき値と現在値との差、すなわち、更新量に相当する。駆動制御電圧偏差ΔＶDiの値は、電流偏差ΔＩiを減殺するような大きさに算出される。
【００７３】
このとき、変換データ記憶部５０８に記憶される変換データが用いられる。変換データとして、例えば、コレクタ電流Ｉiと駆動制御電圧ＶDiの間の関係を規定する曲線の変化率に相当する乗算係数Ｋijが選ばれる。後述するように、乗算係数Ｋijは、スイッチング素子８０i（ｉ＝１〜ｎ）の各々に対して、個別に求められる。同時に、乗算係数Ｋijは、駆動制御電圧ＶDiの複数の値ＶDijの各々に対しても、個別に求められる。
【００７４】
したがって、変換データとして乗算係数Ｋijが選ばれるときには、駆動制御電圧偏差ΔＶDiは、駆動制御電圧ＶDiの現在値に最も近い値ＶDijに対応する乗算係数Ｋijを用いて、
ΔＶDi＝Ｋij×ΔＩi ・・・・（数式４）
にもとづいて算出される。つづいて、ステップ１０７において、駆動制御電圧ＶDiの更新値、すなわち、新たな値が、算出される。駆動制御電圧ＶDiの更新値は、
ＶDi（更新値）＝ＶDi（現在値）＋ΔＶDi ・・・・（数式５）
にもとづいて算出される。
【００７５】
つぎに、ステップ１０８〜１１１によって、更新値としての駆動制御電圧ＶDiに対して、所定の下限値ＶDminから所定の上限値ＶDmaxまでの範囲を超えないように、制限が加えられる。すなわち、ステップ１０７で算出された駆動制御電圧ＶDiが下限値ＶDminを超えて小さいときには、駆動制御電圧ＶDiは下限値ＶDminへと再設定される。また、ステップ１０７で算出された駆動制御電圧ＶDiが上限値ＶDmaxを超えて大きいときには、駆動制御電圧ＶDiは上限値ＶDmaxへと再設定される。
【００７６】
つぎに、ステップ１１２において、最終的に確定された更新値としての駆動制御電圧ＶD1〜ＶDnが出力される。以上のステップ１０６〜１１１の演算処理は、制御信号算出部５０３によって実行される。ステップ１１２が終了すると、演算処理は、ステップ１０２へと戻る。このようにして、ステップ１０２〜１１２の処理が、反復的に実行される。それにともなって、電流算出部５０１、電流偏差算出部５０２、および、制御信号算出部５０３は、それぞれの演算処理を、反復的に実行する。これらの装置部における反復的な演算処理のタイミングは、反復制御部５０４によって制御される。
【００７７】
以上に示したように、演算部５３は、デジタル信号を処理対象とするので、電流不平衡、特に、並列接続されるスイッチング素子の飽和電圧ＶCE(sat)の不均一に由来する電流不平衡を解消する制御が、高い精度で行われ得る。しかも、NPT-IGBT（非パンチスルー型のIGBT）などの正の温度係数を持ったスイッチング素子、すなわち、温度が高いほど飽和電圧ＶCE(sat)が高くなりコレクタ電流ＩCが抑えられるという自己制御性を持ったスイッチング素子だけでなく、PT-IGBT（パンチスルー型のIGBT）などの負の温度係数を持ったスイッチング素子、すなわち、温度が高いほど飽和電圧ＶCE(sat)が低くなりコレクタ電流ＩCが増加するという特性を持ったスイッチング素子に対しても、電流不平衡を解消し、特定の素子への過大な負担の集中を回避することができる。
【００７８】
特に、後述するように、較正データおよび変換データが、各スイッチング素子８０1〜８０nごとに個別に準備され、しかも、電流検出部９０1〜９０nおよび駆動部７０1〜７０nの特性上の不均一、並びに、各モジュール６０1〜６０nに接続される配線の特性上の不均一をも考慮した値として準備される。このため、電流不平衡を解消するための制御が、さらに高精度で実現する。
【００７９】
＜1-5.較正データの作成＞
つぎに、複合モジュール２５０の使用（すなわち、通常動作）に先だって行われる較正データの作成の手順について説明する。較正データを作成する際には、図１４の回路図に示すように、較正用の外部装置が、モジュール６０1〜６０nの各々に、順に接続される。図１４では、電源２５１、抵抗素子２５２、および、電流計２５３が直列に接続された直列回路が、較正用の外部装置として、モジュール６０iの負荷端子Ｖ+と負荷端子Ｖ-との間に接続されている。
【００８０】
アクティブレベルの入力信号ＶINが入力されると、スイッチング素子８０iはオンする。このとき、スイッチング素子８０iのゲート電圧ＶGE(i)は、駆動制御電圧ＶDiに一致する。スイッチング素子８０iには、駆動制御電圧ＶDiに応じたコレクタ電流Ｉiが流れる。このコレクタ電流Ｉiの大きさは、電源２５１が供給する電源電圧ＶCCの高さにも依存する。
【００８１】
電源電圧ＶCCを調節することによって、電流計２５３が表示するコレクタ電流Ｉiの大きさが、（一個ないし複数個の）所定の参照電流ＩREFの値に設定される。そのときに得られる電流センス電圧ＶCSiにもとづいて、モジュール６０iに関する較正データが、演算部５３によって作成され、さらに較正データ記憶部５０７へと記憶される。同様の手順が、モジュール６０1〜６０nのすべてに対して実行される。
【００８２】
較正データを作成する手順は、図１５のフローチャートに、より詳細に示される。ステップ２００において、処理が開始されると、較正の対象としてのモジュール６０iが、モジュール６０1に設定される。すなわち、変数ｉが、ｉ＝１に設定される。このとき、図１４に示した較正用の外部装置は、操作員（通常は、複合モジュール２５０の製造者側ではなく利用者側に属する操作員）によって、モジュール６０iへと接続される。
【００８３】
つぎに、ステップ２０１において、電源２５１が操作員によって操作されることにより、電源電圧ＶCCが０Ｖに設定される。つづいて、電流センス電圧ＶCSiが、演算部５３へと入力される（ステップ２０２）。この電流センス電圧ＶCSiは、図１３に示したオフセット電圧ＶOFFSETiに相当する。その後、演算部５３へ力された電流センス電圧ＶCSiは、オフセット電圧ＶOFFSETiとして、較正データ記憶部５０７へ格納される（ステップ２０３）。この処理は、電流較正部５０５によって実行される。
【００８４】
つぎに、ステップ２０４において、電源２５１が操作員によって操作されることにより、コレクタ電流Ｉiが、あらかじめ定められた参照電流ＩREFに一致するように、電源電圧ＶCCが調節される。つづいて、電流センス電圧ＶCSiが、演算部５３へと入力される（ステップ２０５）。この電流センス電圧ＶCSiは、図１３に示した参照電圧ＶREFiに相当する。その後、演算部５３へ力された電流センス電圧ＶCSiは、参照電圧ＶREFiとして、較正データ記憶部５０７へ格納される（ステップ２０６）。この処理も、電流較正部５０５によって実行される。
【００８５】
つぎに、電流較正部５０５は、較正データ記憶部５０７へ格納されているオフセット電圧ＶOFFSETiと参照電圧ＶREFiと、あらかじめ定められている参照電流ＩREFとにもとづいて、スケーリング係数Ｇiを算出する（ステップ２０７）。スケーリング係数Ｇiは、
Ｇi＝ＩREF／（ＶREFi−ＶOFFSETi） ・・・・（数式６）
にもとづいて算出される。算出されたスケーリング係数Ｇiは、電流較正部５０５によって、較正データ記憶部５０７へと格納される（ステップ２０８）。このようにして、較正データ記憶部５０７には、モジュール６０1に関する較正データとして、オフセット電圧ＶOFFSETiと参照電圧ＶREFiとが格納される。
【００８６】
つぎに、ステップ２０９において、変数ｉがモジュール６０1〜６０nの個数ｎへ一致しているか否かが判定される。変数ｉが個数ｎに満たないとき、すなわち、モジュール６０1〜６０nのすべてに対して、較正データが得られるには至っていないときには、処理はステップ２１１へと移行し、変数ｉが１だけインクリメントされる。すなわち、つぎの新たなモジュール６０iが、較正の対象とされる。その後、処理は、ステップ２０１へと戻る。逆に、変数ｉが個数ｎに一致しているとき、すなわち、モジュール６０1〜６０nのすべてに対して、較正データが得られているときには、処理は完了する（ステップ２１０）。
【００８７】
以上のように、モジュール６０1〜６０nの各々に対して、個別に較正データが得られる。しかも、抵抗素子Ｒshの抵抗値の不均一など、電流検出部９０1〜９０nにおける特性上の不均一だけでなく、モジュール６０1〜６０nに接続される配線のレイアウト等に由来する、これらの配線における特性上の不均一も、較正データの値に反映されている。
【００８８】
Ａ／Ｄ変換部５２などの駆動制御装置５０の内部の装置部分における誤差も、較正データに反映されている。したがって、このような幅広い不均一や誤差をも考慮して、電流不均衡の解消を図る制御を、高い精度で実行することが可能となる。また、図１５のフローチャートに示した例では、２点較正法が用いられている。したがって、オフセット電圧ＶOFFSETiをも考慮した制御が可能となる。このことも、高い精度での制御に寄与する。
【００８９】
演算部５３が、デジタル信号を処理対象としており、特に、演算部５３が、プログラムを格納したメモリと、このプログラムにもとづいて動作するＣＰＵとを備えるために、以上に述べた多種類の不均一や誤差を考慮した制御、および、２点較正法をも用いた複雑な制御が、容易に実現される。すなわち、簡単な構成で、様々な誤差要因に対応した柔軟な制御が、容易に達成される。
【００９０】
なお、図１５のフローチャートには、参照電流ＩREFの個数ｋが、ｋ＝２である２点較正法を用いた例を示したが、３点以上（ｋ≧３）の較正法を用いることも可能である。また、オフセット電圧ＶOFFSETiが無視できるほどに低い場合には、１点（ｋ＝１）較正法を用いることも可能である。１点較正法では、例えば、オフセット電圧ＶOFFSETiは算出されず、スケーリング係数Ｇiのみが較正データとして算出され、較正データ記憶部５０７へ格納される。
【００９１】
＜1-6.変換データの作成＞
つぎに、複合モジュール２５０の使用に先だって、較正データの作成と並んで行われる変換データの作成の手順について説明する。変換データを作成する際には、図１６の回路図に示すように、測定用の外部装置が、モジュール６０1〜６０nの各々に、順に接続される。図１６では、電源３５１が、測定用の外部装置として、モジュール６０iの負荷端子Ｖ+と負荷端子Ｖ-との間に接続されている。
【００９２】
アクティブレベルの入力信号ＶINが入力されると、スイッチング素子８０iはオンする。このとき、スイッチング素子８０iのゲート電圧ＶGE(i)は、駆動制御電圧ＶDiに一致するので、スイッチング素子８０iには、駆動制御電圧ＶDiに応じたコレクタ電流Ｉiが流れる。このコレクタ電流Ｉiの大きさは、電源３５１が供給する電源電圧ＶPULSEの高さにも依存する。なお、電源３５１は、負荷としての抵抗素子等を介することなく、負荷端子Ｖ+，Ｖ-へ直接に接続されるので、スイッチング素子８０iへ損傷を与えることのないように、電源電圧ＶPULSEをパルス状に発生する。
【００９３】
電源３５１が、負荷端子Ｖ+，Ｖ-へ直接に接続されているので、スイッチング素子８０iがオンしているときには、電源電圧ＶPULSEは、飽和電圧ＶCE(sat)に一致する。抵抗素子Ｒshにおける電圧降下は、電源電圧ＶPULSEに比べると無視できる。電源３５１を操作することによって、電源電圧ＶPULSEが所定の値に設定される。そのときに、様々な駆動制御電圧ＶDiの値に対して得られる電流センス電圧ＶCSiにもとづいて、モジュール６０iに関する変換データが、演算部５３の内部で作成され、変換データ記憶部５０８へと記憶される。同様の手順が、モジュール６０1〜６０nのすべてに対して実行される。
【００９４】
図１７は、スイッチング素子８０1〜８０nの一つにおける入出力特性、すなわち、飽和電圧ＶCE(sat)を様々に変えたときのゲート電圧ＶGEとコレクタ電流ＩCとの間の関係を示すグラフである。飽和電圧ＶCE(sat)が一定の下では、コレクタ電流ＩCはゲート電圧ＶGEとともに増加する。また、同一のゲート電圧ＶGEの下では、飽和電圧ＶCE(sat)が高いほど、コレクタ電流ＩCは大きくなる。
【００９５】
コレクタ電流ＩC対ゲート電圧ＶGEの曲線の傾き、すなわち、変化率は、飽和電圧ＶCE(sat)が高いほど大きくなる。この変化率の逆数を、乗算係数Ｋと定義する。したがって、乗算係数Ｋは、飽和電圧ＶCE(sat)が高いほど、小さくなる。図１２に示したように、この乗算係数Ｋが、変換データとして利用される。
【００９６】
しかしながら、演算部５３は、複合モジュール２５０が使用されているときに、使用条件に応じて時々刻々変化し得る飽和電圧ＶCE(sat)の実際値を認識することはできない。すなわち、飽和電圧ＶCE(sat)はフィードバックされない。したがって、演算部５３は、単一のステップで、すなわち、駆動制御電圧ＶDiを一回算出しただけで、電流不均衡を解消することは、一般には不可能である。このため、乗算係数Ｋとして、あらかじめ求められた一定の値が利用され、図１２に示したループが幾度も反復されることによって、電流不均衡の解消が達成される。
【００９７】
モジュール６０iに対する乗算係数Ｋiが大きいと、算出された電流偏差ΔＩiの値に対して、駆動制御電圧偏差ΔＶDiの値が大きく算出される。その結果、電流偏差ΔＩiが正および負の方向に、大きく変動する恐れが生じる。このため、乗算係数Ｋiの値は、電流偏差ΔＩiが、符号を逆転することなくゼロへと収束する程度に、小さく抑えられることが望ましい。
【００９８】
図１７のグラフから明らかなように、モジュール６０iが動作可能な範囲で最も高い飽和電圧ＶCE(sat)HIの下、例えば、飽和電圧ＶCE(sat)の最大定格値の下での乗算係数Ｋiを、変換データとして利用するならば、電流偏差ΔＩiが大きく変動する恐れはなく、しかも、不必要に乗算係数Ｋiを小さく設定する恐れもない。すなわち、電流偏差ΔＩiを滑らかに、かつ、速やかにゼロへと収束させることが可能となる。
【００９９】
さらに、モジュール６０1〜６０nの間で、飽和電圧ＶCE(sat)の値が共通であっても、乗算係数Ｋiは、必ずしも同一にはならない。したがって、モジュール６０1〜６０nの各々について、個別に乗算係数Ｋiを算出するのが、さらに望ましい。演算部５３は、変換データを、このような最も望ましい方法で算出する。
【０１００】
変換データを作成する手順は、図１８のフローチャートに、より詳細に示される。ステップ３００において、処理が開始されると、計算の対象としてのモジュール６０iが、モジュール６０1に設定される。すなわち、変数ｉが、ｉ＝１に設定される。このとき、図１６に示した電源３５１は、操作員によって、モジュール６０iへと接続される。さらに、複数の駆動制御電圧ＶDiの値を識別する変数ｊが初期値"1"へ設定される。
【０１０１】
つぎに、ステップ３０１において、電源３５１が操作員によって操作されることにより、電源電圧ＶPULSEが、あらかじめ定められた飽和電圧ＶCE(sat)HIへと設定される。所定の飽和電圧ＶCE(sat)HIは、例えば、スイッチング素子８０1〜８０nの飽和電圧ＶCE(sat)の最低の定格値に相当する。つづいて、駆動制御電圧ＶDiの値が、所定の駆動制御電圧ＶDijの値に設定され（ステップ３０２）、さらに、Ｄ／Ａ変換部５４を通じて出力される（ステップ３０３）。その結果、モジュール６０iのゲート電極には、ゲート電圧ＶGE(i)として、駆動制御電圧ＶDijと同一の値が入力される。
【０１０２】
つぎに、駆動制御電圧ＶDijに対応したコレクタ電流Ｉiの検出値である電流センス電圧ＶCSijが、演算部５３へと入力される（ステップ３０４）。その後、演算部５３へ力された電流センス電圧ＶCSijは、電流算出部５０１によって、コレクタ電流Ｉijへと換算される（ステップ３０５）。このように、電流算出部５０１は、複合モジュール２５０の使用の際だけでなく、使用に先だって行われる変換データの作成の際にも、較正データ記憶部５０７に格納された較正データを用いて、コレクタ電流Ｉiの算出を行う。
【０１０３】
つぎに、駆動制御電圧ＶDijとコレクタ電流Ｉijの値が、変換データ記憶部５０８へと格納される（ステップ３０６）。この処理は、変換データ算出部５０６によって実行される。その後、ステップ３０７において、変数ｊが１よりも大きいか否かが判定される。変数ｊが１であるとき、すなわち、変換データ記憶部５０８に、モジュール６０iに対する駆動制御電圧ＶDijとコレクタ電流Ｉijの組が、１組しか格納されていないときには、処理は、ステップ３１０へ移行する。
【０１０４】
逆に、変数ｊが１より大きいとき、すなわち、変換データ記憶部５０８に、モジュール６０iに対する駆動制御電圧ＶDijとコレクタ電流Ｉijの組が、２組以上格納されているときには、処理は、ステップ３０８へ移行する。ステップ３０８では、モジュール６０iに関する最も新しい変換データと、その次に新しい変換データとにもとづいて、乗算係数Ｋi,j-1が算出される。すなわち、
Ｋi,jー1＝（ＶDij−ＶDi,jー1）／（Ｉij−Ｉi,jー1）・・・・（数式７）
が、算出される。その後、算出された乗算係数Ｋi,j-1が、変換データ記憶部５０８へと格納される（ステップ３０９）。ステップ３０８および３０９の演算処理は、変換データ算出部５０６によって実行される。
【０１０５】
つぎに、ステップ３１０において、変数ｊが所定の定数ｍ（≧２）に一致しているか否かが判定される。変数ｊが定数ｍに満たないとき、すなわち、モジュール６０iに対するすべての変換データの算出が完了していないときには、処理はステップ３１１へと移行し、変数ｊが１だけインクリメントされる。すなわち、つぎの新たな駆動制御電圧ＶDijが、変換データの算出の対象とされる。そして、処理は、ステップ３０２へと戻る。逆に、変数ｊが定数ｍに一致しているとき、すなわち、モジュール６０iに対して、すべての変換データが得られているときには、処理はステップ３１２へ移行する。
【０１０６】
ステップ３１２では、変数ｉがモジュール６０1〜６０nの個数ｎへ一致しているか否かが判定される。変数ｉが個数ｎに満たないとき、すなわち、モジュール６０1〜６０nのすべてに対して、変換データが得られるには至っていないときには、処理はステップ３１３へと移行し、変数ｉが１だけインクリメントされる。すなわち、つぎの新たなモジュール６０iが、変換データの算出の対象とされる。その後、処理は、ステップ３０１へと戻る。逆に、変数ｉが個数ｎに一致しているとき、すなわち、モジュール６０1〜６０nのすべてに対して、変換データが得られているときには、処理は完了する（ステップ３１４）。
【０１０７】
以上のように、各モジュール６０iについて、動作範囲内で最も高い飽和電圧ＶCE(sat)HIに対する乗算係数Ｋiが得られる。このため、電流偏差ΔＩiの変動を小さく抑え、しかも、速やかにゼロへと収束させる制御が実現する。さらに加えて、モジュール６０1〜６０nの各々に対して、個別に乗算係数Ｋiが得られる。
【０１０８】
しかも、スイッチング素子８０1〜８０nの入出力特性における不均一だけでなく、駆動部７０1〜７０nの特性上の不均一、および、モジュール６０1〜６０nに接続される配線のレイアウト等に由来する、これらの配線における特性上の不均一も、乗算係数Ｋiの値に反映されている。さらに、Ｄ／Ａ変換部５４などの駆動制御装置５０の内部の装置部分における誤差も、乗算係数Ｋiに反映されている。
【０１０９】
したがって、電流不均衡の解消を図る制御が、このような幅広い不均一や誤差をも考慮した適切な変換データにもとづいて、実行することが可能となる。演算部５３が、デジタル信号を処理対象としており、特に、演算部５３が、プログラムを格納したメモリと、このプログラムにもとづいて動作するＣＰＵとを備えるために、以上に述べた多種類の不均一や誤差を考慮した複雑な制御が、容易に実現される。すなわち、簡単な構成で、様々な誤差要因を吸収した柔軟な制御が、容易に達成される。
【０１１０】
なお、図１８における定数ｍは、その下限値である"2"に設定されると、乗算係数Ｋiとして、駆動制御電圧ＶDiに依存しない値が得られる。これに対して、定数ｍを、より大きい値に設定するほど、乗算係数Ｋijが、より多く得られ、それによって、図１７に示したグラフの非線形性を、より高い精度で反映した制御が行われ得る。
【０１１１】
また、図１８は、乗算係数Ｋijの値そのものが、変換データ記憶部５０８へと格納され、格納された乗算係数Ｋijが、図１２のステップ１０６の演算処理に利用される例を示している。これに対して、定数ｍをｍ≧３に設定した上で、図１８のステップ３０２〜３１１のループをｍ回反復して得られた乗算係数Ｋij（ｊ＝１〜ｍ）にもとづいて、周知の内挿法、あるいは、多項式近似等を用いて、ゲート電圧ＶGEとともに滑らかに変化する関数としての乗算係数Ｋi（ＶGE）が算出され、この乗算係数Ｋi（ＶGE）が変換データ記憶部５０８へと格納されてもよい。図１２のステップ１０６の演算処理では、乗算係数Ｋi（ＶGE）が用いられる。それによって、図１７に示したグラフの非線形性を、さらに高い精度で反映した制御が行われ得る。
【０１１２】
＜1-7.実証試験＞
つぎに、複合モジュール２５０の性能を実証するために行われたコンピュータシミュレーションについて説明する。図１９は、シミュレーションの対象とされた複合モジュールを示すブロック図である。この複合モジュール２６０は、図１に示した複合モジュール２５０において、個数ｎを３に設定したものと同等である。３個のモジュール６０1〜６０3の負荷端子Ｖ+，Ｖ-には、負荷電源２６１および負荷２６２が直列に接続されて成る直列回路が、接続されている。
【０１１３】
モジュール６０1〜６０3に、それぞれ備わるスイッチング素子は、同一定格のIGBTであり、ここでは、試料Ｑ１，Ｑ２，Ｑ３と称する。試料Ｑ１，Ｑ２，Ｑ３のコレクタ電流ＩCの定格値、すなわち定格電流は、いずれも、100Aに設定されている。したがって、複合モジュール２６０の定格電流は、300Aとなっている。また、試料Ｑ１，Ｑ２，Ｑ３のゲート電圧ＶGEの定格値、すなわち、定格ゲート電圧は、いずれも、15Vに設定されている。
【０１１４】
さらに、図２０が試料Ｑ１，Ｑ２，Ｑ３の出力特性を示すように、15Vの定格ゲート電圧が印加されたときに、飽和電圧ＶCE(sat)における代表値3.0Vからの偏差が、±10%であると設定されている。すなわち、飽和電圧ＶCE(sat)における偏差は、試料Ｑ１では、+10%、試料Ｑ２では、0%、そして、試料Ｑ３では、-10%に設定されている。
【０１１５】
図２１は、シミュレーションの結果を示すグラフである。入力信号ＶINは、100μsecの周期で、アクティブレベルとノーマルレベルとの間を反復する。したがって、試料Ｑ１，Ｑ２，Ｑ３は、10kHzの周波数で、オンおよびオフを反復する。さらに、駆動制御装置５０に備わる演算部５３（図２）は、図１２に示したループを、10μsecの周期で反復する。
【０１１６】
図２１に示すように、動作が開始された時点では、３個の試料Ｑ１，Ｑ２，Ｑ３には、いずれも、ゲート電圧ＶGEとして、デフォルト値である15Vが入力される（図１２のステップ１０１）。その結果、動作が開始された時点では、複合モジュール２６０の定格電流300Aが、試料Ｑ１，Ｑ２，Ｑ３の間で、約±8%の電流不平衡をもって分担される。このことは、図２０のグラフからも、明らかである。すなわち、試料Ｑ１，Ｑ２，Ｑ３のコレクタ電流ＩCは、それぞれ、ＩC(Q1)＝108A、ＩC(Q2)＝100A、および、ＩC(Q3)＝92Aとなる。
【０１１７】
演算部５３は、図１２に示した演算処理を反復して実行することによって、コレクタ電流ＩCが、平均値である100Aよりも小さい試料Ｑ１に対しては、ＩC(Q1)を増加させるように、ゲート電圧ＶGE（駆動制御電圧ＶDに一致する）を上昇させ、コレクタ電流ＩCが、100Aよりも大きい試料Ｑ３に対しては、ＩC(Q3)を減少させるように、ゲート電圧ＶGEを下降させ、さらに、コレクタ電流ＩCが、100Aと一致する試料Ｑ２に対しては、ＩC(Q2)をそのまま維持するように、ゲート電圧ＶGEには変化を与えない。
【０１１８】
その結果、図２１が示すように、動作開始時に存在した約±8%の電流不均衡は、わずか、1msecの後には解消され、３個の試料Ｑ１，Ｑ２，Ｑ３のいずれも、定格値の100Aを、互いに等しく負担するようになる。しかも、電流不均衡が、解消されるまでの期間（0〜1msecの期間）において、コレクタ電流ＩC(Q1)、ＩC(Q2)、および、ＩC(Q3)のいずれも、符号が反転するほどの大きな変動を被らない。すなわち、３個の試料Ｑ１，Ｑ２，Ｑ３のコレクタ電流は、滑らかに、かつ、速やかに、互いに等しい大きさへと収束する。このように、複合モジュール２６０を対象としたシミュレーションを、コンピュータを用いて実行した結果、期待通りの性能が実証された。
【０１１９】
＜1-8.応用例＞
つぎに、複合モジュール２５０の応用例について説明する。複合モジュール２５０は、例えば、コンバータ、チョッパ、インバータなどへの利用に、好適である。図２２は、複合モジュール２５０の代表的な利用形態であるインバータにおける複合モジュール２５０と負荷との関係を示す回路図である。このインバータ２７０では、２個の複合モジュール２５０が直列に接続されて成る直列回路が、直流母線Ｐ，Ｎの間に並列に３個介挿されている。そして、２個の直列の複合モジュール２５０の間の接続部が、負荷２７１へと接続されている。
【０１２０】
６個の複合モジュール２５０の各々には、図示しない外部装置が接続され、この外部装置から、入力信号ＶINが入力される。この入力信号ＶINは、各直列回路を構成する２個の複合モジュール２５０が交互にオンおよびオフするように、しかも、３個の直列回路の間で、動作の位相が１２０゜ずつずれるように入力される。その結果、負荷２７１が適切に駆動される。
【０１２１】
なお、図２２に示される６個の複合モジュール２５０の各々には、３個のスイッチング素子にそれぞれ接続された３個のダイオードが備わっている。これらのダイオードは、スイッチング素子が、オンおよびオフ動作を行う際に、逆電流による影響を受けないように設けられている。
【０１２２】
＜2.実施の形態２＞
図１では、駆動制御装置５０が、並列接続されたモジュール６０1〜６０nの中の一つである主モジュール６０1の中に組み込まれている例を示した。しかしながら、駆動制御装置５０と並列接続された複数のモジュールとの間の関係は、図１に示された形態に限られるものではない。図２３は、駆動制御装置５０とモジュールとの関係において、図１とは異なる形態の一例を示すブロック図である。
【０１２３】
この複合モジュール２８０では、駆動制御装置５０は、モジュール２８1〜２８nのいずれとも独立した装置として構成されている。モジュール２８1〜２８nの各々は、図１に示した副モジュール６０2〜６０nの各々と同一に構成されていいる。複合モジュール２８０においても、駆動制御装置５０は、複合モジュール２５０と同様に動作する。したがって、複合モジュール２５０と同様の効果が得られる。
【０１２４】
複合モジュール２５０では、駆動制御装置５０がモジュールの一つに一体化されているために、利用に際して、取り扱いが容易であるという利点が得られる。一方、複合モジュール２８０では、モジュールとして、主モジュールと副モジュールの二種類を製造する必要がなく、同一に構成されたモジュールのみで、複合モジュールを構築することができ、製造コストが節減されるという利点が得られる。
【０１２５】
＜3.変形例＞
以上の実施の形態では、駆動制御装置５０は、並列に接続されるモジュールの各々に対して、個別に、較正データおよび変換データが作成できるように構成されていた。しかしながら、精度は劣るが、並列に接続されるモジュールの間で共通する代表値（例えば、設計値）を、較正データおよび変換データとして利用するように、駆動制御装置５０を構成することも可能である。
【０１２６】
この形態では、演算部５３は、電流較正部５０５および変換データ算出部５０６を備えなくていなくてもよい。較正データ記憶部５０７および変換データ記憶部５０８には、駆動制御装置５０が接続されることが予定されているモジュールの定格に応じた設計値が、較正データおよび変換データとして、製造者の側で、あらかじめ書き込まれるとよい。
【０１２７】
このような形態においても、演算部５３がデジタル信号を処理対象とするので、従来のアナログ回路で行われる制御に比べると、電流不均衡の解消のための制御が、より高い精度で達成される。また、負の温度特性を有するスイッチング素子に対しても、電流不均衡の解消を図ることができる。
【０１２８】
【発明の効果】
第１の発明の装置では、デジタル信号処理にもとづいて、並列接続された複数個（ｎ個）のスイッチング素子の電流偏差を縮小するように、制御信号が反復的に更新される。このため、複数のスイッチング素子の間の電流不均衡、特に、飽和電圧の不均一に由来する電流不均衡の解消が、容易かつ精度良く行われ得る。このため、正の温度係数を有するスイッチング素子だけでなく負の温度係数を有するスイッチング素子に対しても、電流不均一を解消し、特定のスイッチング素子への過大な負担の集中を防止することができる。
そして、並列接続される複数個のスイッチング素子の各々ごとに、主電流と電流検出信号との関係を、個別に規定する較正データにもとづいて、主電流への換算が行われるので、主電流検出における検出特性上の不均一、スイッチング素子と駆動制御装置とを接続する配線の特性上の不均一などに由来する誤差を解消して、さらに精度の高い制御が達成される。
【０１３０】
第２の発明の装置では、電流較正部が備わるので、較正データの作成が容易に行い得る。特に、ユーザが接続して利用しようとするスイッチング素子ごとに、ユーザの側で、較正データを作成することが可能である。
【０１３１】
第３の発明の装置では、制御信号が、電流偏差に比例する量だけ変化するように、更新されるので、電流偏差の解消、すなわち、電流不平衡の解消が、簡単な演算によって実現される。
【０１３２】
第４の発明の装置では、電流偏差と制御信号の変化量との間の比例関係を、並列接続される複数のスイッチング素子ごとに規定する変換データを用いて、制御信号の更新が行われる。このため、複数のスイッチング素子の間での入出力特性の不均一、スイッチング素子と駆動制御装置とを接続する配線の特性上の不均一などに由来する誤差を解消して、さらに精度の高い制御が達成される。
【０１３３】
第５の発明の装置では、変換データ算出部が備わるので、変換データの作成が容易に行い得る。特に、ユーザが接続して利用しようとするスイッチング素子ごとに、ユーザの側で、変換データを作成することが可能である。
【０１３４】
第６の発明の装置では、ｎ個のスイッチング素子が動作中に取り得る最大の飽和電圧の下で、変換データ算出部によって作成された変換データにもとづいて、制御信号の更新が行われる。このため、電流偏差の変動を小さく抑え、しかも、速やかにゼロへと収束させる制御が実現する。
【０１３５】
第７の発明の装置では、演算部がＣＰＵとプログラムを格納するメモリとで、等価的に構成されるので、複雑な回路を用いることなく、様々な誤差要因に対応した柔軟な制御が、容易に達成される。
【０１３６】
第８の発明のモジュールでは、この発明の駆動制御装置が、スイッチング素子と電流検出部とともに、備わっている。このため、このモジュールと、駆動制御装置が備わらない従来周知のモジュールとを、並列に接続することによって、複合モジュールを容易に構築することができる。すなわち、利用に際して、取り扱いが容易であるという効果が得られる。
【０１３７】
第９の発明の複合モジュールでは、この発明の駆動制御装置が、複数のスイッチング素子と複数の電流検出部とともに、備わっている。このため、複数のスイッチング素子の間の電流不均衡が、精度良く解消され、特定のスイッチング素子に負担が偏らない複合モジュールが実現する。
【０１３８】
第１０の発明の複合モジュールでは、複数のスイッチング素子と複数の電流検出部とが、１個ずつ、個別のケースの中に組み込まれて、モジュールを構成している。したがって、同一ないし少品種のモジュールを用いて、それらの間を配線などで接続するだけで、個数ｎの異なる様々な複合モジュールを、自在に構築することができる。すなわち、製造コストが節減できるという効果が得られる。
【０１３９】
第１１の発明の複合モジュールでは、複数のケースの中の一つに、駆動制御装置が、さらに組み込まれることによって、駆動制御装置を備えるモジュールが構成されている。このため、駆動制御装置を備えるモジュールと、駆動制御装置を備えないモジュールとを、並列に接続することによって、複合モジュールを容易に構築することができる。すなわち、駆動制御装置をモジュールとは別体のものとして扱う必要がないので、組立て作業が容易であるという効果が得られる。
【図面の簡単な説明】
【図１】 実施の形態１の複合モジュールのブロック図である。
【図２】 実施の形態１の駆動制御装置のブロック図である。
【図３】 実施の形態１の駆動部のブロック図である。
【図４】 実施の形態１の電流検出部の一例のブロック図である。
【図５】 実施の形態１の電流検出部の他の例のブロック図である。
【図６】 実施の形態１の電流検出部のさらに別の例のブロック図である。
【図７】 実施の形態１の電流検出信号増幅部のブロック図である。
【図８】 IGBTの出力特性の一例を示すグラフである。
【図９】 ３個のIGBTの出力特性の不均一を例示するグラフである。
【図１０】 ３個のIGBTの入出力特性の不均一を例示するグラフである。
【図１１】 実施の形態１の演算部のブロック図である。
【図１２】 実施の形態１の演算部の動作の手順を示す流れ図である。
【図１３】 実施の形態１のコレクタ電流Ｉiと電流センス電圧ＶCSiとの関係を示すグラフである。
【図１４】 較正データを作成するための外部装置を示す回路図である。
【図１５】 実施の形態１の電流較正部の動作の手順を示す流れ図である。
【図１６】 変換データを作成するための外部装置を示す回路図である。
【図１７】 IGBTの入出力特性を例示するグラフである。
【図１８】 実施の形態１の変換データ算出部の動作の手順を示す流れ図である。
【図１９】 シミュレーションの対象とされた複合モジュールのブロック図である。
【図２０】 シミュレーションの対象とされた複合モジュールに備わるIGBTの出力特性を示すグラフである。
【図２１】 シミュレーションの結果を示すグラフである。
【図２２】 複合モジュールの利用形態を例示する回路図である。
【図２３】 実施の形態２の複合モジュールのブロック図である。
【符号の説明】
５０ 駆動制御装置、５２ Ａ／Ｄ変換部、５３ 演算部、５４ Ｄ／Ａ変換部、８０1〜８０n スイッチング素子、９０1〜９０n 電流検出部、２８1〜２８n，６０1〜６０n モジュール、２５０，２６０ 複合モジュール、５０１ 電流算出部、５０２ 電流偏差算出部、５０３ 制御信号算出部、５０５ 電流較正部、５０６ 変換データ算出部、５０７ 較正データ記憶部、５０８ 変換データ記憶部、ＩC，Ｉ1〜Ｉn コレクタ電流（主電流）、ΔＩ1〜ΔＩn 電流偏差、ＶCE(sat) 飽和電圧、ＶCS1〜ＶCSn 電流センス電圧（電流検出信号）、ＶD1〜ＶDn 駆動制御電圧（制御信号）、ＶGE ゲート電圧（制御信号）。
【発明の属する技術分野】
この発明は、インバータ等の電力変換機器への応用に最適な並列接続されたスイッチング素子における主電流の不均一を解消するための駆動制御装置、並びに、この駆動制御装置が組み込まれたモジュールおよび複合モジュールに関し、特に、主電流の不均一を解消する制御を高い精度で実現するための改良に関する。
【０００２】
【従来の技術】
インバータ、チョッパ、あるいは、コンバータ等の電力変換機器の構成要素として、パワーIGBT、パワートランジスタ、あるいは、パワーMOSトランジスタ等のパワースイッチング素子が、広く使用されている。これらの電力変換機器に代表される応用機器において、特に高い定格電流が要求される場合には、同一に設計された複数のパワースイッチング素子が、互いに並列に接続して使用されるのが、通例である。
【０００３】
このように並列に接続された複数のパワースイッチング素子の間では、主電流の大きさが均一に保たれる必要がある。なぜなら、主電流の均一性が損なわれると、特定のパワースイッチング素子に、負担が集中するために、応用機器の信頼性が低下するからである。しかしながら、複数のパワースイッチング素子の間では、それらが同一に設計された素子であっても、電気的特性上の不均一が存在するのが通例である。この不均一は、素子の製造工程の中で不可避的に発生する寄生的な誤差に由来する。
【０００４】
並列接続される複数のパワースイッチング素子の間では、様々な特性上の不均一の中で、主電極間の飽和電圧（例えば、IGBTおよびバイポーラトランジスタでは、コレクタ・エミッタ間飽和電圧ＶCE(sat)）における不均一が、最も重要である。なぜなら、並列接続された素子の主電極間の電圧が、最も高い飽和電圧を有する素子によって規定されるので、より低い飽和電圧を有する素子が、飽和電圧を高めようとして、より大きな電流を負担するからである。
【０００５】
このように、並列接続された複数のパワースイッチング素子は、通常において、不均一に配分された電流を負担するので、より高い電流を流す素子ほど、より高い電流ストレスを被ることとなる。その結果、並列接続された素子の全体の信頼性、あるいは、応用機器の信頼性が、弱められることになる。
【０００６】
主電流の不均一（すなわち、電流不均衡）の問題は、負の温度係数を有するパワースイッチング素子に対しては、より重要である。なぜなら、負の温度係数を有する素子では、より大きな主電流が流れることによって素子の温度が上昇すると、それにともなって、素子の飽和電圧が減少するからである。飽和電圧が減少すると、さらに大きな主電流が流れることとなる。この循環が繰り返されることによって、特定の素子へ過大な負担が加わり、応用機器の信頼性が低められることになる。
【０００７】
並列に接続されたパワースイッチング素子のそれぞれを流れる主電流の間の不均一性（アンバランス）を解消することを目的とした従来の技術として、二つのアプローチが知られる。第１は、受動的なアプローチである。この従来技術では、同一ないし非常に似通った電気的特性を有するパワースイッチング素子が、並列接続すべき素子として選択される。すなわち、特性上のばらつきが最小となるように、パワースイッチング素子が取捨選択(screening：スクリーニング）される。
【０００８】
第２は、能動的なアプローチである。この従来技術は、特開平8-213890号公報に開示されるように、主電流の不均一を抑えるように、主電流がフィードバック制御される。すなわち、各パワースイッチング素子を流れる主電流の大きさが、電流検出回路によって検出され、検出された主電流の不均一を減殺するように、制御信号が各パワースイッチング素子の制御電極へと送られる。このフィードバック制御は、アナログ回路素子で構成される制御回路によって実行される。
【０００９】
【発明が解決しようとする課題】
第１のアプローチでは、使用対象とされるパワースイッチング素子に、制限が加えられる。すなわち、取捨選択の結果、使用に供されない素子が出現する。このため、素子の製造において、無駄が発生するという問題点があった。しかも、取捨選択を行っても、なお、電流不均衡の問題は、完全には解消されないという問題点があった。なぜなら、通例において、同一の電気的特性を有するパワースイッチング素子を見出すことは、容易ではないからである。
【００１０】
一方、第２のアプローチでは、主電流を均一化するためのフィードバック制御が行われるので、電気的特性が揃うようにパワースイッチング素子を取捨選択する必要はない。しかしながら、フィードバック制御を行う制御回路が、アナログ回路として構成されているために、電流不均衡を高い精度で解消することが困難であるという問題点があった。特に、様々な特性上の不均一に対して、これらの影響を排除して電流不均衡を解消する上で、柔軟性ある対応が困難であるという問題点があった。
【００１１】
例えば、複数のパワースイッチング素子にそれぞれ接続される複数の電流検出回路の間においても、これらの電流検出回路を構成する回路要素の特性には、製造工程の中で、不可避的な不均一が生み出されるのが通例である。この不均一は、並列に接続されたパワースイッチング素子の間で、主電流の不均一の度合いを誤って検出する源となり得る。アナログ回路では、主電流に関する誤った検出の影響を回避することは困難である。このため、第２のアプローチでは、主電流の不均一の問題を解決するよりも、むしろ、問題を生み出すという、誤ったフィードバック制御が行われる場合も起こり得た。
【００１２】
また、電流検出回路だけでなく、パワースイッチング素子そのものの入出力特性（例えば、IGBTでは、ゲート電圧ＶGE対コレクタ電流ＩCの間の関係）、パワースイッチング素子の駆動回路の特性、並列接続される複数のパワースイッチング素子と制御回路とを接続する配線のレイアウト、および、制御回路自身を構成する回路素子の特性などにも、同様に、一般に、不均一が存在している。そして、アナログ回路として構成される制御回路では、これらの不均一をも考慮して電流不均衡の解消を図るという、柔軟で精度の高い制御を実現することが困難であるという問題点があった。
【００１３】
この発明は、従来の技術における上記した問題点を解消するためになされたもので、並列接続されたスイッチング素子の電流不均衡を精度良く解消し、特に、電流検出回路等をも含む様々な特性上の不均一をも考慮した柔軟性の高い制御を行い得る駆動制御装置を得ることを目的としており、さらに、この駆動制御装置が組み込まれたモジュールおよび複合モジュールを提供することを目的とする。
【００１４】
【課題を解決するための手段】
第１の発明の装置は、並列接続されたｎ（≧２）個のスイッチング素子に接続して使用され、前記ｎ個のスイッチング素子のｎ個の主電流の検出値であるｎ個の電流検出信号にもとづいて、前記ｎ個の主電流の大きさをそれぞれ制御するｎ個の制御信号を反復的に更新して、前記ｎ個のスイッチング素子へと供給する駆動制御装置において、前記ｎ個の電流検出信号を、アナログ形式からデジタル形式へと変換するＡ／Ｄ変換部と、デジタル形式の前記ｎ個の電流検出信号にもとづいて、デジタル演算処理を実行することにより、前記ｎ個の制御信号を算出する演算部と、前記演算部で換算された前記ｎ個の制御信号を、デジタル形式からアナログ形式へと変換するＤ／Ａ変換部と、を備えている。
そして、前記演算部は、デジタル形式の前記ｎ個の電流検出信号を前記ｎ個の主電流へと、それぞれ換算する電流算出部と、前記電流算出部で算出された前記ｎ個の主電流の平均値を算出し、前記ｎ個の主電流の前記平均値からの差であるｎ個の電流偏差を算出する電流偏差算出部と、前記ｎ個の電流偏差の各々が縮小する方向に前記ｎ個の制御信号を更新する制御信号算出部と、を有している。
そして、前記ｎ個の電流検出信号と前記ｎ個の主電流とのそれぞれの間の関係を、前記ｎ個のスイッチング素子の各々ごとに個別に規定する較正データを、格納可能な較正データ記憶部を、さらに備え、前記電流算出部が、前記較正データ記憶部に格納される前記較正データにもとづいて、前記ｎ個の電流検出信号を前記ｎ個の主電流へと換算する。
【００１６】
第２の発明の装置は、第１の発明の駆動制御装置において、前記演算部が、前記ｎ個のスイッチング素子の各々に対して、与えられたｋ（≧１）個の主電流に対するｋ個の電流検出信号にもとづいて、前記較正データを作成し、前記較正データ記憶部へと格納する電流較正部を、さらに備えている。
【００１７】
第３の発明の装置は、第１または第２の発明の駆動制御装置において、前記制御信号算出部は、前記ｎ個の電流偏差に、それぞれ比例した量だけ変化するように、前記ｎ個の制御信号を更新する。
【００１８】
第４の発明の装置は、第３の発明の駆動制御装置において、前記ｎ個の電流偏差と前記ｎ個の制御信号の変化量とのそれぞれの間の比例関係を、前記ｎ個のスイッチング素子の各々ごとに個別に規定する変換データを、格納可能な変換データ記憶部を、さらに備え、前記制御信号算出部が、前記変換データ記憶部に格納される前記変換データにもとづいて、前記ｎ個の電流偏差に、それぞれ比例した量だけ変化するように、前記ｎ個の制御信号を更新する。
【００１９】
第５の発明の装置は、第４の発明の駆動制御装置において、前記演算部が、前記ｎ個のスイッチング素子に共通に付与される飽和電圧の下で、前記ｎ個のスイッチング素子の各々について、ｍ（≧２）個の制御信号を出力し、その結果前記電流算出部によって得られたｍ個の主電流と、出力した前記ｍ個の制御信号とにもとづいて、主電流と制御信号の間の変化率として、前記変換データを作成し、前記変換データ記憶部へと格納する変換データ算出部を、さらに備えている。
【００２０】
第６の発明の装置は、第５の発明の駆動制御装置において、前記変換データ記憶部が、前記ｎ個のスイッチング素子が動作中に取り得る最大の飽和電圧の下で、前記変換データ算出部によって作成された前記変換データを格納している。
【００２１】
第７の発明の装置は、第１ないし第６のいずれかの発明の駆動制御装置において、前記演算部が、プログラムにもとづいて動作するＣＰＵと、前記プログラムを格納するメモリとを備え、前記演算部に含まれる各部は、前記ＣＰＵと前記メモリとによって、等価的に構成されている。
【００２２】
第８の発明の装置は、モジュールであって、第１ないし第７のいずれかの発明の駆動制御装置と、前記ｎ個のスイッチング素子の一つとしての主素子と、当該主素子の主電流を検出し電流検出信号を出力する電流検出部と、を備えており、前記駆動制御装置には、前記ｎ個の電流検出信号の一つとして、前記電流検出部が出力する前記電流検出信号が入力され、前記駆動制御装置が、前記ｎ個の制御信号の一つを、前記主素子へ供給する。
【００２３】
第９の発明の装置は、複合モジュールであって、第１ないし第７のいずれかの発明の駆動制御装置と、前記ｎ個のスイッチング素子と、これらｎ個のスイッチング素子のｎ個の主電流を、それぞれ検出することにより、前記ｎ個の電流検出信号を得て、前記駆動制御装置へと供給するｎ個の電流検出部と、を備えており、前記駆動制御装置が、前記ｎ個の制御信号を、前記ｎ個のスイッチング素子へ、それぞれ供給する。
【００２４】
第１０の発明の装置は、第９の発明の複合モジュールにおいて、前記ｎ個のスイッチング素子と、前記ｎ個の電流検出部とが、ｎ個のケースの中に、それぞれ、個別に組み込まれており、前記ｎ個の電流検出部の各々が、前記ｎ個のスイッチング素子の中で、同一のケースに組み込まれたスイッチング素子の主電流を検出する。
【００２５】
第１１の発明の装置は、第１０の発明の複合モジュールにおいて、前記ｎ個のケースの中の一つに、前記駆動制御装置が、さらに組み込まれている。
【００２６】
【発明の実施の形態】
＜1.実施の形態１＞
はじめに、実施の形態１の駆動制御装置、モジュール、および、複合モジュールについて説明する。
【００２７】
＜1-1.概略構成＞
図１は、実施の形態１の複合モジュールの全体構成を示すブロック図である。この複合モジュール２５０は、モジュール６０1〜６０n（ｎ≧２）を備えている。モジュール６０1〜６０nには、それぞれ、スイッチング素子８０1〜８０n、電流検出部９０1〜９０n、駆動部７０1〜７０n、および、電流検出信号増幅部９１1〜９１nが備わっている。
【００２８】
また、モジュール６０1〜６０nには、単一の主モジュール６０1と、少なくとも１個の副モジュール６０2〜６０nとが含まれている。主モジュール６０1には、駆動制御装置５０が、さらに備わっている。このように、この明細書における「モジュール」とは、主電流をスイッチングするスイッチング素子と、この素子に接続された周辺回路とを含む複数の要素が、単一の装置として取り扱いが可能なように、組み込まれて成る装置を意味する。そして、「複合モジュール」とは、複数のモジュールが互いに接続されることによって、形作られる装置を意味する。
【００２９】
図示を略するが、モジュール６０1〜６０nの各々では、好ましくは、スイッチング素子を含む複数の回路素子が、回路基板に搭載され、この回路基板が単一のケースに収納され、さらに、回路基板には複数の外部端子が接続され、ケースの外部にこれらの外部端子の端部が露出している。それによって、モジュール６０1〜６０nの各々は、単一の装置としての取り扱いが可能となっている。
【００３０】
モジュール６０1〜６０nの各々のケースから露出する外部端子に、配線を接続することによって、モジュール６０1〜６０nの間の接続、および、モジュール６０1〜６０nと外部の装置との接続が実現される。図１では、モジュール６０1〜６０nをそれぞれ表現する枠に沿って並んでいる「白丸」符号が、これらの外部端子を表現している。
【００３１】
スイッチング素子８０1〜８０nの各々は、一般には、制御電極へ入力される信号に応答して、一対の主電極を通じて流れる主電流の大きさを制御する半導体素子であるが、好ましくは、パワーIGBT、パワーバイポーラトランジスタ、および、パワーMOSFETなどのパワー（電力用）スイッチング素子である。中でも、パワーIGBTは、導通（オン）状態での一対の主電極間の電圧である飽和電圧ＶCE(sat)が低く、しかも、制御が容易な電圧制御型であるという利点を有している。このため、以下の説明では、スイッチング素子８０1〜８０nの各々が、パワーIGBTである例を取り上げる。
【００３２】
パワーIGBTであるスイッチング素子８０1〜８０nの間で、一対の主電極（すなわち、コレクタ電極とエミッタ電極）は、互いに接続されている。すなわち、ｎ個のコレクタ電極は、モジュール６０1〜６０nに備わる負荷端子Ｖ+を通じて、互いに共通に接続されている。また、ｎ個のエミッタ電極は、モジュール６０1〜６０nに備わる負荷端子Ｖ-を通じて、互いに共通に接続されている。負荷端子Ｖ+および負荷端子Ｖ-は、外部の電源および負荷を接続するための端子である。このようにして、スイッチング素子８０1〜８０nは、互いに並列に接続されている。
【００３３】
モジュール６０1〜６０nには共通に、電圧信号としての入力信号ＶINが、外部から入力される。スイッチング素子８０1〜８０nは、この入力信号ＶINに応答して、互いに同時に、オン（導通）およびオフ（遮断）する。すなわち、スイッチング素子８０1〜８０nは全体として、あたかも単一のパワーIGBTであるかのように動作する。
【００３４】
スイッチング素子８０1〜８０nの制御電極（すなわち、ゲート電極）は、それぞれ、駆動部７０1〜７０nを通じて、互いに接続されている。したがって、入力信号ＶINは、駆動部７０1〜７０nを通じて、ある種の変換を受けた上で、それぞれ、スイッチング素子８０1〜８０nのゲート電極へ入力される。駆動部７０1〜７０nは、入力信号ＶINを変換する際に、スイッチング素子８０1〜８０nをオンさせるためのゲート電圧（エミッタ電極を基準としたゲート電極の電位）の高さを、駆動制御装置５０から送られる駆動制御電圧（制御信号）ＶD1〜ＶDnにもとづいて、調節する。
【００３５】
駆動制御装置５０は、スイッチング素子８０1〜８０nのそれぞれの主電流（すなわち、コレクタ電流）の大きさを表現する電流センス電圧（電流検出信号）ＶCS1〜ＶCSnにもとづいて、これらのコレクタ電流の間の不均一を減殺するように、駆動制御電圧ＶD1〜ＶDnを算出する。すなわち、駆動制御装置５０は、並列接続されたスイッチング素子８０1〜８０nの間での電流不均衡を解消するように、スイッチング素子８０1〜８０nの主電流を、フィードバック制御する装置である。後述するように、駆動制御装置５０は、デジタル信号処理を通じて、フィードバック制御を実行する。
【００３６】
スイッチング素子８０1〜８０nのエミッタ電極へ、それぞれ、接続された電流検出部９０1〜９０nによって、スイッチング素子８０1〜８０nのコレクタ電流が、それぞれ、検出される。その結果、電流検出部９０1〜９０nから、コレクタ電流の検出値としての電流センス電圧ＶCS1〜ＶCSnが生成される。電流センス電圧ＶCS1〜ＶCSnは、電流検出信号増幅部９１1〜９１nで増幅された後に、駆動制御装置５０へと伝送される。
【００３７】
モジュール６０1〜６０nの各々に備わる複数の外部端子の中には、電源電圧の供給を受けるための正極電源端子ＶDDおよび負極電源端子COMが含まれる。駆動制御装置５０および電流検出信号増幅部９１1〜９１nには、これらの電源端子を通じて電源電圧が供給される。また、モジュール６０1〜６０nには、各要素を互いに接続するための配線が配設されている。
【００３８】
例えば、配線７４1〜７４nは、それぞれ、駆動部７０1〜７０nと、スイッチング素子８０1〜８０nのゲート電極とを接続する。配線７５1〜７５nは、それぞれ、駆動部７０1〜７０nと、スイッチング素子８０1〜８０nのエミッタ電極とを接続する。また、配線９９1〜９９nは、それぞれ、電流検出部９０1〜９０nと、電流検出信号増幅部９１1〜９１nとを接続する。
【００３９】
＜1-2.各要素の構成＞
図２は、駆動制御装置５０の内部構成を示すブロック図である。駆動制御装置５０には、信号処理部５１、記憶部５６、および、出力増幅部５５が備わっている。また、信号処理部５１には、Ａ／Ｄ変換部５２、演算部５３、および、Ｄ／Ａ変換部５４が備わっている。さらに、出力増幅部５５には、バッファ５５1〜５５nが備わっている。
【００４０】
記憶部５６は、電源なしで記憶内容を保持できる半導体メモリ、例えば、ＲＯＭ、および、電池でバックアップされたスタティックＲＡＭで構成されるのが望ましい。特に望ましくは、書き込みが容易で、バックアップ電池が不要な、ＥＰＲＯＭが用いられる。Ａ／Ｄ変換部５２およびＤ／Ａ変換部５４には、周知のＡ／ＤコンバータおよびＤ／Ａコンバータが、それぞれ、利用可能である。
【００４１】
信号処理部５１は、電流センス電圧ＶCS1〜ＶCSnを受信し、これに処理を施すことによって、駆動制御電圧ＶD1〜ＶDnを算出する。信号処理部５１へ入力されたアナログ形式の電流センス電圧ＶCS1〜ＶCSnは、Ａ／Ｄ変換部５２で、デジタル形式の信号へと変換される。演算部５３は、デジタル形式の電流センス電圧ＶCS1〜ＶCSnに対して、所定のデジタル演算処理を実行することによって、デジタル形式の駆動制御電圧ＶD1〜ＶDnを、算出する。演算部５３は、演算処理を実行する際に、記憶部５６をアクセスする。デジタル形式の駆動制御電圧ＶD1〜ＶDnは、Ｄ／Ａ変換部５４によって、アナログ形式の信号へと変換される。
【００４２】
出力増幅部５５は、信号処理部５１で算出された駆動制御電圧ＶD1〜ＶDnを増幅する。すなわち、出力増幅部５５へ入力されるアナログ形式の駆動制御電圧ＶD1〜ＶDnは、バッファ５５1〜５５nによって、それぞれ増幅される。増幅された駆動制御電圧ＶD1〜ＶDnは、それぞれ、駆動部７０1〜７０nへと伝送される。
【００４３】
図３は、駆動部７０1〜７０nを代表して、駆動部７０1の内部構成を示す回路図である。他の駆動部７０2〜７０nも、この駆動部７０1と同一に構成される。駆動部７０1には、直列に接続されたｐチャネル型のMOSFET７１とｎチャネル型のMOSFET７２で構成されるインバータが備わる。MOSFET７２のソース電極は配線７５1へと接続され、MOSFET７１のソース電極には駆動制御電圧ＶD1が入力される。インバータの入力、すなわち、互いに共通に接続されたMOSFET７１，７２のゲート電極には、入力信号ＶINが入力される。インバータの出力、すなわち、互いに接続されたMOSFET７１，７２のドレイン電極には、抵抗素子Ｒgを通じて、配線７４1へと接続されている。
【００４４】
したがって、駆動部７０1へ入力された入力信号ＶINは、信号レベル（ハイレベルまたはローレベル）が反転された上で、配線７４1へと出力される。しかも、駆動制御電圧ＶD1が、インバータの電源電圧として、駆動部７０1へ供給されているので、配線７４1へ出力されるハイレベルの信号の電圧の高さは、駆動制御電圧ＶD1に一致する。
【００４５】
配線７４1へ出力される信号は、スイッチング素子８０1のゲート電圧（制御信号）ＶGEとなる。ハイレベルの信号が出力されると、スイッチング素子８０1はオンし、ローレベルの信号が出力されると、スイッチング素子８０1はオフする。したがって、スイッチング素子８０1をオンするためのゲート電圧ＶGEは、駆動制御電圧ＶD1に一致する。
【００４６】
したがって、スイッチング素子８０1がオンしたときにスイッチング素子８０1を流れるコレクタ電流の大きさが、駆動制御電圧ＶD1の高さによって調節される。駆動制御電圧ＶD1が高いほど、コレクタ電流は大きくなる。このように、駆動制御装置５０は、駆動部７０1〜７０nを通じて、スイッチング素子８０1〜８０nのゲート電圧を調整し、それによって、スイッチング素子８０1〜８０nのコレクタ電流の大きさを制御する。
【００４７】
図４〜図６は、電流検出部９０1〜９０nの３通りの好ましい内部構成を示す回路図である。これらの図は、いずれも、電流検出部９０1〜９０nを代表して、電流検出部９０1を示している。他の電流検出部９０2〜９０nも、電流検出部９０1と同一に構成される。
【００４８】
図４に示す例では、電流検出部９０1は、抵抗素子Ｒshを備えている。この抵抗素子Ｒshは、スイッチング素子８０1のエミッタ電極と負荷端子Ｖ-との間に介挿されている。このため、抵抗素子Ｒshには、スイッチング素子８０1のコレクタ電流が流れる。したがって、抵抗素子Ｒshには、コレクタ電流に比例した電圧降下が発生する。この電圧降下の高さが、エミッタ電極と抵抗素子Ｒshとの接続点に接続されている配線９９1を通じて、電流センス電圧ＶCS1として伝送される。
【００４９】
図５に示す例でも、電流検出部９０1は、抵抗素子Ｒshを備えている。ただし、スイッチング素子８０1は、マルチエミッタ型の素子であり、コレクタ電流の大部分が流れるエミッタ電極と、微小部分が流れるセンス電極とを備えている。センス電極を流れるセンス電流は、コレクタ電流に比例する。エミッタ電極は、負荷端子Ｖ-へ接続されている。
【００５０】
抵抗素子Ｒshは、センス電極と、負極電源端子COMへ接続される配線との間に介挿されている。このため、抵抗素子Ｒshには、スイッチング素子８０1のセンス電流が流れる。したがって、抵抗素子Ｒshには、スイッチング素子８０1のコレクタ電流に比例した電圧降下が発生する。この電圧降下の高さが、センス電極と抵抗素子Ｒshとの接続点に接続されている配線９９1を通じて、電流センス電圧ＶCS1として伝送される。
【００５１】
図６に示す例では、電流検出部９０1は、ホール素子９４を備えている。ホール素子９４は、スイッチング素子８０1のエミッタ電極と負荷端子Ｖ-とを接続する配線を流れる電流を検出し、電流に比例した電圧信号を、電流センス電圧ＶCS1として出力する。電流センス電圧ＶCS1は、ホール素子９４に接続された配線９９1を通じて伝送される。
【００５２】
図６の例では、ホール素子９４が用いられるので、電流検出の精度が高いという利点がある。これに対して、図４および図５の例では、電流検出部９０1の製造に要するコストが低廉であり、しかも、サイズを小さくすることができるという利点がある。特に、図５の例では、抵抗素子Ｒshを流れる電流が微小であるために、電力損失が低く、しかも、抵抗素子Ｒshを低電力の素子として構成し得るという利点がある。
【００５３】
図７は、電流検出信号増幅部９１1〜９１nを代表して、電流検出信号増幅部９１1の内部構成を示す回路図である。他の電流検出信号増幅部９１2〜９１nも、電流検出信号増幅部９１1と同一に構成される。電流検出信号増幅部９１1には、演算増幅器９５、および、抵抗素子R1,R2が備わっている。抵抗素子R1は、演算増幅器９５の出力と反転入力との間に介挿されることにより、負帰還ループを形成している。抵抗素子R2は、反転入力と、負極電源端子COMに接続される配線との間に介挿されている。
【００５４】
このように、電流検出信号増幅部９１1は、演算増幅器を用いた周知の非反転増幅器として構成されている。電流検出部９０1から出力された電流センス電圧ＶCS1は、配線９９1を通じて、演算増幅器９５の非反転入力へと伝送される。その結果、演算増幅器９５の出力から、増幅された電流センス電圧ＶCS1が出力される。増幅された電流センス電圧ＶCS1は、駆動制御装置５０へと伝送される。
【００５５】
＜1-3.演算部の処理の概略＞
つぎに、演算部５３で実行される演算処理の概略を説明する。図８は、スイッチング素子８０1〜８０nに用いられるIGBTの出力特性を示すグラフである。すなわち、図８には、様々なゲート電圧ＶGE(i)（ここで、ｉ＝１〜６であり、ＶGE(i+1)＞ＶGE(i)である）に対するコレクタ電流ＩCと飽和電圧ＶCE(sat)との間の関係が示されている。
【００５６】
図８が示すように、飽和電圧ＶCE(sat)は、コレクタ電流ＩCとゲート電圧ＶGEとに、おおよそ比例して変化する。このため、不均一な飽和電圧ＶCE(sat)を有し、並列接続されたスイッチング素子８０1〜８０nに対して、演算部５３は、低い飽和電圧ＶCE(sat)を有するスイッチング素子（大きなコレクタ電流ＩCが流れる素子）に対しては、駆動制御電圧を低くし、逆に、高い飽和電圧ＶCE(sat)を有するスイッチング素子（小さいコレクタ電流ＩCが流れる素子）に対しては、駆動制御電圧を高くすることによって、並列接続されたスイッチング素子の間での電流不均衡を解消する。
【００５７】
このことは、図９および図１０を用いて、さらに説明することができる。図９は、飽和電圧ＶCE(sat)が不均一な３個のIGBTの試料#1,#2,#3の出力特性を示している。また、図１０は、一定のコレクタ電流ＩCの下での３個の試料#1,#2,#3の入出力特性、すなわち、飽和電圧ＶCE(sat)対ゲート電圧ＶGEの関係を示している。
【００５８】
３個の試料#1,#2,#3が並列に接続されたときには、それらは、図９および図１０において、直線Ｖ−Ｖ’で描かれるように、同一のＶCE(sat)の下で動作する。したがって、もしも、３個の試料#1,#2,#3へ同一のゲート電圧ＶGEが供給されるならば、それらには、図９において動作点ａ１，ｂ１，および，ｃ１で規定される異なる大きさのコレクタ電流ＩCが流れることとなる。
【００５９】
すなわち、一定のゲート電圧ＶGEの下では、試料#1にはＩC(#1)が流れ、試料#2にはＩC(#2)が流れ、そして、試料#3にはＩC(#3)が流れる。このように、コレクタ電流ＩCが不均一な状態、すなわち、電流不均衡の状態が出現する。その結果、最も大きなコレクタ電流ＩCが流れる試料#3は、高い電流ストレスを被ることとなる。
【００６０】
一方、図１０は、３個の試料#1,#2,#3が、動作点ａ２，ｂ２，ｃ２で規定される異なる高さのゲート電圧ＶGE、すなわち、ＶGE(#1)，ＶGE(#2)，ＶGE(#3)で駆動されるときに、同一の飽和電圧ＶCE(sat)の下で、同一のコレクタ電流ＩCが流れ、望ましい電流平衡の状態が達成されることを例示している。演算部５３は、このように、適切なＶGE(#1)，ＶGE(#2)，ＶGE(#3)を算出することによって、電流平衡を実現する。演算部５３で算出され、Ｄ／Ａ変換され、さらに出力増幅部５５で増幅された後に、駆動制御装置５０から出力される駆動制御電圧ＶD1〜ＶDnは、スイッチング素子８０1〜８０nのゲート電圧ＶGEに相当する。
【００６１】
＜1-4.演算部の処理の詳細＞
つぎに、演算部５３の演算処理について、詳細に説明する。演算部５３は、マイクロプロセッサに代表されるＣＰＵと、このＣＰＵの動作を規定するプログラムが格納されたメモリとを、内部に含んでいる。それによって、演算部５３は、特徴ある演算処理を実行する。しかしながら、プログラムにもとづいて動作する演算部５３の代わりに、プログラムを搭載しないハードウェアで、演算部５３を構成することも可能である。
【００６２】
図１１は、演算部５３がハードウェアで構成された場合に、その内部構成の特徴部分の望ましい例を示すブロック図である。すなわち、図１１は、演算部５３の特徴的な機能を等価的に表現する機能図として位置づけられる。図１１が示すように、演算部５３には、等価的に、電流算出部５０１、電流偏差算出部５０２、制御信号算出部５０３、反復制御部５０４、電流較正部５０５、および、変換データ算出部５０６が備わる。
【００６３】
電流算出部５０１は、電流センス電圧ＶCS1〜ＶCSnにもとづいて、スイッチング素子８０1〜８０nのコレクタ電流Ｉ1〜Ｉnを算出する。このとき、電流算出部５０１は、記憶部５６に含まれる較正データ記憶部５０７に格納される較正データを参照する。電流センス電圧ＶCS1〜ＶCSnを、コレクタ電流Ｉ1〜Ｉnへと換算するための較正データは、複合モジュール２５０の使用に先だって、電流較正部５０５によって作成され、較正データ記憶部５０７へと格納される。
【００６４】
電流偏差算出部５０２は、電流算出部５０１で得られたコレクタ電流Ｉ1〜Ｉnにもとづいて、電流偏差ΔＩ1〜ΔＩnを算出する。電流偏差ΔＩ1〜ΔＩnは、コレクタ電流Ｉ1〜Ｉnの平均値からの、コレクタ電流Ｉ1〜Ｉnの偏差に、それぞれ、相当する。
【００６５】
制御信号算出部５０３は、電流偏差算出部５０２が出力する電流偏差ΔＩ1〜ΔＩnにもとづいて、これらの電流偏差ΔＩ1〜ΔＩnを減殺するように、駆動制御電圧ＶD1〜ＶDnを算出する。このとき、制御信号算出部５０３は、記憶部５６に含まれる変換データ記憶部５０８に格納される変換データを参照する。電流偏差ΔＩ1〜ΔＩnと、駆動制御電圧ＶD1〜ＶDnの変化量との間の関係を規定する変換データは、複合モジュール２５０の使用に先だって、変換データ算出部５０６によって作成され、変換データ記憶部５０８へと格納される。
【００６６】
電流算出部５０１、電流偏差算出部５０２、および、制御信号算出部５０３は、複合モジュール２５０が使用される際に、演算処理を反復して実行する。反復制御部５０４は、この反復動作を制御する。
【００６７】
図１２は、演算部５３における処理の手順を示すフローチャートである。処理が開始される（ステップ１００）と、まず、ステップ１０１において、駆動制御電圧ＶD1〜ＶDnが、共通のデフォルト値（初期値）に設定される。この処理は、制御信号算出部５０３によって実行される。デフォルト値は、例えば、１５Ｖである。したがって、この段階では、スイッチング素子８０1〜８０nのゲート電圧ＶGEは、すべて、例えば１５Ｖの値に設定される。
【００６８】
つぎに、ステップ１０２において、電流センス電圧ＶCS1〜ＶCSnが入力される。この電流センス電圧ＶCS1〜ＶCSnは、ｎ個のゲート電圧ＶGEが、デフォルト値で与えられたときのコレクタ電流Ｉ1〜Ｉnの検出値に相当する。つづいて、ステップ１０３において、入力された電流センス電圧ＶCS1〜ＶCSnにもとづいて、コレクタ電流Ｉ1〜Ｉnが算出される。
【００６９】
このとき、較正データ記憶部５０７に記憶される較正データが用いられる。各スイッチング素子８０iに対して、コレクタ電流Ｉiと電流センス電圧ＶCSiの関係が、図１３に示されるように、一次関数（直線関係）で表現されるときには、二つの定数、例えば、オフセット電圧ＶOFFSETiと、直線の傾きであるスケーリング係数Ｇiとが、較正データとして選ばれる。後述するように、較正データは、スイッチング素子８０1〜８０nの各々に対して、個別に求められている。
【００７０】
較正データとして、オフセット電圧ＶOFFSETiとスケーリング係数Ｇiとが選ばれるときには、コレクタ電流Ｉiは、
Ｉi＝Ｇi×（ＶCSi−ＶOFFSETi） ・・・・（数式１）
で与えられる。以上のステップ１０２および１０３の演算処理は、電流算出部５０１によって実行される。
【００７１】
つぎに、ステップ１０４において、コレクタ電流Ｉ1〜Ｉnの平均値である平均電流ＩAVGが算出される。平均電流ＩAVGは、単純平均処理、すなわち、
ＩAVG＝（Ｉ1＋Ｉ2＋・・＋Ｉn）／ｎ ・・・・（数式２）
にもとづく演算を通じて算出される。その後、ステップ１０５において、電流偏差ΔＩ1〜ΔＩnが算出される。電流偏差ΔＩiは、
ΔＩi＝ＩAVG−Ｉi ・・・・（数式３）
にもとづいて算出される。以上のステップ１０４および１０５の演算処理は、電流偏差算出部５０２によって実行される。
【００７２】
つぎに、ステップ１０６において、電流偏差ΔＩ1〜ΔＩnにもとづいて、現在値としての駆動制御電圧ＶD1〜ＶDnに付加すべき駆動制御電圧偏差ΔＶD1〜ΔＶDnが算出される。駆動制御電圧偏差ΔＶDiは、駆動制御電圧ＶDiの更新すべき値と現在値との差、すなわち、更新量に相当する。駆動制御電圧偏差ΔＶDiの値は、電流偏差ΔＩiを減殺するような大きさに算出される。
【００７３】
このとき、変換データ記憶部５０８に記憶される変換データが用いられる。変換データとして、例えば、コレクタ電流Ｉiと駆動制御電圧ＶDiの間の関係を規定する曲線の変化率に相当する乗算係数Ｋijが選ばれる。後述するように、乗算係数Ｋijは、スイッチング素子８０i（ｉ＝１〜ｎ）の各々に対して、個別に求められる。同時に、乗算係数Ｋijは、駆動制御電圧ＶDiの複数の値ＶDijの各々に対しても、個別に求められる。
【００７４】
したがって、変換データとして乗算係数Ｋijが選ばれるときには、駆動制御電圧偏差ΔＶDiは、駆動制御電圧ＶDiの現在値に最も近い値ＶDijに対応する乗算係数Ｋijを用いて、
ΔＶDi＝Ｋij×ΔＩi ・・・・（数式４）
にもとづいて算出される。つづいて、ステップ１０７において、駆動制御電圧ＶDiの更新値、すなわち、新たな値が、算出される。駆動制御電圧ＶDiの更新値は、
ＶDi（更新値）＝ＶDi（現在値）＋ΔＶDi ・・・・（数式５）
にもとづいて算出される。
【００７５】
つぎに、ステップ１０８〜１１１によって、更新値としての駆動制御電圧ＶDiに対して、所定の下限値ＶDminから所定の上限値ＶDmaxまでの範囲を超えないように、制限が加えられる。すなわち、ステップ１０７で算出された駆動制御電圧ＶDiが下限値ＶDminを超えて小さいときには、駆動制御電圧ＶDiは下限値ＶDminへと再設定される。また、ステップ１０７で算出された駆動制御電圧ＶDiが上限値ＶDmaxを超えて大きいときには、駆動制御電圧ＶDiは上限値ＶDmaxへと再設定される。
【００７６】
つぎに、ステップ１１２において、最終的に確定された更新値としての駆動制御電圧ＶD1〜ＶDnが出力される。以上のステップ１０６〜１１１の演算処理は、制御信号算出部５０３によって実行される。ステップ１１２が終了すると、演算処理は、ステップ１０２へと戻る。このようにして、ステップ１０２〜１１２の処理が、反復的に実行される。それにともなって、電流算出部５０１、電流偏差算出部５０２、および、制御信号算出部５０３は、それぞれの演算処理を、反復的に実行する。これらの装置部における反復的な演算処理のタイミングは、反復制御部５０４によって制御される。
【００７７】
以上に示したように、演算部５３は、デジタル信号を処理対象とするので、電流不平衡、特に、並列接続されるスイッチング素子の飽和電圧ＶCE(sat)の不均一に由来する電流不平衡を解消する制御が、高い精度で行われ得る。しかも、NPT-IGBT（非パンチスルー型のIGBT）などの正の温度係数を持ったスイッチング素子、すなわち、温度が高いほど飽和電圧ＶCE(sat)が高くなりコレクタ電流ＩCが抑えられるという自己制御性を持ったスイッチング素子だけでなく、PT-IGBT（パンチスルー型のIGBT）などの負の温度係数を持ったスイッチング素子、すなわち、温度が高いほど飽和電圧ＶCE(sat)が低くなりコレクタ電流ＩCが増加するという特性を持ったスイッチング素子に対しても、電流不平衡を解消し、特定の素子への過大な負担の集中を回避することができる。
【００７８】
特に、後述するように、較正データおよび変換データが、各スイッチング素子８０1〜８０nごとに個別に準備され、しかも、電流検出部９０1〜９０nおよび駆動部７０1〜７０nの特性上の不均一、並びに、各モジュール６０1〜６０nに接続される配線の特性上の不均一をも考慮した値として準備される。このため、電流不平衡を解消するための制御が、さらに高精度で実現する。
【００７９】
＜1-5.較正データの作成＞
つぎに、複合モジュール２５０の使用（すなわち、通常動作）に先だって行われる較正データの作成の手順について説明する。較正データを作成する際には、図１４の回路図に示すように、較正用の外部装置が、モジュール６０1〜６０nの各々に、順に接続される。図１４では、電源２５１、抵抗素子２５２、および、電流計２５３が直列に接続された直列回路が、較正用の外部装置として、モジュール６０iの負荷端子Ｖ+と負荷端子Ｖ-との間に接続されている。
【００８０】
アクティブレベルの入力信号ＶINが入力されると、スイッチング素子８０iはオンする。このとき、スイッチング素子８０iのゲート電圧ＶGE(i)は、駆動制御電圧ＶDiに一致する。スイッチング素子８０iには、駆動制御電圧ＶDiに応じたコレクタ電流Ｉiが流れる。このコレクタ電流Ｉiの大きさは、電源２５１が供給する電源電圧ＶCCの高さにも依存する。
【００８１】
電源電圧ＶCCを調節することによって、電流計２５３が表示するコレクタ電流Ｉiの大きさが、（一個ないし複数個の）所定の参照電流ＩREFの値に設定される。そのときに得られる電流センス電圧ＶCSiにもとづいて、モジュール６０iに関する較正データが、演算部５３によって作成され、さらに較正データ記憶部５０７へと記憶される。同様の手順が、モジュール６０1〜６０nのすべてに対して実行される。
【００８２】
較正データを作成する手順は、図１５のフローチャートに、より詳細に示される。ステップ２００において、処理が開始されると、較正の対象としてのモジュール６０iが、モジュール６０1に設定される。すなわち、変数ｉが、ｉ＝１に設定される。このとき、図１４に示した較正用の外部装置は、操作員（通常は、複合モジュール２５０の製造者側ではなく利用者側に属する操作員）によって、モジュール６０iへと接続される。
【００８３】
つぎに、ステップ２０１において、電源２５１が操作員によって操作されることにより、電源電圧ＶCCが０Ｖに設定される。つづいて、電流センス電圧ＶCSiが、演算部５３へと入力される（ステップ２０２）。この電流センス電圧ＶCSiは、図１３に示したオフセット電圧ＶOFFSETiに相当する。その後、演算部５３へ力された電流センス電圧ＶCSiは、オフセット電圧ＶOFFSETiとして、較正データ記憶部５０７へ格納される（ステップ２０３）。この処理は、電流較正部５０５によって実行される。
【００８４】
つぎに、ステップ２０４において、電源２５１が操作員によって操作されることにより、コレクタ電流Ｉiが、あらかじめ定められた参照電流ＩREFに一致するように、電源電圧ＶCCが調節される。つづいて、電流センス電圧ＶCSiが、演算部５３へと入力される（ステップ２０５）。この電流センス電圧ＶCSiは、図１３に示した参照電圧ＶREFiに相当する。その後、演算部５３へ力された電流センス電圧ＶCSiは、参照電圧ＶREFiとして、較正データ記憶部５０７へ格納される（ステップ２０６）。この処理も、電流較正部５０５によって実行される。
【００８５】
つぎに、電流較正部５０５は、較正データ記憶部５０７へ格納されているオフセット電圧ＶOFFSETiと参照電圧ＶREFiと、あらかじめ定められている参照電流ＩREFとにもとづいて、スケーリング係数Ｇiを算出する（ステップ２０７）。スケーリング係数Ｇiは、
Ｇi＝ＩREF／（ＶREFi−ＶOFFSETi） ・・・・（数式６）
にもとづいて算出される。算出されたスケーリング係数Ｇiは、電流較正部５０５によって、較正データ記憶部５０７へと格納される（ステップ２０８）。このようにして、較正データ記憶部５０７には、モジュール６０1に関する較正データとして、オフセット電圧ＶOFFSETiと参照電圧ＶREFiとが格納される。
【００８６】
つぎに、ステップ２０９において、変数ｉがモジュール６０1〜６０nの個数ｎへ一致しているか否かが判定される。変数ｉが個数ｎに満たないとき、すなわち、モジュール６０1〜６０nのすべてに対して、較正データが得られるには至っていないときには、処理はステップ２１１へと移行し、変数ｉが１だけインクリメントされる。すなわち、つぎの新たなモジュール６０iが、較正の対象とされる。その後、処理は、ステップ２０１へと戻る。逆に、変数ｉが個数ｎに一致しているとき、すなわち、モジュール６０1〜６０nのすべてに対して、較正データが得られているときには、処理は完了する（ステップ２１０）。
【００８７】
以上のように、モジュール６０1〜６０nの各々に対して、個別に較正データが得られる。しかも、抵抗素子Ｒshの抵抗値の不均一など、電流検出部９０1〜９０nにおける特性上の不均一だけでなく、モジュール６０1〜６０nに接続される配線のレイアウト等に由来する、これらの配線における特性上の不均一も、較正データの値に反映されている。
【００８８】
Ａ／Ｄ変換部５２などの駆動制御装置５０の内部の装置部分における誤差も、較正データに反映されている。したがって、このような幅広い不均一や誤差をも考慮して、電流不均衡の解消を図る制御を、高い精度で実行することが可能となる。また、図１５のフローチャートに示した例では、２点較正法が用いられている。したがって、オフセット電圧ＶOFFSETiをも考慮した制御が可能となる。このことも、高い精度での制御に寄与する。
【００８９】
演算部５３が、デジタル信号を処理対象としており、特に、演算部５３が、プログラムを格納したメモリと、このプログラムにもとづいて動作するＣＰＵとを備えるために、以上に述べた多種類の不均一や誤差を考慮した制御、および、２点較正法をも用いた複雑な制御が、容易に実現される。すなわち、簡単な構成で、様々な誤差要因に対応した柔軟な制御が、容易に達成される。
【００９０】
なお、図１５のフローチャートには、参照電流ＩREFの個数ｋが、ｋ＝２である２点較正法を用いた例を示したが、３点以上（ｋ≧３）の較正法を用いることも可能である。また、オフセット電圧ＶOFFSETiが無視できるほどに低い場合には、１点（ｋ＝１）較正法を用いることも可能である。１点較正法では、例えば、オフセット電圧ＶOFFSETiは算出されず、スケーリング係数Ｇiのみが較正データとして算出され、較正データ記憶部５０７へ格納される。
【００９１】
＜1-6.変換データの作成＞
つぎに、複合モジュール２５０の使用に先だって、較正データの作成と並んで行われる変換データの作成の手順について説明する。変換データを作成する際には、図１６の回路図に示すように、測定用の外部装置が、モジュール６０1〜６０nの各々に、順に接続される。図１６では、電源３５１が、測定用の外部装置として、モジュール６０iの負荷端子Ｖ+と負荷端子Ｖ-との間に接続されている。
【００９２】
アクティブレベルの入力信号ＶINが入力されると、スイッチング素子８０iはオンする。このとき、スイッチング素子８０iのゲート電圧ＶGE(i)は、駆動制御電圧ＶDiに一致するので、スイッチング素子８０iには、駆動制御電圧ＶDiに応じたコレクタ電流Ｉiが流れる。このコレクタ電流Ｉiの大きさは、電源３５１が供給する電源電圧ＶPULSEの高さにも依存する。なお、電源３５１は、負荷としての抵抗素子等を介することなく、負荷端子Ｖ+，Ｖ-へ直接に接続されるので、スイッチング素子８０iへ損傷を与えることのないように、電源電圧ＶPULSEをパルス状に発生する。
【００９３】
電源３５１が、負荷端子Ｖ+，Ｖ-へ直接に接続されているので、スイッチング素子８０iがオンしているときには、電源電圧ＶPULSEは、飽和電圧ＶCE(sat)に一致する。抵抗素子Ｒshにおける電圧降下は、電源電圧ＶPULSEに比べると無視できる。電源３５１を操作することによって、電源電圧ＶPULSEが所定の値に設定される。そのときに、様々な駆動制御電圧ＶDiの値に対して得られる電流センス電圧ＶCSiにもとづいて、モジュール６０iに関する変換データが、演算部５３の内部で作成され、変換データ記憶部５０８へと記憶される。同様の手順が、モジュール６０1〜６０nのすべてに対して実行される。
【００９４】
図１７は、スイッチング素子８０1〜８０nの一つにおける入出力特性、すなわち、飽和電圧ＶCE(sat)を様々に変えたときのゲート電圧ＶGEとコレクタ電流ＩCとの間の関係を示すグラフである。飽和電圧ＶCE(sat)が一定の下では、コレクタ電流ＩCはゲート電圧ＶGEとともに増加する。また、同一のゲート電圧ＶGEの下では、飽和電圧ＶCE(sat)が高いほど、コレクタ電流ＩCは大きくなる。
【００９５】
コレクタ電流ＩC対ゲート電圧ＶGEの曲線の傾き、すなわち、変化率は、飽和電圧ＶCE(sat)が高いほど大きくなる。この変化率の逆数を、乗算係数Ｋと定義する。したがって、乗算係数Ｋは、飽和電圧ＶCE(sat)が高いほど、小さくなる。図１２に示したように、この乗算係数Ｋが、変換データとして利用される。
【００９６】
しかしながら、演算部５３は、複合モジュール２５０が使用されているときに、使用条件に応じて時々刻々変化し得る飽和電圧ＶCE(sat)の実際値を認識することはできない。すなわち、飽和電圧ＶCE(sat)はフィードバックされない。したがって、演算部５３は、単一のステップで、すなわち、駆動制御電圧ＶDiを一回算出しただけで、電流不均衡を解消することは、一般には不可能である。このため、乗算係数Ｋとして、あらかじめ求められた一定の値が利用され、図１２に示したループが幾度も反復されることによって、電流不均衡の解消が達成される。
【００９７】
モジュール６０iに対する乗算係数Ｋiが大きいと、算出された電流偏差ΔＩiの値に対して、駆動制御電圧偏差ΔＶDiの値が大きく算出される。その結果、電流偏差ΔＩiが正および負の方向に、大きく変動する恐れが生じる。このため、乗算係数Ｋiの値は、電流偏差ΔＩiが、符号を逆転することなくゼロへと収束する程度に、小さく抑えられることが望ましい。
【００９８】
図１７のグラフから明らかなように、モジュール６０iが動作可能な範囲で最も高い飽和電圧ＶCE(sat)HIの下、例えば、飽和電圧ＶCE(sat)の最大定格値の下での乗算係数Ｋiを、変換データとして利用するならば、電流偏差ΔＩiが大きく変動する恐れはなく、しかも、不必要に乗算係数Ｋiを小さく設定する恐れもない。すなわち、電流偏差ΔＩiを滑らかに、かつ、速やかにゼロへと収束させることが可能となる。
【００９９】
さらに、モジュール６０1〜６０nの間で、飽和電圧ＶCE(sat)の値が共通であっても、乗算係数Ｋiは、必ずしも同一にはならない。したがって、モジュール６０1〜６０nの各々について、個別に乗算係数Ｋiを算出するのが、さらに望ましい。演算部５３は、変換データを、このような最も望ましい方法で算出する。
【０１００】
変換データを作成する手順は、図１８のフローチャートに、より詳細に示される。ステップ３００において、処理が開始されると、計算の対象としてのモジュール６０iが、モジュール６０1に設定される。すなわち、変数ｉが、ｉ＝１に設定される。このとき、図１６に示した電源３５１は、操作員によって、モジュール６０iへと接続される。さらに、複数の駆動制御電圧ＶDiの値を識別する変数ｊが初期値"1"へ設定される。
【０１０１】
つぎに、ステップ３０１において、電源３５１が操作員によって操作されることにより、電源電圧ＶPULSEが、あらかじめ定められた飽和電圧ＶCE(sat)HIへと設定される。所定の飽和電圧ＶCE(sat)HIは、例えば、スイッチング素子８０1〜８０nの飽和電圧ＶCE(sat)の最低の定格値に相当する。つづいて、駆動制御電圧ＶDiの値が、所定の駆動制御電圧ＶDijの値に設定され（ステップ３０２）、さらに、Ｄ／Ａ変換部５４を通じて出力される（ステップ３０３）。その結果、モジュール６０iのゲート電極には、ゲート電圧ＶGE(i)として、駆動制御電圧ＶDijと同一の値が入力される。
【０１０２】
つぎに、駆動制御電圧ＶDijに対応したコレクタ電流Ｉiの検出値である電流センス電圧ＶCSijが、演算部５３へと入力される（ステップ３０４）。その後、演算部５３へ力された電流センス電圧ＶCSijは、電流算出部５０１によって、コレクタ電流Ｉijへと換算される（ステップ３０５）。このように、電流算出部５０１は、複合モジュール２５０の使用の際だけでなく、使用に先だって行われる変換データの作成の際にも、較正データ記憶部５０７に格納された較正データを用いて、コレクタ電流Ｉiの算出を行う。
【０１０３】
つぎに、駆動制御電圧ＶDijとコレクタ電流Ｉijの値が、変換データ記憶部５０８へと格納される（ステップ３０６）。この処理は、変換データ算出部５０６によって実行される。その後、ステップ３０７において、変数ｊが１よりも大きいか否かが判定される。変数ｊが１であるとき、すなわち、変換データ記憶部５０８に、モジュール６０iに対する駆動制御電圧ＶDijとコレクタ電流Ｉijの組が、１組しか格納されていないときには、処理は、ステップ３１０へ移行する。
【０１０４】
逆に、変数ｊが１より大きいとき、すなわち、変換データ記憶部５０８に、モジュール６０iに対する駆動制御電圧ＶDijとコレクタ電流Ｉijの組が、２組以上格納されているときには、処理は、ステップ３０８へ移行する。ステップ３０８では、モジュール６０iに関する最も新しい変換データと、その次に新しい変換データとにもとづいて、乗算係数Ｋi,j-1が算出される。すなわち、
Ｋi,jー1＝（ＶDij−ＶDi,jー1）／（Ｉij−Ｉi,jー1）・・・・（数式７）
が、算出される。その後、算出された乗算係数Ｋi,j-1が、変換データ記憶部５０８へと格納される（ステップ３０９）。ステップ３０８および３０９の演算処理は、変換データ算出部５０６によって実行される。
【０１０５】
つぎに、ステップ３１０において、変数ｊが所定の定数ｍ（≧２）に一致しているか否かが判定される。変数ｊが定数ｍに満たないとき、すなわち、モジュール６０iに対するすべての変換データの算出が完了していないときには、処理はステップ３１１へと移行し、変数ｊが１だけインクリメントされる。すなわち、つぎの新たな駆動制御電圧ＶDijが、変換データの算出の対象とされる。そして、処理は、ステップ３０２へと戻る。逆に、変数ｊが定数ｍに一致しているとき、すなわち、モジュール６０iに対して、すべての変換データが得られているときには、処理はステップ３１２へ移行する。
【０１０６】
ステップ３１２では、変数ｉがモジュール６０1〜６０nの個数ｎへ一致しているか否かが判定される。変数ｉが個数ｎに満たないとき、すなわち、モジュール６０1〜６０nのすべてに対して、変換データが得られるには至っていないときには、処理はステップ３１３へと移行し、変数ｉが１だけインクリメントされる。すなわち、つぎの新たなモジュール６０iが、変換データの算出の対象とされる。その後、処理は、ステップ３０１へと戻る。逆に、変数ｉが個数ｎに一致しているとき、すなわち、モジュール６０1〜６０nのすべてに対して、変換データが得られているときには、処理は完了する（ステップ３１４）。
【０１０７】
以上のように、各モジュール６０iについて、動作範囲内で最も高い飽和電圧ＶCE(sat)HIに対する乗算係数Ｋiが得られる。このため、電流偏差ΔＩiの変動を小さく抑え、しかも、速やかにゼロへと収束させる制御が実現する。さらに加えて、モジュール６０1〜６０nの各々に対して、個別に乗算係数Ｋiが得られる。
【０１０８】
しかも、スイッチング素子８０1〜８０nの入出力特性における不均一だけでなく、駆動部７０1〜７０nの特性上の不均一、および、モジュール６０1〜６０nに接続される配線のレイアウト等に由来する、これらの配線における特性上の不均一も、乗算係数Ｋiの値に反映されている。さらに、Ｄ／Ａ変換部５４などの駆動制御装置５０の内部の装置部分における誤差も、乗算係数Ｋiに反映されている。
【０１０９】
したがって、電流不均衡の解消を図る制御が、このような幅広い不均一や誤差をも考慮した適切な変換データにもとづいて、実行することが可能となる。演算部５３が、デジタル信号を処理対象としており、特に、演算部５３が、プログラムを格納したメモリと、このプログラムにもとづいて動作するＣＰＵとを備えるために、以上に述べた多種類の不均一や誤差を考慮した複雑な制御が、容易に実現される。すなわち、簡単な構成で、様々な誤差要因を吸収した柔軟な制御が、容易に達成される。
【０１１０】
なお、図１８における定数ｍは、その下限値である"2"に設定されると、乗算係数Ｋiとして、駆動制御電圧ＶDiに依存しない値が得られる。これに対して、定数ｍを、より大きい値に設定するほど、乗算係数Ｋijが、より多く得られ、それによって、図１７に示したグラフの非線形性を、より高い精度で反映した制御が行われ得る。
【０１１１】
また、図１８は、乗算係数Ｋijの値そのものが、変換データ記憶部５０８へと格納され、格納された乗算係数Ｋijが、図１２のステップ１０６の演算処理に利用される例を示している。これに対して、定数ｍをｍ≧３に設定した上で、図１８のステップ３０２〜３１１のループをｍ回反復して得られた乗算係数Ｋij（ｊ＝１〜ｍ）にもとづいて、周知の内挿法、あるいは、多項式近似等を用いて、ゲート電圧ＶGEとともに滑らかに変化する関数としての乗算係数Ｋi（ＶGE）が算出され、この乗算係数Ｋi（ＶGE）が変換データ記憶部５０８へと格納されてもよい。図１２のステップ１０６の演算処理では、乗算係数Ｋi（ＶGE）が用いられる。それによって、図１７に示したグラフの非線形性を、さらに高い精度で反映した制御が行われ得る。
【０１１２】
＜1-7.実証試験＞
つぎに、複合モジュール２５０の性能を実証するために行われたコンピュータシミュレーションについて説明する。図１９は、シミュレーションの対象とされた複合モジュールを示すブロック図である。この複合モジュール２６０は、図１に示した複合モジュール２５０において、個数ｎを３に設定したものと同等である。３個のモジュール６０1〜６０3の負荷端子Ｖ+，Ｖ-には、負荷電源２６１および負荷２６２が直列に接続されて成る直列回路が、接続されている。
【０１１３】
モジュール６０1〜６０3に、それぞれ備わるスイッチング素子は、同一定格のIGBTであり、ここでは、試料Ｑ１，Ｑ２，Ｑ３と称する。試料Ｑ１，Ｑ２，Ｑ３のコレクタ電流ＩCの定格値、すなわち定格電流は、いずれも、100Aに設定されている。したがって、複合モジュール２６０の定格電流は、300Aとなっている。また、試料Ｑ１，Ｑ２，Ｑ３のゲート電圧ＶGEの定格値、すなわち、定格ゲート電圧は、いずれも、15Vに設定されている。
【０１１４】
さらに、図２０が試料Ｑ１，Ｑ２，Ｑ３の出力特性を示すように、15Vの定格ゲート電圧が印加されたときに、飽和電圧ＶCE(sat)における代表値3.0Vからの偏差が、±10%であると設定されている。すなわち、飽和電圧ＶCE(sat)における偏差は、試料Ｑ１では、+10%、試料Ｑ２では、0%、そして、試料Ｑ３では、-10%に設定されている。
【０１１５】
図２１は、シミュレーションの結果を示すグラフである。入力信号ＶINは、100μsecの周期で、アクティブレベルとノーマルレベルとの間を反復する。したがって、試料Ｑ１，Ｑ２，Ｑ３は、10kHzの周波数で、オンおよびオフを反復する。さらに、駆動制御装置５０に備わる演算部５３（図２）は、図１２に示したループを、10μsecの周期で反復する。
【０１１６】
図２１に示すように、動作が開始された時点では、３個の試料Ｑ１，Ｑ２，Ｑ３には、いずれも、ゲート電圧ＶGEとして、デフォルト値である15Vが入力される（図１２のステップ１０１）。その結果、動作が開始された時点では、複合モジュール２６０の定格電流300Aが、試料Ｑ１，Ｑ２，Ｑ３の間で、約±8%の電流不平衡をもって分担される。このことは、図２０のグラフからも、明らかである。すなわち、試料Ｑ１，Ｑ２，Ｑ３のコレクタ電流ＩCは、それぞれ、ＩC(Q1)＝108A、ＩC(Q2)＝100A、および、ＩC(Q3)＝92Aとなる。
【０１１７】
演算部５３は、図１２に示した演算処理を反復して実行することによって、コレクタ電流ＩCが、平均値である100Aよりも小さい試料Ｑ１に対しては、ＩC(Q1)を増加させるように、ゲート電圧ＶGE（駆動制御電圧ＶDに一致する）を上昇させ、コレクタ電流ＩCが、100Aよりも大きい試料Ｑ３に対しては、ＩC(Q3)を減少させるように、ゲート電圧ＶGEを下降させ、さらに、コレクタ電流ＩCが、100Aと一致する試料Ｑ２に対しては、ＩC(Q2)をそのまま維持するように、ゲート電圧ＶGEには変化を与えない。
【０１１８】
その結果、図２１が示すように、動作開始時に存在した約±8%の電流不均衡は、わずか、1msecの後には解消され、３個の試料Ｑ１，Ｑ２，Ｑ３のいずれも、定格値の100Aを、互いに等しく負担するようになる。しかも、電流不均衡が、解消されるまでの期間（0〜1msecの期間）において、コレクタ電流ＩC(Q1)、ＩC(Q2)、および、ＩC(Q3)のいずれも、符号が反転するほどの大きな変動を被らない。すなわち、３個の試料Ｑ１，Ｑ２，Ｑ３のコレクタ電流は、滑らかに、かつ、速やかに、互いに等しい大きさへと収束する。このように、複合モジュール２６０を対象としたシミュレーションを、コンピュータを用いて実行した結果、期待通りの性能が実証された。
【０１１９】
＜1-8.応用例＞
つぎに、複合モジュール２５０の応用例について説明する。複合モジュール２５０は、例えば、コンバータ、チョッパ、インバータなどへの利用に、好適である。図２２は、複合モジュール２５０の代表的な利用形態であるインバータにおける複合モジュール２５０と負荷との関係を示す回路図である。このインバータ２７０では、２個の複合モジュール２５０が直列に接続されて成る直列回路が、直流母線Ｐ，Ｎの間に並列に３個介挿されている。そして、２個の直列の複合モジュール２５０の間の接続部が、負荷２７１へと接続されている。
【０１２０】
６個の複合モジュール２５０の各々には、図示しない外部装置が接続され、この外部装置から、入力信号ＶINが入力される。この入力信号ＶINは、各直列回路を構成する２個の複合モジュール２５０が交互にオンおよびオフするように、しかも、３個の直列回路の間で、動作の位相が１２０゜ずつずれるように入力される。その結果、負荷２７１が適切に駆動される。
【０１２１】
なお、図２２に示される６個の複合モジュール２５０の各々には、３個のスイッチング素子にそれぞれ接続された３個のダイオードが備わっている。これらのダイオードは、スイッチング素子が、オンおよびオフ動作を行う際に、逆電流による影響を受けないように設けられている。
【０１２２】
＜2.実施の形態２＞
図１では、駆動制御装置５０が、並列接続されたモジュール６０1〜６０nの中の一つである主モジュール６０1の中に組み込まれている例を示した。しかしながら、駆動制御装置５０と並列接続された複数のモジュールとの間の関係は、図１に示された形態に限られるものではない。図２３は、駆動制御装置５０とモジュールとの関係において、図１とは異なる形態の一例を示すブロック図である。
【０１２３】
この複合モジュール２８０では、駆動制御装置５０は、モジュール２８1〜２８nのいずれとも独立した装置として構成されている。モジュール２８1〜２８nの各々は、図１に示した副モジュール６０2〜６０nの各々と同一に構成されていいる。複合モジュール２８０においても、駆動制御装置５０は、複合モジュール２５０と同様に動作する。したがって、複合モジュール２５０と同様の効果が得られる。
【０１２４】
複合モジュール２５０では、駆動制御装置５０がモジュールの一つに一体化されているために、利用に際して、取り扱いが容易であるという利点が得られる。一方、複合モジュール２８０では、モジュールとして、主モジュールと副モジュールの二種類を製造する必要がなく、同一に構成されたモジュールのみで、複合モジュールを構築することができ、製造コストが節減されるという利点が得られる。
【０１２５】
＜3.変形例＞
以上の実施の形態では、駆動制御装置５０は、並列に接続されるモジュールの各々に対して、個別に、較正データおよび変換データが作成できるように構成されていた。しかしながら、精度は劣るが、並列に接続されるモジュールの間で共通する代表値（例えば、設計値）を、較正データおよび変換データとして利用するように、駆動制御装置５０を構成することも可能である。
【０１２６】
この形態では、演算部５３は、電流較正部５０５および変換データ算出部５０６を備えなくていなくてもよい。較正データ記憶部５０７および変換データ記憶部５０８には、駆動制御装置５０が接続されることが予定されているモジュールの定格に応じた設計値が、較正データおよび変換データとして、製造者の側で、あらかじめ書き込まれるとよい。
【０１２７】
このような形態においても、演算部５３がデジタル信号を処理対象とするので、従来のアナログ回路で行われる制御に比べると、電流不均衡の解消のための制御が、より高い精度で達成される。また、負の温度特性を有するスイッチング素子に対しても、電流不均衡の解消を図ることができる。
【０１２８】
【発明の効果】
第１の発明の装置では、デジタル信号処理にもとづいて、並列接続された複数個（ｎ個）のスイッチング素子の電流偏差を縮小するように、制御信号が反復的に更新される。このため、複数のスイッチング素子の間の電流不均衡、特に、飽和電圧の不均一に由来する電流不均衡の解消が、容易かつ精度良く行われ得る。このため、正の温度係数を有するスイッチング素子だけでなく負の温度係数を有するスイッチング素子に対しても、電流不均一を解消し、特定のスイッチング素子への過大な負担の集中を防止することができる。
そして、並列接続される複数個のスイッチング素子の各々ごとに、主電流と電流検出信号との関係を、個別に規定する較正データにもとづいて、主電流への換算が行われるので、主電流検出における検出特性上の不均一、スイッチング素子と駆動制御装置とを接続する配線の特性上の不均一などに由来する誤差を解消して、さらに精度の高い制御が達成される。
【０１３０】
第２の発明の装置では、電流較正部が備わるので、較正データの作成が容易に行い得る。特に、ユーザが接続して利用しようとするスイッチング素子ごとに、ユーザの側で、較正データを作成することが可能である。
【０１３１】
第３の発明の装置では、制御信号が、電流偏差に比例する量だけ変化するように、更新されるので、電流偏差の解消、すなわち、電流不平衡の解消が、簡単な演算によって実現される。
【０１３２】
第４の発明の装置では、電流偏差と制御信号の変化量との間の比例関係を、並列接続される複数のスイッチング素子ごとに規定する変換データを用いて、制御信号の更新が行われる。このため、複数のスイッチング素子の間での入出力特性の不均一、スイッチング素子と駆動制御装置とを接続する配線の特性上の不均一などに由来する誤差を解消して、さらに精度の高い制御が達成される。
【０１３３】
第５の発明の装置では、変換データ算出部が備わるので、変換データの作成が容易に行い得る。特に、ユーザが接続して利用しようとするスイッチング素子ごとに、ユーザの側で、変換データを作成することが可能である。
【０１３４】
第６の発明の装置では、ｎ個のスイッチング素子が動作中に取り得る最大の飽和電圧の下で、変換データ算出部によって作成された変換データにもとづいて、制御信号の更新が行われる。このため、電流偏差の変動を小さく抑え、しかも、速やかにゼロへと収束させる制御が実現する。
【０１３５】
第７の発明の装置では、演算部がＣＰＵとプログラムを格納するメモリとで、等価的に構成されるので、複雑な回路を用いることなく、様々な誤差要因に対応した柔軟な制御が、容易に達成される。
【０１３６】
第８の発明のモジュールでは、この発明の駆動制御装置が、スイッチング素子と電流検出部とともに、備わっている。このため、このモジュールと、駆動制御装置が備わらない従来周知のモジュールとを、並列に接続することによって、複合モジュールを容易に構築することができる。すなわち、利用に際して、取り扱いが容易であるという効果が得られる。
【０１３７】
第９の発明の複合モジュールでは、この発明の駆動制御装置が、複数のスイッチング素子と複数の電流検出部とともに、備わっている。このため、複数のスイッチング素子の間の電流不均衡が、精度良く解消され、特定のスイッチング素子に負担が偏らない複合モジュールが実現する。
【０１３８】
第１０の発明の複合モジュールでは、複数のスイッチング素子と複数の電流検出部とが、１個ずつ、個別のケースの中に組み込まれて、モジュールを構成している。したがって、同一ないし少品種のモジュールを用いて、それらの間を配線などで接続するだけで、個数ｎの異なる様々な複合モジュールを、自在に構築することができる。すなわち、製造コストが節減できるという効果が得られる。
【０１３９】
第１１の発明の複合モジュールでは、複数のケースの中の一つに、駆動制御装置が、さらに組み込まれることによって、駆動制御装置を備えるモジュールが構成されている。このため、駆動制御装置を備えるモジュールと、駆動制御装置を備えないモジュールとを、並列に接続することによって、複合モジュールを容易に構築することができる。すなわち、駆動制御装置をモジュールとは別体のものとして扱う必要がないので、組立て作業が容易であるという効果が得られる。
【図面の簡単な説明】
【図１】 実施の形態１の複合モジュールのブロック図である。
【図２】 実施の形態１の駆動制御装置のブロック図である。
【図３】 実施の形態１の駆動部のブロック図である。
【図４】 実施の形態１の電流検出部の一例のブロック図である。
【図５】 実施の形態１の電流検出部の他の例のブロック図である。
【図６】 実施の形態１の電流検出部のさらに別の例のブロック図である。
【図７】 実施の形態１の電流検出信号増幅部のブロック図である。
【図８】 IGBTの出力特性の一例を示すグラフである。
【図９】 ３個のIGBTの出力特性の不均一を例示するグラフである。
【図１０】 ３個のIGBTの入出力特性の不均一を例示するグラフである。
【図１１】 実施の形態１の演算部のブロック図である。
【図１２】 実施の形態１の演算部の動作の手順を示す流れ図である。
【図１３】 実施の形態１のコレクタ電流Ｉiと電流センス電圧ＶCSiとの関係を示すグラフである。
【図１４】 較正データを作成するための外部装置を示す回路図である。
【図１５】 実施の形態１の電流較正部の動作の手順を示す流れ図である。
【図１６】 変換データを作成するための外部装置を示す回路図である。
【図１７】 IGBTの入出力特性を例示するグラフである。
【図１８】 実施の形態１の変換データ算出部の動作の手順を示す流れ図である。
【図１９】 シミュレーションの対象とされた複合モジュールのブロック図である。
【図２０】 シミュレーションの対象とされた複合モジュールに備わるIGBTの出力特性を示すグラフである。
【図２１】 シミュレーションの結果を示すグラフである。
【図２２】 複合モジュールの利用形態を例示する回路図である。
【図２３】 実施の形態２の複合モジュールのブロック図である。
【符号の説明】
５０ 駆動制御装置、５２ Ａ／Ｄ変換部、５３ 演算部、５４ Ｄ／Ａ変換部、８０1〜８０n スイッチング素子、９０1〜９０n 電流検出部、２８1〜２８n，６０1〜６０n モジュール、２５０，２６０ 複合モジュール、５０１ 電流算出部、５０２ 電流偏差算出部、５０３ 制御信号算出部、５０５ 電流較正部、５０６ 変換データ算出部、５０７ 較正データ記憶部、５０８ 変換データ記憶部、ＩC，Ｉ1〜Ｉn コレクタ電流（主電流）、ΔＩ1〜ΔＩn 電流偏差、ＶCE(sat) 飽和電圧、ＶCS1〜ＶCSn 電流センス電圧（電流検出信号）、ＶD1〜ＶDn 駆動制御電圧（制御信号）、ＶGE ゲート電圧（制御信号）。
Claims (11)
- 並列接続されたｎ（≧２）個のスイッチング素子に接続して使用され、前記ｎ個のスイッチング素子のｎ個の主電流の検出値であるｎ個の電流検出信号にもとづいて、前記ｎ個の主電流の大きさをそれぞれ制御するｎ個の制御信号を反復的に更新して、前記ｎ個のスイッチング素子へと供給する駆動制御装置において、
前記ｎ個の電流検出信号を、アナログ形式からデジタル形式へと変換するＡ／Ｄ変換部と、
デジタル形式の前記ｎ個の電流検出信号にもとづいて、デジタル演算処理を実行することにより、前記ｎ個の制御信号を算出する演算部と、
前記演算部で算出された前記ｎ個の制御信号を、デジタル形式からアナログ形式へと変換するＤ／Ａ変換部と、を備え、
前記演算部は、
デジタル形式の前記ｎ個の電流検出信号を前記ｎ個の主電流へと、それぞれ換算する電流算出部と、
前記電流算出部で換算された前記ｎ個の主電流の平均値を算出し、前記ｎ個の主電流の前記平均値からの差であるｎ個の電流偏差を算出する電流偏差算出部と、
前記ｎ個の電流偏差の各々が縮小する方向に前記ｎ個の制御信号を更新する制御信号算出部と、を有し、
前記ｎ個の電流検出信号と前記ｎ個の主電流とのそれぞれの間の関係を、前記ｎ個のスイッチング素子の各々ごとに個別に規定する較正データを、格納可能な較正データ記憶部を、さらに備え、
前記電流算出部は、前記較正データ記憶部に格納される前記較正データにもとづいて、前記ｎ個の電流検出信号を前記ｎ個の主電流へと換算する駆動制御装置。 - 請求項１に記載の駆動制御装置において、
前記演算部は、
前記ｎ個のスイッチング素子の各々に対して、与えられたｋ（≧１）個の主電流に対するｋ個の電流検出信号にもとづいて、前記較正データを作成し、前記較正データ記憶部へと格納する電流較正部を、さらに備える駆動制御装置。 - 請求項１または請求項２に記載の駆動制御装置において、
前記制御信号算出部は、前記ｎ個の電流偏差に、それぞれ比例した量だけ変化するように、前記ｎ個の制御信号を更新する駆動制御装置。 - 請求項３に記載の駆動制御装置において、
前記ｎ個の電流偏差と前記ｎ個の制御信号の変化量とのそれぞれの間の比例関係を、前記ｎ個のスイッチング素子の各々ごとに個別に規定する変換データを、格納可能な変換データ記憶部を、さらに備え、
前記制御信号算出部は、前記変換データ記憶部に格納される前記変換データにもとづいて、前記ｎ個の電流偏差に、それぞれ比例した量だけ変化するように、前記ｎ個の制御信号を更新する駆動制御装置。 - 請求項４に記載の駆動制御装置において、
前記演算部は、
前記ｎ個のスイッチング素子に共通に付与される飽和電圧の下で、前記ｎ個のスイッチング素子の各々について、ｍ（≧２）個の制御信号を出力し、その結果前記電流算出部によって得られたｍ個の主電流と、出力した前記ｍ個の制御信号とにもとづいて、主電流と制御信号の間の変化率として、前記変換データを作成し、前記変換データ記憶部へと格納する変換データ算出部を、さらに備える駆動制御装置。 - 請求項５に記載の駆動制御装置において、
前記変換データ記憶部は、前記ｎ個のスイッチング素子が動作中に取り得る最大の飽和電圧の下で、前記変換データ算出部によって作成された前記変換データを格納している駆動制御装置。 - 請求項１ないし請求項６のいずれかに記載の駆動制御装置において、
前記演算部が、プログラムにもとづいて動作するＣＰＵと、前記プログラムを格納するメモリとを備え、前記演算部に含まれる各部は、前記ＣＰＵと前記メモリとによって、等価的に構成される駆動制御装置。 - 請求項１ないし請求項７のいずれかに記載の駆動制御装置と、
前記ｎ個のスイッチング素子の一つとしての主素子と、
当該主素子の主電流を検出し電流検出信号を出力する電流検出部と、を備え、
前記駆動制御装置には、前記ｎ個の電流検出信号の一つとして、前記電流検出部が出力する前記電流検出信号が入力され、
前記駆動制御装置は、前記ｎ個の制御信号の一つを、前記主素子へ供給するモジュール。 - 請求項１ないし請求項７のいずれかに記載の駆動制御装置と、
前記ｎ個のスイッチング素子と、
これらｎ個のスイッチング素子のｎ個の主電流を、それぞれ検出することにより、前記ｎ個の電流検出信号を得て、前記駆動制御装置へと供給するｎ個の電流検出部と、を備え、
前記駆動制御装置は、前記ｎ個の制御信号を、前記ｎ個のスイッチング素子へ、それぞれ供給する複合モジュール。 - 請求項９に記載の複合モジュールにおいて、
前記ｎ個のスイッチング素子と、前記ｎ個の電流検出部とが、ｎ個のケースの中に、それぞれ、個別に組み込まれており、
前記ｎ個の電流検出部の各々は、前記ｎ個のスイッチング素子の中で、同一のケースに組み込まれたスイッチング素子の主電流を検出する複合モジュール。 - 請求項１０に記載の複合モジュールにおいて、
前記ｎ個のケースの中の一つに、前記駆動制御装置が、さらに組み込まれている複合モジュール。
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