JP4770063B2 - Ｉｐｍ回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、インバータなどに用いられるインテリジェントパワーモジュール（ＩＰＭ）回路に関する。
【０００２】
【従来の技術】
図２にこの種のＩＰＭを用いたインバータ主回路例を示す。
同図において、１は直流電源（なお、交流入力の場合は整流器＋電解コンデンサの構成となる）、２はＩＰＭ回路である。このＩＰＭ回路２はここでは、ＩＧＢＴ等のパワー半導体素子３とこれに逆並列接続されたダイオード４との組が６回路分設けられ、各素子３にはそのゲートを駆動するためのゲート駆動回路５および素子３を過電流や過熱から保護するための保護回路６がそれぞれ設けられる（図２ではその１個分だけが示されている）。なお、ゲート駆動回路５は外部からの信号Ｌ１によって素子３をオン，オフさせるとともに、保護回路６を介して素子３に過電流が流れたり過熱した場合に故障信号Ｌ２を出力する。
【０００３】
図３にゲート駆動部の詳細を示す。これは、保護回路の図示を省略したＩＰＭ回路とも言える。
Ｓ１はオン用のゲート抵抗を兼ねたＭＯＳＦＥＴ（金属酸化膜型電界効果トランジスタ）で、このＭＯＳＦＥＴがオンすることでＩＧＢＴ素子３がオンする。また、Ｓ２はオフ用のゲート抵抗を兼ねたＭＯＳＦＥＴで、このＭＯＳＦＥＴがオンすることで素子３がオフする。Ｄ１は信号Ｌ１の立ち上がりを遅延させる遅延回路、Ｄ２自体は立ち上がり遅延回路であるが、インバータゲートＩ２が前段に設けられていることから、信号Ｌ１の立ち下がりを遅延させる回路で、遅延回路Ｄ１，Ｄ２はＳ１，Ｓ２を同時オンさせないこと、およびノイズによる誤動作を防止するために設けられる。なお、７はゲート駆動回路用電源である。
【０００４】
【発明が解決しようとする課題】
通常、ＩＰＭのゲート駆動回路や保護回路はＩＣ（集積回路）で構成される。上記の遅延回路Ｄ１，Ｄ２等をＩＣで構成する場合、一般的には設計値に対し数１０％の個体差ばらつきが発生する。また、ＩＰＭの入力からスイッチ素子を駆動する最終段のスイッチ素子（Ｓ１，Ｓ２）までの間には図示のバッファ回路Ｂ１の他にさまざまな回路が接続されているため、これらの回路による遅延時間ばらつきも存在する。そこで、ＩＰＭを並列接続し信号Ｌ１を並列入力して動作させる場合、各種回路の遅延時間ばらつきによって、並列接続されたスイッチ素子のスイッチング時間差は大きくなり、その結果、スイッチング時の電流アンバランスが発生し、過電流検出レベル以下で過電流検出をしたり、スイッチング損失責務の増加やアンバランスにより、特定素子に熱集中現象が起きたりする。
したがって、この発明の課題は、スイッチング時のアンバランスをなくすことで、誤検出動作や特定素子への熱集中現象を防止することにある。
【０００５】
【課題を解決するための手段】
このような課題を解決するため、請求項1の発明では、パワーモジュールおよびこれを駆動する駆動回路を少なくとも備えたＩＰＭ（インテリジェントパワーモジュール）回路を並列に接続してなるＩＰＭ回路であって、
前記駆動回路を、外部から信号を入力されて前記パワーモジュールをオンさせるための信号を生成する第１信号生成回路と、その出力にもとづきパワーモジュールをオンさせる第１スイッチ素子と、外部から信号を入力されて前記パワーモジュールをオフさせるための信号を生成する第２信号生成回路と、その出力にもとづきパワーモジュールをオフさせる第２スイッチ素子と、前記第１信号生成回路と前記第１スイッチ素子および前記第２信号生成回路と前記第２スイッチ素子との間にそれぞれ設けられ、自ＩＰＭ回路の第１信号生成回路出力と他ＩＰＭ回路の第１信号生成回路出力との論理積演算をする第１演算手段と、同じく自ＩＰＭ回路の第２信号生成回路出力と他ＩＰＭ回路の第２信号生成回路出力との論理積演算をする第２演算手段とから構成し、各ＩＰＭ回路対応のパワーモジュールがほぼ同時にオン，オフするようにタイミングを決定することを特徴とする。
【０００６】
【発明の実施の形態】
図１はこの発明の実施の形態を示す回路図である。
これは、図３の回路に対し、遅延回路Ｄ１Ａ，Ｄ２Ａからの出力をそれぞれナンドゲートＮ１Ｂ，アンドゲートＡ１Ｂに入力し、遅延回路Ｄ１Ｂ，Ｄ２Ｂからの出力をそれぞれナンドゲートＮ１Ａ，アンドゲートＡ１Ａに入力するようにした点が特徴である。こうすることで、並列接続されたＩＰＭの駆動回路の最終段スイッチ素子Ｓ１ＡとＳ１ＢまたはＳ２ＡとＳ２Ｂがほぼ同時にオン，オフされることになり、並列接続されるＩＧＢＴ３Ａ，ＩＧＢＴ３Ｂをスイッチング時間のばらつきなくスイッチングさせることができる。なお、ＩＰＭ単体で運転する場合は端子Ｔ１ＡとＴ１Ｂ間、および端子Ｔ２ＡとＴ２Ｂ間を短絡することによって遅延回路Ｄ１Ａ，Ｄ２Ａの出力信号に応じてスイッチ素子Ｓ１ＡとＳ２Ａがオン，オフされることになる。
【０００７】
【発明の効果】
この発明によれば、ＩＰＭの並列化によって並列駆動されるＩＧＢＴは、スイッチング時間のばらつきがなくなるので、そのスイッチング波形はほぼ同じものとなる。このことにより、スイッチング時のアンバランスによる損失増加や不必要な過電流検出，過熱検出現象をなくすことができる。
【図面の簡単な説明】
【図１】この発明の実施の形態を示す構成図である。
【図２】ＩＰＭを用いたインバータの従来例を示す構成図である。
【図３】図２のゲート駆動回路例を示す回路図である。
【符号の説明】
１…直流電源、２，２Ａ，２Ｂ…ＩＰＭ（インテリジェントパワーモジュール）回路、３，３Ａ，３Ｂ…ＩＧＢＴ、４…ダイオード、５…ゲート駆動回路、６…保護回路、７…ゲート駆動回路用電源、８，９…信号線、Ｂ１…バッファ回路、Ｉ１，Ｉ２…インバータゲート、Ｄ１Ａ，Ｄ２Ａ，Ｄ１Ｂ，Ｄ２Ｂ…遅延回路、Ｓ１Ａ，Ｓ２Ａ，Ｓ１Ｂ，Ｓ２Ｂ…最終段スイッチ素子、Ａ１Ａ，Ａ１Ｂ…アンドゲート、Ｎ１Ａ，Ｎ１Ｂ…ナンドゲート、Ｔ１Ａ，Ｔ２Ａ，Ｔ１Ｂ，Ｔ２Ｂ…端子。
Claims (1)
- パワーモジュールおよびこれを駆動する駆動回路を少なくとも備えたＩＰＭ（インテリジェントパワーモジュール）回路を並列に接続してなるＩＰＭ回路であって、
前記駆動回路を、外部から信号を入力されて前記パワーモジュールをオンさせるための信号を生成する第１信号生成回路と、その出力にもとづきパワーモジュールをオンさせる第１スイッチ素子と、外部から信号を入力されて前記パワーモジュールをオフさせるための信号を生成する第２信号生成回路と、その出力にもとづきパワーモジュールをオフさせる第２スイッチ素子と、前記第１信号生成回路と前記第１スイッチ素子および前記第２信号生成回路と前記第２スイッチ素子との間にそれぞれ設けられ、自ＩＰＭ回路の第１信号生成回路出力と他ＩＰＭ回路の第１信号生成回路出力との論理積演算をする第１演算手段と、同じく自ＩＰＭ回路の第２信号生成回路出力と他ＩＰＭ回路の第２信号生成回路出力との論理積演算をする第２演算手段とから構成し、各ＩＰＭ回路対応のパワーモジュールがほぼ同時にオン，オフするようにタイミングを決定することを特徴とするＩＰＭ回路。
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