JP2001053232A - 半導体集積回路及びそのテスト方法 - Google Patents
半導体集積回路及びそのテスト方法Info
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Abstract
(57)【要約】
【課題】 通常動作モードとテストモードとを有する半
導体集積回路において、テストモード用端子を設けず
に、また、使用状態に限定されずに、テストモードを簡
単に設定できる半導体集積回路及びそのテスト方法を提
供すること。 【解決手段】 通常動作モードとテストモードとを有す
る半導体集積回路であって、高電位側の電源電圧と低電
位側の電源電圧とが供給されて動作する出力ドライバ回
路と、出力ドライバ回路の出力に電気的に接続された出
力端子と、出力端子に外部から印加された電圧を高電位
側の電源電圧と低電位側の電源電圧との内の一方と比較
する比較回路と、比較回路の比較結果に基づいて半導体
集積回路がテストモードとなるように制御するテストモ
ード制御手段とを具備する。
導体集積回路において、テストモード用端子を設けず
に、また、使用状態に限定されずに、テストモードを簡
単に設定できる半導体集積回路及びそのテスト方法を提
供すること。 【解決手段】 通常動作モードとテストモードとを有す
る半導体集積回路であって、高電位側の電源電圧と低電
位側の電源電圧とが供給されて動作する出力ドライバ回
路と、出力ドライバ回路の出力に電気的に接続された出
力端子と、出力端子に外部から印加された電圧を高電位
側の電源電圧と低電位側の電源電圧との内の一方と比較
する比較回路と、比較回路の比較結果に基づいて半導体
集積回路がテストモードとなるように制御するテストモ
ード制御手段とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的には半導体
集積回路及びそのテスト方法に関し、特に、内部回路の
テスト機能を有する半導体集積回路及びそのテスト方法
に関する。
集積回路及びそのテスト方法に関し、特に、内部回路の
テスト機能を有する半導体集積回路及びそのテスト方法
に関する。
【０００２】
【従来の技術】従来、内部回路のテスト機能を有する半
導体集積回路においては、テストモードと通常動作モー
ドとの切換を制御するためのテストピンを専用に設けて
いた。しかしながら、ＩＣのピンの数は回路規模や規格
により制限され、場合によっては専用のテストピンを設
ける余裕が無いことがある。このような場合には、電源
ピンが複数あるときにはその数を減らすか、電源ピンの
数を減らすことができないときにはテストモードを断念
しなければならなかった。
導体集積回路においては、テストモードと通常動作モー
ドとの切換を制御するためのテストピンを専用に設けて
いた。しかしながら、ＩＣのピンの数は回路規模や規格
により制限され、場合によっては専用のテストピンを設
ける余裕が無いことがある。このような場合には、電源
ピンが複数あるときにはその数を減らすか、電源ピンの
数を減らすことができないときにはテストモードを断念
しなければならなかった。
【０００３】一方、日本国特許出願公開公報（特開）平
１−６８６７４号には、１個のテストモード用端子に入
力する複数電圧レベルの信号に応じて、内部回路とテス
ト用端子との接続関係を規定することにより、複数のテ
ストモードの選択を可能にした半導体集積回路が掲載さ
れている。
１−６８６７４号には、１個のテストモード用端子に入
力する複数電圧レベルの信号に応じて、内部回路とテス
ト用端子との接続関係を規定することにより、複数のテ
ストモードの選択を可能にした半導体集積回路が掲載さ
れている。
【０００４】また、日本国特許出願公開公報（特開）平
２−６２７８３号には、エージングモードと複数ビット
並列テストモードとを有する半導体記憶装置において、
エージングモードかつテストモードである場合に不要と
なる入力端子に、電源電圧よりも高い所定の電圧以上の
制御信号が印加された時にのみ、エージングモードと同
時にテストモードに入ることが掲載されている。
２−６２７８３号には、エージングモードと複数ビット
並列テストモードとを有する半導体記憶装置において、
エージングモードかつテストモードである場合に不要と
なる入力端子に、電源電圧よりも高い所定の電圧以上の
制御信号が印加された時にのみ、エージングモードと同
時にテストモードに入ることが掲載されている。
【０００５】
【発明が解決しようとする課題】しかしながら、特開平
１−６８６７４号に記載された半導体集積回路において
も、テストモード用端子が必要であることには変わりが
ない。
１−６８６７４号に記載された半導体集積回路において
も、テストモード用端子が必要であることには変わりが
ない。
【０００６】また、特開平２−６２７８３号に記載され
た半導体記憶装置によれば、通常の入力信号とテストモ
ードの制御信号とを簡単に区別することが困難であり、
テストモードの制御信号を使用できる状態が極めて限定
されてしまう。さらに、通常動作モードにおいて半導体
装置内に余分な電流が流れてしまったり、モードを検出
するための回路が複雑化してしまうという問題があっ
た。
た半導体記憶装置によれば、通常の入力信号とテストモ
ードの制御信号とを簡単に区別することが困難であり、
テストモードの制御信号を使用できる状態が極めて限定
されてしまう。さらに、通常動作モードにおいて半導体
装置内に余分な電流が流れてしまったり、モードを検出
するための回路が複雑化してしまうという問題があっ
た。
【０００７】そこで、上記の点に鑑み、本発明の目的
は、通常動作モードとテストモードとを有する半導体集
積回路において、テストモード用端子を設けずに、ま
た、使用状態に限定されずに、テストモードを簡単に設
定できる半導体集積回路及びそのテスト方法を提供する
ことである。
は、通常動作モードとテストモードとを有する半導体集
積回路において、テストモード用端子を設けずに、ま
た、使用状態に限定されずに、テストモードを簡単に設
定できる半導体集積回路及びそのテスト方法を提供する
ことである。
【０００８】
【課題を解決するための手段】以上の課題を解決するた
め、本発明に係る半導体集積回路は、通常動作モードと
テストモードとを有する半導体集積回路であって、高電
位側の電源電圧と低電位側の電源電圧とが供給されて動
作する出力ドライバ回路と、出力ドライバ回路の出力に
電気的に接続された出力端子と、出力端子に外部から印
加された電圧を高電位側の電源電圧と低電位側の電源電
圧との内の一方と比較する比較回路と、比較回路の比較
結果に基づいて半導体集積回路がテストモードとなるよ
うに制御するテストモード制御手段とを具備することを
特徴とする。
め、本発明に係る半導体集積回路は、通常動作モードと
テストモードとを有する半導体集積回路であって、高電
位側の電源電圧と低電位側の電源電圧とが供給されて動
作する出力ドライバ回路と、出力ドライバ回路の出力に
電気的に接続された出力端子と、出力端子に外部から印
加された電圧を高電位側の電源電圧と低電位側の電源電
圧との内の一方と比較する比較回路と、比較回路の比較
結果に基づいて半導体集積回路がテストモードとなるよ
うに制御するテストモード制御手段とを具備することを
特徴とする。
【０００９】ここで、テストモード制御手段は、出力端
子に外部から印加された電圧が前記高電位側の電源電圧
よりも高いか又は低電位側の電源電圧よりも低い場合
に、半導体集積回路がテストモードになるように制御し
ても良い。
子に外部から印加された電圧が前記高電位側の電源電圧
よりも高いか又は低電位側の電源電圧よりも低い場合
に、半導体集積回路がテストモードになるように制御し
ても良い。
【００１０】また、この半導体集積回路は、複数の出力
ドライバ回路と、複数の出力ドライバ回路の出力にそれ
ぞれ電気的に接続された複数の出力端子と、複数の出力
端子の内の少なくとも１つに外部から印加された電圧を
高電位側の電源電圧と低電位側の電源電圧との内の一方
と比較する比較回路とを具備しても良い。
ドライバ回路と、複数の出力ドライバ回路の出力にそれ
ぞれ電気的に接続された複数の出力端子と、複数の出力
端子の内の少なくとも１つに外部から印加された電圧を
高電位側の電源電圧と低電位側の電源電圧との内の一方
と比較する比較回路とを具備しても良い。
【００１１】さらに、この半導体集積回路は、出力端子
に外部から印加された電圧を高電位側の電源電圧と比較
する第１の比較回路と、出力端子に外部から印加された
電圧を低電位側の電源電圧と比較する第２の比較回路
と、第１及び第２の比較回路の出力の論理和を求める論
理和手段と、論理和手段の出力に基づいて半導体集積回
路がテストモードとなるように制御するテストモード制
御手段とを具備しても良い。
に外部から印加された電圧を高電位側の電源電圧と比較
する第１の比較回路と、出力端子に外部から印加された
電圧を低電位側の電源電圧と比較する第２の比較回路
と、第１及び第２の比較回路の出力の論理和を求める論
理和手段と、論理和手段の出力に基づいて半導体集積回
路がテストモードとなるように制御するテストモード制
御手段とを具備しても良い。
【００１２】以上において、高電位側の電源電圧と低電
位側の電源電圧との内の一方が基準電位であっても良
い。
位側の電源電圧との内の一方が基準電位であっても良
い。
【００１３】一方、本発明に係る半導体集積回路のテス
ト方法は、通常動作モードとテストモードとを有する半
導体集積回路のテスト方法であって、半導体集積回路に
高電位側の電源電圧と低電位側の電源電圧とを供給する
第１のステップと、半導体集積回路の出力ドライバ回路
の出力に電気的に接続された出力端子に高電位側の電源
電圧よりも高いか又は低電位側の電源電圧よりも低い電
圧を印加することにより半導体集積回路がテストモード
となるように制御する第２のステップとを具備すること
を特徴とする。
ト方法は、通常動作モードとテストモードとを有する半
導体集積回路のテスト方法であって、半導体集積回路に
高電位側の電源電圧と低電位側の電源電圧とを供給する
第１のステップと、半導体集積回路の出力ドライバ回路
の出力に電気的に接続された出力端子に高電位側の電源
電圧よりも高いか又は低電位側の電源電圧よりも低い電
圧を印加することにより半導体集積回路がテストモード
となるように制御する第２のステップとを具備すること
を特徴とする。
【００１４】ここで、第２のステップが、出力端子に流
れる電流を検出することにより、出力ドライバ回路の出
力状態を判定するステップを含んでも良い。
れる電流を検出することにより、出力ドライバ回路の出
力状態を判定するステップを含んでも良い。
【００１５】また、第２のステップは、出力ドライバ回
路の出力がハイレベルとなるべき場合に高電位側の電源
電圧よりも高い電圧を出力端子に印加し、出力ドライバ
回路の出力がローレベルとなるべき場合に低電位側の電
源電圧よりも低い電圧を出力端子に印加することによ
り、半導体集積回路がテストモードとなるように制御し
ても良い。
路の出力がハイレベルとなるべき場合に高電位側の電源
電圧よりも高い電圧を出力端子に印加し、出力ドライバ
回路の出力がローレベルとなるべき場合に低電位側の電
源電圧よりも低い電圧を出力端子に印加することによ
り、半導体集積回路がテストモードとなるように制御し
ても良い。
【００１６】あるいは、第２のステップは、出力端子に
流れる電流が少なくなるように、高電位側の電源電圧よ
りも高い電圧と低電位側の電源電圧よりも低い電圧との
内の一方を選択して出力端子に印加することにより、半
導体集積回路がテストモードとなるように制御しても良
い。
流れる電流が少なくなるように、高電位側の電源電圧よ
りも高い電圧と低電位側の電源電圧よりも低い電圧との
内の一方を選択して出力端子に印加することにより、半
導体集積回路がテストモードとなるように制御しても良
い。
【００１７】以上において、高電位側の電源電圧と低電
位側の電源電圧との内の一方が基準電位であっても良
い。
位側の電源電圧との内の一方が基準電位であっても良
い。
【００１８】以上の様に構成した本発明に係る半導体集
積回路及びそのテスト方法によれば、通常動作モードと
テストモードとを有する半導体集積回路において、テス
トモード用端子を設けずに、また、使用状態に限定され
ずに、テストモードを簡単に設定できる半導体集積回路
及びそのテスト方法を提供することが可能となる。
積回路及びそのテスト方法によれば、通常動作モードと
テストモードとを有する半導体集積回路において、テス
トモード用端子を設けずに、また、使用状態に限定され
ずに、テストモードを簡単に設定できる半導体集積回路
及びそのテスト方法を提供することが可能となる。
【００１９】
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態について説明する。尚、同一の要素には同一の
番号を付して説明を省略する。
施の形態について説明する。尚、同一の要素には同一の
番号を付して説明を省略する。
【００２０】図１は、本発明の第１の実施形態に係る半
導体集積回路を示している。図１において、出力ドライ
バ１１を構成するＰチャネルトランジスタＱ１のソース
は高電位側の電源電圧ＶDDに接続され、Ｎチャネルトラ
ンジスタＱ２のソースは低電位側の電源電圧ＶSSに接続
されている。これらの電源電圧の一方は、基準電位（０
Ｖ）としてもかまわない。トランジスタＱ１とＱ２のド
レインは、出力端子１２に接続されている。トランジス
タＱ１のソース（即ち、電源電圧ＶDD）にはアナログコ
ンパレータ１３の反転入力が接続され、トランジスタＱ
１のドレイン（即ち、出力端子１２）にはアナログコン
パレータ１３の非反転入力が接続されている。アナログ
コンパレータ１３の出力は、テストモード信号として、
テストモード制御手段１４に供給される。この半導体集
積回路をテストする際には、テスト装置の直流電圧源１
が、切換手段３を介して接続される。切換手段３は、テ
スト装置に内蔵されるスイッチであっても良いし、テス
ト装置を半導体集積回路に接続する経路上、あるいはテ
スト装置内で構成しても良い。直流電圧源１は、高電位
側の電源電圧ＶDDを超える高電圧ＨＶDDを供給する。
導体集積回路を示している。図１において、出力ドライ
バ１１を構成するＰチャネルトランジスタＱ１のソース
は高電位側の電源電圧ＶDDに接続され、Ｎチャネルトラ
ンジスタＱ２のソースは低電位側の電源電圧ＶSSに接続
されている。これらの電源電圧の一方は、基準電位（０
Ｖ）としてもかまわない。トランジスタＱ１とＱ２のド
レインは、出力端子１２に接続されている。トランジス
タＱ１のソース（即ち、電源電圧ＶDD）にはアナログコ
ンパレータ１３の反転入力が接続され、トランジスタＱ
１のドレイン（即ち、出力端子１２）にはアナログコン
パレータ１３の非反転入力が接続されている。アナログ
コンパレータ１３の出力は、テストモード信号として、
テストモード制御手段１４に供給される。この半導体集
積回路をテストする際には、テスト装置の直流電圧源１
が、切換手段３を介して接続される。切換手段３は、テ
スト装置に内蔵されるスイッチであっても良いし、テス
ト装置を半導体集積回路に接続する経路上、あるいはテ
スト装置内で構成しても良い。直流電圧源１は、高電位
側の電源電圧ＶDDを超える高電圧ＨＶDDを供給する。
【００２１】通常動作モード（切換手段３がオフの状態
に相当する）においては、トランジスタＱ１とＱ２のゲ
ートに入力された入力信号が反転されてドレインから出
力され、出力端子１２に供給される。トランジスタＱ１
のドレイン電圧は電源電圧ＶDD以上になることはないの
で、アナログコンパレータ１３から出力されるテストモ
ード信号はローレベルのままであり、テストモード制御
手段１４は通常動作モードを維持する。
に相当する）においては、トランジスタＱ１とＱ２のゲ
ートに入力された入力信号が反転されてドレインから出
力され、出力端子１２に供給される。トランジスタＱ１
のドレイン電圧は電源電圧ＶDD以上になることはないの
で、アナログコンパレータ１３から出力されるテストモ
ード信号はローレベルのままであり、テストモード制御
手段１４は通常動作モードを維持する。
【００２２】一方、テストモードに入る場合には、切換
手段３がオンとなり、電源電圧ＶDDを超える高電圧ＨＶ
DDが出力端子１２に印加される。これにより、トランジ
スタＱ１のドレイン電圧も高電圧ＨＶDDとなり、アナロ
グコンパレータ１３から出力されるテストモード信号が
ハイレベルとなって、テストモード制御手段１４はテス
トモードとなるように半導体集積回路を制御する。
手段３がオンとなり、電源電圧ＶDDを超える高電圧ＨＶ
DDが出力端子１２に印加される。これにより、トランジ
スタＱ１のドレイン電圧も高電圧ＨＶDDとなり、アナロ
グコンパレータ１３から出力されるテストモード信号が
ハイレベルとなって、テストモード制御手段１４はテス
トモードとなるように半導体集積回路を制御する。
【００２３】本実施形態においては、出力端子１２とし
て、上記テストモードにおいてテストする必要の無い出
力端子（即ち、入力状態の無い回路の出力端子）を使用
することが望ましい。しかしながら、テストモードにお
いて、電源電圧ＶDDを超える高電圧ＨＶDDを出力端子１
２に印加すると同時に、出力端子１２に流れる電流を電
流検出回路によって検出するようにすれば、出力端子１
２を通常動作モードとテストモードの切換のために使用
しつつ、出力ドライバ１１の出力状態を判定することが
できる。
て、上記テストモードにおいてテストする必要の無い出
力端子（即ち、入力状態の無い回路の出力端子）を使用
することが望ましい。しかしながら、テストモードにお
いて、電源電圧ＶDDを超える高電圧ＨＶDDを出力端子１
２に印加すると同時に、出力端子１２に流れる電流を電
流検出回路によって検出するようにすれば、出力端子１
２を通常動作モードとテストモードの切換のために使用
しつつ、出力ドライバ１１の出力状態を判定することが
できる。
【００２４】即ち、出力ドライバ１１がハイレベルを出
力すべき場合には、出力ドライバ１１の入力信号はロー
レベルであり、トランジスタＱ２はカットオフしてい
る。従って、出力端子１２に印加された高電圧ＨＶ
DDは、トランジスタＱ１を介して電源電圧ＶDDに流れる
ことになるが、高電圧ＨＶDDと電源電圧ＶDDの電位差を
小さくしておけば、その電流値は小さい。
力すべき場合には、出力ドライバ１１の入力信号はロー
レベルであり、トランジスタＱ２はカットオフしてい
る。従って、出力端子１２に印加された高電圧ＨＶ
DDは、トランジスタＱ１を介して電源電圧ＶDDに流れる
ことになるが、高電圧ＨＶDDと電源電圧ＶDDの電位差を
小さくしておけば、その電流値は小さい。
【００２５】一方、出力ドライバ１１がローレベルを出
力すべき場合には、出力ドライバ１１の入力信号はハイ
レベルであり、トランジスタＱ２はオンしている。従っ
て、出力端子１２に印加された高電圧ＨＶDDは、トラン
ジスタＱ２を介して低電圧側の電源電圧ＶSSにも流れる
ことになるので、その電流値は大きくなる。
力すべき場合には、出力ドライバ１１の入力信号はハイ
レベルであり、トランジスタＱ２はオンしている。従っ
て、出力端子１２に印加された高電圧ＨＶDDは、トラン
ジスタＱ２を介して低電圧側の電源電圧ＶSSにも流れる
ことになるので、その電流値は大きくなる。
【００２６】従って、出力端子１２に流れる電流を電流
検出回路を用いて検出すれば、出力ドライバ１１の出力
状態を判定することができる。
検出回路を用いて検出すれば、出力ドライバ１１の出力
状態を判定することができる。
【００２７】次に、本発明の第２の実施形態について説
明する。図２は、本発明の第２の実施形態に係る半導体
集積回路を示している。第２の実施形態が第１の実施形
態と異なるのは、複数の出力ドライバ（図２では、例と
して１１と２１を示す）の出力端子（図２では、例とし
て１２と２２を示す）の少なくとも１つに高電圧ＨＶDD
を印加することにより、半導体集積回路をテストモード
にすることができる点である。出力端子１２と２２は、
ダイオードＤ１とＤ２をそれぞれ介して、アナログコン
パレータ１３の非反転入力に接続されている。アナログ
コンパレータ１３の反転入力には、ダイオードＤ３を介
して電源電圧ＶDDが接続されている。従って、例えば出
力端子１２に高電圧ＨＶDDを印加することにより、アナ
ログコンパレータ１３の出力がハイレベルとなり、テス
トモード制御手段１４は半導体集積回路がテストモード
となるように制御する。この時、出力端子２２の出力電
圧を測定することが可能である。次に、出力端子２２に
高電圧ＨＶDDを印加することによりテストモードとなる
ように制御すれば、今度は出力端子１２の出力電圧を測
定することが可能となる。
明する。図２は、本発明の第２の実施形態に係る半導体
集積回路を示している。第２の実施形態が第１の実施形
態と異なるのは、複数の出力ドライバ（図２では、例と
して１１と２１を示す）の出力端子（図２では、例とし
て１２と２２を示す）の少なくとも１つに高電圧ＨＶDD
を印加することにより、半導体集積回路をテストモード
にすることができる点である。出力端子１２と２２は、
ダイオードＤ１とＤ２をそれぞれ介して、アナログコン
パレータ１３の非反転入力に接続されている。アナログ
コンパレータ１３の反転入力には、ダイオードＤ３を介
して電源電圧ＶDDが接続されている。従って、例えば出
力端子１２に高電圧ＨＶDDを印加することにより、アナ
ログコンパレータ１３の出力がハイレベルとなり、テス
トモード制御手段１４は半導体集積回路がテストモード
となるように制御する。この時、出力端子２２の出力電
圧を測定することが可能である。次に、出力端子２２に
高電圧ＨＶDDを印加することによりテストモードとなる
ように制御すれば、今度は出力端子１２の出力電圧を測
定することが可能となる。
【００２８】以上述べた第１及び第２の実施形態におい
ては、ＰチャネルトランジスタＱ１のソースとドレイン
にアナログコンパレータ１３の２つの入力をそれぞれ接
続したが、ＮチャネルトランジスタＱ２のドレインとソ
ースにアナログコンパレータの２つの入力をそれぞれ接
続してもかまわない。この場合には、低電圧側の電源電
圧ＶSSよりも低い電圧を有する低電圧を出力端子１２に
印加することにより、テストモードとなるように制御す
る。
ては、ＰチャネルトランジスタＱ１のソースとドレイン
にアナログコンパレータ１３の２つの入力をそれぞれ接
続したが、ＮチャネルトランジスタＱ２のドレインとソ
ースにアナログコンパレータの２つの入力をそれぞれ接
続してもかまわない。この場合には、低電圧側の電源電
圧ＶSSよりも低い電圧を有する低電圧を出力端子１２に
印加することにより、テストモードとなるように制御す
る。
【００２９】次に、本発明の第３の実施形態について説
明する。図３は、本発明の第３の実施形態に係る半導体
集積回路とテスト装置を示している。本実施形態におい
ては、トランジスタＱ１とＱ２の両方にそれぞれアナロ
グコンパレータ１３と２３を接続し、ＯＲ回路１５によ
ってこれらの出力の論理和をとることにより、テストモ
ード信号を発生するものである。テスト装置において
は、高電位側の電源電圧ＶDDよりも高い高電圧ＨＶDDを
供給する直流電圧源１と、低電位側の電源電圧ＶSSより
も低い低電圧ＬＶSSを供給する直流電圧源２との両方を
用いる。
明する。図３は、本発明の第３の実施形態に係る半導体
集積回路とテスト装置を示している。本実施形態におい
ては、トランジスタＱ１とＱ２の両方にそれぞれアナロ
グコンパレータ１３と２３を接続し、ＯＲ回路１５によ
ってこれらの出力の論理和をとることにより、テストモ
ード信号を発生するものである。テスト装置において
は、高電位側の電源電圧ＶDDよりも高い高電圧ＨＶDDを
供給する直流電圧源１と、低電位側の電源電圧ＶSSより
も低い低電圧ＬＶSSを供給する直流電圧源２との両方を
用いる。
【００３０】テストモードにおいては、高電圧ＨＶDDと
低電圧ＬＶSSとの内の一方を選択回路５により選択し
て、出力端子１２に印加する。選択回路５の制御は、切
換制御手段６により以下のように行なう。例えば、その
時の入力状態に応じて、出力端子１２がハイレベルにな
ると予想される場合には高電圧ＨＶDDを出力端子１２に
印加し、出力端子１２がローレベルになると予想される
場合には低電圧ＬＶSSを出力端子１２に印加する。これ
により、出力端子１２に流れる電流を減少させることが
できる。あるいは、電流検出回路７により出力端子１２
に流れる電流を検出し、検出された電流値が小さくなる
ように、高電圧ＨＶDDと低電圧ＬＶSSの一方を選択して
出力端子１２に印加しても良い。
低電圧ＬＶSSとの内の一方を選択回路５により選択し
て、出力端子１２に印加する。選択回路５の制御は、切
換制御手段６により以下のように行なう。例えば、その
時の入力状態に応じて、出力端子１２がハイレベルにな
ると予想される場合には高電圧ＨＶDDを出力端子１２に
印加し、出力端子１２がローレベルになると予想される
場合には低電圧ＬＶSSを出力端子１２に印加する。これ
により、出力端子１２に流れる電流を減少させることが
できる。あるいは、電流検出回路７により出力端子１２
に流れる電流を検出し、検出された電流値が小さくなる
ように、高電圧ＨＶDDと低電圧ＬＶSSの一方を選択して
出力端子１２に印加しても良い。
【００３１】尚、上記各実施形態において、テストモー
ド信号は、例えばテストモードにおいて入力端子をプル
アップ又はプルダウンしたり、又はその他の制御に用い
られる。
ド信号は、例えばテストモードにおいて入力端子をプル
アップ又はプルダウンしたり、又はその他の制御に用い
られる。
【００３２】
【発明の効果】以上述べた様に、本発明によれば、通常
動作モードとテストモードとを有する半導体集積回路に
おいて、テストモード用端子を設けずに、また、使用状
態に限定されずに、テストモードを簡単に設定できる半
導体集積回路及びそのテスト方法を提供することが可能
となる。
動作モードとテストモードとを有する半導体集積回路に
おいて、テストモード用端子を設けずに、また、使用状
態に限定されずに、テストモードを簡単に設定できる半
導体集積回路及びそのテスト方法を提供することが可能
となる。
【図１】本発明の第１の実施形態に係る半導体集積回路
を示す図である。
を示す図である。
【図２】本発明の第２の実施形態に係る半導体集積回路
を示す図である。
を示す図である。
【図３】本発明の第３の実施形態に係る半導体集積回路
とテスト装置を示す図である。
とテスト装置を示す図である。
１、２ 直流電圧源 ３ 切換手段 ４、５ 選択回路 ６ 切換制御手段 ７ 電流検出回路 １１、２１ 出力ドライバ回路 １２、２２ 出力端子 １３、２３ アナログコンパレータ １４ テストモード制御手段 １５ ＯＲ回路 Ｑ１〜Ｑ４ トランジスタ Ｄ１〜Ｄ３ ダイオード ＶDD 高電位側の電源電圧 ＶSS 低電位側の電源電圧
Claims (10)
- 【請求項１】 通常動作モードとテストモードとを有す
る半導体集積回路であって、 高電位側の電源電圧と低電位側の電源電圧とが供給され
て動作する出力ドライバ回路と、 前記出力ドライバ回路の出力に電気的に接続された出力
端子と、 前記出力端子に外部から印加された電圧を、前記高電位
側の電源電圧と前記低電位側の電源電圧との内の一方と
比較する比較回路と、 前記比較回路の比較結果に基づいて、前記半導体集積回
路がテストモードとなるように制御するテストモード制
御手段と、を具備することを特徴とする半導体集積回
路。 - 【請求項２】 前記テストモード制御手段は、前記出力
端子に外部から印加された電圧が前記高電位側の電源電
圧よりも高いか又は前記低電位側の電源電圧よりも低い
場合に、前記半導体集積回路がテストモードになるよう
に制御することを特徴とする請求項１に記載の半導体集
積回路。 - 【請求項３】 複数の出力ドライバ回路と、 前記複数の出力ドライバ回路の出力にそれぞれ電気的に
接続された複数の出力端子と、 前記複数の出力端子の内の少なくとも１つに外部から印
加された電圧を、前記高電位側の電源電圧と前記低電位
側の電源電圧との内の一方と比較する比較回路と、を具
備することを特徴とする請求項１又は２に記載の半導体
集積回路。 - 【請求項４】 前記出力端子に外部から印加された電圧
を、前記高電位側の電源電圧と比較する第１の比較回路
と、 前記出力端子に外部から印加された電圧を、前記低電位
側の電源電圧と比較する第２の比較回路と、 前記第１及び第２の比較回路の出力の論理和を求める論
理和手段と、 前記論理和手段の出力に基づいて、前記半導体集積回路
がテストモードとなるように制御するテストモード制御
手段と、を具備することを特徴とする請求項１〜３のい
ずれか１項に記載の半導体集積回路。 - 【請求項５】 前記高電位側の電源電圧と前記低電位側
の電源電圧との内の一方が基準電位であることを特徴と
する請求項１〜４のいずれか１項に記載の半導体集積回
路。 - 【請求項６】 通常動作モードとテストモードとを有す
る半導体集積回路のテスト方法であって、 前記半導体集積回路に高電位側の電源電圧と低電位側の
電源電圧とを供給する第１のステップと、 前記半導体集積回路の出力ドライバ回路の出力に電気的
に接続された出力端子に、前記高電位側の電源電圧より
も高いか又は前記低電位側の電源電圧よりも低い電圧を
印加することにより、前記半導体集積回路がテストモー
ドとなるように制御する第２のステップと、を具備する
ことを特徴とする半導体集積回路のテスト方法。 - 【請求項７】 前記第２のステップが、前記出力端子に
流れる電流を検出することにより、前記出力ドライバ回
路の出力状態を判定するステップを含むことを特徴とす
る請求項６に記載の半導体集積回路のテスト方法。 - 【請求項８】 前記第２のステップは、前記出力ドライ
バ回路の出力がハイレベルとなるべき場合に前記高電位
側の電源電圧よりも高い電圧を前記出力端子に印加し、
前記出力ドライバ回路の出力がローレベルとなるべき場
合に前記低電位側の電源電圧よりも低い電圧を前記出力
端子に印加することにより、前記半導体集積回路がテス
トモードとなるように制御することを特徴とする請求項
６又は７に記載の半導体集積回路のテスト方法。 - 【請求項９】 前記第２のステップは、前記出力端子に
流れる電流が少なくなるように、前記高電位側の電源電
圧よりも高い電圧と前記低電位側の電源電圧よりも低い
電圧との内の一方を選択して前記出力端子に印加するこ
とにより、前記半導体集積回路がテストモードとなるよ
うに制御することを特徴とする請求項７に記載の半導体
集積回路のテスト方法。 - 【請求項１０】 前記高電位側の電源電圧と前記低電位
側の電源電圧との内の一方が基準電位であることを特徴
とする請求項６〜９のいずれか１項に記載の半導体集積
回路のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11222449A JP2001053232A (ja) | 1999-08-05 | 1999-08-05 | 半導体集積回路及びそのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11222449A JP2001053232A (ja) | 1999-08-05 | 1999-08-05 | 半導体集積回路及びそのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001053232A true JP2001053232A (ja) | 2001-02-23 |
Family
ID=16782591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11222449A Withdrawn JP2001053232A (ja) | 1999-08-05 | 1999-08-05 | 半導体集積回路及びそのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001053232A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7372760B2 (en) | 2005-05-27 | 2008-05-13 | Fujitsu Limited | Semiconductor device and entry into test mode without use of unnecessary terminal |
| JP2008140113A (ja) * | 2006-12-01 | 2008-06-19 | Seiko Instruments Inc | ボルテージレギュレータ |
| CN112782551A (zh) * | 2019-11-04 | 2021-05-11 | 珠海零边界集成电路有限公司 | 一种芯片及芯片的测试*** |
-
1999
- 1999-08-05 JP JP11222449A patent/JP2001053232A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7372760B2 (en) | 2005-05-27 | 2008-05-13 | Fujitsu Limited | Semiconductor device and entry into test mode without use of unnecessary terminal |
| JP2008140113A (ja) * | 2006-12-01 | 2008-06-19 | Seiko Instruments Inc | ボルテージレギュレータ |
| CN112782551A (zh) * | 2019-11-04 | 2021-05-11 | 珠海零边界集成电路有限公司 | 一种芯片及芯片的测试*** |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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