JP2001053232A - 半導体集積回路及びそのテスト方法 - Google Patents
半導体集積回路及びそのテスト方法Info
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- JP2001053232A JP2001053232A JP11222449A JP22244999A JP2001053232A JP 2001053232 A JP2001053232 A JP 2001053232A JP 11222449 A JP11222449 A JP 11222449A JP 22244999 A JP22244999 A JP 22244999A JP 2001053232 A JP2001053232 A JP 2001053232A
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Abstract
(57)【要約】
【課題】 通常動作モードとテストモードとを有する半
導体集積回路において、テストモード用端子を設けず
に、また、使用状態に限定されずに、テストモードを簡
単に設定できる半導体集積回路及びそのテスト方法を提
供すること。 【解決手段】 通常動作モードとテストモードとを有す
る半導体集積回路であって、高電位側の電源電圧と低電
位側の電源電圧とが供給されて動作する出力ドライバ回
路と、出力ドライバ回路の出力に電気的に接続された出
力端子と、出力端子に外部から印加された電圧を高電位
側の電源電圧と低電位側の電源電圧との内の一方と比較
する比較回路と、比較回路の比較結果に基づいて半導体
集積回路がテストモードとなるように制御するテストモ
ード制御手段とを具備する。
導体集積回路において、テストモード用端子を設けず
に、また、使用状態に限定されずに、テストモードを簡
単に設定できる半導体集積回路及びそのテスト方法を提
供すること。 【解決手段】 通常動作モードとテストモードとを有す
る半導体集積回路であって、高電位側の電源電圧と低電
位側の電源電圧とが供給されて動作する出力ドライバ回
路と、出力ドライバ回路の出力に電気的に接続された出
力端子と、出力端子に外部から印加された電圧を高電位
側の電源電圧と低電位側の電源電圧との内の一方と比較
する比較回路と、比較回路の比較結果に基づいて半導体
集積回路がテストモードとなるように制御するテストモ
ード制御手段とを具備する。
Description
【0001】
【発明の属する技術分野】本発明は、一般的には半導体
集積回路及びそのテスト方法に関し、特に、内部回路の
テスト機能を有する半導体集積回路及びそのテスト方法
に関する。
集積回路及びそのテスト方法に関し、特に、内部回路の
テスト機能を有する半導体集積回路及びそのテスト方法
に関する。
【0002】
【従来の技術】従来、内部回路のテスト機能を有する半
導体集積回路においては、テストモードと通常動作モー
ドとの切換を制御するためのテストピンを専用に設けて
いた。しかしながら、ICのピンの数は回路規模や規格
により制限され、場合によっては専用のテストピンを設
ける余裕が無いことがある。このような場合には、電源
ピンが複数あるときにはその数を減らすか、電源ピンの
数を減らすことができないときにはテストモードを断念
しなければならなかった。
導体集積回路においては、テストモードと通常動作モー
ドとの切換を制御するためのテストピンを専用に設けて
いた。しかしながら、ICのピンの数は回路規模や規格
により制限され、場合によっては専用のテストピンを設
ける余裕が無いことがある。このような場合には、電源
ピンが複数あるときにはその数を減らすか、電源ピンの
数を減らすことができないときにはテストモードを断念
しなければならなかった。
【0003】一方、日本国特許出願公開公報(特開)平
1−68674号には、1個のテストモード用端子に入
力する複数電圧レベルの信号に応じて、内部回路とテス
ト用端子との接続関係を規定することにより、複数のテ
ストモードの選択を可能にした半導体集積回路が掲載さ
れている。
1−68674号には、1個のテストモード用端子に入
力する複数電圧レベルの信号に応じて、内部回路とテス
ト用端子との接続関係を規定することにより、複数のテ
ストモードの選択を可能にした半導体集積回路が掲載さ
れている。
【0004】また、日本国特許出願公開公報(特開)平
2−62783号には、エージングモードと複数ビット
並列テストモードとを有する半導体記憶装置において、
エージングモードかつテストモードである場合に不要と
なる入力端子に、電源電圧よりも高い所定の電圧以上の
制御信号が印加された時にのみ、エージングモードと同
時にテストモードに入ることが掲載されている。
2−62783号には、エージングモードと複数ビット
並列テストモードとを有する半導体記憶装置において、
エージングモードかつテストモードである場合に不要と
なる入力端子に、電源電圧よりも高い所定の電圧以上の
制御信号が印加された時にのみ、エージングモードと同
時にテストモードに入ることが掲載されている。
【0005】
【発明が解決しようとする課題】しかしながら、特開平
1−68674号に記載された半導体集積回路において
も、テストモード用端子が必要であることには変わりが
ない。
1−68674号に記載された半導体集積回路において
も、テストモード用端子が必要であることには変わりが
ない。
【0006】また、特開平2−62783号に記載され
た半導体記憶装置によれば、通常の入力信号とテストモ
ードの制御信号とを簡単に区別することが困難であり、
テストモードの制御信号を使用できる状態が極めて限定
されてしまう。さらに、通常動作モードにおいて半導体
装置内に余分な電流が流れてしまったり、モードを検出
するための回路が複雑化してしまうという問題があっ
た。
た半導体記憶装置によれば、通常の入力信号とテストモ
ードの制御信号とを簡単に区別することが困難であり、
テストモードの制御信号を使用できる状態が極めて限定
されてしまう。さらに、通常動作モードにおいて半導体
装置内に余分な電流が流れてしまったり、モードを検出
するための回路が複雑化してしまうという問題があっ
た。
【0007】そこで、上記の点に鑑み、本発明の目的
は、通常動作モードとテストモードとを有する半導体集
積回路において、テストモード用端子を設けずに、ま
た、使用状態に限定されずに、テストモードを簡単に設
定できる半導体集積回路及びそのテスト方法を提供する
ことである。
は、通常動作モードとテストモードとを有する半導体集
積回路において、テストモード用端子を設けずに、ま
た、使用状態に限定されずに、テストモードを簡単に設
定できる半導体集積回路及びそのテスト方法を提供する
ことである。
【0008】
【課題を解決するための手段】以上の課題を解決するた
め、本発明に係る半導体集積回路は、通常動作モードと
テストモードとを有する半導体集積回路であって、高電
位側の電源電圧と低電位側の電源電圧とが供給されて動
作する出力ドライバ回路と、出力ドライバ回路の出力に
電気的に接続された出力端子と、出力端子に外部から印
加された電圧を高電位側の電源電圧と低電位側の電源電
圧との内の一方と比較する比較回路と、比較回路の比較
結果に基づいて半導体集積回路がテストモードとなるよ
うに制御するテストモード制御手段とを具備することを
特徴とする。
め、本発明に係る半導体集積回路は、通常動作モードと
テストモードとを有する半導体集積回路であって、高電
位側の電源電圧と低電位側の電源電圧とが供給されて動
作する出力ドライバ回路と、出力ドライバ回路の出力に
電気的に接続された出力端子と、出力端子に外部から印
加された電圧を高電位側の電源電圧と低電位側の電源電
圧との内の一方と比較する比較回路と、比較回路の比較
結果に基づいて半導体集積回路がテストモードとなるよ
うに制御するテストモード制御手段とを具備することを
特徴とする。
【0009】ここで、テストモード制御手段は、出力端
子に外部から印加された電圧が前記高電位側の電源電圧
よりも高いか又は低電位側の電源電圧よりも低い場合
に、半導体集積回路がテストモードになるように制御し
ても良い。
子に外部から印加された電圧が前記高電位側の電源電圧
よりも高いか又は低電位側の電源電圧よりも低い場合
に、半導体集積回路がテストモードになるように制御し
ても良い。
【0010】また、この半導体集積回路は、複数の出力
ドライバ回路と、複数の出力ドライバ回路の出力にそれ
ぞれ電気的に接続された複数の出力端子と、複数の出力
端子の内の少なくとも1つに外部から印加された電圧を
高電位側の電源電圧と低電位側の電源電圧との内の一方
と比較する比較回路とを具備しても良い。
ドライバ回路と、複数の出力ドライバ回路の出力にそれ
ぞれ電気的に接続された複数の出力端子と、複数の出力
端子の内の少なくとも1つに外部から印加された電圧を
高電位側の電源電圧と低電位側の電源電圧との内の一方
と比較する比較回路とを具備しても良い。
【0011】さらに、この半導体集積回路は、出力端子
に外部から印加された電圧を高電位側の電源電圧と比較
する第1の比較回路と、出力端子に外部から印加された
電圧を低電位側の電源電圧と比較する第2の比較回路
と、第1及び第2の比較回路の出力の論理和を求める論
理和手段と、論理和手段の出力に基づいて半導体集積回
路がテストモードとなるように制御するテストモード制
御手段とを具備しても良い。
に外部から印加された電圧を高電位側の電源電圧と比較
する第1の比較回路と、出力端子に外部から印加された
電圧を低電位側の電源電圧と比較する第2の比較回路
と、第1及び第2の比較回路の出力の論理和を求める論
理和手段と、論理和手段の出力に基づいて半導体集積回
路がテストモードとなるように制御するテストモード制
御手段とを具備しても良い。
【0012】以上において、高電位側の電源電圧と低電
位側の電源電圧との内の一方が基準電位であっても良
い。
位側の電源電圧との内の一方が基準電位であっても良
い。
【0013】一方、本発明に係る半導体集積回路のテス
ト方法は、通常動作モードとテストモードとを有する半
導体集積回路のテスト方法であって、半導体集積回路に
高電位側の電源電圧と低電位側の電源電圧とを供給する
第1のステップと、半導体集積回路の出力ドライバ回路
の出力に電気的に接続された出力端子に高電位側の電源
電圧よりも高いか又は低電位側の電源電圧よりも低い電
圧を印加することにより半導体集積回路がテストモード
となるように制御する第2のステップとを具備すること
を特徴とする。
ト方法は、通常動作モードとテストモードとを有する半
導体集積回路のテスト方法であって、半導体集積回路に
高電位側の電源電圧と低電位側の電源電圧とを供給する
第1のステップと、半導体集積回路の出力ドライバ回路
の出力に電気的に接続された出力端子に高電位側の電源
電圧よりも高いか又は低電位側の電源電圧よりも低い電
圧を印加することにより半導体集積回路がテストモード
となるように制御する第2のステップとを具備すること
を特徴とする。
【0014】ここで、第2のステップが、出力端子に流
れる電流を検出することにより、出力ドライバ回路の出
力状態を判定するステップを含んでも良い。
れる電流を検出することにより、出力ドライバ回路の出
力状態を判定するステップを含んでも良い。
【0015】また、第2のステップは、出力ドライバ回
路の出力がハイレベルとなるべき場合に高電位側の電源
電圧よりも高い電圧を出力端子に印加し、出力ドライバ
回路の出力がローレベルとなるべき場合に低電位側の電
源電圧よりも低い電圧を出力端子に印加することによ
り、半導体集積回路がテストモードとなるように制御し
ても良い。
路の出力がハイレベルとなるべき場合に高電位側の電源
電圧よりも高い電圧を出力端子に印加し、出力ドライバ
回路の出力がローレベルとなるべき場合に低電位側の電
源電圧よりも低い電圧を出力端子に印加することによ
り、半導体集積回路がテストモードとなるように制御し
ても良い。
【0016】あるいは、第2のステップは、出力端子に
流れる電流が少なくなるように、高電位側の電源電圧よ
りも高い電圧と低電位側の電源電圧よりも低い電圧との
内の一方を選択して出力端子に印加することにより、半
導体集積回路がテストモードとなるように制御しても良
い。
流れる電流が少なくなるように、高電位側の電源電圧よ
りも高い電圧と低電位側の電源電圧よりも低い電圧との
内の一方を選択して出力端子に印加することにより、半
導体集積回路がテストモードとなるように制御しても良
い。
【0017】以上において、高電位側の電源電圧と低電
位側の電源電圧との内の一方が基準電位であっても良
い。
位側の電源電圧との内の一方が基準電位であっても良
い。
【0018】以上の様に構成した本発明に係る半導体集
積回路及びそのテスト方法によれば、通常動作モードと
テストモードとを有する半導体集積回路において、テス
トモード用端子を設けずに、また、使用状態に限定され
ずに、テストモードを簡単に設定できる半導体集積回路
及びそのテスト方法を提供することが可能となる。
積回路及びそのテスト方法によれば、通常動作モードと
テストモードとを有する半導体集積回路において、テス
トモード用端子を設けずに、また、使用状態に限定され
ずに、テストモードを簡単に設定できる半導体集積回路
及びそのテスト方法を提供することが可能となる。
【0019】
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態について説明する。尚、同一の要素には同一の
番号を付して説明を省略する。
施の形態について説明する。尚、同一の要素には同一の
番号を付して説明を省略する。
【0020】図1は、本発明の第1の実施形態に係る半
導体集積回路を示している。図1において、出力ドライ
バ11を構成するPチャネルトランジスタQ1のソース
は高電位側の電源電圧VDDに接続され、Nチャネルトラ
ンジスタQ2のソースは低電位側の電源電圧VSSに接続
されている。これらの電源電圧の一方は、基準電位(0
V)としてもかまわない。トランジスタQ1とQ2のド
レインは、出力端子12に接続されている。トランジス
タQ1のソース(即ち、電源電圧VDD)にはアナログコ
ンパレータ13の反転入力が接続され、トランジスタQ
1のドレイン(即ち、出力端子12)にはアナログコン
パレータ13の非反転入力が接続されている。アナログ
コンパレータ13の出力は、テストモード信号として、
テストモード制御手段14に供給される。この半導体集
積回路をテストする際には、テスト装置の直流電圧源1
が、切換手段3を介して接続される。切換手段3は、テ
スト装置に内蔵されるスイッチであっても良いし、テス
ト装置を半導体集積回路に接続する経路上、あるいはテ
スト装置内で構成しても良い。直流電圧源1は、高電位
側の電源電圧VDDを超える高電圧HVDDを供給する。
導体集積回路を示している。図1において、出力ドライ
バ11を構成するPチャネルトランジスタQ1のソース
は高電位側の電源電圧VDDに接続され、Nチャネルトラ
ンジスタQ2のソースは低電位側の電源電圧VSSに接続
されている。これらの電源電圧の一方は、基準電位(0
V)としてもかまわない。トランジスタQ1とQ2のド
レインは、出力端子12に接続されている。トランジス
タQ1のソース(即ち、電源電圧VDD)にはアナログコ
ンパレータ13の反転入力が接続され、トランジスタQ
1のドレイン(即ち、出力端子12)にはアナログコン
パレータ13の非反転入力が接続されている。アナログ
コンパレータ13の出力は、テストモード信号として、
テストモード制御手段14に供給される。この半導体集
積回路をテストする際には、テスト装置の直流電圧源1
が、切換手段3を介して接続される。切換手段3は、テ
スト装置に内蔵されるスイッチであっても良いし、テス
ト装置を半導体集積回路に接続する経路上、あるいはテ
スト装置内で構成しても良い。直流電圧源1は、高電位
側の電源電圧VDDを超える高電圧HVDDを供給する。
【0021】通常動作モード(切換手段3がオフの状態
に相当する)においては、トランジスタQ1とQ2のゲ
ートに入力された入力信号が反転されてドレインから出
力され、出力端子12に供給される。トランジスタQ1
のドレイン電圧は電源電圧VDD以上になることはないの
で、アナログコンパレータ13から出力されるテストモ
ード信号はローレベルのままであり、テストモード制御
手段14は通常動作モードを維持する。
に相当する)においては、トランジスタQ1とQ2のゲ
ートに入力された入力信号が反転されてドレインから出
力され、出力端子12に供給される。トランジスタQ1
のドレイン電圧は電源電圧VDD以上になることはないの
で、アナログコンパレータ13から出力されるテストモ
ード信号はローレベルのままであり、テストモード制御
手段14は通常動作モードを維持する。
【0022】一方、テストモードに入る場合には、切換
手段3がオンとなり、電源電圧VDDを超える高電圧HV
DDが出力端子12に印加される。これにより、トランジ
スタQ1のドレイン電圧も高電圧HVDDとなり、アナロ
グコンパレータ13から出力されるテストモード信号が
ハイレベルとなって、テストモード制御手段14はテス
トモードとなるように半導体集積回路を制御する。
手段3がオンとなり、電源電圧VDDを超える高電圧HV
DDが出力端子12に印加される。これにより、トランジ
スタQ1のドレイン電圧も高電圧HVDDとなり、アナロ
グコンパレータ13から出力されるテストモード信号が
ハイレベルとなって、テストモード制御手段14はテス
トモードとなるように半導体集積回路を制御する。
【0023】本実施形態においては、出力端子12とし
て、上記テストモードにおいてテストする必要の無い出
力端子(即ち、入力状態の無い回路の出力端子)を使用
することが望ましい。しかしながら、テストモードにお
いて、電源電圧VDDを超える高電圧HVDDを出力端子1
2に印加すると同時に、出力端子12に流れる電流を電
流検出回路によって検出するようにすれば、出力端子1
2を通常動作モードとテストモードの切換のために使用
しつつ、出力ドライバ11の出力状態を判定することが
できる。
て、上記テストモードにおいてテストする必要の無い出
力端子(即ち、入力状態の無い回路の出力端子)を使用
することが望ましい。しかしながら、テストモードにお
いて、電源電圧VDDを超える高電圧HVDDを出力端子1
2に印加すると同時に、出力端子12に流れる電流を電
流検出回路によって検出するようにすれば、出力端子1
2を通常動作モードとテストモードの切換のために使用
しつつ、出力ドライバ11の出力状態を判定することが
できる。
【0024】即ち、出力ドライバ11がハイレベルを出
力すべき場合には、出力ドライバ11の入力信号はロー
レベルであり、トランジスタQ2はカットオフしてい
る。従って、出力端子12に印加された高電圧HV
DDは、トランジスタQ1を介して電源電圧VDDに流れる
ことになるが、高電圧HVDDと電源電圧VDDの電位差を
小さくしておけば、その電流値は小さい。
力すべき場合には、出力ドライバ11の入力信号はロー
レベルであり、トランジスタQ2はカットオフしてい
る。従って、出力端子12に印加された高電圧HV
DDは、トランジスタQ1を介して電源電圧VDDに流れる
ことになるが、高電圧HVDDと電源電圧VDDの電位差を
小さくしておけば、その電流値は小さい。
【0025】一方、出力ドライバ11がローレベルを出
力すべき場合には、出力ドライバ11の入力信号はハイ
レベルであり、トランジスタQ2はオンしている。従っ
て、出力端子12に印加された高電圧HVDDは、トラン
ジスタQ2を介して低電圧側の電源電圧VSSにも流れる
ことになるので、その電流値は大きくなる。
力すべき場合には、出力ドライバ11の入力信号はハイ
レベルであり、トランジスタQ2はオンしている。従っ
て、出力端子12に印加された高電圧HVDDは、トラン
ジスタQ2を介して低電圧側の電源電圧VSSにも流れる
ことになるので、その電流値は大きくなる。
【0026】従って、出力端子12に流れる電流を電流
検出回路を用いて検出すれば、出力ドライバ11の出力
状態を判定することができる。
検出回路を用いて検出すれば、出力ドライバ11の出力
状態を判定することができる。
【0027】次に、本発明の第2の実施形態について説
明する。図2は、本発明の第2の実施形態に係る半導体
集積回路を示している。第2の実施形態が第1の実施形
態と異なるのは、複数の出力ドライバ(図2では、例と
して11と21を示す)の出力端子(図2では、例とし
て12と22を示す)の少なくとも1つに高電圧HVDD
を印加することにより、半導体集積回路をテストモード
にすることができる点である。出力端子12と22は、
ダイオードD1とD2をそれぞれ介して、アナログコン
パレータ13の非反転入力に接続されている。アナログ
コンパレータ13の反転入力には、ダイオードD3を介
して電源電圧VDDが接続されている。従って、例えば出
力端子12に高電圧HVDDを印加することにより、アナ
ログコンパレータ13の出力がハイレベルとなり、テス
トモード制御手段14は半導体集積回路がテストモード
となるように制御する。この時、出力端子22の出力電
圧を測定することが可能である。次に、出力端子22に
高電圧HVDDを印加することによりテストモードとなる
ように制御すれば、今度は出力端子12の出力電圧を測
定することが可能となる。
明する。図2は、本発明の第2の実施形態に係る半導体
集積回路を示している。第2の実施形態が第1の実施形
態と異なるのは、複数の出力ドライバ(図2では、例と
して11と21を示す)の出力端子(図2では、例とし
て12と22を示す)の少なくとも1つに高電圧HVDD
を印加することにより、半導体集積回路をテストモード
にすることができる点である。出力端子12と22は、
ダイオードD1とD2をそれぞれ介して、アナログコン
パレータ13の非反転入力に接続されている。アナログ
コンパレータ13の反転入力には、ダイオードD3を介
して電源電圧VDDが接続されている。従って、例えば出
力端子12に高電圧HVDDを印加することにより、アナ
ログコンパレータ13の出力がハイレベルとなり、テス
トモード制御手段14は半導体集積回路がテストモード
となるように制御する。この時、出力端子22の出力電
圧を測定することが可能である。次に、出力端子22に
高電圧HVDDを印加することによりテストモードとなる
ように制御すれば、今度は出力端子12の出力電圧を測
定することが可能となる。
【0028】以上述べた第1及び第2の実施形態におい
ては、PチャネルトランジスタQ1のソースとドレイン
にアナログコンパレータ13の2つの入力をそれぞれ接
続したが、NチャネルトランジスタQ2のドレインとソ
ースにアナログコンパレータの2つの入力をそれぞれ接
続してもかまわない。この場合には、低電圧側の電源電
圧VSSよりも低い電圧を有する低電圧を出力端子12に
印加することにより、テストモードとなるように制御す
る。
ては、PチャネルトランジスタQ1のソースとドレイン
にアナログコンパレータ13の2つの入力をそれぞれ接
続したが、NチャネルトランジスタQ2のドレインとソ
ースにアナログコンパレータの2つの入力をそれぞれ接
続してもかまわない。この場合には、低電圧側の電源電
圧VSSよりも低い電圧を有する低電圧を出力端子12に
印加することにより、テストモードとなるように制御す
る。
【0029】次に、本発明の第3の実施形態について説
明する。図3は、本発明の第3の実施形態に係る半導体
集積回路とテスト装置を示している。本実施形態におい
ては、トランジスタQ1とQ2の両方にそれぞれアナロ
グコンパレータ13と23を接続し、OR回路15によ
ってこれらの出力の論理和をとることにより、テストモ
ード信号を発生するものである。テスト装置において
は、高電位側の電源電圧VDDよりも高い高電圧HVDDを
供給する直流電圧源1と、低電位側の電源電圧VSSより
も低い低電圧LVSSを供給する直流電圧源2との両方を
用いる。
明する。図3は、本発明の第3の実施形態に係る半導体
集積回路とテスト装置を示している。本実施形態におい
ては、トランジスタQ1とQ2の両方にそれぞれアナロ
グコンパレータ13と23を接続し、OR回路15によ
ってこれらの出力の論理和をとることにより、テストモ
ード信号を発生するものである。テスト装置において
は、高電位側の電源電圧VDDよりも高い高電圧HVDDを
供給する直流電圧源1と、低電位側の電源電圧VSSより
も低い低電圧LVSSを供給する直流電圧源2との両方を
用いる。
【0030】テストモードにおいては、高電圧HVDDと
低電圧LVSSとの内の一方を選択回路5により選択し
て、出力端子12に印加する。選択回路5の制御は、切
換制御手段6により以下のように行なう。例えば、その
時の入力状態に応じて、出力端子12がハイレベルにな
ると予想される場合には高電圧HVDDを出力端子12に
印加し、出力端子12がローレベルになると予想される
場合には低電圧LVSSを出力端子12に印加する。これ
により、出力端子12に流れる電流を減少させることが
できる。あるいは、電流検出回路7により出力端子12
に流れる電流を検出し、検出された電流値が小さくなる
ように、高電圧HVDDと低電圧LVSSの一方を選択して
出力端子12に印加しても良い。
低電圧LVSSとの内の一方を選択回路5により選択し
て、出力端子12に印加する。選択回路5の制御は、切
換制御手段6により以下のように行なう。例えば、その
時の入力状態に応じて、出力端子12がハイレベルにな
ると予想される場合には高電圧HVDDを出力端子12に
印加し、出力端子12がローレベルになると予想される
場合には低電圧LVSSを出力端子12に印加する。これ
により、出力端子12に流れる電流を減少させることが
できる。あるいは、電流検出回路7により出力端子12
に流れる電流を検出し、検出された電流値が小さくなる
ように、高電圧HVDDと低電圧LVSSの一方を選択して
出力端子12に印加しても良い。
【0031】尚、上記各実施形態において、テストモー
ド信号は、例えばテストモードにおいて入力端子をプル
アップ又はプルダウンしたり、又はその他の制御に用い
られる。
ド信号は、例えばテストモードにおいて入力端子をプル
アップ又はプルダウンしたり、又はその他の制御に用い
られる。
【0032】
【発明の効果】以上述べた様に、本発明によれば、通常
動作モードとテストモードとを有する半導体集積回路に
おいて、テストモード用端子を設けずに、また、使用状
態に限定されずに、テストモードを簡単に設定できる半
導体集積回路及びそのテスト方法を提供することが可能
となる。
動作モードとテストモードとを有する半導体集積回路に
おいて、テストモード用端子を設けずに、また、使用状
態に限定されずに、テストモードを簡単に設定できる半
導体集積回路及びそのテスト方法を提供することが可能
となる。
【図1】本発明の第1の実施形態に係る半導体集積回路
を示す図である。
を示す図である。
【図2】本発明の第2の実施形態に係る半導体集積回路
を示す図である。
を示す図である。
【図3】本発明の第3の実施形態に係る半導体集積回路
とテスト装置を示す図である。
とテスト装置を示す図である。
1、2 直流電圧源 3 切換手段 4、5 選択回路 6 切換制御手段 7 電流検出回路 11、21 出力ドライバ回路 12、22 出力端子 13、23 アナログコンパレータ 14 テストモード制御手段 15 OR回路 Q1〜Q4 トランジスタ D1〜D3 ダイオード VDD 高電位側の電源電圧 VSS 低電位側の電源電圧
Claims (10)
- 【請求項1】 通常動作モードとテストモードとを有す
る半導体集積回路であって、 高電位側の電源電圧と低電位側の電源電圧とが供給され
て動作する出力ドライバ回路と、 前記出力ドライバ回路の出力に電気的に接続された出力
端子と、 前記出力端子に外部から印加された電圧を、前記高電位
側の電源電圧と前記低電位側の電源電圧との内の一方と
比較する比較回路と、 前記比較回路の比較結果に基づいて、前記半導体集積回
路がテストモードとなるように制御するテストモード制
御手段と、を具備することを特徴とする半導体集積回
路。 - 【請求項2】 前記テストモード制御手段は、前記出力
端子に外部から印加された電圧が前記高電位側の電源電
圧よりも高いか又は前記低電位側の電源電圧よりも低い
場合に、前記半導体集積回路がテストモードになるよう
に制御することを特徴とする請求項1に記載の半導体集
積回路。 - 【請求項3】 複数の出力ドライバ回路と、 前記複数の出力ドライバ回路の出力にそれぞれ電気的に
接続された複数の出力端子と、 前記複数の出力端子の内の少なくとも1つに外部から印
加された電圧を、前記高電位側の電源電圧と前記低電位
側の電源電圧との内の一方と比較する比較回路と、を具
備することを特徴とする請求項1又は2に記載の半導体
集積回路。 - 【請求項4】 前記出力端子に外部から印加された電圧
を、前記高電位側の電源電圧と比較する第1の比較回路
と、 前記出力端子に外部から印加された電圧を、前記低電位
側の電源電圧と比較する第2の比較回路と、 前記第1及び第2の比較回路の出力の論理和を求める論
理和手段と、 前記論理和手段の出力に基づいて、前記半導体集積回路
がテストモードとなるように制御するテストモード制御
手段と、を具備することを特徴とする請求項1〜3のい
ずれか1項に記載の半導体集積回路。 - 【請求項5】 前記高電位側の電源電圧と前記低電位側
の電源電圧との内の一方が基準電位であることを特徴と
する請求項1〜4のいずれか1項に記載の半導体集積回
路。 - 【請求項6】 通常動作モードとテストモードとを有す
る半導体集積回路のテスト方法であって、 前記半導体集積回路に高電位側の電源電圧と低電位側の
電源電圧とを供給する第1のステップと、 前記半導体集積回路の出力ドライバ回路の出力に電気的
に接続された出力端子に、前記高電位側の電源電圧より
も高いか又は前記低電位側の電源電圧よりも低い電圧を
印加することにより、前記半導体集積回路がテストモー
ドとなるように制御する第2のステップと、を具備する
ことを特徴とする半導体集積回路のテスト方法。 - 【請求項7】 前記第2のステップが、前記出力端子に
流れる電流を検出することにより、前記出力ドライバ回
路の出力状態を判定するステップを含むことを特徴とす
る請求項6に記載の半導体集積回路のテスト方法。 - 【請求項8】 前記第2のステップは、前記出力ドライ
バ回路の出力がハイレベルとなるべき場合に前記高電位
側の電源電圧よりも高い電圧を前記出力端子に印加し、
前記出力ドライバ回路の出力がローレベルとなるべき場
合に前記低電位側の電源電圧よりも低い電圧を前記出力
端子に印加することにより、前記半導体集積回路がテス
トモードとなるように制御することを特徴とする請求項
6又は7に記載の半導体集積回路のテスト方法。 - 【請求項9】 前記第2のステップは、前記出力端子に
流れる電流が少なくなるように、前記高電位側の電源電
圧よりも高い電圧と前記低電位側の電源電圧よりも低い
電圧との内の一方を選択して前記出力端子に印加するこ
とにより、前記半導体集積回路がテストモードとなるよ
うに制御することを特徴とする請求項7に記載の半導体
集積回路のテスト方法。 - 【請求項10】 前記高電位側の電源電圧と前記低電位
側の電源電圧との内の一方が基準電位であることを特徴
とする請求項6〜9のいずれか1項に記載の半導体集積
回路のテスト方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11222449A JP2001053232A (ja) | 1999-08-05 | 1999-08-05 | 半導体集積回路及びそのテスト方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11222449A JP2001053232A (ja) | 1999-08-05 | 1999-08-05 | 半導体集積回路及びそのテスト方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001053232A true JP2001053232A (ja) | 2001-02-23 |
Family
ID=16782591
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11222449A Withdrawn JP2001053232A (ja) | 1999-08-05 | 1999-08-05 | 半導体集積回路及びそのテスト方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001053232A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7372760B2 (en) | 2005-05-27 | 2008-05-13 | Fujitsu Limited | Semiconductor device and entry into test mode without use of unnecessary terminal |
JP2008140113A (ja) * | 2006-12-01 | 2008-06-19 | Seiko Instruments Inc | ボルテージレギュレータ |
CN112782551A (zh) * | 2019-11-04 | 2021-05-11 | 珠海零边界集成电路有限公司 | 一种芯片及芯片的测试*** |
-
1999
- 1999-08-05 JP JP11222449A patent/JP2001053232A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7372760B2 (en) | 2005-05-27 | 2008-05-13 | Fujitsu Limited | Semiconductor device and entry into test mode without use of unnecessary terminal |
JP2008140113A (ja) * | 2006-12-01 | 2008-06-19 | Seiko Instruments Inc | ボルテージレギュレータ |
CN112782551A (zh) * | 2019-11-04 | 2021-05-11 | 珠海零边界集成电路有限公司 | 一种芯片及芯片的测试*** |
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