JP3001836B2 - ディジタル位相同期回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、同一クロック源
から供給されるシステムクロックによって動作する複数
の回路間、基板間および装置間のデータ伝送で、データ
信号のみを伝送し、システムクロックによって伝送され
たデータ信号のデータ識別を行うディジタル位相同期回
路（Ｄｉｇｉｔａｌ Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ
回路、以下、ＤＰＬＬ回路と呼ぶ）に関するものであ
る。

【０００２】

【従来の技術】図１５は例えば、電子情報通信学会技術
報告書ＳＳＥ８８−２８「広帯域ＩＳＤＮ １５０Ｍｂ
／ｓビット同期方式の検討」の従来のビット同期回路に
示された、従来のＤＰＬＬ回路を示すブロック図であ
る。このＤＰＬＬ回路は、同一クロック源から供給され
るクロックによって動作する複数の回路間、基板間およ
び装置間を伝送されたデータ信号１を遅延させる可変遅
延回路３と、システムクロック２を基準として、可変遅
延回路３によって遅延されたデータ信号１の位相を比較
する位相比較回路１５と、位相比較回路１５の位相比較
結果をもとに可変遅延回路３の遅延量を制御する遅延制
御回路７と、可変遅延回路３によって遅延されたデータ
信号１をシステムクロック２によって識別し識別データ
１０を出力するデータ識別回路９とにより構成される。

【０００３】次に動作について説明する。同一クロック
源から供給されるクロックによって動作する複数の回路
間、基板間および装置間を伝送されたデータ信号１は、
可変遅延回路３によって遅延される。位相比較回路１５
は、そのクロック源からのシステムクロック２を基準と
して、可変遅延回路３によって遅延されたデータ信号１
の位相を比較する。位相比較回路１５の位相比較結果を
もとに、遅延制御回路７は、データ識別回路９で最適な
位相関係で伝送されたデータ信号１を識別できるように
可変遅延回路３の遅延量を制御する。このような制御が
行われることにより、複数の回路間、基板間および装置
間を伝送されたデータ信号１の位相に変動が生じた場合
においても、データ識別回路９で最適な遅延量のデータ
信号をシステムクロック２で識別することが可能とな
る。

【０００４】

【発明が解決しようとする課題】従来のＤＰＬＬ回路は
以上のように構成されているので、複数の回路間、基板
間および装置間を伝送されるデータ信号１の位相進みま
たは位相遅れが可変遅延回路３の可変遅延範囲より大き
い場合、可変遅延回路３の遅延量に不足が生じ、データ
識別回路９において伝送されたデータ信号を誤りなく識
別することができないという課題があった。

【０００５】この発明は上記のような課題を解決するた
めになされたもので、複数の回路間、基板間および装置
間を伝送されるデータ信号の、位相進みまたは位相遅れ
が可変遅延回路の可変遅延範囲より大きい場合において
も、伝送されたデータ信号を誤りなく識別できるＤＰＬ
Ｌ回路を得ることを目的とする。

【０００６】

【課題を解決するための手段】請求項１記載の発明に係
るＤＰＬＬ回路は、それが第２の同期クロックに同期す
るかデータ信号に同期するかを選択して、選択された信
号に同期した第１の同期クロックを出力する第１の同期
回路と、それが第１の同期クロックに同期するかデータ
信号に同期するかを選択して、選択された信号に同期し
た第２の同期クロックを出力する第２の同期回路と、デ
ータ信号に同期している第１もしくは第２の同期回路が
出力する第１および第２の同期クロックを選択するクロ
ック選択回路と、クロック選択回路で選択されたクロッ
クでデータ信号のデータ識別を行うデータ識別回路とを
有し、これら第１および第２の同期回路の一方がデータ
信号に同期しているとき、それが出力している同期クロ
ックに対するデータ信号の位相遅れが所定限界値を超え
たことを検出すると、他方の同期回路において、相手系
の同期クロックより進んだ位相に同期するように自身の
出力する同期クロックを制御して同期クロックの切り換
えを行い、その識別クロックを用いてデータ信号に同期
をとるようにしたものである。

【０００７】請求項２記載の発明に係るＤＰＬＬ回路
は、それが第２の同期クロックに同期するかデータ信号
に同期するかを選択して、選択された信号に同期した第
１の同期クロックを出力する第１の同期回路と、それが
第１の同期クロックに同期するかデータ信号に同期する
かを選択して、選択された信号に同期した第２の同期ク
ロックを出力する第２の同期回路と、データ信号に同期
している第１もしくは第２の同期回路が出力する第１お
よび第２の同期クロックを選択するクロック選択回路
と、クロック選択回路で選択されたクロックでデータ信
号のデータ識別を行うデータ識別回路とを有し、これら
第１および第２の同期回路の一方がデータ信号に同期し
ているとき、それが出力している同期クロックに対する
データ信号の位相進みが所定限界値を超えたことを検出
すると、他方の同期回路において、相手系の同期クロッ
クより遅れた位相に同期するように自身の出力する同期
クロックを制御して同期クロックの切り換えを行い、そ
の識別クロックを用いてデータ信号に同期をとるように
したものである。

【０００８】請求項３記載の発明に係るＤＰＬＬ回路
は、第１の同期回路と第２の同期回路に、第１および第
２のデータ位相比較回路による位相比較結果と、第１お
よび第２のクロック位相比較回路による位相比較結果の
一方を選択する第１および第２の選択回路を持たせ、シ
ステムクロックを遅延させて第１および第２の同期クロ
ックを生成する第１および第２の可変遅延回路と、当該
第１および第２の可変遅延回路の遅延量を、第１および
第２の選択回路で選択された位相比較結果に応じて制御
する第１および第２の遅延制御回路とを、第１および第
２の同期回路がデータ信号に同期する場合とクロックに
同期する場合とで共用するようにしたものである。

【０００９】請求項４記載の発明に係るＤＰＬＬ回路
は、第１および第２の選択回路で選択された位相比較結
果を、サンプリングする第１および第２のサンプリング
回路にてｎクロック周期でサンプリングし、サンプリン
グされた位相比較結果に基づいて、第１および第２の遅
延制御回路がｎクロック周期で第１および第２の可変遅
延回路の遅延量を制御するようにしたものである。

【００１０】請求項５記載の発明に係るＤＰＬＬ回路
は、第１および第２の保存回路を設けて、第１および第
２のデータ位相比較回路における進み／遅れの位相比較
結果で、かつ０連続または１連続が生じる前の結果を保
存し、その保存された位相比較結果と、第１および第２
のクロック位相比較回路の位相比較結果の一方を、第１
および第２の選択回路で選択して第１および第２のサン
プリング回路に入力するようにしたものである。

【００１１】請求項６記載の発明に係るＤＰＬＬ回路
は、第１および第２の判定回路を設けて、第１および第
２のデータ位相比較回路の位相比較結果をｎクロック周
期で多数決判定し、その判定された位相比較結果と、第
１および第２のクロック位相比較回路の位相比較結果の
一方を、第１および第２の選択回路で選択して第１およ
び第２のサンプリング回路に入力するようにしたもので
ある。

【００１２】請求項７記載の発明に係るＤＰＬＬ回路
は、第１および第２の選択回路で選択された位相比較結
果を、第１および第２の判定回路にてｎクロック周期で
多数決判定し、その判定された位相比較結果を第１およ
び第２のサンプリング回路に入力してｎクロック周期で
サンプリングして、そのサンプリング結果をもとに第１
および第２の遅延制御回路が、ｎクロック周期で第１お
よび第２の可変遅延回路の遅延量を制御するようにした
ものである。

【００１３】請求項８記載の発明に係るＤＰＬＬ回路
は、クロック選択回路が出力する識別クロックとデータ
信号との位相を比較する１つのデータ位相比較回路に
て、第１のデータ位相比較回路と第２のデータ位相比較
回路を代替し、このデータ位相比較回路の出力するデー
タ位相比較結果を第１の選択回路および第２の選択回路
に入力して、この第１および第２の選択回路の選択した
位相比較結果に基づいて、第１の遅延制御回路および第
２の遅延制御回路で第１および第２の可変遅延回路の遅
延量を制御するようにしたものである。

【００１４】請求項９記載の発明に係るＤＰＬＬ回路
は、クロック選択回路が出力する識別クロックとデータ
信号との位相を比較する１つのデータ位相比較回路に
て、第１のデータ位相比較回路と第２のデータ位相比較
回路を代替するとともに、このデータ位相比較回路にお
ける進み／遅れの位相比較結果で、かつ０連続または１
連続が生じる前の位相比較結果を保存する保存回路に
て、第１の保存回路と第２の保存回路を代替し、この保
存回路に保存された位相比較結果を第１の選択回路およ
び第２の選択回路に入力して、この第１および第２の選
択回路の選択した位相比較結果に基づいて、第１の遅延
制御回路および第２の遅延制御回路で第１および第２の
可変遅延回路の遅延量を制御するようにしたものであ
る。

【００１５】請求項１０記載の発明に係るＤＰＬＬ回路
は、クロック選択回路が出力する識別クロックとデータ
信号との位相を比較する１つのデータ位相比較回路に
て、第１のデータ位相比較回路と第２のデータ位相比較
回路を代替するとともに、このデータ位相比較回路の位
相比較結果をｎクロック周期で多数決判定する判定回路
にて、第１の判定回路と第２の判定回路を代替し、この
判定回路で判定された位相比較結果を第１の選択回路お
よび第２の選択回路に入力して、この第１および第２の
選択回路の選択した位相比較結果に基づいて、第１の遅
延制御回路および第２の遅延制御回路で第１および第２
の可変遅延回路の遅延量を制御するようにしたものであ
る。

【００１６】請求項１１記載の発明に係るＤＰＬＬ回路
は、第１および第２の同期回路のそれぞれに、その回路
動作を禁止する回路動作禁止手段を持たせ、一方の同期
回路がデータ信号に同期するように制御を開始してか
ら、その同期回路において同期クロックに対するデータ
信号の位相進み／位相遅れが所定限界値をこえ、もう一
方の同期回路がその同期クロックより進んだ／遅れた位
相に同期するように制御を開始するまでの期間は、回路
動作禁止手段にてシステムクロックの入力を禁止するこ
とにより、もう一方の同期回路の回路動作を禁止するも
のである。

【００１７】請求項１２記載の発明に係るＤＰＬＬ回路
は、第１および第２の同期回路のそれぞれに、その回路
動作を禁止する回路動作禁止手段と、第１あるいは第２
のデータ位相比較回路の動作を禁止する位相比較禁止手
段とを持たせ、一方の同期回路がデータ信号に同期する
ように制御を開始してから、その同期回路において同期
クロックに対するデータ信号の位相進み／位相遅れが所
定限界値をこえ、もう一方の同期回路がその同期クロッ
クより進んだ／遅れた位相に同期するように制御を開始
するまでの期間は、回路動作禁止手段でシステムクロッ
クの入力を禁止することにより、また、その後、もう一
方の同期回路がその同期クロックより進んだ／遅れた位
相に同期するように制御している期間は、位相比較禁止
手段で同期クロックの入力を禁止することにより、もう
一方の同期回路のデータ位相比較回路の動作を禁止する
ものである。

【００１８】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．この発明の実施の形態１は２つの同期回
路を用いて、データ信号の位相遅延または位相進みが可
変遅延回路の可変遅延限範囲より大きくなっても、デー
タ信号１を誤りなく再生できるＤＰＬＬ回路を実現する
ものである。

【００１９】図１はそのようなこの発明の実施の形態１
によるＤＰＬＬ回路の構成を示すブロック図である。図
において、１はデータ信号、２はシステムクロック、３
ａおよび３ｂはシステムクロック２を遅延させる第１お
よび第２の可変遅延回路であり、１７ａおよび１７ｂは
第１および第２の同期クロックで、第１の同期クロック
１７ａは第１の可変遅延回路３ａがシステムクロック２
を遅延させて出力したクロックであり、第２の同期クロ
ック１７ｂは第２の可変遅延回路３ｂがシステムクロッ
ク２を遅延させて出力したクロックである。１１はこの
第１および第２の同期クロックの一方を選択した識別ク
ロックであり、１０はこの識別クロック１１に基づいて
識別された識別データである。

【００２０】４ａおよび４ｂは第１および第２のデータ
位相比較回路であり、第１のデータ位相比較回路４ａは
第１の可変遅延回路３ａで遅延された第１の同期クロッ
ク１７ａを基準としてデータ信号１との位相を比較し、
第２のデータ位相比較回路４ｂは第２の可変遅延回路３
ｂで遅延された第２の同期クロック１７ｂを基準として
データ信号１との位相を比較する。５ａおよび５ｂは第
１および第２のクロック位相比較回路であり、それぞれ
第１の可変遅延回路３ａの出力する第１の同期クロック
１７ａの位相と第２の可変遅延回路３ｂの出力する第２
の同期クロック１７ｂの位相とを比較する。６ａおよび
６ｂは第１および第２の選択回路であり、第１の選択回
路６ａは第１のデータ位相比較回路４ａの位相比較結果
と第１のクロック位相比較回路５ａの位相比較結果のい
ずれか一方を選択して出力し、第２の選択回路６ｂは第
２のデータ位相比較回路４ｂの位相比較結果と第２のク
ロック位相比較回路５ｂの位相比較結果のいずれかを選
択し出力する。７ａおよび７ｂは第１および第２の遅延
制御回路であり、第１の遅延制御回路７ａは第１の選択
回路６ａで選択された位相比較結果をもとに第１の可変
遅延回路３ａの遅延量を制御し、第２の遅延制御回路７
ｂは第２の選択回路６ｂで選択された位相比較結果をも
とに第２の可変遅延回路３ｂの遅延量を制御する。

【００２１】８はクロック選択回路であり、第１の可変
遅延回路３ａで遅延された第１の同期クロック１７ａ、
または第２の可変遅延回路３ｂで遅延された第２の同期
クロック１７ｂのいずれか一方を選択し、それを識別ク
ロック１１として出力する。９はデータ識別回路であ
り、クロック選択回路８で選択された識別クロック１１
に基づいてデータ信号１のデータ識別を行い、識別デー
タ１０を出力する。１６は制御回路であり、第１および
第２の選択回路６ａ、６ｂとクロック選択回路８の切り
換えを制御するとともに、第１および第２の遅延制御回
路７ａ、７ｂの制御を行う。

【００２２】１８ａおよび１８ｂは第１および第２の同
期回路であり、第１の同期回路１８ａは第１の可変遅延
回路３ａ、第１のデータ位相比較回路４ａ、第１のクロ
ック位相比較回路５ａ、第１の選択回路６ａ、および第
１の遅延制御回路７ａで構成され、第２の同期回路１８
ｂは第２の可変遅延回路３ｂ、第２のデータ位相比較回
路４ｂ、第２のクロック位相比較回路５ｂ、第２の選択
回路６ｂ、および第２の遅延制御回路７ｂで構成されて
いる。

【００２３】次に動作について説明する。ここでは、ま
ず第１の同期回路１８ａおよび第２の同期回路１８ｂの
動作から説明する。第１の同期回路１８ａは、第１の可
変遅延回路３ａ、第１のデータ位相比較回路４ａ、およ
び第１の遅延制御回路７ａにてデータ信号１に同期する
回路を構成し、また、第１の可変遅延回路３ａ、第１の
クロック位相比較回路５ａ、および第１の遅延制御回路
７ａにて第２の同期クロック１７ｂに同期する回路を構
成する。この第１の同期回路１８ａがデータ信号１に同
期するか第２の同期クロック１７ｂに同期するかは、第
１の選択回路６ａが制御回路１６の制御によって切り換
える。

【００２４】すなわち、第１の選択回路６ａがデータ信
号１に同期する場合、第１のデータ位相比較回路４ａ
は、第１の同期クロック１７ａを基準としてデータ信号
１との位相を比較し、比較結果を第１の選択回路６ａを
経由して第１の遅延制御回路７ａに出力する。第１の遅
延制御回路７ａは、この第１のデータ位相比較回路４ａ
の位相比較結果をもとに、位相差が小さくなるよう第１
の可変遅延回路３ａを制御して、第１の可変遅延回路３
ａがシステムクロック２を遅延させる。この第１の可変
遅延回路３ａからの第１の同期クロック１７ａを第１の
データ位相比較回路４ａに入力することによってフィー
ドバックがかかり、第１の可変遅延回路３ａの出力する
第１の同期クロック１７ａがデータ信号１に同期するよ
うに動作する。

【００２５】また、第１の選択回路６ａが第２の同期ク
ロック１７ｂに同期する場合、第１のクロック位相比較
回路５ａは、第１の同期クロック１７ａを基準として第
２の同期クロック１７ｂとの位相を比較し、比較結果を
第１の選択回路６ａを経由して第１の遅延制御回路７ａ
に出力する。第１の遅延制御回路７ａは、この第１のク
ロック位相比較回路５ａの位相比較結果をもとに、位相
差が小さくなるよう第１の可変遅延回路３ａを制御し
て、第１の可変遅延回路３ａがシステムクロック２を遅
延させる。この第１の可変遅延回路３ａからの第１の同
期クロック１７ａを第１のクロック位相比較回路５ａに
入力することによってフィードバックがかかり、第１の
可変遅延回路３ａの出力する第１の同期クロック１７ａ
が第２の可変遅延回路３ｂからの第２の同期クロック１
７ｂに同期するように動作する。

【００２６】同様に、第２の同期回路１８ｂは、第２の
可変遅延回路３ｂ、第２のデータ位相比較回路４ｂ、お
よび第２の遅延制御回路７ｂにてデータ信号１に同期す
る回路を構成し、また、第２の可変遅延回路３ｂ、第２
のクロック位相比較回路５ｂ、および第２の遅延制御回
路７ｂにて第１の同期クロック１７ａに同期する回路を
構成する。この第２の同期回路１８ｂがデータ信号１に
同期するか第１の同期クロック１７ａに同期するかは、
第２の選択回路６ｂが制御回路１６の制御によって切り
換える。

【００２７】すなわち、第２の選択回路６ｂがデータ信
号１に同期する場合、第２のデータ位相比較回路４ｂ
は、第２の同期クロック１７ｂを基準としてデータ信号
１との位相を比較し、比較結果を第２の選択回路６ｂを
経由して第２の遅延制御回路７ｂに出力する。第２の遅
延制御回路７ｂは、この第２のデータ位相比較回路４ｂ
の位相比較結果をもとに、位相差が小さくなるよう第２
の可変遅延回路３ｂを制御して、第２の可変遅延回路３
ｂがシステムクロック２を遅延させる。この第２の可変
遅延回路３ｂからの第２の同期クロック１７ｂを第２の
データ位相比較回路４ｂに入力することによってフィー
ドバックがかかり、第２の可変遅延回路３ｂの出力する
第２の同期クロック１７ｂがデータ信号１に同期するよ
うに動作する。

【００２８】第１の同期クロック１７ａに同期する場
合、第２のクロック位相比較回路５ｂは、第２の同期ク
ロック１７ｂを基準として第１の同期クロック１７ａと
の位相を比較し、比較結果を第２の選択回路６ｂを経由
して第２の遅延制御回路７ｂに出力する。第２の遅延制
御回路７ｂは、この第２のクロック位相比較回路５ｂの
位相比較結果をもとに、位相差が小さくなるよう第２の
可変遅延回路３ｂを制御して、第２の可変遅延回路３ｂ
がシステムクロック２を遅延させる。この第２の可変遅
延回路３ｂからの第２の同期クロック１７ｂを第２のク
ロック位相比較回路５ｂに出力することによってフィー
ドバックがかかり、第２の可変遅延回路３ｂの出力する
第２の同期クロック１７ｂが第１の可変遅延回路３ａか
らの第１の同期クロック１７ａに同期するように動作す
る。

【００２９】また、第１の遅延制御回路７ａは、データ
信号１に含まれるジッタによる信号の不確定点を避け、
データ識別回路９がデータ信号１を識別するのに適した
タイミング、例えばデータ信号１の不確定点間の中央に
識別タイミング（データ信号１の識別点）をもたせるよ
う第１の可変遅延回路３ａの遅延量を制御する。

【００３０】そして、第１の遅延制御回路７ａが遅れ過
ぎを検出すると、制御回路１６は、第２の同期クロック
１７ｂが第１の同期クロック１７ａより進んだ位相、例
えば１周期前に同期するように第２の同期回路１８ｂの
第２の遅延制御回路７ｂを制御する。なお、第１の遅延
制御回路７ａが位相進みすぎを検出した場合には、制御
回路１６は、第２の同期クロック１７ｂが第１の同期ク
ロック１７ａより遅れた位相、例えば１周期後に同期す
るように第２の同期回路１８ｂの第２の遅延制御回路７
ｂを制御する。

【００３１】また、第２の遅延制御回路７ｂは、データ
信号１に含まれるジッタによる信号の不確定点を避け、
データ識別回路９がデータ信号１を識別するのに適した
タイミング、例えばデータ信号１の不確定点間の中央に
識別タイミング（データ信号１の識別点）をもたせるよ
う第２の可変遅延回路３ｂの遅延量を制御する。

【００３２】そして、第２の遅延制御回路７ｂが遅れ過
ぎを検出すると、制御回路１６は、第１の同期クロック
１７ａが第２の同期クロック１７ｂより進んだ位相、例
えば１周期前に同期するように第１の同期回路１８ａの
第１の遅延制御回路７ａを制御する。なお、第２の遅延
制御回路７ｂが位相進みすぎを検出した場合には、制御
回路１６は、第１の同期クロック１７ａが第２の同期ク
ロック１７ｂより遅れた位相、例えば１周期後に同期す
るように第１の同期回路１８ａの第１の遅延制御回路７
ａを制御する。

【００３３】クロック選択回路８はデータ信号１に同期
している第１の同期回路１８ａまたは第２の同期回路１
８ｂが出力する、第１の同期クロック１７ａあるいは第
２の同期クロック１７ｂを選択して、それを識別クロッ
ク１１として出力する。そして、データ識別回路９は、
このクロック選択回路８で選択された識別クロック１１
に基づいてデータ信号１のデータ識別を行い、識別デー
タ１０を出力する。

【００３４】次に、動作開始時の初期状態からデータ信
号１に第１の同期回路１８ａが同期したあと、システム
クロック２に対してデータ信号１の遅延が増大し、第１
の同期回路１８ａから第２の同期回路１８ｂへの切り換
え、さらに遅延量が増大すれば、第１の同期回路１８ａ
に切り換えて位相同期追従する過程の動作例を説明す
る。図２はシステムクロック２に対しデータ信号１の位
相が遅れる例について、システムクロック２に対する、
データ信号１、第１および第２の同期クロック１７ａ，
１７ｂのタイミング関係を図示したタイミングチャート
である。なお、ここでは、一例として、第１および第２
の可変遅延回路３ａ、３ｂはシステムクロック２に対し
て０〜２Ｔ（Ｔはシステムクロック２の周期）の範囲で
遅延制御可能とする。

【００３５】図において、（ａ）はシステムクロック２
に対し第１の同期クロック１７ａが（Ｔ＋α）遅れたタ
イミングで、データ信号１を識別し再生する例を示す。
（ｂ）はデータ信号がβ遅れ、システムクロック２に対
し第１の同期クロック１７ａが（Ｔ＋α＋β）遅れたタ
イミングで、データ信号１を識別し再生する例を示す。
（ｃ）は第２の同期クロック１７ｂを第１の同期クロッ
ク１７ａより進んだ位相、例えば１周期前（α＋β）に
同期させ、同期したら第２の同期クロック１７ｂがシス
テムクロック２に対し（α＋β）遅れたタイミングで、
データ信号１を識別し再生する例を示す。

【００３６】なお、遅延量Ｕは遅れ過ぎを判定する基準
量で、第１および第２の遅延制御回路７ａ、７ｂはそれ
ぞれ第１および第２の可変遅延回路３ａ、３ｂの位相遅
延が遅延量Ｕより大きければ遅れ過ぎと判定する。

【００３７】例えば動作開始時の初期状態において、制
御回路１６は第１の同期回路１８ａがデータ信号１に同
期するように、クロック選択回路８に第１の同期クロッ
ク１７ａを選択するよう制御し、第１の選択回路６ａに
第１のデータ位相比較回路４ａの位相比較結果を選択す
るように制御する。これにより、第１の同期回路１８ａ
は、第１の可変遅延回路３ａの第１の同期クロック１７
ａがデータ信号１の識別点に同期するように動作する。

【００３８】次に、動作開始時の初期状態からデータ信
号１を受信し、例えば図２（ａ）に示すようにシステム
クロック２の立ち上がり時点に対し、データ信号１の不
確定点中央までの時間差がαであった場合、システムク
ロック２に対するデータ信号１の識別点のタイミングが
（Ｔ＋α）となるよう第１の同期回路１８ａが同期をと
る。

【００３９】次に、複数の回路間、基板間および装置間
を伝送されるデータ信号１がシステムクロック２に対
し、さらに遅れたタイミング、例えば位相β遅延して受
信された場合、第１の同期クロック１７ａはシステムク
ロック２に対し、（Ｔ＋α＋β）遅れたタイミングでデ
ータ信号１の識別点に同期するように動作する。そし
て、図２（ｂ）に示すように、データ信号１の位相遅延
量が大きくなり、第２の可変遅延回路３ｂの遅延量が例
えば（Ｔ＋α＋β）で、遅延量Ｕより大きくなったと
き、第１の遅延制御回路７ａは遅れ過ぎを検出して制御
回路１６に遅れ過ぎを通知する。

【００４０】制御回路１６は、第１の遅延制御回路７ａ
から遅れ過ぎの通知を受けると、第２の選択回路６ｂに
第２のクロック位相比較回路５ｂの位相比較結果を選択
するように制御することによって、第１の同期クロック
１７ａに同期する第２の同期回路１８ｂを構成する。そ
して、第２の同期回路１８ｂの第２の遅延制御回路７ｂ
は第２の同期クロック１７ｂが第１の同期クロック１７
ａの１周期前（α＋β）に同期するように制御する。

【００４１】１周期前（α＋β）に同期が取れたら、第
２の遅延制御回路７ｂは同期が取れたことを制御回路１
６に知らせ、制御回路１６は第１の同期回路１８ａがデ
ータ信号に同期していたのを第２の同期回路１８ｂがデ
ータ信号に同期するように切り換える。すなわち、制御
回路１６は第１の可変遅延回路３ａ、第１のデータ位相
比較回路４ａおよび第１の遅延制御回路７ａで構成して
いた、第１の同期回路１８ａを、第２の可変遅延回路３
ｂ、第２のデータ位相比較回路４ｂおよび第２の遅延制
御回路７ｂで構成される第２の同期回路１８ｂに切り換
える。

【００４２】第２の同期クロック１７ｂは第１の同期ク
ロック１７ａより１周期前に同期していたので、上記の
切り換え動作により、第２の同期クロック１７ｂはシス
テムクロック２に対し、図２（ｃ）に示すように（Ｔ＋
α＋β）より１周期進んだタイミング（α＋β）でデー
タ信号１の識別点に同期するように動作する。

【００４３】また、データ信号１の位相遅延量が大きく
なり、第２の可変遅延回路３ｂの遅延量が例えば（Ｔ＋
α＋β）で、遅延量Ｕより大きくなったとき、第２の遅
延制御回路７ｂは遅れ過ぎを検出し、制御回路１６に遅
れ過ぎを通知する。制御回路１６は、第２の同期クロッ
ク１７ｂに同期する第１の同期回路１８ａを構成するた
め、第１の選択回路６ａに第１のクロック位相比較回路
５ａの位相比較結果を選択するように制御する。

【００４４】そして、第１の同期回路１８ａの第１の遅
延制御回路７ａは第１の同期クロック１７ａが第２の同
期クロック１７ｂの１周期前に同期するように制御す
る。１周期前（α＋β）に同期が取れたら、第１の遅延
制御回路７ａは同期が取れたことを制御回路１６に知ら
せ、制御回路１６は第２の同期回路１８ｂがデータ信号
１に同期していたのを第１の同期回路１８ａがデータ信
号１に同期するように切り換える。

【００４５】第１の同期クロック１７ａは第２の同期ク
ロック１７ｂより１周期前（α＋β）に同期していたの
で、上記の切り換え動作により、第１の同期クロック１
７ａはデータ信号１に対し、位相が１周期進んでデータ
信号１の識別点に同期するように動作する。すなわち、
制御回路１６は第１の遅延制御回路７ａが遅れ過ぎを検
出したなら第２の同期回路１８ｂを第１の同期クロック
１７ａに同期させた後、第１の同期回路１８ａがデータ
信号１に同期していたのを第２の同期回路１８ｂがデー
タ信号１に同期するように切り換える。

【００４６】さらに、制御回路１６は第２の遅延制御回
路７ｂが遅れ過ぎを検出したなら、第１の同期回路１８
ａを第２の同期クロック１７ｂに同期させた後、第２の
同期回路１８ｂがデータ信号１に同期していたのを、第
１の同期回路１８ａがデータ信号１に同期するように切
り換える。遅れ過ぎを検出する毎にこの切り換えを交互
に行い、２周期の遅れから１周期の遅れに切り換え、同
期を取って位相遅れに追従するので、データ信号１の位
相遅延が可変遅延回路の遅延限界より大きくなっても、
データ信号１を誤りなく識別し再生することができる。

【００４７】次に、データ信号１に第１の同期回路１８
ａが同期している状態において、システムクロック２に
対し、データ信号１の位相が進んだ場合、第１の同期回
路１８ａから第２の同期回路１８ｂに切り換え、さらに
位相が進めば、データ信号１の位相が進み、第１の同期
回路１８ａに切り換えて位相同期追従する過程の動作例
を説明する。

【００４８】図３はシステムクロック２に対しデータ信
号１の位相が進む例についてシステムクロック２に対す
る、データ信号１、第１および第２の同期クロック１７
ａ、１７ｂのタイミング関係を図示したタイミングチャ
ートである。図において、（ａ）はシステムクロック２
に対し第１の同期クロック１７ａが（Ｔ＋α）遅れたタ
イミングで、データ信号１を識別し再生する例を示す。
（ｂ）はデータ信号１がβ進み、システムクロック２に
対し第１の同期クロック１７ａが（Ｔ＋α−β）（ただ
し、Ｔ＋α−β＞０）の位相のタイミングで、データ信
号１を識別し再生する例を示す。（ｃ）は第２の同期ク
ロック１７ｂを第１の同期クロック１７ａに１周期後
（Ｔ＋α−β）のタイミングで同期させ、同期したら第
２の同期クロック１７ｂがシステムクロックに対し（２
Ｔ＋α−β）遅れたタイミングで、データ信号１を識別
し再生する例を示す。なお、遅延量Ｌは位相の進み過ぎ
を判定する基準量で、第１および第２の遅延制御回路７
ａ、７ｂはそれぞれ第１および第２の可変遅延回路３
ａ、３ｂの位相遅延が遅延量Ｌより小さければ位相の進
み過ぎと判定する。

【００４９】図３（ａ）に示すように、システムクロッ
ク２に対して遅延制御回路１７ａが（Ｔ＋α）遅れたタ
イミングでデータ信号１の識別点に同期するように動作
している状態で、図３（ｂ）に示すように、データ信号
１の位相が進む量が大きくなり、第１の可変遅延回路３
ａの位相遅延が例えば遅延量（Ｔ＋α−β）で遅延量Ｌ
より小さくなったとき、第１の遅延制御回路７ａは進み
過ぎを検出して制御回路１６に進み過ぎを通知する。制
御回路１６は、第２の同期回路１８ｂが同期信号１７ａ
に同期するように第２の選択回路６ｂに第２のクロック
位相比較回路５ｂの位相比較結果を選択するように制御
する。そして、第２の同期回路１８ｂの第２の遅延制御
回路７ｂは第２の同期クロック１７ｂが第１の同期クロ
ック１７ａの１周期後（２Ｔ＋α−β）に同期するよう
に制御する。

【００５０】１周期後（２Ｔ＋α−β）に同期が取れた
ら、第２の遅延制御回路７ｂは同期が取れたことを制御
回路１６に知らせ、制御回路１６は第２の同期回路１８
ｂがデータ信号１に同期するように切り換える。第２の
同期クロック１７ｂは第１の同期クロック１７ａより１
周期後（２Ｔ＋α−β）に同期していたので、上記の切
り換え動作により、第２の同期クロック１７ｂはシステ
ムクロック２に対し、（Ｔ＋α−β）より１周期遅れた
タイミング（２Ｔ＋α−β）でデータ信号１の識別点に
同期するように制御する。

【００５１】また、図３（ｂ）に示すように、データ信
号１の位相が進む量が大きくなり、第２の可変遅延回路
３ｂの第２の同期クロック１７ｂの遅延量は（Ｔ＋α−
β）で遅延量Ｌより小さくなったとき、第２の遅延制御
回路７ｂは位相の進みすぎとして制御回路１６に通知す
る。制御回路１６は、第１の同期回路１８ａが第２の同
期クロック１７ｂに同期させるため、第１の選択回路６
ａに第１のクロック位相比較回路５ａの位相比較結果を
選択するように制御する。

【００５２】そして、図３（ｃ）に示すように、第１の
同期回路１８ａの第１の遅延制御回路７ａは第１の同期
クロック１７ａが第２の同期クロック１７ｂの１周期後
（２Ｔ＋α−β）に同期するように制御する。１周期後
（２Ｔ＋α−β）に同期が取れたら、第１の遅延制御回
路７ａは同期が取れたことを制御回路１６に知らせ、制
御回路１６は第１の同期回路１８ａがデータ信号１に同
期するように切り換える。

【００５３】第１の同期クロック１７ａは第２の同期ク
ロック１７ｂより１周期後（２Ｔ＋α−β）に同期して
いたので、上記の切り換え動作により、第１の同期クロ
ック１７ａはデータ信号１に対し、位相が１周期遅れて
データ信号１の識別点に同期するように動作する。すな
わち、制御回路１６は第１の遅延制御回路７ａが位相進
みすぎを検出したなら、第２の同期回路１８ｂを第１の
同期クロック１７ａに同期させた後、第２の同期回路１
８ｂがデータ信号１に同期するように切り換える。

【００５４】さらに、制御回路１６は第２の遅延制御回
路７ｂが位相進みすぎを検出したなら、第１の同期回路
１８ａを第２の同期クロック１７ｂに同期させた後、第
１の同期回路１８ａがデータ信号１に同期するように切
り換える。従って、位相進みすぎを検出する毎にこの切
り換えを交互に行い、位相進みすぎから１周期の遅れに
切り換え、同期を取って位相進みに追従するので、デー
タ信号１の位相進みが可変遅延回路の進み限界を超えて
も、データ信号１を誤りなく再生することができる。

【００５５】上記の例では、データ信号１が連続的に位
相遅れか位相進みが生じる例を示したが、位相遅れか位
相進みが交互に、あるいは不規則に生じても位相変化に
追従できる。また、可変遅延回路の位相遅延上限値を２
Ｔ（Ｔはクロック周期）としたが、これに限るものでは
ない。また、可変遅延回路の位相遅延が遅延量Ｕより大
のとき遅れ過ぎと判定したが、この遅延量Ｕは位相遅延
上限値より等しいか小さければよい。また、可変遅延回
路の位相遅延が遅延量Ｌより小のとき位相進みすぎと判
定したが、この遅延量Ｌは位相遅延下限値より等しいか
大きければよい。

【００５６】以上のように、この実施の形態１によれ
ば、第１および第２の同期回路を用いて、片方の系の同
期回路がデータ信号の遅れもしくは進みで同期クロック
の遅延限界に近づいていることを検出すると、他方の系
の同期回路において、片方の系の同期クロックより進ん
だもしくは遅れた位相に同期した他方の系の同期クロッ
クに切り換え、このクロックを用いてデータ信号に同期
をとるようにしたので、データ信号の位相遅延や進みが
遅延限界あるいは進み限界を超えても、データ信号を誤
りなく識別し再生することができる効果があり、また、
第１および第２の同期回路がデータ信号に同期する場合
とクロックに同期する場合とにおいて、両者に共通の遅
延制御回路と可変遅延回路を共用して一つにしたので、
回路規模を小さくできる効果もある。

【００５７】実施の形態２．この発明の実施の形態２
は、上記実施の形態１の構成にサンプリング回路を付加
し、データ位相比較結果またはクロック位相比較結果を
サンプリングした値に基づいて位相制御するものであ
る。

【００５８】図４はそのようなこの発明の実施の形態２
によるＤＰＬＬ回路を示すブロック図である。図におい
て、１２ａおよび１２ｂは第１および第２のサンプリン
グ回路で、第１のサンプリング回路１２ａは第１の選択
回路６ａで選択された位相比較結果をｎクロック周期
（ｎは自然数）でサンプリングし、第２のサンプリング
回路１２ｂは第２の選択回路６ｂで選択された位相比較
結果をｎクロック周期でサンプリングする。７ａおよび
７ｂは第１および第２の遅延制御回路で、第１の遅延制
御回路７ａは第１のサンプリング回路１２ａでサンプリ
ングされた位相比較結果をもとに、ｎクロック周期に第
１の可変遅延回路３ａの遅延量を制御し、第２の遅延制
御回路７ｂは第２のサンプリング回路１２ｂでサンプリ
ングされた位相比較結果をもとに、ｎクロック周期に第
２の可変遅延回路３ｂの遅延量を制御する。他は実施の
形態１と同じであるため説明を省く。

【００５９】次に動作について説明する。ここで、この
実施の形態２によるＤＰＬＬ回路の基本的な動作は、実
施の形態１の場合と同様に行われる。なお、この実施の
形態２においては、第１の選択回路６ａおよび第２の選
択回路６ｂで選択された位相比較結果は、直接第１の遅
延制御回路７ａおよび第２の遅延制御回路７ｂには送ら
れず、一旦第１のサンプリング回路１２ａおよび第２の
サンプリング回路１２ｂに入力される。第１のサンプリ
ング回路１２ａおよび第２のサンプリング回路１２ｂ
は、その第１の遅延制御回路７ａあるいは第２の遅延制
御回路７ｂからの位相比較結果をｎクロック周期でサン
プリングし、サンプリング結果を第１の遅延制御回路７
ａおよび第２の遅延制御回路７ｂに送る。第１の遅延制
御回路７ａおよび第２の遅延制御回路７ｂはこのサンプ
リング結果に基づいて、ｎクロック周期で第１の可変遅
延回路３ａおよび第２の可変遅延回路３ｂを制御する。

【００６０】このように、この実施の形態２によれば、
第１および第２の選択回路６ｂ、６ａで選択された位相
比較結果をｎクロック周期でサンプリングし、そのサン
プリング結果に基づいて第１および第２の可変遅延回路
３ｂ、３ａを制御しているので、制御動作を低速化する
ことができる効果がある。

【００６１】実施の形態３．この発明の実施の形態３
は、上記実施の形態２の構成に保存回路を付加してデー
タ位相の比較結果を保存し、保存されたデータ位相比較
結果をサンプリングした値、またはクロック位相比較結
果をサンプリングした値に基づいて位相制御するもので
ある。

【００６２】図５はそのようなこの発明の実施の形態３
によるＤＰＬＬ回路を示すブロック図である。図におい
て、１３ａおよび１３ｂは第１および第２の保存回路
で、第１の保存回路１３ａは第１のデータ位相比較回路
４ａにおける進み／遅れの位相比較結果で、かつ０連続
または１連続が生じる前の結果を保存し、第２の保存回
路１３ｂは第２のデータ位相比較回路４ｂにおける進み
／遅れの位相比較結果で、かつ０連続または１連続が生
じる前の結果を保存する。６ａおよび６ｂは第１および
第２の選択回路であり、第１の選択回路６ａは第１の保
存回路１３ａで保存された位相比較結果と第１のクロッ
ク位相比較回路５ａの位相比較結果の一方を選択し、第
２の選択回路６ｂは第２の保存回路１３ｂで保存された
位相比較結果と第２のクロック位相比較回路５ｂの位相
比較結果の一方を選択する。

【００６３】１２ａおよび１２ｂは第１および第２のサ
ンプリング回路で、第１のサンプリング回路１２ａは第
１の選択回路６ａで選択された位相比較結果をｎクロッ
ク周期でサンプリングし、第２のサンプリング回路１２
ｂは第２の選択回路６ｂで選択された位相比較結果をｎ
クロック周期でサンプリングする。７ａおよび７ｂは第
１および第２の遅延制御回路で、第１の遅延制御回路７
ａは第１のサンプリング回路１２ａでサンプリングされ
た位相比較結果をもとにｎクロック周期に第１の可変遅
延回路３ａの遅延量を制御し、第２の遅延制御回路７ｂ
は第２のサンプリング回路１２ｂでサンプリングされた
位相比較結果をもとにｎクロック周期に第２の可変遅延
回路３ｂの遅延量を制御する。他は実施の形態２と同じ
であるため説明を省く。

【００６４】次に動作について説明する。上記実施の形
態２によるＤＰＬＬ回路においては、ｎクロック周期で
位相比較結果をサンプリングするので、サンプリング時
に伝送されたデータ信号１に変化点がなく、データが
“１１”または“００”と同符号が連続する場合、位相
比較結果が得られないことがある。そこで、この実施の
形態３によるＤＰＬＬ回路においては、実施の形態２の
ＤＰＬＬ回路の動作と同様の制御を行い、さらに、第１
の保存回路１３ａおよび第２の保存回路１３ｂにおい
て、第１のデータ位相比較回路４ａおよび第２のデータ
位相比較回路４ｂにおける進み／遅れの位相比較結果
で、かつ０連続または１連続が生じる前の結果を保存
し、０連続または１連続が生じている間は保存している
位相比較結果を出力する。

【００６５】第１および第２の選択回路６ａ、６ｂはこ
の第１あるいは第２の保存回路１３ａ、１３ｂに保存さ
れた位相比較結果と、第１あるいは第２のクロック位相
比較回路５ａ、５ｂの出力する位相比較結果の一方を選
択し、それを第１あるいは第２のサンプリング回路１２
ａ、１２ｂに送り、第１のサンプリング回路１２ａおよ
び第２のサンプリング回路１２ｂはｎクロック周期でこ
の選択された位相比較結果をサンプリングし、第１の遅
延制御回路７ａおよび第２の遅延制御回路７ｂはそのサ
ンプリング結果に基づいて、ｎクロック周期で第１の可
変遅延回路３ａおよび第２の可変遅延回路３ｂを制御す
る。

【００６６】このように、この実施の形態３によれば、
第１および第２のデータ位相比較回路における位相比較
結果で、かつ０連続または１連続が生じる前の結果を第
１および第２の保存回路に保存し、０連続または１連続
が生じている間は保存している位相比較結果を出力して
いるので、制御動作を低速化することができるととも
に、サンプリング時に受信したデータ信号が０連続また
は１連続するような場合においても、データ信号の位相
変動に追従することが可能となり、データ信号の位相変
動に対して誤りなくデータを再生することができる効果
がある。

【００６７】実施の形態４．この発明の実施の形態４
は、上記実施の形態２の構成に判定回路を付加してデー
タ位相の比較結果を判定し、判定されたデータ位相比較
結果をサンプリングした値、またはクロック位相比較結
果をサンプリングした値に基づいて位相制御するもので
ある。

【００６８】図６はそのようなこの発明の実施の形態４
によるＤＰＬＬ回路を示すブロック図である。図におい
て、１４ａおよび１４ｂは第１および第２の判定回路
で、第１の判定回路１４ａは第１のデータ位相比較回路
４ａの位相比較結果をｎクロック周期で多数決判定し、
第２の判定回路１４ｂは第２のデータ位相比較回路４ｂ
の位相比較結果をｎクロック周期で多数決判定する。他
は実施の形態２と同じであるため説明を省く。

【００６９】次に動作について説明する。この実施の形
態４によるＤＰＬＬ回路は、実施の形態２のそれと同様
に動作して制御を行い、さらに、第１の判定回路１４ａ
および第２の判定回路１４ｂにおいて、第１のデータ位
相比較回路４ａおよび第２のデータ位相比較回路４ｂに
おける進み／遅れの位相比較結果をｎクロック周期で多
数決判定し、第１の選択回路６ａおよび第２の選択回路
６ｂで選択された、第１の判定回路１４ａおよび第２の
判定回路１４ｂによる判定結果、または第１のクロック
位相比較回路５ａおよび第２のクロック位相比較回路５
ｂからのクロック位相比較結果を、第１のサンプリング
回路１２ａおよび第２のサンプリング回路１２ｂがｎク
ロック周期でサンプリングし、そのサンプリング結果に
基づいて第１の遅延制御回路７ａおよび第２の遅延制御
回路７ｂはｎクロック周期で第１の可変遅延回路３ａお
よび第２の可変遅延回路３ｂを制御する。

【００７０】このように、この実施の形態４によれば、
第１および第２のデータ位相比較回路における位相比較
結果を、第１および第２の判定回路にてｎクロック周期
で多数決判定し、その判定結果をサンプリングして位相
比較制御を行っているので、制御動作を低速化すること
ができるとともに、受信したデータ信号の位相変動によ
り精度よく追従することが可能となり、データ信号の位
相変動に対して誤りなくデータを再生することができる
効果がある。

【００７１】実施の形態５．この発明の実施の形態５
は、上記実施の形態２の構成に判定回路を付加して、選
択回路で選択されたデータ位相比較結果またはクロック
位相比較結果を判定し、判定された位相比較結果をサン
プリングした値に基づいて位相制御するものである。

【００７２】図７はそのようなこの発明の実施の形態５
によるＤＰＬＬ回路を示すブロック図である。図におい
て、１４ａおよび１４ｂは第１および第２の判定回路
で、第１の判定回路１４ａは第１の選択回路６ａで選択
された位相比較結果をｎクロック周期で多数決判定し、
第２の判定回路１４ｂは第２の選択回路６ｂで選択され
た位相比較結果をｎクロック周期で多数決判定する。１
２ａおよび１２ｂは第１および第２のサンプリング回路
で、第１のサンプリング回路１２ａは第１の判定回路１
４ａで判定された位相比較結果をｎクロック周期でサン
プリングし、第２のサンプリング回路１２ｂは第２の判
定回路１４ｂで判定された位相比較結果をｎクロック周
期でサンプリングする。他は実施の形態２と同じである
ため説明を省く。

【００７３】次に動作について説明する。この実施の形
態５によるＤＰＬＬ回路は、実施の形態２のそれと同様
に動作して制御を行い、さらに、第１の選択回路６ａお
よび第２の選択回路６ｂで選択された位相比較結果が、
第１の判定回路１４ａおよび第２の判定回路１４ｂに送
られて、第１および第２のデータ位相比較回路４ａ、４
ｂにおける進み／遅れの位相比較結果、あるいは第１お
よび第２のクロック位相比較回路５ａ、５ｂにおける進
み／遅れの位相比較結果がｎクロック周期で多数決判定
される。第１のサンプリング回路１２ａおよび第２のサ
ンプリング回路１２ｂは、この第１判定回路１４ａおよ
び第２の判定回路１４ｂの判定結果をサンプリングし、
そのサンプリング結果に基づいて、第１の遅延制御回路
７ａおよび第２の遅延制御回路７ｂがｎクロック周期で
第１の可変遅延回路３ａおよび第２の可変遅延回路３ｂ
を制御する。

【００７４】このように、この実施の形態５によれば、
第１および第２の選択回路で選択された位相比較結果
を、第１および第２の判定回路にてｎクロック周期で多
数決判定し、その判定結果をサンプリングして位相比較
制御を行っているので、第１および第２の可変遅延回路
の制御動作を低速化することができるとともに、誤りな
くデータ信号を再生することができ、さらに、第１およ
び第２の選択回路６ａ、６ｂが第１および第２のクロッ
ク位相比較回路５ａ、５ｂの位相比較結果を選択した場
合でも、この位相比較結果に対してｎクロック周期の多
数決判定を行うので、制御動作を低速化することができ
るとともに、誤りなくデータ信号を再生することができ
るなどの効果がある。

【００７５】実施の形態６．上記各実施の形態において
は、第１および第２の同期回路がそれぞれ第１あるいは
第２のデータ位相比較回路を備えている場合について説
明したが、この実施の形態６は上記各実施の形態におけ
る第１および第２のデータ位相比較回路を１つのデータ
位相比較回路で共用し、データ位相比較回路の１つを省
略しようとするものである。

【００７６】図８はそのようなこの発明の実施の形態６
によるＤＰＬＬ回路を示すブロック図である。図におい
て、４は図１に示した実施の形態１の第１および第２の
データ位相比較回路４ａ、４ｂに代えて、第１の同期回
路１８ａ内に配置されたデータ位相比較回路であり、そ
のデータ位相比較結果は第１の選択回路６ａとともに第
２の選択回路６ｂにも供給される。また、このデータ位
相比較回路４には、第１の同期クロック１７ａの代わり
に識別クロック１１を供給するように構成されている。
他は実施の形態１と同じであるため説明を省く。

【００７７】次に動作について説明する。実施の形態１
の場合と同様に、データ信号１に同期する第１の同期回
路１８ａを構成する場合、制御回路１６は、クロック選
択回路８が第１の同期クロック１７ａを選択し、識別ク
ロック１１として出力するように制御し、第１の選択回
路６ａがデータ位相比較回路４の位相比較結果を選択す
るように制御する。これにより、第１の可変遅延回路３
ａ、データ位相比較回路４、および第１の遅延制御回路
７ａにてデータ信号１に同期する第１の同期回路１８ａ
が構成される。

【００７８】また、第２の同期クロック１７ｂに同期す
る第１の同期回路１８ａを構成する場合、制御回路１６
は、クロック選択回路８が第１の同期クロック１７ａを
選択し、識別クロック１１として出力するように制御
し、第１の選択回路６ａが第１のクロック位相比較回路
５ａの位相比較結果を選択するように制御する。これに
より、第１の可変遅延回路３ａ、第１のクロック位相比
較回路５ａ、および第１の遅延制御回路７ａにて第２の
同期クロック１７ｂに同期する第１の同期回路１８ａが
構成される。

【００７９】一方、データ信号１に同期する第２の同期
回路１８ｂを構成する場合、制御回路１６は、クロック
選択回路８が第２の同期クロック１７ｂを選択し、識別
クロック１１として出力するように制御し、第２の選択
回路６ｂがデータ位相比較回路４の位相比較結果を選択
するように制御する。これにより、第２の可変遅延回路
３ｂ、データ位相比較回路４、および第２の遅延制御回
路７ｂにてデータ信号１に同期する第２の同期回路１８
ｂが構成される。

【００８０】また、第１の同期クロック１７ａに同期す
る第２の同期回路１８ｂを構成する場合、制御回路１６
は、クロック選択回路８が第２の同期クロック１７ｂを
選択し、識別クロック１１として出力するように制御
し、第２の選択回路６ｂが第２のクロック位相比較回路
５ｂの位相比較結果を選択するように制御する。これに
より、第２の可変遅延回路３ｂ、第２のクロック位相比
較回路５ｂ、および第２の遅延制御回路７ｂにて第１の
同期クロック１７ａに同期する第２の同期回路１８ｂが
構成される。

【００８１】なお、データ位相比較回路４に加えられる
識別クロック１１としては、データ位相比較回路４が第
１の同期回路１８ａの一部として働く場合には、第１の
同期回路１８ａからの第１の同期クロック１７ａがクロ
ック選択回路８で選択され、データ位相比較回路４が第
２の同期回路１８ｂの一部として働く場合には、第２の
同期回路１８ｂからの第２の同期クロック１７ｂがクロ
ック選択回路８で選択される。

【００８２】また、実施の形態１と同様に、第１の同期
回路１８ａがデータ信号１に同期している状態で、第１
の遅延制御回路７ａが遅れ過ぎを検出したなら、制御回
路１６は第２の同期回路１８ｂが第１の同期クロック１
７ａの一周期前に同期するように制御し、同期したらデ
ータ信号１に同期するように第２の同期回路１８ｂを切
り換える。同様に、制御回路１６は第２の遅延制御回路
７ｂが遅れ過ぎを検出したなら、第１の同期回路１８ａ
が第２の同期クロック１７ｂの一周期前に同期するよう
に制御し、同期したらデータ信号１に同期するように第
１の同期回路１８ａを切り換える。遅れ過ぎを検出する
毎にこの切り換えを交互に行い、遅れ過ぎの状態から１
周期の遅れに切り換えるので、複数の回路間、基板間お
よび装置間を伝送されるデータ信号１の位相遅延が大き
くても、位相遅れに追従するのでデータ信号１を誤りな
く再生することができる。

【００８３】また、実施の形態１と同様に、第１の同期
回路１８ａがデータ信号１に同期している状態で、第１
の遅延制御回路７ａが進み過ぎを検出したなら、制御回
路１６は第２の同期回路１８ｂが第１の同期クロック１
７ａの一周期前に同期するように制御し、同期したらデ
ータ信号１に同期するように第２の同期回路１８ｂを切
り換える。同様に、制御回路１６は第２の遅延制御回路
７ｂが進み過ぎを検出したなら、第１の同期回路１８ａ
が第２の同期クロック１７ｂの一周期前に同期するよう
に制御し、同期したならデータ信号１に同期するように
第１の同期回路１８ａを切り換える。進み過ぎを検出す
る毎にこの切り換えを交互に行い、進み過ぎの状態から
１周期の遅れに切り換えるので、複数の回路間、基板間
および装置間を伝送されるデータ信号１の位相進みが大
きくても、位相進みに追従するのでデータ信号１を誤り
なく再生することができる。遅れ過ぎを検出する毎にこ
の切り換えを交互に行い、遅れ過ぎの状態から１周期の
遅れに切り換えるので、複数の回路間、基板間および装
置間を伝送されるデータ信号１の位相遅延が大きくて
も、位相遅れに追従するのでデータ信号１を誤りなく再
生することができる。

【００８４】このように、この実施の形態６によれば、
実施の形態１における第１のデータ位相比較回路４ａお
よび第２のデータ位相比較回路４ｂを１つのデータ位相
比較回路４で共用しているので、ＤＰＬＬ回路の回路規
模を小さくすることができる効果がある。

【００８５】実施の形態７．この発明の実施の形態７
は、上記実施の形態６の構成に保存回路とサンプリング
回路を付加してデータ位相の比較結果を保存し、保存さ
れたデータ位相比較結果をサンプリングした値、または
クロック位相比較結果をサンプリングした値に基づいて
位相制御するものである。

【００８６】図９はそのようなこの発明の実施の形態７
によるＤＰＬＬ回路を示すブロック図である。図におい
て、１３は保存回路で、データ位相比較回路４の出力を
保存して第１および第２の選択回路６ａ、６ｂに供給す
る。１２ａ、１２ｂは第１および第２のサンプリング回
路で、第１のサンプリング回路１２ａは第１の選択回路
６ａの出力をｎクロック周期でサンプリングして第１の
遅延制御回路７ａに供給し、第２のサンプリング回路１
２ｂは第２の選択回路６ｂの出力をｎクロック周期でサ
ンプリングして第２の遅延制御回路７ｂに供給する。他
は実施の形態６と同じであるため説明を省略する。

【００８７】次に動作について説明する。この実施の形
態７によるＤＰＬＬ回路は、実施の形態６のそれと同様
に動作して制御を行い、さらに、保存回路１３は、デー
タ位相比較回路４における進み／遅れの位相比較の結
果、０連続または１連続が生じた場合に、その状態が生
じる前の結果を保存し、０連続または１連続の間、保持
している位相比較結果を第１および第２の選択回路６
ａ、６ｂに出力する。第１のサンプリング回路１２ａお
よび第２のサンプリング回路１２ｂは、この第１の選択
回路６ａおよび第２の選択回路６ｂで選択された位相比
較結果をもとに、ｎクロック周期で位相比較した結果を
サンプリングし、第１の遅延制御回路７ａおよび第２の
遅延制御回路７ｂがｎクロック周期でそのサンプリング
結果をもとに、第１の可変遅延回路３ａおよび第２の可
変遅延回路３ｂの遅延量を制御する。

【００８８】このように、この実施の形態７によれば、
データ位相比較回路の出力を保存回路に保存することに
より、実施の形態１における第１の保存回路１３ａおよ
び第２の保存回路１３ｂを１つの保存回路１３で共用す
ることが可能となって、ＤＰＬＬ回路の回路規模を小さ
くすることができる効果があり、また、制御動作を低速
化することができるとともに、サンプリング時に受信し
たデータ信号１が０連続または１連続するような場合に
おいても、データ信号１の位相変動に追従することが可
能となって、データ信号１の位相変動に対して誤りなく
データを再生できる効果もある。

【００８９】実施の形態８．この発明の実施の形態８
は、上記実施の形態６の構成に判定回路とサンプリング
回路を付加してデータ位相の比較結果を判定し、判定さ
れたデータ位相比較結果をサンプリングした値、または
クロック位相比較結果をサンプリングした値に基づいて
位相制御するものである。

【００９０】図１０はそのようなこの発明の実施の形態
８によるＤＰＬＬ回路を示すブロック図である。図にお
いて、１４は判定回路で、データ位相比較回路４が位相
比較した結果をｎクロック周期で多数決判定して第１お
よび第２の選択回路６ａ、６ｂに供給する。１２ａ、１
２ｂは第１および第２のサンプリング回路で、第１のサ
ンプリング回路１２ａは第１の選択回路６ａの出力をｎ
クロック周期でサンプリングして第１の遅延制御回路７
ａに供給し、第２のサンプリング回路１２ｂは第２の選
択回路６ｂの出力をｎクロック周期でサンプリングして
第２の遅延制御回路７ｂに供給する。他は実施の形態６
と同じであるため説明を省略する。

【００９１】次に動作について説明する。この実施の形
態８によるＤＰＬＬ回路は、実施の形態６のそれと同様
に動作して制御を行い、さらに、判定回路１４は、デー
タ位相比較回路４が位相比較した結果をｎクロック周期
で多数決判定して、それを第１および第２の選択回路６
ａ、６ｂに出力する。第１のサンプリング回路１２ａお
よび第２のサンプリング回路１２ｂは、この第１の選択
回路６ａおよび第２の選択回路６ｂで選択された多数決
判定結果またはクロック位相比較結果をサンプリング
し、第１の遅延制御回路７ａおよび第２の遅延制御回路
７ｂがｎクロック周期でそのサンプリング結果をもと
に、第１の可変遅延回路３ａおよび第２の可変遅延回路
３ｂの遅延量を制御する。

【００９２】このように、この実施の形態８によれば、
データ位相比較回路の出力を判定回路で多数決判定して
いるので、実施の形態１における第１の判定回路１４ａ
および第２の判定回路１４ｂを１つの判定回路１４で共
用することが可能となって、ＤＰＬＬ回路の回路規模を
小さくすることができる効果があり、また、制御動作を
低速化することができるとともに、受信したデータ信号
１の位相変動により精度よく追従することが可能とな
り、データ信号１の位相変動に対して誤りなくデータを
再生できる効果もある。

【００９３】実施の形態９．この発明の実施の形態９
は、上記実施の形態１の構成に回路動作禁止手段を付加
し、一方の同期回路がデータ信号に同期するように制御
を開始してから、同期クロックに対するデータ信号の位
相進み／位相遅れが所定限界値をこえ、もう一方の同期
回路がその同期クロックより進んだ／遅れた位相に同期
するように制御を開始するまでの期間は、システムクロ
ックの入力を禁止することによって、もう一方の同期回
路の回路動作を禁止するものである。

【００９４】図１１はそのようなこの発明の実施の形態
９によるＤＰＬＬ回路を示すブロック図である。図にお
いて、１９ａおよび１９ｂは第１および第２の回路動作
禁止手段としてのシステムクロック入力禁止回路で、第
１のシステムクロック入力禁止回路１９ａは制御回路１
６からの制御信号に従って、第１の同期回路１８ａへの
システムクロック２の入力を禁止することで、当該第１
の同期回路１８ａの回路動作を禁止し、第２のシステム
クロック入力禁止回路１９ｂは制御回路１６からの制御
信号に従って、第２の同期回路１８ｂへのシステムクロ
ック２の入力を禁止することで、当該第２の同期回路１
８ｂの回路動作を禁止する。なお、これら第１および第
２のシステムクロック入力禁止回路１９ａ、１９ｂは、
制御回路１６の制御によって動作するゲート回路によっ
て構成されている。他は実施の形態１と同じであるため
説明を省く。

【００９５】次に動作について説明する。この実施の形
態９によるＤＰＬＬ回路は、実施の形態１のそれと同様
に動作して制御を行い、さらに、制御回路１６の制御信
号をもとに、第１および第２のシステムクロック入力禁
止回路１９ａ、１９ｂによって、第１の同期回路１８ａ
と第２の同期回路１８ｂの回路動作を禁止する。図１２
はその制御動作における第１の同期回路１８ａと第２の
同期回路１８ｂの動作タイミングを示したタイムチャー
トである。

【００９６】すなわち、識別クロック１１を第１の同期
クロック１７ａから第２の同期クロック１７ｂに切り換
えることにより、第２の同期回路１８ｂがシステムクロ
ック２を遅延させ、データ信号１に同期するように制御
を開始してから、当該第２の同期回路１８ｂにおいて第
２の同期クロック１７ｂに対するデータ信号１の位相進
み／位相遅れが所定限界値をこえ、第１の同期回路１８
ａが第２の同期クロック１７ｂより進んだ／遅れた位相
に同期するように制御を開始するまでの期間、制御回路
１６からの制御信号に基づいて第１のシステムクロック
入力禁止回路１９ａを閉じ、第１の同期回路１８ａへの
システムクロック２の入力を禁止することによって、当
該第１の同期回路１８ａの動作を禁止する。

【００９７】同様に、識別クロック１１を第２の同期ク
ロック１７ｂから第１の同期クロック１７ａに切り換え
ることにより、第１の同期回路１８ａがシステムクロッ
ク２を遅延させ、データ信号１に同期するように制御を
開始してから、当該第１の同期回路１８ａにおいて第１
の同期クロック１７ａに対するデータ信号１の位相進み
／位相遅れが所定限界値をこえ、第２の同期回路１８ｂ
が第１の同期クロック１７ａより進んだ／遅れた位相に
同期するように制御を開始するまでの期間、制御回路１
６からの制御信号に基づいて第２のシステムクロック入
力禁止回路１９ｂを閉じ、第２の同期回路１８ｂへのシ
ステムクロック２の入力を禁止することによって、当該
第２の同期回路１８ｂの動作を禁止する。

【００９８】このように、この実施の形態９によれば、
第１の同期回路と第２の同期回路のうちの同期クロック
出力を必要としない側の同期回路の回路動作を、データ
信号と同期している側の同期回路の位相進み／位相遅れ
が所定の限界値を超えるまでの間禁止しているので、Ｃ
ＭＯＳ（相補金属酸化物半導体）プロセスで回路を実現
する場合に、消費電力を低減することができる効果があ
る。

【００９９】実施の形態１０．この発明の実施の形態１
０は、上記実施の形態９の構成にさらに位相比較禁止手
段を付加し、一方の同期回路がデータ信号に同期するよ
うに制御を開始してから、同期クロックに対するデータ
信号の位相進み／位相遅れが所定限界値をこえ、もう一
方の同期回路がその同期クロックより進んだ／遅れた位
相に同期するように制御を開始するまでの期間は、回路
動作禁止手段でシステムクロックの入力を禁止すること
により、また、その後、もう一方の同期回路がその同期
クロックより進んだ／遅れた位相に同期するように制御
している期間は、位相比較禁止手段で同期クロックの入
力を禁止することにより、もう一方の同期回路のデータ
位相比較回路の動作を禁止するものである。

【０１００】図１３はそのようなこの発明の実施の形態
１０によるＤＰＬＬ回路を示すブロック図である。図に
おいて、２０ａおよび２０ｂは第１および第２の位相比
較禁止手段としての同期クロック入力禁止回路であり、
第１の同期クロック入力禁止回路２０ａは制御回路１６
からの制御信号に従って、第１のデータ位相比較回路４
ａへのシステムクロック２の入力を禁止することで、当
該第１のデータ位相比較回路４ａの回路動作を禁止し、
第２の同期クロック入力禁止回路２０ｂは制御回路１６
からの制御信号に従って、第２のデータ位相比較回路４
ｂへのシステムクロック２の入力を禁止することで、当
該第２のデータ位相比較回路４ｂの回路動作を禁止す
る。なお、これら第１および第２の同期クロック入力禁
止回路２０ａ、２０ｂも、制御回路１６の制御によって
動作するゲート回路によって構成されている。他は実施
の形態１と同じであるため説明を省く。

【０１０１】次に動作について説明する。この実施の形
態１０によるＤＰＬＬ回路は、実施の形態９のそれと同
様に動作して制御を行い、さらに、制御回路１６の制御
信号をもとに、第１および第２の同期クロック入力禁止
回路２０ａ、２０ｂによって、第１のデータ位相比較回
路４ａと第２のデータ位相比較回路４ｂの回路動作を禁
止する。図１４はその制御動作における第１の同期回路
１８ａと第１のデータ位相比較回路４ａ、および第２の
同期回路１８ｂと第２のデータ位相比較回路４ｂの動作
タイミングを示したタイムチャートである。

【０１０２】すなわち、識別クロック１１を第１の同期
クロック１７ａから第２の同期クロック１７ｂに切り換
えることにより、第２の同期回路１８ｂがシステムクロ
ック２を遅延させ、データ信号１に同期するように制御
を開始してから、当該第２の同期回路１８ｂにおいて第
２の同期クロック１７ｂに対するデータ信号１の位相進
み／位相遅れが所定限界値をこえ、第１の同期回路１８
ａが第２の同期クロック１７ｂより進んだ／遅れた位相
に同期するように制御を開始するまでの期間は、第１の
システムクロック入力禁止回路１９ａが閉じられて、シ
ステムクロック２の入力が禁止されるため、第１の同期
回路１８ａは回路動作が禁止され、その第１のデータ位
相比較回路４ａの動作も禁止される。また、その後、識
別クロック１１が第２の同期クロック１７ｂから第１の
同期クロック１７ａに切り換えられるまでの、第１の同
期回路１８ａが第２の同期クロック１７ｂに同期するよ
うに制御している期間は、制御回路１６からの制御信号
に基づいて第１の同期クロック入力禁止回路２０ａが閉
じられるため、第１のデータ位相比較回路４ａへの第１
の同期クロック１７ａが入力を禁止されて、当該第１の
データ位相比較回路４ａはその動作が禁止される。

【０１０３】同様に、識別クロック１１を第２の同期ク
ロック１７ｂから第１の同期クロック１７ａに切り換え
ることにより、第１の同期回路１８ａがシステムクロッ
ク２を遅延させ、データ信号１に同期するように制御を
開始してから、当該第１の同期回路１８ａにおいて第１
の同期クロック１７ａに対するデータ信号１の位相進み
／位相遅れが所定限界値をこえ、第２の同期回路１８ｂ
が第１の同期クロック１７ａより進んだ／遅れた位相に
同期するように制御を開始するまでの期間は、第２のシ
ステムクロック入力禁止回路１９ｂが閉じられて、シス
テムクロック２の入力が禁止されるため、第２の同期回
路１８ａは回路動作が禁止され、その第２のデータ位相
比較回路４ｂの動作も禁止される。また、その後、識別
クロック１１が第１の同期クロック１７ａから第２の同
期クロック１７ｂに切り換えられるまでの、第２の同期
回路１８ｂが第１の同期クロック１７ａに同期するよう
に制御している期間は、制御回路１６からの制御信号に
基づいて第２の同期クロック入力禁止回路２０ｂが閉じ
られるため、第２のデータ位相比較回路４ｂへの第２の
同期クロック１７ｂが入力を禁止されて、当該第２のデ
ータ位相比較回路４ｂはその動作が禁止される。

【０１０４】このように、この実施の形態１０によれ
ば、第１のデータ位相比較回路と第２のデータ位相比較
回路のうちの位相検出結果を必要としない側のデータ位
相比較回路の回路動作を、それを備えた同期回路が次に
識別クロックが切り換えられてデータ信号に同期するよ
うに制御を開始するまでの間、禁止しているので、ＣＭ
ＯＳプロセスで回路を実現する場合に、消費電力を低減
することができる効果がある。

【０１０５】

【発明の効果】以上のように、この発明によれば、２つ
の同期回路を用いて、片系の同期回路がデータ信号の遅
れもしくは進みで同期クロックの遅延限界あるいは進み
限界に近づいていることを検出すると、他系の同期回路
において片系の同期クロックより進んだ位相もしくは遅
れた位相に同期した他系の同期クロックに切り換え、こ
のクロックを用いてデータ信号に同期をとるようにして
いるので、複数の回路間、基板間および装置間を伝送さ
れるデータ信号の位相遅延もしくは位相進みが、遅延限
界あるいは進み限界を超えても、伝送されたデータ信号
を誤りなく識別し再生することができるＤＰＬＬ回路が
得られる効果がある。

【０１０６】また、この発明によれば、各同期回路がデ
ータ信号に同期する場合とクロックに同期する場合とに
おいて、両者に共通の遅延制御回路と可変遅延回路を共
用して１つにしたので、回路規模を小さくすることが可
能となる効果がある。

【０１０７】また、この発明によれば、サンプリング結
果に基づいて遅延制御回路がｎクロック周期で可変遅延
回路を制御しているので、制御動作を低速化することが
できる効果がある。

【０１０８】また、この発明によれば、データ位相比較
回路における進み／遅れの位相比較結果で、かつ０連続
または１連続が生じる前の結果を保存しておき、０連続
または１連続が生じている間はその保存している位相比
較結果を出力するようにしたので、受信したデータ信号
に０連続または１連続するものがあっても誤りなくデー
タを再生することができる効果がある。

【０１０９】また、この発明によれば、データ位相比較
回路における進み／遅れの位相比較結果をｎクロック周
期で多数決判定し、その判定結果をサンプリングしたサ
ンプリング結果に基づいて位相同期制御を行うようにし
たので、制御動作を低速化することが可能になるととも
に、誤りなくデータ信号を再生することができるなどの
効果がある。

【０１１０】また、この発明によれば、選択回路で選択
された位相比較結果をｎクロック周期で多数決判定し、
その判定結果をサンプリングしたサンプリング結果に基
づいて位相比較制御を行っているので、データ位相比較
結果を選択した場合でも、クロック位相比較結果を選択
した場合でも、制御動作を低速化することが可能とな
り、さらに誤りなくデータ信号を再生することもできる
などの効果がある。

【０１１１】また、この発明によれば、２系統あったデ
ータ位相比較回路を１つのデータ位相比較回路で代替し
てそれを２つの同期回路にて共用し、さらには、２系統
あった保存回路あるいは判定回路を１つの保存回路また
は判定回路で代替してそれらを２つの同期回路にて共用
しているので、ＤＰＬＬ回路の回路規模を小さくするこ
とが可能となる効果がある。

【０１１２】また、この発明によれば、２系統の同期回
路のうちの同期クロック出力を必要としない側の回路動
作を禁止し、さらには、２つのデータ位相比較回路のう
ちの位相検出結果を必要としない側の回路動作を禁止し
ているので、消費電力を低減することができる効果があ
る。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるＤＰＬＬ回路
の構成を示すブロック図である。

【図２】 この発明の実施の形態１におけるデータ信号
の位相が遅れた場合のＤＰＬＬ回路の動作を示すタイミ
ングチャートである。

【図３】 この発明の実施の形態１におけるデータ信号
の位相が進んだ場合のＤＰＬＬ回路の動作を示すタイミ
ングチャートである。

【図４】 この発明の実施の形態２によるＤＰＬＬ回路
の構成を示すブロック図である。

【図５】 この発明の実施の形態３によるＤＰＬＬ回路
の構成を示すブロック図である。

【図６】 この発明の実施の形態４によるＤＰＬＬ回路
の構成を示すブロック図である。

【図７】 この発明の実施の形態５によるＤＰＬＬ回路
の構成を示すブロック図である。

【図８】 この発明の実施の形態６によるＤＰＬＬ回路
の構成を示すブロック図である。

【図９】 この発明の実施の形態７によるＤＰＬＬ回路
の構成を示すブロック図である。

【図１０】 この発明の実施の形態８によるＤＰＬＬ回
路の構成を示すブロック図である。

【図１１】 この発明の実施の形態９によるＤＰＬＬ回
路の構成を示すブロック図である。

【図１２】 この発明の実施の形態９における第１およ
び第２の同期回路の動作タイミングを示すタイミングチ
ャートである。

【図１３】 この発明の実施の形態１０によるＤＰＬＬ
回路の構成を示すブロック図である。

【図１４】 この発明の実施の形態１０における第１お
よび第２の同期回路と第１および第２のデータ位相比較
回路の動作タイミングを示すタイミングチャートであ
る。

【図１５】 従来のＤＰＬＬ回路の構成を示すブロック
図である。

【符号の説明】

１ データ信号、２ システムクロック、３ａ 第１の
可変遅延回路、３ｂ第２の可変遅延回路、４ データ位
相比較回路、４ａ 第１のデータ位相比較回路、４ｂ
第２のデータ位相比較回路、５ａ 第１のクロック位相
比較回路、５ｂ 第２のクロック位相比較回路、６ａ
第１の選択回路、６ｂ 第２の選択回路、７ａ 第１の
遅延制御回路、７ｂ 第２の遅延制御回路、８ クロッ
ク選択回路、９ データ識別回路、１１ 識別クロッ
ク、１２ａ 第１のサンプリング回路、１２ｂ 第２の
サンプリング回路、１３ 保存回路、１３ａ 第１の保
存回路、１３ｂ 第２の保存回路、１４ 判定回路、１
４ａ 第１の判定回路、１４ｂ 第２の判定回路、１７
ａ 第１の同期クロック、１７ｂ 第２の同期クロッ
ク、１８ａ 第１の同期回路、１８ｂ 第２の同期回
路、１９ａ 第１のシステムクロック入力禁止回路（第
１の回路動作禁止手段）、１９ｂ 第２のシステムクロ
ック入力禁止回路（第２の回路動作禁止手段）、２０ａ
第１の同期クロック入力禁止回路（第１の位相比較禁
止手段）、２０ｂ 第２の同期クロック入力禁止回路
（第２の位相比較禁止手段）。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/033 H03L 7/081 H03L 7/087 H04L 7/04

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】 クロック源から供給されるシステムクロ
   ックを遅延した第２の同期クロックに同期するか、入力
   されたデータ信号に同期するかを選択して、選択した信
   号に同期した第１の同期クロックを出力する第１の同期
   回路と、 前記システムクロックを遅延した前記第１の同期クロッ
   クに同期するか、前記データ信号に同期するかを選択し
   て、選択した信号に同期した前記第２の同期クロックを
   出力する第２の同期回路と、 前記第１の同期回路が前記データ信号に同期しているな
   ら前記第１の同期回路が出力する第１の同期クロックを
   選択し、前記第２の同期回路が前記データ信号に同期し
   ているなら前記第２の同期回路が出力する前記第２の同
   期クロックを選択し、それを識別クロックとして出力す
   るクロック選択回路と、 前記クロック選択回路が出力する前記識別クロックで前
   記データ信号のデータ識別を行うデータ識別回路とを有
   し、 前記第１の同期回路は前記データ信号に同期していると
   き、前記第１の同期クロックに対する前記データ信号の
   位相遅れが所定限界値をこえたら、前記第２の同期回路
   は前記第１の同期クロックより進んだ位相に同期するよ
   うに前記第２の同期クロックを制御し、同期したら前記
   第２の同期回路を前記データ信号に同期させるよう切り
   換え、 前記第２の同期回路は前記データ信号に同期していると
   き、前記第２の同期クロックに対する前記データ信号の
   位相遅れが所定限界値をこえたら、前記第１の同期回路
   は前記第２の同期クロックより進んだ位相に同期するよ
   うに前記第１の同期クロックを制御し、同期したら前記
   第１の同期回路を前記データ信号に同期させるよう切り
   換えることを特徴とするディジタル位相同期回路。
2. 【請求項２】 クロック源から供給されるシステムクロ
   ックを遅延した第２の同期クロックに同期するか、入力
   されたデータ信号に同期するかを選択し、選択した信号
   に同期した第１の同期クロックを出力する第１の同期回
   路と、 前記システムクロックを遅延した前記第１の同期クロッ
   クに同期するか、前記データ信号に同期するかを選択
   し、選択した信号に同期した前記第２の同期クロックを
   出力する第２の同期回路と、 前記第１の同期回路が前記データ信号に同期しているな
   ら前記第１の同期回路が出力する第１の同期クロックを
   選択し、前記第２の同期回路が前記データ信号に同期し
   ているなら前記第２の同期回路が出力する前記第２の同
   期クロックを選択し、それを識別クロックとして出力す
   るクロック選択回路と、 前記クロック選択回路が出力する前記識別クロックで前
   記データ信号のデータ識別を行うデータ識別回路とを有
   し、 前記第１の同期回路は前記データ信号に同期していると
   き、前記第１の同期クロックに対する前記データ信号の
   位相進みが所定限界値をこえたら、前記第２の同期回路
   は前記第１の同期クロックより遅れた位相に同期するよ
   うに前記第２の同期クロックを制御し、同期したら前記
   第２の同期回路を前記データ信号に同期させるよう切り
   換え、 前記第２の同期回路は前記データ信号に同期していると
   き、前記第２の同期クロックに対する前記データ信号の
   位相進みが所定限界値をこえたら、前記第１の同期回路
   は前記第２の同期クロックより遅れた位相に同期するよ
   うに前記第１の同期クロックを制御し、同期したら前記
   第１の同期回路を前記データ信号に同期させるよう切り
   換えることを特徴とするディジタル位相同期回路。
3. 【請求項３】 第１の同期回路は、システムクロックを
   遅延させた第１の同期クロックを出力する第１の可変遅
   延回路と、この第１の可変遅延回路が出力した第１の同
   期クロックとデータ信号との位相を比較する第１のデー
   タ位相比較回路と、第２の同期クロックに対する前記第
   １の同期クロックとの位相を比較する第１のクロック位
   相比較回路と、この第１のデータ位相比較回路の位相比
   較結果と前記第１のクロック位相比較回路の位相比較結
   果の選択を行う第１の選択回路と、この第１の選択回路
   で選択し出力された位相比較結果をもとに前記第１の可
   変遅延回路の遅延量を制御する第１の遅延制御回路とを
   有し、 第２の同期回路は、前記システムクロックを遅延させた
   前記第２の同期クロックを出力する第２の可変遅延回路
   と、この第２の可変遅延回路が出力した前記第２の同期
   クロックと前記データ信号との位相を比較する第２のデ
   ータ位相比較回路と、前記第１の同期クロックに対する
   前記第２の同期クロックとの位相を比較する第２のクロ
   ック位相比較回路と、この第２のデータ位相比較回路の
   位相比較結果と前記第２のクロック位相比較回路の位相
   比較結果の選択を行う第２の選択回路と、この第２の選
   択回路で選択された位相比較結果をもとに前記第２の可
   変遅延回路の遅延量を制御する第２の遅延制御回路とを
   有することを特徴とする請求項１または請求項２記載の
   ディジタル位相同期回路。
4. 【請求項４】 第１の選択回路で選択された位相比較結
   果をｎクロック周期（ｎは自然数）でサンプリングする
   第１のサンプリング回路と、第２の選択回路で選択され
   た位相比較結果をｎクロック周期でサンプリングする第
   ２のサンプリング回路とを有し、 第１の遅延制御回路は前記第１のサンプリング回路でサ
   ンプリングされた位相比較結果をもとにｎクロック周期
   に第１の可変遅延回路の遅延量を制御し、第２の遅延制
   御回路は前記第２のサンプリング回路でサンプリングさ
   れた位相比較結果をもとにｎクロック周期に第２の可変
   遅延回路の遅延量を制御することを特徴とする請求項３
   記載のディジタル位相同期回路。
5. 【請求項５】 第１のデータ位相比較回路における進み
   ／遅れの位相比較結果で、かつ０連続または１連続が生
   じる前の結果を保存する第１の保存回路と、第２のデー
   タ位相比較回路における進み／遅れの位相比較結果で、
   かつ０連続または１連続が生じる前の結果を保存する第
   ２の保存回路を有し、 第１の選択回路は前記第１の保存回路で保存された位相
   比較結果と第１のクロック位相比較回路の位相比較結果
   の選択を行い、第２の選択回路は前記第２の保存回路で
   保存された位相比較結果と第２のクロック位相比較回路
   の位相比較結果の選択を行うことを特徴とする請求項４
   記載のディジタル位相同期回路。
6. 【請求項６】 第１のデータ位相比較回路の位相比較結
   果をｎクロック周期（ｎは自然数）で多数決判定する第
   １の判定回路と、第２のデータ位相比較回路の位相比較
   結果をｎクロック周期で多数決判定する第２の判定回路
   とを有し、 第１の選択回路は前記第１の判定回路で判定された位相
   比較結果と第１のクロック位相比較回路の位相比較結果
   の選択を行い、第２の選択回路は前記第２の判定回路で
   判定された位相比較結果と第２のクロック位相比較回路
   の位相比較結果の選択を行うことを特徴とする請求項４
   記載のディジタル位相同期回路。
7. 【請求項７】 第１の選択回路で選択された位相比較結
   果をｎクロック周期（ｎは自然数）で多数決判定する第
   １の判定回路と、前記第１の判定回路で判定された位相
   比較結果をｎクロック周期でサンプリングする第１のサ
   ンプリング回路と、第２の選択回路で選択された位相比
   較結果をｎクロック周期で多数決判定する第２の判定回
   路と、前記第２の判定回路で判定された位相比較結果を
   ｎクロック周期でサンプリングする第２のサンプリング
   回路とを有し、 第１の遅延制御回路は前記第１のサンプリング回路でサ
   ンプリングされた位相比較結果をもとにｎクロック周期
   に第１の可変遅延回路の遅延量を制御し、第２の遅延制
   御回路は前記第２のサンプリング回路でサンプリングさ
   れた位相比較結果をもとにｎクロック周期に第２の可変
   遅延回路の遅延量を制御することを特徴とする請求項３
   記載のディジタル位相同期回路。
8. 【請求項８】 第１の同期回路は、システムクロックを
   遅延させた第１の同期クロックを出力する第１の可変遅
   延回路と、クロック選択回路が出力する識別クロックと
   データ信号との位相を比較するデータ位相比較回路と、
   第２の同期クロックに対する前記第１の同期クロックと
   の位相を比較する第１のクロック位相比較回路と、前記
   データ位相比較回路の位相比較結果と前記第１のクロッ
   ク位相比較回路の位相比較結果の選択を行う第１の選択
   回路と、この第１の選択回路で選択し出力した位相比較
   結果をもとに前記第１の可変遅延回路の遅延量を制御す
   る第１の遅延制御回路とを有し、 第２の同期回路は、前記システムクロックを遅延させた
   前記第２の同期クロックを出力する第２の可変遅延回路
   と、前記第１の同期クロックに対する前記第２の同期ク
   ロックとの位相を比較する第２のクロック位相比較回路
   と、前記データ位相比較回路の位相比較結果と前記第２
   のクロック位相比較回路の位相比較結果の選択を行う第
   ２の選択回路と、この第２の選択回路で選択し出力した
   位相比較結果をもとに前記第２の可変遅延回路の遅延量
   を制御する第２の遅延制御回路とを有することを特徴と
   する請求項１または請求項２記載のディジタル位相同期
   回路。
9. 【請求項９】 データ位相比較回路における進み／遅れ
   の位相比較結果で、かつ０連続または１連続が生じる前
   の位相比較結果を保存する保存回路と、第１の選択回路
   で選択された位相比較結果をｎクロック周期（ｎは自然
   数）でサンプリングする第１のサンプリング回路と、第
   ２の選択回路で選択された位相比較結果をｎクロック周
   期でサンプリングする第２のサンプリング回路とを有
   し、 前記第１の選択回路は前記保存回路で保存された位相比
   較結果と第１のクロック位相比較回路の位相比較結果の
   選択を行い、第１の遅延制御回路は前記第１のサンプリ
   ング回路でサンプリングされた位相比較結果をもとにｎ
   クロック周期に第１の可変遅延回路の遅延量を制御し、 前記第２の選択回路は前記保存回路で保存された位相比
   較結果と第２のクロック位相比較回路の位相比較結果の
   選択を行い、第２の遅延制御回路は前記第２のサンプリ
   ング回路でサンプリングされた位相比較結果をもとにｎ
   クロック周期に第２の可変遅延回路の遅延量を制御する
   ことを特徴とする請求項８記載のディジタル位相同期回
   路。
10. 【請求項１０】 データ位相比較回路の位相比較結果を
    ｎクロック周期（ｎは自然数）で多数決判定する判定回
    路と、第１の選択回路で選択された位相比較結果をｎク
    ロック周期でサンプリングする第１のサンプリング回路
    と、第２の選択回路で選択された位相比較結果をｎクロ
    ック周期でサンプリングする第２のサンプリング回路と
    を有し、 前記第１の選択回路は前記判定回路で判定された位相比
    較結果と第１のクロック位相比較回路の位相比較結果の
    選択を行い、第１の遅延制御回路は前記第１のサンプリ
    ング回路でサンプリングされた位相比較結果をもとにｎ
    クロック周期に第１の可変遅延回路の遅延量を制御し、 前記第２の選択回路は前記判定回路で判定された位相比
    較結果と第２のクロック位相比較回路の位相比較結果の
    選択を行い、第２の遅延制御回路は前記第２のサンプリ
    ング回路でサンプリングされた位相比較結果をもとにｎ
    クロック周期に第２の可変遅延回路の遅延量を制御する
    ことを特徴とする請求項８記載のディジタル位相同期回
    路。
11. 【請求項１１】 第１の同期回路は、当該第１の同期回
    路の回路動作を禁止する第１の回路動作禁止手段を、 第２の同期回路は、当該第２の同期回路の回路動作を禁
    止する第２の回路動作禁止手段を有し、 前記第２の同期回路がデータ信号に同期するように制御
    を開始してから、第２の同期クロックに対する前記デー
    タ信号の位相進み／位相遅れが所定限界値をこえ、前記
    第１の同期回路が前記第２の同期クロックより進んだ／
    遅れた位相に同期するように制御を開始するまでの間、
    前記第１の回路動作禁止手段によって前記第１の同期回
    路の動作を禁止し、 前記第１の同期回路が前記データ信号に同期するように
    制御を開始してから、第１の同期クロックに対する前記
    データ信号の位相進み／位相遅れが所定限界値をこえ、
    前記第２の同期回路が前記第１の同期クロックより進ん
    だ／遅れた位相に同期するように制御を開始するまでの
    間、前記第２の回路動作禁止手段によって前記第２の同
    期回路の動作を禁止することを特徴とする請求項１から
    請求項１０のうちのいずれか１項記載のディジタル位相
    同期回路。
12. 【請求項１２】 第１の同期回路は、当該第１の同期回
    路の回路動作を禁止する第１の回路動作禁止手段と、第
    １のデータ位相比較回路の動作を禁止する第１の位相比
    較禁止手段を、 第２の同期回路は、当該第２の同期回路の回路動作を禁
    止する第１の回路動作禁止手段と、第２のデータ位相比
    較回路の動作を禁止する第２の位相比較禁止手段を有
    し、 前記第２の同期回路がデータ信号に同期するように制御
    を開始してから、第２の同期クロックに対する前記デー
    タ信号の位相進み／位相遅れが所定限界値をこえ、前記
    第１の同期回路が前記第２の同期クロックより進んだ／
    遅れた位相に同期するように制御を開始するまでの間、
    前記第１の回路動作禁止手段にて前記第１の同期回路の
    動作を禁止し、さらに、前記第１の同期回路が前記第２
    の同期クロックに同期するように第１の同期クロックを
    制御している期間は、前記第１の位相比較禁止手段にて
    前記第１のデータ比較回路の動作を禁止し、 前記第１の同期回路がデータ信号に同期するように制御
    を開始してから、前記第１の同期クロックに対する前記
    データ信号の位相進み／位相遅れが所定限界値をこえ、
    前記第２の同期回路が前記第１の同期クロックより進ん
    だ／遅れた位相に同期するように制御を開始するまでの
    間、前記第２の回路動作禁止手段にて前記第２の同期回
    路の動作を禁止し、さらに、前記第２の同期回路が前記
    第１の同期クロックに同期するように前記第２の同期ク
    ロックを制御している期間は、前記第２の位相比較禁止
    手段にて前記第２のデータ比較回路の動作を禁止するこ
    とを特徴とする請求項３から請求項７のうちのいずれか
    １項記載のディジタル位相同期回路。