JP3741735B2 - 不揮発性メモリ装置 - Google Patents
不揮発性メモリ装置 Download PDFInfo
- Publication number
- JP3741735B2 JP3741735B2 JP29703194A JP29703194A JP3741735B2 JP 3741735 B2 JP3741735 B2 JP 3741735B2 JP 29703194 A JP29703194 A JP 29703194A JP 29703194 A JP29703194 A JP 29703194A JP 3741735 B2 JP3741735 B2 JP 3741735B2
- Authority
- JP
- Japan
- Prior art keywords
- word line
- transistor
- signal
- gate
- transfer transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】
本発明は不揮発性メモリ装置に関し、特に、ＮＡＮＤセル構造を有した電気的消去可能でプログラム可能なリードオンリメモリ（ＥＥＰＲＯＭ）に関するものである。
【０００２】
【従来の技術】
近年、半導体を用いた不揮発性メモリ装置は高密度大容量化が進められ、それに伴って、使用される電源電圧も低くなる傾向にある。大容量化のために集積度を増すには、周辺回路、特に選択的にメモリセルを駆動するデコーディング回路の占める面積を減少させなければならない。これを解決するための方法として、メモリセルアレイを行ブロック単位で動かすようにし、その各メモリブロックでデコーディング回路を共有する技術が開発されている。また、低くされた電源電圧に起因する問題として、メモリセルの読出時にしきい電圧を克服しきれず読取エラーが発生するという問題が発生してきている。これを解決するために、電源電圧を増幅してしきい電圧を克服できる程度に高め、これを駆動電圧としてワード線に印加する方法が提示されている。
【０００３】
このような技術の一例として、ＥＥＰＲＯＭについてデコーディング回路の面積を減少させるためにメモリセルアレイを行ブロック単位で動作させ、そしてその各メモリブロックがワード線駆動回路（ワード線駆動手段）を共有するようにした技術が、１９９１年の米国特許第５，０４３，９４２号に開示されている。これについて簡単に図３に示して説明する。
【０００４】
このブロックデコーディング回路を有するＥＥＰＲＯＭでは、ビット線ＢＬに接続された第１ストリング選択トランジスタ（ストリング選択手段）ＳＴ１と接地電圧端に接続された第２ストリング選択トランジスタ（接地選択手段）ＳＴ２との間に１つのＮＡＮＤセルストリング（CELL STRING）１０が配置されている。このＮＡＮＤセルストリング１０は、チャネルが直列接続され、各ゲート端子がそれぞれ対応するワード線ＷＬ１〜ＷＬ８により制御される８つのメモリセルＭ１〜Ｍ８で構成される。そして、１つのメモリブロックは、行方向に配列され、８本のワード線ＷＬ１〜ＷＬ８で共通に制御される同様の構成の第１〜第２５６ＮＡＮＤセルストリング（全部で２５６個のＮＡＮＤセルストリング）を有している。これらセルストリングの各メモリセルは、制御ゲート及びフローティングゲートを有した典型的なＥＥＰＲＯＭセルである。
【０００５】
デコーディング回路では、まず、ブロック選択情報Ｘ、Ｙ、Ｚを受け、これらに応じてブロック選択信号を出力するブロック選択回路（ブロック選択手段）１１により、第１ストリング選択部１２及び第２ストリング選択部１４にブロック選択信号が供給される。第１ストリング選択部１２は、ブロック選択信号及びストリング選択信号ＳＤ１を入力とするＮＡＮＤゲートと、このＮＡＮＤゲートの出力を反転させるインバータと、から構成される。また、第２ストリング選択部１４は、ブロック選択信号及び接地選択信号ＳＳ１を入力とするＮＡＮＤゲートと、このＮＡＮＤゲートの出力を反転させるインバータと、から構成される。第１ストリング選択部１２の出力は、ゲート端子に信号バーＰＲＯを受けて動作するデプレッション形遮断トランジスタ１８のチャネルを通じてストリング選択線ＳＳＬに印加される。そして、第２ストリング選択部１４の出力は、接地選択線ＧＳＬに印加される。
【０００６】
ストリング選択線ＳＳＬは、各ＮＡＮＤセルストリングの第１ストリング選択トランジスタＳＴ１のゲート端子に共通接続され、ＮＡＮＤセルストリングとビット線との間の接続制御を行う制御信号の伝送路となる。このストリング選択線ＳＳＬには他方から、昇圧電圧を出力するチャージポンプ回路２０の出力が印加されるようになっている。チャージポンプ回路２０は、ストリング選択線ＳＳＬが論理“ハイ”のレベルとされるときに、クロックパルスとして信号ＯＳＣを受けてチャージポンプ動作を行い、それによりストリング選択線ＳＳＬを昇圧電圧Ｖｐｐへ上昇させるものである。また、接地選択線ＧＳＬは、各ＮＡＮＤセルストリングの第２ストリング選択トランジスタＳＴ２のゲート端子に共通接続され、ＮＡＮＤセルストリングの接地接続制御を行う制御信号の伝送路となる。
【０００７】
各ＮＡＮＤセルストリングを構成するメモリセルＭ１〜Ｍ８の制御ゲートは、それぞれ対応するワード線ＷＬ１〜ＷＬ８に接続され、そして、各ワード線ＷＬ１〜ＷＬ８には、対応する伝達トランジスタＢＴ１〜ＢＴ８を通じてワード線デコーディング信号から生成されるワード線駆動信号ＣＧ１〜ＣＧ８が印加される。伝達トランジスタＢＴ１〜ＢＴ８の各ゲート端子はポンピングノードＮ１に共通接続され、このポンピングノードＮ１は、ゲート端子が電源電圧Ｖｃｃに制御されるＮチャネル遮断トランジスタ１６を通じて第１ストリング選択部１２の出力を受け、さらに、ポンピングノードＮ１には、電極の一方にポンピング信号ＰＵＳＨを受けるポンピングキャパシタＣｂが接続される。ポンピングキャパシタＣｂは、第１ストリング選択部１２からＮチャネル遮断トランジスタ１６を通じてポンピングノードＮ１に送られる電荷をポンピングし、ポンピングノードＮ１の電圧を上昇させる。
【０００８】
図４に、このＥＥＰＲＯＭの読出時の動作波形図を示す。以下、図４を参照して読出動作について説明する。尚、以下の説明では、第１ＮＡＮＤセルストリング１０の１番目のメモリセルＭ１の読出を行う場合を例として説明する。
【０００９】
まだブロック選択されない時点ｔ１より前では、ブロック選択回路１１によるブロック選択信号（BLOCK SELECTION SIGNAL）は、０Ｖの論理“ロウ”である。したがって、第１ストリング選択部１２及び第２ストリング選択部１４の出力は共に論理“ロウ”を維持している。このとき、ポンピングキャパシタＣｂに入力されるポンピング信号ＰＵＳＨ、ワード線駆動信号ＣＧ１〜ＣＧ８、ストリング選択信号ＳＤ１、及び接地選択信号ＳＳ１は、全て論理“ロウ”を維持する。したがって、ポンピングノードＮ１は０Ｖとなり、伝達トランジスタＢＴ１〜ＢＴ８が全てＯＦＦでワード線ＷＬ１〜ＷＬ８はフローティング（floating）状態となる。
【００１０】
時点ｔ１でブロック選択情報Ｘ、Ｙ、Ｚにより当該メモリブロックが選択されると、ブロック選択回路１１から電源電圧Ｖｃｃの論理“ハイ”でブロック選択信号が出力され、同時に、ワード線駆動信号ＣＧ１が０Ｖ、他のワード線駆動信号ＣＧ２〜ＣＧ８が電源電圧Ｖｃｃで印加される。また、それに伴って、ストリング選択信号ＳＤ１と接地選択信号ＳＳ１が電源電圧Ｖｃｃで印加される。
【００１１】
ブロック選択信号及びストリング選択信号ＳＤ１が論理“ハイ”で印加されることにより第１ストリング選択部１２の出力が電源電圧Ｖｃｃとなる。そしてポンピングノードＮ１には、電源電圧ＶｃｃからＮチャネル遮断トランジスタ１６のしきい電圧Ｖｔｎ分下がったＶｃｃ−Ｖｔｎの電圧が印加され、これにより、伝達トランジスタＢＴ１〜ＢＴ８の各ゲート端子には電圧Ｖｃｃ−Ｖｔｎが印加される。このとき、選択対象のメモリセルＭ１に対応するワード線ＷＬ１にはＯＮとなった伝達トランジスタＢＴ１を通じて０Ｖが印加され、残りのワード線ＷＬ２〜ＷＬ８には、ＯＮとなった伝達トランジスタＢＴ２〜ＢＴ８のゲート電圧Ｖｃｃ−Ｖｔｎの影響で、Ｖｃｃ−２Ｖｔｎの電圧が印加される。
【００１２】
また、デプレッション形遮断トランジスタ１８のゲート端子に論理“ハイ”の信号バーＰＲＯが入力されるので、ストリング選択線ＳＳＬは電源電圧Ｖｃｃとなり、同時に接地選択線ＧＳＬも電源電圧Ｖｃｃとなる。
【００１３】
次いで時点ｔ２で読出動作が始まると、ポンピングノードＮ１の昇圧を行うためにポンピング信号ＰＵＳＨが論理“ハイ”で印加され、それによりポンピングキャパシタＣｂの電荷ポンピング動作が行われてポンピングノードＮ１がＶｃｃ＋Ｖｔｎ＋αの電圧へ昇圧される。そして、昇圧されたポンピングノードＮ１の電圧が伝達トランジスタＢＴ１〜ＢＴ８の各ゲート端子に供給されるので、ワード線ＷＬ２〜ＷＬ８はワード線駆動信号ＣＧ２〜ＣＧ８の電電源電圧Ｖｃｃとなる。その結果、メモリセルＭ２〜Ｍ８が導通してパストランジスタとして動作可能となり、そして、０Ｖとされたワード線駆動信号ＣＧ１が印加されるメモリセルＭ１のしきい電圧に応じてビット線ＢＬ１にデータ“１”又は“０”が読出される。
【００１４】
このＥＥＰＲＯＭでは、上記のように読出動作においてポンピングキャパシタＣｂが必須とされるが、このポンピングキャパシタＣｂは各ブロックごとにそれぞれ備えられるうえ、ポンピングキャパシタＣｂを駆動するポンピング信号ＰＵＳＨを供給するため別途の回路が更に必要となり、これが集積性に影響する。すなわち、周辺回路の占有面積増加の一因となり得る。この点はメモリ装置の大容量化でブロック数が増えるほど不利に働くので、改善が望まれている。
【００１５】
【発明が解決しようとする課題】
したがって本発明の目的は、デコーディング回路の占める面積をより縮小して集積性を向上させた不揮発性半導体メモリ装置を提供することにある。より具体的には、ポンピングキャパシタを使用せずとも十分なワード線駆動電圧を得られるようなデコーディング回路を提供し、集積度を更に向上させることを目的とするものである。
【００１６】
【課題を解決するための手段】
このような目的を達成するために本発明では、しきい電圧の調整によりデータを記憶するメモリセルを有したメモリセルアレイをブロック化した構成をもち、ブロック内共通のワード線による制御で選択対象外のメモリセルを導通状態としてデータを読出す不揮発性メモリ装置について、メモリセルの制御ゲートにはそれぞれ対応するワード線が接続され、各ワード線には対応する伝達トランジスタのドレインが接続されるとともに、該伝達トランジスタのソースにはワード線駆動信号が印加され、各伝達トランジスタのゲート端子には、遮断トランジスタを介してブロック選択手段が接続され、各伝達トランジスタのソース端子に基準電位を印加し、かつ、遮断トランジスタのゲートに論理ハイの信号を印加し、なおかつ、各伝達トランジスタのゲート端子に遮断トランジスタを介して電源電圧を印加することにより、ゲート端子とソース端子との間に存在するキャパシタンスを充電しておいてから、読出し動作時に、選択対象外のワード線についての伝達トランジスタのソース端子に電源電圧より高い電圧を印加し、かつ、遮断トランジスタのゲート端子に論理ロウの信号を印加することにより、伝達トランジスタの自己昇圧によりワード線駆動信号を選択対象外のワード線へ伝送することを特徴とする。
【００１７】
また本発明は、ストリング選択手段及び接地選択手段を介してビット線及び接地電圧端とそれぞれ接続され且つワード線を共有する少なくとも２つのＮＡＮＤセルストリングをもち、各ＮＡＮＤセルストリングは、動作を制御する制御ゲート及び電荷を蓄積するフローティングゲートを有したメモリセルをもち、メモリセルの各チャネルを直列接続し且つ制御ゲートを対応するワード線で制御する構成とされ、そしてワード線に対応する伝達トランジスタのチャネルを通じてワード線駆動信号の印加を受ける少なくとも２つのメモリブロックと、メモリブロックのうちいずれか１つを選択するためのブロック選択信号を出力するブロック選択手段と、メモリブロックに共通にワード線駆動信号を出力するワード線駆動手段と、を備えるＥＥＰＲＯＭに係り、伝達トランジスタの各ゲート端子を制御ノードに共通接続するとともに、遮断トランジスタを介してブロック選択手段を制御ノードに接続し、そして制御ノードにブロック選択手段から出力されるブロック選択信号を印加することによりメモリブロックを活性化させるように構成され、各伝達トランジスタのソース端子に基準電位を印加し、かつ、遮断トランジスタのゲートに論理ハイの信号を印加し、なおかつ、遮断トランジスタを介して制御ノードに印加されるブロック選択信号を電源電圧とすることにより、各伝達トランジスタのゲート端子とソース端子との間に存在するキャパシタンスを充電しておいてから、読出し動作時に、選択対象外のワード線についての伝達トランジスタのソース端子に電源電圧より高い電圧を印加し、かつ、遮断トランジスタのゲート端子に論理ロウの信号を印加することにより、伝達トランジスタの自己昇圧によりワード線駆動信号を選択対象外のワード線へ伝送することを特徴とする。
【００１８】
また本発明は、ストリング選択手段及び接地選択手段を介してビット線及び接地電圧端とそれぞれ接続され且つワード線を共有する少なくとも２つのＮＡＮＤセルストリングをもち、各ＮＡＮＤセルストリングは、動作を制御する制御ゲート及び電荷を蓄積するフローティングゲートを有したメモリセルをもち、メモリセルの各チャネルを直列接続し且つ制御ゲートを対応するワード線で制御する構成とされ、そしてワード線に対応する伝達トランジスタのチャネルを通じてワード線駆動信号の印加を受ける少なくとも２つのメモリブロックと、メモリブロックのうちいずれか１つを選択するためのブロック選択信号を出力するブロック選択手段と、メモリブロックに共通にワード線駆動信号を出力するワード線駆動手段と、を備えるＥＥＰＲＯＭに係り、ワード線駆動手段によりストリング選択信号及び接地選択信号を各メモリブロックに共通に供給し、さらに、伝達トランジスタの各ゲート端子を制御ノードに共通接続するとともに、遮断トランジスタを介してブロック選択手段を制御ノードに接続し、そして制御ノードにブロック選択手段から出力されるブロック選択信号を印加することによりメモリブロックを活性化させるように構成され、各伝達トランジスタのソース端子に基準電位を印加し、かつ、遮断トランジスタのゲートに論理ハイの信号を印加し、なおかつ、遮断トランジスタを介して制御ノードに印加されるブロック選択信号を電源電圧とすることにより、各伝達トランジスタのゲート端子とソース端子との間に存在するキャパシタンスを充電しておいてから、読出し動作時に、選択対象外のワード線についての伝達トランジスタのソース端子に電源電圧より高い電圧を印加し、かつ、遮断トランジスタのゲート端子に論理ロウの信号を印加することにより、伝達トランジスタの自己昇圧によりワード線駆動信号を選択対象外のワード線へ伝送することを特徴とする。
【００１９】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。
【００２０】
本発明に係るデコーディング回路を適用した一例としてＥＥＰＲＯＭについて、その１つのメモリブロックを図１に示す。この例のＮＡＮＤセルストリングは、チャネルが直列接続され、各ゲート端子がそれぞれ対応するワード線ＷＬ１〜ＷＬ８に制御される８つのメモリセルＭ１〜Ｍ８を有し、これらメモリセルＭ１〜Ｍ８が、ビット線ＢＬに接続された第１ストリング選択トランジスタ（ストリング選択手段）ＳＴ１と接地電圧端に接続された第２ストリング選択トランジスタ（接地選択手段）ＳＴ２との間に連結された構成とされている。そして、メモリブロックは、８本のワード線ＷＬ１〜ＷＬ８で共通制御される同様の構成の第１〜第２５６ＮＡＮＤセルストリング（全部で２５６個のＮＡＮＤセルストリング）を備えている。また、各メモリセルＭ１〜Ｍ８は、制御ゲート及びフローティングゲートを有したＥＥＰＲＯＭセルである。
【００２１】
各ＮＡＮＤセルストリングを構成するメモリセルＭ１〜８の制御ゲートは、対応するワード線ＷＬ１〜ＷＬ８に接続される。そして、各ワード線ＷＬ１〜ＷＬ８には、対応する伝達トランジスタＢＴ２〜ＢＴ９を通じてワード線デコーディング信号から生成されるワード線駆動信号ＣＧ１〜ＣＧ８が印加される。
【００２２】
制御トランジスタＢＴ１〜ＢＴ１０の各ゲート端子は制御ノードＮ２に共通接続されており、この制御ノードＮ２は、ゲート端子が書込制御信号ＷＥによって制御されるデプレッション形遮断トランジスタ２６を通じてブロック選択回路（ブロック選択手段）２１からブロック選択信号を受ける。ブロック選択信号を出力するブロック選択回路２１は、ブロック選択情報Ｘ、Ｙ、Ｚを入力とする３入力ＮＡＮＤゲート２２と、該ＮＡＮＤゲート２２の出力を反転させるインバータ２４と、から構成される。
【００２３】
ブロック選択回路２１のＮＡＮＤゲート２２の出力は、ＮＡＮＤゲート２８の第１入力となる。このＮＡＮＤゲート２８は消去信号バーＥＲＡを第２入力として受けて論理演算し、その演算結果を、ゲート端子が書込制御信号バーＷＥ（反転）によって制御されるデプレッション形遮断トランジスタ３０を通じてストリング選択線ＳＳＬに出力する。
【００２４】
そして、ストリング選択線ＳＳＬには、ＮＡＮＤゲート２８の出力と、伝達トランジスタＢＴ１を通じて入力されるストリング選択信号φＣＳＳと、が印加され、また、接地選択線ＧＳＬには、伝達トランジスタＢＴ１０を通じて接地選択信号φＧＳＳが印加される。
【００２５】
本実施例によれば、ワード線駆動信号ＣＧ１〜ＣＧ８、ストリング選択信号φＣＳＳＷ、及び接地選択信号φＧＳＳが全てのブロックに共通に印加され、そして、伝達トランジスタＢＴ１〜ＢＴ１０が各ゲート端子にブロック選択信号を受けて自己昇圧（self−boosting）を行うように構成されている。これについて、図２に読出時の動作波形図を示して説明する。尚、同図には、ビット線ＢＬ１とワード線ＷＬ１によりメモリセルＭ１を選択してデータを読出す場合のタイミングチャートを示している。
【００２６】
当該メモリブロックが選択される前、すなわち時点ｔ１より前には、ブロック選択信号は論理“ロウ”の０Ｖ、書込制御信号ＷＥは論理“ハイ”の電源電圧Ｖｃｃ、ワード線駆動信号ＣＧ１〜ＣＧ８は０Ｖで印加される。したがって、制御ノードＮ２は０Ｖの電圧とされ、伝達トランジスタＢＴ１〜ＢＴ１０を全てＯＦＦとする。それにより、ワード線ＷＬ１〜ＷＬ８及び接地選択線ＧＳＬはフローティング状態に置かれる。このとき、ＮＡＮＤゲート２８の出力は論理“ロウ”であるので、ストリング選択線ＳＳＬは０Ｖを維持する。
【００２７】
次いで時点ｔ１で、ブロック選択情報Ｘ、Ｙ、Ｚが全て論理“ハイ”で入力されてＮＡＮＤゲート２２の出力が論理“ロウ”となると、インバータ２４から出力されるブロック選択信号は論理“ハイ”、すなわち電源電圧Ｖｃｃとなる。このとき、電源電圧Ｖｃｃの書込制御信号ＷＥをゲート端子に受けるデプレッション形遮断トランジスタ２６のしきい電圧は負の電圧（negative voltage）なので、制御ノードＮ２は電源電圧Ｖｃｃとされる。また、ワード線駆動回路（図示略）から、接地選択信号φＧＳＳが０Ｖ、ストリング選択信号φＣＳＳＷが電源電圧Ｖｃｃを昇圧した電圧Ｖｗｌ、そしてワード線駆動信号ＣＧ１〜ＣＧ８が０Ｖ（基準電位）で出力される。
【００２８】
ここで、論理“ロウ”の書込制御信号バーＷＥを受けるデプレッション形遮断トランジスタ３０は負のＶｔｄ（negative Vtd）のしきい電圧を有する。それにより、ストリング選択線ＳＳＬは、伝達トランジスタＢＴ１のしきい電圧Ｖｔｎの影響によるＶｃｃ−ＶｔｎあるいはＶｔｄのうちより大きい電圧とされる。
【００２９】
また、全てのワード線ＷＬ１〜ＷＬ８は０Ｖに放電され、そして、ワード線駆動信号ＣＧ１〜ＣＧ８をチャネルの一端に受ける伝達トランジスタＢＴ２〜ＢＴ１０のゲート端子とソース端子との間に存在するキャパシタタンスは電源電圧Ｖｃｃに充電される。
【００３０】
読出動作が始まる時点ｔ２になると、書込制御信号ＷＥが論理“ロウ”に遷移し、そしてワード線駆動回路から、選択対象のワード線ＷＬ１に対応するワード線駆動信号ＣＧ１は０Ｖ、選択対象外となるワード線駆動信号ＣＧ２〜ＣＧ８は電源電圧Ｖｃｃを昇圧した電圧Ｖｗｌ、さらに接地選択信号φＧＳＳは電圧Ｖｗｌでそれぞれ印加される。
【００３１】
すると、伝達トランジスタＢＴ３〜ＢＴ１０でゲート端子とソース端子との間に存在するキャパシタンスによる自己昇圧作用が発生し、制御ノードＮ２は、ワード線駆動信号ＣＧの電圧Ｖｗｌに伝達トランジスタＢＴのしきい電圧Ｖｔｎの大きさを加えたＶｗｌ＋Ｖｔｎ＋αの電圧に昇圧される。それにより、選択対象外のワード線ＷＬ２〜ＷＬ８が電圧Ｖｗｌとされる。したがって、導通に十分な大きさの電圧が制御ゲートに印加されるため、メモリセルＭ２〜Ｍ８はパストランジスタとして十分に動作可能となる。また、制御ノードＮ２の電圧Ｖｗｌ＋Ｖｔｎ＋αや自己昇圧により伝達トランジスタＢＴ１、ＢＴ１０も十分に導通し、データ読出に十分な電圧Ｖｗｌを伝送できる。そして、選択対象のワード線ＷＬ１に対応するワード線駆動信号ＣＧ１は０Ｖを維持するので、メモリセルＭ１のしきい電圧に応じてデータ“１”又は“０”が読取られ、これがビット線ＢＬ１に読出される。
【００３２】
【発明の効果】
以上述べてきたように本発明によれば、従来のようなポンピングキャパシタを使用せず、より簡単な構成で昇圧電圧を伝達トランジスタのゲート端子に印加することが可能となり、選択対象外のメモリセルを十分にパストランジスタとして動作可能にする。したがって、デコーディング回路を含めた周辺回路の集積性を向上させられ、メモリの高密度大容量化に寄与するものである。
【図面の簡単な説明】
【図１】本発明に係るＥＥＰＲＯＭの要部構成を示す回路図。
【図２】図１に示すＥＥＰＲＯＭの読出動作における動作波形図。
【図３】従来のＥＥＰＲＯＭの要部構成を示す回路図。
【図４】図３に示すＥＥＰＲＯＭの読出動作における動作波形図。
【符号の説明】
２１ ブロック選択信号出力部
２６、３０ デプレッション形遮断トランジスタ
ＳＳＬ ストリング選択線
ＧＳＬ 接地選択線
ＷＬ１〜ＷＬ８ ワード線
ＢＬ１〜ＢＬｍ ビット線
ＳＴ１ 第１ストリング選択トランジスタ
ＳＴ２ 第２ストリング選択トランジスタ
Ｍ１〜Ｍ８ メモリセル
ＢＴ１〜ＢＴ１０ 伝達トランジスタ
φＣＳＳＷ ストリング選択信号
φＧＳＳ 接地選択信号
ＣＧ１〜ＣＧ８ ワード線駆動信号
【産業上の利用分野】
本発明は不揮発性メモリ装置に関し、特に、ＮＡＮＤセル構造を有した電気的消去可能でプログラム可能なリードオンリメモリ（ＥＥＰＲＯＭ）に関するものである。
【０００２】
【従来の技術】
近年、半導体を用いた不揮発性メモリ装置は高密度大容量化が進められ、それに伴って、使用される電源電圧も低くなる傾向にある。大容量化のために集積度を増すには、周辺回路、特に選択的にメモリセルを駆動するデコーディング回路の占める面積を減少させなければならない。これを解決するための方法として、メモリセルアレイを行ブロック単位で動かすようにし、その各メモリブロックでデコーディング回路を共有する技術が開発されている。また、低くされた電源電圧に起因する問題として、メモリセルの読出時にしきい電圧を克服しきれず読取エラーが発生するという問題が発生してきている。これを解決するために、電源電圧を増幅してしきい電圧を克服できる程度に高め、これを駆動電圧としてワード線に印加する方法が提示されている。
【０００３】
このような技術の一例として、ＥＥＰＲＯＭについてデコーディング回路の面積を減少させるためにメモリセルアレイを行ブロック単位で動作させ、そしてその各メモリブロックがワード線駆動回路（ワード線駆動手段）を共有するようにした技術が、１９９１年の米国特許第５，０４３，９４２号に開示されている。これについて簡単に図３に示して説明する。
【０００４】
このブロックデコーディング回路を有するＥＥＰＲＯＭでは、ビット線ＢＬに接続された第１ストリング選択トランジスタ（ストリング選択手段）ＳＴ１と接地電圧端に接続された第２ストリング選択トランジスタ（接地選択手段）ＳＴ２との間に１つのＮＡＮＤセルストリング（CELL STRING）１０が配置されている。このＮＡＮＤセルストリング１０は、チャネルが直列接続され、各ゲート端子がそれぞれ対応するワード線ＷＬ１〜ＷＬ８により制御される８つのメモリセルＭ１〜Ｍ８で構成される。そして、１つのメモリブロックは、行方向に配列され、８本のワード線ＷＬ１〜ＷＬ８で共通に制御される同様の構成の第１〜第２５６ＮＡＮＤセルストリング（全部で２５６個のＮＡＮＤセルストリング）を有している。これらセルストリングの各メモリセルは、制御ゲート及びフローティングゲートを有した典型的なＥＥＰＲＯＭセルである。
【０００５】
デコーディング回路では、まず、ブロック選択情報Ｘ、Ｙ、Ｚを受け、これらに応じてブロック選択信号を出力するブロック選択回路（ブロック選択手段）１１により、第１ストリング選択部１２及び第２ストリング選択部１４にブロック選択信号が供給される。第１ストリング選択部１２は、ブロック選択信号及びストリング選択信号ＳＤ１を入力とするＮＡＮＤゲートと、このＮＡＮＤゲートの出力を反転させるインバータと、から構成される。また、第２ストリング選択部１４は、ブロック選択信号及び接地選択信号ＳＳ１を入力とするＮＡＮＤゲートと、このＮＡＮＤゲートの出力を反転させるインバータと、から構成される。第１ストリング選択部１２の出力は、ゲート端子に信号バーＰＲＯを受けて動作するデプレッション形遮断トランジスタ１８のチャネルを通じてストリング選択線ＳＳＬに印加される。そして、第２ストリング選択部１４の出力は、接地選択線ＧＳＬに印加される。
【０００６】
ストリング選択線ＳＳＬは、各ＮＡＮＤセルストリングの第１ストリング選択トランジスタＳＴ１のゲート端子に共通接続され、ＮＡＮＤセルストリングとビット線との間の接続制御を行う制御信号の伝送路となる。このストリング選択線ＳＳＬには他方から、昇圧電圧を出力するチャージポンプ回路２０の出力が印加されるようになっている。チャージポンプ回路２０は、ストリング選択線ＳＳＬが論理“ハイ”のレベルとされるときに、クロックパルスとして信号ＯＳＣを受けてチャージポンプ動作を行い、それによりストリング選択線ＳＳＬを昇圧電圧Ｖｐｐへ上昇させるものである。また、接地選択線ＧＳＬは、各ＮＡＮＤセルストリングの第２ストリング選択トランジスタＳＴ２のゲート端子に共通接続され、ＮＡＮＤセルストリングの接地接続制御を行う制御信号の伝送路となる。
【０００７】
各ＮＡＮＤセルストリングを構成するメモリセルＭ１〜Ｍ８の制御ゲートは、それぞれ対応するワード線ＷＬ１〜ＷＬ８に接続され、そして、各ワード線ＷＬ１〜ＷＬ８には、対応する伝達トランジスタＢＴ１〜ＢＴ８を通じてワード線デコーディング信号から生成されるワード線駆動信号ＣＧ１〜ＣＧ８が印加される。伝達トランジスタＢＴ１〜ＢＴ８の各ゲート端子はポンピングノードＮ１に共通接続され、このポンピングノードＮ１は、ゲート端子が電源電圧Ｖｃｃに制御されるＮチャネル遮断トランジスタ１６を通じて第１ストリング選択部１２の出力を受け、さらに、ポンピングノードＮ１には、電極の一方にポンピング信号ＰＵＳＨを受けるポンピングキャパシタＣｂが接続される。ポンピングキャパシタＣｂは、第１ストリング選択部１２からＮチャネル遮断トランジスタ１６を通じてポンピングノードＮ１に送られる電荷をポンピングし、ポンピングノードＮ１の電圧を上昇させる。
【０００８】
図４に、このＥＥＰＲＯＭの読出時の動作波形図を示す。以下、図４を参照して読出動作について説明する。尚、以下の説明では、第１ＮＡＮＤセルストリング１０の１番目のメモリセルＭ１の読出を行う場合を例として説明する。
【０００９】
まだブロック選択されない時点ｔ１より前では、ブロック選択回路１１によるブロック選択信号（BLOCK SELECTION SIGNAL）は、０Ｖの論理“ロウ”である。したがって、第１ストリング選択部１２及び第２ストリング選択部１４の出力は共に論理“ロウ”を維持している。このとき、ポンピングキャパシタＣｂに入力されるポンピング信号ＰＵＳＨ、ワード線駆動信号ＣＧ１〜ＣＧ８、ストリング選択信号ＳＤ１、及び接地選択信号ＳＳ１は、全て論理“ロウ”を維持する。したがって、ポンピングノードＮ１は０Ｖとなり、伝達トランジスタＢＴ１〜ＢＴ８が全てＯＦＦでワード線ＷＬ１〜ＷＬ８はフローティング（floating）状態となる。
【００１０】
時点ｔ１でブロック選択情報Ｘ、Ｙ、Ｚにより当該メモリブロックが選択されると、ブロック選択回路１１から電源電圧Ｖｃｃの論理“ハイ”でブロック選択信号が出力され、同時に、ワード線駆動信号ＣＧ１が０Ｖ、他のワード線駆動信号ＣＧ２〜ＣＧ８が電源電圧Ｖｃｃで印加される。また、それに伴って、ストリング選択信号ＳＤ１と接地選択信号ＳＳ１が電源電圧Ｖｃｃで印加される。
【００１１】
ブロック選択信号及びストリング選択信号ＳＤ１が論理“ハイ”で印加されることにより第１ストリング選択部１２の出力が電源電圧Ｖｃｃとなる。そしてポンピングノードＮ１には、電源電圧ＶｃｃからＮチャネル遮断トランジスタ１６のしきい電圧Ｖｔｎ分下がったＶｃｃ−Ｖｔｎの電圧が印加され、これにより、伝達トランジスタＢＴ１〜ＢＴ８の各ゲート端子には電圧Ｖｃｃ−Ｖｔｎが印加される。このとき、選択対象のメモリセルＭ１に対応するワード線ＷＬ１にはＯＮとなった伝達トランジスタＢＴ１を通じて０Ｖが印加され、残りのワード線ＷＬ２〜ＷＬ８には、ＯＮとなった伝達トランジスタＢＴ２〜ＢＴ８のゲート電圧Ｖｃｃ−Ｖｔｎの影響で、Ｖｃｃ−２Ｖｔｎの電圧が印加される。
【００１２】
また、デプレッション形遮断トランジスタ１８のゲート端子に論理“ハイ”の信号バーＰＲＯが入力されるので、ストリング選択線ＳＳＬは電源電圧Ｖｃｃとなり、同時に接地選択線ＧＳＬも電源電圧Ｖｃｃとなる。
【００１３】
次いで時点ｔ２で読出動作が始まると、ポンピングノードＮ１の昇圧を行うためにポンピング信号ＰＵＳＨが論理“ハイ”で印加され、それによりポンピングキャパシタＣｂの電荷ポンピング動作が行われてポンピングノードＮ１がＶｃｃ＋Ｖｔｎ＋αの電圧へ昇圧される。そして、昇圧されたポンピングノードＮ１の電圧が伝達トランジスタＢＴ１〜ＢＴ８の各ゲート端子に供給されるので、ワード線ＷＬ２〜ＷＬ８はワード線駆動信号ＣＧ２〜ＣＧ８の電電源電圧Ｖｃｃとなる。その結果、メモリセルＭ２〜Ｍ８が導通してパストランジスタとして動作可能となり、そして、０Ｖとされたワード線駆動信号ＣＧ１が印加されるメモリセルＭ１のしきい電圧に応じてビット線ＢＬ１にデータ“１”又は“０”が読出される。
【００１４】
このＥＥＰＲＯＭでは、上記のように読出動作においてポンピングキャパシタＣｂが必須とされるが、このポンピングキャパシタＣｂは各ブロックごとにそれぞれ備えられるうえ、ポンピングキャパシタＣｂを駆動するポンピング信号ＰＵＳＨを供給するため別途の回路が更に必要となり、これが集積性に影響する。すなわち、周辺回路の占有面積増加の一因となり得る。この点はメモリ装置の大容量化でブロック数が増えるほど不利に働くので、改善が望まれている。
【００１５】
【発明が解決しようとする課題】
したがって本発明の目的は、デコーディング回路の占める面積をより縮小して集積性を向上させた不揮発性半導体メモリ装置を提供することにある。より具体的には、ポンピングキャパシタを使用せずとも十分なワード線駆動電圧を得られるようなデコーディング回路を提供し、集積度を更に向上させることを目的とするものである。
【００１６】
【課題を解決するための手段】
このような目的を達成するために本発明では、しきい電圧の調整によりデータを記憶するメモリセルを有したメモリセルアレイをブロック化した構成をもち、ブロック内共通のワード線による制御で選択対象外のメモリセルを導通状態としてデータを読出す不揮発性メモリ装置について、メモリセルの制御ゲートにはそれぞれ対応するワード線が接続され、各ワード線には対応する伝達トランジスタのドレインが接続されるとともに、該伝達トランジスタのソースにはワード線駆動信号が印加され、各伝達トランジスタのゲート端子には、遮断トランジスタを介してブロック選択手段が接続され、各伝達トランジスタのソース端子に基準電位を印加し、かつ、遮断トランジスタのゲートに論理ハイの信号を印加し、なおかつ、各伝達トランジスタのゲート端子に遮断トランジスタを介して電源電圧を印加することにより、ゲート端子とソース端子との間に存在するキャパシタンスを充電しておいてから、読出し動作時に、選択対象外のワード線についての伝達トランジスタのソース端子に電源電圧より高い電圧を印加し、かつ、遮断トランジスタのゲート端子に論理ロウの信号を印加することにより、伝達トランジスタの自己昇圧によりワード線駆動信号を選択対象外のワード線へ伝送することを特徴とする。
【００１７】
また本発明は、ストリング選択手段及び接地選択手段を介してビット線及び接地電圧端とそれぞれ接続され且つワード線を共有する少なくとも２つのＮＡＮＤセルストリングをもち、各ＮＡＮＤセルストリングは、動作を制御する制御ゲート及び電荷を蓄積するフローティングゲートを有したメモリセルをもち、メモリセルの各チャネルを直列接続し且つ制御ゲートを対応するワード線で制御する構成とされ、そしてワード線に対応する伝達トランジスタのチャネルを通じてワード線駆動信号の印加を受ける少なくとも２つのメモリブロックと、メモリブロックのうちいずれか１つを選択するためのブロック選択信号を出力するブロック選択手段と、メモリブロックに共通にワード線駆動信号を出力するワード線駆動手段と、を備えるＥＥＰＲＯＭに係り、伝達トランジスタの各ゲート端子を制御ノードに共通接続するとともに、遮断トランジスタを介してブロック選択手段を制御ノードに接続し、そして制御ノードにブロック選択手段から出力されるブロック選択信号を印加することによりメモリブロックを活性化させるように構成され、各伝達トランジスタのソース端子に基準電位を印加し、かつ、遮断トランジスタのゲートに論理ハイの信号を印加し、なおかつ、遮断トランジスタを介して制御ノードに印加されるブロック選択信号を電源電圧とすることにより、各伝達トランジスタのゲート端子とソース端子との間に存在するキャパシタンスを充電しておいてから、読出し動作時に、選択対象外のワード線についての伝達トランジスタのソース端子に電源電圧より高い電圧を印加し、かつ、遮断トランジスタのゲート端子に論理ロウの信号を印加することにより、伝達トランジスタの自己昇圧によりワード線駆動信号を選択対象外のワード線へ伝送することを特徴とする。
【００１８】
また本発明は、ストリング選択手段及び接地選択手段を介してビット線及び接地電圧端とそれぞれ接続され且つワード線を共有する少なくとも２つのＮＡＮＤセルストリングをもち、各ＮＡＮＤセルストリングは、動作を制御する制御ゲート及び電荷を蓄積するフローティングゲートを有したメモリセルをもち、メモリセルの各チャネルを直列接続し且つ制御ゲートを対応するワード線で制御する構成とされ、そしてワード線に対応する伝達トランジスタのチャネルを通じてワード線駆動信号の印加を受ける少なくとも２つのメモリブロックと、メモリブロックのうちいずれか１つを選択するためのブロック選択信号を出力するブロック選択手段と、メモリブロックに共通にワード線駆動信号を出力するワード線駆動手段と、を備えるＥＥＰＲＯＭに係り、ワード線駆動手段によりストリング選択信号及び接地選択信号を各メモリブロックに共通に供給し、さらに、伝達トランジスタの各ゲート端子を制御ノードに共通接続するとともに、遮断トランジスタを介してブロック選択手段を制御ノードに接続し、そして制御ノードにブロック選択手段から出力されるブロック選択信号を印加することによりメモリブロックを活性化させるように構成され、各伝達トランジスタのソース端子に基準電位を印加し、かつ、遮断トランジスタのゲートに論理ハイの信号を印加し、なおかつ、遮断トランジスタを介して制御ノードに印加されるブロック選択信号を電源電圧とすることにより、各伝達トランジスタのゲート端子とソース端子との間に存在するキャパシタンスを充電しておいてから、読出し動作時に、選択対象外のワード線についての伝達トランジスタのソース端子に電源電圧より高い電圧を印加し、かつ、遮断トランジスタのゲート端子に論理ロウの信号を印加することにより、伝達トランジスタの自己昇圧によりワード線駆動信号を選択対象外のワード線へ伝送することを特徴とする。
【００１９】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。
【００２０】
本発明に係るデコーディング回路を適用した一例としてＥＥＰＲＯＭについて、その１つのメモリブロックを図１に示す。この例のＮＡＮＤセルストリングは、チャネルが直列接続され、各ゲート端子がそれぞれ対応するワード線ＷＬ１〜ＷＬ８に制御される８つのメモリセルＭ１〜Ｍ８を有し、これらメモリセルＭ１〜Ｍ８が、ビット線ＢＬに接続された第１ストリング選択トランジスタ（ストリング選択手段）ＳＴ１と接地電圧端に接続された第２ストリング選択トランジスタ（接地選択手段）ＳＴ２との間に連結された構成とされている。そして、メモリブロックは、８本のワード線ＷＬ１〜ＷＬ８で共通制御される同様の構成の第１〜第２５６ＮＡＮＤセルストリング（全部で２５６個のＮＡＮＤセルストリング）を備えている。また、各メモリセルＭ１〜Ｍ８は、制御ゲート及びフローティングゲートを有したＥＥＰＲＯＭセルである。
【００２１】
各ＮＡＮＤセルストリングを構成するメモリセルＭ１〜８の制御ゲートは、対応するワード線ＷＬ１〜ＷＬ８に接続される。そして、各ワード線ＷＬ１〜ＷＬ８には、対応する伝達トランジスタＢＴ２〜ＢＴ９を通じてワード線デコーディング信号から生成されるワード線駆動信号ＣＧ１〜ＣＧ８が印加される。
【００２２】
制御トランジスタＢＴ１〜ＢＴ１０の各ゲート端子は制御ノードＮ２に共通接続されており、この制御ノードＮ２は、ゲート端子が書込制御信号ＷＥによって制御されるデプレッション形遮断トランジスタ２６を通じてブロック選択回路（ブロック選択手段）２１からブロック選択信号を受ける。ブロック選択信号を出力するブロック選択回路２１は、ブロック選択情報Ｘ、Ｙ、Ｚを入力とする３入力ＮＡＮＤゲート２２と、該ＮＡＮＤゲート２２の出力を反転させるインバータ２４と、から構成される。
【００２３】
ブロック選択回路２１のＮＡＮＤゲート２２の出力は、ＮＡＮＤゲート２８の第１入力となる。このＮＡＮＤゲート２８は消去信号バーＥＲＡを第２入力として受けて論理演算し、その演算結果を、ゲート端子が書込制御信号バーＷＥ（反転）によって制御されるデプレッション形遮断トランジスタ３０を通じてストリング選択線ＳＳＬに出力する。
【００２４】
そして、ストリング選択線ＳＳＬには、ＮＡＮＤゲート２８の出力と、伝達トランジスタＢＴ１を通じて入力されるストリング選択信号φＣＳＳと、が印加され、また、接地選択線ＧＳＬには、伝達トランジスタＢＴ１０を通じて接地選択信号φＧＳＳが印加される。
【００２５】
本実施例によれば、ワード線駆動信号ＣＧ１〜ＣＧ８、ストリング選択信号φＣＳＳＷ、及び接地選択信号φＧＳＳが全てのブロックに共通に印加され、そして、伝達トランジスタＢＴ１〜ＢＴ１０が各ゲート端子にブロック選択信号を受けて自己昇圧（self−boosting）を行うように構成されている。これについて、図２に読出時の動作波形図を示して説明する。尚、同図には、ビット線ＢＬ１とワード線ＷＬ１によりメモリセルＭ１を選択してデータを読出す場合のタイミングチャートを示している。
【００２６】
当該メモリブロックが選択される前、すなわち時点ｔ１より前には、ブロック選択信号は論理“ロウ”の０Ｖ、書込制御信号ＷＥは論理“ハイ”の電源電圧Ｖｃｃ、ワード線駆動信号ＣＧ１〜ＣＧ８は０Ｖで印加される。したがって、制御ノードＮ２は０Ｖの電圧とされ、伝達トランジスタＢＴ１〜ＢＴ１０を全てＯＦＦとする。それにより、ワード線ＷＬ１〜ＷＬ８及び接地選択線ＧＳＬはフローティング状態に置かれる。このとき、ＮＡＮＤゲート２８の出力は論理“ロウ”であるので、ストリング選択線ＳＳＬは０Ｖを維持する。
【００２７】
次いで時点ｔ１で、ブロック選択情報Ｘ、Ｙ、Ｚが全て論理“ハイ”で入力されてＮＡＮＤゲート２２の出力が論理“ロウ”となると、インバータ２４から出力されるブロック選択信号は論理“ハイ”、すなわち電源電圧Ｖｃｃとなる。このとき、電源電圧Ｖｃｃの書込制御信号ＷＥをゲート端子に受けるデプレッション形遮断トランジスタ２６のしきい電圧は負の電圧（negative voltage）なので、制御ノードＮ２は電源電圧Ｖｃｃとされる。また、ワード線駆動回路（図示略）から、接地選択信号φＧＳＳが０Ｖ、ストリング選択信号φＣＳＳＷが電源電圧Ｖｃｃを昇圧した電圧Ｖｗｌ、そしてワード線駆動信号ＣＧ１〜ＣＧ８が０Ｖ（基準電位）で出力される。
【００２８】
ここで、論理“ロウ”の書込制御信号バーＷＥを受けるデプレッション形遮断トランジスタ３０は負のＶｔｄ（negative Vtd）のしきい電圧を有する。それにより、ストリング選択線ＳＳＬは、伝達トランジスタＢＴ１のしきい電圧Ｖｔｎの影響によるＶｃｃ−ＶｔｎあるいはＶｔｄのうちより大きい電圧とされる。
【００２９】
また、全てのワード線ＷＬ１〜ＷＬ８は０Ｖに放電され、そして、ワード線駆動信号ＣＧ１〜ＣＧ８をチャネルの一端に受ける伝達トランジスタＢＴ２〜ＢＴ１０のゲート端子とソース端子との間に存在するキャパシタタンスは電源電圧Ｖｃｃに充電される。
【００３０】
読出動作が始まる時点ｔ２になると、書込制御信号ＷＥが論理“ロウ”に遷移し、そしてワード線駆動回路から、選択対象のワード線ＷＬ１に対応するワード線駆動信号ＣＧ１は０Ｖ、選択対象外となるワード線駆動信号ＣＧ２〜ＣＧ８は電源電圧Ｖｃｃを昇圧した電圧Ｖｗｌ、さらに接地選択信号φＧＳＳは電圧Ｖｗｌでそれぞれ印加される。
【００３１】
すると、伝達トランジスタＢＴ３〜ＢＴ１０でゲート端子とソース端子との間に存在するキャパシタンスによる自己昇圧作用が発生し、制御ノードＮ２は、ワード線駆動信号ＣＧの電圧Ｖｗｌに伝達トランジスタＢＴのしきい電圧Ｖｔｎの大きさを加えたＶｗｌ＋Ｖｔｎ＋αの電圧に昇圧される。それにより、選択対象外のワード線ＷＬ２〜ＷＬ８が電圧Ｖｗｌとされる。したがって、導通に十分な大きさの電圧が制御ゲートに印加されるため、メモリセルＭ２〜Ｍ８はパストランジスタとして十分に動作可能となる。また、制御ノードＮ２の電圧Ｖｗｌ＋Ｖｔｎ＋αや自己昇圧により伝達トランジスタＢＴ１、ＢＴ１０も十分に導通し、データ読出に十分な電圧Ｖｗｌを伝送できる。そして、選択対象のワード線ＷＬ１に対応するワード線駆動信号ＣＧ１は０Ｖを維持するので、メモリセルＭ１のしきい電圧に応じてデータ“１”又は“０”が読取られ、これがビット線ＢＬ１に読出される。
【００３２】
【発明の効果】
以上述べてきたように本発明によれば、従来のようなポンピングキャパシタを使用せず、より簡単な構成で昇圧電圧を伝達トランジスタのゲート端子に印加することが可能となり、選択対象外のメモリセルを十分にパストランジスタとして動作可能にする。したがって、デコーディング回路を含めた周辺回路の集積性を向上させられ、メモリの高密度大容量化に寄与するものである。
【図面の簡単な説明】
【図１】本発明に係るＥＥＰＲＯＭの要部構成を示す回路図。
【図２】図１に示すＥＥＰＲＯＭの読出動作における動作波形図。
【図３】従来のＥＥＰＲＯＭの要部構成を示す回路図。
【図４】図３に示すＥＥＰＲＯＭの読出動作における動作波形図。
【符号の説明】
２１ ブロック選択信号出力部
２６、３０ デプレッション形遮断トランジスタ
ＳＳＬ ストリング選択線
ＧＳＬ 接地選択線
ＷＬ１〜ＷＬ８ ワード線
ＢＬ１〜ＢＬｍ ビット線
ＳＴ１ 第１ストリング選択トランジスタ
ＳＴ２ 第２ストリング選択トランジスタ
Ｍ１〜Ｍ８ メモリセル
ＢＴ１〜ＢＴ１０ 伝達トランジスタ
φＣＳＳＷ ストリング選択信号
φＧＳＳ 接地選択信号
ＣＧ１〜ＣＧ８ ワード線駆動信号
Claims (5)
- しきい電圧の調整によりデータを記憶するメモリセルを有したメモリセルアレイをブロック化した構成をもち、ブロック内共通のワード線による制御で選択対象外のメモリセルを導通状態としてデータを読出す不揮発性メモリ装置において、
メモリセルの制御ゲートにはそれぞれ対応するワード線が接続され、各ワード線には対応する伝達トランジスタのドレインが接続されるとともに、該伝達トランジスタのソースにはワード線駆動信号が印加され、
各伝達トランジスタのゲート端子には、遮断トランジスタを介してブロック選択手段が接続され、
各伝達トランジスタのソース端子に基準電位を印加し、かつ、遮断トランジスタのゲートに論理ハイの信号を印加し、なおかつ、各伝達トランジスタのゲート端子に遮断トランジスタを介して電源電圧を印加することにより、ゲート端子とソース端子との間に存在するキャパシタンスを充電しておいてから、
読出し動作時に、選択対象外のワード線についての伝達トランジスタのソース端子に電源電圧より高い電圧を印加し、かつ、遮断トランジスタのゲート端子に論理ロウの信号を印加することにより、伝達トランジスタの自己昇圧によりワード線駆動信号を選択対象外のワード線へ伝送するようにした
ことを特徴とする不揮発性メモリ装置。 - ストリング選択手段及び接地選択手段を介してビット線及び接地電圧端とそれぞれ接続され且つワード線を共有する少なくとも２つのＮＡＮＤセルストリングをもち、各ＮＡＮＤセルストリングは、動作を制御する制御ゲート及び電荷を蓄積するフローティングゲートを有したメモリセルをもち、メモリセルの各チャネルを直列接続し且つ制御ゲートを対応するワード線で制御する構成とされ、そしてワード線に対応する伝達トランジスタのチャネルを通じてワード線駆動信号の印加を受ける少なくとも２つのメモリブロックと、メモリブロックのうちいずれか１つを選択するためのブロック選択信号を出力するブロック選択手段と、メモリブロックに共通にワード線駆動信号を出力するワード線駆動手段と、を備えるＥＥＰＲＯＭにおいて、
伝達トランジスタの各ゲート端子を制御ノードに共通接続するとともに、遮断トランジスタを介してブロック選択手段を制御ノードに接続し、そして制御ノードにブロック選択手段から出力されるブロック選択信号を印加することによりメモリブロックを活性化させるように構成され、
各伝達トランジスタのソース端子に基準電位を印加し、かつ、遮断トランジスタのゲートに論理ハイの信号を印加し、なおかつ、遮断トランジスタを介して制御ノードに印加されるブロック選択信号を電源電圧とすることにより、各伝達トランジスタのゲート端子とソース端子との間に存在するキャパシタンスを充電しておいてから、
読出し動作時に、選択対象外のワード線についての伝達トランジスタのソース端子に電源電圧より高い電圧を印加し、かつ、遮断トランジスタのゲート端子に論理ロウの信号を印加することにより、伝達トランジスタの自己昇圧によりワード線駆動信号を選択対象外のワード線へ伝送するようにした
ことを特徴とするＥＥＰＲＯＭ。 - ストリング選択手段及び接地選択手段を介してビット線及び接地電圧端とそれぞれ接続され且つワード線を共有する少なくとも２つのＮＡＮＤセルストリングをもち、各ＮＡＮＤセルストリングは、動作を制御する制御ゲート及び電荷を蓄積するフローティングゲートを有したメモリセルをもち、メモリセルの各チャネルを直列接続し且つ制御ゲートを対応するワード線で制御する構成とされ、そしてワード線に対応する伝達トランジスタのチャネルを通じてワード線駆動信号の印加を受ける少なくとも２つのメモリブロックと、メモリブロックのうちいずれか１つを選択するためのブロック選択信号を出力するブロック選択手段と、メモリブロックに共通にワード線駆動信号を出力するワード線駆動手段と、を備えるＥＥＰＲＯＭにおいて、
ワード線駆動手段によりストリング選択信号及び接地選択信号を各メモリブロックに共通に供給し、さらに、伝達トランジスタの各ゲート端子を制御ノードに共通接続するとともに、遮断トランジスタを介してブロック選択手段を制御ノードに接続し、そして制御ノードにブロック選択手段から出力されるブロック選択信号を印加することによりメモリブロックを活性化させるように構成され、
各伝達トランジスタのソース端子に基準電位を印加し、かつ、遮断トランジスタのゲートに論理ハイの信号を印加し、なおかつ、遮断トランジスタを介して制御ノードに印加されるブロック選択信号を電源電圧とすることにより、各伝達トランジスタのゲート端子とソース端子との間に存在するキャパシタンスを充電しておいてから、
読出し動作時に、選択対象外のワード線についての伝達トランジスタのソース端子に電源電圧より高い電圧を印加し、かつ、遮断トランジスタのゲート端子に論理ロウの信号を印加することにより、伝達トランジスタの自己昇圧によりワード線駆動信号を選択対象外のワード線へ伝送するようにした
ことを特徴とするＥＥＰＲＯＭ。 - ストリング選択手段及び接地選択手段を介してビット線及び接地電圧端とそれぞれ接続され且つワード線を共有する少なくとも２つのＮＡＮＤセルストリングをもち、各ＮＡＮＤセルストリングは、動作を制御する制御ゲート及び電荷を蓄積するフローティングゲートを有したメモリセルをもち、メモリセルの各チャネルを直列接続し且つ制御ゲートを対応するワード線で制御する構成とされ、そしてワード線に対応する伝達トランジスタのチャネルを通じてワード線駆動信号の印加を受ける少なくとも２つのメモリブロックと、メモリブロックのうちいずれか１つを選択するためのブロック選択信号を出力するブロック選択手段と、メモリブロックに共通にワード線駆動信号を出力するワード線駆動手段とを備え、伝達トランジスタの各ゲート端子を制御ノードに共通接続するとともに、遮断トランジスタを介してブロック選択手段を制御ノードに接続し、そして制御ノードにブロック選択手段から出力されるブロック選択信号を印加することによりメモリブロックを活性化させるように構成されたＥＥＰＲＯＭの読出方法において、
各伝達トランジスタのソース端子に基準電位を印加し、かつ、遮断トランジスタのゲートに論理ハイの信号を印加し、なおかつ、遮断トランジスタを介して制御ノードに印加されるブロック選択信号を電源電圧とすることにより、各伝達トランジスタのゲート端子とソース端子との間に存在するキャパシタンスを充電しておいてから、
読出し動作時に、選択対象外のワード線についての伝達トランジスタのソース端子に電源電圧より高い電圧を印加し、かつ、遮断トランジスタのゲート端子に論理ロウの信号を印加することにより、伝達トランジスタの自己昇圧によりワード線駆動信号を選択対象外のワード線へ伝送する
ことを特徴とする読出方法。 - ストリング選択手段及び接地選択手段を介してビット線及び接地電圧端とそれぞれ接続され且つワード線を共有する少なくとも２つのＮＡＮＤセルストリングをもち、各ＮＡＮＤセルストリングは、動作を制御する制御ゲート及び電荷を蓄積するフローティングゲートを有したメモリセルをもち、メモリセルの各チャネルを直列接続し且つ制御ゲートを対応するワード線で制御する構成とされ、そしてワード線に対応する伝達トランジスタのチャネルを通じてワード線駆動信号の印加を受ける少なくとも２つのメモリブロックと、メモリブロックのうちいずれか１つを選択するためのブロック選択信号を出力するブロック選択手段と、メモリブロックに共通にワード線駆動信号を出力するワード線駆動手段とを備え、ワード線駆動手段によりストリング選択信号及び接地選択信号を各メモリブロックに共通に供給し、さらに、伝達トランジスタの各ゲート端子を制御ノードに共通接続するとともに、遮断トランジスタを介してブロック選択手段を制御ノードに接続し、そして制御ノードにブロック選択手段から出力されるブロック選択信号を印加することによりメモリブロックを活性化させるように構成されたＥＥＰＲＯＭの読出方法において、
各伝達トランジスタのソース端子に基準電位を印加し、かつ、遮断トランジスタのゲートに論理ハイの信号を印加し、なおかつ、遮断トランジスタを介して制御ノードに印加さ れるブロック選択信号を電源電圧とすることにより、各伝達トランジスタのゲート端子とソース端子との間に存在するキャパシタンスを充電しておいてから、
読出し動作時に、選択対象外のワード線についての伝達トランジスタのソース端子に電源電圧より高い電圧を印加し、かつ、遮断トランジスタのゲート端子に論理ロウの信号を印加することにより、伝達トランジスタの自己昇圧によりワード線駆動信号を選択対象外のワード線へ伝送する
ことを特徴とする読出方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR93025961A KR960008823B1 (en) | 1993-11-30 | 1993-11-30 | Non-volatile semiconductor memory device |
| KR1993P25961 | 1993-11-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07192484A JPH07192484A (ja) | 1995-07-28 |
| JP3741735B2 true JP3741735B2 (ja) | 2006-02-01 |
Family
ID=19369488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29703194A Expired - Fee Related JP3741735B2 (ja) | 1993-11-30 | 1994-11-30 | 不揮発性メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US5568420A (ja) |
| JP (1) | JP3741735B2 (ja) |
| KR (1) | KR960008823B1 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3544743B2 (ja) | 1995-04-17 | 2004-07-21 | 株式会社東芝 | 半導体記憶装置 |
| KR0145224B1 (ko) * | 1995-05-27 | 1998-08-17 | 김광호 | 불휘발성 반도체 메모리의 분리된 기입 및 독출 경로를 가지는 워드라인 구동회로 |
| KR0172441B1 (ko) * | 1995-09-19 | 1999-03-30 | 김광호 | 불휘발성 반도체 메모리의 프로그램 방법 |
| KR0169412B1 (ko) * | 1995-10-16 | 1999-02-01 | 김광호 | 불휘발성 반도체 메모리 장치 |
| US5673224A (en) * | 1996-02-23 | 1997-09-30 | Micron Quantum Devices, Inc. | Segmented non-volatile memory array with multiple sources with improved word line control circuitry |
| KR100206709B1 (ko) * | 1996-09-21 | 1999-07-01 | 윤종용 | 멀티비트 불휘발성 반도체 메모리의 셀 어레이의 구조 및 그의 구동방법 |
| US5729491A (en) * | 1996-11-12 | 1998-03-17 | Samsung Electronics Co., Ltd. | Nonvolatile integrated circuit memory devices having ground interconnect lattices with reduced lateral dimensions |
| JP3557078B2 (ja) * | 1997-06-27 | 2004-08-25 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3486079B2 (ja) * | 1997-09-18 | 2004-01-13 | 株式会社東芝 | 半導体記憶装置 |
| US5949718A (en) * | 1997-12-17 | 1999-09-07 | Advanced Micro Devices, Inc. | Method and system for selected source during read and programming of flash memory |
| US6005804A (en) * | 1997-12-18 | 1999-12-21 | Advanced Micro Devices, Inc. | Split voltage for NAND flash |
| KR100496797B1 (ko) * | 1997-12-29 | 2005-09-05 | 삼성전자주식회사 | 반도체메모리장치의프로그램방법 |
| JP3999900B2 (ja) * | 1998-09-10 | 2007-10-31 | 株式会社東芝 | 不揮発性半導体メモリ |
| US7126862B2 (en) * | 2005-03-08 | 2006-10-24 | Spansion Llc | Decoder for memory device |
| KR100648289B1 (ko) * | 2005-07-25 | 2006-11-23 | 삼성전자주식회사 | 프로그램 속도를 향상시킬 수 있는 플래시 메모리 장치 및그것의 프로그램 방법 |
| JP4876522B2 (ja) * | 2005-10-13 | 2012-02-15 | ソニー株式会社 | 不揮発性半導体記憶装置 |
| KR100704021B1 (ko) * | 2005-11-08 | 2007-04-04 | 삼성전자주식회사 | 신뢰성을 향상시키는 불휘발성 반도체 메모리 장치의데이터 소거방법 |
| US7545675B2 (en) * | 2005-12-16 | 2009-06-09 | Sandisk Corporation | Reading non-volatile storage with efficient setup |
| US7369437B2 (en) * | 2005-12-16 | 2008-05-06 | Sandisk Corporation | System for reading non-volatile storage with efficient setup |
| KR100854914B1 (ko) | 2007-04-06 | 2008-08-27 | 주식회사 하이닉스반도체 | 플래시 메모리 장치 및 이의 동작 방법 |
| KR101301140B1 (ko) * | 2007-07-13 | 2013-09-03 | 삼성전자주식회사 | 읽기 디스터브가 방지되는 불휘발성 반도체 메모리 장치 및그것의 읽기 방법 |
| KR100965066B1 (ko) * | 2008-03-28 | 2010-06-21 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 그 블록 선택 회로 |
| KR101407361B1 (ko) * | 2008-04-14 | 2014-06-13 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 프로그램 방법 |
| JP5259242B2 (ja) * | 2008-04-23 | 2013-08-07 | 株式会社東芝 | 三次元積層不揮発性半導体メモリ |
| JP5091788B2 (ja) * | 2008-07-15 | 2012-12-05 | 株式会社東芝 | Ｎａｎｄ型フラッシュメモリ |
| KR100967100B1 (ko) | 2008-09-08 | 2010-07-01 | 주식회사 하이닉스반도체 | 반도체 메모리장치 및 이의 워드라인 구동방법 |
| JP5491741B2 (ja) * | 2009-01-30 | 2014-05-14 | 株式会社東芝 | 半導体記憶装置 |
| JP2011044222A (ja) * | 2009-07-22 | 2011-03-03 | Toshiba Corp | Ｎａｎｄ型フラッシュメモリ |
| US8614918B2 (en) * | 2011-05-02 | 2013-12-24 | Micron Technology, Inc. | Memory apparatus and methods |
| US8982625B2 (en) * | 2012-08-31 | 2015-03-17 | Micron Technology, Inc. | Memory program disturb reduction |
| JP6333028B2 (ja) * | 2013-04-19 | 2018-05-30 | 株式会社半導体エネルギー研究所 | 記憶装置及び半導体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270969A (en) * | 1987-06-29 | 1993-12-14 | Kabushiki Kaisha Toshiba | Electrically programmable nonvolatile semiconductor memory device with nand cell structure |
| JP2732601B2 (ja) * | 1987-11-18 | 1998-03-30 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| US5295096A (en) * | 1988-07-11 | 1994-03-15 | Mitsubishi Denki Kabushiki Kaisha | NAND type EEPROM and operating method therefor |
| US5088060A (en) * | 1989-03-08 | 1992-02-11 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with NAND memory cell structure |
| US5075890A (en) * | 1989-05-02 | 1991-12-24 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with nand cell |
| JP2862584B2 (ja) * | 1989-08-31 | 1999-03-03 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| US5197027A (en) * | 1991-01-24 | 1993-03-23 | Nexcom Technology, Inc. | Single transistor eeprom architecture |
| KR960000616B1 (ko) * | 1993-01-13 | 1996-01-10 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치 |
-
1993
- 1993-11-30 KR KR93025961A patent/KR960008823B1/ko not_active IP Right Cessation
-
1994
- 1994-11-30 JP JP29703194A patent/JP3741735B2/ja not_active Expired - Fee Related
- 1994-11-30 US US08/350,162 patent/US5568420A/en not_active Expired - Lifetime
-
1996
- 1996-06-05 US US08/658,438 patent/US5617353A/en not_active Expired - Lifetime
- 1996-06-05 US US08/658,455 patent/US5661682A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5661682A (en) | 1997-08-26 |
| KR960008823B1 (en) | 1996-07-05 |
| US5568420A (en) | 1996-10-22 |
| US5617353A (en) | 1997-04-01 |
| KR950015395A (ko) | 1995-06-16 |
| JPH07192484A (ja) | 1995-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3741735B2 (ja) | 不揮発性メモリ装置 | |
| US6804150B2 (en) | Non-volatile semiconductor memory device with improved program inhibition characteristics and method of programming the same | |
| US7161837B2 (en) | Row decoder circuit of NAND flash memory and method of supplying an operating voltage using the same | |
| JP3215088B2 (ja) | 不揮発性半導体メモリ装置 | |
| US5394372A (en) | Semiconductor memory device having charge-pump system with improved oscillation means | |
| US6480419B2 (en) | Bit line setup and discharge circuit for programming non-volatile memory | |
| JP3661164B2 (ja) | 不揮発性半導体メモリのプログラム方法 | |
| US6587375B2 (en) | Row decoder for a nonvolatile memory device | |
| JP3913952B2 (ja) | 半導体記憶装置 | |
| JP2838993B2 (ja) | 不揮発性半導体記憶装置 | |
| US6791878B2 (en) | Word line decoder in nand type flash memory device | |
| US6560162B2 (en) | Memory cell decoder not including a charge pump | |
| US5214605A (en) | Automatic erasing optimization circuit for an electrically erasable and programmable semiconductor memory and method thereof | |
| JP2005310347A (ja) | Ｎａｎｄフラッシュメモリ素子及びそのプログラム方法 | |
| KR960005370B1 (ko) | 비휘발성 반도체 메모리 장치를 소거하고 검증하기 위한 방법 및 장치 | |
| JP5249394B2 (ja) | 半導体記憶装置 | |
| US9865358B2 (en) | Flash memory device and erase method thereof capable of reducing power consumption | |
| JP2870328B2 (ja) | 不揮発性半導体記憶装置 | |
| KR940005694B1 (ko) | 전기적으로 소거 및 프로그램이 가능한 반도체 메모리장치의 프로그램 최적화회로 및 방법 | |
| EP1054408A2 (en) | Semiconductor storage device | |
| KR19990013057A (ko) | 단일 비트 데이터와 다중 비트 데이터를 동일한 칩에 선택적으로 저장하는 플래시 메모리 장치의 독출 및 기입 방법 | |
| JP2542110B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3667821B2 (ja) | 不揮発性半導体メモリ | |
| KR100205241B1 (ko) | 불휘발성 반도체 메모리 장치의 로우 디코더 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040804 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040902 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040907 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040907 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20041206 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20041215 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050301 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050624 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050830 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051017 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051109 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091118 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101118 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111118 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121118 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121118 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131118 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |