JPH07192484A - 不揮発性メモリ装置とその読出方法 - Google Patents
不揮発性メモリ装置とその読出方法Info
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Abstract
して集積性を向上させた不揮発性半導体メモリ装置を提
供する。 【構成】 しきい値電圧の調整によりデータを記憶する
メモリセルM1〜M8を有したメモリセルアレイをブロ
ック化した構成をもち、ワード線WLによる制御で選択
対象外のメモリセルを導通状態としてデータを読出すよ
うになった不揮発性メモリ装置のデコーディング回路に
ついて、ワード線へワード線駆動信号CGを伝送する伝
達トランジスタBTのゲート端子にブロック選択信号を
印加して電源電圧としておいてからより高電圧のワード
線駆動信号CGを発生し、伝達トランジスタBTの自己
昇圧によりワード線駆動信号CGをワード線WLへ伝送
する。従来では各ブロックにポンピングキャパシタを備
え、ポンピング信号の印加で昇圧を行ってトランジスタ
BTのゲート電圧を上昇させていたが、本発明ではポン
ピングキャパシタやそのポンピング信号を発生する回路
を使用せずとも十分なワード線駆動電圧を得られるよう
になるので、集積性が向上する。
Description
し、特に、NANDセル構造を有した電気的消去可能で
プログラム可能なリードオンリメモリ(EEPROM)
に関するものである。
置は高密度大容量化が進められ、それに伴って、使用さ
れる電源電圧も低くなる傾向にある。大容量化のために
集積度を増すには、周辺回路、特に選択的にメモリセル
を駆動するデコーディング回路の占める面積を減少させ
なければならない。これを解決するための方法として、
メモリセルアレイを行ブロック単位で動かすようにし、
その各メモリブロックでデコーディング回路を共有する
技術が開発されている。また、低くされた電源電圧に起
因する問題として、メモリセルの読出時にしきい電圧を
克服しきれず読取エラーが発生するという問題が発生し
てきている。これを解決するために、電源電圧を増幅し
てしきい電圧を克服できる程度に高め、これを駆動電圧
としてワード線に印加する方法が提示されている。
Mについてデコーディング回路の面積を減少させるため
にメモリセルアレイを行ブロック単位で動作させ、そし
てその各メモリブロックがワード線駆動回路(ワード線
駆動手段)を共有するようにした技術が、1991年の
米国特許第5,043,942号に開示されている。こ
れについて簡単に図3に示して説明する。
EEPROMでは、ビット線BLに接続された第1スト
リング選択トランジスタ(ストリング選択手段)ST1
と接地電圧端に接続された第2ストリング選択トランジ
スタ(接地選択手段)ST2との間に1つのNANDセ
ルストリング(CELL STRING)10が配置されている。
このNANDセルストリング10は、チャネルが直列接
続され、各ゲート端子がそれぞれ対応するワード線WL
1〜WL8により制御される8つのメモリセルM1〜M
8で構成される。そして、1つのメモリブロックは、行
方向に配列され、8本のワード線WL1〜WL8で共通
に制御される同様の構成の第1〜第256NANDセル
ストリング(全部で256個のNANDセルストリン
グ)を有している。これらセルストリングの各メモリセ
ルは、制御ゲート及びフローティングゲートを有した典
型的なEEPROMセルである。
選択情報X、Y、Zを受け、これらに応じてブロック選
択信号を出力するブロック選択回路(ブロック選択手
段)11により、第1ストリング選択部12及び第2ス
トリング選択部14にブロック選択信号が供給される。
第1ストリング選択部12は、ブロック選択信号及びス
トリング選択信号SD1を入力とするNANDゲート
と、このNANDゲートの出力を反転させるインバータ
と、から構成される。また、第2ストリング選択部14
は、ブロック選択信号及び接地選択信号SS1を入力と
するNANDゲートと、このNANDゲートの出力を反
転させるインバータと、から構成される。第1ストリン
グ選択部12の出力は、ゲート端子に信号バーPROを
受けて動作するデプレッション形遮断トランジスタ18
のチャネルを通じてストリング選択線SSLに印加され
る。そして、第2ストリング選択部14の出力は、接地
選択線GSLに印加される。
ルストリングの第1ストリング選択トランジスタST1
のゲート端子に共通接続され、NANDセルストリング
とビット線との間の接続制御を行う制御信号の伝送路と
なる。このストリング選択線SSLには他方から、昇圧
電圧を出力するチャージポンプ回路20の出力が印加さ
れるようになっている。チャージポンプ回路20は、ス
トリング選択線SSLが論理“ハイ”のレベルとされる
ときに、クロックパルスとして信号OSCを受けてチャ
ージポンプ動作を行い、それによりストリング選択線S
SLを昇圧電圧Vppへ上昇させるものである。また、
接地選択線GSLは、各NANDセルストリングの第2
ストリング選択トランジスタST2のゲート端子に共通
接続され、NANDセルストリングの接地接続制御を行
う制御信号の伝送路となる。
リセルM1〜M8の制御ゲートは、それぞれ対応するワ
ード線WL1〜WL8に接続され、そして、各ワード線
WL1〜WL8には、対応する伝達トランジスタBT1
〜BT8を通じてワード線デコーディング信号から生成
されるワード線駆動信号CG1〜CG8が印加される。
伝達トランジスタBT1〜BT8の各ゲート端子はポン
ピングノードN1に共通接続され、このポンピングノー
ドN1は、ゲート端子が電源電圧Vccに制御されるN
チャネル遮断トランジスタ16を通じて第1ストリング
選択部12の出力を受け、さらに、ポンピングノードN
1には、電極の一方にポンピング信号PUSHを受ける
ポンピングキャパシタCbが接続される。ポンピングキ
ャパシタCbは、第1ストリング選択部12からNチャ
ネル遮断トランジスタ16を通じてポンピングノードN
1に送られる電荷をポンピングし、ポンピングノードN
1の電圧を上昇させる。
波形図を示す。以下、図4を参照して読出動作について
説明する。尚、以下の説明では、第1NANDセルスト
リング10の1番目のメモリセルM1の読出を行う場合
を例として説明する。
では、ブロック選択回路11によるブロック選択信号
(BLOCK SELECTION SIGNAL)は、0Vの論理“ロウ”で
ある。したがって、第1ストリング選択部12及び第2
ストリング選択部14の出力は共に論理“ロウ”を維持
している。このとき、ポンピングキャパシタCbに入力
されるポンピング信号PUSH、ワード線駆動信号CG
1〜CG8、ストリング選択信号SD1、及び接地選択
信号SS1は、全て論理“ロウ”を維持する。したがっ
て、ポンピングノードN1は0Vとなり、伝達トランジ
スタBT1〜BT8が全てOFFでワード線WL1〜W
L8はフローティング(floating)状態となる。
より当該メモリブロックが選択されると、ブロック選択
回路11から電源電圧Vccの論理“ハイ”でブロック
選択信号が出力され、同時に、ワード線駆動信号CG1
が0V、他のワード線駆動信号CG2〜CG8が電源電
圧Vccで印加される。また、それに伴って、ストリン
グ選択信号SD1と接地選択信号SS1が電源電圧Vc
cで印加される。
SD1が論理“ハイ”で印加されることにより第1スト
リング選択部12の出力が電源電圧Vccとなる。そし
てポンピングノードN1には、電源電圧VccからNチ
ャネル遮断トランジスタ16のしきい電圧Vtn分下が
ったVcc−Vtnの電圧が印加され、これにより、伝
達トランジスタBT1〜BT8の各ゲート端子には電圧
Vcc−Vtnが印加される。このとき、選択対象のメ
モリセルM1に対応するワード線WL1にはONとなっ
た伝達トランジスタBT1を通じて0Vが印加され、残
りのワード線WL2〜WL8には、ONとなった伝達ト
ランジスタBT2〜BT8のゲート電圧Vcc−Vtn
の影響で、Vcc−2Vtnの電圧が印加される。
18のゲート端子に論理“ハイ”の信号バーPROが入
力されるので、ストリング選択線SSLは電源電圧Vc
cとなり、同時に接地選択線GSLも電源電圧Vccと
なる。
ンピングノードN1の昇圧を行うためにポンピング信号
PUSHが論理“ハイ”で印加され、それによりポンピ
ングキャパシタCbの電荷ポンピング動作が行われてポ
ンピングノードN1がVcc+Vtn+αの電圧へ昇圧
される。そして、昇圧されたポンピングノードN1の電
圧が伝達トランジスタBT1〜BT8の各ゲート端子に
供給されるので、ワード線WL2〜WL8はワード線駆
動信号CG2〜CG8の電電源電圧Vccとなる。その
結果、メモリセルM2〜M8が導通してパストランジス
タとして動作可能となり、そして、0Vとされたワード
線駆動信号CG1が印加されるメモリセルM1のしきい
電圧に応じてビット線BL1にデータ“1”又は“0”
が読出される。
動作においてポンピングキャパシタCbが必須とされる
が、このポンピングキャパシタCbは各ブロックごとに
それぞれ備えられるうえ、ポンピングキャパシタCbを
駆動するポンピング信号PUSHを供給するため別途の
回路が更に必要となり、これが集積性に影響する。すな
わち、周辺回路の占有面積増加の一因となり得る。この
点はメモリ装置の大容量化でブロック数が増えるほど不
利に働くので、改善が望まれている。
的は、デコーディング回路の占める面積をより縮小して
集積性を向上させた不揮発性半導体メモリ装置を提供す
ることにある。より具体的には、ポンピングキャパシタ
を使用せずとも十分なワード線駆動電圧を得られるよう
なデコーディング回路を提供し、集積度を更に向上させ
ることを目的とするものである。
るために本発明では、しきい電圧の調整によりデータを
記憶するメモリセルを有したメモリセルアレイをブロッ
ク化した構成をもち、ブロック内共通のワード線による
制御で選択対象外のメモリセルを導通状態としてデータ
を読出すようになった不揮発性メモリ装置の行デコーデ
ィングのためのデコーディング回路について、ワード線
へワード線駆動信号を伝送する伝達トランジスタのゲー
ト端子にブロック選択信号を利用して電源電圧を印加し
ておいてから電源電圧より高い電圧のワード線駆動信号
を発生し、伝達トランジスタの自己昇圧によりワード線
駆動信号をワード線へ伝送することを特徴とする。
択手段を介してビット線及び接地電圧端とそれぞれ接続
され且つワード線を共有する少なくとも2つのNAND
セルストリングをもち、各NANDセルストリングは、
動作を制御する制御ゲート及び電荷を蓄積するフローテ
ィングゲートを有したメモリセルをもち、メモリセルの
各チャネルを直列接続し且つ制御ゲートを対応するワー
ド線で制御する構成とされ、そしてワード線に対応する
伝達トランジスタのチャネルを通じてワード線駆動信号
の印加を受ける少なくとも2つのメモリブロックと、メ
モリブロックのうちいずれか1つを選択するためのブロ
ック選択信号を出力するブロック選択手段と、メモリブ
ロックに共通にワード線駆動信号を出力するワード線駆
動手段と、を備えるEEPROMについて、伝達トラン
ジスタの各ゲート端子を制御ノードに共通接続し、そし
て、制御ノードにブロック選択手段から出力されるブロ
ック選択信号を印加することによりメモリブロックを活
性化させることを特徴とする。
スタの各ゲート端子を共通接続した制御ノードに第1電
圧を有するブロック選択信号を印加し、そしてワード線
駆動信号を基準電位として伝達トランジスタのチャネル
の一端から印加することにより、伝達トランジスタのゲ
ート端子とソース端子との間に存在するキャパシタンス
を第1電圧に充電する第1過程と、選択対象のワード線
に対応するワード線駆動信号以外のワード線駆動信号を
第1電圧より高い第2電圧として印加することにより、
選択対象外のワード線に対応する伝達トランジスタのゲ
ート端子電圧が第2電圧より高くなるように容量結合さ
せる第2過程と、を行うことになる。
参照して詳細に説明する。
た一例としてEEPROMについて、その1つのメモリ
ブロックを図1に示す。この例のNANDセルストリン
グは、チャネルが直列接続され、各ゲート端子がそれぞ
れ対応するワード線WL1〜WL8に制御される8つの
メモリセルM1〜M8を有し、これらメモリセルM1〜
M8が、ビット線BLに接続された第1ストリング選択
トランジスタ(ストリング選択手段)ST1と接地電圧
端に接続された第2ストリング選択トランジスタ(接地
選択手段)ST2との間に連結された構成とされてい
る。そして、メモリブロックは、8本のワード線WL1
〜WL8で共通制御される同様の構成の第1〜第256
NANDセルストリング(全部で256個のNANDセ
ルストリング)を備えている。また、各メモリセルM1
〜M8は、制御ゲート及びフローティングゲートを有し
たEEPROMセルである。
リセルM1〜8の制御ゲートは、対応するワード線WL
1〜WL8に接続される。そして、各ワード線WL1〜
WL8には、対応する伝達トランジスタBT2〜BT9
を通じてワード線デコーディング信号から生成されるワ
ード線駆動信号CG1〜CG8が印加される。
ート端子は制御ノードN2に共通接続されており、この
制御ノードN2は、ゲート端子が書込制御信号WEによ
って制御されるデプレッション形遮断トランジスタ26
を通じてブロック選択回路(ブロック選択手段)21か
らブロック選択信号を受ける。ブロック選択信号を出力
するブロック選択回路21は、ブロック選択情報X、
Y、Zを入力とする3入力NANDゲート22と、該N
ANDゲート22の出力を反転させるインバータ24
と、から構成される。
2の出力は、NANDゲート28の第1入力となる。こ
のNANDゲート28は消去信号バーERAを第2入力
として受けて論理演算し、その演算結果を、ゲート端子
が書込制御信号バーWE(反転)によって制御されるデ
プレッション形遮断トランジスタ30を通じてストリン
グ選択線SSLに出力する。
ANDゲート28の出力と、伝達トランジスタBT1を
通じて入力されるストリング選択信号φCSSと、が印
加され、また、接地選択線GSLには、伝達トランジス
タBT10を通じて接地選択信号φGSSが印加され
る。
1〜CG8、ストリング選択信号φCSSW、及び接地
選択信号φGSSが全てのブロックに共通に印加され、
そして、伝達トランジスタBT1〜BT10が各ゲート
端子にブロック選択信号を受けて自己昇圧(self−boos
ting)を行うように構成されている。これについて、図
2に読出時の動作波形図を示して説明する。尚、同図に
は、ビット線BL1とワード線WL1によりメモリセル
M1を選択してデータを読出す場合のタイミングチャー
トを示している。
わち時点t1より前には、ブロック選択信号は論理“ロ
ウ”の0V、書込制御信号WEは論理“ハイ”の電源電
圧Vcc、ワード線駆動信号CG1〜CG8は0Vで印
加される。したがって、制御ノードN2は0Vの電圧と
され、伝達トランジスタBT1〜BT10を全てOFF
とする。それにより、ワード線WL1〜WL8及び接地
選択線GSLはフローティング状態に置かれる。このと
き、NANDゲート28の出力は論理“ロウ”であるの
で、ストリング選択線SSLは0Vを維持する。
Y、Zが全て論理“ハイ”で入力されてNANDゲート
22の出力が論理“ロウ”となると、インバータ24か
ら出力されるブロック選択信号は論理“ハイ”、すなわ
ち電源電圧Vccとなる。このとき、電源電圧Vccの
書込制御信号WEをゲート端子に受けるデプレッション
形遮断トランジスタ26のしきい電圧は負の電圧(nega
tive voltage)なので、制御ノードN2は電源電圧Vc
cとされる。また、ワード線駆動回路(図示略)から、
接地選択信号φGSSが0V、ストリング選択信号φC
SSWが電源電圧Vccを昇圧した電圧Vwl、そして
ワード線駆動信号CG1〜CG8が0V(基準電位)で
出力される。
WEを受けるデプレッション形遮断トランジスタ30は
負のVtd(negative Vtd)のしきい電圧を有する。そ
れにより、ストリング選択線SSLは、伝達トランジス
タBT1のしきい電圧Vtnの影響によるVcc−Vt
nあるいはVtdのうちより大きい電圧とされる。
Vに放電され、そして、ワード線駆動信号CG1〜CG
8をチャネルの一端に受ける伝達トランジスタBT2〜
BT10のゲート端子とソース端子との間に存在するキ
ャパシタタンスは電源電圧Vccに充電される。
制御信号WEが論理“ロウ”に遷移し、そしてワード線
駆動回路から、選択対象のワード線WL1に対応するワ
ード線駆動信号CG1は0V、選択対象外となるワード
線駆動信号CG2〜CG8は電源電圧Vccを昇圧した
電圧Vwl、さらに接地選択信号φGSSは電圧Vwl
でそれぞれ印加される。
0でゲート端子とソース端子との間に存在するキャパシ
タンスによる自己昇圧作用が発生し、制御ノードN2
は、ワード線駆動信号CGの電圧Vwlに伝達トランジ
スタBTのしきい電圧Vtnの大きさを加えたVwl+
Vtn+αの電圧に昇圧される。それにより、選択対象
外のワード線WL2〜WL8が電圧Vwlとされる。し
たがって、導通に十分な大きさの電圧が制御ゲートに印
加されるため、メモリセルM2〜M8はパストランジス
タとして十分に動作可能となる。また、制御ノードN2
の電圧Vwl+Vtn+αや自己昇圧により伝達トラン
ジスタBT1、BT10も十分に導通し、データ読出に
十分な電圧Vwlを伝送できる。そして、選択対象のワ
ード線WL1に対応するワード線駆動信号CG1は0V
を維持するので、メモリセルM1のしきい電圧に応じて
データ“1”又は“0”が読取られ、これがビット線B
L1に読出される。
従来のようなポンピングキャパシタを使用せず、より簡
単な構成で昇圧電圧を伝達トランジスタのゲート端子に
印加することが可能となり、選択対象外のメモリセルを
十分にパストランジスタとして動作可能にする。したが
って、デコーディング回路を含めた周辺回路の集積性を
向上させられ、メモリの高密度大容量化に寄与するもの
である。
路図。
作波形図。
作波形図。
Claims (5)
- 【請求項1】 しきい電圧の調整によりデータを記憶す
るメモリセルを有したメモリセルアレイをブロック化し
た構成をもち、ブロック内共通のワード線による制御で
選択対象外のメモリセルを導通状態としてデータを読出
すようになった不揮発性メモリ装置の行デコーディング
のためのデコーディング回路において、 ワード線へワード線駆動信号を伝送する伝達トランジス
タのゲート端子にブロック選択信号を利用して電源電圧
を印加しておいてから電源電圧より高い電圧のワード線
駆動信号を発生し、伝達トランジスタの自己昇圧により
ワード線駆動信号をワード線へ伝送するようにしたこと
を特徴とするデコーディング回路。 - 【請求項2】 ストリング選択手段及び接地選択手段を
介してビット線及び接地電圧端とそれぞれ接続され且つ
ワード線を共有する少なくとも2つのNANDセルスト
リングをもち、各NANDセルストリングは、動作を制
御する制御ゲート及び電荷を蓄積するフローティングゲ
ートを有したメモリセルをもち、メモリセルの各チャネ
ルを直列接続し且つ制御ゲートを対応するワード線で制
御する構成とされ、そしてワード線に対応する伝達トラ
ンジスタのチャネルを通じてワード線駆動信号の印加を
受ける少なくとも2つのメモリブロックと、メモリブロ
ックのうちいずれか1つを選択するためのブロック選択
信号を出力するブロック選択手段と、メモリブロックに
共通にワード線駆動信号を出力するワード線駆動手段
と、を備えるEEPROMにおいて、 伝達トランジスタの各ゲート端子を制御ノードに共通接
続し、そして制御ノードにブロック選択手段から出力さ
れるブロック選択信号を印加することによりメモリブロ
ックを活性化させるようにしたことを特徴とするEEP
ROM。 - 【請求項3】 ストリング選択手段及び接地選択手段を
介してビット線及び接地電圧端とそれぞれ接続され且つ
ワード線を共有する少なくとも2つのNANDセルスト
リングをもち、各NANDセルストリングは、動作を制
御する制御ゲート及び電荷を蓄積するフローティングゲ
ートを有したメモリセルをもち、メモリセルの各チャネ
ルを直列接続し且つ制御ゲートを対応するワード線で制
御する構成とされ、そしてワード線に対応する伝達トラ
ンジスタのチャネルを通じてワード線駆動信号の印加を
受ける少なくとも2つのメモリブロックと、メモリブロ
ックのうちいずれか1つを選択するためのブロック選択
信号を出力するブロック選択手段と、メモリブロックに
共通にワード線駆動信号を出力するワード線駆動手段
と、を備えるEEPROMにおいて、 ワード線駆動手段によりストリング選択信号及び接地選
択信号を各メモリブロックに共通に供給し、さらに、伝
達トランジスタの各ゲート端子を制御ノードに共通接続
し、そして制御ノードにブロック選択手段から出力され
るブロック選択信号を印加することによりメモリブロッ
クを活性化させるようにしたことを特徴とするEEPR
OM。 - 【請求項4】 所定個数のNANDセルストリングをも
ち、各NANDセルストリングは、動作を制御する制御
ゲート及び電荷を蓄積するフローティングゲートを有し
た所定個数のメモリセルをもち、メモリセルの各チャネ
ルを直列接続し且つ制御ゲートを対応するワード線で制
御する構成とされたメモリブロックを備えており、NA
NDセルストリングは、ストリング選択手段及び接地選
択手段を通じてビット線及び接地電圧端と接続され、ま
たワード線を共有し、さらに、ストリング選択手段と接
地選択手段は、それぞれストリング選択信号及び接地選
択信号を共通に受けて動作し、そして、ワード線は、対
応する伝達トランジスタのチャネルを通じてワード線駆
動信号を受けるようになったEEPROMの読出方法に
おいて、 伝達トランジスタの各ゲート端子を共通接続した制御ノ
ードに第1電圧を有するブロック選択信号を印加し、そ
してワード線駆動信号を基準電位として伝達トランジス
タのチャネルの一端から印加することにより、伝達トラ
ンジスタのゲート端子とソース端子との間に存在するキ
ャパシタンスを第1電圧に充電する第1過程と、選択対
象のワード線に対応するワード線駆動信号以外のワード
線駆動信号を第1電圧より高い第2電圧として印加する
ことにより、選択対象外のワード線に対応する伝達トラ
ンジスタのゲート端子電圧が第2電圧より高くなるよう
に容量結合させる第2過程と、を行うことをことを特徴
とする読出方法。 - 【請求項5】 所定個数のNANDセルストリングをも
ち、各NANDセルストリングは、動作を制御する制御
ゲート及び電荷を蓄積するフローティングゲートを有し
た所定個数のメモリセルをもち、メモリセルの各チャネ
ルを直列接続し且つ制御ゲートを対応するワード線で制
御する構成とされたメモリブロックを備えており、NA
NDセルストリングは、ストリング選択手段及び接地選
択手段を通じてビット線及び接地電圧端と接続され、ま
たワード線を共有し、さらに、ストリング選択手段と接
地選択手段は、それぞれストリング選択信号及び接地選
択信号を共通に受けて動作し、そして、ワード線は、対
応する伝達トランジスタのチャネルを通じてワード線駆
動信号を受けるようになったEEPROMの読出方法に
おいて、 ストリング選択信号及び接地選択信号をワード線駆動手
段により各メモリブロックに共通に印加すると共に、伝
達トランジスタの各ゲート端子を共通接続した制御ノー
ドに第1電圧を有するブロック選択信号を印加し、そし
てワード線駆動信号を基準電位として伝達トランジスタ
のチャネルの一端から印加することにより、伝達トラン
ジスタのゲート端子とソース端子との間に存在するキャ
パシタンスを第1電圧に充電する第1過程と、選択対象
のワード線に対応するワード線駆動信号以外のワード線
駆動信号を第1電圧より高い第2電圧として印加するこ
とにより、選択対象外のワード線に対応する伝達トラン
ジスタのゲート端子電圧が第2電圧より高くなるように
容量結合させる第2過程と、を行うことを特徴とする読
出方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR93025961A KR960008823B1 (en) | 1993-11-30 | 1993-11-30 | Non-volatile semiconductor memory device |
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