KR102612259B1 - 수직 워드 라인들 및 개별 채널들을 포함하는 3차원 nor 어레이 및 그의 제조 방법들 - Google Patents

수직 워드 라인들 및 개별 채널들을 포함하는 3차원 nor 어레이 및 그의 제조 방법들 Download PDF

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아다쉬 라자셰카르
페이 조우
라그후비르 에스. 마칼라
얀리 장
라훌 샤랑파니
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샌디스크 테크놀로지스 엘엘씨
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Abstract

3차원 메모리 디바이스는 기판 위에 위치한 소스 층들 및 드레인 층들의 교번하는 스택, 교번하는 스택을 통해 수직으로 연장되는 메모리 개구들, 메모리 개구들의 각각 하나에 위치하고 교번하는 스택의 소스 층들 및 드레인 층들 각각을 통해 수직으로 연장되는 수직 워드 라인들, 메모리 개구들의 각각의 메모리 개구 내에 위치하고 소스 층들의 소스 층 및 드레인 층들의 드레인 층의 각자의 수직으로 이웃하는 쌍의 수평 표면들과 접촉하는 개별 반도체 채널들의 수직 스택들, 및 메모리 개구들의 각각 하나에 위치하고 수직 워드 라인들의 각자 하나를 측방향으로 둘러싸는 개별 메모리 재료 부분들의 수직 스택들을 포함한다. 각각의 메모리 재료 부분은 각자의 게이트 유전체 층에 의해 반도체 채널들의 각자 하나로부터 측방향으로 이격된다.

Description

수직 워드 라인들 및 개별 채널들을 포함하는 3차원 NOR 어레이 및 그의 제조 방법들
관련 출원
본 출원은 2019년 12월 27일자로 출원된 미국 정규 특허 출원 제16/728,825호의 우선권의 이익을 주장하며, 그의 전체 내용은 본 명세서에 참고로 포함된다.
기술분야
본 개시내용은 일반적으로 반도체 디바이스 분야에 관한 것으로, 특히 수직 워드 라인들 및 개별 채널들을 함유하는 NOR 어레이를 함유하는 3차원 메모리 디바이스 및 그의 제조 방법들에 관한 것이다.
NOR 메모리 디바이스는 병렬로 연결된 메모리 셀들을 포함한다. 메모리 셀들은 소스 및/또는 드레인 연결을 위해 인접한 메모리 셀들을 통해 가지 않고 소스 및 드레인에 직접 연결된다. 따라서, NOR 메모리 셀들은 인접한 메모리 셀들을 통해 가지 않고 직접 액세스될 수 있다. 따라서, NOR 메모리 디바이스는 NAND 메모리 디바이스에 비해 더 빠른 액세스 속도를 제공할 수 있고, 저장 클래스 메모리(SCM) 디바이스에서 사용될 수 있다.
본 개시내용의 일 태양에 따르면, 3차원 메모리 디바이스는 기판 위에 위치한 소스 층들 및 드레인 층들의 교번하는 스택, 교번하는 스택을 통해 수직으로 연장되는 메모리 개구들, 메모리 개구들의 각각 하나에 위치하고 교번하는 스택의 소스 층들 및 드레인 층들 각각을 통해 수직으로 연장되는 수직 워드 라인들, 메모리 개구들의 각각 하나에 위치하고 소스 층들의 소스 층 및 드레인 층들의 드레인 층의 각자의 수직으로 이웃하는 쌍의 수평 표면들과 접촉하는 개별 반도체 채널들의 수직 스택들, 및 메모리 개구들의 각각 하나에 위치하고 수직 워드 라인들의 각자 하나를 측방향으로 둘러싸는 개별 메모리 재료 부분들의 수직 스택들을 포함한다. 각각의 메모리 재료 부분은 각자의 게이트 유전체 층에 의해 반도체 채널들의 각자 하나로부터 측방향으로 이격된다.
본 개시내용의 다른 태양에 따르면, 3차원 메모리 디바이스를 형성하는 방법은, 도핑된 반도체 소스 층, 채널-레벨 스페이서 층, 도핑된 반도체 드레인 층, 및 인터-트랜지스터-레벨 절연 층을 포함하는 단위 층 스택의 수직 반복을 기판 위에 형성하는 단계; 수직 반복을 통해 수직으로 연장되는 메모리 개구들을 형성하는 단계; 도핑된 반도체 소스 층들, 도핑된 반도체 드레인 층들, 및 인터-트랜지스터-레벨 절연 층들에 대해 채널-레벨 스페이서 층들을 측방향으로 리세스시킴으로써 메모리 개구들 각각의 둘레에 채널 캐비티들의 수직 스택을 형성하는 단계; 적어도 도핑된 반도체 소스 층들 및 도핑된 반도체 드레인 층들의 표면 부분들을 산화시킴으로써 반도체 산화물 스페이서들을 형성하는 단계; 채널 캐비티들 각각 내에 반도체 채널 및 메모리 재료 부분을 형성하는 단계; 및 메모리 개구들 각각에 수직 워드 라인을 형성하는 단계를 포함한다.
도 1은 본 개시내용의 제1 실시예에 따른, 기판 위에 소스 희생 재료 층, 도핑된 반도체 소스 층, 채널 레벨 스페이서 층, 도핑된 반도체 드레인 층, 드레인 희생 재료 층, 및 인터-트랜지스터-레벨 절연 층을 포함하는 단위 층 스택의 수직 반복의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 2는 본 개시내용의 제1 실시예에 따른, 단차형 표면들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 3a는 본 개시내용의 제1 실시예에 따른, 역-단차형 유전체 재료 부분들 및 메모리 개구들의 어레이의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 3b는 도 3a의 제1 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 3a의 단면의 평면이다.
도 4는 본 개시내용의 제1 실시예에 따른, 채널-레벨 절연 층들의 각각의 레벨에서 채널 캐비티들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 5a는 도 4의 제1 예시적인 구조물 내의 채널 캐비티 둘레의 영역의 개략적인 수직 단면도이다.
도 5b는 본 개시내용의 제1 실시예에 따른, 반도체 산화물 스페이서들의 형성 이후의 채널 캐비티 둘레의 영역의 개략적인 수직 단면도이다.
도 5c는 본 개시내용의 제1 실시예에 따른, 반도체 채널 재료 층의 증착(deposition) 이후의 채널 캐비티 둘레의 영역의 개략적인 수직 단면도이다.
도 5d는 본 개시내용의 제1 실시예에 따른, 반도체 채널들의 형성 이후의 채널 캐비티 둘레의 영역의 개략적인 수직 단면도이다.
도 5e는 본 개시내용의 제1 실시예에 따른, 게이트 유전체 층의 형성 이후의 채널 캐비티 둘레의 영역의 개략적인 수직 단면도이다.
도 5f는 본 개시내용의 제1 실시예에 따른, 메모리 재료 층의 증착 이후의 채널 캐비티 둘레의 영역의 개략적인 수직 단면도이다.
도 5g는 본 개시내용의 제1 실시예에 따른, 메모리 재료 부분들의 형성 이후의 채널 캐비티 둘레의 영역의 개략적인 수직 단면도이다.
도 5h는 본 개시내용의 제1 실시예에 따른, 수직 워드 라인들 및 유전체 코어들의 형성 이후의 채널 캐비티 둘레의 영역의 개략적인 수직 단면도이다.
도 5i는 제1 예시적인 구조물의 대안적인 실시예의 채널 캐비티 둘레의 영역의 개략적인 수직 단면도이다.
도 6은 본 개시내용의 제1 실시예에 따른, 메모리 개구 충전 구조물들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 7은 본 개시내용의 제1 실시예에 따른, 컨택 패드 구조물들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 8a는 본 개시내용의 제1 실시예에 따른, 후면 트렌치들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 8b는 도 8a의 제1 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 8a의 단면의 평면이다.
도 9는 본 개시내용의 제1 실시예에 따른, 소스-레벨 후면 리세스들 및 드레인-레벨 후면 리세스들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 10은 본 개시내용의 제1 실시예에 따른, 금속성 소스 층들 및 금속성 드레인 층들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 11은 본 개시내용의 제1 실시예에 따른, 후면 트렌치 충전 구조물의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 12a는 본 개시내용의 제1 실시예에 따른, 컨택 비아 구조물들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 12b는 반도체 채널 둘레의 도 12a의 제1 예시적인 구조물의 영역의 개략적인 수직 단면도이다.
도 12c는 도 12a 및 도 12b의 프로세싱 단계들에 대응하는 프로세싱 단계에서 제1 예시적인 구조물의 대안적인 구성의 영역의 개략적인 수직 단면도이다.
도 13은 본 개시내용의 제2 실시예에 따른, 채널-레벨 스페이서 층들의 선택적 제거에 의한 채널-레벨 캐비티들의 형성 이후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 14는 본 개시내용의 제2 실시예에 따른, 채널-레벨 절연 층들, 후면 트렌치 충전 구조물, 및 컨택-레벨 절연 층의 형성 이후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 15a는 본 개시내용의 제2 실시예에 따른, 컨택 비아 구조물들의 형성 이후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 15b는 반도체 채널 둘레의 도 15a의 제2 예시적인 구조물의 영역의 개략적인 수직 단면도이다.
도 15c는 도 15a 및 도 15b의 프로세싱 단계들에 대응하는 프로세싱 단계에서 제2 예시적인 구조물의 제1 대안적인 구성의 영역의 개략적인 수직 단면도이다.
도 16a는 본 개시내용의 제2 실시예에 따른, 컨택 비아 구조물들의 형성 이후의 제2 예시적인 구조물의 제2 대안적인 구성의 개략적인 수직 단면도이다.
도 16b는 반도체 채널 둘레의 도 16a의 제2 예시적인 구조물의 제2 대안적인 구성의 영역의 개략적인 수직 단면도이다.
도 16c는 도 16a 및 도 16b의 프로세싱 단계들에 대응하는 프로세싱 단계에서 제2 예시적인 구조물의 제3 대안적인 구성의 영역의 개략적인 수직 단면도이다.
도 17a는 본 개시내용의 제3 실시예에 따른, 반도체 채널들의 형성 이후의 제3 예시적인 구조물 내의 채널 캐비티 둘레의 영역의 개략적인 수직 단면도이다.
도 17b는 본 개시내용의 제3 실시예에 따른, 게이트 유전체 층들의 형성 이후의 채널 캐비티 둘레의 영역의 개략적인 수직 단면도이다.
도 17c는 본 개시내용의 제3 실시예에 따른, 메모리 재료 부분들의 형성 이후의 채널 캐비티 둘레의 영역의 개략적인 수직 단면도이다.
도 17d는 본 개시내용의 제3 실시예에 따른, 블로킹 유전체 층의 형성 이후의 채널 캐비티 둘레의 영역의 개략적인 수직 단면도이다.
도 17e는 본 개시내용의 제3 실시예에 따른, 수직 워드 라인들 및 유전체 코어들의 형성 이후의 채널 캐비티 둘레의 영역의 개략적인 수직 단면도이다.
도 18a는 본 개시내용의 제3 실시예에 따른, 컨택 비아 구조물들의 형성 이후의 제3 예시적인 구조물의 제1 구성의 영역의 개략적인 수직 단면도이다.
도 18b는 본 개시내용의 제3 실시예에 따른, 컨택 비아 구조물들의 형성 이후의 제3 예시적인 구조물의 제2 구성의 영역의 개략적인 수직 단면도이다.
도 18c는 본 개시내용의 제3 실시예에 따른, 컨택 비아 구조물들의 형성 이후의 제3 예시적인 구조물의 제3 구성의 영역의 개략적인 수직 단면도이다.
도 18d는 본 개시내용의 제3 실시예에 따른, 컨택 비아 구조물들의 형성 이후의 제3 예시적인 구조물의 제4 구성의 영역의 개략적인 수직 단면도이다.
위에서 논의된 바와 같이, 본 개시내용의 실시예들은 수직 워드 라인들 및 개별 채널들 및 메모리 재료 부분들을 함유하는 NOR 어레이를 함유하는 3차원 메모리 디바이스 및 그의 제조 방법들에 관한 것으로, 그 다양한 태양들이 아래에 기술된다.
도면들은 일정한 축척으로 작성된 것은 아니다. 요소들의 중복의 부존재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 예시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2" 및 "제3"과 같은 서수들은 단지 유사한 요소들을 식별하기 위해 채용되며, 상이한 서수들이 본 개시의 명세서 및 청구범위에 걸쳐 채용될 수 있다. 용어 "적어도 하나의" 요소는 단일 요소의 가능성 또는 요소들이 용어 "및"에 의해 또는 용어 "또는"에 의해 분리되는지의 여부에 관계없이 다수의 요소들의 가능성을 포함하는 모든 가능성들을 지칭한다.
동일한 도면 부호는 동일한 요소 또는 유사한 요소를 지칭한다. 달리 지시되지 않는 한, 동일한 도면 부호들을 갖는 요소들은 동일한 조성 및 동일한 기능을 갖는 것으로 추정된다. 달리 나타내지 않는 한, 요소들 사이의 "접촉"은 요소들에 의해 공유되는 에지 또는 표면을 제공하는 요소들 사이의 직접 접촉을 지칭한다. 2 개 이상의 요소들이 서로 또는 서로간에 직접 접촉하지 않으면, 두 요소들은 서로"로부터 결합해제"되거나 서로 "간에 결합해제"된다. 본 명세서에서 사용되는 바와 같이, 제2 요소 "상에" 위치한 제1 요소는 제2 요소의 표면의 외부 면 상에 또는 제2 요소의 내부 면 상에 위치될 수 있다. 본 명세서에서 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이의 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "상에 직접" 위치한다. 본 명세서에 사용되는 바와 같이, 제1 요소와 제2 요소 사이에 적어도 하나의 전도성 재료로 구성된 전도성 경로가 존재하는 경우, 제1 요소는 제2 요소에 "전기적으로 연결된다". 본 명세서에 사용되는 바와 같이, "프로토타입" 구조물 또는 "인-프로세스" 구조물은, 그 안의 적어도 하나의 컴포넌트의 형상 또는 조성이 후속적으로 변형되는 일시적인 구조물을 지칭한다.
본 명세서에 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인 또는 위에 놓인 구조의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조의 두께보다 작은 두께를 갖는 균질한 또는 비균질한 연속적인 구조의 영역일 수 있다. 예를 들어, 층은 연속적인 구조의 상부 표면과 저부 표면에 있는 또는 이들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있거나, 그 내부에 하나 이상의 층들을 포함할 수 있거나, 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층들을 가질 수 있다.
본 명세서에서 사용되는 바와 같이, 제2 표면이 제1 표면 위에 놓이거나 아래에 놓이고 제1 표면과 제2 표면을 포함하는 수직 평면 또는 실질적으로 수직인 평면이 존재하는 경우, 제1 표면과 제2 표면은 서로 "수직으로 일치"한다. 실질적으로 수직인 평면은 수직 방향으로부터 5 도 미만의 각도만큼 벗어나는 방향을 따라 직선으로 연장되는 평면이다. 수직 평면 또는 실질적으로 수직인 평면은 수직 방향 또는 실질적으로 수직인 방향을 따라 직선이고, 수직 방향 또는 실질적으로 수직 방향에 직각인 방향을 따른 만곡을 포함할 수 있거나, 포함하지 않을 수 있다.
모놀리식 3차원 메모리 어레이는, 개재하는 기판들 없이 반도체 웨이퍼와 같은 단일 기판 위에 다수의 메모리 레벨들이 형성되는 메모리 어레이이다. 용어 "모놀리식"은 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 놓인 레벨의 층들 상에 직접 증착된다는 것을 의미한다. 대조적으로, 2차원 어레이들은 별도로 형성되고 이어서 함께 패키징되어 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 발명의 명칭이 "Three-dimensional Structure Memory"인 미국 특허 제5,915,167호에 기술된 바와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 적층함으로써 비-모놀리식 적층형 메모리들이 구성되었다. 기판들은 접합 이전에 메모리 레벨들로부터 박화되거나 제거될 수 있지만, 메모리 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 그러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다. 본 개시내용의 다양한 3차원 메모리 디바이스들은 모놀리식 3차원 NAND 스트링 메모리 디바이스를 포함하며, 본 명세서에 기술된 다양한 실시예들을 채용하여 제조될 수 있다.
도 1을 참조하면, 기판(9) 위에 최하부 절연 층(32B)을 형성함으로써, 그리고 최하부 절연 층(32B) 위에 소스 희생 재료 층(42S), 도핑된 반도체 소스 층(24), 채널-레벨 스페이서 층(31), 도핑된 반도체 드레인 층(26), 드레인 희생 재료 층(42D), 및 인터-트랜지스터-레벨 절연 층(34)(이는 또한 제2 절연 층으로 지칭됨)을 포함을 포함하는 단위 층 스택의 다수의 인스턴스들을 형성함으로써 형성될 수 있는, 본 개시내용의 제1 실시예에 따른 제1 예시적인 구조물이 도시된다. 소스 희생 재료 층(42S)은 도핑된 반도체 소스 층(24)의 표면과 접촉할 수 있고, 각각의 단위 층 스택 내의 채널-레벨 스페이서 층(31)으로부터 수직으로 이격될 수 있다. 드레인 희생 재료 층(42D)은 도핑된 반도체 드레인 층(26)과 접촉할 수 있고, 채널-레벨 스페이서 층(31)으로부터 수직으로 이격될 수 있다.
본 명세서에 사용되는 바와 같이, "단위 층 스택"은 층 스택의 다수의 인스턴스들이 반복되는 구조물 내에서 반복의 단위로서 기능하는 다수의 층들의 층 스택을 지칭한다. 최상부 절연 층(32T)이 단위 층 스택(42S, 24, 31, 26, 42D, 34)의 최상부 인스턴스를 위한 인터-트랜지스터-레벨 절연 층(34) 대신에 형성될 수 있다. 단위 층 스택(42S, 24, 31, 26, 42D, 34)의 반복들의 총 수는 후속하여 형성될 수직 전계 효과 트랜지스터들의 레벨들의 총 수와 동일할 수 있는데, 이는 후속적으로 형성될 메모리 요소들의 레벨들의 총 수와 동일할 수 있다. 본 명세서에 사용되는 바와 같이, "레벨"은 디바이스의 요소의 상부 표면을 포함하는 수평 평면과 디바이스의 요소의 하부 표면을 포함하는 수평 평면 사이에 위치한 디바이스의 체적을 지칭한다.
따라서, 채널-레벨 스페이서 층(31)은 후속하여 형성될 반도체 채널의 상부 표면을 포함하는 수평 평면과 후속하여 형성될 반도체 채널의 하부 표면을 포함하는 수평 평면 사이에 형성되는 절연 층(32)이다. 인터-트랜지스터-레벨 절연 층(34)은 후속하여 형성될 인터-트랜지스터 갭의 상부 표면을 포함하는 수평 평면과 후속하여 형성될 인터-트랜지스터 갭의 하부 표면을 포함하는 수평 평면 사이에 형성되는 절연 층(32)이다. 단위 층 스택의 다수의 인스턴스들에서의 단위 층 스택의 반복들의 수는 2 내지 1,024, 예컨대 8 내지 128의 범위 내에 있을 수 있지만, 더 적은 반복들의 수 및 더 큰 반복들의 수가 또한 채용될 수 있다.
본 개시내용은 단위 층 스택이 소스 희생 재료 층(42S), 도핑된 반도체 소스 층(24), 채널-레벨 스페이서 층(31), 도핑된 반도체 드레인 층(26), 드레인 희생 재료 층(42D), 및 인터-트랜지스터-레벨 절연 층(34)이 하부로부터 상부로 배열되는 층 스택을 포함하는 실시예를 채용하여 기술되나, 층 스택이 도 1에 도시된 것과 역순으로 상부로부터 하부로 배열되는 실시예가 본 명세서에서 명확히 고려된다. 일반적으로, 소스 요소들(42S, 24)의 위치들은 드레인 요소들(42D, 26)의 위치들과 교환될 수 있는데, 그 이유는 소스 영역들 및 드레인 영역들이 전계 효과 트랜지스터들에서 대칭일 수 있기 때문이다.
일 실시예에서, 층들(31 및/또는 34)이 절연 재료들을 포함하는 경우에, 인터-트랜지스터-레벨 절연 층들(34), 채널-레벨 스페이서 층들(31), 최하부 절연 층(32B), 및 최상부 절연 층들(32T)은 집합적으로 절연 층들(32)로 지칭된다. 절연 층들(32) 각각은 도핑된 실리케이트 유리, 도핑되지 않은 실리케이트 유리(예를 들어, 산화규소), 금속 산화물(예를 들어, 산화알루미늄) 또는 유기실리케이트 유리와 같은 각자의 절연 재료를 포함한다. 각각의 채널-레벨 스페이서 층(31)의 두께는 20 nm 내지 80 nm의 범위 내에 있을 수 있고, 각각의 인터-트랜지스터-레벨 절연 층들(34)의 두께는 10 nm 내지 60 nm의 범위 내에 있을 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 채용될 수 있다.
본 개시내용의 일 실시예에 따르면, 채널-레벨 스페이서 층들(31)은 제1 절연 재료를 포함하고, 인터-트랜지스터-레벨 절연 층들(34)은 제1 절연 재료보다 등방성 에칭 프로세스에서 더 낮은 에칭 속도를 제공할 수 있는 상이한 제2 절연 재료를 포함한다. 예를 들어, 채널-레벨 스페이서 층들(31)은 보로실리케이트 유리 또는 다공성 또는 비다공성 유기실리케이트 유리를 포함할 수 있고, 인터-트랜지스터-레벨 절연 층들(34)은 도핑되지 않은 실리케이트 유리(즉, 산화규소)를 포함할 수 있다. 이러한 경우에, 100:1 희석 플루오르화수소산 중의 채널-레벨 스페이서 층들(31)의 재료의 에칭 속도는, 100:1 희석 플루오르화수소산 중의 인터-트랜지스터-레벨 절연 층들(34)의 재료의 에칭 속도보다 적어도 10 배, 예컨대 100 배 이상일 수 있다. 다른 실시예에서, 인터-트랜지스터-레벨 절연 층들(34)은 반도체 산화물 재료(예컨대, 테트라에틸오르소실리케이트의 분해에 의해 형성된 도핑되지 않은 실리케이트 유리)를 포함할 수 있고, 채널-레벨 스페이서 층들(31)은 산화규소보다 산화알루미늄 선택적 에칭액(etchant)에서 더 높은 에칭 속도를 갖는 금속 산화물(예컨대, 산화알루미늄)을 포함할 수 있다.
도핑된 반도체 소스 층들(24) 및 도핑된 반도체 드레인 층들(26)은 도핑된 폴리실리콘 또는 후속적으로 어닐링되어 도핑된 폴리실리콘을 형성할 수 있는 도핑된 비정질 규소와 같은 도핑된 반도체 재료를 포함한다. 도핑된 반도체 소스 층들(24) 및 도핑된 반도체 드레인 층들(26)의 전도성 유형은 본 명세서에서 p-형 또는 n-형일 수 있는 제1 전도성 유형으로 지칭된다.
본 명세서에 사용되는 바와 같이, "반도체성 재료"는 1.0 × 10-5 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "반도체 재료"는 전기 도펀트가 내부에 존재하지 않을 시 1.0 × 10-5 S/m 내지 1.0 S/m 범위의 전기 전도도를 갖는 재료를 지칭하며, 전기 도펀트를 이용한 적합한 도핑 시 1.0 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에 사용되는 바와 같이, "전기 도펀트"는 밴드 구조(band structure) 내의 가전자대에 홀을 추가하는 p-형 도펀트, 또는 밴드 구조 내의 전도대에 전자를 추가하는 n-형 도펀트를 지칭한다. 본 명세서에 사용되는 바와 같이, "전도성 재료"는 1.0 × 105 S/m 초과인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0 × 10-5 S/m 미만인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는, 결정질 재료로서 형성된 바와 같이 또는 (예를 들어, 초기 비정질 상태로부터) 어닐링 프로세스를 통해 결정질 재료로 전환되는 경우 전도성 재료가 되도록, 즉 1.0 × 105 S/m 초과인 전기 전도도를 갖도록, 충분히 높은 원자 농도에서 전기 도펀트로 도핑된 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나, 또는 1.0 × 10-5 S/m 내지 1.0 × 105 S/m 범위 내의 전기 전도도를 제공하는 농도에서의 전기 도펀트(즉, p-형 도펀트 및/또는 n-형 도펀트)를 포함하는 반도체 재료일 수 있다. "진성 반도체 재료"는 전기 도펀트로 도핑되지 않는 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반도체성 또는 전도성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 내부의 전기 도펀트의 원자 농도에 따라 반도체성 또는 전도성일 수 있다. 본 명세서에 사용되는 바와 같이, "금속성 재료"는 적어도 하나의 금속성 원소를 내부에 포함하는 전도성 재료를 지칭한다. 전기 전도도에 대한 모든 측정은 표준 조건에서 이루어진다.
도핑된 반도체 소스 층들(24) 및 도핑된 반도체 드레인 층들(26) 내의 제1 전도성 유형의 도펀트들의 원자 농도는 5.0 × 1019/㎤ 내지 2.0 × 1021/㎤ 범위 내에 있을 수 있지만, 더 작은 원자 농도 및 더 큰 원자 농도가 또한 채용될 수 있다. 각각의 도핑된 반도체 소스 층(24)의 두께는 5 nm 내지 50 nm, 예컨대 10 nm 내지 30 nm의 범위 내에 있을 수 있고, 각각의 도핑된 반도체 드레인 층(26)의 두께는 5 nm 내지 50 nm, 예컨대 10 nm 내지 30 nm의 범위 내에 있을 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 채용될 수 있다.
소스 희생 재료 층들(42S) 및 드레인 희생 재료 층들(42D)은 절연 층들(32), 도핑된 반도체 소스 층들(24), 및 도핑된 반도체 드레인 층들(26)의 재료들에 대해 선택적으로 제거될 수 있는 재료를 포함한다. 예를 들어, 절연 층들(32)이 도핑된 실리케이트 유리, 도핑되지 않은 실리케이트 유리, 또는 유기실리케이트 유리를 포함하는 경우, 소스 희생 재료 층들(42S) 및 드레인 희생 재료 층들(42D)은 질화규소, 도핑되지 않은 비정질 규소, 또는 규소-게르마늄 합금을 포함할 수 있다. 각각의 소스 희생 재료 층(42S)의 두께는 10 nm 내지 50 nm, 예컨대 20 nm 내지 30 nm의 범위 내에 있을 수 있고, 각각의 드레인 희생 재료 층(42D)의 두께는 10 nm 내지 50 nm, 예컨대 20 nm 내지 30 nm의 범위 내에 있을 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 채용될 수 있다.
단위 층 스택의 다수의 인스턴스들은, 채널-레벨 스페이서 층(31) 및 인터-트랜지스터-레벨 절연 층(34)의 제2 교번 스택과 인터레이싱된 도핑된 반도체 소스 층들(24) 및 도핑된 반도체 드레인 층들(26)의 제1 교번 스택을 포함할 수 있다. 소스 희생 재료 층(42S)을 후속적으로 대체하는 도핑된 반도체 소스 층(24) 및 금속성 소스 층의 각각의 인접한 조합은 수직 전계 효과 트랜지스터들의 각자의 2차원 어레이를 위한 소스 영역으로서 기능하는 소스 층을 구성하고, 도핑된 반도체 드레인 층(26) 및 후속적으로 드레인 희생 재료 층(42D)을 대체하는 금속성 드레인 층의 각각의 인접한 조합은 수직 전계 효과 트랜지스터들의 각자의 2차원 어레이에 대한 드레인 영역으로서 기능하는 드레인 층을 구성한다.
절연 층들(31, 34)은 도핑된 반도체 소스 층들(24)의 각자의 도핑된 반도체 소스 층(24) 및 도핑된 반도체 드레인 층들(26)의 각자의 도핑된 반도체 드레인 층(26)의 각각의 수직으로 이웃하는 쌍 사이에 형성된다. 채널-레벨 스페이서 층들(31)은 도핑된 반도체 소스 층(24) 및 도핑된 반도체 드레인 층(26)의 각자의 수직으로 이웃하는 쌍 사이에 형성된다.
일 실시예에서, 소스-레벨 희생 재료 층들(42S) 각각은 도핑된 반도체 소스 층들(24)의 각자 하나 아래에 형성되고, 드레인 레벨 희생 재료 층들(42D) 각각은 도핑된 반도체 드레인 층들(26)의 각자 하나 위에 형성된다. 제1 예시적인 구조물은 메모리 요소들의 3차원 어레이가 후속적으로 형성될 적어도 하나의 메모리 어레이 영역(100), 및 단위 층 스택(42S, 24, 31, 26, 42D, 34)의 다수의 인스턴스들의 단차형 표면들이 후속적으로 형성될 계단 영역들(200A, 200B)을 포함할 수 있다. 계단 영역들은 소스측 계단 영역(200A) 및 드레인측 계단 영역(200B)을 포함할 수 있다.
도 2를 참조하면, 단위 층 스택(42S, 24, 31, 26, 42D, 34)의 다수의 인스턴스들은 계단 영역들(200A, 200B) 내에 단차형 표면들을 형성하도록 패턴화될 수 있다. 예를 들어, 트리밍가능 마스크 층(도시되지 않음)이 제1 예시적인 구조물 위에 형성될 수 있고, 단차형 표면들의 최외측 수직 단들이 후속적으로 형성될 위치에 트리밍가능 마스크 층의 에지들이 형성되도록, 각각의 메모리 어레이 영역(100) 및 계단 영역들(200A, 200B)의 근위 부분들을 덮도록 패턴화될 수 있다. 트리밍가능 마스크 층에 의해 덮이지 않은 영역들 내에서 하나의 단위 층 스택(42S, 24, 31, 26, 42D, 34)을 통해 에칭하기 위해 이방성 에칭 프로세스가 수행될 수 있다. 트리밍가능 마스크 층은, 단차형 표면들의 제2 최외측 수직 단들이 후속적으로 형성될 트리밍가능 마스크 층의 에지들이 형성되도록, 등방성으로 트리밍될 수 있다. 트리밍가능 마스크 층에 의해 덮이지 않은 영역들 내에서 하나의 단위 층 스택(42S, 24, 31, 26, 42D, 34)을 통해 에칭하기 위해 이방성 에칭 프로세스가 수행될 수 있다. 트리밍가능 마스크 층 및 이방성 에칭 프로세스를 위한 등방성 트리밍 프로세스는 계단 영역들(200A, 200B) 각각 내에 단차형 표면들을 형성하도록 반복적으로 수행될 수 있다.
일 실시예에서, 메모리 어레이 영역(100)의 각각의 측면 상에 위치한 한 쌍의 계단 영역들(200A, 200B) 내의 단차형 표면들은, 하나의 유형의 표면들이 계단 영역들(200A, 200B) 중 하나에서 물리적으로 노출되도록 그리고 다른 유형의 표면들이 계단 영역들(200A, 200B) 중 다른 하나에서 물리적으로 노출되도록, 수직으로 오프셋될 수 있다. 예를 들어, 도핑된 반도체 소스 층들(24)의 수평 표면들은 메모리 어레이 영역(100)의 일 측면에 인접한 소스측 계단 영역(200A)에서 물리적으로 노출될 수 있고, 드레인-레벨 희생 재료 층들(42D)의 수평 표면들은 메모리 어레이 영역(100)의 반대측에 인접한 드레인측 계단 영역(200B)에서 물리적으로 노출될 수 있다. 동일한 메모리 어레이 영역(100)의 대향하는 측면들 상에 위치한 계단 영역들(200A, 200B)의 각각의 쌍 내의 수평 단들 사이의 수직 오프셋은 단위 층 스택(42S, 24, 31, 26, 42D, 34)의 1/2의 두께, 예컨대 소스 희생 재료 층(42S)의 두께, 도핑된 반도체 소스 층(24)의 두께, 및 채널-레벨 스페이서 층(31)의 두께의 합, 또는 도핑된 반도체 드레인 층(26)의 두께, 드레인 희생 재료 층(42D)의 두께, 및 인터-트랜지스터-레벨 절연 층(34)의 두께의 합과 동일할 수 있다. 이 경우에, 패턴화된 포토레지스트 층과 같은 에칭 마스크 층(도시되지 않음)이 메모리 어레이 영역(100) 및 계단 영역들 중 하나(예컨대, 200A)를 덮을 수 있고, 단위 층 스택(42S, 24, 31, 26, 42D, 34)의 1/2의 두께만큼 다른 계단 영역(예컨대, 200B)을 수직으로 리세스시킬 수 있다.
단차형 하부 표면들을 갖는 단차형 캐비티들(69)이 계단 영역들(200A, 200B) 내에 형성될 수 있다. 단위 층 스택(42S, 24, 31, 26, 42D, 34)의 다수의 인스턴스들 내의 각각의 유형의 층의 측방향 범위는 단위 층 스택(42S, 24, 31, 26, 42D, 34)의 다수의 인스턴스들 상의 단차형 표면들을 패턴화시킬 때 기판(9)으로부터의 수직 거리에 따라 감소할 수 있다. 그 결과, 도핑된 반도체 소스 층들(24) 및 도핑된 반도체 드레인 층들(26)의 교번하는 스택 내의 도핑된 반도체 소스 층들(24)은 기판(9)으로부터의 수직 거리에 따라 감소하는 상이한 측방향 범위들을 갖는다. 마찬가지로, 도핑된 반도체 소스 층들(24) 및 도핑된 반도체 드레인 층들(26)의 교번하는 스택 내의 도핑된 반도체 드레인 층들(26)은 기판(9)으로부터의 수직 거리에 따라 감소하는 상이한 측방향 범위들을 갖는다. 트리밍가능 마스크 층은 최상부 수직 단들을 형성한 이후에 제거될 수 있다.
도 3a 및 도 3b를 참조하면, 역-단차형 유전체 재료 부분(65)(즉, 절연 충전 재료 부분)은 그 내부에서의 유전체 재료의 증착에 의해 각각의 단차형 캐비티(69) 내에 형성될 수 있다. 예를 들어, 산화규소와 같은 유전체 재료가 단차형 공동 내에 증착될 수 있다. 증착된 유전체 재료의 잉여 부분들은 예를 들어, 화학적 기계적 평탄화(CMP)에 의해, 최상부 절연 층(32T)의 상부 표면 위로부터 제거될 수 있다. 단차형 공동을 충전하는 증착된 유전체 재료의 각각의 나머지 부분은 역-단차형 유전체 재료 부분(65)을 구성한다. 본 명세서에 사용되는 바와 같이, "역-단차형" 요소는, 단차형 표면들, 및 요소가 존재하는 기판의 상부 표면으로부터의 수직 거리의 함수로서 단조적으로 증가하는 수평 단면적을 갖는 요소를 지칭한다. 산화규소가 역-단차형 유전체 재료 부분(65)에 채용되는 경우, 역-단차형 유전체 재료 부분(65)의 산화규소는 B, P 및/또는 F와 같은 도펀트로 도핑될 수 있거나, 도핑되지 않을 수 있다.
적어도 포토레지스트 층을 포함하는 리소그래피 재료 스택(도시되지 않음)이 최상부 절연 층(32T) 및 역-단차형 유전체 재료 부분(65) 위에 형성될 수 있고, 리소그래피 방식으로 패터닝되어 내부에 개구들을 형성할 수 있다. 개구들은 메모리 어레이 영역(100) 위에 형성된 제1 세트의 개구들 및 계단 영역들(200A, 200B) 위에 형성된 선택적인 제2 세트의 개구들을 포함한다. 리소그래피 재료 스택 내의 패턴은, 패터닝된 리소그래피 재료 스택을 에칭 마스크로서 채용하는 적어도 하나의 이방성 에칭에 의해, 최상부 절연 층(32T) 또는 역-단차형 유전체 재료 부분(65), 단위 층 스택(42S, 24, 31, 26, 42D, 34)의 다수의 인스턴스들, 및 최하부 절연 층(32B)을 통해 전사될 수 있다. 메모리 어레이 영역(100) 내에 위치하고 패터닝된 리소그래피 재료 스택 내의 제1 세트의 개구들 아래에 놓인 단위 층 스택(42S, 24, 31, 26, 42D, 34)의 다수의 인스턴스들의 부분들이 에칭되어 메모리 개구들(49)을 형성한다. 본 명세서에서 사용되는 바와 같이, "메모리 개구"는 메모리 스택 구조물과 같은 메모리 요소들이 후속으로 형성되는 구조물을 지칭한다. 메모리 개구들(49)은 메모리 어레이 영역(100) 내의 최상부 절연 층(32T) 및 단위 층 스택(42S, 24, 31, 26, 42D, 34)의 다수의 인스턴스들의 전체를 통해 형성된다. 패턴화된 리소그래피 재료 스택 내의 제2 세트의 개구들 아래에 놓인 계단 영역들(200A, 200B) 내에 위치한 역-단차형 유전체 재료 부분들(65) 및 단위 층 스택(42S, 24, 31, 26, 42D, 34)의 다수의 인스턴스들의 마스킹되지 않은 영역들은 선택적인 지지 개구들(도시되지 않음)를 형성하도록 에칭될 수 있다.
메모리 개구들(49)은 단위 층 스택(42S, 24, 31, 26, 42D, 34)의 다수의 인스턴스들 전체를 통해 연장된다. 단위 층 스택(42S, 24, 31, 26, 42D, 34)의 다수의 인스턴스들의 재료들을 통해 에칭하기 위해 채용되는 이방성 에칭 프로세스의 화학은 단위 층 스택(42S, 24, 31, 26, 42D, 34)의 다수의 인스턴스들에 대한 각자의 재료들의 에칭을 최적화하도록 교번할 수 있다. 이방성 에칭은, 예를 들어, 일련의 반응성 이온 에칭일 수 있다. 메모리 개구들(49)의 측벽들은 실질적으로 수직일 수 있거나, 테이퍼링될 수 있다. 패턴화된 리소그래피 재료 스택은, 예를 들어 애싱(ashing)에 의해 후속으로 제거될 수 있다.
메모리 개구들(49)은 기판(9)의 최상부 표면을 포함하는 적어도 수평 평면까지 단위 층 스택(42S, 24, 31, 26, 42D, 34)의 다수의 인스턴스들의 최상부 표면으로부터 연장될 수 있다. 메모리 개구들(49) 각각은 기판(9)의 최상부 표면에 실질적으로 수직으로 연장되는 측벽(또는 복수의 측벽들)을 포함할 수 있다. 메모리 개구들(49)의 2차원 어레이는 단위 층 스택(42S, 24, 31, 26, 42D, 34)의 다수의 인스턴스들을 통해 메모리 어레이 영역(100) 내에 형성될 수 있다. 따라서, 메모리 개구들(49)의 2차원 어레이는 도핑된 반도체 소스 층들(24) 및 도핑된 반도체 드레인 층들(26)의 교번하는 스택을 통해 형성될 수 있다. 일 실시예에서, 메모리 개구들(49)의 2차원 어레이는 육각형 어레이들과 같은 주기적인 2차원 어레이들의 클러스터들로서 형성될 수 있다.
도 4 및 도 5a를 참조하면, 채널 캐비티들(즉, 리세스들)(349)은 인터-트랜지스터-레벨 절연 층들(34), 도핑된 반도체 소스 층들(24), 도핑된 반도체 드레인 층들(26), 소스 희생 재료 층들(42S), 및 드레인 희생 재료 층들(42D)에 대해 채널-레벨 스페이서 층들(31)을 측방향으로 리세스시킴으로써 채널-레벨 스페이서 층들(31)의 각각의 레벨에서 형성될 수 있다. 메모리 개구들(49)은 채널-레벨 스페이서 층들(31)의 각각의 레벨에서 채널 캐비티들(349)의 체적들만큼 측방향으로 팽창된다. 위에서 논의된 바와 같이, 채널-레벨 스페이서 층들(31)의 제1 절연 재료는 등방성 에칭 프로세스에서 인터-트랜지스터-레벨 절연 층들(34)의 제2 절연 재료보다 큰 에칭 속도를 제공한다. 등방성 에칭 프로세스는, 채널-레벨 스페이서 층들(31)이 도핑된 실리케이트 유리를 포함하거나, 또는 채널-레벨 스페이서 층들(31)이 산화알루미늄을 포함하는 경우 산화알루미늄 선택적 에칭 매질을 포함한다면, 100:1 희석 플루오르화수소산을 채용하는 습식 에칭 프로세스일 수 있다. 채널 캐비티들(349)은 각자의 관형 형상을 가질 수 있다. 채널 캐비티들(349)의 수직 스택은 메모리 개구들(49) 각각의 둘레에 형성될 수 있다. 각각의 채널 캐비티(349)의 높이는 각자의 채널 캐비티(349)와 동일한 레벨에 형성되는 채널-레벨 스페이서 층(31)의 높이와 동일할 수 있다. 채널 캐비티들(349) 각각에 대한 측방향 리세스 거리는 5 nm 내지 100 nm, 예컨대 10 nm 내지 50 nm의 범위 내에 있을 수 있지만, 더 작은 측방향 리세스 거리들 및 더 큰 측방향 리세스 거리들이 또한 채용될 수 있다.
도 5b를 참조하면, 단위 층 스택(42S, 24, 31, 26, 42D, 34)의 수직 반복에서 재료 층들의 산화가능한 표면 부분들을 산화시키기 위해 산화 프로세스가 수행될 수 있다. 산화가능한 표면 부분들을 함유하는 재료 층들은 적어도 도핑된 반도체 소스 층들(24) 및 도핑된 반도체 드레인 층들(26)을 포함한다. 소스 희생 재료 층들(42S) 및 드레인 희생 재료 층들(42D)이 질화규소, 도핑되지 않은 비정질 규소, 또는 규소-게르마늄 합금과 같은 재료를 포함하는 경우에, 산화가능한 표면 부분들을 함유하는 재료 층들은 또한 소스 희생 재료 층들(42S) 및 드레인 희생 재료 층들(42D)을 포함한다.
반도체 산화물 스페이서들(57)은 각각의 메모리 개구(49) 둘레에 위치한 도핑된 반도체 소스 층들(24) 및 도핑된 반도체 드레인 층들(26)의 적어도 표면 부분들의 산화에 의해 형성될 수 있다. 일 실시예에서, 소스 희생 재료 층들(42S) 및 드레인 희생 재료 층들(42D)은 질화규소, 도핑되지 않은 비정질 규소, 또는 규소-게르마늄 합금과 같은 산화가능한 재료를 포함하며, 도핑된 반도체 소스 층들(24) 및 도핑된 반도체 드레인 층들(26)의 표면 부분들에 더하여 소스 희생 재료 층들(42S) 및 드레인 희생 재료 층들(42D)의 표면 부분들을 산화시킴으로써 반도체 산화물 스페이서들(57)이 형성될 수 있다.
일 실시예에서, 반도체 산화물 스페이서들(57) 각각은 도핑된 반도체 소스 층 및 소스 희생 재료 층(42S)의 수직 스택 또는 도핑된 반도체 드레인 층(26) 및 드레인 희생 재료 층(42D)의 수직 스택과 접촉하는 수직 연장 부분(571, 572)을 포함할 수 있다. 반도체 산화물 스페이서들(57)의 각각의 수직 연장 부분(571, 572)은 도핑된 반도체 소스 층들(24) 및 도핑된 반도체 드레인 층들(26)의 각자 하나의 표면 부분의 산화에 의해 형성된 제1 수직 연장 세그먼트(571), 및 소스 희생 재료 층들(42S) 및 드레인 희생 재료 층들(42D)의 각자 하나의 표면 부분의 산화에 의해 형성되고 제1 수직 연장 세그먼트의 두께와 상이한 두께를 갖는 제2 수직 연장 세그먼트(572)를 포함할 수 있다.
일 실시예에서, 반도체 산화물 스페이서들(57) 각각은 반도체 산화물 스페이서(57)의 수직 연장 부분(571, 572)에 인접한 측방향 연장 부분(573)을 포함할 수 있다. 각각의 반도체 산화물 스페이서(57)의 제1 수직 연장 세그먼트(571)는 반도체 산화물 스페이서(57)의 측방향 연장 부분(573)에 인접하고, 도핑된 반도체 소스 층(24) 또는 도핑된 반도체 드레인 층(26)의 측벽과 접촉한다. 각각의 반도체 산화물 스페이서(57)의 제2 수직 연장 세그먼트(572)는 반도체 산화물 스페이서(57)의 제1 수직 연장 세그먼트(571)에 의해 반도체 산화물 스페이서(57)의 측방향 연장 부분(573)으로부터 이격되고, 소스 희생 재료 층들(42S) 및 드레인 희생 재료 층들(42D)의 측벽과 접촉한다.
반도체 산화물 스페이서들(57)의 각각의 부분의 두께는 각자의 부분이 유도되는 재료의 산화 속도에 의존한다. 각각의 반도체 산화물 스페이서(57)의 제1 수직 연장 세그먼트(571) 및 측방향 연장 부분(573)은 도핑된 반도체 소스 층(24) 또는 도핑된 반도체 드레인 층(26)의 반도체 재료인 동일한 반도체 재료(예컨대, 폴리실리콘)로부터 유도된다. 이와 같이, 각각의 반도체 산화물 스페이서(57)의 제1 수직 연장 세그먼트(571)는 반도체 산화물 스페이서(57)의 측방향 연장 부분(573)의 수직 두께와 동일한 측방향 두께를 가질 수 있다. 각각의 반도체 산화물 스페이서(57)의 제1 수직 연장 세그먼트의 두께는 3 nm 내지 12 nm, 예컨대 4 nm 내지 8 nm의 범위 내에 있을 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 채용될 수 있다.
일 실시예에서, 소스 희생 재료 층들(42S) 및 드레인 희생 재료 층들(42D)은 도핑된 반도체 소스 층들(24) 및 도핑된 반도체 드레인 층들(26)의 재료보다 낮은 산화 속도를 갖는 재료를 포함할 수 있다. 예를 들어, 소스 희생 재료 층들(42S) 및 드레인 희생 재료 층들(42D)은 질화규소를 포함할 수 있고, 각각의 반도체 산화물 스페이서(57)의 제 2 수직 연장 세그먼트(572)는 반도체 산화물 스페이서(57)의 제1 수직 연장 세그먼트(571)보다 작은 두께를 가질 수 있다. 일 실시예에서, 제1 수직 연장 세그먼트(571)의 두께 대 제2 수직 연장 세그먼트(572)의 두께의 비는 1.5 내지 10 의 범위 내에 있을 수 있지만, 더 작은 비 및 더 큰 비가 또한 채용될 수 있다.
다른 실시예에서, 소스 희생 재료 층들(42S) 및 드레인 희생 재료 층들(42D)은 도핑된 반도체 소스 층들(24) 및 도핑된 반도체 드레인 층들(26)의 재료와 유사한 속도 또는 더 높은 산화 속도를 갖는 재료를 포함할 수 있다. 예를 들어, 소스 희생 재료 층들(42S) 및 드레인 희생 재료 층들(42D)은 도핑되지 않은 비정질 규소 또는 규소-게르마늄 합금을 포함할 수 있고, 각각의 반도체 산화물 스페이서(57)의 제2 수직 연장 세그먼트(572)는 반도체 산화물 스페이서(57)의 제1 수직 연장 세그먼트(571)와 동일한 두께 또는 더 큰 두께를 가질 수 있다. 일 실시예에서, 제1 수직 연장 세그먼트(571)의 두께 대 제2 수직 연장 세그먼트(572)의 두께의 비는 0.25 내지 0.99, 예컨대 0.5 내지 0.95의 범위 내에 있을 수 있지만, 더 작은 비 및 더 큰 비가 또한 채용될 수 있다.
반도체 산화물 스페이서들(57)의 제1 서브세트는 각자의 도핑된 반도체 소스 층(24) 및 각자의 소스 희생 재료 층(42S)과 접촉할 수 있다. 반도체 산화물 스페이서들(57)의 제2 서브세트는 각자의 도핑된 반도체 드레인 층(26) 및 각자의 드레인 희생 재료 층(42D)과 접촉할 수 있다.
반도체 산화물 스페이서들(57)의 각각의 측방향 연장 부분(573)은 각자의 환형 형상을 가질 수 있다. 반도체 산화물 스페이서들(57)의 각각의 제1 수직 연장 세그먼트(571)는 각자의 튜브형 형상을 가질 수 있다. 각각의 제2 수직 연장 세그먼트(572)는 각자의 관형 형상을 가질 수 있다. 각각의 도핑된 반도체 소스 층(24)의 측벽은 아래에 놓인 소스 희생 재료 층(42S)의 측벽으로부터 측방향으로 오프셋될 수 있고, 각각의 도핑된 반도체 드레인 층(26)의 측벽은 위에 놓인 드레인 희생 재료 층들(42D)의 측벽으로부터 측방향으로 오프셋될 수 있다. 단위 층 스택(42S, 24, 31, 26, 42D, 34)의 수직 반복 내의 층들의 각각의 측벽은 원통형 형상을 가질 수 있다.
도 5c를 참조하면, 채널-레벨 스페이서 층들(31)의 원통형 측벽들은 각각의 채널 캐비티(349)의 체적을 확장시키기 위해 측방향으로 리세스될 수 있다. 반도체 산화물 스페이서들(57)의 재료에 대해 선택적인 채널-레벨 스페이서 층들(31)의 재료를 에칭하는 등방성 에칭 프로세스가 수행될 수 있다. 예를 들어, 100:1 희석 또는 더 높은 희석을 갖는 희석 플루오르화수소산 또는 산화알루미늄 선택적 에칭이 채용되어 반도체 산화물 스페이서들(57) 및 인터-트랜지스터-레벨 절연 층들(34)의 재료에 대해 선택적으로 채널-레벨 스페이서 층들(31)의 측벽들을 측방향으로 리세스시킬 수 있다.
반도체 채널 재료 층(60L)이 화학 증기 증착 프로세스와 같은 등각 증착 프로세스에 의해 채널 캐비티들(349) 내에 그리고 반도체 산화물 스페이서들(57) 및 인터-트랜지스터-레벨 절연 층들(34)의 측벽들 위에 증착될 수 있다. 연속 반도체 채널 층(60L)은 제1 전도성 유형의 반대인 제2 전도성 유형의 도핑을 갖는 반도체 재료를 포함한다. 예를 들어, 제1 전도성 유형이 n-형인 경우, 제2 전도성 유형은 p-형이고, 그 반대로도 가능하다. 연속 반도체 채널 층(60L) 내의 반도체 재료는 규소(예컨대, 폴리실리콘 또는 비정질 규소), 규소-게르마늄 합금, 또는 화합물 반도체 재료를 포함할 수 있다. 연속 반도체 채널 층(60L) 내의 제2 전도성 유형의 도펀트의 원자 농도는 1.0 × 1014/㎤ 내지 3.0 × 1017/㎤의 범위 내에 있을 수 있지만, 더 작은 원자 농도 및 더 큰 원자 농도가 또한 채용될 수 있다. 연속 반도체 채널 층(60L)의 두께는 1 nm 내지 30 nm, 예컨대 3 nm 내지 10 nm의 범위 내에 있을 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 채용될 수 있다. 각각의 메모리 개구(49)는 메모리 개구(49) 내에 충전되지 않은 공극인 각자의 메모리 캐비티(49')를 포함할 수 있다.
도 5d를 참조하면, 채널 캐비티들(349) 외부에 위치한 반도체 채널 재료 층(60L)의 부분들은 이방성 에칭 프로세스를 수행함으로써 제거될 수 있다. 또한, 제어된 등방성 에칭 프로세스가 수행되어 채널 캐비티들(349) 내에 존재하는 반도체 채널 재료 층(60L)의 나머지 부분들을 측방향으로 리세스시킬 수 있다. 채널 캐비티들(349) 내의 반도체 채널 재료 층(60L)의 재료의 측방향 리세싱은 고온 트라이메틸-2 하이드록시에틸 수산화암모늄("고온 TMY") 또는 테트라메틸 암모늄 하이드록사이드(TMAH)를 채용하는 습식 에칭 프로세스에 의해 수행될 수 있다. 대안적으로, 채널 캐비티들(349) 내의 반도체 채널 재료 층(60L)의 재료의 측방향 리세싱은 기체 염화수소와 같은 에칭 가스를 적합한 캐리어 가스(예컨대, 수소, 질소, 아르곤, 및/또는 헬륨)와 함께 채용하는 건식 에칭 프로세스에 의해 수행될 수 있다. 등방성 에칭 프로세스의 측방향 리세스 거리는 반도체 채널 재료 층(60L)의 각각의 나머지 부분이 4 nm 내지 40 nm, 예컨대 6 nm 내지 20 nm의 범위 내에 있을 수 있는 목표 두께를 갖도록 제어될 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 채용될 수 있다. 반도체 채널 재료 층(60L)의 각각의 나머지 부분은 반도체 채널(60)을 구성한다. 반도체 채널들(60)의 수직 스택은 각각의 메모리 개구(49) 둘레에 형성된다. 반도체 채널들(60)의 각각의 수직 스택은 각자의 채널 캐비티(349) 내에 위치하고 서로 수직으로 이격된, 즉 서로 직접 접촉하지 않는, 개별 반도체 채널들(60)의 세트로서 형성된다. 각각의 반도체 채널(60)은 높이보다 큰 외경을 갖는 관형 형상을 가질 수 있다. 예를 들어, 각각의 반도체 채널(60)은 내부 원통형 측벽, 외부 원통형 측벽, 상부 환형 표면, 하부 환형 표면, 및 반도체 산화물 스페이서들(57)의 각자 하나와 접촉하는 한 쌍의 오목한 환형 표면들을 가질 수 있다.
개별 반도체 채널들(60) 각각은 채널-레벨 스페이서 층들(31)의 각자 하나의 원통형 측벽과 접촉한다. 단위 층 스택의 다수의 인스턴스들에서의 절연 층들(31, 34)은 반도체 채널들(60)의 각자 하나의 측벽과 접촉하는 채널-레벨 스페이서 층들(31), 및 반도체 채널들(60) 중 어느 것과도 접촉하지 않는 인터-트랜지스터-레벨 절연 층들(34)을 포함한다. 채널-레벨 스페이서 층들(31)의 측벽들은 인터-트랜지스터-레벨 절연 층들(34)의 측벽들에 대해 그리고 각각의 메모리 개구(49) 둘레의 도핑된 반도체 소스 층들(24) 및 도핑된 반도체 드레인 층들(26)의 측벽들에 대해 외측으로 측방향으로 리세스된다. 각각의 채널-레벨 스페이서 층들(31)은 도핑된 반도체 소스 층들(24)의 각자 하나 및 도핑된 반도체 드레인 층들(26)의 각자 하나의 수평 표면들과 직접 접촉할 수 있다.
반도체 채널들(60) 각각은 메모리 필름들 및 수직 워드 라인들의 형성 전에 도핑된 반도체 소스 층(24) 및 도핑된 반도체 드레인 층(26)의 각자의 수직으로 이웃하는 쌍의 수평 표면들 상에 형성된다. 반도체 채널들(60)의 수직 스택은 메모리 개구들(49) 각각에 형성된다. 반도체 채널들(60) 각각은 도핑된 반도체 소스 층(24) 및 도핑된 반도체 드레인 층(26)의 각자의 수직으로 이웃하는 쌍에 연결된다.
일 실시예에서, 각각의 반도체 채널(60)의 외부 측벽의 전체가 도핑된 반도체 소스 층(24) 및 도핑된 반도체 드레인 층(26)의 각자의 수직으로 이웃하는 쌍 사이에 위치한 각자의 채널-레벨 스페이서 층(31)의 원통형 측벽과 접촉한다. 각각의 반도체 채널(60)은 도핑된 반도체 소스 층(24) 및 도핑된 반도체 드레인 층(26)의 각자의 수직으로 이웃하는 쌍의 수평 표면들과 접촉할 수 있다. 상기에 논의된 바와 같이, 도핑된 반도체 소스 층(24)은 각각의 단위 층 스택(42S, 24, 31, 26, 42D, 34) 내의 도핑된 반도체 드레인 층(26) 아래에 놓이거나 위에 놓일 수 있다. 일 실시예에서, 외부 측벽은 각자의 수직으로 이웃하는 쌍 내의 도핑된 반도체 소스 층(24) 및 도핑된 반도체 드레인 층(26) 중 하나의 수평 표면과 접촉하는 상부 주변부를 포함하고, 각자의 수직으로 이웃하는 쌍 내의 도핑된 반도체 소스 층(24) 및 도핑된 반도체 드레인 층(26) 중 다른 하나의 수평 표면과 접촉하는 하부 주변부를 포함한다.
도 5e를 참조하면, 게이트 유전체 층(56)이 각각의 메모리 개구(49) 둘레의 모든 물리적으로 노출된 표면들을 덮고 접촉하는 연속 재료 층으로서 형성될 수 있다. 일 실시예에서, 게이트 유전체 층(56)은 터널링 유전체 층을 포함할 수 있다. 이러한 경우에, 게이트 유전체 층(56)은 산화규소 층 또는 ONO 스택(즉, 산화규소 층, 질화규소 층, 및 산화규소 층의 스택)과 같은 터널링 유전체 재료를 포함한다. 게이트 유전체 층(56)의 두께는 1 nm 내지 6 nm, 예컨대 1.5 nm 내지 3nm의 범위 내에 있을 수 있다. 게이트 유전체 층(56)은 단위 층 스택(42S, 24, 31, 26, 42D, 34)의 수직 반복 내에서 재료 층들의 각각의 레벨을 통해 연속적으로 수직으로 연장될 수 있다.
도 5f를 참조하면, 메모리 재료 층(54L)이 각각의 메모리 개구(49)의 주변 부분에 증착될 수 있다. 메모리 재료 층(54L)은 별개의 재료 부분들로 분할될 때 메모리 요소를 형성할 수 있는 재료를 포함한다. 일 실시예에서, 메모리 재료 층(54L)은 질화규소와 같은 전하 트래핑 재료를 포함한다. 다른 실시예에서, 메모리 재료 층(54L)은 금속성 재료 또는 고농도로 도핑된 반도체 재료와 같은 전도성 플로팅 게이트 재료를 포함한다. 메모리 재료 층(54L)의 두께는 채널 캐비티들(349)의 각각의 나머지 체적의 전체가 메모리 재료 층(54L)으로 충전될 수 있도록 선택될 수 있다.
도 5g를 참조하면, 에칭 프로세스가 수행되어 채널 캐비티들(349) 외부에 위치한 메모리 재료 층(54L)의 부분들을 제거할 수 있다. 에칭 프로세스는 등방성 에칭 프로세스(예컨대 습식 에칭 프로세스 또는 화학적 건식 에칭)를 포함할 수 있고/있거나 이방성 에칭 프로세스를 포함할 수 있다. 예를 들어, 메모리 재료 층(54L)이 산화규소를 포함하는 경우, 고온 인산을 포함하는 습식 에칭 프로세스가 메모리 재료 층(54L)을 측방향으로 리세스시키기 위해 채용될 수 있다. 대안적으로, 반응성 이온 에칭 프로세스가 채용되어 채널 캐비티들(349) 외부에 위치한 메모리 재료 층(54L)의 부분들을 제거할 수 있다. 일반적으로, 에칭 프로세스의 에칭 화학 물질은 메모리 재료 층(54L)의 재료에 따라 선택될 수 있다. 채널 캐비티들(349) 내에 남아 있는 메모리 재료 층(54L)의 각각의 나머지 부분은 메모리 재료 부분(54)을 포함한다.
별개의 수직으로 분리된 메모리 재료 부분들(54)의 수직 스택이 각각의 메모리 개구(49) 내에 형성될 수 있다. 각각의 메모리 재료 부분(54)은 메모리 개구들(49)의 각각의 하나에 위치될 수 있고, 각자의 게이트 유전체 층(56)에 의해 반도체 채널들(60)의 각자 하나로부터 측방향으로 이격될 수 있다. 일 실시예에서, 메모리 재료 부분들(54)은 전하 트래핑 재료 부분들을 포함한다. 다른 실시예에서, 메모리 재료 부분들(54)은 플로팅 게이트 구조물들을 포함한다.
도 5h를 참조하면, 블로킹 유전체 층(52)이 메모리 재료 부분들(54) 각각 위에 형성될 수 있다. 블로킹 유전체 층(52)은 산화규소, 유전체 금속 산화물(예컨대, 산화알루미늄), 또는 이의 조합과 같은 블로킹 유전체 재료를 포함한다. 블로킹 유전체 층(52)은 저압 화학 증기 증착(LPCVD) 프로세스와 같은 등각 증착 프로세스에 의해 형성될 수 있다. 블로킹 유전체 층(52)의 두께는 4 nm 내지 20 nm, 예컨대 6 nm 내지 10 nm의 범위 내에 있을 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 채용될 수 있다. 블로킹 유전체 층(52)은 제어 게이트 유전체로서 기능할 수 있다.
적어도 하나의 게이트 전극 재료가 블로킹 유전체 층(52) 상에 증착된다. 예를 들어, 전도성 금속 질화물(예컨대, TiN, TaN, 또는 WN)을 포함하는 금속성 질화물 라이너(예컨대, 배리어 층)의 층 스택 및 금속(예컨대, W, Co, Mo, Ru, Cu, 또는 이들의 합금)을 포함하는 금속 충전 층이 적어도 하나의 게이트 전극 재료로서 순차적으로 증착될 수 있다. 추가적으로 또는 대안적으로, 고농도로 도핑된 반도체 재료가 적어도 하나의 게이트 전극 재료 중 하나로서 채용될 수 있다. 메모리 개구들(49) 내에 증착된 적어도 하나의 게이트 전극 재료의 각각의 부분은 수직 워드 라인(66)을 포함한다. 수직 워드 라인은 기판(9)의 상부 표면에 수직으로 연장된다.
각각의 개별 반도체 채널(60)과 동일한 수직 디바이스 레벨에 위치한 각각의 수직 워드 라인(66)의 각각의 부분은 메모리 셀(300)의 게이트 전극(예를 들어, 제어 게이트 전극)으로서 기능한다. 각각의 메모리 셀(300)은 소스 영역(반도체 채널과 접촉하는 도핑된 반도체 소스 층(24)의 부분), 드레인 영역(즉, 반도체 채널과 접촉하는 도핑된 반도체 드레인 층(26)의 부분), 소스 영역과 드레인 영역 사이에 위치하고 이들과 접촉하는 반도체 채널(60), 게이트 유전체(56), 메모리 재료부(예컨대, 아래에서 더 자세히 기술될 바와 같은, 전하 저장 유전체, 플로팅 게이트 또는 강유전성 재료)(54, 154), 및 각각의 트랜지스터 내의 수직 워드 라인(66)의 일부분을 포함하는 게이트 전극(예컨대, 제어 게이트 전극)을 함유하는 수직 메모리 전계 효과 트랜지스터를 포함한다.
메모리 개구들(49)이 적어도 하나의 게이트 전극 재료로 완전히 충전되지 않는 경우에, 유전체 충전 재료가 메모리 개구들(49)의 나머지 비충전 체적부들 내에 증착될 수 있다. 증착된 유전체 충전 재료의 각각의 부분은 유전체 코어(62)를 포함한다. 유전체 코어(62)는 산화규소와 같은 유전체 충전 재료를 포함한다. 일 실시예에서, 유전체 코어들(62)은 에칭 프로세스에서 최상부 절연 층(32T)보다 더 높은 에칭 속도를 갖는 유전체 재료를 포함할 수 있다. 예를 들어, 유전체 코어들(62)은 보로실리케이트 유리, 유기실리케이트 유리, 또는 포스포실리케이트 유리를 포함할 수 있고, 최상부 절연 층(32T)은 고밀화된 도핑되지 않은 실리케이트 유리를 포함할 수 있다. 이러한 경우에, 유전체 코어들(62)의 재료는 최상부 절연 층(32T)의 재료에 대해 후속적으로 리세스될 수 있다.
일반적으로, 게이트 유전체 층(56)이 각각의 반도체 채널들(60) 상에 형성될 수 있다. 메모리 재료 부분들(54) 각각은 각자의 게이트 유전체 층(56) 상에 형성된다. 각각의 수직 워드 라인(66)은 각자의 메모리 개구(49) 내의 각자의 블로킹 유전체 층(52) 상에 형성될 수 있다.
도 5i를 참조하면, 전하 트래핑 재료 부분들 또는 플로팅 게이트 구조물들을 포함하는 별개의 메모리 재료 부분들(54)의 수직 스택 및 블로킹 유전체 층(52)의 조합 대신에 강유전성 재료 부분들인 별개의 메모리 재료 부분들(154)의 수직 스택을 채용함으로써 도 5h에 도시된 제1 예시적인 구조물로부터 유도될 수 있는 제1 예시적인 구조물의 대안적인 실시예가 도시된다. 본 명세서에 사용되는 바와 같이, "강유전성 재료"는 외부 전기장의 부재시 자발적인 전기적 편광을 나타내는 결정질 재료를 지칭한다. 일 실시예에서, 강유전성 재료 부분들(154)은 Al, Zr, 및 Si로부터 선택되는 적어도 하나의 도펀트를 포함하고 강유전성 비-중심대칭 사방정계 상을 갖는 하프늄 산화물을 포함한다. 대안적으로, 바륨 티타네이트, 비스무트 페라이트, 납 티타네이트, 납 지르코네이트 티타네이트 등과 같은 다른 강유전성 재료들이 사용될 수 있다. 강유전성 재료 부분들은 강유전성 재료 층을 각각의 메모리 개구(49)의 주변부에 증착시키고, 등방성 에칭 프로세스 및/또는 이방성 에칭 프로세스를 포함할 수 있는 에칭 프로세스에 의해 채널 캐비티들(349) 외부에 위치한 강유전성 재료 층의 후면 부분들을 에칭함으로써 형성될 수 있다.
도 6을 참조하면, 최상부 절연 층(32T)의 상부 표면을 포함하는 수평 평면 위에 위치한 다양한 재료 층들의 잉여 부분들이 평탄화 프로세스에 의해 제거될 수 있다. 평탄화 프로세스는 화학적 기계적 평탄화(CMP) 프로세스 및/또는 리세스 에칭 프로세스를 포함할 수 있다. 최상부 절연 층(32T)의 상부 표면을 포함하는 수평 평면 위에 위치한 각자의 재료 부분들을 함유하는 다양한 재료 층들은, 예를 들어 게이트 유전체 층(56), 블로킹 유전체 층(52)(존재하는 경우), 수직 워드 라인들(66)을 포함하는 적어도 하나의 게이트 전극 재료의 층(즉, 메모리 개구들(49) 내에 위치한 부분들), 및 유전체 코어들(62)의 유전체 충전 재료를 포함할 수 있다.
메모리 개구 충전 구조물들(58)은 각각의 메모리 개구(49) 내에 형성될 수 있다. 각각의 메모리 개구 충전 구조물(58)은 개별 반도체 채널들(60), 게이트 유전체 층(56), 별개의 메모리 재료 부분들(54 또는 154)의 수직 스택, 블로킹 유전체 층(52)(존재하는 경우), 수직 워드 라인(66), 및 선택적 유전체 코어(62)의 수직 스택을 포함할 수 있다. 메모리 개구 충전 구조물들(58)의 어레이가 메모리 개구들(49)의 어레이 내에 형성되고, 이는 단위 층 스택(42S, 24, 31, 26, 42D, 34)의 수직 반복을 통해 수직으로 연장된다. 각각의 수직 워드 라인(66)은 각자의 메모리 개구(49) 내에 위치하고, 도핑된 반도체 소스 층들(24) 및 도핑된 반도체 드레인 층들(26) 각각을 통해 수직으로 연장된다. 지지 개구들(도시되지 않음)이 계단 영역들(200A, 200B) 내에 형성되는 경우, 메모리 개구 충전 구조물들(58)의 형성 동안에 지지 개구들 내에 병립하여 증착되는 재료 부분들이 지지 개구들의 각자 하나를 충전하는 지지 기둥 구조물들(도시되지 않음)을 형성한다. 후속적인 프로세싱 단계들에서 희생 소스 재료 층들(42S) 및 희생 드레인 재료 층들(42D)을 각자의 전도성 재료 층들로 후속적으로 대체하는 동안 제1 예시적인 구조물에 구조적 지지를 제공하기 위해 지지 기둥 구조물들이 채용될 수 있다.
도 7을 참조하면, 유전체 코어들(62)의 상부 부분들이 수직으로 리세스되어 캐비티 영역들을 형성할 수 있다. 금속성 재료와 같은 전도성 재료가 캐비티 영역들 내에 증착될 수 있다. 전도성 재료의 잉여 부분들은 최상부 절연 층(32T)의 상부 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 전도성 재료의 각각의 나머지 부분은 컨택 패드 구조물(68)을 구성한다. 일 실시예에서, 컨택 패드 구조물들(68)은 금속성 질화물 라이너(TaN, TiN, 또는 WN) 및 전도성 충전 재료, 예컨대 금속 재료(예컨대, W, Ru, Co, 또는 Mo), 도핑된 반도체 재료, 및/또는 금속 규화물 재료의 층 스택을 포함할 수 있다. 각각의 컨택 패드 구조물(68)은 각자의 수직 워드 라인(66)의 상부 단부와 접촉한다. 선택적으로, 컨택 패드 구조물(68)은 생략될 수 있다.
도 8a 및 도 8b를 참조하면, 포토레지스트 층(도시되지 않음)이 최상부 절연 층(32T) 위에 적용될 수 있고, 리소그래피로 패턴화되어 메모리 개구 충전 구조물들(58)의 클러스터들과 지지 기둥 구조물들(존재하는 경우) 사이의 영역들에 개구들을 형성할 수 있다. 포토레지스트 층 내의 패턴이 이방성 에칭을 채용하여 최상부 절연 층(32T) 및 단위 층 스택(42S, 24, 31, 26, 42D, 34)의 다수의 인스턴스들을 통해 전사되어 후면 트렌치들(79)을 형성할 수 있고, 이는 최상부 절연 층(32T)의 상부 표면으로부터 기판(9)의 상부 표면까지 수직으로 연장될 수 있고, 메모리 어레이 영역(100) 및 계단 영역들(200A, 200B)을 통해 측방향으로 연장될 수 있다.
일 실시예에서, 후면 트렌치들(79)은 제1 수평 방향(hd1)을 따라서 측방향으로 연장될 수 있고, 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라서 서로로부터 측방향으로 이격될 수 있다. 메모리 개구 충전 구조물들(58)은 제1 수평 방향(hd1)을 따라서 연장되는 행들로 배열될 수 있다. 각각의 후면 트렌치(79)는 길이방향을 따라서(즉, 제1 수평 방향(hd1)을 따라서) 불변인 균일한 폭을 가질 수 있다. 메모리 개구 충전 구조물들(58)의 다수의 행들이 후면 트렌치들(79)의 이웃하는 쌍 사이에 위치될 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 제거될 수 있다.
도 9를 참조하면, 소스 희생 재료 층(42S) 및 드레인 희생 재료 층들(42D)의 재료들을, 절연 층들(32), 도핑된 반도체 소스 층들(24), 도핑된 반도체 드레인 층들(26), 역-단차형 유전체 재료 부분들(65), 및 반도체 채널들(60)의 재료들에 대해 선택적으로 에칭하는 에칭액이, 예를 들어, 에칭 프로세스를 채용하여, 후면 트렌치들(79) 내로 주입될 수 있다. 소스-레벨 후면 리세스들(43S) 및 드레인-레벨 후면 리세스들(43D)은, 각자 소스 희생 재료 층(42S) 및 드레인 희생 재료 층들(42D)이 제거된 체적들로 형성된다. 일 실시예에서, 소스 희생 재료 층(42S) 및 드레인 희생 재료 층들(42D)은 질화규소를 포함할 수 있고, 절연 층들(32) 및 역-단차형 유전체 재료 부분(65)의 재료들은 산화규소를 포함할 수 있다.
에칭 프로세스는 습식 에칭 용액을 채용하는 습식 에칭 프로세스일 수 있거나, 또는 에칭액이 증기 상으로 후면 트렌치들(79) 내로 주입되는 기체 상(건식) 에칭 프로세스일 수 있다. 예를 들어, 소스 희생 재료 층(42S) 및 드레인 희생 재료 층들(42D)이 산화규소를 포함하는 경우, 에칭 프로세스는, 예시적인 구조물이 인산을 포함하는 습식 에칭 탱크 내에 침지되는 습식 에칭 프로세스일 수 있으며, 이는 산화규소, 규소, 및 다양한 다른 재료들에 대해 선택적으로 질화규소를 에칭한다.
각각의 후면 리세스(43S, 43D)는 캐비티의 수직 범위보다 큰 측방향 치수를 갖는 측방향으로 연장되는 캐비티일 수 있다. 다시 말하면, 각각의 후면 리세스(43S, 43D)의 측방향 치수는 후면 리세스(43S, 43D)의 높이보다 클 수 있다. 복수의 소스-레벨 후면 리세스들(43S) 및 드레인-레벨 후면 리세스들(43D)은 소스 희생 재료 층(42S) 및 드레인 희생 재료 층들(42D)의 재료들이 제거되는 체적들로 형성될 수 있다. 메모리 개구 충전 구조물들(58)이 형성되는 메모리 개구들은 본 명세서에서 소스-레벨 후면 리세스들(43S) 및 드레인-레벨 후면 리세스들(43D)과 대조적으로 전면 개구들 또는 전면 캐비티들로 지칭된다. 복수의 소스-레벨 후면 리세스들(43S) 및 드레인 레벨 후면 리세스들(43D) 각각은 기판(9)의 상부 표면에 실질적으로 평행하게 연장될 수 있다. 일 실시예에서, 각각의 후면 리세스(43S, 43D)는 전체에 걸쳐 균일한 높이를 가질 수 있다.
도 10을 참조하면, 적어도 하나의 금속성 재료가 후면 트렌치들(79)을 통해 소스-레벨 후면 리세스들(43S) 및 드레인-레벨 후면 리세스들(43D) 내에 증착될 수 있다. 적어도 하나의 금속성 재료는 금속성 라이너를 형성하는 금속성 질화물 재료(예컨대, TaN, TiN, 또는 Wn), 및 금속성 라이너에 의해 충전되지 않은 소스-레벨 후면 리세스들(43S) 및 드레인-레벨 후면 리세스들(43D)의 나머지 체적들을 충전하는 금속성 충전 재료(예컨대, W, Co, Ru, 또는 Mo)를 포함할 수 있다. 적어도 하나의 금속성 재료는 소스-레벨 후면 리세스들(43S) 및 드레인-레벨 후면 리세스들(43D)의 모든 체적들을 충전한다. 후면 트렌치들(79)의 주변 부분들에 또는 최상부 절연 층(32T) 위에 증착된 적어도 하나의 금속성 재료의 부분들은 등방성 에칭 프로세스 및/또는 이방성 에칭 프로세스를 포함할 수 있는 에칭 프로세스에 의해 제거될 수 있다. 소스-레벨 후면 리세스들(43S)을 충전하는 적어도 하나의 금속성 재료의 나머지 부분들은 전기 전도성 소스 층들의 부분들로서 기능하는 금속성 소스 층들(22)을 구성한다. 드레인-레벨 후면 리세스들(43D)을 충전하는 적어도 하나의 금속성 재료의 나머지 부분들은 금속성 드레인 층들(28)을 구성하며, 이는 전기 전도성 비트 층들의 부분들로서 기능한다.
도핑된 반도체 소스 층(24) 및 금속성 소스 층(22)의 각각의 인접한 조합은 수직 전계 효과 트랜지스터들의 각자의 2차원 어레이에 대한 소스 영역과 소스 라인의 조합으로서 기능하는 소스 층(22, 24)을 구성한다. 도핑된 반도체 드레인 층(26) 및 금속성 드레인 층(28)의 각각의 인접한 조합은 수직 전계 효과 트랜지스터들의 각자의 2차원 어레이에 대한 드레인 영역과 비트 라인의 조합으로서 기능하는 드레인 층(26, 28)을 구성한다.
일반적으로, 소스 희생 재료 층(42S) 및 드레인-레벨 희생 재료 층들(42D)은 각자 금속성 소스 층들(22) 및 금속성 드레인 층들(28)(즉, 소스 라인들 및 비트 라인들)로 대체된다. 이 경우에, 소스 층들(22, 24) 각각은 도핑된 반도체 소스 층(24) 및 금속성 소스 층(22)의 수직 스택을 포함하고, 드레인 층들(26, 28) 각각은 도핑된 반도체 드레인 층(26) 및 금속성 드레인 층(28)의 수직 스택을 포함한다. 소스 층들(22, 24) 및 드레인 층들(26, 28)의 교번하는 스택이 기판(9) 위에 형성된다.
절연 층들(31, 34)은 소스 층(22, 24)과 드레인 층(26, 28)의 각각의 수직으로 이웃하는 쌍 사이에 위치한다. 채널-레벨 스페이서 층들(31)은 인터-트랜지스터-레벨 절연 층들(34)과는 상이한 조성을 갖는다. 일 실시예에서, 각각의 반도체 채널(60)은 소스 층(22, 24)과 드레인 층(26, 28)의 각자의 수직으로 이웃하는 쌍 사이에 위치한 각자의 채널-레벨 스페이서 층(31)의 원통형 측벽과 접촉한다. 절연층들(32)은 소스 층들(22, 24) 및 드레인 층들(26, 28)의 교번하는 스택의 소스 층들(22, 24) 및 드레인 층들(26, 28)과 인터레이싱된다. 절연 층들(32)은 반도체 채널들(60)의 각자 하나와 접촉하는 채널-레벨 절연 층들(채널-레벨 스페이서 층들(31)을 포함함), 및 채널-레벨 절연 층들(채널-레벨 스페이서 층들(31)을 포함함)의 수직으로 이웃하는 쌍들 사이에 위치하고 반도체 채널들(60) 중 어느 것과도 접촉하지 않는 인터-트랜지스터-레벨 절연 층들(34)을 포함한다.
반도체 산화물 스페이서들(57)은 소스 층들(22, 24) 및 드레인 층들(26, 28)의 각자 하나와 측방향으로 접촉한다. 반도체 산화물 스페이서들(57)은 반도체 채널들(60)의 각자 하나와 접촉한다. 반도체 산화물 스페이서들(57)의 제1 수직 연장 세그먼트들(571) 및 측방향 연장 부분들(573)은 도핑된 반도체 재료 부분들, 즉, 도핑된 반도체 소스 층들(24) 및 도핑된 반도체 드레인 층들(26)의 부분들의 산화에 의해 형성된다. 이와 같이, 반도체 산화물 스페이서들(57)의 제1 수직 연장 세그먼트들(571) 및 측방향 연장 부분들(573)은 1.0 × 1016/㎤ 내지 1.0 × 1019/㎤ 범위의 원자 농도의 제1 전도성 유형의 도펀트를 포함할 수 있다. 대조적으로, 반도체 산화물 스페이서들(57)의 제2 수직 연장 세그먼트들(572)은 제1 전도성 유형의 도펀트가 실질적으로 없을 수 있는데, 즉 제1 전도성 유형의 도펀트를 1.0 × 1016/㎤ 미만, 예컨대 1.0 × 1013/㎤ 미만의 원자 농도로 함유할 수 있다.
일 실시예에서, 채널-레벨 절연 층들(31)은 도핑된 반도체 산화물 재료(예컨대, 포스포실리케이트 유리와 같은 인 도핑된 산화규소)를 포함하고, 인터-트랜지스터-레벨 절연 층들(34)은 실온에서 100:1 희석 플루오르화수소산 중에서 도핑된 반도체 산화물 재료의 에칭 속도의 30% 미만인, 실온에서 100:1 희석 플루오르화수소산 중의 에칭 속도를 갖는, 반도체 산화물 재료(예컨대, 도핑되지 않은 산화규소)를 포함한다.
도 11을 참조하면, 산화규소와 같은 유전체 재료가 각각의 후면 트렌치 내에 증착되어 후면 트렌치 충전 구조물들(76)을 형성할 수 있다. 최상부 절연 층(32T) 위에 증착된 유전체 재료의 부분들은 컨택-레벨 유전체 층(80)을 구성할 수 있다. 각각의 후면 트렌치 충전 구조물(76)은 금속성 소스 층(22), 도핑된 반도체 소스 층(24), 채널-레벨 스페이서 층(31), 도핑된 반도체 드레인 층(26), 금속성 드레인 층(28), 및 인터-트랜지스터-레벨 절연 층(34)을 포함하는 단위 층 스택의 다수의 인스턴스를 통해 수직으로 연장될 수 있다.
도 12a 및 도 12b를 참조하면, 컨택 비아 구조물들(88, 86)이 컨택-레벨 유전체 층(80)를 통해, 그리고 선택적으로 역-단차형 유전체 재료 부분(65)을 통해 형성될 수 있다. 컨택 비아 구조물들(88, 86)은 각각이 컨택 패드 구조물들(68)의 각자 하나(존재하는 경우, 또는 수직 워드 라인들(66) 중 하나)와 접촉하고 각자의 수직 워드 라인(66)에 전기적으로 연결되는 워드 라인 컨택 비아 구조물들(88)을 포함한다. 워드 라인 상호연결 라인들이 컨택-레벨 유전체 층(80) 위에 후속적으로 형성될 수 있다. 워드 라인 상호연결 라인들 각각은 각자의 컨택 비아 구조물(88)을 통해 그리고 선택적으로 각자의 컨택 패드 구조물(68)을 통해 수직 워드 라인들(66)의 각자 하나와 전기 접촉할 수 있다.
또한, 컨택 비아 구조물들(88, 86)은 각자의 계단 영역들(200A, 200B) 내의 소스 층들(22, 24) 및 드레인 층들(26, 28)의 각자 하나와 접촉하는 층 컨택 비아 구조물들(86)을 포함한다. 층 컨택 비아 구조물들(86)은 소스 층 컨택 비아 구조물들(86S) 및 드레인 층 컨택 비아 구조물들(86D)을 포함한다. 각각의 소스 층 컨택 비아 구조물(86S)은 소스 층들(22, 24)의 각자 하나와 접촉한다. 각각의 드레인 층 컨택 비아 구조물(86D)은 드레인 층들(26, 28)의 각자 하나와 접촉한다. 소스 상호연결 라인들(도시되지 않음) 및 드레인 상호연결 라인들(도시되지 않음)이 후속적으로 컨택-레벨 유전체 층(80) 위에 형성되어 각각의 층 컨택 비아 구조물들(86S, 86D)을 소스 라인 드라이버들, 비트 라인 드라이버들, 및 센싱 회로를 포함하는 드라이버 회로의 각자의 노드에 전기적으로 연결시킬 수 있다.
일 실시예에서, 소스 층들(22, 24) 및 드레인 층들(26, 28)의 교번하는 스택 내의 소스 층들(22, 24)은 기판(9)으로부터의 수직 거리에 따라 감소하는 상이한 측방향 범위들을 가지고, 소스 층들(22, 24) 및 드레인 층들(26, 28)의 교번하는 스택 내의 드레인 층들(26, 28)은 기판(9)으로부터의 수직 거리에 따라 감소하는 상이한 측방향 범위들을 가진다. 제1 역-단차형 유전체 재료 부분(65)이 교번하는 스택 내의 소스 층들(22, 24)의 수평 표면들과 접촉하고, 구조물들(86S)을 통해 소스 층 컨택을 측방향으로 둘러싼다. 제2 역-단차형 유전체 재료 부분(65)이 교번하는 스택 내의 드레인 층들(26, 28)의 수평 표면들과 접촉하고, 드레인 층 컨택 비아 구조물(86D)을 측방향으로 둘러싼다. 메모리 재료 부분들(54)은 각자의 블로킹 유전체 층(52)에 의해 수직 워드 라인들(66) 중 가장 근위의 수직 워드 라인으로부터 측방향으로 이격되는 전하 트래핑 재료 부분들 또는 플로팅 게이트 구조물들을 포함한다.
도 12c를 참조하면, 제1 예시적인 구조물의 대안적인 구성은 도 5i에 도시된 대안적인 구성을 채용함으로써 제1 예시적인 구조물로부터 유도될 수 있다. 구체적으로, 강유전성 재료 부분들인 메모리 재료 부분들(154)의 수직 스택이 전하 트래핑 재료 부분들 또는 플로팅 게이트 구조물들을 포함하는 메모리 재료 부분들(54)의 수직 스택 및 블로킹 유전체 층(52)의 조합 대신에 각각의 메모리 개구(49)에 채용된다. 강유전성 재료 부분들은 수직 워드 라인들(66) 중 가장 근위의 수직 워드 라인과 접촉할 수 있다.
도 13을 참조하면, 본 개시내용의 제2 실시예에 따른 제2 예시적인 구조물이 도시된다. 제2 예시적인 구조물은 채널-레벨 스페이서 층들(31)을 위한 희생 재료를 채용한다. 채널-레벨 스페이서 층들(31)의 희생 재료는 도핑된 반도체 소스 층들(24), 도핑된 반도체 드레인 층들(26), 금속성 소스 층들(22), 금속성 드레인 층들(28), 및 인터-트랜지스터-레벨 절연 층들(34)의 재료들에 대해 선택적으로 제거될 수 있는 재료를 포함한다. 채널-레벨 스페이서 층들(31)의 희생 재료가 유전체(즉, 절연) 재료로 대체되어 채널-레벨 절연 층들을 형성할 수 있다. 채널-레벨 스페이서 층들(31)의 희생 재료가 절연 재료를 포함하는 경우에, 채널-레벨 스페이서 층들(31)의 절연 재료는 후속적으로 더 낮은 유전 상수를 갖는 유전체 재료로 대체되거나, 캐비티-함유(즉, 에어갭-함유) 유전체 재료 부분들(이는 유효 유전 상수를 낮추고 도핑된 반도체 소스 층(24)과 도핑된 반도체 드레인 층(26)의 이웃하는 쌍들 사이의 용량성 커플링을 감소시킴)로 대체될 수 있다.
채널-레벨 스페이서 층들(31)의 희생 재료는 절연 재료일 수 있거나, 절연 재료가 아닐 수 있다. 예를 들어, 채널-레벨 스페이서 층들(31)의 희생 재료는 보로실리케이트 유리, 다공성 또는 비다공성 유기실리케이트 유리, 비정질 탄소, 다이아몬드 유사 탄소(DLC), 중합체 재료, 유전체 금속 산화물(예를 들어, 산화 알루미늄), 20% 초과의 게르마늄 원자 농도를 갖는 규소-게르마늄 합금, 또는 금속성 소스 층들(22) 및 금속성 드레인 층들(28)의 금속성 재료들과 상이한 금속성 재료를 포함할 수 있다. 인터-트랜지스터-레벨 절연 층들(34)은 도핑되지 않은 실리케이트 유리를 포함할 수 있다. 채널-레벨 스페이서 층들(31)의 희생 재료가 보로실리케이트 유리 또는 다공성 또는 비다공성 유기실리케이트 유리를 포함하는 경우에, 100:1 희석 플루오르화수소산 중의 채널-레벨 스페이서 층들(31)의 재료의 에칭 속도는 100: 1 희석 플루오르화수소산 중의 인터-트랜지스터-레벨 절연 층들(34)의 재료의 에칭 속도의 적어도 10배, 예컨대 100배 이상일 수 있다. 일 실시예에서, 인터-트랜지스터-레벨 절연 층들(34)은 실온에서 100:1 희석 플루오르화수소산 중의 도핑된 반도체 산화물 재료(이는 보로실리케이트 유리 재료 또는 다공성 또는 비다공성 유기실리케이트 유리 재료일 수 있음)의 에칭 속도의 30% 미만, 예컨대 10% 미만 및/또는 1% 미만인, 실온에서 100:1 희석 플루오르화수소산 중의 에칭 속도를 갖는 반도체 산화물 재료(예컨대 테트라에틸오르쏘실리케이트의 분해에 의해 형성된 도핑되지 않은 실리케이트 유리)를 포함할 수 있다.
도 13의 제2 반도체 구조물은 채널-레벨 스페이서 층(31)의 재료 조성의 선택적 변경으로 수정되어, 도 10의 제1 예시적인 구조물로부터 유도될 수 있다. 구체적으로, 채널-레벨 캐비티들(33)은 도핑된 반도체 소스 층들(24), 도핑된 반도체 드레인 층들(26), 금속성 소스 층들(22), 금속성 드레인 층들(28), 및 등방성 에칭 프로세스 또는 애싱 프로세스를 채용하는 인터-트랜지스터-레벨 절연 층들(34)의 재료들에 대해 선택적으로 채널-레벨 스페이서 층들(31)을 제거함으로써 형성될 수 있다. 채널-레벨 스페이서 층들(31)이 보로실리케이트 유리 또는 다공성 또는 비다공성 유기실리케이트 유리를 포함하는 경우, 희석 플루오르화수소산을 채용하는 등방성 습식 에칭 프로세스가 채용되어 채널-레벨 캐비티들(33)을 형성할 수 있다. 채널-레벨 스페이서 층들(31)의 희생 재료가 비정질 탄소, 다이아몬드 유사 탄소(DLC), 또는 중합체 재료를 포함하는 경우, 채널-레벨 스페이서 층들(31)의 희생 재료를 애싱 또는 에칭하는 애싱 프로세스 또는 등방성 에칭 프로세스가 수행되어 채널-레벨 캐비티들(33)을 형성할 수 있다.
도 14를 참조하면, 유전체 재료는 채널-레벨 캐비티들(33) 및 후면 트렌치들(79) 내에 등각으로 또는 비-등각으로 증착될 수 있다. 증착된 유전체 재료는 다공성 또는 비다공성 유기실리케이트 유리(OSG)와 같은 저 유전 상수(저-k) 유전체 재료를 포함할 수 있다. 일 실시예에서, 저-k 유전체 재료는 채널-레벨 캐비티들(33)내에 등각으로 증착되어 채널-레벨 캐비티들을(33)을 충전할 수 있다. 채널-레벨 캐비티들(33)을 충전하는 증착된 유전체 재료의 부분들은 절연 층들(32)인 채널-레벨 절연 층들(36)을 포함한다. 일 실시예에서, 채널-레벨 절연 층들(36)은 내부에 어떠한 공극도 없이 각자의 채널-레벨 캐비티(33)의 전체를 충전할 수 있다. 후면 트렌치들(79)을 충전하는 증착된 유전체 재료의 부분들은 후면 트렌치 충전 구조물(76)을 포함한다. 최상부 절연 층(32T) 위에 증착된 유전체 재료의 부분들은 컨택-레벨 유전체 층(80)을 구성할 수 있다. 각각의 후면 트렌치 충전 구조물(76)은 금속성 소스 층(22), 도핑된 반도체 소스 층(24), 채널-레벨 절연 층(36), 도핑된 반도체 드레인 층(26), 금속성 드레인 층(28), 및 인터-트랜지스터-레벨 절연 층(34)을 포함하는 단위 층 스택의 다수의 인스턴스들을 통해 수직으로 연장될 수 있다.
도 15a 및 도 15b를 참조하면, 도 12a와 관련하여 위에서 기술된 바와 같이, 컨택 비아 구조물들(88, 86)이 컨택-레벨 유전체 층(80)을 통해, 그리고 선택적으로 역-단차형 유전체 재료 부분(65)을 통해 형성될 수 있다. 메모리 재료 부분들(54)은 각자의 블로킹 유전체 층(52)에 의해 수직 워드 라인들(66) 중 가장 근위의 수직 워드 라인으로부터 측방향으로 이격되는 전하 트래핑 재료 부분들 또는 플로팅 게이트 구조물들을 포함한다.
도 15c를 참조하면, 제2 예시적인 구조물의 제1 대안적인 구성은 도 5i에 도시된 제1 예시적인 구조물의 대안적인 구성을 채용함으로써 제2 예시적인 구조물로부터 유도될 수 있다. 구체적으로, 강유전성 재료 부분들인 메모리 재료 부분들(154)의 수직 스택이 전하 트래핑 재료 부분들 또는 플로팅 게이트 구조물들을 포함하는 메모리 재료 부분들(54)의 수직 스택 및 블로킹 유전체 층(52)의 조합 대신에 각각의 메모리 개구(49)에 채용된다. 강유전성 재료 부분들은 수직 워드 라인들(66) 중 가장 근위의 수직 워드 라인과 접촉할 수 있다.
소스 층들(22, 24) 및 드레인 층들(26, 28)의 교번하는 스택이 기판(9) 위에 형성된다. 절연 층들(32)은 교번하는 스택{(22, 24), (26, 28)}의 소스 층들(22, 24) 및 드레인 층들(26, 28)과 인터레이싱된다. 절연층들(32)은 반도체 채널들(60)의 각자 하나와 접촉하는 채널-레벨 절연 층들(36), 및 채널-레벨 절연 층들(36)의 수직으로 이웃하는 쌍들 사이에 위치하고 반도체 채널들(60) 중 어느 것과도 접촉하지 않는 인터-트랜지스터-레벨 절연 층들(34)을 포함한다.
도 16a 및 도 16b를 참조하면, 제2 예시적인 구조물의 제2 대안적인 구성이 채널-레벨 캐비티들(33) 내에 유전체 재료를 비-등각으로 증착시킴으로써 도 13에 도시된 제2 예시적인 구조물로부터 유도될 수 있다. 채널-레벨 절연 층들(38)은 내부에 봉지된 캐비티들(즉, 에어갭들)(39)을 갖는 채널-레벨 캐비티들(33) 내에 형성된다. 구체적으로, 채널-레벨 절연 층들(38) 각각은 내부에 임의의 고체상 재료가 없는 각자의 봉지된 캐비티(39)를 임베딩하는 유전체 봉지 층으로서 형성될 수 있다. 일 실시예에서, 채널-레벨 절연 층들(38)의 각각의 유전체 봉지 층은 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 또는 다공성 또는 비다공성 유기실리케이트 유리를 포함할 수 있다. 각각의 채널-레벨 절연 층(38)은 유전체 봉지 층 및 봉지된 캐비티(39)를 포함할 수 있다. 봉지된 캐비티(39)의 체적은 봉지된 캐비티(39)를 포함하는 각자의 채널-레벨 절연 층(38)의 전체 체적의 1% 내지 90% 의 범위 내에 있을 수 있다. 봉지된 캐비티(39)가 복수의 메모리 개구 충전 구조물들(58)을 연속적으로 측방향으로 둘러쌀 수 있다.
후면 트렌치들(79) 내의 비-등각으로 증착된 유전체 재료의 각각의 부분은 각자의 수직으로 연장되는 봉지된 캐비티(즉, 에어갭)(77)를 임베딩하는 후면 트렌치 충전 구조물(78)을 포함한다. 최상부 절연 층(32T)의 상부 표면 위에 증착되는 비-등각으로 증착된 유전체 재료의 부분은 컨택-레벨 유전체 층(80)을 포함한다. 도 12a 및 도 12b의 프로세싱 단계들이 후속적으로 수행되어 다양한 컨택 비아 구조물들(88, 86S, 86D)을 형성할 수 있다. 메모리 재료 부분들(54)은 각자의 블로킹 유전체 층(52)에 의해 수직 워드 라인들(66) 중 가장 근위의 수직 워드 라인으로부터 측방향으로 이격되는 전하 트래핑 재료 부분들 또는 플로팅 게이트 구조물들을 포함한다.
도 16c를 참조하면, 제2 예시적인 구조물의 제3 대안적인 구성은 도 5i에 도시된 제1 예시적인 구조물의 대안적인 구성을 채용함으로써 제2 예시적인 구조물의 제2 대안적인 구성으로부터 유도될 수 있다. 구체적으로, 강유전성 재료 부분들인 메모리 재료 부분들(154)의 수직 스택이 전하 트래핑 재료 부분들 또는 플로팅 게이트 구조물들을 포함하는 메모리 재료 부분들(54)의 수직 스택 및 블로킹 유전체 층(52)의 조합 대신에 각각의 메모리 개구(49)에 채용된다. 강유전성 재료 부분들은 수직 워드 라인들(66) 중 가장 근위의 수직 워드 라인과 접촉할 수 있다.
도 17a를 참조하면, 본 개시내용의 제3 실시예에 따른 제3 예시의 제1 구성이 제1 예시적인 구조물로부터 유도될 수 있다. 도 17a의 제3 예시적인 구조물은 도 5d에 도시된 제1 예시적인 구조물과 동일할 수 있다.
도 17b를 참조하면, 게이트 유전체 층들(156)은 이전의 실시예들에서와 같이 CVD 또는 ALD에 의한 게이트 유전체 층의 증착 대신에 반도체 채널들(60)의 물리적으로 노출된 표면 부분들의 열적 산화 또는 플라즈마 산화에 의해 형성될 수 있다. 각각의 게이트 유전체 층(156)은 반도체 채널들(60)의 각자 하나의 내부 측벽과 접촉하는 별개의 관형 재료 부분으로서 형성될 수 있다. 각각의 게이트 유전체 층(156)은 반도체 채널들(60)의 각자 하나의 수직 범위보다 크지 않은 각자의 수직 범위를 갖는다. 일 실시예에서, 각각의 게이트 유전체 층(156)은 반도체 채널들(60)의 각자 하나의 수직 범위와 동일한 각자의 수직 범위를 갖는다. 각각의 게이트 유전체 층(156)의 두께는 1 nm 내지 6 nm, 예컨대 1.5 nm 내지 3 nm의 범위 내에 있을 수 있다.
도 17c를 참조하면, 도 5f 및 도 5g의 프로세싱 단계들이 수행되어 각각의 채널 캐비티(349) 내에 메모리 재료 부분(54)을 형성할 수 있다. 일 실시예에서, 메모리 재료 부분들(54)은 질화규소와 같은 전하 트래핑 재료를 포함한다. 다른 실시예에서, 메모리 재료 부분들(54)은 금속성 재료 또는 고농도로 도핑된 반도체 재료와 같은 플로팅 게이트 전도성 재료를 포함한다. 메모리 재료 부분들(54)의 수직 스택이 각각의 메모리 개구(49)에 형성될 수 있다. 각각의 메모리 재료 부분(54)은 메모리 개구들(49)의 각각 하나에 위치될 수 있고, 각자의 게이트 유전체 층(156)에 의해 반도체 채널들(60)의 각자 하나로부터 측방향으로 이격될 수 있다. 일 실시예에서, 메모리 재료 부분들(54)은 전하 트래핑 재료 부분들을 포함한다. 다른 실시예에서, 메모리 재료 부분들(54)은 플로팅 게이트 구조물들을 포함한다.
도 17d를 참조하면, 블로킹 유전체 층(52)이 메모리 재료 부분들(54) 각각 위에 형성될 수 있다. 블로킹 유전체 층(52)은 산화규소, 유전체 금속 산화물(예컨대, 산화알루미늄), 또는 이의 조합과 같은 블로킹 유전체 재료를 포함한다. 블로킹 유전체 층(52)은 저압 화학 증기 증착(LPCVD) 프로세스와 같은 등각 증착 프로세스에 의해 형성될 수 있다. 블로킹 유전체 층(52)의 조성 및 두께는 제1 실시예에서와 동일할 수 있다.
도 17e를 참조하면, 도 5h의 프로세싱 단계들을 수행함으로써 수직 워드 라인(66) 및 유전체 코어(62)가 각각의 메모리 개구(49) 내에 형성될 수 있다. 일반적으로, 게이트 유전체 층(156)이 반도체 채널들(60) 각각 상에 선택적으로 형성될 수 있다. 메모리 재료 부분들(54) 각각은 각자의 게이트 유전체 층(156) 상에 형성된다. 각각의 수직 워드 라인(66)은 각자의 메모리 개구(49) 내의 각자의 블로킹 유전체 층(52) 상에 형성될 수 있다.
도 18a를 참조하면, 도 6, 도 7, 도 8a, 도 8b, 도 9, 도 10, 도 11, 도 12a, 및 도 12b의 프로세싱 단계들, 및/또는 도 13, 도 14, 도 15a, 및 도 15b의 프로세싱 단계들이 수행되어 소스 희생 재료 층들(42S) 및 드레인 희생 재료 층들(42D)을 금속성 소스 층들(22) 및 금속성 드레인 층들(28)로 대체하여, 후면 트렌치 충전 구조물들(76 또는 78), 및 다양한 컨택 비아 구조물들(88, 86S, 86D)을 형성할 수 있다. 메모리 재료 부분들(54)은 각자의 블로킹 유전체 층(52)에 의해 수직 워드 라인들(66) 중 가장 근위의 수직 워드 라인으로부터 측방향으로 이격되는 전하 트래핑 재료 부분들 또는 플로팅 게이트 구조물들을 포함한다.
도 18b를 참조하면, 제3 예시적인 구조물의 제2 구성은 도 5i에 도시된 제1 예시적인 구조물의 대안적인 구성을 채용함으로써 제3 예시적인 구조물의 제1 구성으로부터 유도될 수 있다. 구체적으로, 강유전성 재료 부분들인 메모리 재료 부분들(154)의 수직 스택이 전하 트래핑 재료 부분들 또는 플로팅 게이트 구조물들을 포함하는 메모리 재료 부분들(54)의 수직 스택 및 블로킹 유전체 층(52)의 조합 대신에 각각의 메모리 개구(49)에 채용된다. 강유전성 재료 부분들은 수직 워드 라인들(66) 중 가장 근위의 수직 워드 라인과 접촉할 수 있다.
소스 층들(22, 24) 및 드레인 층들(26, 28)의 교번하는 스택이 기판(9) 위에 형성된다. 절연 층들(32)은 교번하는 스택{(22, 24), (26, 28)}의 소스 층들(22, 24) 및 드레인 층들(26, 28)과 인터레이싱된다. 절연층들(32)은 반도체 채널들(60)의 각자 하나와 접촉하는 채널-레벨 절연 층들(36), 및 채널-레벨 절연 층들(36)의 수직으로 이웃하는 쌍들 사이에 위치하고 반도체 채널들(60) 중 어느 것과도 접촉하지 않는 인터-트랜지스터-레벨 절연 층들(34)을 포함한다.
도 18c를 참조하면, 제3 예시적인 구조물의 제3 구성은 소스 희생 재료 층들(42S) 및 드레인 희생 재료 층들(42D)을 금속성 소스 층들(22) 및 금속성 드레인 층들(28)로 대체하고, 채널-레벨 캐비티들(33)을 형성하고, 각각의 채널-레벨 캐비티들(33) 내에 내부에 봉지된 캐비티들(39)을 갖는 채널-레벨 절연 층들(38)을 형성하고, 후면 트렌치 충전 구조물들(76 또는 78), 및 다양한 컨택 비아 구조물들(88, 86S, 86D)을 형성하기 위해, 도 6, 도 7, 도 8a, 도 8b, 도 9, 도 10, 도 13, 도 14, 및 도 15c의 프로세싱 단계들을 수행함으로써 도 17e에 도시된 제3 예시적인 구조물의 제1 구성으로부터 유도될 수 있다. 메모리 재료 부분들(54)은 각자의 블로킹 유전체 층(52)에 의해 수직 워드 라인들(66) 중 가장 근위의 수직 워드 라인으로부터 측방향으로 이격되는 전하 트래핑 재료 부분들 또는 플로팅 게이트 구조물들을 포함한다.
도 18d를 참조하면, 제3 예시적인 구조물의 제4 구성은 도 5i에 도시된 제1 예시적인 구조물의 대안적인 구성을 채용함으로써 제3 예시적인 구조물의 제3 구성으로부터 유도될 수 있다. 구체적으로, 강유전성 재료 부분들인 메모리 재료 부분들(154)의 수직 스택이 전하 트래핑 재료 부분들 또는 플로팅 게이트 구조물들을 포함하는 메모리 재료 부분들(54)의 수직 스택 및 블로킹 유전체 층(52)의 조합 대신에 각각의 메모리 개구(49)에 채용된다. 강유전성 재료 부분들은 수직 워드 라인들(66) 중 가장 근위의 수직 워드 라인과 접촉할 수 있다.
모든 도면들을 참조하면, 그리고 본 개시내용의 다양한 실시예들에 따르면, 3차원 메모리 디바이스가 제공되며, 이는 기판(9) 위에 위치한 소스 층들(22, 24) 및 드레인 층들(26, 28)의 교번하는 스택; 교번하는 스택((22, 24), (26, 28)}을 통해 수직으로 연장되는 메모리 개구들(49); 메모리 개구들(49)의 각각 하나에 위치하고 교번하는 스택{(22, 24), (26, 28)}의 소스 층들(22, 24) 및 드레인 층들(26, 28) 각각을 통해 수직으로 연장되는 수직 워드 라인들(66); 메모리 개구들(49)의 각각 하나에 위치하고 소스 층들(22, 24)의 소스 층(22, 24) 및 드레인 층들(26, 28)의 드레인 층(26, 28)의 각자의 수직으로 이웃하는 쌍의 수평 표면들과 접촉하는 개별 반도체 채널들(60)의 수직 스택들; 메모리 개구들(49)의 각각 하나에 위치하고 수직 워드 라인들(66)의 각자 하나를 측방향으로 둘러싸는 별개의 메모리 재료 부분들(54 또는 154)의 수직 스택들을 포함하고, 각각의 메모리 재료 부분(54 또는 154)은 각자의 게이트 유전체 층(50)에 의해 반도체 채널들(60)의 각자 하나로부터 측방향으로 이격된다.
일 실시예에서, 반도체 채널들(60)은 서로 수직으로 분리되고; 메모리 재료 부분들은 서로 수직으로 분리되고, 소스 층들(22, 24) 각각은 도핑된 반도체 소스 층(24) 및 금속성 소스 층(22)의 각자의 수직 스택을 포함하고; 드레인 층들(26, 28) 각각은 도핑된 반도체 드레인 층(26) 및 금속성 드레인 층(28)의 각자의 수직 스택을 포함한다.
일 실시예에서, 반도체 산화물 스페이서들(57)은 소스 층들(22, 24) 및 드레인 층들(26, 28)의 각자 하나와 측방향으로 접촉하고 반도체 채널들(60)의 각자 하나와 접촉한다. 반도체 산화물 스페이서들(57)의 제1 서브세트 내의 각각의 반도체 산화물 스페이서(57)는 각자의 도핑된 반도체 소스 층(24) 및 각자의 금속성 소스 층(22)과 접촉하고; 반도체 산화물 스페이서들(57)의 제2 서브세트 내의 각각의 반도체 산화물 스페이서(57)는 각자의 도핑된 반도체 드레인 층(26) 및 각자의 금속성 드레인 층(28)과 접촉한다.
일 실시예에서, 반도체 산화물 스페이서들(57) 각각은, 도핑된 반도체 소스 층(24) 및 금속성 소스 층(22)의 수직 스택 또는 도핑된 반도체 드레인 층(26) 및 금속성 드레인 층(28)의 수직 스택과 접촉하는 수직 연장 부분(571, 572); 및 반도체 채널들(60)의 각자 하나와 접촉하는 측방향 연장 부분(573)을 포함한다. 일 실시예에서, 수직 연장 부분(571, 572)은, 측방향 연장 부분(573)에 인접하고 도핑된 반도체 소스 층(24) 또는 도핑된 반도체 드레인 층(26)과 접촉하는 제1 수직 연장 세그먼트(571); 및 제1 수직 연장 세그먼트(571)에 의해 측방향 연장 부분(573)으로부터 이격되고 금속성 소스 층(22) 또는 금속성 드레인 층(28)과 접촉하는 제2 수직 연장 세그먼트(572)를 포함한다. 일 실시예에서, 제1 수직 연장 세그먼트(571)는 측방향 연장 부분(573)의 수직 두께와 동일한 측방향 두께를 갖고, 제2 수직 연장 세그먼트(572)의 측방향 두께보다 작다.
일 실시예에서, 게이트 유전체 층들(50) 각각은 교번하는 스택{(22, 24), (26, 28)} 내의 소스 층들(22, 24) 및 드레인 층들(26, 28)의 각각의 레벨을 통해 연속적으로 수직으로 연장된다. 다른 실시예에서, 게이트 유전체 층들(50) 각각은 반도체 채널들(60)의 각자 하나와 접촉하고 반도체 채널(60)들의 각자 하나의 수직 범위보다 크지 않은 수직 범위를 갖는 개별 게이트 유전체 층을 포함한다.
일 실시예에서, 절연 층들(32)은 교번하는 스택{(22, 24), (26, 28)}의 소스 층들(22, 24) 및 드레인 층들(26, 28)과 인터레이싱될 수 있고, 절연 층들(32)은, 반도체 채널들(60)의 각자 하나와 접촉하는 채널-레벨 절연 층들(31, 36, 38); 및 채널-레벨 절연 층들(31, 36, 38)의 수직으로 이웃하는 쌍들 사이에 위치하고 반도체 채널들(60) 중 어느 것과도 접촉하지 않는 인터-트랜지스터-레벨 절연 층들(34)을 포함한다. 일 실시예에서, 채널-레벨 절연 층들(38)은 임의의 고체상 재료가 없는 각자의 봉지된 캐비티(39)를 임베딩하는 각자의 유전체 봉지 층을 포함한다.
일 실시예에서, 채널-레벨 절연 층들(31)은 도핑된 반도체 산화물 재료를 포함하고; 인터-트랜지스터-레벨 절연 층들(34)은 실온에서 100:1 희석 플루오르화수소산 중의 도핑된 반도체 산화물 재료의 식각 속도의 30% 미만인, 실온에서 100:1 희석 플루오르화수소산 중의 식각 속도를 갖는 반도체 산화물 재료를 포함한다.
일 실시예에서, 메모리 재료 부분들(54)은 각자의 블로킹 유전체 층에 의해 수직 워드 라인들 중 가장 근위의 수직 워드 라인으로부터 측방향으로 이격되는 전하 트래핑 재료 부분들 또는 플로팅 게이트 구조물들을 포함한다. 일 실시예에서, 메모리 재료 부분들(154)은 수직 워드 라인들 중 가장 근위의 수직 워드 라인과 접촉하는 강유전성 재료 부분들을 포함한다.
본 개시내용의 다양한 실시예들은 반도체 산화물 스페이서들(57)을 포함하는 별개의 메모리 재료 부분들(54, 154) 및/또는 자기-정렬된(self-aligned) 격리 구조물들을 제공하기 위해 채용될 수 있다. 구체적으로, 개별 메모리 재료 부분들은 NOR 어레이 내의 연속적인 전하 트래핑 층의 소거 동작 동안에 불완전한 소거 문제들을 감소시키거나 방지한다. 또한, 게이트 유전체 층 및 선택적인 블로킹 유전체 층이 별개의 메모리 재료 부분들에 대해 증가된 두께로 형성될 수 있고 전기 절연파괴(breakdown)의 위험을 감소시킬 수 있다. 마지막으로, 반도체 산화물 스페이서들(57)은 소스 층들(22, 24)과 수직 워드 라인들(66) 사이 및 드레인 층들(26, 28)과 수직 워드 라인들(66) 사이의 전기적 절연을 제공한다. 반도체 산화물 스페이서들(57)에 의해 제공되는 자기-정렬된 전기 절연 구조물들은 수직 전계 효과 트랜지스터들의 3차원 어레이의 스케일링을 허용하고 프로그램 교란 문제들을 감소시킨다. 수직 전계 효과 트랜지스터들(300)의 3차원 어레이는 NOR 어레이를 포함한다. 각각의 NOR 어레이는 각자의 소스 층(22, 24), 각자의 드레인 층(26, 28), 관형 반도체 채널들(60)의 2차원 어레이, 게이트 유전체 층들(56 또는 156)의 2차원 어레이, 메모리 재료 부분들의 2차원 어레이(54 또는 154), 블로킹 유전체 층들(52)의 2차원 어레이, 및 수직 워드 라인들(66)의 2차원 어레이를 포함한다.
전술한 내용이 특정한 바람직한 실시예들을 언급하지만, 본 개시는 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 본 개시의 범위 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 서로 대안이 아닌 모든 실시예들 사이에서 호환성이 추정된다. 단어 "포함한다(comprise 또는 include)"는, 달리 명시적으로 언급되지 않는 한, 단어 "~로 본질적으로 이루어진다(consist essentially of)" 또는 단어 "~로 이루어진다"가 단어 "포함하다"를 대체하는 모든 실시예들을 고려한다. 특정한 구조 및/또는 구성을 채용하는 실시예가 본 개시에 예시되는 경우, 본 개시는 기능적으로 등가인 임의의 다른 호환가능한 구조들 및/또는 구성들로 실시될 수 있다 - 그러한 대체가 명백히 금지되거나 달리 당업자에게 불가능한 것으로 알려져 있지 않다면 - 는 것이 이해된다. 본 명세서에서 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.

Claims (20)

  1. 3차원 메모리 디바이스로서,
    기판 위에 위치한 소스 층들 및 드레인 층들의 교번하는 스택;
    상기 교번하는 스택을 통해 수직으로 연장되는 메모리 개구들;
    상기 메모리 개구들의 각각 하나에 위치하고 상기 교번하는 스택의 상기 소스 층들 및 상기 드레인 층들 각각을 통해 수직으로 연장되는 수직 워드 라인들;
    상기 메모리 개구들의 각각 하나에 위치하고 상기 소스 층들의 소스 층 및 상기 드레인 층들의 드레인 층의 각자의 수직으로 이웃하는 쌍의 수평 표면들과 접촉하는 개별 반도체 채널들의 수직 스택들; 및
    상기 메모리 개구들의 각각 하나에 위치하고 상기 수직 워드 라인들의 각자 하나를 측방향으로 둘러싸는 별개의 메모리 재료 부분들의 수직 스택들을 포함하고, 각각의 메모리 재료 부분은 각자의 게이트 유전체 층에 의해 상기 반도체 채널들의 각자 하나로부터 측방향으로 이격되는, 3차원 메모리 디바이스.
  2. 제1항에 있어서,
    상기 반도체 채널들은 서로 수직으로 분리되고;
    메모리 재료 부분들은 서로 수직으로 분리되고;
    상기 소스 층들 각각은 도핑된 반도체 소스 층 및 금속성 소스 층의 각자의 수직 스택을 포함하고;
    상기 드레인 층들 각각은 도핑된 반도체 드레인 층 및 금속성 드레인 층의 각자의 수직 스택을 포함하는, 3차원 메모리 디바이스.
  3. 제2항에 있어서, 상기 소스 층들 및 상기 드레인 층들의 각자 하나와 측방향으로 접촉하고 상기 개별 반도체 채널들의 각자 하나와 접촉하는 반도체 산화물 스페이서들을 추가로 포함하는, 3차원 메모리 디바이스.
  4. 제3항에 있어서,
    상기 반도체 산화물 스페이서들의 제1 서브세트 내의 각각의 반도체 산화물 스페이서는 각자의 도핑된 반도체 소스 층 및 각자의 금속성 소스 층과 접촉하고;
    상기 반도체 산화물 스페이서들의 제2 서브세트 내의 각각의 반도체 산화물 스페이서는 각자의 도핑된 반도체 드레인 층 및 각자의 금속성 드레인 층과 접촉하는, 3차원 메모리 디바이스.
  5. 제3항에 있어서, 상기 반도체 산화물 스페이스들 각각은,
    도핑된 반도체 소스 층 및 금속성 소스 층의 수직 스택 또는 도핑된 반도체 드레인 층 및 금속성 드레인 층의 수직 스택과 접촉하는 수직 연장 부분; 및
    상기 반도체 채널들의 각자 하나와 접촉하는 측방향 연장 부분을 포함하는, 3차원 메모리 디바이스.
  6. 제5항에 있어서,
    상기 수직 연장 부분은,
    상기 측방향 연장 부분에 인접하고 상기 도핑된 반도체 소스 층 또는 상기 도핑된 반도체 드레인 층과 접촉하는 제1 수직 연장 세그먼트; 및
    상기 제1 수직 연장 세그먼트에 의해 상기 측방향 연장 부분으로부터 이격되고 상기 금속성 소스 층 또는 상기 금속성 드레인 층과 접촉하는 제2 수직 연장 세그먼트를 포함하고;
    상기 제1 수직 연장 세그먼트는 상기 측방향 연장 부분의 수직 두께와 동일하고 상기 제2 수직 연장 세그먼트의 측방향 두께보다 작은 측방향 두께를 갖는, 3차원 메모리 디바이스.
  7. 제1항에 있어서, 상기 게이트 유전체 층들 각각은 상기 교번하는 스택 내의 상기 소스 층들 및 상기 드레인 층들의 각각의 레벨을 통해 연속적으로 수직으로 연장되는, 3차원 메모리 디바이스.
  8. 제1항에 있어서, 상기 게이트 유전체 층들 각각은 상기 반도체 채널들의 각자 하나와 접촉하는 개별 게이트 유전체 층을 포함하고, 상기 반도체 채널들의 각자 하나의 수직 범위보다 크지 않은 각자의 수직 범위를 갖는, 3차원 메모리 디바이스.
  9. 제1항에 있어서, 상기 교번하는 스택의 상기 소스 층들 및 상기 드레인 층들과 인터레이싱된 절연 층들을 추가로 포함하고, 상기 절연 층들은,
    상기 반도체 채널들의 각자 하나와 접촉하는 채널-레벨 절연 층들; 및
    상기 채널-레벨 절연 층들의 수직으로 이웃하는 쌍들 사이에 위치하고 상기 반도체 채널들 중 어느 것과도 접촉하지 않는 인터-트랜지스터-레벨 절연 층들을 포함하는, 3차원 메모리 디바이스.
  10. 제9항에 있어서, 상기 채널-레벨 절연 층들은 임의의 고체상 재료가 없는 각자의 봉지된 캐비티를 임베딩하는 유전체 봉지 층을 포함하는, 3차원 메모리 디바이스.
  11. 제9항에 있어서,
    상기 채널-레벨 절연 층들은 도핑된 반도체 산화물 재료를 포함하고;
    상기 인터-트랜지스터-레벨 절연 층들은 실온에서 100:1 희석 플루오르화수소산 중의 상기 도핑된 반도체 산화물 재료의 에칭 속도의 30% 미만인 에칭 속도를, 실온에서 100:1 희석 플루오르화수소산 중에서 갖는 반도체 산화물 재료를 포함하는, 3차원 메모리 디바이스.
  12. 제1항에 있어서, 상기 메모리 재료 부분들은 각자의 블로킹 유전체 층에 의해 상기 수직 워드 라인들 중 가장 근위의 수직 워드 라인으로부터 측방향으로 이격되는 전하 트래핑 재료 부분들 또는 플로팅 게이트 구조물들을 포함하는, 3차원 메모리 디바이스.
  13. 제1항에 있어서, 상기 메모리 재료 부분들은 상기 수직 워드 라인들 중 가장 근위의 수직 워드 라인과 접촉하는 강유전성 재료 부분들을 포함하는, 3차원 메모리 디바이스.
  14. 3차원 메모리 디바이스를 형성하는 방법으로서,
    도핑된 반도체 소스 층, 채널-레벨 스페이서 층, 도핑된 반도체 드레인 층, 및 인터-트랜지스터-레벨 절연 층을 포함하는 단위 층 스택의 수직 반복을 기판 위에 형성하는 단계;
    상기 수직 반복을 통해 수직으로 연장되는 메모리 개구들을 형성하는 단계;
    상기 도핑된 반도체 소스 층들, 상기 도핑된 반도체 드레인 층들, 및 상기 인터-트랜지스터-레벨 절연 층들에 대해 상기 채널-레벨 스페이서 층들을 측방향으로 리세스시킴으로써 상기 메모리 개구들 각각의 둘레에 채널 캐비티들의 수직 스택을 형성하는 단계;
    적어도 상기 도핑된 반도체 소스 층들 및 상기 도핑된 반도체 드레인 층들의 표면 부분들을 산화시킴으로써 반도체 산화물 스페이서들을 형성하는 단계;
    상기 채널 캐비티들 각각 내에 반도체 채널 및 메모리 재료 부분을 형성하는 단계; 및
    상기 메모리 개구들 각각에 수직 워드 라인을 형성하는 단계를 포함하는, 방법.
  15. 제14항에 있어서,
    상기 단위 층 스택은 상기 도핑된 반도체 소스 층과 접촉하고 상기 채널-레벨 스페이서 층으로부터 수직으로 이격된 소스 희생 재료 층, 및 상기 도핑된 반도체 드레인 층과 접촉하고 상기 채널-레벨 스페이서 층으로부터 수직으로 이격된 드레인 희생 재료 층을 추가로 포함하고;
    상기 방법은 상기 소스 희생 재료 층들 및 상기 드레인 희생 재료 층들을 금속성 소스 층들 및 금속성 드레인 층들로 각자 대체하는 단계를 추가로 포함하는, 방법.
  16. 제15항에 있어서, 상기 반도체 산화물 스페이서들은 상기 도핑된 반도체 소스 층들 및 상기 도핑된 반도체 드레인 층들의 상기 표면 부분들에 더하여 상기 소스 희생 재료 층들 및 상기 드레인 희생 재료 층들의 표면 부분들을 산화시킴으로써 형성되는, 방법.
  17. 제16항에 있어서,
    상기 소스 희생 재료 층들 및 상기 드레인 희생 재료 층들은 질화규소를 포함하고;
    상기 반도체 산화물 스페이서들 각각은 상기 도핑된 반도체 소스 층들 및 상기 도핑된 반도체 드레인 층들의 각자 하나의 표면 부분의 산화에 의해 형성되는 제1 수직 연장 세그먼트, 및 상기 소스 희생 재료 층들 및 상기 드레인 희생 재료 층들의 각자 하나의 표면 부분의 산화에 의해 형성되고 상기 제1 수직 연장 세그먼트의 두께와 상이한 두께를 갖는 제2 수직 연장 세그먼트를 포함하는, 방법.
  18. 제14항에 있어서, 상기 반도체 채널들 각각 상에 게이트 유전체 층을 형성하는 단계를 추가로 포함하고, 상기 메모리 재료 부분들 각각은 상기 게이트 유전체 층들의 각자 하나 상에 형성되는, 방법.
  19. 제14항에 있어서,
    상기 메모리 재료 부분들은 전하 트래핑 재료 부분들 또는 플로팅 게이트 구조물들을 포함하고;
    상기 방법은 상기 메모리 재료 부분들 각각 상에 블로킹 유전체 층을 형성하는 단계를 추가로 포함하고;
    상기 수직 워드 라인들 각각은 각자의 블로킹 유전체 층 상에 형성되는, 방법.
  20. 제14항에 있어서,
    상기 메모리 재료 부분들은 강유전성 재료 부분들을 포함하고;
    상기 수직 워드 라인들 각각은 상기 강유전성 재료 부분들의 각자의 수직 스택 상에 형성되는, 방법.
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