JPH10256402A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】不揮発性メモリの素子分離にＳＴＩ技術を適用
する場合に、素子間耐圧の低下を防止し、素子の微細化
にも容易に対応し、デバイス特性の安定化を図る。 【解決手段】半導体基板３００上に形成された第１のゲ
ート絶縁膜３０１上に複数配列されて形成された浮遊ゲ
ート電極部材３０２と、浮遊ゲート電極部材相互間の基
板内に形成された溝３００ａおよびその上部に自己整合
的に埋め込まれた素子分離領域用の第１の絶縁膜３０６
と、浮遊ゲート電極部材の上面、側面の一部および第１
の絶縁膜を覆うように形成された第２のゲート絶縁膜３
０７と、第２のゲート絶縁膜上で溝に直交する方向に複
数配列されて形成された制御ゲート電極部材３０８と、
浮遊ゲート電極部材の溝に面する側面の下方部で第１の
絶縁膜との間に形成された耐酸化性を有する第２の絶縁
膜３０４とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置お
よびその製造方法に係り、特に二層スタック構造のゲー
ト電極を有するメモリセルトランジスタおよび溝構造の
素子分離領域を有する不揮発性半導体メモリにおけるメ
モリセルアレイおよびその形成方法に関するもので、例
えばＮＡＮＤセル型ＥＥＰＲＯＭ（電気的消去・再書込
み可能な半導体メモリ）に適用される。

【０００２】

【従来の技術】ＥＥＰＲＯＭは、電源を切っても不揮発
性セルのデータが消えない等の利点があり、近年大幅に
需要が増大している。特に、二層スタック構造のゲート
電極を持つ１個のトランジスタでメモリセルが構成され
た一括消去可能なフラッシュメモリの中でも、複数個の
セルトランジスタがカスケード接続されたＮＡＮＤセル
のアレイを用いたＮＡＮＤセル型フラッシュメモリは高
集積化が可能である。

【０００３】一方、メモリセルの高密度化を実現するた
めに、素子分離の形成方法がＬＯＣＯＳ法（選択酸化
法）からＳＴＩ（Shallow Trench Isolation）技術を用
いた方法に移行しつつある。ＳＴＩ技術は、半導体基板
に溝（トレンチ）を形成した後、溝に絶縁膜を埋め込む
ことによって、バーズビークを発生しない微細な素子分
離を可能とするものである。

【０００４】図６（ａ）、（ｂ）は、前記ＮＡＮＤセル
型フラッシュメモリにＳＴＩ技術を用いた素子分離を適
用した従来例について、メモリセルアレイにおいてマト
リクス状に配設されたＮＡＮＤ型メモリセルの一例につ
いて代表的に２個分を取り出して示す等価回路図および
平面パターン図である。

【０００５】即ち、浮遊ゲートと制御ゲートを有するＮ
チャネルのＭＯＳＦＥＴからなる複数個のセルトランジ
スタＭ1 〜Ｍ8 が直列に接続され、一端側のドレインが
選択ゲート用のＮＭＯＳトランジスタＱ1 を介してビッ
ト線ＢＬｉ（ｉ＝１、２、…）に、多端側のソースが選
択ゲート用のＮＭＯＳトランジスタＱ2 を介してソース
線に接続されている。

【０００６】上記各トランジスタは同一のウェル基板上
に形成されており、セルトランジスタＭ1 〜Ｍ8 の制御
電極は行方向に連続的に配設されたワード線ＷＬ1 〜Ｗ
Ｌ8に接続されており、選択トランジスタＱ1 の制御電
極は選択線ＳＧ1 に、選択トランジスタＱ2 の制御電極
は選択線ＳＧ2 に接続されている。

【０００７】次に、図６（ａ）、（ｂ）に示したＮＡＮ
Ｄセル型フラッシュメモリのメモリセルアレイの製造工
程の従来例について、図６（ｂ）中のＡ−Ａ線に沿う断
面を示す図７（ａ）乃至（ｄ）、図８（ａ）乃至（ｄ）
および図６（ｂ）中のＢ−Ｂ線に沿う断面を示す図９を
参照しながら説明する。

【０００８】まず、図７（ａ）に示すように、シリコン
基板１００の平坦に仕上げられた表面に、熱酸化法によ
りシリコン酸化膜１０１を１０ｎｍの厚さに形成する。
次に、図７（ｂ）に示すように、ＬＰＣＶＤ法（減圧気
相成長法）により多結晶シリコン膜を６００ｎｍの厚さ
に堆積した後、不純物としてリン（Ｐ）を熱拡散させて
第１の導電性多結晶シリコン膜１０２を形成し、続い
て、ＬＰＣＶＤ法によりシリコン酸化膜１０３を１００
ｎｍの厚さに堆積する。

【０００９】次に、全面にフォトレジスト（図示せず）
を塗布し、ＰＥＰ法（写真蝕刻法）によりレジストパタ
ーンを形成し、図７（ｃ）に示すように、前記シリコン
酸化膜１０３を異方性エッチングによりパターニング
し、レジストパターンを除去した後、前記パターニング
したシリコン酸化膜１０３をマスクとし、異方性エッチ
ングにより前記第１の導電性多結晶シリコン膜１０２を
選択的に除去する。

【００１０】次に、図７（ｄ）に示すように、前記シリ
コン酸化膜１０３に比べて十分に薄い前記基板表面のシ
リコン酸化膜１０１をエッチングした後、前記シリコン
基板１００を１μｍ程度エッチングして素子分離領域用
の溝１００ａを形成する。

【００１１】次に、図８（ａ）に示すように、熱酸化法
により溝１００ａの表面にシリコン酸化膜１０４を形成
する。次に、図８（ｂ）に示すように、ＬＰＣＶＤ法に
より前記溝１００ａを埋めるようにシリコン酸化膜１０
５を５００ｎｍの厚さに堆積する。

【００１２】次に、異方性エッチングにより、図８
（ｃ）に示すように、前記第１の導電性多結晶シリコン
膜１０２が高さ４００ｎｍ程度露出するまで全表面をエ
ッチバックする。

【００１３】次に、図８（ｄ）に示すように、ＬＰＣＶ
Ｄ法により連続して６ｎｍのシリコン酸化膜／１０ｎｍ
のシリコン窒化膜／６ｎｍのシリコン酸化膜（つまり、
三層のＯＮＯ絶縁膜）１０７を形成した後、さらにその
表面に多結晶シリコン膜を３５０ｎｍの厚さに堆積した
後、不純物としてリン（Ｐ）を熱拡散させて第２の導電
性多結晶シリコン膜１０８を形成する。

【００１４】この後、前記第２の導電性多結晶シリコン
膜１０８上に全面にフォトレジスト（図示せず）を塗布
し、ＰＥＰ法によりレジストパターンを形成し、図８
（ｄ）に示すように、異方性エッチングにより前記第２
の導電性多結晶シリコン膜１０８、ＯＮＯ絶縁膜１０
７、第１の導電性多結晶シリコン膜１０２を順に自己整
合的に選択的に除去する。このような加工により、前記
第２の導電性多結晶シリコン膜１０８からなる制御ゲー
ト電極、第１の導電性多結晶シリコン膜１０２からなる
浮遊ゲート電極が形成される。

【００１５】なお、図８（ｄ）は図６（ｂ）中のＡ−Ａ
線に沿う断面に相当し、図９は図６（ｂ）中のＢ−Ｂ線
に沿う断面に相当する。この後、前記レジストパターン
を除去した後、熱酸化法により前記制御ゲート電極に相
当する第２の導電性多結晶シリコン膜１０８の表面（上
面、側面）、浮遊ゲート電極に相当する第１の導電性多
結晶シリコン膜１０２の表面（側面）に熱酸化膜１０９
を形成した後、イオン注入法によりシリコン基板１００
の表面にトランジスタのソースおよびドレインとなる拡
散領域１１０を形成する。

【００１６】さらに、全面に層間絶縁膜として、ＰＳＧ
膜（リン・ガラス膜）１１１を堆積した後、アルミ配線
１１２からなるビット線を形成する。しかし、上記した
ように二層スタック構造のゲート電極を持つセルトラン
ジスタのアレイを有する不揮発性半導体メモリにＳＴＩ
技術を適用した場合には、図６（ｂ）に示したように、
ＳＴＩ領域を構成する溝１００ａのアスペクト比が非常
に大きくなり、前記シリコン酸化膜１０５の埋め込み形
状が複雑になる。

【００１７】即ち、シリコン基板１００に溝１００ａを
形成した際に発生した結晶欠陥や、シリコン酸化膜１０
１（ゲート絶縁膜）を例えばＲＩＥ（反応性イオンエッ
チング）によりエッチングした際にその側面部に入った
ＲＩＥダメージ等を回復させるために、その後の工程で
高温の熱処理を必要とする。そして、この高温の熱処理
を酸化性雰囲気中で行った場合には、図８（ａ）に示す
ように、シリコン基板１００の表面と浮遊ゲート電極用
の第１の導電性多結晶シリコン膜１０２の側面部には酸
化膜１０４が形成されるが、前記シリコン酸化膜（ゲー
ト絶縁膜）１０１の側面部には酸化膜１０４が形成され
難いので、図８（ｂ）に示した工程における酸化膜１０
５の埋め込み形状が複雑になる。

【００１８】このような複雑な埋め込み形状に対してシ
リコン酸化膜１０５を埋め込むと、図８（ｂ）に示した
ように、酸化膜埋め込み部分の中心部付近にボイド１０
６が発生する場合があった。このように素子分離領域と
なる酸化膜埋め込み部分にボイド１０６が存在すると、
後の工程でのエッチバック時にその部分が大きく後退し
たり、素子間耐圧が低下するなどの問題が生じる。

【００１９】

【発明が解決しようとする課題】上記したように従来の
不揮発性半導体記憶装置にＳＴＩ技術を適用した場合に
は、素子分離領域用の酸化膜の埋め込み形状が複雑にな
り、酸化膜埋め込み部分の中心部付近にボイドが発生
し、素子間耐圧の低下をまねき、今後の素子の微細化に
対応できなくなるという問題があった。

【００２０】本発明は上記の問題点を解決すべくなされ
たもので、素子分離にＳＴＩ技術を適用した場合でも、
素子間耐圧の低下をまねくことなく、素子の微細化にも
容易に対応でき、デバイス特性の安定化を図り得る半導
体記憶装置およびその製造方法を提供することを目的と
する。

【００２１】

【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板と、前記半導体基板上に形成された第１
のゲート絶縁膜と、前記第１のゲート絶縁膜上に複数配
列されて形成された浮遊ゲート電極部材と、前記浮遊ゲ
ート電極部材相互間の前記半導体基板内に形成された溝
およびその上部に自己整合的に埋め込まれた素子分離領
域用の第１の絶縁膜と、前記浮遊ゲート電極部材の表面
および前記第１の絶縁膜を覆うように形成された第２の
ゲート絶縁膜と、前記第２のゲート絶縁膜上で前記溝に
直交する方向に複数配列されて形成された制御ゲート電
極部材と、前記浮遊ゲート電極部材の前記溝に面する側
面の下方部で前記第１の絶縁膜との間に形成された耐酸
化性を有する第２の絶縁膜とを具備することを特徴とす
る。

【００２２】また、本発明の半導体記憶装置の製造方法
は、半導体基板上に第１のゲート絶縁膜、浮遊ゲート電
極部材および第１の絶縁膜を順に積層して形成する工程
と、前記第１の絶縁膜および浮遊ゲート電極部材をそれ
ぞれ所望の形状に加工する工程と、前記加工後の第１の
絶縁膜および浮遊ゲート電極部材を覆うように耐酸化性
を有する第２の絶縁膜を形成する工程と、前記第２の絶
縁膜を前記浮遊ゲート電極部材の側壁に残すように異方
性エッチングにより前記第２の絶縁膜および第１の絶縁
膜を加工する工程と、前記加工後の第２の絶縁膜および
前記第１の絶縁膜をマスクとする異方性エッチングによ
り前記第１のゲート絶縁膜を選択的に除去するとともに
前記半導体基板に溝を形成する工程と、前記溝の内面に
熱酸化法により第３の絶縁膜を形成する工程と、前記浮
遊ゲート電極部材が埋まるまで前記半導体基板上に第４
の絶縁膜を堆積する工程と、前記浮遊ゲート電極部材の
側壁に残された第２の絶縁膜が所望の高さだけ露出する
ように異方性エッチングにより第３の絶縁膜および第１
の絶縁膜をエッチバックする工程とを具備することを特
徴とする。

【００２３】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１（ａ）は、本発明の半
導体記憶装置の第１の実施の形態に係るＮＡＮＤセル型
フラッシュメモリにＳＴＩ技術を用いた素子分離を適用
した例について、メモリセルアレイにおいてマトリクス
状に配設されたＮＡＮＤ型メモリセルの一例について代
表的に２個分を取り出して示す平面パターン図である。
図１（ｂ）は、図１（ａ）中のＢ−Ｂ線に沿う断面図で
ある。

【００２４】図１（ａ）、（ｂ）に示したＮＡＮＤ型メ
モリセルの等価回路は図６（ａ）に示したようなもので
ある。即ち、図６（ａ）に示すように、浮遊ゲートと制
御ゲートを有するＮチャネルのＭＯＳＦＥＴからなる複
数個のセルトランジスタＭ1〜Ｍ8 が直列に接続され、
一端側のドレインが選択ゲート用のＮＭＯＳトランジス
タＱ1 を介してビット線ＢＬｉに、多端側のソースが選
択ゲート用のＮＭＯＳトランジスタＱ2 を介してソース
線に接続されている。

【００２５】上記各トランジスタは同一のウェル基板上
に形成されており、セルトランジスタＭ1 〜Ｍ8 の制御
電極は行方向に連続的に配設されたワード線ＷＬ1 〜Ｗ
Ｌ8に接続されており、選択トランジスタＱ1 の制御電
極は選択線ＳＧ1 に、選択トランジスタＱ2 の制御電極
は選択線ＳＧ2 に接続されている。

【００２６】次に、図１（ａ）、（ｂ）に示したＮＡＮ
Ｄセル型フラッシュメモリのメモリセルアレイの製造工
程に本発明の製造方法を適用した実施例例について、図
１（ａ）中のＡ−Ａ線に沿う断面構造に着目して図２
（ａ）乃至（ｄ）乃至図４（ａ）乃至（ｃ）を参照しな
がら説明する。

【００２７】まず、図２（ａ）、（ｂ）に示すように、
半導体基板３００上に第１のゲート絶縁膜３０１、浮遊
ゲート電極部材３０２および第１の絶縁膜３０３を順に
積層して形成する。

【００２８】具体的には、シリコン基板３００の平坦に
仕上げられた表面に、熱酸化法によりシリコン酸化膜３
０１を１０ｎｍの厚さに形成する。この後、原料ガスと
してモノシランを用いたＬＰＣＶＤ法により多結晶シリ
コン膜を６００ｎｍの厚さに堆積した後、不純物として
リン（Ｐ）を熱拡散させて第１の導電性多結晶シリコン
膜３０２を形成し、続いて、原料ガスとしてＴＥＯＳ
（テトラエトキシシラン）を用いたＬＰＣＶＤ法により
シリコン酸化膜３０３を１００ｎｍの厚さに堆積する。

【００２９】次に、全面にフォトレジスト（図示せず）
を塗布し、ＰＥＰ法によりレジストパターンを形成し、
図２（ｃ）に示すように、前記シリコン酸化膜３０３を
異方性エッチングによりパターニングし、レジストパタ
ーンを除去した後、前記パターニングしたシリコン酸化
膜３０３をマスクとし、異方性エッチングにより前記第
１の導電性多結晶シリコン膜３０２を選択的に除去す
る。

【００３０】次に、図２（ｄ）に示すように、前記加工
後の第１の絶縁膜３０３および浮遊ゲート電極用の第１
の導電性多結晶シリコン膜３０２を覆うように基板上全
面に耐酸化性を有する第２の絶縁膜３０４を形成する。
具体例として、例えば原料ガスとしてジクロルシランガ
スとアンモニアガスを用いたＬＰＣＶＤ法によりシリコ
ン窒化膜３０４を３０ｎｍの厚さに堆積する。

【００３１】次に、図３（ａ）に示すように、前記シリ
コン窒化膜３０４を第１の導電性多結晶シリコン膜３０
２の側壁に残すように、異方性エッチングにより前記第
２の絶縁膜３０４を全面エッチバックを行う。

【００３２】次に、図３（ｂ）に示すように、前記シリ
コン窒化膜３０４および前記第１の絶縁膜３０３をマス
クとする異方性エッチングにより、シリコン酸化膜３０
３に比べて十分に薄い前記基板表面のシリコン酸化膜３
０１を選択的に除去するとともに前記シリコン基板３０
０を１μｍ程度エッチングして素子分離領域用の溝３０
０ａを形成する。

【００３３】次に、図３（ｃ）に示すように、熱酸化法
により前記溝３００ａの表面に熱酸化法により第３の絶
縁膜としてシリコン酸化膜３０５を形成する。次に、図
３（ｄ）に示すように、前記溝３００ａおよび浮遊ゲー
ト電極用の第１の導電性多結晶シリコン膜３０２が埋ま
るまで前記シリコン基板３００上に、ＬＰＣＶＤ法によ
りシリコン酸化膜３０６（第４の絶縁膜）を５００ｎｍ
の厚さに堆積する。

【００３４】次に、異方性エッチングにより、図４
（ａ）に示すように、前記浮遊ゲート電極用の第１の導
電性多結晶シリコン膜３０２およびその側壁に残された
シリコン酸化膜３０４が所望の高さ（例えば４００ｎｍ
程度露出）露出するまで異方性エッチングにより全表面
をエッチバックする（シリコン酸化膜３０６およびシリ
コン窒化膜３０４をエッチバックする）。

【００３５】次に、図４（ｂ）に示すように、前記エッ
チバックにより露出した前記シリコン酸化膜３０４をホ
ット燐酸液を用いて選択的に除去する。次に、図４
（ｃ）に示すように、ＬＰＣＶＤ法により連続して６ｎ
ｍのシリコン酸化膜／１０ｎｍのシリコン窒化膜／６ｎ
ｍのシリコン酸化膜（つまり、三層のＯＮＯ絶縁膜）３
０７を形成した後、さらにその表面に多結晶シリコン膜
を３５０ｎｍの厚さに堆積した後、不純物としてリン
（Ｐ）を熱拡散させて第２の導電性多結晶シリコン膜３
０８を形成する。

【００３６】この後、図１（ｂ）に示すように、前記第
２の導電性多結晶シリコン膜３０８上に全面にフォトレ
ジスト（図示せず）を塗布し、ＰＥＰ法によりレジスト
パターンを形成し、異方性エッチングにより前記第２の
導電性多結晶シリコン膜３０８、ＯＮＯ絶縁膜３０７、
第１の導電性多結晶シリコン膜３０２を順に自己整合的
に選択的に除去する。このような加工により、セルトラ
ンジスタＭ1 〜Ｍ8 用の制御ゲート電極（第２の導電性
多結晶シリコン膜３０８からなる）、浮遊ゲート電極
（第１の導電性多結晶シリコン膜３０２からなる）およ
び選択トランジスタＱ１、Ｑ２のゲート電極が形成され
る。

【００３７】なお、選択トランジスタＱ１、Ｑ２の部分
にも、セルトランジスタＭ1 〜Ｍ8と同様に第１の導電
性多結晶シリコン膜３０２が形成されているが、この部
分の第１の導電性多結晶シリコン膜３０２がゲート電極
用の第２の導電性多結晶シリコン膜３０８と電気的に接
続されている。

【００３８】この後、前記レジストパターンを除去した
後、熱酸化法により前記制御ゲート電極３０８の表面
（上面、側面）、浮遊ゲート電極３０２の表面（側面）
に熱酸化膜３０９を形成した後、イオン注入法によりシ
リコン基板３００の表面にトランジスタのソースおよび
ドレインとなる拡散領域３１０を形成する。

【００３９】さらに、全面に層間絶縁膜として、ＰＳＧ
膜（リン・ガラス膜）１１１あるいはＢＰＳＧ膜（ボロ
ン・リン・ガラス膜）を堆積した後、アルミ配線１１２
からなるビット線を形成する。

【００４０】上記した工程により形成されたＮＡＮＤセ
ル型フラッシュメモリのメモリセルアレイにおいては、
半導体基板と、前記半導体基板上に形成された第１のゲ
ート絶縁膜と、前記第１のゲート絶縁膜上に複数配列さ
れて形成された浮遊ゲート電極部材と、前記浮遊ゲート
電極部材相互間の前記半導体基板内に形成された溝およ
びその上部に自己整合的に埋め込まれた素子分離領域用
の第１の絶縁膜と、前記浮遊ゲート電極部材の表面およ
び前記第１の絶縁膜を覆うように形成された第２のゲー
ト絶縁膜と、前記第２のゲート絶縁膜上で前記溝に直交
する方向に複数配列されて形成された制御ゲート電極部
材と、前記浮遊ゲート電極部材の前記溝に面する側面の
下方部で前記第１の絶縁膜との間に形成された耐酸化性
を有する第２の絶縁膜とを具備することを特徴とする。

【００４１】上記実施例の製造工程によれば、シリコン
基板３００上のワード線形成予定方向に直交する方向
に、素子分離領域と素子領域とを交互に配列するように
形成する。この場合、素子分離領域用の溝３００ａを形
成し、浮遊ゲート電極３０２の側面にシリコン窒化膜３
０４を形成した後に素子分離領域用の酸化膜３０６を埋
め込むことにより、酸化膜３０６の埋め込み形状を改善
している。

【００４２】即ち、シリコン基板３００に溝３００ａを
形成した際に発生した結晶欠陥や、基板表面のシリコン
酸化膜３０１（ゲート絶縁膜）を例えばＲＩＥによりエ
ッチングした際にその側面部に入ったＲＩＥダメージ等
を回復させるために必要とする高温での熱処理を、前記
素子分離領域用の酸化膜３０６を埋め込む前に行うこと
が可能になる。

【００４３】この際、高温の熱処理を酸化性雰囲気中で
行った場合、シリコン基板３００の表面には酸化膜３０
５が形成されるが、浮遊ゲート電極用の第１の導電性多
結晶シリコン膜３０２の側面部はシリコン窒化膜３０４
により予め覆われているから酸化膜３０５が形成されな
いので、酸化膜３０６の埋め込み形状の悪化を抑制でき
る。

【００４４】また、熱酸化による浮遊ゲート電極用の第
１の導電性多結晶シリコン膜３０２の体積の膨脹を抑制
でき、素子分離領域用の酸化膜３０６内にボイドが発生
するこを抑制でき、素子間耐圧の低下を防止することが
できる。

【００４５】また、埋め込み酸化膜３０６をエッチバッ
クした後、浮遊ゲート電極用の第１の導電性多結晶シリ
コン膜３０２の側面で露出しているシリコン窒化膜３０
４を除去することにより、浮遊ゲート電極用の第１の導
電性多結晶シリコン膜３０２と後の工程で形成されるＯ
ＮＯ絶縁膜３０７との接触面積を大きくすることが可能
になる。これにより、メモリセルの書き込み時に制御電
極３０７に印加される書き込み電圧を低く設定させるこ
とが可能になるので、セルトランジスタの信頼性を向上
させることが可能になる。

【００４６】なお、前記実施例では、図３（ｄ）に示し
たように、浮遊ゲート電極用の第１の導電性多結晶シリ
コン膜３０２およびその側壁に残されたシリコン酸化膜
３０４が所望の高さだけ露出するまで異方性エッチング
により全表面をエッチバックする工程の後に、露出して
いるシリコン酸化膜３０４を除去したが、これは以下に
述べるように変更することが可能である。

【００４７】例えば、前記溝３００ａの内部に熱酸化法
により第３の絶縁膜３０５を形成した後、前記したよう
に結晶欠陥やゲート絶縁膜３０１のダメージを回復させ
るために高温での熱処理を行った直後に、前記浮遊ゲー
ト電極用の第１の導電性多結晶シリコン膜３０２の側壁
に残されていたシリコン窒化膜３０４を、ホット燐酸液
を用いて、あるいは等方性のドライエッチングにより完
全に除去しても、前記実施例とほぼ同様の効果が得られ
る。

【００４８】また、前記浮遊ゲート電極用の第１の導電
性多結晶シリコン膜３０２の側壁に残されていたシリコ
ン窒化膜３０４を除去せずにＯＮＯ絶縁膜３０７を形成
した場合でも、前記したような酸化膜埋め込み形状の悪
化を抑制できるという効果が得られる。

【００４９】この場合に得られる半導体装置は、図５に
示すように、前記シリコン窒化膜３０４は、前記浮遊ゲ
ート電極部材３０２の前記溝３００ａに面する側面の下
方部では前記埋め込み酸化膜３０６との間に存在し、上
記側面の上方部では前記ＯＮＯ絶縁膜３０７との間に存
在している。なお、図５において、前記した図４（ｃ）
中と同一部分には同一符号を付している。また、耐酸化
性絶縁膜としては、前記シリコン窒化膜３０４に限ら
ず、例えばオキシナイトライド膜などを使用してもよ
い。

【００５０】

【発明の効果】上述したように本発明によれば、素子分
離にＳＴＩ技術を適用した場合でも、素子間耐圧の低下
をまねくことなく、素子の微細化にも容易に対応でき、
デバイス特性の安定化を図り得る半導体記憶装置および
その製造方法を提供することができる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の第１の実施の形態に
係るＮＡＮＤセル型フラッシュメモリのセルアレイにお
けるＮＡＮＤ型メモリセルの一例について代表的に２個
分を取り出して示す平面パターンおよび断面図。

【図２】図１に示したＮＡＮＤセル型フラッシュメモリ
のセルアレイの製造に適用される本発明の半導体記憶装
置の製造方法の第１の実施の形態に係る製造工程の一部
を示す断面図。

【図３】図２の工程に続く工程を示す断面図。

【図４】図３の工程に続く工程を示す断面図。

【図５】本発明の半導体記憶装置の製造方法の第２の実
施の形態により製造されたＮＡＮＤセル型フラッシュメ
モリの一部を示す断面図。

【図６】ＮＡＮＤセル型フラッシュメモリにＳＴＩ技術
を用いた素子分離を適用した従来例のメモリセルアレイ
におけるＮＡＮＤ型メモリセルの一例について代表的に
２個分を取り出して示す等価回路図および平面パターン
図。

【図７】図６に示したＮＡＮＤセル型フラッシュメモリ
のメモリセルアレイの従来の製造工程の一部を示す断面
図。

【図８】図７の工程に続く工程を示す断面図。

【図９】図６（ｂ）中のＡ−Ａ線に沿う断面図。

【符号の説明】

３００…シリコン基板、 ３００ａ…素子分離領域用の溝、 ３０１…シリコン酸化膜（ゲート絶縁膜）、 ３０２…浮遊ゲート電極、 ３０４…シリコン窒化膜、 ３０５…酸化膜、 ３０６…素子分離領域用の酸化膜、 ３０７…ＯＮＯ絶縁膜、 ３０８…制御ゲート電極。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、前記半導体基板上に形成
   された第１のゲート絶縁膜と、 前記第１のゲート絶縁膜上に複数配列されて形成された
   浮遊ゲート電極部材と、 前記浮遊ゲート電極部材相互間の前記半導体基板内に形
   成された溝およびその上部に自己整合的に埋め込まれた
   素子分離領域用の第１の絶縁膜と、 前記浮遊ゲート電極部材の上面、側面の一部および前記
   第１の絶縁膜の上面を覆うように形成された第２のゲー
   ト絶縁膜と、 前記第２のゲート絶縁膜上で前記溝に直交する方向に複
   数配列されて形成された制御ゲート電極部材と、 前記浮遊ゲート電極部材の前記溝に面する側面の下方部
   で前記第１の絶縁膜との間に形成された耐酸化性を有す
   る第２の絶縁膜とを具備することを特徴とする半導体記
   憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、 前記浮遊ゲート電極部材の前記溝に面する側面の側面の
   上方部で前記第２のゲート絶縁膜との間にも前記耐酸化
   性を有する第２の絶縁膜が形成されていることを特徴と
   する半導体記憶装置。
3. 【請求項３】 請求項１または２記載の半導体記憶装置
   において、 前記耐酸化性を有する第２の絶縁膜はシリコン窒化膜、
   オキシナイトライド膜のいずれかであることを特徴とす
   る半導体記憶装置。
4. 【請求項４】 半導体基板上に第１のゲート絶縁膜、浮
   遊ゲート電極部材および第１の絶縁膜を順に積層して形
   成する工程と、 前記第１の絶縁膜および浮遊ゲート電極部材をそれぞれ
   所望の形状に加工する工程と、 前記加工後の第１の絶縁膜および浮遊ゲート電極部材を
   覆うように耐酸化性を有する第２の絶縁膜を形成する工
   程と、 前記第２の絶縁膜を前記浮遊ゲート電極部材の側壁に残
   すように異方性エッチングにより前記第２の絶縁膜およ
   び第１の絶縁膜を加工する工程と、 前記加工後の第２の絶縁膜および前記第１の絶縁膜をマ
   スクとする異方性エッチングにより前記第１のゲート絶
   縁膜を選択的に除去するとともに前記半導体基板に溝を
   形成する工程と、 前記溝の内面に熱酸化法により第３の絶縁膜を形成する
   工程と、 前記浮遊ゲート電極部材が埋まるまで素子分離領域用の
   第４の絶縁膜を前記半導体基板上に堆積する工程と、 前記浮遊ゲート電極部材およびその側壁に残された第２
   の絶縁膜が所望の高さだけ露出するまで異方性エッチン
   グにより前記第４の絶縁膜および第１の絶縁膜をエッチ
   バックする工程とを具備することを特徴とする半導体記
   憶装置の製造方法。
5. 【請求項５】 請求項４記載の半導体記憶装置の製造方
   法において、 前記溝の内部に第３の絶縁膜を形成する工程の後に、前
   記半導体基板に溝を形成した際に発生した結晶欠陥や前
   記第１のゲート絶縁膜を異方性エッチングした際にその
   側面部に入ったダメージを回復させるための熱処理を行
   うことを特徴とする半導体記憶装置の製造方法。
6. 【請求項６】 請求項４記載の半導体記憶装置の製造方
   法において、 前記第４の絶縁膜をエッチバックする工程により露出し
   た前記第２の絶縁膜を除去する工程をさらに具備するこ
   とを特徴とする半導体記憶装置の製造方法。
7. 【請求項７】 請求項６記載の半導体記憶装置の製造方
   法において、 前記第２の絶縁膜を除去する工程はホット燐酸液を用い
   て行うことを特徴とする半導体記憶装置の製造方法。
8. 【請求項８】 請求項４記載の半導体記憶装置の製造方
   法において、 前記溝の内部に熱酸化法により第３の絶縁膜を形成する
   工程の直後に、前記浮遊ゲート電極部材の側壁に残され
   ていた第２の絶縁膜をホット燐酸液を用いて除去する工
   程をさらに具備することを特徴とする半導体記憶装置の
   製造方法。
9. 【請求項９】 請求項４記載の半導体記憶装置の製造方
   法において、 前記溝の内部に熱酸化法により第３の絶縁膜を形成する
   工程の直後に、前記浮遊ゲート電極部材の側壁に残され
   ていた第２の絶縁膜を等方性のドライエッチングにより
   除去する工程をさらに具備することを特徴とする半導体
   記憶装置の製造方法。