JP2655765B2 - 半導体装置 - Google Patents
半導体装置Info
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＭＮＯＳやＭＯＮＯＳ等
の如きトラップ型の不揮発性メモリをマトリクス状に配
した半導体装置に関するものである。
の如きトラップ型の不揮発性メモリをマトリクス状に配
した半導体装置に関するものである。
【０００２】
【従来の技術】従来、このような半導体装置では基板
（ウエル）は全メモリセルについて共通であり、１つの
メモリトランジスタのゲ−トを選択すると、そのライン
につながっている他のメモリトランジスタが全て選択さ
れてしまう。よって、非選択のメモリトランジスタに対
しては書き込みを禁止するためビット線に電圧を印加す
るようにしており、そのビット線の電流の漏洩を防ぐた
めメモリトランジスタとは別に選択用トランジスタを設
けていた。
（ウエル）は全メモリセルについて共通であり、１つの
メモリトランジスタのゲ−トを選択すると、そのライン
につながっている他のメモリトランジスタが全て選択さ
れてしまう。よって、非選択のメモリトランジスタに対
しては書き込みを禁止するためビット線に電圧を印加す
るようにしており、そのビット線の電流の漏洩を防ぐた
めメモリトランジスタとは別に選択用トランジスタを設
けていた。
【０００３】図５、図６は斯る従来の半導体装置の回路
構成を示している。図５は特開昭６２−４５１８２号に
開示されているものと同じであり、図６は特開昭５９−
２１１２８１号に開示されているものと同じである。図
５において、３０はウエルであり、メモリセルＭ１，Ｍ
２，Ｍ３，Ｍ４・・・・・全てに対し共通となっている。各
メモリセルにはメモリトランジスタＱｍ以外に選択用ト
ランジスタＱｓが設けられている。図６においても、３
１、３２で示している部分が全てのメモリＭ１〜Ｍ３に
つながっている如くウエルは共通であり、各メモリセル
にはメモリトランジスタ３３と選択用トランジスタ３４
が設けられている。
構成を示している。図５は特開昭６２−４５１８２号に
開示されているものと同じであり、図６は特開昭５９−
２１１２８１号に開示されているものと同じである。図
５において、３０はウエルであり、メモリセルＭ１，Ｍ
２，Ｍ３，Ｍ４・・・・・全てに対し共通となっている。各
メモリセルにはメモリトランジスタＱｍ以外に選択用ト
ランジスタＱｓが設けられている。図６においても、３
１、３２で示している部分が全てのメモリＭ１〜Ｍ３に
つながっている如くウエルは共通であり、各メモリセル
にはメモリトランジスタ３３と選択用トランジスタ３４
が設けられている。
【０００４】
【発明が解決しようとする課題】このように、従来のメ
モリ・マトリクスの半導体装置では各メモリセルにメモ
リトランジスタとは別に選択トランジスタを必要として
いるので、その分、各メモリセルは大きくなり、従って
半導体装置全体が大型化していた。しかも選択用トラン
ジスタに対する配線を施したり、電圧を与えたりするの
で、構成が複雑であった。本発明はこのような点に鑑み
なされたものであって、選択用トランジスタを不要とし
た簡単な構成の半導体装置を提供することを目的とす
る。
モリ・マトリクスの半導体装置では各メモリセルにメモ
リトランジスタとは別に選択トランジスタを必要として
いるので、その分、各メモリセルは大きくなり、従って
半導体装置全体が大型化していた。しかも選択用トラン
ジスタに対する配線を施したり、電圧を与えたりするの
で、構成が複雑であった。本発明はこのような点に鑑み
なされたものであって、選択用トランジスタを不要とし
た簡単な構成の半導体装置を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、トラップ型のメモリセルをマトリクス状
に配してなる半導体装置において、メモリトランジスタ
が一列に並ぶようにウエルを分離する手段と、分離され
た各ウエルごとに電圧を印加する第１の電圧印加手段
と、分離された各ウエルの同一行のメモリトランジスタ
のゲ−ト電極を結ぶ複数の配線と、前記複数の配線に対
し各配線ごとに電圧を印加する第２の電圧印加手段と、
を備え、情報の書き込みを前記第１、第２の電圧印加手
段によって行ない得るようにしている。
め本発明では、トラップ型のメモリセルをマトリクス状
に配してなる半導体装置において、メモリトランジスタ
が一列に並ぶようにウエルを分離する手段と、分離され
た各ウエルごとに電圧を印加する第１の電圧印加手段
と、分離された各ウエルの同一行のメモリトランジスタ
のゲ−ト電極を結ぶ複数の配線と、前記複数の配線に対
し各配線ごとに電圧を印加する第２の電圧印加手段と、
を備え、情報の書き込みを前記第１、第２の電圧印加手
段によって行ない得るようにしている。
【０００６】この場合、本発明の半導体装置では、情報
の書き込み時に情報の書き込みを行なうべく選択された
メモリトランジスタを有するウエルには接地電位又は低
電圧を印加するとともに該選択されたメモリトランジス
タのゲート電極にはプログラム電圧ＶＰＰを印加し、前
記メモリトランジスタとウエルを共通にする情報の書き
込みを行なわない非選択のメモリトランジスタのゲート
電極には情報の書き込みが行なわれない範囲内の高い電
圧ＶＷＰを印加し、前記選択されたメモリトランジスタ
と上記配線の１つを共通にする非選択のメモリトランジ
スタのウエルには（ＶＰＰ−ＶＷＰ）以上の電圧を印加
するようにしている。
の書き込み時に情報の書き込みを行なうべく選択された
メモリトランジスタを有するウエルには接地電位又は低
電圧を印加するとともに該選択されたメモリトランジス
タのゲート電極にはプログラム電圧ＶＰＰを印加し、前
記メモリトランジスタとウエルを共通にする情報の書き
込みを行なわない非選択のメモリトランジスタのゲート
電極には情報の書き込みが行なわれない範囲内の高い電
圧ＶＷＰを印加し、前記選択されたメモリトランジスタ
と上記配線の１つを共通にする非選択のメモリトランジ
スタのウエルには（ＶＰＰ−ＶＷＰ）以上の電圧を印加
するようにしている。
【０００７】
【作用】このような構成によると、メモリセルはゲ−ト
の配線とウエルのマトリクスから選択されるので、書き
込みや消去を各メモリセルごとに行なうことができる。
また、選択用のトランジスタが存しないので、各メモリ
セルが縮小されるとともに配線数も少なくなる。
の配線とウエルのマトリクスから選択されるので、書き
込みや消去を各メモリセルごとに行なうことができる。
また、選択用のトランジスタが存しないので、各メモリ
セルが縮小されるとともに配線数も少なくなる。
【０００８】
【実施例】本発明を実施した図１において、Ｗ１〜Ｗ４
は互いに分離されたウエルであり、各メモリセルはメモ
リトランジスタＴ１１〜Ｔ４４のみで構成されており、
従来例で用いられていたような選択用トランジスタは存
在しない。各ウエルＷ１〜Ｗ４にはメモリトランジスタ
がＹ方向に並んでいる。Ｙ１〜Ｙ４はウエルＷ１〜Ｗ４
に関しＸ方向に並んだメモリトランジスタのゲ−ト電極
に共通なゲ−ト制御配線である。１は書き込み時に前記
ウエルＷ１、Ｗ２、Ｗ３、Ｗ４ごとに電圧を与える書き
込み用のＸ・デコ−ダであり、２は書き込み時及び読み
出し時にゲ−ト制御配線Ｙ１、Ｙ２、Ｙ３、Ｙ４ごとに
電圧を与えるＹ・デコ−ダである。また、３は読み出し
時にウエルＷ１、Ｗ２、Ｗ３、Ｗ４ごとに電圧を与える
読み出し用のＸ・デコ−ダである。
は互いに分離されたウエルであり、各メモリセルはメモ
リトランジスタＴ１１〜Ｔ４４のみで構成されており、
従来例で用いられていたような選択用トランジスタは存
在しない。各ウエルＷ１〜Ｗ４にはメモリトランジスタ
がＹ方向に並んでいる。Ｙ１〜Ｙ４はウエルＷ１〜Ｗ４
に関しＸ方向に並んだメモリトランジスタのゲ−ト電極
に共通なゲ−ト制御配線である。１は書き込み時に前記
ウエルＷ１、Ｗ２、Ｗ３、Ｗ４ごとに電圧を与える書き
込み用のＸ・デコ−ダであり、２は書き込み時及び読み
出し時にゲ−ト制御配線Ｙ１、Ｙ２、Ｙ３、Ｙ４ごとに
電圧を与えるＹ・デコ−ダである。また、３は読み出し
時にウエルＷ１、Ｗ２、Ｗ３、Ｗ４ごとに電圧を与える
読み出し用のＸ・デコ−ダである。
【０００９】Ｄ１〜Ｄ４はドレイン用の配線であり、Ｓ
は全メモリトランジスタに共通に接続されたソ−ス用の
配線である。このように本実施例では配線Ｙ１〜Ｙ４と
ウエルＷ１〜Ｗ４は互いに直交しメモリ・マトリクスを
構成している。
は全メモリトランジスタに共通に接続されたソ−ス用の
配線である。このように本実施例では配線Ｙ１〜Ｙ４と
ウエルＷ１〜Ｗ４は互いに直交しメモリ・マトリクスを
構成している。
【００１０】図２、図３は前記ウエルＷ１〜Ｗ４を互い
に分離する構造例を示しており、図２はｎ型の半導体基
板１１の上部に形成されたＰウエル層を酸化膜よりなる
トレンチ１２ａ〜１２ｃで分離した場合を示している。
ここで、１３はウエル内に形成されたソ−ス領域、１４
はドレイン領域であり、１５はゲ−ト電極、１６はＳｉ
Ｏ２の酸化膜、１７はＳｉＮの窒化膜である。一方、図
３は図２のトレンチ１２ａ〜１２ｃの代わりにｎ型の基
板１１に独立に形成した各ＰウエルＷ１〜Ｗ４と基板１
１とのＰＮ接合を逆バイアスすることによりウエルＷ１
〜Ｗ４を分離しており、上方にはフィ−ルド酸化膜１８
ａ〜１８ｅが図示の如く設けられている。他の部分は図
２と同一である。
に分離する構造例を示しており、図２はｎ型の半導体基
板１１の上部に形成されたＰウエル層を酸化膜よりなる
トレンチ１２ａ〜１２ｃで分離した場合を示している。
ここで、１３はウエル内に形成されたソ−ス領域、１４
はドレイン領域であり、１５はゲ−ト電極、１６はＳｉ
Ｏ２の酸化膜、１７はＳｉＮの窒化膜である。一方、図
３は図２のトレンチ１２ａ〜１２ｃの代わりにｎ型の基
板１１に独立に形成した各ＰウエルＷ１〜Ｗ４と基板１
１とのＰＮ接合を逆バイアスすることによりウエルＷ１
〜Ｗ４を分離しており、上方にはフィ−ルド酸化膜１８
ａ〜１８ｅが図示の如く設けられている。他の部分は図
２と同一である。
【００１１】次に図示の半導体装置の書き込みにおける
各メモリトランジスタＴ１１〜Ｔ４４に対する印加電圧
動作について図４を参照しながら説明する。今、メモリ
セル５に書き込みを行なうものとする。この場合、まず
ウエルＷ２に接地電位（又は低電圧）を与え、ゲ−ト制
御配線Ｙ２に図４に示すようなプログラム電圧ＶＰＰを
印加する。すると、メモリセル５のメモリトランジスタ
Ｔ２２のゲ−ト電極とウエルＷ２間には高電界が発生し
電子が基板１１から注入され窒化膜１７にトラップされ
る。これにより、メモリセル５に対する書き込み状態が
実現される。
各メモリトランジスタＴ１１〜Ｔ４４に対する印加電圧
動作について図４を参照しながら説明する。今、メモリ
セル５に書き込みを行なうものとする。この場合、まず
ウエルＷ２に接地電位（又は低電圧）を与え、ゲ−ト制
御配線Ｙ２に図４に示すようなプログラム電圧ＶＰＰを
印加する。すると、メモリセル５のメモリトランジスタ
Ｔ２２のゲ−ト電極とウエルＷ２間には高電界が発生し
電子が基板１１から注入され窒化膜１７にトラップされ
る。これにより、メモリセル５に対する書き込み状態が
実現される。
【００１２】非選択のメモリセル、例えば選択されたメ
モリセル５とウエルＷ２を共通にするメモリセル８のゲ
−ト電極にはゲ−ト制御配線Ｙ１を介して図４に示す電
圧ＶＷＰをかける。この電圧ＶＷＰは書き込みが起こら
ない範囲の最大の電圧であるが、必ずしもその値に選ぶ
必要はなく、ＶＷＰよりやや低い電圧であってもよい。
いずれにしても、この電圧ＶＷＰではメモリセル８のメ
モリトランジスタＴ１２のゲ−ト電極とウエルＷ２間に
生じる電界は弱く、電子の注入は生じない。従って、電
子のトラップもないので、記憶状態は生じない。
モリセル５とウエルＷ２を共通にするメモリセル８のゲ
−ト電極にはゲ−ト制御配線Ｙ１を介して図４に示す電
圧ＶＷＰをかける。この電圧ＶＷＰは書き込みが起こら
ない範囲の最大の電圧であるが、必ずしもその値に選ぶ
必要はなく、ＶＷＰよりやや低い電圧であってもよい。
いずれにしても、この電圧ＶＷＰではメモリセル８のメ
モリトランジスタＴ１２のゲ−ト電極とウエルＷ２間に
生じる電界は弱く、電子の注入は生じない。従って、電
子のトラップもないので、記憶状態は生じない。
【００１３】次にメモリセル１０のように前記選択メモ
リセル５とウエルは異にするがゲ−ト制御配線Ｙ２を共
通にする非選択のメモリセルはゲ−ト電極とウエル間の
電位差（ＶＰＰ−Ｘ）がＶＰＰ−Ｘ≦ＶＷＰなる電圧
Ｘ，即ちＸ≧ＶＰＰ−ＶＷＰなる電圧をかけておく。
リセル５とウエルは異にするがゲ−ト制御配線Ｙ２を共
通にする非選択のメモリセルはゲ−ト電極とウエル間の
電位差（ＶＰＰ−Ｘ）がＶＰＰ−Ｘ≦ＶＷＰなる電圧
Ｘ，即ちＸ≧ＶＰＰ−ＶＷＰなる電圧をかけておく。
【００１４】このようにすると、選択されたメモリセル
５とウエルもゲ−ト制御配線も共通にしない他の非選択
のメモリセル９等に対して、 ＶＷＰ−（ＶＰＰ−ＶＷＰ）＝（２ＶＷＰ−ＶＰＰ） なる電位差がかかるが、これが−ＶＷＮ〜ＶＷＰの範囲
にあれば、書き込み、消去のいずれにおいても誤動作は
生じない。尚、図４によれば（２ＶＷＰ−ＶＰＰ）はほ
ぼ０Ｖになる。以上の書き込み動作において各メモリセ
ルのメモリトランジスタのソ−ス領域・ドレイン領域に
は電圧を印加する必要がなく、オ−プン状態のままでよ
い。
５とウエルもゲ−ト制御配線も共通にしない他の非選択
のメモリセル９等に対して、 ＶＷＰ−（ＶＰＰ−ＶＷＰ）＝（２ＶＷＰ−ＶＰＰ） なる電位差がかかるが、これが−ＶＷＮ〜ＶＷＰの範囲
にあれば、書き込み、消去のいずれにおいても誤動作は
生じない。尚、図４によれば（２ＶＷＰ−ＶＰＰ）はほ
ぼ０Ｖになる。以上の書き込み動作において各メモリセ
ルのメモリトランジスタのソ−ス領域・ドレイン領域に
は電圧を印加する必要がなく、オ−プン状態のままでよ
い。
【００１５】以上において、主として書き込み動作につ
いて述べたが、消去の場合も同様にゲ−ト制御配線とウ
エルの電圧を選ぶことでメモリセルの完全な選択と非選
択が行なえる。
いて述べたが、消去の場合も同様にゲ−ト制御配線とウ
エルの電圧を選ぶことでメモリセルの完全な選択と非選
択が行なえる。
【００１６】
【発明の効果】以上説明したように本発明によれば、メ
モリセルはゲ−トの配線とウエルのマトリクスから選択
されるので、書き込みや消去を各メモリセルごとに行な
うことができる。また、選択用のトランジスタが存しな
いので、各メモリセルが縮小されるとともに配線数も少
なくなるという効果があり、本発明は極めて有用であ
る。
モリセルはゲ−トの配線とウエルのマトリクスから選択
されるので、書き込みや消去を各メモリセルごとに行な
うことができる。また、選択用のトランジスタが存しな
いので、各メモリセルが縮小されるとともに配線数も少
なくなるという効果があり、本発明は極めて有用であ
る。
【図１】 本発明を実施した半導体装置の回路結線図。
【図２】 そのウエルを複数に分割する構造例を示す
図。
図。
【図３】 同じくウエルを複数に分割する他の構造例を
示す図。
示す図。
【図４】 メモリトランジスタのゲ−トとウエルに印加
する電圧関係を説明するための図。
する電圧関係を説明するための図。
【図５】 従来例の回路結線図。
【図６】 他の従来例の回路結線図。
Ｗ１〜Ｗ４ ウエル Ｙ１〜Ｙ４ ゲ−ト制御配線 Ｔ１１〜Ｔ４４ メモリトランジスタ １１ 半導体基板 １２ａ〜１２ｃ トレンチ １３ ソ−ス領域 １４ ドレイン領域 １５ ゲ−ト電極 １６ 酸化膜 １７ 窒化膜 １８ａ〜１８ｅ フィ−ルド酸化膜
Claims (1)
- 【請求項１】トラップ型のメモリセルをマトリクス状に
配してなる半導体装置において、 メモリトランジスタが一列に並ぶようにウエルを分離す
る手段と、 分離された各ウエルごとに電圧を印加する第１の電圧印
加手段と、 分離された各ウエルの同一行のメモリトランジスタのゲ
ート電極を結ぶ複数の配線と、 前記複数の配線に対し各配線ごとに電圧を印加する第２
の電圧印加手段と、 を備え、情報の書き込み時に情報の書き込みを行うべく
選択されたメモリトランジスタを有するウエルには接地
電位又は低電圧を印加するとともに該選択されたメモリ
トランジスタのゲート電極にはプログラム電圧ＶＰＰを
印加し、前記メモリトランジスタとウエルを共通にする
情報の書き込みを行わない非選択のメモリトランジスタ
のゲート電極には情報の書き込みが行われない範囲内の
高い電圧ＶＷＰを印加し、前記選択されたメモリトラン
ジスタと上記配線の１つを共通にする非選択のメモリト
ランジスタのウエルには（ＶＰＰ−ＶＷＰ）以上の電圧
を印加するようにしたことを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15582191A JP2655765B2 (ja) | 1991-05-29 | 1991-05-29 | 半導体装置 |
| US07/813,136 US5343423A (en) | 1991-05-29 | 1991-12-23 | FET memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15582191A JP2655765B2 (ja) | 1991-05-29 | 1991-05-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04352362A JPH04352362A (ja) | 1992-12-07 |
| JP2655765B2 true JP2655765B2 (ja) | 1997-09-24 |
Family
ID=15614226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15582191A Expired - Fee Related JP2655765B2 (ja) | 1991-05-29 | 1991-05-29 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5343423A (ja) |
| JP (1) | JP2655765B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3406077B2 (ja) * | 1994-08-26 | 2003-05-12 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| JP3960639B2 (ja) * | 1996-05-10 | 2007-08-15 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| DE19652547C2 (de) | 1996-12-17 | 2002-04-25 | Infineon Technologies Ag | Speicherzellenanordnung mit Grabenstruktur und einem Gatedielektrikum, das ein Material mit Ladungsträger-Haftstellen enthält, und Verfahren zu deren Herstellung |
| JP3378879B2 (ja) | 1997-12-10 | 2003-02-17 | 松下電器産業株式会社 | 不揮発性半導体記憶装置及びその駆動方法 |
| EP1068645B1 (de) * | 1998-03-24 | 2014-05-07 | Infineon Technologies AG | Speicherzellenanordnung und verfahren zu ihrer herstellung |
| US6107896A (en) * | 1998-05-01 | 2000-08-22 | Berg Technology, Inc. | Linear attenuation equalizer and method for designing same |
| US6300183B1 (en) | 1999-03-19 | 2001-10-09 | Microchip Technology Incorporated | Independently programmable memory segments within a PMOS electrically erasable programmable read only memory array achieved by N-well separation and method therefor |
| JP3833489B2 (ja) | 2001-03-29 | 2006-10-11 | 株式会社東芝 | 冷陰極放電装置 |
| US6649453B1 (en) * | 2002-08-29 | 2003-11-18 | Micron Technology, Inc. | Contactless uniform-tunneling separate p-well (CUSP) non-volatile memory array architecture, fabrication and operation |
| US7495279B2 (en) * | 2005-09-09 | 2009-02-24 | Infineon Technologies Ag | Embedded flash memory devices on SOI substrates and methods of manufacture thereof |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55120171A (en) * | 1979-03-12 | 1980-09-16 | Toshiba Corp | Semiconductor integrated circuit |
| US4375087C1 (en) * | 1980-04-09 | 2002-01-01 | Hughes Aircraft Co | Electrically erasable programmable read-only memory |
| JPS59211281A (ja) * | 1983-05-17 | 1984-11-30 | Citizen Watch Co Ltd | メモリ−マトリックス回路 |
| JPS6146058A (ja) * | 1984-08-10 | 1986-03-06 | Hitachi Ltd | 半導体装置およびその読み出し方法 |
| US4763177A (en) * | 1985-02-19 | 1988-08-09 | Texas Instruments Incorporated | Read only memory with improved channel length isolation and method of forming |
| JPS6245182A (ja) * | 1985-08-23 | 1987-02-27 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
| US4797804A (en) * | 1987-03-09 | 1989-01-10 | International Business Machines Corporation | High density, high performance, single event upset immune data storage cell |
| US4996668A (en) * | 1988-08-09 | 1991-02-26 | Texas Instruments Incorporated | Erasable programmable memory |
| US5051795A (en) * | 1989-11-21 | 1991-09-24 | Texas Instruments Incorporated | EEPROM with trench-isolated bitlines |
-
1991
- 1991-05-29 JP JP15582191A patent/JP2655765B2/ja not_active Expired - Fee Related
- 1991-12-23 US US07/813,136 patent/US5343423A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5343423A (en) | 1994-08-30 |
| JPH04352362A (ja) | 1992-12-07 |
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