CN111512441A - 包含瓶形存储器堆叠结构的三维存储器装置及其制造方法 - Google Patents

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Abstract

一种三维存储器装置包含：位于衬底上方的绝缘层与导电层的交替堆叠，位于所述交替堆叠上方的漏极选择层级栅极电极，延伸穿过所述交替堆叠和所述漏极选择层级栅极电极中的相应一个的存储器开口，以及位于所述存储器开口中的存储器开口填充结构。所述存储器开口填充结构可具有阶梯式轮廓，以在所述漏极选择层级栅极电极的层级处提供比所述交替堆叠内小的横向尺寸。所述漏极选择层级栅极电极中的每一个包含具有两组竖直侧壁分段的平坦部分，和从所述平坦部分竖直地向上突出且横向环绕所述存储器开口填充结构中的相应一个的一组圆柱形部分。所述存储器开口填充结构可成间距地形成为二维阵列。

Description

包含瓶形存储器堆叠结构的三维存储器装置及其制造方法
相关申请
本申请要求2018年9月21日提交的第16/138,001号美国非临时专利申请的优先权，其全部内容以引用的方式并入本文中。
技术领域
本发明大体上涉及半导体装置的领域，且特定来说，涉及包含瓶形存储器堆叠结构的三维存储器装置和其制造方法。
背景技术
在T.恩多(T.Endoh)等人的标题为“具有堆叠环绕式栅极晶体管(S-SGT)结构化单元的新型超高密度存储器(Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell)”(IEDM学报(2001)，33-36)的论文中公开了每单元具有一个位的三维竖直NAND串。
发明内容
根据本发明的方面，提供一种三维存储器装置，其包括：位于衬底上方的绝缘层与导电层的交替堆叠；位于交替堆叠上方的漏极选择层级栅极电极；延伸穿过交替堆叠和漏极选择层级栅极电极中的相应一个的存储器开口；以及位于存储器开口中的存储器开口填充结构，其中存储器开口填充结构中的每一个包括相应半导体通道；其中每一半导体通道包括：相应第一竖直延伸部分，其延伸穿过导电层的层级且具有第一最大横向通道尺寸；和相应第二竖直延伸部分，其位于漏极选择层级栅极电极的层级处且具有小于第一最大横向通道尺寸的第二最大横向通道尺寸；且其中漏极选择层级栅极电极中的每一个包括：具有两组竖直侧壁分段的平坦部分；和从平坦部分竖直地向上突出且横向环绕存储器开口填充结构中的相应一个的一组圆柱形部分。
根据本发明的另一方面，提供一种形成三维存储器装置的方法，其包括：在衬底上方形成绝缘层与间隔物材料层的交替堆叠，其中间隔物材料层形成为导电层或随后用导电层进行替换；形成牺牲柱结构，其延伸穿过交替堆叠，且包含在交替堆叠上方突出且具有第一最大横向尺寸的相应上部区，和嵌入于交替堆叠内且具有大于第一最大横向尺寸的第二最大横向尺寸的相应下部区；用包括存储器膜和半导体通道的存储器开口填充结构替换牺牲柱结构；在交替堆叠和存储器开口填充结构上方形成连续金属材料层；去除连续金属材料层的水平部分，所述水平部分上覆于存储器开口填充结构，或位于相应两行存储器开口填充结构之间的具有相应均匀宽度的区域内。
附图说明
图1A是根据本发明的第一实施例的在形成至少一个周边装置、绝缘层、内埋导电层以及处理中源极层级材料层之后的第一示例性结构的示意性竖直横截面图。
图1B是图1A的绝缘层、内埋导电层以及处理中源极层级材料层的层堆叠的竖直横截面图。
图2A是根据本发明第一实施例的在形成绝缘层与间隔物材料层的交替堆叠和牺牲基质层之后的第一示例性结构的上部区的透视图。
图2B是图2A的第一示例性结构的竖直横截面图。
图3A是根据本发明的第一实施例的在形成存储器开口和任选的支撑开口之后的第一示例性结构的上部区的透视图。
图3B是图3A的第一示例性结构的竖直横截面图。
图4A是根据本发明的第一实施例的在形成牺牲柱结构之后的第一示例性结构的俯视图。
图4B是图4A的第一示例性结构的竖直横截面图。
图4C是图4A和4B的第一示例性结构的区的透视图。
图5A是根据本发明的第一实施例的在去除牺牲基质层之后的第一示例性结构的区的俯视图。
图5B是沿着竖直平面B-B'的图5A的第一示例性结构的竖直横截面图。
图6A是根据本发明的第一实施例的在将牺牲柱结构的表面部分转换成半导体氧化物部分之后的第一示例性结构的区的俯视图。
图6B是沿着竖直平面B-B'的图6A的第一示例性结构的竖直横截面图。
图7A是根据本发明的第一实施例的在去除半导体氧化物部分之后的第一示例性结构的区的俯视图。
图7B是沿着竖直平面B-B'的图7A的第一示例性结构的竖直横截面图。
图8A是根据本发明的第一实施例的在去除最顶部牺牲材料层之后的第一示例性结构的区的俯视图。
图8B是沿着竖直平面B-B'的图8A的第一示例性结构的竖直横截面图。
图9A是根据本发明的第一实施例的在形成牺牲模板层之后的第一示例性结构的区的俯视图。
图9B是沿着竖直平面B-B'的图9A的第一示例性结构的竖直横截面图。
图10A是根据本发明的第一实施例的在通过去除牺牲柱结构形成存储器腔之后的第一示例性结构的区的俯视图。
图10B是沿着竖直平面B-B'的图10A的第一示例性结构的竖直横截面图。
图11A是根据本发明的第一实施例的在形成阻挡电介质层、电荷存储层、隧穿电介质层、半导体通道材料层以及电介质芯之后的第一示例性结构的区的俯视图。
图11B是沿着竖直平面B-B'的图11A的第一示例性结构的竖直横截面图。
图12A是根据本发明的第一实施例的在形成漏极区之后的第一示例性结构的区的俯视图。
图12B是沿着竖直平面B-B'的图12A的第一示例性结构的竖直横截面图。
图13A是根据本发明的第一实施例的在形成覆盖电介质层之后的第一示例性结构的区的俯视图。
图13B是沿着竖直平面B-B'的图13A的第一示例性结构的竖直横截面图。
图14A是根据本发明的第一实施例的在将覆盖电介质层图案化成覆盖电介质柱之后的第一示例性结构的区的俯视图。
图14B是沿着竖直平面B-B'的图14A的第一示例性结构的竖直横截面图。
图15A是根据本发明的第一实施例的在去除牺牲模板层之后的第一示例性结构的区的俯视图。
图15B是沿着竖直平面B-B'的图15A的第一示例性结构的竖直横截面图。
图16A是根据本发明的第一实施例的在形成连续金属材料层之后的第一示例性结构的区的俯视图。
图16B是沿着竖直平面B-B'的图16A的第一示例性结构的竖直横截面图。
图17A是根据本发明的第一实施例的在形成电介质基质层之后的第一示例性结构的区的俯视图。
图17B是沿着竖直平面B-B'的图17A的第一示例性结构的竖直横截面图。
图18A是根据本发明的第一实施例的在平坦化电介质基质层之后的第一示例性结构的区的俯视图。
图18B是沿着竖直平面B-B'的图18A的第一示例性结构的竖直横截面图。
图19A是根据本发明的第一实施例的在形成漏极选择层级线型沟槽之后的第一示例性结构的区的俯视图。
图19B是沿着竖直平面B-B'的图19A的第一示例性结构的竖直横截面图。
图20A是根据本发明的第一实施例的在将连续金属材料层图案化成漏极选择层级栅极电极之后的第一示例性结构的区的俯视图。
图20B是沿着竖直平面B-B'的图20A的第一示例性结构的竖直横截面图。
图21A是根据本发明的第一实施例的在形成触点层级电介质层之后的第一示例性结构的区的俯视图。
图21B是沿着竖直平面B-B'的图21A的第一示例性结构的竖直横截面图。
图22A到22H是根据本发明的实施例的在将处理中源极层级材料层替换成源极层级材料层，并将牺牲材料层替换成导电层期间的第一示例性结构的区的依序竖直横截面图。
图23A是根据本发明的第一实施例的在用导电层替换牺牲材料层之后的第一示例性结构的区的俯视图。
图23B是沿着竖直平面B-B'的图23A的第一示例性结构的竖直横截面图。
图24A是根据本发明的第一实施例的在形成漏极触点通孔结构之后的第一示例性结构的区的俯视图。
图24B是沿着竖直平面B-B'的图24A的第一示例性结构的竖直横截面图。
图25A是根据本发明的第二实施例的在形成牺牲模板层之后的第二示例性结构的区的俯视图。
图25B是沿着竖直平面B-B'的图25A的第二示例性结构的竖直横截面图。
图26A是根据本发明的第二实施例的在通过去除牺牲柱结构形成存储器腔之后的第二示例性结构的区的俯视图。
图26B是沿着竖直平面B-B'的图26A的第二示例性结构的竖直横截面图。
图27A是根据本发明的第二实施例的在形成阻挡电介质层、电荷存储层、隧穿电介质层、半导体通道材料层以及电介质芯之后的第二示例性结构的区的俯视图。
图27B是沿着竖直平面B-B'的图27A的第二示例性结构的竖直横截面图。
图28A是根据本发明的第二实施例的在形成漏极区之后的第二示例性结构的区的俯视图。
图28B是沿着竖直平面B-B'的图28A的第二示例性结构的竖直横截面图。
图29A是根据本发明的第二实施例的在回蚀电荷存储层的水平部分之后的第二示例性结构的区的俯视图。
图29B是沿着竖直平面B-B'的图29A的第二示例性结构的竖直横截面图。
图30A是根据本发明的第二实施例的在形成覆盖电介质层之后的第二示例性结构的区的俯视图。
图30B是沿着竖直平面B-B'的图30A的第二示例性结构的竖直横截面图。
图31A是根据本发明的第二实施例的在将覆盖电介质层图案化成覆盖电介质环之后的第二示例性结构的区的俯视图。
图31B是沿着竖直平面B-B'的图31A的第二示例性结构的竖直横截面图。
图32A是根据本发明的第二实施例的在去除牺牲模板层之后的第二示例性结构的区的俯视图。
图32B是沿着竖直平面B-B'的图32A的第二示例性结构的竖直横截面图。
图33A是根据本发明的第二实施例的在形成连续金属材料层之后的第二示例性结构的区的俯视图。
图33B是沿着竖直平面B-B'的图33A的第二示例性结构的竖直横截面图。
图34A是根据本发明的第二实施例的在形成电介质基质层之后的第二示例性结构的区的俯视图。
图34B是沿着竖直平面B-B'的图34A的第二示例性结构的竖直横截面图。
图35A是根据本发明的第二实施例的在平坦化电介质基质层之后的第二示例性结构的区的俯视图。
图35B是沿着竖直平面B-B'的图35A的第二示例性结构的竖直横截面图。
图36A是根据本发明的第二实施例的在形成漏极选择层级线型沟槽之后的第二示例性结构的区的俯视图。
图36B是沿着竖直平面B-B'的图36A的第二示例性结构的竖直横截面图。
图37A是根据本发明的第二实施例的在将连续金属材料层图案化成漏极选择层级栅极电极之后的第二示例性结构的区的俯视图。
图37B是沿着竖直平面B-B'的图37A的第二示例性结构的竖直横截面图。
图38A是根据本发明的第二实施例的在形成隔离电介质部分和环状电介质部分之后的第二示例性结构的区的俯视图。
图38B是沿着竖直平面B-B'的图38A的第二示例性结构的竖直横截面图。
图39A是根据本发明的第二实施例的在用导电层替换牺牲材料层之后的第二示例性结构的区的俯视图。
图39B是沿着竖直平面B-B'的图39A的第二示例性结构的竖直横截面图。
图40A是根据本发明的第三实施例的在形成阻挡电介质层、电荷存储层以及牺牲覆盖材料层之后的第三示例性结构的区的俯视图。
图40B是沿着竖直平面B-B'的图40A的第三示例性结构的竖直横截面图。
图41A是根据本发明的第三实施例的在将牺牲覆盖材料层图案化成牺牲覆盖材料间隔物之后的第三示例性结构的区的俯视图。
图41B是沿着竖直平面B-B'的图41A的第三示例性结构的竖直横截面图。
图42A是根据本发明的第三实施例的在图案化电荷存储层之后的第三示例性结构的区的俯视图。
图42B是沿着竖直平面B-B'的图42A的第三示例性结构的竖直横截面图。
图43A是根据本发明的第三实施例的在去除牺牲覆盖材料间隔物之后的第三示例性结构的区的俯视图。
图43B是沿着竖直平面B-B'的图43A的第三示例性结构的竖直横截面图。
图44A是根据本发明的第三实施例的在形成隧穿电介质层、半导体通道、电介质芯以及漏极区之后的第三示例性结构的区的俯视图。
图44B是沿着竖直平面B-B'的图44A的第三示例性结构的竖直横截面图。
图45A是根据本发明的第三实施例的在去除牺牲模板层之后的第三示例性结构的区的俯视图。
图45B是沿着竖直平面B-B'的图45A的第三示例性结构的竖直横截面图。
图46A是根据本发明的第三实施例的在形成连续金属材料层之后的第三示例性结构的区的俯视图。
图46B是沿着竖直平面B-B'的图46A的第三示例性结构的竖直横截面图。
图47A是根据本发明的第三实施例的在形成电介质基质层之后的第三示例性结构的区的俯视图。
图47B是沿着竖直平面B-B'的图47A的第三示例性结构的竖直横截面图。
图48A是根据本发明的第三实施例的在平坦化电介质基质层之后的第三示例性结构的区的俯视图。
图48B是沿着竖直平面B-B'的图48A的第三示例性结构的竖直横截面图。
图49A是根据本发明的第三实施例的在形成漏极选择层级线型沟槽之后的第三示例性结构的区的俯视图。
图49B是沿着竖直平面B-B'的图49A的第三示例性结构的竖直横截面图。
图50A是根据本发明的第三实施例的在将连续金属材料层图案化成漏极选择层级栅极电极之后的第三示例性结构的区的俯视图。
图50B是沿着竖直平面B-B'的图50A的第三示例性结构的竖直横截面图。
图51A是根据本发明的第三实施例的在形成隔离电介质部分和环状电介质部分之后的第三示例性结构的区的俯视图。
图51B是沿着竖直平面B-B'的图51A的第三示例性结构的竖直横截面图。
图52A是根据本发明的第三实施例的在用导电层替换牺牲材料层之后的第三示例性结构的区的俯视图。
图52B是沿着竖直平面B-B'的图52A的第三示例性结构的竖直横截面图。
具体实施方式
如上文所论述，本发明涉及包含瓶形存储器堆叠结构的三维存储器装置和其制造方法，下文描述所述装置和方法的各种方面。本发明的实施例可用以形成包含多层级存储器结构的各种结构，本发明的非限制性实例包含包括多个NAND存储器串的半导体装置，例如三维单片存储器阵列装置。
图式未按比例绘制。除非另外明确地描述或清楚地指示不存在元件的重复，否则在示出元件的单个个例的情况下，可重复元件的多个个例。例如“第一”、“第二”以及“第三”的序数仅用以识别类似元件，且可跨越本发明的说明书和权利要求书采用不同序数。相同附图标记指代相同元件或类似元件。除非另外指示，否则假定具有相同附图标记的元件具有相同组成。除非另外指示，否则元件之间的“接触”指代元件之间的直接接触，其提供由所述元件共享的边缘或表面。如本文中所使用，位于第二元件“上”的第一元件可位于第二元件的表面的外侧上或第二元件的内侧上。如本文中所使用，如果第一元件的表面与第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件“上”。
如本文中所使用，“层”指代包含具有厚度的区的材料部分。层可在整个下伏或上覆结构上方延伸，或可具有小于下伏或上覆结构的范围的范围。此外，层可为厚度小于连续结构的厚度的均质或非均质连续结构的区。例如，层可位于在连续结构的顶部表面与底部表面之间或在连续结构的顶部表面和底部表面处的任何对水平平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可为层，可包含其中的一个或多个层，或可具有位于其上、其上方和/或其下方的一个或多个层。
单片三维存储器阵列为其中在例如半导体晶片的单个衬底上方形成多个存储器层级，而不具有中间衬底的存储器阵列。术语“单片”意指阵列的每一层级的层直接沉积于阵列的每一下伏层级的层上。相比之下，二维阵列可单独地形成，且接着封装在一起以形成非单片存储器装置。例如，非单片堆叠式存储器已通过在单独衬底上形成存储器层级且竖直地堆叠所述存储器层级来建构，如标题为“三维结构存储器(Three-dimensionalStructure Memory)”的第5,915,167号美国专利中所描述。可在接合之前薄化或从存储器层级去除衬底，但由于存储器层级最初形成于单独衬底上方，因此此类存储器并非真正单片三维存储器阵列。本发明的各种三维存储器装置包含单片三维NAND串存储器装置，且可采用本文中所描述的各种实施例来制造。
大体上，半导体裸片或半导体封装可包含存储器芯片。每一半导体封装包含一个或多个裸片(例如，一个、两个或四个)。裸片为可独立执行命令或报告状态的最小单元。每一裸片包含一个或多个平面(通常为一个或两个)。尽管存在一些限制，但相同的并行操作可在每一平面上进行。每一平面包含数个块，所述块为可在单个擦除操作中擦除的最小单元。每一块包含数个页，所述页为可编程的最小单元，即可在其上执行读取操作的最小单元。
参考图1A和1B，示出可用以例如制造包含竖直NAND存储器装置的装置结构的根据本发明的实施例的第一示例性结构。第一示例性结构包含衬底8，例如硅晶片或绝缘体上硅衬底。衬底8可包含在其上部部分中的衬底半导体层9。衬底半导体层9可为硅晶片8的上部部分、硅晶片8的上部部分中的掺杂井，或位于衬底的顶部表面上方的半导体(例如，硅)层。衬底8可具有主表面7，所述主表面可为例如衬底半导体层9的最顶部表面。主表面7可为半导体表面。在一个实施例中，主表面7可为单晶半导体表面，例如单晶硅表面。
如本文中所使用，“半导性材料”指代具有1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的材料。如本文中所使用，“半导体材料”指代在其中不存在电掺杂剂的情况下，具有1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的材料，且其能够在与电掺杂剂的合适掺杂时产生具有1.0S/cm到1.0×105S/cm的范围内的电导率的掺杂材料。如本文中所使用，“电掺杂剂”指代将空穴添加到能带结构内的价带的p型掺杂剂，或将电子添加到能带结构内的导带的n型掺杂剂。如本文中所使用，“导电材料”指代具有大于1.0×105S/cm的电导率的材料。如本文中所使用，“绝缘体材料”或“电介质材料”指代具有小于1.0×10-6S/cm的电导率的材料。如本文中所使用，“重掺杂半导体材料”指代在充分高的原子浓度下掺杂有电掺杂剂，以变成形成为结晶材料或如果通过退火过程(例如，从初始非晶形状态)转换成结晶材料(即，以具有大于1.0×105S/cm的电导率)的导电材料的半导体材料。“掺杂半导体材料”可为重掺杂半导体材料，或可为包含提供1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的浓度下的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”指代并不掺杂有电掺杂剂的半导体材料。因此，半导体材料可为半导性或导电的，且可为本征半导体材料或掺杂半导体材料。掺杂半导体材料可取决于其中的电掺杂剂的原子浓度而为半导性或导电的。如本文中所使用，“金属材料”指代其中包含至少一种金属元素的导电材料。针对电导率的所有测量均在标准条件下进行。
用于周边电路的至少一个半导体装置700可形成于衬底半导体层9的一部分上。至少一个半导体装置可包含例如场效应晶体管。例如，至少一个浅沟槽隔离结构720可通过蚀刻衬底半导体层9的部分且在其中沉积电介质材料而形成。栅极电介质层、至少一个栅极导体层以及栅极顶盖电介质层可形成于衬底半导体层9上方，且可随后被图案化以形成至少一个栅极结构(750、752、754、758)，所述至少一个栅极结构中的每一个可包含栅极电介质750、栅极电极(752、754)以及栅极顶盖电介质758。栅极电极(752、754)可包含第一栅极电极部分752与第二栅极电极部分754的堆叠。至少一个栅极间隔物756可通过沉积且各向异性地蚀刻电介质衬里而围绕至少一个栅极结构(750、752、754、758)形成。有源区730可例如通过将至少一个栅极结构(750、752、754、758)用作掩蔽结构来引入电掺杂剂而形成于衬底半导体层9的上部部分中。可视需要采用额外掩模。有源区730可包含场效应晶体管的源极区和漏极区。可任选地形成第一电介质衬里761和第二电介质衬里762。第一和第二电介质衬里(761、762)中的每一个可包括氧化硅层、氮化硅层和/或电介质金属氧化物层。如本文中所使用，氧化硅包含二氧化硅以及每一硅原子具有大于或小于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在说明性实例中，第一电介质衬里761可为氧化硅层，且第二电介质衬里762可为氮化硅层。用于周边电路的至少一个半导体装置可包含用于随后将形成的存储器装置的驱动器电路，所述存储器装置可包含至少一个NAND装置。例如氧化硅的电介质材料可沉积在至少一个半导体装置上方，且可随后被平坦化以形成平坦化电介质层770。包含至少一个半导体装置700的区在本文中被称为周边装置区200。
电介质材料层768可形成于衬底半导体层9上方。电介质材料层768可包含单个电介质材料层或多个电介质材料层。电介质材料层768可包含掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃以及有机硅酸盐玻璃中的任一种或多种。在一个实施例中，至少一个电介质材料层768可包括具有并不超出未掺杂硅酸盐玻璃(氧化硅)的3.9介电常数的介电常数的电介质材料层，或主要由所述电介质材料层组成。
可将任选的金属材料层和半导体材料层沉积在电介质材料层768上方或沉积于电介质材料层的图案化凹部内，且进行光刻图案化以提供任选的导电板层6和处理中源极层级材料层10'。如本文所使用，“处理中”元件指代在后续处理步骤期间被修改的元件。任选的导电板层6(如果存在)提供用于流入或流出处理中源极层级材料层10'的电流的高电导率导电路径。任选的导电板层6包含例如金属、金属硅化物或重掺杂半导体材料的导电材料。任选的导电板层6例如可包含具有3nm到100nm的范围内的厚度的钨或硅化钨层，但也可采用较小和较大的厚度。金属氮化物层(未示出)可提供为导电板层6的顶部上的扩散屏障层。导电板层6可充当完整装置中的特殊源极线。另外，导电板层6可包括蚀刻终止层，且可包括任何合适的导电、半导体或绝缘层。任选的导电板层6可包含例如导电金属硅化物或氮化物(例如，TiN)和/或金属(例如，W)的金属化合物材料。任选的导电板层6的厚度可在5nm到100nm的范围内，但也可采用较小和较大的厚度。
处理中源极层级材料层10'可包含随后被修改以形成源极层级材料层的各种层。源极层级材料层在形成时包含充当用于三维存储器装置的竖直场效应晶体管的共同源极区的源极触点层。在一个实施例中，处理中源极层级材料层10'从下到上可包含下部源极层级材料层112、下部牺牲衬里103、源极层级牺牲层104、上部牺牲衬里105、上部源极层级材料层116、源极层级绝缘层117以及任选的源极选择层级导电层118。
下部源极层级材料层112和上部源极层级材料层116可包含掺杂半导体材料，例如掺杂多晶硅或掺杂非晶硅。下部源极层级材料层112和上部源极层级材料层116的导电性类型可与随后将形成的竖直半导体通道的导电性相反。例如，如果随后将形成的竖直半导体通道具有第一导电性类型的掺杂，则下部源极层级材料层112和上部源极层级材料层116具有与第一导电性类型相反的第二导电性类型的掺杂。下部源极层级材料层112和上部源极层级材料层116中的每一个的厚度可在10nm到300nm的范围内，例如从20nm到150nm，但也可采用较小和较大的厚度。
源极层级牺牲层104包含可相对于下部牺牲衬里103和上部牺牲衬里105选择性去除的牺牲材料。在一个实施例中，源极层级牺牲层104可包含半导体材料，例如未掺杂非晶硅、多晶硅或具有大于20％的锗原子浓度的硅锗合金。源极层级牺牲层104的厚度可在30nm到400nm的范围内，例如从60nm到200nm，但也可采用较小和较大的厚度。
下部牺牲衬里103和上部牺牲衬里105包含在源极层级牺牲层104的去除期间可充当蚀刻终止材料的材料。例如，下部牺牲衬里103和上部牺牲衬里105可包含氧化硅、氮化硅和/或电介质金属氧化物。在一个实施例中，下部牺牲衬里103和上部牺牲衬里105中的每一个可包含具有在2nm到30nm的范围内的厚度的氧化硅层，但也可采用较小和较大的厚度。
源极层级绝缘层117包含例如氧化硅等电介质材料。源极层级绝缘层117的厚度可在20nm到400nm的范围内，例如从40nm到200nm，但也可采用较小和较大的厚度。任选的源极选择层级导电层118可包含可用作源极选择层级栅极电极的导电材料。例如，任选的源极选择层级导电层118可包含重掺杂半导体材料，例如重掺杂多晶硅或可随后通过退火过程转换成掺杂多晶硅的掺杂非晶硅。任选的源极层级导电层118的厚度可在30nm到200nm的范围内，例如从60nm到100nm，但也可采用较小和较大的厚度。
处理中源极层级材料层10'可形成于半导体衬底8(例如，硅晶片)上的半导体装置子集的正上方。如本文中所使用，如果第一元件位于包含第二元件的最顶部表面的水平平面上方，且第一元件的区域与第二元件的区域在平面图中(即，沿着竖直平面或垂直于衬底8的顶部表面7的方向)具有区域重叠，则第一元件位于第二元件的“正上方”。
任选的导电板层6和处理中源极层级材料层10'可被图案化，以在随后将形成贯穿存储器层级触点通孔结构和贯穿电介质触点通孔结构的区域中提供开口。导电板层6与处理中源极层级材料层10'的堆叠的图案化部分存在于随后将形成三维存储器堆叠结构的每一存储器阵列区100中。因此，存在处理中源极层级材料层10'的区包含随后将形成存储器装置的存储器阵列区100，和随后将形成阶梯式表面和接触各种导电层的触点通孔结构的触点区300。
参考图2A和2B，第一材料层(其可为绝缘层32)与第二材料层(其可为牺牲材料层42)的交替多重结构的堆叠形成于衬底8的顶部表面上方。如本文中所使用，“材料层”指代在整个层中包含材料的层。如本文中所使用，第一元件与第二元件的交替多重结构指代其中第一元件的个例与第二元件的个例交替的结构。并非交替多重结构的末端元件的第一元件的每一个例在两侧上由第二元件的两个个例邻接，且并非交替多重结构的末端元件的第二元件的每一个例在两端上由第一元件的两个个例邻接。第一元件可在其间具有相同厚度，或可具有不同厚度。第二元件可在其间具有相同厚度，或可具有不同厚度。第一材料层与第二材料层的交替多重结构可以第一材料层的个例或以第二材料层的个例开始，且可以第一材料层的个例或以第二材料层的个例结束。在一个实施例中，第一元件的个例和第二元件的个例可在交替多重结构内形成周期性重复的单元。
每一第一材料层包含第一材料，且每一第二材料层包含不同于第一材料的第二材料。在一个实施例中，每一第一材料层可为绝缘层32，且每一第二材料层可为牺牲材料层。在此情况下，堆叠可包含绝缘层32与牺牲材料层42的交替多重结构，且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。如本文中所使用，“原型”结构或“处理中”结构指代随后其中至少一个组件的形状或组成被修改的暂时结构。
交替多重结构的堆叠在本文中被称为交替堆叠(32、42)。在一个实施例中，交替堆叠(32、42)可包含由第一材料构成的绝缘层32，和由不同于绝缘层32的材料的第二材料构成的牺牲材料层42。绝缘层32的第一材料可为至少一种绝缘材料。因而，每一绝缘层32可为绝缘材料层。可用于绝缘层32的绝缘材料包含(但不限于)氧化硅(包含掺杂或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂式电介质材料、通常称为高介电常数(高k)电介质氧化物(例如，氧化铝、氧化铪等)的电介质金属氧化物和其硅酸盐、电介质金属氮氧化物和其硅酸盐，以及有机绝缘材料。在一个实施例中，绝缘层32的第一材料可为氧化硅。
牺牲材料层42的第二材料为可相对于绝缘层32的第一材料选择性去除的牺牲材料。如本文中所使用，如果去除过程以第二材料的去除速率的至少两倍的速率去除第一材料，则第一材料的去除“相对于”第二材料“具有选择性”。第一材料的去除速率与第二材料的去除速率的比率在本文中被称为第一材料的去除过程相对于第二材料的“选择性”。
牺牲材料层42可包括绝缘材料、半导体材料或导电材料。牺牲材料层42的第二材料可随后用可例如充当竖直NAND装置的控制栅极电极的导电电极来替换。第二材料的非限制性实例包含氮化硅、非晶形半导体材料(例如非晶硅)，以及多晶半导体材料(例如多晶硅)。在一个实施例中，牺牲材料层42可为包括氮化硅的间隔物材料层，或包含硅和锗中的至少一种的半导体材料。
在一个实施例中，绝缘层32可包含氧化硅，且牺牲材料层可包含氮化硅牺牲材料层。绝缘层32的第一材料可例如通过化学气相沉积(CVD)来沉积。例如，如果氧化硅用于绝缘层32，则原硅酸四乙酯(TEOS)可用作CVD过程的前驱材料。牺牲材料层42的第二材料可例如通过CVD或原子层沉积(ALD)而形成。
牺牲材料层42可被合适地图案化，从而使得随后将通过替换牺牲材料层42形成的导电材料部分可充当导电电极，例如随后将形成的单片三维NAND串存储器装置的控制栅极电极。牺牲材料层42可包括具有大体上平行于衬底的主表面7延伸的条带形状的部分。
绝缘层32和牺牲材料层42的厚度可在20nm到50nm的范围内，但较小和较大的厚度可用于每一绝缘层32和每一牺牲材料层42。绝缘层32与牺牲材料层(例如，控制栅极电极或牺牲材料层)42的对的重复数目可在2到1,024的范围内，且通常为从8到256，但也可采用较大重复数目。堆叠中的顶部栅极电极和底部栅极电极可充当选择栅极电极。在一个实施例中，交替堆叠(32、42)中的每一牺牲材料层42可具有在每一相应牺牲材料层42内大体上不变的均匀厚度。
虽然本发明采用其中间隔物材料层为随后用导电层替换的牺牲材料层42的实施例加以描述，但本文中明确地涵盖其中牺牲材料层形成为导电层的实施例。在此情况下，可省略用于用导电层替换间隔物材料层的步骤。
牺牲基质层170可形成于交替堆叠(32、42)上方。牺牲基质层170包含不同于牺牲材料层42的材料的牺牲材料。在一个实施例中，牺牲基质层170可包含硅酸盐玻璃材料，例如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃。掺杂硅酸盐玻璃的实例包含硼硅酸盐玻璃、磷硅酸盐玻璃、硼磷硅酸盐玻璃以及有机硅酸盐玻璃。牺牲基质层170可通过化学气相沉积过程来形成。例如，可在存在或不存在掺杂剂气体的情况下热分解正硅酸四乙酯(TEOS)，以形成掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃。牺牲基质层170的厚度可在50nm到300nm的范围内，但也可采用较小和较大的厚度。
阶梯式腔可形成于触点区300内，所述触点区位于存储器阵列区100与包含用于周边电路的至少一个半导体装置的周边装置区200之间。阶梯式腔可具有各种阶梯式表面，使得阶梯式腔的水平横截面形状随着与衬底8的顶部表面的竖直距离而逐阶变化。在一个实施例中，阶梯式腔可通过反复执行一组处理步骤而形成。这一组处理步骤可包含例如将腔的深度竖直地增大一个或多个层级的第一类型的蚀刻过程，和横向地扩展将在第一类型的后续蚀刻过程中竖直地蚀刻的区域的第二类型的蚀刻过程。如本文中所使用，包含交替多重结构的结构的“层级”被界定为结构内的一对第一材料层与第二材料层的相对位置。
通过阶梯式腔的形成在牺牲基质层170和交替堆叠(32、42)的周边部分处形成阶梯式表面。如本文中所使用，“阶梯式表面”指代包含至少两个水平表面和至少两个竖直表面，使得每一水平表面邻接到从水平表面的第一边缘向上延伸的第一竖直表面，且邻接到从水平表面的第二边缘向下延伸的第二竖直表面的一组表面。“阶梯式腔”指代具有阶梯式表面的腔。
通过图案化牺牲基质层170和交替堆叠(32、42)来形成台阶区。交替堆叠(32、42)内除了最顶部牺牲材料层42外的每一牺牲材料层42都比交替堆叠(32、42)内的任何上覆牺牲材料层42横向地延伸更远。台阶区包含从交替堆叠(32、42)内的最底部层连续延伸到交替堆叠(32、42)内的最顶部层的交替堆叠(32、42)的阶梯式表面。
逆向阶梯式电介质材料部分65(即，绝缘填充材料部分)可通过在腔中沉积电介质材料而形成于阶梯式腔中。例如，例如氧化硅的电介质材料可沉积于阶梯式腔中。可例如通过化学机械平坦化(CMP)从牺牲基质层170的最顶部表面上方去除所沉积电介质材料的多余部分。填充阶梯式腔的所沉积电介质材料的剩余部分构成逆向阶梯式电介质材料部分65。如本文中所使用，“逆向阶梯式”元件指代具有阶梯式表面，和随着与上面存在元件的衬底的顶部表面的竖直距离而单调增大的水平横截面区域的元件。如果氧化硅用于逆向阶梯式电介质材料部分65，则逆向阶梯式电介质材料部分65的氧化硅可或可不掺杂有例如B、P和/或F的掺杂剂。
参考图3A和3B，至少包含光致抗蚀剂层的光刻材料堆叠(未示出)可形成于牺牲基质层170上方，且可被光刻图案化以在其中形成开口。所述开口包含形成于存储器阵列区100上方的第一组开口和形成于触点区300上方的第二组开口。光刻材料堆叠中的图案可通过将图案化光刻材料堆叠用作蚀刻掩模的至少一个各向异性蚀刻而被转移穿过牺牲基质层170、交替堆叠(32、42)，以及逆向阶梯式电介质材料部分65。
存储器阵列区100内下伏于图案化光刻材料堆叠中的开口的牺牲基质层170和交替堆叠(32、42)的部分被蚀刻以形成存储器开口49。触点区300内下伏于图案化光刻材料堆叠中的开口的牺牲基质层170、交替堆叠(32、42)以及逆向阶梯式电介质材料部分65的部分被蚀刻以形成支撑开口19。如本文中所使用，“存储器开口”指代其中随后形成例如存储器堆叠结构的存储器元件的结构。如本文中所使用，“支撑开口”指代其中随后形成机械地支撑其它元件的支撑结构(例如支撑柱结构)的结构。
存储器开口49延伸穿过整个交替堆叠(32、42)。支撑开口19延伸穿过交替堆叠(32、42)内的层的子集。用以蚀刻穿过交替堆叠(32、42)的材料的各向异性蚀刻过程的化学物质可交替，以优化交替堆叠(32、42)中的第一材料和第二材料的蚀刻。各向异性蚀刻可例如是一系列反应性离子蚀刻。存储器开口49和支撑开口19的侧壁可大体上是竖直的，或可为锥形的。图案化光刻材料堆叠可随后例如通过灰化来去除。
存储器开口49和支撑开口19可从牺牲基质层170的顶部表面延伸到处理中源极层级材料层10中的下部源极层级材料层112。在一个实施例中，在每一存储器开口49和每一支撑开口19的底部处物理地暴露下部源极层级材料层112的顶部表面之后，可任选地执行到下部源极层级材料层112中的过度蚀刻。凹部深度可例如在1nm到50nm的范围内，但也可采用较小和较大的凹部深度。过度蚀刻是任选的，且可省略。如果未执行过度蚀刻，则存储器开口49和支撑开口19的底部表面可与下部源极层级材料层112的最顶部表面共面。
存储器开口49和支撑开口19中的每一个可包含大体上垂直于衬底的最顶部表面延伸的侧壁(或多个侧壁)。存储器开口49的二维阵列可形成于存储器阵列区100中。支撑开口19的二维阵列可形成于触点区300中。
存储器开口49可布置成群组，使得每一群组包含多行存储器开口49。在存储器开口49的每一群组内，存储器开口49可布置成沿着第一水平方向hd1延伸的行。所述多行可沿着垂直于第一水平方向hd1的第二水平方向hd2间隔开，其中存储器开口49的整个群组具有均匀的行间间距。在此情况下，各行存储器开口49沿着第二水平方向“成间距(on-pitch)”，即具有均匀间距。在一个实施例中，存储器开口可布置成包含多行存储器开口49的集群，即群组。在一个实施例中，集群中的存储器开口49可布置成具有二维周期性的二维六边形阵列。
参考图4A到4C，牺牲填充材料可沉积于存储器开口49和支撑开口19中。牺牲填充材料可不同于牺牲基质层170、绝缘层32以及牺牲材料层42的材料。例如，牺牲填充材料可包含例如非晶硅、多晶硅或硅锗合金的半导体材料。牺牲填充材料可通过例如低压化学气相沉积(LPCVD)过程的保形沉积过程而沉积于存储器开口49和支撑开口19中。可通过平坦化过程从牺牲基质层170的顶部表面上方去除牺牲填充材料的多余部分，所述平坦化过程可包含凹部蚀刻过程或化学机械平坦化(CMP)过程。存储器开口49和支撑开口19中的填充材料的每一剩余部分构成处理中牺牲柱结构48。每一处理中牺牲柱结构48可具有在牺牲基质层170的顶部表面的水平平面内的顶部表面。填充存储器开口49的处理中牺牲柱结构48可具有与存储器开口相同的周期性。处理中牺牲柱结构48形成为穿过牺牲基质层170和交替堆叠(32、42)。处理中牺牲柱结构48'中的每一个包括从交替堆叠(32、42)的底部表面延伸到牺牲基质层170的顶部表面的笔直侧壁。
参考图5A和5B，可相对于最顶部牺牲材料层42T和处理中牺牲柱结构48'的材料选择性去除牺牲基质层170。例如，如果最顶部牺牲材料层42T包括氮化硅且如果处理中牺牲柱结构48'包含例如非晶硅的半导体材料，则可通过执行采用稀氢氟酸的湿式蚀刻过程来相对于最顶部牺牲材料层42T和处理中牺牲柱结构48'选择性去除牺牲基质层170。
参考图6A和6B，处理中牺牲柱结构48'中的每一个被修改以各向同性地减少其在交替堆叠(32、42)上方的横向范围，而不减少其在交替堆叠(32、42)的最顶部牺牲材料层42T下方的层级处的横向范围。换句话说，处理中牺牲柱结构48'的在交替堆叠(32、42)的最顶部表面上方突出的上部区被薄化，以相比于嵌入于交替堆叠(32、42)中的下部区，提供在交替堆叠(32、42)上方突出的上部区中具有较小横向尺寸的牺牲柱结构48。
在一个实施例中，使处理中牺牲柱结构48'的上部区薄化包括通过使处理中牺牲柱结构48'的表面部分氧化来形成半导体氧化物部分247，且随后去除半导体氧化物部分247，如图7A和7B中所示。例如，可执行氧化过程，以将处理中牺牲柱结构48'的物理暴露的表面部分转换成半导体氧化物部分247。例如，如果处理中牺牲柱结构48'包含非晶硅，则可执行热氧化过程以将处理中牺牲柱结构48'的表面部分转换成氧化硅部分。处理中牺牲柱结构48'的每一剩余部分构成牺牲柱结构48。每一牺牲柱结构48可具有上部区48U，其具有相应最大横向尺寸，所述尺寸在本文中被称为第一最大横向尺寸mld1；和下部区48L，其具有大于尺寸mdl1的相应最大横向尺寸，所述尺寸在本文中被称为第二最大横向尺寸mld2。上部区48U可位于包含最顶部牺牲材料层42T的底部表面的水平平面上方，且下部区48L可位于包含最顶部牺牲材料层42T的顶部表面的水平平面下方。因此，牺牲柱结构48延伸穿过交替堆叠(32、42)，且包含在交替堆叠(32、42)上方突出且具有第一最大横向尺寸mld1的相应上部区48U，和嵌入于交替堆叠(32、42)内且具有大于第一最大横向尺寸mld1的第二最大横向尺寸mld2的相应下部区48L。
参考图7A和7B，可相对于牺牲柱结构48和最顶部牺牲材料层42T选择性去除半导体氧化物部分247。例如，可执行采用稀氢氟酸的湿式蚀刻过程，以各向同性地蚀刻半导体氧化物部分247，而不蚀刻牺牲柱结构48和最顶部牺牲材料层42T。牺牲柱结构48延伸穿过交替堆叠(32、42)，且包含在交替堆叠(32、42)上方突出且具有第一最大横向尺寸mld1的相应上部区48U，和嵌入于交替堆叠(32、42)内且具有大于第一最大横向尺寸mld1的第二最大横向尺寸mld2的相应下部区48L。
参考图8A和8B，可相对于绝缘层32和牺牲柱结构48选择性去除最顶部牺牲材料层42T。例如，如果最顶部牺牲材料层42T包含氮化硅，则采用热磷酸的湿式蚀刻过程可用以去除最顶部牺牲材料层42T。
参考图9A和9B，牺牲模板材料可沉积于交替堆叠上方和牺牲柱结构48周围。牺牲模板材料不同于牺牲柱结构48和绝缘层32的材料，且可与牺牲材料层42的材料相同或可不同。在一个实施例中，牺牲模板材料可包含掺杂剂浓度在1x1019与1x1022 cm-3之间的重硼掺杂多晶硅或重硼掺杂非晶硅，其对用于蚀刻具有低于1x1018 cm-3的掺杂剂浓度的低掺杂或未掺杂非晶硅的湿式蚀刻过程具有耐受性。替代地，牺牲模板材料可包含具有比未掺杂硅酸盐玻璃高的蚀刻速率的硼硅酸盐玻璃。牺牲模板材料可通过例如低压化学气相沉积(LPCVD)的保形沉积过程来沉积。可通过例如化学机械平坦化的平坦化过程从牺牲柱结构48的顶部表面上方去除牺牲模板材料的多余部分。牺牲模板材料的剩余连续部分形成牺牲模板层141，其横向环绕牺牲柱结构48的上端部分。牺牲柱结构48的顶部表面可与牺牲模板层141的顶部表面共面。
参考图10A和10B，蚀刻牺牲柱结构48的材料的各向同性蚀刻剂可被施加到第一示例性结构，所述蚀刻剂例如相对于牺牲模板层141和绝缘层32的材料具有选择性的、具有低于1x1018 cm-3的p型或n型掺杂剂浓度的未掺杂或低掺杂非晶硅。通过各向同性蚀刻剂去除牺牲柱结构48以形成存储器腔49"，其在此处理步骤处为存储器开口49的未填充体积。例如，如果牺牲柱结构48包括未掺杂非晶硅，则牺牲柱结构48可通过使用氢氧化钾(KOH)、异丙醇(IPA)与水的混合物，例如20％到28％的KOH-水-饱和IPA溶液的湿式蚀刻过程来去除，如E.巴苏斯(E.Bassous)等人的用于硼掺杂硅结构的高度选择性KOH基蚀刻剂(Highlyselective KOH based etchant for boron doped silicon structures)(微电子工程9(1-4)，第167到170页，1989年5月，其以全文引用的方式并入本文中)中所描述。
参考图11A和11B，存储器膜50和半导体通道材料层60L可依序沉积于存储器开口49中。每一存储器膜50可包含包括阻挡电介质层52、电荷存储层54以及隧穿电介质层56的层堆叠。
阻挡电介质层52可包含单个电介质材料层或多个电介质材料层的堆叠。在一个实施例中，阻挡电介质层可包含主要由电介质金属氧化物组成的电介质金属氧化物层。如本文中所使用，电介质金属氧化物指代包含至少一种金属元素和至少氧的电介质材料。电介质金属氧化物可主要由至少一种金属元素和氧组成，或可主要由至少一种金属元素、氧以及至少一种非金属元素(例如氮)组成。在一个实施例中，阻挡电介质层52可包含具有大于7.9的介电常数，即具有大于氮化硅的介电常数的介电常数的电介质金属氧化物。
电介质金属氧化物的非限制性实例包含氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金以及其堆叠。电介质金属氧化物层可例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合而沉积。电介质金属氧化物层的厚度可在1nm到20nm的范围内，但也可采用较小和较大的厚度。电介质金属氧化物层可随后充当阻挡所存储电荷泄漏到控制栅极电极的电介质材料部分。在一个实施例中，阻挡电介质层52包含氧化铝。在一个实施例中，阻挡电介质层52可包含具有不同材料组成的多个电介质金属氧化物层。
替代地或另外，阻挡电介质层52可包含电介质半导体化合物，例如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施例中，阻挡电介质层52可包含氧化硅。在此情况下，阻挡电介质层52的电介质半导体化合物可通过例如低压化学气相沉积、原子层沉积或其组合的保形沉积方法而形成。电介质半导体化合物的厚度可在1nm到20nm的范围内，但也可采用较小和较大的厚度。替代地，可省略阻挡电介质层52，且背侧阻挡电介质层可在随后将形成的存储器膜的表面上形成背侧凹部之后形成。
随后，可形成电荷存储层54。在一个实施例中，电荷存储层54可为电荷捕获材料的连续层或图案化离散部分，所述电荷捕获材料包含可例如为氮化硅的电介质电荷捕获材料。替代地，电荷存储层54可包含例如掺杂多晶硅或金属材料的导电材料的连续层或图案化离散部分，所述导电材料例如通过形成于牺牲材料层42中的橫向凹部内而被图案化成多个电隔离部分(例如，浮动栅极)。在一个实施例中，电荷存储层54包含氮化硅层。在一个实施例中，牺牲材料层42与绝缘层32可具有竖直重合的侧壁，且电荷存储层54可形成为单个连续层。如本文中所使用，如果第二表面上覆于或下伏于第一表面，且如果存在包含第一表面和第二表面的竖直平面，则第一表面与第二表面“竖直地重合”。
在另一实施例中，牺牲材料层42可相对于绝缘层32的侧壁横向凹入，且可采用沉积过程与各向异性蚀刻过程的组合将电荷存储层54形成为竖直间隔开的多个存储器材料部分。虽然采用其中电荷存储层54为单个连续层的实施例描述本发明，但本文中明确地涵盖其中电荷存储层54被竖直间隔开的多个存储器材料部分(其可为电荷捕获材料部分或电隔离导电材料部分)替换的实施例。
电荷存储层54可形成为均质组成的单个电荷存储层，或可包含多个电荷存储层的堆叠。多个电荷存储层(如果采用的话)可包括包含导电材料(例如，例如钨、钼、钽、钛、铂、钌和其合金的金属，或例如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合的金属硅化物)，和/或半导体材料(例如，包含至少一种元素半导体元件的多晶或非晶形半导体材料，或至少一种化合物半导体材料)的多个间隔开的浮动栅极材料层。替代地或另外，电荷存储层54可包括例如一个或多个氮化硅分段的绝缘电荷捕获材料。替代地，电荷存储层54可包括例如金属纳米粒子的导电纳米粒子，所述金属纳米粒子可为例如钌纳米粒子。电荷存储层54可例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适的沉积技术来形成。电荷存储层54的厚度可在2nm到20nm的范围内，但也可采用较小和较大的厚度。
隧穿电介质层56包含在合适的电偏压条件下可执行穿过其中的电荷隧穿的电介质材料。取决于将形成的单片三维NAND串存储器装置的操作模式，可通过热载流子注入或通过佛勒-诺德海姆(Fowler-Nordheim)隧穿引发的电荷转移来执行电荷隧穿。隧穿电介质层56可包含氧化硅、氮化硅、氮氧化硅、电介质金属氧化物(例如氧化铝和氧化铪)、电介质金属氮氧化物、电介质金属硅酸盐、其合金，和/或其组合。在一个实施例中，隧穿电介质层56可包含第一氧化硅层、氮氧化硅层以及第二氧化硅层的堆叠，其通常称为ONO堆叠。在一个实施例中，隧穿电介质层56可包含大体上不含碳的氧化硅层或大体上不含碳的氮氧化硅层。隧穿电介质层56的厚度可在2nm到20nm的范围内，但也可采用较小和较大的厚度。
邻接的每一组阻挡电介质层52、电荷存储层54与隧穿电介质层56共同构成存储器膜50，其可存储具有宏观滞留时间的电荷。在一些实施例中，阻挡电介质层52在此步骤处可能不存在于存储器膜50中，且阻挡电介质层可随后在形成背侧凹部之后形成。如本文中所使用，宏观滞留时间指代适于存储器装置作为永久存储器装置操作的滞留时间，例如超过24小时的滞留时间。
半导体通道材料层60L包含半导体材料，例如至少一种元素半导体材料、至少一种III-V化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料，或所属领域中已知的其它半导体材料。在一个实施例中，半导体通道材料层60L包含非晶硅或多晶硅。半导体通道材料层60L可通过例如低压化学气相沉积(LPCVD)的保形沉积方法而形成。半导体通道材料层60L的厚度可在2nm到10nm的范围内，但也可采用较小和较大的厚度。半导体通道材料层60L可具有在1.0x 1014/cm3到3.0x 1017/cm3的范围内的掺杂剂浓度的第一导电性类型的掺杂。存储器腔49'形成于每一存储器开口49的未填充有所沉积材料层(52、54、56、60L)的体积中。
电介质材料沉积在半导体通道材料层上且竖直地凹入以形成电介质芯62。电介质芯62的顶部表面可位于包含牺牲模板层141的顶部表面的第一水平平面与包含牺牲模板层141的最底部表面的第二水平平面之间。芯腔(即，气隙)69可形成于电介质芯62内未填充有电介质芯62的材料的体积中。每一电介质芯62可嵌入其中没有任何固体材料的芯腔69。每一电介质芯62的上部圆柱形部分在包含牺牲模板层141的底部表面的水平平面上方的相应芯腔69上方突出。每一芯腔69可具有大于电介质芯62的上部圆柱形部分的最大横向尺寸的最大横向尺寸mldc。
参考图12A和12B，可例如通过各向同性蚀刻过程去除上覆于电介质芯62的顶部表面的半导体通道材料层60L的部分。半导体通道材料层60L的每一剩余部分构成半导体通道60，其可具有第一导电性类型的掺杂或可是本征的。半导体通道60与存储器膜50的位于存储器腔内的部分的组合构成存储器堆叠结构55，其包含作为存储器元件的在牺牲材料层42的层级处的电荷存储层54的部分。每一存储器堆叠结构55包含环状存储器元件，即位于牺牲材料层42的层级处的电荷存储层54的环状部分的竖直堆叠。
具有第二导电性类型(其与第一导电性类型相反)的掺杂的掺杂半导体填充材料可沉积于电介质芯62的顶部表面上方的凹部中。掺杂半导体填充材料可凹入，使得掺杂半导体填充材料的每一剩余部分具有位于包含牺牲模板层141的顶部表面的水平平面下方的顶部表面。掺杂半导体填充材料的每一剩余部分构成漏极区63。每一漏极区63形成于相应半导体通道60的上端处。替代地，漏极区63可通过沉积掺杂或未掺杂半导体材料，接着将第二导电性类型的掺杂剂离子注入到半导体材料中来形成。
参考图13A和13B，覆盖电介质层64L可形成于漏极区63和存储器膜50上方。覆盖电介质层64L包含例如氧化硅的可平坦化电介质材料。
参考图14A和14B，通过平坦化过程去除上覆于牺牲模板层141的顶部表面的覆盖电介质层64L的部分和存储器膜50的部分。平坦化过程可采用凹部蚀刻和/或化学机械平坦化。覆盖电介质层64L的每一剩余离散部分构成覆盖电介质柱64。
用存储器开口填充结构58来替换每一牺牲柱结构48。每一存储器开口结构58包括相应的一组存储器膜50、半导体通道60、电介质芯62、芯腔69、漏极区63以及覆盖电介质柱64。
每一半导体通道60包括相应第一竖直延伸部分，其延伸穿过牺牲材料层42的层级且具有第一最大横向通道尺寸mlcd1；相应第二竖直延伸部分，其位于牺牲模板层141的层级处且具有小于第一最大横向通道尺寸mlcd1的第二最大横向通道尺寸mlcd2；相应环状部分，其具有邻接到相应第一竖直延伸部分的上端的外周边和邻接到相应第二竖直延伸部分的下端的内周边。
在一个实施例中，每一半导体通道60由存储器膜50横向环绕，所述存储器膜包含三个部分：第一竖直存储器膜部分，其接触且横向环绕半导体通道60中的一个的相应第一竖直延伸部分；第二竖直存储器膜部分，其接触且横向环绕半导体通道60中的所述一个的相应第二竖直延伸部分；以及环状存储器膜部分，其接触且上覆于半导体通道60中的一个的环状部分。在一个实施例中，第一竖直存储器膜部分和第二竖直存储器膜部分中的每一个包括阻挡电介质层52的相应部分、电荷存储层54的相应部分，以及隧穿电介质层56的相应部分。
存储器开口填充结构58中的每一个包括竖直地延伸穿过牺牲材料层42的每一层级的囊封腔69。在一个实施例中，存储器开口填充结构58中的每一个包括电介质芯62。电介质芯62包含界定囊封腔69的整个体积的闭合内表面。如本文中所使用，闭合表面指代与球体表面同态的表面。在一个实施例中，电介质芯62包含位于囊封腔69上方的颈部且穿过牺牲模板层141突出。
参考图15A和15B，可相对于存储器膜50和覆盖电介质柱64选择性去除牺牲模板层141。例如，如果牺牲模板层141包含掺杂多晶硅或掺杂非晶硅，则采用氢氧化铵的湿式蚀刻过程可用以去除牺牲模板层141。在去除牺牲模板层141之后，存储器膜50的上部部分的外侧壁和存储器膜50的环状顶部表面可物理地暴露出来。
参考图16A和16B，连续金属材料层146L可形成于交替堆叠(32、42)和存储器开口填充结构58上方。任选地，例如氧化铝层的栅极电介质或阻挡电介质层可沉积于交替堆叠(32、42)和存储器开口填充结构58上方，接着将连续金属材料层146L沉积于电介质上方。例如，可通过例如化学气相沉积的保形沉积过程或例如溅镀的非保形沉积过程来沉积至少一种导电材料。至少一种导电材料保形地直接沉积于存储器堆叠结构55的物理暴露的外表面上。至少一种导电材料可包含金属氮化物衬里材料和金属填充材料。金属氮化物衬里材料可包括例如TiN、TaN和/或WN。金属填充材料可包括例如W、Co、Mo以及Ru。连续金属材料层146L的厚度可选择成使得连续金属材料层146L的相邻竖直部分并不彼此接触。例如，连续金属材料层146L的厚度可在10nm到160nm的范围内，例如从20nm到80nm，但也可采用较小和较大的厚度。
参考图17A和17B，电介质材料可通过保形或非保形沉积过程而沉积于连续金属材料层146L上方。形成电介质基质层172。电介质基质层172的电介质材料可包含未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃、有机硅酸盐玻璃或其组合。例如，电介质基质层172可包含氧化硅。
参考图18A和18B，可例如通过化学机械平坦化来平坦化电介质基质层172和连续金属材料层146L。例如，可通过化学机械平坦化去除上覆于包含覆盖电介质柱64的顶部表面的水平平面的电介质基质层172和连续金属材料层146L的部分。覆盖电介质柱64的顶部表面可物理地暴露出来。此外，连续金属材料层146L的环状顶部表面可在平坦化过程之后物理地暴露出来。
参考图19A和19B，可通过图案化电介质基质层179而形成漏极选择层级线型沟槽179。具体来说，可通过去除位于具有相应均匀宽度的区域内的电介质基质层172的部分而形成漏极选择层级线型沟槽179。所述区域可包含沿着第一水平方向hd1横向延伸且沿着第二水平方向hd2具有均匀宽度的矩形区域。例如，例如光致抗蚀剂层的掩蔽层(未示出)可被施加于第一示例性结构上方，且可通过光刻曝光和显影进行图案化以覆盖存储器阵列区100内的多个区域。电介质基质层172的未掩蔽部分可通过将图案化光致抗蚀剂层用作蚀刻掩模的各向异性蚀刻过程来蚀刻。漏极选择层级线型沟槽179形成于电介质基质层172的相邻剩余部分之间。
漏极选择层级线型沟槽179包含大体上沿着第一水平方向hd1延伸的相应一对横向起伏的侧壁。漏极选择层级线型沟槽179中的每一个可具有竖直平坦侧壁分段与竖直凸出侧壁分段的横向交替序列。每一横向起伏的侧壁的竖直平坦侧壁分段可为电介质基质层172的图案化部分的侧壁分段，且可位于同一竖直平面内。每一横向起伏的侧壁的竖直凸出侧壁分段可为连续金属材料层146L的物理暴露的圆柱形侧壁分段。每一竖直凸出侧壁分段在水平横截面图中具有凸出轮廓，且以相同的水平横截面轮廓沿着竖直方向竖直地延伸。任选地，可例如通过灰化去除光致抗蚀剂层。
参考图20A和20B，可各向异性地蚀刻连续金属材料层146L的物理暴露部分。各向异性蚀刻过程可相对于电介质基质层172的材料具有选择性，即并不明显地蚀刻电介质基质层172的材料。可通过各向异性蚀刻过程去除连续金属材料层146L的未掩蔽部分。各向异性蚀刻过程将连续金属材料层146L图案化成漏极选择层级栅极电极146。因此，漏极选择层级栅极电极146包括连续金属材料层146L的剩余部分。如果栅极或阻挡电介质位于连续金属材料层146L下方，则其可被同时图案化以形成栅极或阻挡电介质。
在一个实施例中，图18A、18B、19A、19B、20A以及20B的处理步骤的组合去除连续金属材料层146L的水平部分，所述水平部分上覆于存储器开口填充结构58，或位于相应两行存储器开口填充结构58之间的具有相应均匀宽度的区域内。漏极选择层级栅极电极146中的每一个可包含具有两组竖直侧壁分段的平坦部分，和从平坦部分竖直地向上突出且横向地环绕存储器堆叠结构55中的相应一个的一组圆柱形部分。漏极选择层级栅极电极146的每一组竖直侧壁分段可位于相应竖直平面内。
参考图21A和21B，可通过沉积例如氧化硅的电介质材料来形成触点层级电介质层174。触点层级电介质层174形成于去除其中的连续金属材料层146L的部分的体积中。触点层级电介质层174可包含隔离电介质部分(174L、174P)。每一隔离电介质部分(174L、174P)可包含电介质线型部分174L，其沿着第一水平方向hd1横向延伸，接触漏极选择层级栅极电极146的两个平坦部分的侧壁分段，和漏极选择层级栅极电极146的两行圆柱形部分的侧壁。每一隔离电介质部分(174L、174P)还可包含多个环圈部分174P，其邻接到电介质线型部分174L的侧部，且上覆于漏极选择层级栅极电极146的两行圆柱形部分中的相应圆柱形部分。
在一个实施例中，多个环圈部分174P的每一侧壁与漏极选择层级栅极电极146的多个圆柱形部分中的下伏圆柱形部分的侧壁竖直地重合。触点层级电介质层174可包含上覆于漏极选择层级栅极电极146的额外圆柱形部分的环状电介质部分174A。环状电介质部分174A包括与隔离电介质部分(174L、174P)相同的材料，且与隔离电介质部分(174L、174P)横向间隔开。
参考图22A，光致抗蚀剂层(未示出)可被施加到触点层级电介质层174上方，且被光刻图案化以在存储器开口填充结构58的集群之间的区域中形成开口。开口可为具有沿着第一水平方向hd1横向延伸的笔直边缘的矩形开口。开口的区域不与存储器阵列区100中的存储器开口填充结构58的区域或触点区300中的支撑柱结构的区域重叠。换句话说，存储器开口填充结构58和支撑柱结构可由图案化光致抗蚀剂层覆盖。
可采用各向异性蚀刻将光致抗蚀剂层中的图案转移穿过触点层级电介质层174、交替堆叠(32、42)以及逆向阶梯式电介质材料部分65，以形成背侧沟槽79。背侧沟槽79从触点层级电介质层174的顶部表面竖直地延伸到源极层级牺牲层104的顶部表面，且横向延伸穿过存储器阵列区100和触点区300。
在一个实施例中，背侧沟槽79可沿着第一水平方向hd1横向地延伸，且可沿着第二水平方向hd2(其垂直于第一水平方向hd1)彼此横向地间隔开。存储器堆叠结构55可布置成沿着第一水平方向hd1延伸的行。每一背侧沟槽79可具有沿着纵向方向(即，沿着第一水平方向hd1)不变的均匀宽度。多行存储器堆叠结构55可位于相邻的每对背侧沟槽79与漏极选择层级隔离结构72之间，和相邻的每对漏极选择层级隔离结构72之间。可例如通过灰化去除光致抗蚀剂层。
可保形地沉积且各向异性地蚀刻蚀刻终止材料，以在每一背侧沟槽79内形成背侧沟槽间隔物74。背侧沟槽间隔物74为在用源极层级材料层替换处理中源极层级材料层10'期间保护交替堆叠(32、42)的牺牲间隔物。在一个实施例中，背侧沟槽间隔物74包含氮化硅。背侧沟槽间隔物74的厚度可在2nm到20nm的范围内，例如从3nm到10nm，但也可采用较小和较大的厚度。
参考图22B，可在各向同性蚀刻过程中将相对于交替堆叠(32、42)、触点层级电介质层174以及漏极区63的材料选择性蚀刻源极层级牺牲层104的材料的蚀刻剂引入到背侧沟槽中。例如，如果源极层级牺牲层104包含未掺杂非晶硅或未掺杂非晶硅锗合金，背侧沟槽间隔物74包含氮化硅，漏极区63包含重掺杂半导体材料(其可包含原子浓度大于5.0x1019/cm3的电掺杂剂)，且上部和下部牺牲衬里(105、103)包含氧化硅，则采用热三甲基-2羟乙基氢氧化铵(“热TMY”)或氢氧化四甲基铵(TMAH)的湿式蚀刻过程可用以相对于背侧沟槽间隔物74以及上部和下部牺牲衬里(105、103)选择性去除源极层级牺牲层104。源极腔109形成于去除其中的源极层级牺牲层104的体积中。
参考图22C，例如湿式蚀刻剂的一序列各向同性蚀刻剂可被施加到存储器膜50的物理暴露部分，以从外到内依序蚀刻存储器膜50的各种组件层，且在源极腔109的层级处物理地暴露竖直半导体通道60的圆柱形表面。上部和下部牺牲衬里(105、103)可在去除位于源极腔109的层级处的存储器膜50的部分期间被共同横向蚀刻。通过去除在源极腔109以及上部和下部牺牲衬里(105、103)的层级处的存储器膜50的部分，源极腔109可扩展体积。下部源极层112的顶部表面和上部源极层116的底部表面可物理地暴露于源极腔109。
参考图22D，可通过选择性半导体沉积过程沉积具有第二导电性类型的掺杂的掺杂半导体材料。在选择性半导体沉积过程期间，半导体前驱气体、蚀刻剂以及掺杂剂前驱气体可同时流入包含示例性结构的处理腔室中。例如，如果第二导电性类型是n型，则例如硅烷、二硅烷或二氯硅烷的半导体前驱气体，例如氯化氢的蚀刻剂气体，以及例如磷化氢、砷化氢或锑化氢的掺杂剂前驱气体。所沉积掺杂半导体材料形成源极触点层114，其可接触竖直半导体通道60的侧壁。选择性半导体沉积过程的持续时间可被选择成使得源极腔填充有源极触点层114，且源极触点层114接触背侧沟槽间隔物74的内侧壁的底端部分。因此，源极触点层114可通过从源极腔109周围的半导体表面选择性地沉积掺杂半导体材料而形成。在一个实施例中，掺杂半导体材料可包含掺杂多晶硅。
包含下部源极层112、源极触点层114以及上部源极层116的层堆叠构成内埋源极层(112、114、116)，其充当连接竖直半导体通道60中的每一个且具有第二导电性类型的掺杂的共同源极区。内埋源极层(112、114、116)中的平均掺杂剂浓度可在5.0x1019/cm3到2.0x1021/cm3的范围内，但也可采用较小和较大的掺杂剂浓度。包含内埋源极层(112、114、116)、源极层级绝缘层117以及任选的源极选择层级导电层118的这一组层构成源极层级材料层10，其替换处理中源极层级材料层10'。任选地，可执行氧化过程以将源极触点层114的表面部分转换成每一背侧开口79下面的半导体氧化物部分(未示出)。
参考图22E，可采用各向同性蚀刻过程相对于绝缘层32、触点层级电介质层174、源极触点层114以及漏极区63选择性去除背侧沟槽间隔物74。例如，如果背侧沟槽间隔物74包含氮化硅，则可执行采用热磷酸的湿式蚀刻过程以去除背侧沟槽间隔物74。在一个实施例中，去除背侧沟槽间隔物74的各向同性蚀刻过程可与后续各向同性蚀刻过程组合，所述后续蚀刻过程相对于绝缘层32、电介质基质层172、触点层级电介质层174、源极触点层114以及漏极区63选择性蚀刻牺牲材料层42。
参考图22F，可相对于绝缘层32、电介质基质层172、触点层级电介质层174、源极触点层114以及漏极区63选择性去除牺牲材料层42。例如，可例如采用各向同性蚀刻过程将相对于绝缘层32、电介质基质层172、触点层级电介质层174、逆向阶梯式电介质材料部分65(图2B和3B中所示)的材料和存储器膜50的最外层的材料选择性地蚀刻牺牲材料层42的材料的蚀刻剂引入到背侧开口79中。例如，牺牲材料层42可包含氮化硅，绝缘层32、电介质基质层172、触点层级电介质层174、逆向阶梯式电介质材料部分65以及存储器膜50的最外层的材料可包含氧化硅材料。
各向同性蚀刻过程可为采用湿式蚀刻解决方案的湿式蚀刻过程，或可为将蚀刻剂以气相引入到背侧开口79中的气相(干式)蚀刻过程。例如，如果牺牲材料层42包含氮化硅，则蚀刻过程可为将示例性结构浸入包含磷酸的湿式蚀刻罐内的湿式蚀刻过程，所述磷酸相对于氧化硅、硅以及所属领域中采用的各种其它材料选择性蚀刻氮化硅。
背侧凹部43中的每一个可为具有大于腔的竖直范围的横向尺寸的横向延伸腔。换句话说，背侧凹部43中的每一个的横向尺寸可大于相应背侧凹部43的高度。多个背侧凹部43可形成于去除其中的牺牲材料层42的材料的体积中。背侧凹部43中的每一个可大体上平行于衬底半导体层9的顶部表面延伸。背侧凹部43可由下伏绝缘层32的顶部表面和上覆绝缘层32的底部表面竖直地定界。在一个实施例中，背侧凹部43中的每一个可始终具有均匀高度。
参考图22G，背侧阻挡电介质层44可形成于背侧凹部43中。背侧阻挡电介质层44可包含至少一种电介质材料，其随后用以防止电荷存储层54与随后将形成于背侧凹部43中的导电层之间的电荷隧穿。至少一种金属材料可随后沉积于背侧凹部43中和背侧沟槽79的周边部分处。例如，金属屏障层46A可例如通过化学气相沉积保形地沉积在背侧凹部43中。金属屏障层46A包含可充当扩散屏障层和/或用于随后将沉积的金属填充材料的促粘层的导电金属材料。金属屏障层46A可包含导电金属氮化物材料，例如TiN、TaN、WN或其堆叠，或可包含导电金属碳化物材料，例如TiC、TaC、WC或其堆叠。在一个实施例中，金属屏障层46A可通过例如化学气相沉积(CVD)或原子层沉积(ALD)的保形沉积过程而沉积。金属屏障层46A的厚度可在2nm到8nm的范围内，例如从3nm到6nm，但也可采用较小和较大的厚度。在一个实施例中，金属屏障层46A可主要由例如TiN的导电金属氮化物组成。
随后，金属填充材料沉积于多个背侧凹部43中，至少一个背侧沟槽79的侧壁上，以及触点层级电介质层174的顶部表面上方，以形成金属填充材料层46B。金属填充材料可通过保形沉积方法而沉积，所述保形沉积方法可例如是化学气相沉积(CVD)、原子层沉积(ALD)、无电镀覆、电镀或其组合。在一个实施例中，金属填充材料层46B可主要由至少一种元素金属组成。金属填充材料层46B的至少一种元素金属可例如选自钨、钴、钌、钛以及钽。在一个实施例中，金属填充材料层46B可主要由单种元素金属组成。在一个实施例中，可采用例如WF6的含氟前驱体气体来沉积金属填充材料层46B。在一个实施例中，金属填充材料层46B可为包含残留水平的氟原子作为杂质的钨层。替代地，金属填充材料层46B可包含不同金属材料，例如钴、钌和/或钼。金属填充材料层46B由金属屏障层46A与绝缘层32和存储器堆叠结构55间隔开，所述金属屏障层是阻挡氟原子扩散穿过的金属屏障层。
多个导电层46可形成于多个背侧凹部43中，且连续金属材料层可形成于每一背侧沟槽79的侧壁上和触点层级电介质层174上方。每一导电层46包含位于竖直相邻的一对电介质材料层，例如一对绝缘层32之间的金属屏障层46A的一部分和金属填充材料层46B的一部分。连续金属材料层包含位于背侧沟槽79中或触点层级电介质层174上方的金属屏障层46A的连续部分和金属填充材料层46B的连续部分。
连续导电材料层的所沉积金属材料是例如通过各向同性湿式蚀刻、各向异性干式蚀刻或其组合从每一背侧沟槽79的侧壁并从触点层级电介质层174上方回蚀的。背侧凹部43中的所沉积金属材料的每一剩余部分构成导电层46。每一导电层46可为导电线型结构。因此，用导电层46替换牺牲材料层42。
每一导电层46可充当位于同一层级处的多个控制栅极电极，与使位于所述同一层级处的多个控制栅极电极电互连(即电短接)的字线的组合。每一导电层46内的多个控制栅极电极为用于包含存储器堆叠结构55的竖直存储器装置的控制栅极电极。换句话说，每一导电层46可为充当用于多个竖直存储器装置的共同控制栅极电极或选择栅极电极的字线。
参考图22H、23A以及23B，电介质材料沉积于背侧沟槽79中以形成电介质壁结构76。电介质壁结构76中的每一个可沿着第一水平方向hd1横向延伸，且可竖直地延伸穿过绝缘层32与导电层46的交替堆叠的每一层。每一电介质壁结构76可接触触点层级电介质层174的侧壁。
参考图24A和24B，漏极触点通孔结构88可形成为穿过在漏极区63中的相应一个的顶部表面上的触点层级电介质层174。在形成触点层级电介质层174期间可去除覆盖电介质柱64。
额外触点通孔结构(未示出)可形成为穿过在包含阶梯式表面的触点区300中的导电层中的相应一个的顶部表面上的触点层级电介质层174和逆向阶梯式电介质材料部分65。可形成包含位线、互连金属线以及互连通孔结构的金属互连结构，以提供到三维存储器装置的各种节点的电连接。
在图23B中所示的一个实施例中，存储器开口填充结构58当中的每一存储器开口填充结构58包括穿过存储器开口填充结构58的几何中心GC的竖直轴线VA。如本文中所使用，元件的几何中心指代占据与元件相同的体积且始终具有均匀组成的假想物体的重心。由于存储器开口填充结构58的瓶形轮廓，相比导电层46到竖直轴线VA的距离，漏极选择层级栅极电极146的圆柱形部分中的最近侧圆柱形部分的内侧壁可较邻近于竖直轴线VA。在一个实施例中，相比导电层46到竖直轴线VA的距离，漏极选择层级栅极电极146的圆柱形部分中的最近侧圆柱形部分的外侧壁可较邻近于竖直轴线VA。
在一个实施例中，连续金属材料层146L可通过保形沉积过程而形成，且漏极选择层级栅极电极146的圆柱形部分中的每一个的横向厚度可与漏极选择层级栅极电极146的平坦部分的竖直厚度相同。在一个实施例中，漏极选择层级栅极电极146的每一组竖直侧壁分段内的竖直侧壁分段可邻接到漏极选择层级栅极电极146的一行圆柱形部分的外侧壁。
参考图25A和25B，可通过沉积包含例如氮化硅的电介质材料的牺牲模板层241从图8A和8B的第一示例性结构导出根据本发明的第二实施例的第二示例性结构。可平坦化牺牲模板层241的顶部表面，以提供与牺牲柱结构48的顶部表面共面的顶部表面。
参考图26A和26B，相对于牺牲模板层241和绝缘层32的材料选择性蚀刻牺牲柱结构48的材料的各向同性蚀刻剂可被施加到第二示例性结构。通过各向同性蚀刻剂去除牺牲柱结构48以形成存储器腔49"，其在此处理步骤处为存储器开口49的未填充体积。例如，如果牺牲柱结构48包括未掺杂非晶硅，则可通过采用热三甲基-2羟乙基氢氧化铵(“热TMY”)或氢氧化四甲基铵(TMAH)的湿式蚀刻过程去除牺牲柱结构48。
参考图27A和27B，可执行图11A和11B的处理步骤，以形成阻挡电介质层52、电荷存储层54、隧穿电介质层56、半导体通道材料层60L以及电介质芯62。
参考图28A和28B，可例如通过各向同性蚀刻过程去除上覆于电介质芯62的顶部表面的半导体通道材料层60L的部分。半导体通道材料层60L的每一剩余部分构成半导体通道60，其可具有第一导电性类型的掺杂或可是本征的。半导体通道60与存储器膜50的位于存储器腔内的部分的组合构成存储器堆叠结构55，其包含作为存储器元件的在牺牲材料层42的层级处的电荷存储层54的部分。每一存储器堆叠结构55包含环状存储器元件，即位于牺牲材料层42的层级处的电荷存储层54的环状部分的竖直堆叠。
具有第二导电性类型(其与第一导电性类型相反)的掺杂的掺杂半导体填充材料可沉积于电介质芯62的顶部表面上方的凹部中。可通过平坦化过程从包含电荷存储层54的最顶部表面的水平平面上方去除掺杂半导体填充材料和隧穿电介质层56的部分，所述平坦化过程可包含化学机械平坦化和/或凹部蚀刻。掺杂半导体填充材料的每一剩余部分构成漏极区63。每一漏极区63形成于相应半导体通道60的上端处，且可具有与电荷存储层54的最顶部表面共面的顶部表面。
参考图29A和29B，可通过蚀刻过程回蚀电荷存储层54的水平部分，所述蚀刻过程可为各向同性蚀刻过程或各向异性蚀刻过程。在一个实施例中，可相对于隧穿电介质层56和阻挡电介质层52的材料选择性去除电荷存储层54的水平部分。在此情况下，圆柱形腔可形成于隧穿电介质层56的每一突出部分周围。
参考图30A和30B，覆盖电介质层164L可形成于漏极区63和存储器膜50上方。覆盖电介质层164L包含例如氧化硅的可平坦化电介质材料。
参考图31A和31B，通过平坦化过程去除上覆于牺牲模板层241的顶部表面的覆盖电介质层164L的部分和存储器膜50的部分。平坦化过程可采用凹部蚀刻和/或化学机械平坦化。覆盖电介质层164L的每一剩余离散部分构成覆盖电介质环164。
用存储器开口填充结构58来替换每一牺牲柱结构48。每一存储器开口结构58包括相应的一组存储器膜50、半导体通道60、电介质芯62、芯腔69、漏极区63以及覆盖电介质环164。
每一半导体通道60包括相应第一竖直延伸部分，其延伸穿过牺牲材料层42的层级且具有第一最大横向通道尺寸mlcd1；相应第二竖直延伸部分，其位于牺牲模板层141的层级处且具有小于第一最大横向通道尺寸mlcd1的第二最大横向通道尺寸mlcd2；相应环状部分，其具有邻接到相应第一竖直延伸部分的上端的外周边和邻接到相应第二竖直延伸部分的下端的内周边。
在一个实施例中，每一半导体通道60由存储器膜50横向环绕，所述存储器膜包含：第一竖直存储器膜部分，其接触且横向环绕半导体通道60中的一个的相应第一竖直延伸部分；第二竖直存储器膜部分，其接触且横向环绕半导体通道60中的所述一个的相应第二竖直延伸部分；以及环状存储器膜部分，其接触且上覆于半导体通道60中的一个的环状部分。在一个实施例中，第一竖直存储器膜部分和第二竖直存储器膜部分中的每一个包括阻挡电介质层52的相应部分、电荷存储层54的相应部分，以及隧穿电介质层56的相应部分。
存储器开口填充结构58中的每一个包括竖直地延伸穿过牺牲材料层42的每一层级的囊封腔69。在一个实施例中，存储器开口填充结构58中的每一个包括电介质芯62。电介质芯62包含界定囊封腔69的整个体积的闭合内表面。在一个实施例中，电介质芯62包含位于囊封腔69上方的颈部且穿过牺牲模板层141突出。
参考图32A和32B，可相对于存储器膜50和覆盖电介质环164选择性去除牺牲模板层241。例如，如果牺牲模板层241包含氮化硅，则采用热磷酸的湿式蚀刻过程可用以去除牺牲模板层241。在去除牺牲模板层241之后，存储器膜50的上部部分的外侧壁和存储器膜50的环状顶部表面(即，隧穿电介质层56的环状顶部表面)可物理地暴露出来。
参考图33A和33B，可执行图16A和16B的处理步骤以形成连续金属材料层146L。
参考图34A和34B，电介质材料可通过保形或非保形沉积过程而沉积于连续金属材料层146L上方。形成电介质基质层172。电介质基质层172的电介质材料可包含未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃、有机硅酸盐玻璃或其组合。例如，电介质基质层172可包含氧化硅。
参考图35A和35B，可例如通过化学机械平坦化来平坦化电介质基质层172和连续金属材料层146L。例如，可通过化学机械平坦化去除上覆于包含漏极区63的顶部表面的水平平面的电介质基质层172和连续金属材料层146L的部分。漏极区63的顶部表面可物理地暴露出来。此外，连续金属材料层146L的环状顶部表面可在平坦化过程之后物理地暴露出来。环状电介质环164横向环绕漏极区63中的相应一个。
参考图36A和36B，可执行图19A和19B的处理步骤，以形成漏极选择层级线型沟槽179。漏极选择层级线型沟槽179包含大体上沿着第一水平方向hd1延伸的相应一对横向起伏的侧壁。漏极选择层级线型沟槽179中的每一个可具有竖直平坦侧壁分段与竖直凸出侧壁分段的横向交替序列。每一横向起伏的侧壁的竖直平坦侧壁分段可为电介质基质层172的图案化部分的侧壁分段，且可位于同一竖直平面内。每一横向起伏的侧壁的竖直凸出侧壁分段可为连续金属材料层146L的物理暴露的圆柱形侧壁分段。每一竖直凸出侧壁分段在水平横截面图中具有凸出轮廓，且以相同的水平横截面轮廓沿着竖直方向竖直地延伸。
参考图37A和37B，可各向异性地蚀刻连续金属材料层146L的物理暴露部分。可通过各向异性蚀刻过程去除连续金属材料层146L的未掩蔽部分。各向异性蚀刻过程将连续金属材料层146L图案化成漏极选择层级栅极电极146。因此，漏极选择层级栅极电极146包括连续金属材料层146L的剩余部分。
可去除连续金属材料层146L的水平部分，所述水平部分上覆于存储器开口填充结构58，或位于相应两行存储器开口填充结构58之间的具有相应均匀宽度的区域内。漏极选择层级栅极电极146中的每一个可包含具有两组竖直侧壁分段的平坦部分，和从平坦部分竖直地向上突出且横向地环绕存储器堆叠结构55中的相应一个的一组圆柱形部分。漏极选择层级栅极电极146的每一组竖直侧壁分段可位于相应竖直平面内。
参考图38A和38B，可通过沉积例如氧化硅的电介质材料来形成触点层级电介质层174。触点层级电介质层174形成于去除其中的连续金属材料层146L的部分的体积中。触点层级电介质层174可包含隔离电介质部分(174L、174P)。每一隔离电介质部分(174L、174P)可包含电介质线型部分174L，其沿着第一水平方向hd1横向延伸，接触漏极选择层级栅极电极146的两个平坦部分的侧壁分段，和漏极选择层级栅极电极146的两行圆柱形部分的侧壁。每一隔离电介质部分(174L、174P)可包含多个环圈部分174P，其邻接到电介质线型部分174L的侧部，且上覆于漏极选择层级栅极电极146的两行圆柱形部分当中的相应圆柱形部分。
在一个实施例中，多个环圈部分174P的每一侧壁与漏极选择层级栅极电极146的多个圆柱形部分中的下伏圆柱形部分的侧壁竖直地重合。触点层级电介质层174可包含上覆于漏极选择层级栅极电极146的额外圆柱形部分的环状电介质部分174A。环状电介质部分174A包括与隔离电介质部分(174L、174P)相同的材料，且与隔离电介质部分(174L、174P)横向间隔开。
参考图39A和39B，可执行图22A到22H、23A、23B、24A以及24B的处理步骤，以用源极层级材料层10替换处理中源极层级材料层10'、用导电层46替换牺牲材料层42，以形成电介质壁结构76并形成漏极触点通孔结构88。随后，可形成额外触点通孔结构和金属互连结构，如在第一实施例中。
在一个实施例中，存储器开口填充结构58当中的每一存储器开口填充结构58包括穿过存储器开口填充结构58的几何中心GC的竖直轴线VA。如本文中所使用，元件的几何中心指代占据与元件相同的体积且始终具有均匀组成的假想物体的重心。由于存储器开口填充结构58的瓶形轮廓，相比导电层46到竖直轴线VA的距离，漏极选择层级栅极电极146的圆柱形部分中的最近侧圆柱形部分的内侧壁可较邻近于竖直轴线VA。在一个实施例中，相比导电层46到竖直轴线VA的距离，漏极选择层级栅极电极146的圆柱形部分中的最近侧圆柱形部分的外侧壁可较邻近于竖直轴线VA。
在一个实施例中，连续金属材料层146L可通过保形沉积过程而形成，且漏极选择层级栅极电极146的圆柱形部分中的每一个的横向厚度可与漏极选择层级栅极电极146的平坦部分的竖直厚度相同。在一个实施例中，漏极选择层级栅极电极146的每一组竖直侧壁分段内的竖直侧壁分段可邻接到漏极选择层级栅极电极146的一行圆柱形部分的外侧壁。
参考图40A和40B，可从图26A和26B的第二示例性结构导出根据本发明的第三实施例的第三示例性结构。在第三实施例中，从漏极选择晶体管去除电荷存储层54，使得漏极选择晶体管的栅极电介质不具有电荷存储层54。具体来说，可采用保形沉积过程将阻挡电介质52和电荷存储层54形成为图26A和26B的第二示例性结构的物理暴露表面上的连续材料层。阻挡电介质52可具有与第一和第二实施例中相同的组成和厚度。电荷存储层54可具有与第一和第二实施例中相同的组成和厚度。覆盖材料层38L可通过保形地沉积覆盖材料而形成，所述覆盖材料为可相对于阻挡电介质52和电荷存储层54的材料选择性去除的牺牲材料。覆盖材料层38L可包含例如非晶硅、硅锗合金、非晶碳或类金刚石碳(DLC)。在一个实施例中，覆盖材料层38L可阻挡瓶形存储器腔49"的颈部，且在牺牲材料层42的层级处形成临时囊封腔69'。
参考图41A和41B，可执行各向异性蚀刻过程以去除覆盖材料层38L的未掩蔽部分。从存储器开口49内部去除上覆于牺牲模板层241或在瓶形存储器腔49"的颈部内的覆盖材料层38L的部分。瓶形存储器腔49"的凸出部分内的覆盖材料层38L的每一剩余部分构成覆盖材料部分38。每一覆盖材料部分38可具有圆柱形配置，且覆盖位于交替堆叠(32、42)的层级处的电荷存储层54的圆柱形部分，并下伏于牺牲模板层241。
参考图42A和42B，可相对于阻挡电介质层52选择性去除电荷存储层54的未掩蔽部分。因此，在牺牲模板层241的组合的层级处的电荷存储层54的上部部分被去除，而不去除位于交替堆叠(32、42)的层级处的电荷存储层54的下部部分。例如，如果电荷存储层54包括氮化硅且如果阻挡电介质52包括氧化硅，则可采用相对于氧化硅选择性蚀刻氮化硅的湿式蚀刻过程来相对于阻挡电介质52选择性去除电荷存储层54的未掩蔽部分。例如，采用热磷酸或NH4F、NaOH、HF、丙三醇和/或H2O的组合的湿式蚀刻过程可用以相对于阻挡电介质52选择性去除电荷存储层54的未掩蔽部分。
参考图43A和43B，可相对于电荷存储层54和阻挡电介质52的材料选择性去除覆盖材料部分38，以留下存储器腔49'。例如，如果覆盖材料部分38包含例如非晶硅的半导体材料，则采用热三甲基-2羟乙基氢氧化铵(“热TMY”)或氢氧化四甲基铵(TMAH)的湿式蚀刻过程可用以去除覆盖材料部分38。如果覆盖材料部分38包括碳，则可通过灰化去除覆盖材料部分38。
参考图44A和44B，可通过保形沉积过程将隧穿电介质56和半导体通道材料层形成为每一存储器腔49'的周边处的连续材料层。半导体通道材料层可具有第一导电性类型的掺杂，如第一和第二实施例中。电介质材料沉积在半导体通道材料层上且竖直地凹入以形成电介质芯62。电介质芯62的顶部表面可位于包含牺牲模板层241的顶部表面的第一水平平面与包含牺牲模板层241的最底部表面的第二水平平面之间。芯腔(即，气隙)69可形成于电介质芯62内未填充有电介质芯62的材料的体积中。每一电介质芯62可嵌入其中没有任何固体材料的芯腔69。每一电介质芯62的上部圆柱形部分在包含牺牲模板层241的底部表面的水平平面上方的相应芯腔69上方突出。每一芯腔69可具有大于电介质芯62的上部圆柱形部分的最大横向尺寸的最大横向尺寸mldc。
半导体填充材料可沉积于电介质芯62的顶部表面上方的凹部中。可通过例如化学机械平坦化的平坦化过程去除位于包含牺牲模板层241的顶部表面的水平平面上方的阻挡电介质52、电荷存储层54、隧穿电介质56、半导体通道材料层以及半导体填充材料的部分。半导体填充材料的每一剩余部分构成漏极区63。
阻挡电介质52的连续材料层被分成位于存储器开口49中的相应一个内的多个离散阻挡电介质52。隧穿电介质56的连续材料层被分成多个离散隧穿电介质56。半导体通道材料层的剩余部分包含多个离散半导体通道60。阻挡电介质52、电荷存储层54以及隧穿电介质56的每一连续组合构成存储器膜50。存储器膜50与半导体通道60的每一连续组合构成存储器堆叠结构55。每一存储器膜50包括第一竖直延伸部分，其竖直地延伸穿过具有第一侧壁(其可为内侧壁或外侧壁)的交替堆叠(32、42)；水平延伸部分，其在牺牲模板层241与牺牲材料层42中的最顶部一个之间水平地延伸；以及第二竖直延伸部分，其竖直地延伸穿过牺牲模板层241。
用存储器开口填充结构58来替换每一牺牲柱结构48。每一存储器开口结构58包括相应的一组存储器膜50、半导体通道60、电介质芯62、芯腔69以及漏极区63。
在一个实施例中，每一存储器膜50包括阻挡电介质52、电荷存储层54以及隧穿电介质56的堆叠；且整个电荷存储层54位于牺牲模板层241的底部表面下方。电介质芯62可嵌入于半导体通道60中的相应一个内，且可包含嵌入于牺牲模板层241内的相应上部圆柱形部分。芯腔69可嵌入于电介质芯62中的相应一个内且可具有最大横向尺寸mldc，所述尺寸大于电介质芯62的上部圆柱形部分中的上覆上部圆柱形部分的最大横向尺寸。
在一个实施例中，每一存储器膜50可形成为阻挡电介质52、电荷存储层54以及隧穿电介质56的堆叠，且电荷存储层54可被图案化，使得电荷存储层54并不在包含牺牲模板层241的底部表面的水平平面上方突出，而阻挡电介质52和隧穿电介质56中的每一个在包含牺牲模板层241的底部表面的水平平面上方突出。
参考图45A和45B，可执行图32A和32B的处理步骤，以相对于存储器膜50和漏极区63选择性去除牺牲模板层241。例如，如果牺牲模板层241包含氮化硅，则采用热磷酸的湿式蚀刻过程可用以去除牺牲模板层241。在去除牺牲模板层241之后，存储器膜50的上部部分的外侧壁和存储器膜50的环状顶部表面(即，隧穿电介质层56的环状顶部表面和阻挡电介质层52的环状顶部表面)可物理地暴露出来。
参考图46A和46B，可执行图16A和16B的处理步骤，以形成连续金属材料层146L。
参考图47A和47B，电介质材料可通过保形或非保形沉积过程而沉积于连续金属材料层146L上方。形成电介质基质层172。电介质基质层172的电介质材料可包含未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃、有机硅酸盐玻璃或其组合。例如，电介质基质层172可包含氧化硅。
参考图48A和48B，可执行图18A和18B的处理步骤，以平坦化电介质基质层172和连续金属材料层146L。例如，可通过化学机械平坦化去除上覆于包含漏极区63的顶部表面的水平平面的电介质基质层172和连续金属材料层146L的部分。漏极区63的顶部表面可物理地暴露出来。此外，连续金属材料层146L的环状顶部表面可在平坦化过程之后物理地暴露出来。
参考图49A和49B，可执行图19A和19B的处理步骤，以形成漏极选择层级线型沟槽179。漏极选择层级线型沟槽179包含大体上沿着第一水平方向hd1延伸的相应一对横向起伏的侧壁。漏极选择层级线型沟槽179中的每一个可具有竖直平坦侧壁分段与竖直凸出侧壁分段的横向交替序列。每一横向起伏的侧壁的竖直平坦侧壁分段可为电介质基质层172的图案化部分的侧壁分段，且可位于同一竖直平面内。每一横向起伏的侧壁的竖直凸出侧壁分段可为连续金属材料层146L的物理暴露的圆柱形侧壁分段。每一竖直凸出侧壁分段在水平横截面图中具有凸出轮廓，且以相同的水平横截面轮廓沿着竖直方向竖直地延伸。
参考图50A和50B，可各向异性地蚀刻连续金属材料层146L的物理暴露部分。可通过各向异性蚀刻过程去除连续金属材料层146L的未掩蔽部分。各向异性蚀刻过程将连续金属材料层146L图案化成漏极选择层级栅极电极146。因此，漏极选择层级栅极电极146包括连续金属材料层146L的剩余部分。
可去除连续金属材料层146L的水平部分，所述水平部分上覆于存储器开口填充结构58，或位于相应两行存储器开口填充结构58之间的具有相应均匀宽度的区域内。漏极选择层级栅极电极146中的每一个可包含具有两组竖直侧壁分段的平坦部分，和从平坦部分竖直地向上突出且横向地环绕存储器堆叠结构55中的相应一个的一组圆柱形部分。漏极选择层级栅极电极146的每一组竖直侧壁分段可位于相应竖直平面内。
参考图51A和51B，可通过沉积例如氧化硅的电介质材料来形成触点层级电介质层174。触点层级电介质层174形成于去除其中的连续金属材料层146L的部分的体积中。触点层级电介质层174可包含隔离电介质部分(174L、174P)。每一隔离电介质部分(174L、174P)可包含电介质线型部分174L，其沿着第一水平方向hd1横向延伸，接触漏极选择层级栅极电极146的两个平坦部分的侧壁分段，和漏极选择层级栅极电极146的两行圆柱形部分的侧壁。每一隔离电介质部分(174L、174P)可包含多个环圈部分174P，其邻接到电介质线型部分174L的侧部，且上覆于漏极选择层级栅极电极146的两行圆柱形部分当中的相应圆柱形部分。
在一个实施例中，多个环圈部分174P的每一侧壁与漏极选择层级栅极电极146的多个圆柱形部分中的下伏圆柱形部分的侧壁竖直地重合。触点层级电介质层174可包含上覆于漏极选择层级栅极电极146的额外圆柱形部分的环状电介质部分174A。环状电介质部分174A包括与隔离电介质部分(174L、174P)相同的材料，且与隔离电介质部分(174L、174P)横向间隔开。
参考图52A和52B，可执行图22A到22H、23A、23B、24A以及24B的处理步骤，以用源极层级材料层10替换处理中源极层级材料层10'、用导电层46替换牺牲材料层42，以形成电介质壁结构76并形成漏极触点通孔结构88。随后，可形成额外触点通孔结构和金属互连结构，如在第一实施例中。
在一个实施例中，存储器开口填充结构58当中的每一存储器开口填充结构58包括穿过存储器开口填充结构58的几何中心GC的竖直轴线VA。如本文中所使用，元件的几何中心指代占据与元件相同的体积且始终具有均匀组成的假想物体的重心。由于存储器开口填充结构58的瓶形轮廓，相比导电层46到竖直轴线VA的距离，漏极选择层级栅极电极146的圆柱形部分中的最近侧圆柱形部分的内侧壁可较邻近于竖直轴线VA。在一个实施例中，相比导电层46到竖直轴线VA的距离，漏极选择层级栅极电极146的圆柱形部分中的最近侧圆柱形部分的外侧壁可较邻近于竖直轴线VA。
在一个实施例中，连续金属材料层146L可通过保形沉积过程而形成，且漏极选择层级栅极电极146的圆柱形部分中的每一个的横向厚度可与漏极选择层级栅极电极146的平坦部分的竖直厚度相同。在一个实施例中，漏极选择层级栅极电极146的每一组竖直侧壁分段内的竖直侧壁分段可邻接到漏极选择层级栅极电极146的一行圆柱形部分的外侧壁。
本发明的实施例提供以下一个或多个非限制性优势。相比现有技术选择晶体管，包括漏极选择层级栅极电极146、半导体通道60的第二竖直延伸部分以及包括位于其间的存储器膜50的至少一部分的栅极电介质的漏极选择晶体管具有较小宽度(例如，较小直径)。此情况通过提供较强曲率效应、较短栅极长度以及由晶体管占据的较小空间改进了晶体管性能。此情况准许用于分离邻近漏极选择晶体管的隔离电介质部分174的较大空间和改进的工艺集成度与准确度。最后，气隙改进了选择晶体管性能。
参考所有图式且根据本发明的各种实施例，提供三维存储器装置，其包括：位于衬底8上方的绝缘层32与导电层46的交替堆叠；位于交替堆叠(32、46)上方的漏极选择层级栅极电极46；延伸穿过交替堆叠(32、46)和漏极选择层级栅极电极146中的相应一个的存储器开口(其具有与瓶形存储器腔49"相同的体积)；以及位于存储器开口中的存储器开口填充结构58，其中存储器开口填充结构58中的每一个包括相应半导体通道60。每一半导体通道60包括：相应第一竖直延伸部分，其延伸穿过导电层46的层级且具有第一最大横向通道尺寸mlcd1；和相应第二竖直延伸部分，其位于漏极选择层级栅极电极146的层级处，且具有小于第一最大横向通道尺寸mlcd1的第二最大横向通道尺寸mlcd2。漏极选择层级栅极电极146中的每一个包含：具有两组竖直侧壁分段的平坦部分，其中每一组竖直侧壁分段位于相应竖直平面内；和一组圆柱形部分，其从平坦部分竖直地向上突出且横向环绕存储器开口填充结构58中的相应一个。
在一个实施例中，三维存储器装置包括隔离电介质部分(174L、174P)，其包含：电介质线型部分174L，其沿着第一水平方向hd1横向地延伸，接触漏极选择层级栅极电极146的两个平坦部分的侧壁分段，和漏极选择层级栅极电极146的两行圆柱形部分的侧壁；和多个环圈部分174P，其邻接到电介质线型部分174L的侧部，且上覆于漏极选择层级栅极电极146的两行圆柱形部分当中的相应圆柱形部分。
在一个实施例中，多个环圈部分174P的每一侧壁与漏极选择层级栅极电极146的多个圆柱形部分中的下伏圆柱形部分的侧壁竖直地重合。
在一个实施例中，三维存储器装置包括上覆于漏极选择层级栅极电极146的额外圆柱形部分的环状电介质部分174A。环状电介质部分174A包括与隔离电介质部分(174L、174P)相同的材料，且与隔离电介质部分(174L、174P)横向间隔开。
在一个实施例中，存储器开口填充结构当中的第一存储器开口填充结构58包括穿过第一存储器开口填充结构的几何中心GC的竖直轴线VA；且相比导电层46到竖直轴线VA的距离，漏极选择层级栅极电极146的圆柱形部分中的最近侧圆柱形部分的内侧壁较邻近于竖直轴线VA。在一个实施例中，相比导电层46到竖直轴线VA的距离，漏极选择层级栅极电极46的圆柱形部分中的最近侧圆柱形部分的外侧壁较邻近于竖直轴线VA。
在一个实施例中，漏极选择层级栅极电极146的圆柱形部分中的每一个的横向厚度与漏极选择层级栅极电极146的平坦部分的竖直厚度相同。
在一个实施例中，漏极选择层级栅极电极146的每一组竖直侧壁分段内的竖直侧壁分段邻接到漏极选择层级栅极电极146中的一个的一行圆柱形部分的外侧壁。
在一个实施例中，每一半导体通道60包括相应环状部分，其具有邻接到相应第一竖直延伸部分的上端的外周边，和邻接到相应第二竖直延伸部分的下端的内周边。在一个实施例中，每一半导体通道60由存储器膜50横向环绕，所述存储器膜包含：第一竖直存储器膜部分，其接触且横向环绕半导体通道60中的一个的相应第一竖直延伸部分；第二竖直存储器膜部分，其接触且横向环绕半导体通道60中的所述一个的相应第二竖直延伸部分；以及环状存储器膜部分，其接触且上覆于半导体通道60中的所述一个的环状部分。
在一些实施例中，第一竖直存储器膜部分和第二竖直存储器膜部分中的每一个包括阻挡电介质层52的相应部分、电荷存储层54的相应部分，以及隧穿电介质层56的相应部分，如第一和第二示例性结构中。在一些实施例中，第一竖直存储器膜部分包括阻挡电介质层52的一部分、电荷存储层54的一部分，以及隧穿电介质层56的一部分；且环状存储器膜部分包括与隧穿电介质层56的另一部分直接接触的阻挡电介质层52的另一部分，如第三示例性结构中。
在一些实施例中，存储器开口填充结构58中的每一个包括竖直地延伸穿过导电层46的每一层级的囊封腔(即，芯腔69)。在一个实施例中，存储器开口填充结构58中的每一个包括电介质芯62；电介质芯62包含界定囊封腔69的整个体积的闭合内表面；且电介质芯62包含位于囊封腔69上方的颈部，且穿过漏极选择层级栅极电极146中的相应一个突出。
示例性结构中的每一个可包含三维存储器装置。在一个实施例中，三维存储器装置包括单片三维NAND存储器装置。导电层46可包括或可电连接到单片三维NAND存储器装置的相应字线。衬底8可包括硅衬底。竖直NAND存储器装置可包括在硅衬底上方的单片三维NAND串阵列。单片三维NAND串阵列的第一装置层级中的至少一个存储器单元(如体现为导电层46的层级处的电荷存储层54的一部分)可位于单片三维NAND串阵列的第二装置层级中的另一存储器单元(如体现为另一导电层46的层级处的电荷存储层54的另一部分)上方。硅衬底可包含集成电路，所述集成电路包括用于位于其上的存储器装置的驱动器电路(如体现为至少一个半导体装置700的子集)。导电层46可包括具有大体上平行于衬底8的顶部表面，例如在一对背侧沟槽79之间延伸的条带形状的多个控制栅极电极。多个控制栅极电极至少包括位于第一装置层级中的第一控制栅极电极，和位于第二装置层级中的第二控制栅极电极。单片三维NAND串阵列可包括：多个半导体通道60，其中多个半导体通道60中的每一个的至少一个末端部分60大体上垂直于衬底8的顶部表面延伸，且包括半导体通道60中的相应一个；和多个电荷存储元件(如体现为存储器膜50的部分，即电荷存储层54的部分)。每一电荷存储元件可邻近于多个半导体通道60中的相应一个定位。
尽管前述内容指代特定的优选实施例，但应理解，本发明不限于此。所属领域的一般技术人员将想到，可对所公开的实施例作出各种修改且此类修改意图在本发明的范围内。假定并非彼此的替代方案的所有实施例当中存在兼容性。除非另外明确地陈述，否则词“包括”或“包含”涵盖其中词“主要由……组成”或词“由……组成”替换词“包括”或“包含”的所有实施例。在本发明中示出采用特定结构和/或配置的实施例的情况下，应理解，可用在功能上等效的任何其它兼容结构和/或配置实践本发明，条件是此类替代物并未被明确禁用或以其它方式被所属领域的一般技术人员认为是不可能的。所有本文中列举的公开、专利申请以及专利以全文引用的方式并入本文中。

Claims (20)

1.一种三维存储器装置，其包括：
绝缘层与导电层的交替堆叠，其位于衬底上方；
漏极选择层级栅极电极，其位于所述交替堆叠上方；
存储器开口，其延伸穿过所述交替堆叠和所述漏极选择层级栅极电极中的相应一个；以及
存储器开口填充结构，其位于所述存储器开口中，
其中所述存储器开口填充结构中的每一个包括相应半导体通道；
其中每一半导体通道包括：
相应第一竖直延伸部分，其延伸穿过所述导电层的层级且具有第一最大横向通道尺寸，以及
相应第二竖直延伸部分，其位于所述漏极选择层级栅极电极的层级处，且具有小于所述第一最大横向通道尺寸的第二最大横向通道尺寸；且
其中所述漏极选择层级栅极电极中的每一个包括：
平坦部分，其具有两组竖直侧壁分段；以及
一组圆柱形部分，其从所述平坦部分竖直地向上突出，且横向环绕所述存储器开口填充结构中的相应一个。
2.根据权利要求1所述的三维存储器装置，其进一步包括隔离电介质部分，所述隔离电介质部分包含：
电介质线型部分，其沿着第一水平方向横向延伸，接触所述漏极选择层级栅极电极的两个平坦部分的侧壁分段，和所述漏极选择层级栅极电极的两行圆柱形部分的侧壁；以及
多个环圈部分，其邻接到所述电介质线型部分的侧部，且上覆于所述漏极选择层级栅极电极的两行圆柱形部分的相应圆柱形部分。
3.根据权利要求2所述的三维存储器装置，其中所述多个环圈部分的每一侧壁与所述漏极选择层级栅极电极的所述多个圆柱形部分中的下伏圆柱形部分的侧壁竖直地重合。
4.根据权利要求2所述的三维存储器装置，其进一步包括上覆于所述漏极选择层级栅极电极的额外圆柱形部分的环状电介质部分，其中所述环状电介质部分包括与所述隔离电介质部分相同的材料，且与所述隔离电介质部分横向间隔开。
5.根据权利要求1所述的三维存储器装置，其中：
所述存储器开口填充结构当中的第一存储器开口填充结构包括穿过所述第一存储器开口填充结构的几何中心的竖直轴线；且
相比所述导电层到所述竖直轴线的距离，所述漏极选择层级栅极电极的所述圆柱形部分中的最近侧圆柱形部分的内侧壁较邻近于所述竖直轴线。
6.根据权利要求5所述的三维存储器装置，其中相比所述导电层到所述竖直轴线的距离，所述漏极选择层级栅极电极的所述圆柱形部分中的所述最近侧圆柱形部分的外侧壁较邻近于所述竖直轴线。
7.根据权利要求1所述的三维存储器装置，其中所述漏极选择层级栅极电极的所述圆柱形部分中的每一个的横向厚度与所述漏极选择层级栅极电极的所述平坦部分的竖直厚度相同。
8.根据权利要求1所述的三维存储器装置，其中每一组竖直侧壁分段内的竖直侧壁分段邻接到所述漏极选择层级栅极电极中的一个的一行圆柱形部分的外侧壁。
9.根据权利要求1所述的三维存储器装置，其中每一半导体通道包括相应环状部分，所述相应环状部分具有邻接到所述相应第一竖直延伸部分的上端的外周边，和邻接到所述相应第二竖直延伸部分的下端的内周边。
10.根据权利要求9所述的三维存储器装置，其中每一半导体通道由存储器膜横向环绕，所述存储器膜包含：
第一竖直存储器膜部分，其接触且横向环绕所述半导体通道中的一个的所述相应第一竖直延伸部分；
第二竖直存储器膜部分，其接触且横向环绕所述半导体通道中的所述一个的所述相应第二竖直延伸部分；以及
环状存储器膜部分，其接触且上覆于所述半导体通道中的所述一个的所述环状部分。
11.根据权利要求10所述的三维存储器装置，其中所述第一竖直存储器膜部分和所述第二竖直存储器膜部分中的每一个包括阻挡电介质层的相应部分、电荷存储层的相应部分，以及隧穿电介质层的相应部分。
12.根据权利要求10所述的三维存储器装置，其中：
所述第一竖直存储器膜部分包括阻挡电介质层的一部分、电荷存储层的一部分，以及隧穿电介质层的一部分；且
所述环状存储器膜部分包括与所述隧穿电介质层的另一部分直接接触的所述阻挡电介质层的另一部分。
13.根据权利要求1所述的三维存储器装置，其中所述存储器开口填充结构中的每一个进一步包括竖直地延伸穿过所述导电层的每一层级的囊封腔。
14.根据权利要求13所述的三维存储器装置，其中：
所述存储器开口填充结构中的每一个包括电介质芯；
所述电介质芯包含界定所述囊封腔的整个体积的闭合内表面；且
所述电介质芯包含位于所述囊封腔上方的颈部，且穿过所述漏极选择层级栅极电极中的相应一个突出。
15.一种形成三维存储器装置的方法，其包括：
在衬底上方形成绝缘层与间隔物材料层的交替堆叠，其中所述间隔物材料层形成为导电层或随后用导电层进行替换；
形成牺牲柱结构，其延伸穿过所述交替堆叠，且包含在所述交替堆叠上方突出且具有第一最大横向尺寸的相应上部区，和嵌入于所述交替堆叠内且具有大于所述第一最大横向尺寸的第二最大横向尺寸的相应下部区；
用包括存储器膜和半导体通道的存储器开口填充结构替换所述牺牲柱结构；
在所述交替堆叠和所述存储器开口填充结构上方形成连续金属材料层；
去除所述连续金属材料层的水平部分以形成漏极选择层级栅极电极，所述水平部分上覆于所述存储器开口填充结构，或位于相应两行存储器开口填充结构之间的具有相应均匀宽度的区域内。
16.根据权利要求15所述的方法，其中：所述漏极选择层级栅极电极中的每一个包括：
平坦部分，其具有两组竖直侧壁分段，其中每一组竖直侧壁分段位于相应竖直平面内；以及
一组圆柱形部分，其从所述平坦部分竖直地向上突出，且横向环绕所述存储器开口填充结构中的相应一个。
17.根据权利要求16所述的方法，其进一步包括：
在所述连续金属材料层上方形成电介质基质层；
物理地暴露所述连续金属材料层的上覆于存储器开口填充结构的所述水平部分的顶部表面；
通过去除所述电介质基质层的位于具有所述相应均匀宽度的所述区域内的部分来图案化所述电介质基质层；
各向异性地蚀刻所述连续金属材料层的物理暴露部分，其中所述漏极选择层级栅极电极包括所述连续金属材料层的剩余部分；以及
将电介质材料沉积于去除其中的所述连续金属材料层的部分的体积中，以形成包含所述电介质材料的隔离电介质部分。
18.根据权利要求17所述的方法，其中所述隔离电介质部分包括：
电介质线型部分，其沿着第一水平方向横向延伸，接触所述漏极选择层级栅极电极的两个平坦部分的侧壁分段，和所述漏极选择层级栅极电极的两行圆柱形部分的侧壁；以及
多个环圈部分，其邻接到所述电介质线型部分的侧部，且上覆于所述漏极选择层级栅极电极的所述两行圆柱形部分当中的相应圆柱形部分。
19.根据权利要求15所述的方法，其进一步包括：
在所述交替堆叠上方形成牺牲基质层；
形成穿过所述牺牲基质层和所述交替堆叠的处理中牺牲柱结构，其中所述处理中牺牲柱结构中的每一个包括从所述交替堆叠的底部表面延伸到所述牺牲基质层的顶部表面的笔直侧壁；
相对于所述交替堆叠且相对于所述处理中牺牲柱结构选择性去除牺牲材料层；以及
使所述处理中牺牲柱结构的在所述交替堆叠的最顶部表面上方突出的上部区薄化，以形成所述牺牲柱结构。
20.根据权利要求19所述的方法，其进一步包括：
通过相对于所述牺牲基质层选择性去除所述牺牲柱结构来形成存储器腔；
在所述存储器腔中的每一个内形成存储器膜；
在每一存储器膜上形成半导体通道；以及
在每一半导体通道的上端处形成漏极区，
其中：
所述存储器开口填充结构中的每一个包括相应的一组所述存储器膜、所述半导体通道以及所述漏极区；
所述处理中牺牲柱结构包括半导体材料；
使所述处理中牺牲柱结构的所述上部区薄化包括通过使所述处理中牺牲柱结构的表面部分氧化来形成半导体氧化物部分，并随后去除所述半导体氧化物部分；且
在去除所述半导体氧化物部分之后，所述处理中牺牲柱结构的剩余部分包括所述牺牲柱结构。
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