JP3726660B2 - 半導体メモリ装置のリフレッシュ制御 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体メモリ装置のリフレッシュ制御に関する。
【０００２】
【従来の技術】
半導体メモリ装置としては、ＤＲＡＭやＳＲＡＭが用いられる。良く知られているように、ＤＲＡＭはＳＲＡＭに比べて安価で大容量であるが、リフレッシュ動作が必要である。一方、ＳＲＡＭはリフレッシュ動作は不要で使い易いが、ＤＲＡＭに比べて高価であり、また容量が小さい。
【０００３】
ＤＲＡＭとＳＲＡＭの利点を両方備えた半導体メモリ装置として、疑似ＳＲＡＭ（ＶＳＲＡＭあるいはＰＳＲＡＭと呼ばれる）が知られている。疑似ＳＲＡＭは、ＤＲＡＭと同じダイナミック型メモリセルで構成されたメモリセルアレイを備えているとともに、リフレッシュ制御部とを内蔵しており、リフレッシュ動作を内部で実行している。このため、疑似ＳＲＡＭに接続される外部装置（例えばＣＰＵ）は、リフレッシュ動作を意識せずに疑似ＳＲＡＭにアクセス（データの読み出しや書き込み）することが可能である。このような疑似ＳＲＡＭの特徴は、「リフレッシュの透過性」と呼ばれる。
【０００４】
【発明が解決しようとする課題】
ところで、疑似ＳＲＡＭの中には、例えば通常動作状態や省電力状態などのように、複数の動作状態を取り得るものがある。このような疑似ＳＲＡＭにおいて、各動作状態においてどのように内部リフレッシュを行えばよいかについては、十分な考慮がなされていなかった。このような問題は、いわゆる疑似ＳＲＡＭに限らず、リフレッシュタイマとリフレッシュ制御部とを内蔵したダイナミック型の半導体メモリ装置に共通する問題である。
【０００５】
本発明は、上述した従来の課題を解決するためになされたものであり、半導体メモリ装置が取り得る複数の動作状態にそれぞれ適したリフレッシュ動作を実行することのできる技術を提供することを目的とする。
【０００６】
【課題を解決するための手段およびその作用・効果】
上記目的を達成するために、本発明による半導体メモリ装置は、ダイナミック型メモリセルを有するメモリセルアレイと、前記メモリセルアレイのリフレッシュ動作の実行タイミングの決定に使用されるリフレッシュタイミング信号を発生するリフレッシュタイマを有し、前記リフレッシュタイミング信号に少なくとも応じて、前記メモリセルアレイにリフレッシュ動作を実行させるリフレッシュ制御部と、前記半導体メモリ装置の動作状態を規定する動作状態信号を外部装置から受けるための動作状態信号入力端子と、前記リフレッシュ制御部が前記リフレッシュ動作の実行タイミングを決定する際に前記リフレッシュタイミング信号と共に使用する外部タイミング信号を、外部装置から受けるための外部タイミング信号入力端子と、を備えている。また、前記リフレッシュ制御部は、（ｉ）前記動作状態信号が第１の動作状態を示すときには、前記リフレッシュタイミング信号の発生後に、前記外部タイミング信号によって決定されるタイミングに従って前記メモリセルアレイにリフレッシュ動作を開始させる第１のリフレッシュモードに従って内部リフレッシュを実行し、（ｉｉ）前記動作状態信号が第２の動作状態を示すときには、前記外部タイミング信号の有無に拘わらず、前記リフレッシュタイミング信号の発生に応じて前記メモリセルアレイにリフレッシュ動作を開始させる第２のリフレッシュモードに従って内部リフレッシュを実行する。
【０００７】
上記第１の動作状態では、外部タイミング信号によって決定されるタイミングに従って内部リフレッシュが開始されるので、リフレッシュ制御部は、外部装置からのアクセスと内部リフレッシュとの調停を容易に行うことができる。一方、第２の動作状態では、外部タイミング信号の有無に拘わらず、リフレッシュタイミング信号の発生に応じて内部リフレッシュが開始されるので、例えば外部タイミング信号が入力されない場合にも内部リフレッシュを実行することが可能である。すなわち、上記半導体メモリ装置では、複数の動作状態にそれぞれ適したリフレッシュ動作を実行することが可能である。
【０００８】
なお、前記第１の動作状態は、前記半導体メモリ装置でのデータの読み出しと書き込みの少なくとも一方が可能なリード／ライトサイクルを含むようにしてもよい。また、前記第２の動作状態は、前記半導体メモリ装置でのデータの読み出しと書き込みとが不可能であり、かつ、前記第１の動作状態よりも消費電力が少ない低消費電力状態を含むようにしてもよい。
【０００９】
この形態においては、リード／ライトサイクルでは、データの読み出しや書き込みと内部リフレッシュとの調停を行いつつ内部リフレッシュを実行することができ、また、低消費電力状態では、外部からの信号の入力が無い場合にも内部リフレッシュ動作を行うことが可能である。
【００１０】
前記外部タイミング信号はクロック信号であり、前記半導体メモリ装置は、前記第１の動作状態では、前記クロック信号に同期してリード／ライトサイクルを実行するようにしてもよい。また、前記リフレッシュ制御部は、前記第１のリフレッシュモードにおいては、前記リフレッシュタイミング信号の発生後に、前記クロック信号に同期して前記メモリセルアレイにリフレッシュ動作を開始させることが好ましい。
【００１１】
この形態では、リード／ライトサイクルと内部リフレッシュとがいずれもクロック信号に同期して実行されるので、両者の調停を行い易いという利点がある。
【００１２】
前記半導体メモリ装置は、さらに、前記外部装置から供給される前記クロック信号を制御するためのクロック制御部を備えていることが好ましい。このクロック制御部は、前記半導体メモリ装置が前記第１の動作状態にあるときには、前記クロック信号を前記半導体メモリ装置内の前記リフレッシュ制御部を含む特定の回路に供給するとともに、前記半導体メモリ装置が前記第２の動作状態にあるときには、前記特定の回路への前記クロック信号の供給を停止するものであってもよい。
【００１３】
この形態では、第２の動作状態において、半導体メモリ装置の消費電力をより低減することが可能である。
【００１４】
なお、前記第２の動作状態は、前記半導体メモリ装置の消費電力が最も低い状態であるとしてもよい。
【００１５】
この形態では、消費電力が最も低い動作状態においても、内部リフレッシュを確実に行うことが可能である。
【００１６】
なお、前記メモリセルアレイは複数のブロックに分割されており、前記リフレッシュ制御部は、前記第１のリフレッシュモードによるリフレッシュ動作の開始の際に、前記複数のブロックの中の１つのブロックにおいてデータの読み出しまたは書き込みが行われているときには、前記データの読み出しまたは書き込みが行われているブロック以外のブロックにおいてリフレッシュ動作を実行させるとともに、前記データの読み出しまたは書き込みが行われているブロックに関しては、前記読み出しまたは書き込みが終了した後に当該ブロックにリフレッシュ動作を実行させるものであることが好ましい。
【００１７】
この形態では、仮に外部装置からのデータの読み出しまたは書き込みの要求と、内部リフレッシュのタイミングとが同時に発生した場合にも、データの読み出しや書き込みを遅らせることなく直ちに実行することが可能である。従って、いわゆるリフレッシュの透過性を確保することが可能である。
【００１８】
なお、本発明は、種々の形態で実現することが可能であり、例えば、半導体メモリ装置、そのリフレッシュ制御方法、半導体メモリ装置と制御装置とを備えた半導体メモリシステム、半導体メモリ装置の制御方法、および、半導体メモリ装置を備えた電子機器等の形態で実現することができる。
【００１９】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．第１実施例：
・Ａ１，メモリチップの端子構成と動作状態の概要：
・Ａ２．回路の全体構成：
・Ａ３．リフレッシュ制御部の内部構成と動作：
・Ａ４．チップ全体のリフレッシュ動作：
Ｂ．第２実施例：
Ｃ．電子機器への適用例：
Ｄ．変形例：
【００２０】
Ａ．第１実施例：
Ａ１．メモリチップの端子構成と動作状態の概要：
図１は、本発明の第１実施例としてのメモリチップ２００の端子の構成を示す説明図である。メモリチップ２００は、以下のような端子を有している。
【００２１】
ＣＬＫ：クロック入力端子，
Ａ０〜Ａ１９：アドレス入力端子（２０本），
＃ＣＳ：チップセレクト入力端子，
ＺＺ：スヌーズ入力端子，
＃ＷＥ：ライトイネーブル入力端子，
＃ＯＥ：アウトプットイネーブル入力端子，
＃ＬＢ：下位バイトイネーブル入力端子，
＃ＵＢ：上位バイトイネーブル入力端子，
ＩＯ０〜ＩＯ１５：入出力データ端子（１６本）。
【００２２】
なお、以下の説明では、端子名と信号名とに同じ符号を用いている。端子名（信号名）の先頭に「＃」が付されているものは、負論理であることを意味している。アドレス入力端子Ａ０〜Ａ１９と入出力データ端子ＩＯ０〜ＩＯ１５はそれぞれ複数本設けられているが、図１では簡略化されて描かれている。
【００２３】
このメモリチップ２００は、ＳＲＡＭとほぼ同じ手順でアクセスすることが可能な疑似ＳＲＡＭ（ＶＳＲＡＭ）として構成されている。メモリチップ２００には、リフレッシュタイマ７０を含むリフレッシュ制御部が内蔵されている。本明細書では、外部装置（「メモリ制御装置」または「制御装置」とも呼ぶ）からのデータの読み出しや書き込みの動作を「外部アクセス」と呼び、内蔵されたリフレッシュ制御部によるリフレッシュ動作を「内部リフレッシュ」または単に「リフレッシュ」と呼ぶ。
【００２４】
クロック信号ＣＬＫは、外部アクセスの開始と、内部リフレッシュの開始との同期を取るための同期信号として使用される。すなわち、アドレスＡ０〜Ａ１９やチップセレクト信号＃ＣＳは、クロック信号ＣＬＫに同期して外部装置から入力される。また、内部リフレッシュも、通常はこのクロック信号ＣＬＫに同期して行われる。内蔵されたリフレッシュ制御部は、このクロック信号ＣＬＫに同期して外部アクセスと内部リフレッシュとの調停を行っている。
【００２５】
なお、本明細書において、「ある信号がクロック信号ＣＬＫに同期する」という文言は、その信号がクロック信号ＣＬＫのエッジと同じ時刻に発生することを必ずしも意味している訳ではなく、クロック信号ＣＬＫのエッジと一定の時間的な関係を保って発生することを意味している。
【００２６】
チップセレクト信号＃ＣＳとスヌーズ信号ＺＺは、メモリチップ２００の動作状態を制御するための信号である。図２は、チップセレクト信号＃ＣＳとスヌーズ信号ＺＺの信号レベルに応じたメモリチップ２００の動作状態の区分を示す説明図である。なお、本明細書において、「Ｈレベル」は２値信号の２つのレベルのうちの「１」レベルを意味し、「Ｌレベル」は「０」レベルを意味している。
【００２７】
チップセレクト信号＃ＣＳがＬレベル（アクティブ）でスヌーズ信号ＺＺがＨレベルのときは、リード／ライト・オペレーションサイクル（以下、単に「オペレーションサイクル」または「リード／ライトサイクル」と呼ぶ）が行われる。オペレーションサイクルでは、メモリチップ２００内のデータの読み出しや書き込みが行われる。
【００２８】
チップセレクト信号＃ＣＳとスヌーズ信号ＺＺが共にＨレベルのときには、スタンバイサイクルが行われる。スタンバイサイクルでは、すべてのワード線が非活性状態とされる。但し、内部リフレッシュが行われるときには、リフレッシュアドレスで指定されたワード線は活性化される。
【００２９】
チップセレクト信号＃ＣＳがＨレベル（非アクティブ）のときにスヌーズ信号ＺＺがＬレベルになると、メモリチップ２００はスヌーズ状態（「パワーダウン状態」とも呼ぶ）に移行する。スヌーズ状態では、リフレッシュ動作に必要な回路以外は停止している。また、スヌーズ状態では、クロック信号ＣＬＫはメモリチップ２００内部で停止される。スヌーズ状態では消費電力は極めて少ないので、メモリ内のデータのバックアップに適している。
【００３０】
リフレッシュ動作は、オペレーションサイクルとスタンバイサイクルでは第１のリフレッシュモードに従って実行され、スヌーズ状態では第２のリフレッシュモードに従って実行される。第１のリフレッシュモードでは、リフレッシュタイマ７０がリフレッシュタイミング信号を発生した後に、クロック信号ＣＬＫに同期してリフレッシュ動作が開始される。一方、第２のリフレッシュモードでは、リフレッシュタイマ７０がリフレッシュタイミング信号を発生すると直ちにリフレッシュ動作が開始される。第２のリフレッシュモードでのリフレッシュ動作はクロック信号ＣＬＫと非同期に行われるので、クロック信号ＣＬＫは不要である。このように、このメモリチップ２００は、３つの動作状態にそれぞれ適したリフレッシュモードに従ってリフレッシュを実行する。これらの２つのモードにおけるリフレッシュ動作の詳細については後述する。
【００３１】
上述の説明から理解できるように、チップセレクト信号＃ＣＳとスヌーズ信号ＺＺは、本発明における「半導体メモリ装置の動作状態を規定する動作状態信号」に相当する。また、クロック信号ＣＬＫは、本発明における「リフレッシュ動作の実行タイミングを決定する際にリフレッシュタイミング信号と共に使用される外部タイミング信号」に相当する。
【００３２】
上述した３つの信号ＣＬＫ，＃ＣＳ，ＺＺ以外の信号は、通常のメモリチップに使用されるものとほぼ同じものである。アドレスＡ０〜Ａ１９は、２０ビットであり、１メガワードのアドレスを指定する。また、入出力データＩＯ０〜ＩＯ１５は、１ワード分の１６ビットのデータである。すなわち、アドレスＡ０〜Ａ１９の１つの値は１６ビット（１ワード）に対応しており、一度に１６ビットの入出力データＩＯ０〜ＩＯ１６を入出力することができる。
【００３３】
オペレーションサイクルにおいては、ライトイネーブル信号＃ＷＥがＬレベルになるとライトサイクルが実行され、Ｈレベルになるとリードサイクルが実行される。また、アウトプットイネーブル信号＃ＯＥがＬレベルになると、入出力端子ＩＯ０〜ＩＯ１５からの出力が可能になる。下位バイトイネーブル信号＃ＬＢや上位バイトイネーブル入力信号＃ＵＢは、１ワード（１６ビット）の下位バイトと上位バイトとのうちのいずれか１バイトのみに関して読み出しや書き込みを行うための制御信号である。例えば、下位バイトイネーブル信号＃ＬＢをＬレベルに設定し、上位バイトイネーブル信号＃ＵＢをＨレベルに設定すると、１ワードの下位８ビットのみに関して読み出しや書き込みが行われる。なお、図１では、電源端子は省略されている。
【００３４】
図３は、第１実施例のメモリチップ２００の動作の概要を示すタイミングチャートである。図２に示した３つの動作状態（オペレーション、スタンバイ、スヌーズ）のいずれであるかは、クロック信号ＣＬＫの立ち上がりエッジに同期して判断される。図３の最初の３つのサイクルは、オペレーションサイクルである。オペレーションサイクルでは、ライトイネーブル信号＃ＷＥのレベルに応じて読み出し（リードサイクル）と書き込み（ライトサイクル）のいずれかが実行される。なお、クロック信号ＣＬＫの１周期Ｔｃは、このメモリチップ２００のサイクルタイム（「サイクル周期」とも呼ぶ）と同じである。クロック周期Ｔｃは、例えば約５０ｎｓから約１００ｎｓの範囲の値に設定される。
【００３５】
図３の４番目のサイクルでは、チップセレクト信号＃ＣＳがＨレベルに立ち上がっているので、スタンバイサイクルが開始される。５番目のサイクルでは、さらに、スヌーズ信号ＺＺがＬレベルに下がっているので、メモリチップ２００はスヌーズ状態となる。
【００３６】
なお、図３に示した信号の中で、チップセレクト信号＃ＣＳとアドレスＡ０〜Ａ１９は、クロック信号ＣＬＫに同期して外部装置（例えばＣＰＵ）から入力される。具体的には、チップセレクト信号＃ＣＳとアドレスＡ０〜Ａ１９は、クロック信号ＣＬＫの立ち上がりエッジよりも所定の時間（セットアップ時間）だけ早くメモリチップ２００に入力される。この理由は、クロック信号ＣＬＫの立ち上がりエッジにおいて、これらの信号＃ＣＳ，Ａ０〜Ａ１９の値が確定しているようにするためである。
【００３７】
Ａ２．回路の全体構成：
図４は、メモリチップ２００の内部構成を示すブロック図である。このメモリチップ２００は、データ入出力バッファ１０と、メモリセルアレイ２０と、アドレスバッファ６０とを備えている。メモリセルアレイ２０は、４つのブロック２０Ａ〜２０Ｄに分割されている。第１のブロック２０Ａは、メモリセルサブアレイ２２Ａと、行デコーダ２４Ａと、列デコーダ２６Ａとを有している。他のブロック２０Ｂ〜２０Ｄも同様である。ブロック２０Ａ〜２０Ｄの構成は同一なので、以下では主に第１のブロック２０Ａと、これに関連する他の回路について説明する。
【００３８】
１つのブロック２０Ａの構成は、典型的なＤＲＡＭのメモリセルアレイと同じである。すなわち、サブアレイ２２Ａは、１トランジスタ１キャパシタ型の複数のメモリセルがマトリクス状に配列されたものである。各メモリセルには、ワード線とビット線対とが接続されている。また、サブアレイ２２Ａの中には、図示しないプリチャージ回路やセンスアンプなども設けられている。行デコーダ２４Ａは、サブアレイ２２Ａ内の複数のワード線の中の１つを選択して活性化する。列デコーダ２６Ａは、サブアレイ２２Ａ内の複数組のビット線対の中の１ワード（１６ビット）分のビット線対を同時に選択する。従って、外部装置は、１つのアドレスＡ０〜Ａ１９を入力することにより、１つのブロック内の１６ビット（１ワード）のデータに同時にアクセスすることが可能である。
【００３９】
図４の左下側に示すアドレスバッファ６０には、２０ビットのアドレスＡ０〜Ａ１９が入力される。アドレスＡ０〜Ａ１９は、クロック信号ＣＬＫに同期してアドレスバッファ６０内でラッチされ、他の回路に供給される。最下位の２ビットのアドレスＡ０〜Ａ１は、４つのブロック２０Ａ〜２０Ｄのうちのいずれか１つを選択するためのブロックアドレスとして用いられる。また、ブロックアドレスＡ０〜Ａ１よりも上位の６ビットのアドレスＡ２〜Ａ７は列アドレスとして用いられ、他の１２ビットのアドレスＡ８〜Ａ１９は、行アドレスとして用いられる。従って、ブロックアドレスＡ０〜Ａ１によって４つのブロック２０Ａ〜２０Ｄのうちの１つが選択され、選択されたブロックの中から、列アドレスＡ２〜Ａ７と行アドレスＡ８〜Ａ１９によって１ワード分（１６ビット）のデータが選択される。選択された１ワード分のデータは、データ入出力バッファ１０を介して読み出され、あるいは書き込まれる。
【００４０】
１つのブロック２０Ａには、行プリデコーダ３０Ａと、ブロックコントローラ４０Ａと、リフレッシュ要求信号発生回路５０Ａとがこの順に接続されている。他のブロック２０Ｂ〜２０Ｄについても同様である。メモリチップ２００内には、さらに、リフレッシュタイマ７０と、クロックコントローラ８０と、リフレッシュカウンタコントローラ９０と、リフレッシュカウンタ１００とが設けられている。
【００４１】
リフレッシュタイマ７０は、一定のリフレッシュ周期毎にリフレッシュタイミング信号ＲＦＴＭを発生する回路である。リフレッシュタイマ７０は、例えばリングオシレータによって構成される。リフレッシュ周期は、例えば約３２μｓに設定されている。
【００４２】
クロックコントローラ８０は、スヌーズ信号ＺＺがＨレベルのときには、外部装置から入力されたクロック信号ＣＬＫから内部クロック信号ＩＣＬＫを生成してメモリチップ２００内の他の回路に供給する。内部クロック信号ＩＣＬＫは、外部クロック信号ＣＬＫと同じ周期を有し、デューティがより小さい信号である。例えば、外部クロック信号ＣＬＫのデューティは約５０％であるのに対して、内部クロック信号ＩＣＬＫのデューティは約３％である。従って、以下の説明において、「内部クロック信号ＩＣＬＫに同期している」という説明は、外部クロック信号ＣＬＫにも同期していることを意味している。なお、デューティの小さい内部クロック信号ＩＣＬＫを作成するのは、メモリチップ２００の内部においてクロック信号との同期を取り易くするためである。なお、内部クロック信号ＩＣＬＫを作成せずに、外部クロック信号ＣＬＫをそのまま利用することも可能である。
【００４３】
スヌーズ信号ＺＺがＬレベルのときには、クロックコントローラ８０は、内部クロック信号ＩＣＬＫの供給を停止する。すなわち、スヌーズ状態では、仮に外部クロック信号ＣＬＫが入力されたとしても、メモリチップ２００内部の他の回路への内部クロック信号ＩＣＬＫの供給が停止される。この結果、スヌーズ状態では、内部リフレッシュを行う回路以外の回路は動作が停止されるので、消費電力を極めて低く抑えることが可能である。なお、以下では、内部クロック信号ＩＣＬＫを、単に「クロック信号ＩＣＬＫ」と呼ぶ。
【００４４】
リフレッシュ要求信号発生回路５０Ａ〜５０Ｄは、リフレッシュタイマ７０から供給されるリフレッシュタイミング信号ＲＦＴＭに応じて、各ブロック２０Ａ〜２０Ｄのためのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３を発生する。このリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３は、対応するブロックコントローラ４０Ａ〜４０Ｄにそれぞれ与えられる。
【００４５】
ブロックコントローラ４０Ａ〜４０Ｄには、リフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３とともに、外部装置から与えられたブロックアドレスＡ０〜Ａ１が供給されている。リフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３は、４つのブロック２０Ａ〜２０Ｄにおいてリフレッシュ動作を開始すべきことを意味している。また、オペレーションサイクルでは、ブロックアドレスＡ０〜Ａ１は、４つのブロック２０Ａ〜２０Ｄのいずれに外部アクセスが要求されているかを示している。そこで、ブロックコントローラ４０Ａ〜４０Ｄは、これらの信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３，Ａ０〜Ａ１に応じて、４つのブロックに対する外部アクセスと内部リフレッシュとを調停する。この調停は、具体的には、外部アクセス実施信号＃ＥＸ０〜＃ＥＸ３とリフレッシュ実施信号＃ＲＦ０〜＃ＲＦ３のレベルをそれぞれ設定することによって行われる。
【００４６】
行プリデコーダ３０Ａ〜３０Ｄは、外部アクセス実施信号＃ＥＸ０〜＃ＥＸ３とリフレッシュ実施信号＃ＲＦ０〜＃ＲＦ３のレベルに応じて、外部装置から入力された行アドレスＡ８〜Ａ１９と、リフレッシュカウンタ１００から与えられたリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９とのうちの一方を選択して、行デコーダ２４Ａ〜２４Ｄに供給する。このアドレスの選択は、それぞれの行プリデコーダ毎に独立に行なわれる。例えば、リフレッシュの要求があったときに、これと同時に第１のブロック２０Ａに対する外部アクセスの要求がなされたときには、第１の行プリデコータ３０Ａは行アドレスＡ８〜Ａ１９を選択して第１のブロック２０Ａに供給し、一方、他の行プリデコータ３０Ｂ〜３０ＤはリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９を選択して対応するブロック２０Ｂ〜２０Ｄにそれぞれ供給する。
【００４７】
なお、リフレッシュ要求信号発生回路５０Ａ〜５０Ｄと、ブロックコントローラ４０Ａ〜４０Ｄと、行プリデコーダ３０Ａ〜３０Ｄの構成と動作については、さらに後述する。
【００４８】
リフレッシュカウンタコントローラ９０は、４つのブロック２０Ａ〜２０Ｄのすべてにおいて、同一のリフレッシュアドレスに対するリフレッシュ動作が完了したか否かを検出する。この検出は、後述するように、４つのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３のレベル変化を調べることによって行われる。４つのブロック２０Ａ〜２０Ｄにおけるリフレッシュ動作が完了すると、リフレッシュカウンタコントローラ９０は、リフレッシュカウンタ１００にカウントアップ信号＃ＣＮＴＵＰを供給する。リフレッシュカウンタ１００は、このカウントアップ信号＃ＣＮＴＵＰに応じてリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９の値を１つカウントアップする。
【００４９】
メモリチップ２００は、図４に示した回路の外に、チップセレクト信号＃ＣＳやスヌーズ信号ＺＺに従ってチップ内の回路の動作状態を制御するコントローラや、各種のイネーブル信号＃ＷＥ，＃ＯＥ，＃ＬＢ，＃ＵＢに応じて入出力状態を制御するコントローラなどを有しているが、図４では、図示の便宜上省略されている。
【００５０】
なお、図４に示した回路のうちで、メモリセルアレイ２０と、データ入出力バッファ１０と、アドレスバッファ６０と、クロックコントローラ８０以外の回路（３０Ａ〜３０Ｄ，４０Ａ〜４０Ｄ，５０Ａ〜５０Ｄ，７０，９０，１００）で構成される回路部分は、本発明における「リフレッシュ制御部」に相当する。また、特に、行プリデコーダ３０Ａ〜３０Ｄと、ブロックコントローラ４０Ａ〜４０Ｄと、リフレッシュ要求信号発生回路５０Ａ〜５０Ｄとで構成される回路部分は、内部リフレッシュと外部アクセスとの調停を行う調停回路としての機能を有している。
【００５１】
Ａ３．リフレッシュ制御部の内部構成と動作：
図５は、リフレッシュ要求信号発生回路５０Ａと、ブロックコントローラ４０Ａの内部構成を示すブロック図である。なお、他のリフレッシュ要求信号発生回路５０Ｂ〜５０Ｄや、他のブロックコントローラ４０Ｂ〜４０Ｄもこれらと同一の構成を有している。
【００５２】
リフレッシュ要求信号発生回路５０Ａは、インバータ５２と、ＮＡＮＤゲート５４と、パルス発生回路５５と、２つのラッチ回路５６，５８と、ＡＮＤゲート５７とを備えている。
【００５３】
ＮＡＮＤゲート５４の一方の入力端子にはスヌーズ信号ＺＺが入力されており、他方の入力端子にはクロック信号ＩＣＬＫがインバータ５２で反転されて入力されている。ＮＡＮＤゲート５４の出力Ｑ５４は、ＡＮＤゲート５７に入力されている。
【００５４】
パルス発生回路５５は、リフレッシュタイミング信号ＲＦＴＭの立ち上がりエッジに応じてパルス信号Ｑ５５を発生する。このパルス発生回路５５は、例えばワンショットマルチバイブレータで構成される。パルス信号Ｑ５５は、第１のラッチ５６のセット入力端子に与えられている。このラッチ５６の出力Ｑ５６は、ＮＡＮＤゲート５４の出力Ｑ５４とともに、ＡＮＤゲート５７に入力されている。ＡＮＤゲート５７の出力Ｑ５７は、第２のラッチ５８のセット入力端子に供給されている。このラッチ５８の出力Ｑ５８は、リフレッシュ要求信号ＲＦＲＥＱ０としてブロックコントローラ４０Ａに供給されており、また、第１のラッチ５６のリセット入力端子にも入力されている。
【００５５】
ブロックコントローラ４０Ａは、外部アクセス実施信号発生回路４２と、リフレッシュ実施信号発生回路４４と、パルス発生回路４６とを備えている。外部アクセス実施信号発生回路４２には、チップセレクト信号＃ＣＳと、ブロックアドレスＡ０〜Ａ１と、クロック信号ＩＣＬＫとが入力されている。リフレッシュ実施信号発生回路４４には、これらの信号＃ＣＳ，Ａ０〜Ａ１，ＩＣＬＫの他に、リフレッシュ要求信号ＲＦＲＥＱ０も入力されている。
【００５６】
外部アクセス実施信号発生回路４２は、クロック信号ＩＣＬＫの立ち上がりエッジにおいて、このブロックコントローラ４０Ａに関連するブロック２０Ａに対して外部アクセスが要求されているか否かを判断する。この判断は、チップセレクト信号＃ＣＳと、ブロックアドレスＡ０〜Ａ１とに基づいて行われる。すなわち、チップセレクト信号＃ＣＳがＬレベル（アクティブ）であり、かつ、ブロックアドレスＡ０〜Ａ１が”００”のときには、ブロック２０Ａに対して外部アクセスが要求されているものと判断される。このとき、外部アクセス実施信号発生回路４２は、外部アクセス実施信号＃ＥＸ０をＬレベル（アクティブ）に設定する。また、ブロック２０Ａへの外部アクセスの要求が無いときには、外部アクセス実施信号発生回路４２は、外部アクセス実施信号＃ＥＸ０を非アクティブ（Ｈレベル）に設定する。
【００５７】
リフレッシュ実施信号発生回路４４も、外部アクセス実施信号発生回路４２と同様に、ブロック２０Ａへの外部アクセスが要求されているか否かを判断する。ブロック２０Ａに対して外部アクセスの要求が無く、かつ、リフレッシュ要求があるときには、リフレッシュ実施信号発生回路４４は、リフレッシュ実施信号＃ＲＦ０をＬレベル（アクティブ）に設定する。また、外部アクセスもリフレッシュ要求も無いときには、リフレッシュ実施信号＃ＲＦ０をＨレベル（非アクティブ）に設定する。なお、リフレッシュ実施信号＃ＲＦ０がアクティブになると、ブロック２０Ａにおけるリフレッシュ動作が開始される。
【００５８】
ブロック２０Ａへの外部アクセスの要求がある場合には、リフレッシュ要求があっても、リフレッシュ実施信号＃ＲＦ０はＨレベル（非アクティブ）に設定される。その後、リフレッシュ実施信号＃ＲＦ０は、ブロック２０Ａに対する外部アクセスが終了するまでＨレベルに保持され、外部アクセスが終了した後にＬレベル（アクティブ）に設定される。なお、ブロック２０Ａに対する外部アクセスが終了する場合としては、このブロック２０Ａ以外のブロックに対する外部アクセスが要求される第１の場合と、チップセレクト信号＃ＣＳがＨレベル（非アクティブ）になってスタンバイサイクルとなる第２の場合とが存在する。リフレッシュ実施信号発生回路４４は、クロック信号ＩＣＬＫの立ち上がりエッジが発生するたびに、これらの２つの場合のいずれかが発生したか否かを調べ、いずれかが発生した時点でリフレッシュ実施信号＃ＲＦ０をＬレベル（アクティブ）に設定する。こうしてリフレッシュ実施信号＃ＲＦ０がアクティブになると、その時点からブロック２０Ａにおけるリフレッシュ動作が開始される。
【００５９】
パルス発生回路４６は、リフレッシュ実施信号＃ＲＦ０の立ち上がりエッジに応じて、短パルス状のリセット信号ＲＥＳＥＴ０を発生する。このパルス発生回路４６は、例えばワンショットマルチバイブレータで構成される。このリセット信号ＲＥＳＥＴ０は、第２のラッチ５８のリセット入力端子に与えられている。
【００６０】
図６は、スタンバイサイクルにおけるリフレッシュ動作の開始を示すタイミングチャートである。スタンバイサイクルでは、スヌーズ信号ＺＺ（図６（ｃ））はＨレベルなので、クロック信号ＩＣＬＫはＮＡＮＤゲート５４を通過してＡＮＤゲート５７に入力される（図６（ｅ））。
【００６１】
時刻ｔ１では、リフレッシュタイマ７０から供給されるリフレッシュタイミング信号ＲＦＴＭ（図６（ｆ））がＨレベルに立ち上がり、これによって、リフレッシュ動作を開始すべきことがリフレッシュ要求信号発生回路５０Ａに通知される。時刻ｔ１においてリフレッシュタイミング信号ＲＦＴＭがＨレベルに立ち上がると、パルス信号Ｑ５５（図６（ｇ））が発生し、第１のラッチ５６の出力Ｑ５６（図６（ｈ））もこれに応じてＨレベルに立ち上がる。
【００６２】
クロック信号ＩＣＬＫの次の立ち上がりエッジの時刻ｔ２においては、第１のラッチ５６の出力Ｑ５６（図６（ｈ））は、Ｈレベルに保たれている。従って、ＡＮＤゲート５７の出力Ｑ５７（図６（ｉ））はＮＡＮＤゲート５４の出力Ｑ５４の変化に応じてＨレベルに立ち上がり、第２のラッチ５８をセットする。この結果、第２のラッチ５８の出力であるリフレッシュ要求信号ＲＦＲＥＱ０（図６（ｊ））がＨレベルに立ち上がる。
【００６３】
なお、時刻ｔ２では、チップセレクト信号＃ＣＳとスヌーズ信号ＺＺがいずれもＨレベルになっているので、時刻ｔ２以降はスタンバイサイクルが実行され、外部アクセスは実行されない。従って、外部アクセス実施信号発生回路４２は、外部アクセス実施信号＃ＥＸ０（図６（ｋ））をＨレベル（非アクティブ）に保持する。
【００６４】
リフレッシュ実施信号発生回路４４は、リフレッシュ要求信号ＲＦＲＥＱ０に応じて、リフレッシュ実施信号＃ＲＦ０（図６（ｌ））をＬレベル（アクティブ）に設定する。この後、リフレッシュ動作を行うために十分な時間が経過すると、リフレッシュ実施信号発生回路４４は、リフレッシュ実施信号＃ＲＦ０をＨレベル（非アクティブ）に立ち上げる。パルス発生回路４６は、リフレッシュ実施信号＃ＲＦ０の立ち上がりエッジに応じてリセット信号ＲＥＳＥＴ０のパルスを発生する（図６（ｍ））。このリセット信号ＲＥＳＥＴ０は、第２のラッチ５８のリセット入力端子に与えられているので、リフレッシュ要求信号ＲＦＲＥＱ０は、リセット信号ＲＥＳＥＴ０のパルスに応じてＬレベル（非アクティブ）に戻る。
【００６５】
なお、リフレッシュ要求信号ＲＦＲＥＱ０は、第１のラッチ５６のリセット入力端子にも入力されているので、このラッチ５６はリフレッシュ要求信号ＲＦＲＥＱ０の立ち上がりに応じてリセットされる（図６（ｈ））。この結果、クロック信号ＩＣＬＫはＡＮＤゲート５７によって阻止され、ＡＮＤゲート５７の出力Ｑ５７はＬレベルに立ち下がる。
【００６６】
なお、１回のリフレッシュ動作は、時刻ｔ２におけるクロック信号ＩＣＬＫの立ち上がりエッジの後に開始され、クロック信号ＩＣＬＫの１周期Ｔｃ（すなわち、メモリのサイクル周期）の中で完了する。従って、スタンバイサイクルにおいてリフレッシュ動作が行われていても、クロック信号ＩＣＬＫの次の立ち上がりエッジにおいて外部アクセスが要求された場合には、その外部アクセスを直ちに実施することが可能である。
【００６７】
図７は、オペレーションサイクルにおけるリフレッシュ動作の開始を示すタイミングチャートである。時刻ｔ１１においてリフレッシュタイミング信号ＲＦＴＭ（図７（ｆ））がＨレベルに立ち上がると、次のクロック信号ＩＣＬＫの立ち上がりエッジの時刻ｔ１２においてリフレッシュ要求信号ＲＦＲＥＱ０（図７（ｊ））がＨレベルに立ち上がる。ここまでの動作は、図６に示したスタンバイサイクルにおける動作と同じである。
【００６８】
図７の例では、時刻ｔ１２においてチップセレクト信号＃ＣＳがＬレベルに下がっているので、時刻ｔ１２以降はオペレーションサイクルが実行される。また、このときのブロックアドレスＡ０〜Ａ１の値は、”００”であり、第１のブロック２０Ａに対する外部アクセスが要求されていることを示している。従って、外部アクセス実施信号発生回路４２（図５）は、外部アクセス実施信号＃ＥＸ０（図７（ｋ））をＬレベル（アクティブ）に設定し、一方、リフレッシュ実施信号発生回路４４は、リフレッシュ実施信号＃ＲＦ０（図７（ｌ））をしばらくの間はＨレベル（非アクティブ）に維持する。
【００６９】
クロック信号ＩＣＬＫの次の立ち上がりエッジの時刻ｔ１３では、ブロック２０Ａに対する外部アクセスが継続しているので、外部アクセス実施信号＃ＥＸ０とリフレッシュ要求信号ＲＦＲＥＱ０のレベルには変化は無い。一方、さらに次の立ち上がりエッジの時刻ｔ１４では、ブロックアドレスＡ０〜Ａ１が第２のブロック２０Ｂへの外部アクセスを示す値に変化している。そこで、時刻ｔ１４以降のサイクルでは、第１のブロック２０Ａに対する外部アクセス実施信号＃ＥＸ０はＨレベル（非アクティブ）になり、また、リフレッシュ実施信号＃ＲＦ０はＬレベル（アクティブ）になる。この結果、時刻ｔ１４以降のサイクルにおいて、第１のブロック２０Ａでのリフレッシュ動作が実行される。なお、チップ全体のリフレッシュ動作については、さらに後述する。
【００７０】
以上のように、スタンバイサイクルやオペレーションサイクルにおいては、リフレッシュタイミング信号ＲＦＴＭによってリフレッシュ動作をすべきことが通知されると、クロック信号ＩＣＬＫに同期して（すなわち外部クロック信号ＣＬＫに同期して）リフレッシュ要求信号ＲＦＲＥＱ０が発生し、これに応じてリフレッシュ動作が開始される。
【００７１】
図８は、スヌーズ状態おけるリフレッシュ動作の開始を示すタイミングチャートである。スヌーズ状態では、スヌーズ信号ＺＺはＬレベルに保たれているので、ＮＡＮＤゲート５４の出力Ｑ５４はＨレベルに保たれる（図８（ｅ））。従って、時刻ｔ２１においてリフレッシュタイミング信号ＲＦＴＭ（図８（ｆ））が立ち上がり、これに応じて第１のラッチ５６の出力Ｑ５６（図８（ｈ））も立ち上がると、ＡＮＤゲート５７の出力Ｑ５７（図８（ｉ））がＨレベルに立ち上がる。また、第２のラッチ５８の出力であるリフレッシュ要求信号ＲＦＲＥＱ０（図８（ｊ））も、これに応じてＨレベルに立ち上がる。スヌーズ状態では外部アクセスは行われないので、リフレッシュ要求信号ＲＦＲＥＱ０がＨレベルになると、リフレッシュ実施信号＃ＲＦ０が必ずＬレベル（アクティブ）になり、リフレッシュ動作が直ちに開始される。この時点以降の動作は図６と同様である。
【００７２】
このように、スヌーズ状態では、リフレッシュタイミング信号ＲＦＴＭによって内部リフレッシュを実行すべきことが通知されると、４つのブロック２０Ａ〜２０Ｄにおけるリフレッシュ動作が直ちに開始される。従って、スヌーズ状態では、外部クロック信号ＣＬＫや内部クロック信号ＩＣＬＫを必要とすることなく、メモリチップ２００の内部回路のみでリフレッシュ動作を実行することが可能である。
【００７３】
図９は、スヌーズ状態からオペレーションサイクルに移行する場合の動作を示すタイミングチャートである。図９の時刻ｔ２１では、スヌーズ状態においてリフレッシュ動作が開始されている。リフレッシュが開始されるときの各信号の動作（図９（ｅ）〜（ｍ））は、図８と同じである。
【００７４】
仮に、スヌーズ状態においてリフレッシュ動作が開始された時点（図９の時刻ｔ２２）においてオペレーションサイクルを直ちに開始すると、最初の１サイクルではリフレッシュ動作と外部アクセスとが衝突してしまう。この結果、時刻ｔ２２から始まるオペレーションサイクルでは外部アクセス（データの読み出しや書き込み）を実施することが不可能な場合がある。例えば、時刻ｔ２２からリードサイクルを実行すると、メモリセルアレイ２０からデータを読み出すことができず、外部装置が入出力データ端子ＩＯ０〜ＩＯ１５から間違ったデータを読み取ってしまう可能性がある。
【００７５】
そこで、第１実施例では、スヌーズ状態からオペレーションサイクルに移行するときには、図９に示すように、最初にスタンバイサイクルを１回行った後にオペレーションサイクルを開始している。こうすれば、スヌーズ状態の終了直前にリフレッシュ動作が開始されている場合にも、オペレーションサイクル（時刻ｔ２３以降のサイクル）において正しい外部アクセスを実行することが可能である。
【００７６】
なお、外部装置は、スヌーズ状態の終了直前に内部リフレッシュが開始されているか否かを認識することができないのが普通である。従って、スヌーズ状態からオペレーションサイクルに移行するときには、常に、最初にスタンバイサイクルを１回行った後にオペレーションサイクルを開始するように、外部装置からの入力信号を生成することが好ましい。
【００７７】
なお、スヌーズ状態からオペレーションサイクルに移行する際に最初に挿入される１サイクルは、スタンバイサイクルに限らず、外部アクセスが行われないような任意のサイクル（以下「非オペレーションサイクル」と呼ぶ）とすることが可能である。また、このような非オペレーションサイクルは、オペレーションサイクルの前に、クロック信号ＩＣＬＫ，ＣＬＫに同期して少なくとも１回実行されれば良く、２サイクル以上実行されていてもよい。但し、処理速度の観点からは、非オペレーションサイクルは、１サイクルのみとする方が好ましい。
【００７８】
図１０は、行プリデコーダ３０Ａの内部構成を示すブロック図である。行プリデコーダ３０Ａは、２つのスイッチ＆ラッチ回路３４，３６と、判定回路３８とを備えている。他の行プリデコーダ３０Ｂ〜３０Ｄも同一の構成を有している。
【００７９】
判定回路３８には、ブロックコントローラ４０Ａから供給された外部アクセス実施信号＃ＥＸ０とリフレッシュ実施信号＃ＲＦ０とが入力されている。外部アクセス実施信号＃ＥＸ０がアクティブ（Ｌレベル）のときには、判定回路３８は、第１のスイッチ＆ラッチ回路３４に供給するラッチ信号ＬＥＸをアクティブに設定する。第１のスイッチ＆ラッチ回路３４は、このラッチ信号ＬＥＸに応じて、外部装置から入力された行アドレスＡ８〜Ａ１９をラッチして行デコーダ２４Ａに供給する。このとき、第２のスイッチ＆ラッチ回路３６に供給されるラッチ信号ＬＲＦは非アクティブに設定され、第２のスイッチ＆ラッチ回路３６からの出力が禁止される。
【００８０】
一方、リフレッシュ実施信号＃ＲＦ０がアクティブ（Ｌレベル）のときには、判定回路３８は、第２のスイッチ＆ラッチ回路３６に供給するラッチ信号ＬＲＦをアクティブに設定する。第２のスイッチ＆ラッチ回路３６は、このラッチ信号ＬＥＸに応じてリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９をラッチして行デコーダ２４Ａに供給する。このとき、第１のスイッチ＆ラッチ回路３４に供給されるラッチ信号ＬＥＸは非アクティブに設定され、第１のスイッチ＆ラッチ回路３４からの出力が禁止される。
【００８１】
なお、ブロックコントローラ４０Ａ（図５）は、同一のブロック２０Ａに対する外部アクセス実施信号＃ＥＸ０とリフレッシュ実施信号＃ＲＦ０とを同時にアクティブにすることが無いように構成されている。外部アクセス実施信号＃ＥＸ０とリフレッシュ実施信号＃ＲＦ０がいずれも非アクティブのときには、行プリデコーダ３０Ａは、行デコーダ２４Ａにアドレスを供給しない。
【００８２】
このように、行プリデコーダ３０Ａは、外部アクセス実施信号＃ＥＸ０とリフレッシュ実施信号＃ＲＦ０のレベルに応じて、外部装置から入力された行アドレスＡ８〜Ａ１９と、リフレッシュアドレスＲＦＡ８〜ＲＦＡ１９とのうちの一方を選択して供給する。従って、ブロック２０Ａに対して外部アクセスが要求されているときには、行アドレスＡ８〜Ａ１９に応じてブロック２０Ａ内の１本のワード線が活性化される。一方、ブロック２０Ａに対して外部アクセスが要求されておらず、かつ、リフレッシュが要求されているときには、リフレッシュアドレスＲＦＡ８〜ＲＦＡ１９に応じて、ブロック２０Ａの１本のワード線上の複数のメモリセルに関するリフレッシュ動作が実行される。
【００８３】
上述した図６〜図９の動作は、他のブロック２０Ｂ〜２０Ｄも同様である。但し、外部アクセスは、ブロックアドレスＡ０〜Ａ１で指定された１つのブロックのみに関して実行され、２つ以上のブロックに対して同時に外部アクセスが行われることは無い。一方、以下に説明するように、リフレッシュ動作は、４つのブロック２０Ａ〜２０Ｄにおいて同時に実施することができる。
【００８４】
Ａ４．チップ全体のリフレッシュ動作：
図１１は、スタンバイサイクルにおけるチップ全体のリフレッシュ動作を示すタイミングチャートである。図６において説明したように、時刻ｔ１においてリフレッシュタイミング信号ＲＦＴＭ（図１１（ｅ））が立ち上がると、クロック信号ＩＣＬＫ（図１１（ａ））の次の立ち上がりエッジ（時刻ｔ２）に同期して、ブロック２０Ａに対するリフレッシュ要求信号ＲＦＲＥＱ０がＨレベルに立ち上がる。このとき、他のブロック２０Ｂ〜２０Ｄに対するリフレッシュ要求信号ＲＦＲＥＱ１〜ＲＦＲＥＱ３も同時にＨレベルに立ち上がる。スタンバイサイクルでは、外部アクセスは行われないので、４つのブロック２０Ａ〜２０Ｄに対する外部アクセス要求信号＃ＥＸ０〜＃ＥＸ３はＨレベル（非アクティブ）に保持され、リフレッシュ実施信号＃ＲＦ０〜３はＬレベル（アクティブ）に設定される。この結果、４つのブロック２０Ａ〜２０Ｄにおいて、同じリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９（図１１（ｔ））で指定されるｎ番目のワード線上のすべてのメモリセルがリフレッシュされる。なお、１回のリフレッシュ動作は、１クロック周期Ｔｃ（すなわち、メモリのサイクル期間）の中で完了する。
【００８５】
４つのブロック２０Ａ〜２０Ｄにおけるリフレッシュ動作がすべて完了すると、４つのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３（図１１（ｆ）〜（ｉ））がＬレベルに戻る。リフレッシュカウンタコントローラ９０（図４）は、これらのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３のレベル変化に応じて、カウントアップ信号＃ＣＮＴＵＰ（図１１（ｓ））を発生する。
【００８６】
図１２は、リフレッシュカウンタコントローラ９０の内部構成を示すブロック図である。このコントローラ９０は、４入力ＮＯＲゲート９２と、ＮＡＮＤゲート９４と、遅延回路９６と、インバータ９８とを備えている。４入力ＮＯＲゲート９２には、４つのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３が入力されている。４入力ＮＯＲゲート９２の出力Ｑ９２は、ＮＡＮＤゲート９４の一方の入力端子に入力されている。出力Ｑ９２は、さらに、遅延回路９６で遅延され、インバータ９８で反転された後に、ＮＡＮＤゲート９４の他方の入力端子に入力されている。この構成から理解できるように、ＮＡＮＤゲート９４から出力されるカウントアップ信号＃ＣＮＴＵＰは、４つのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３が共にＬレベルに立ち下がった後に、遅延回路９６における遅延時間だけＬレベルとなるようなパルス信号となる（図１１（ｓ））。
【００８７】
リフレッシュカウンタ１００は、このカウントアップ信号＃ＣＮＴＵＰに応じて、リフレッシュアドレスＲＦＡ８〜ＲＦＡ１９（図１１（ｔ））を１つカウントアップする。従って、次のリフレッシュ動作は、ｎ＋１番目のワード線に関して行われる。
【００８８】
このように、スタンバイサイクルでは、いずれのブロック２０Ａ〜２０Ｄに対しても外部アクセスが無いので、４つのブロック２０Ａ〜２０Ｄにおいて同時にリフレッシュ動作が実行される。
【００８９】
図１３は、オペレーションサイクルにおけるチップ全体のリフレッシュ動作を示すタイミングチャートである。図７においても説明したように、時刻ｔ１１においてリフレッシュタイミング信号ＲＦＴＭ（図１３（ｅ））が立ち上がると、クロック信号ＩＣＬＫ（図１３（ａ））の次の立ち上がりエッジ（時刻ｔ１２）に同期して、ブロック２０Ａに対するリフレッシュ要求信号ＲＦＲＥＱ０がＨレベルに立ち上がる。このとき、他のブロック２０Ｂ〜２０Ｄに対するリフレッシュ要求信号ＲＦＲＥＱ１〜ＲＦＲＥＱ３も同時にＨレベルに立ち上がる。この時刻ｔ１２では、ブロックアドレスＡ０〜Ａ１の値が”００”であり、第１のブロックに対する外部アクセスが要求されている。従って、第１のブロック２０Ａに対する外部アクセス実施信号＃ＥＸ０（図１３（ｋ））がＬレベル（アクティブ）に設定され、リフレッシュ実施信号＃ＲＦ０はＨレベル（非アクティブ）に維持される。ここまでの動作は、図７に説明したものと同じである。
【００９０】
時刻ｔ１２において外部アクセスが要求されていない他のブロック２０Ｂ〜２０Ｄに関しては、外部アクセス実施信号＃ＥＸ１〜＃ＥＸ３（図１３（ｌ）〜（ｎ））はＨレベル（非アクティブ）に保持され、リフレッシュ実施信号＃ＲＦ０（図１３（ｐ）〜（ｒ））はＬレベル（アクティブ）に設定される。従って、時刻ｔ１２から始まるサイクルでは、第１のブロック２０Ａに対しては外部アクセスが実行され、他の３つのブロック２０Ｂ〜２０Ｄに対してはリフレッシュ動作が行われる。３つのブロック２０Ｂ〜２０Ｄに関するリフレッシュ要求信号ＲＦＲＥＱ１〜ＲＦＲＥＱ３は、リフレッシュ動作の終了に応じてＬレベルに戻る。一方、リフレッシュ動作が保留されているブロック２０Ａに対するリフレッシュ要求信号ＲＦＲＥＱ０は、Ｈレベルのまま維持される。
【００９１】
次のクロック信号ＩＣＬＫの立ち上がりエッジ（時刻ｔ１３）においても、第１のブロック２０Ａに対する外部アクセスが継続されているので、このブロック２０Ａにおけるリフレッシュ動作は行われない。従って、リフレッシュ要求信号ＲＦＲＥＱ０はＨレベルに維持される。
【００９２】
さらに次のクロック信号ＩＣＬＫの立ち上がりエッジ（時刻ｔ１４）においては、ブロックアドレスＡ０〜Ａ１が、第２のブロック２０Ｂを示す値に変化している。そこで、外部アクセス実施信号発生回路４２は、第１のブロック２０Ａに対する外部アクセス実施信号＃ＥＸ０（図１３（ｋ））をＨレベル（非アクティブ）に立ち上げるとともに、リフレッシュ実施信号＃ＲＦ０（図１３（ｏ））をＬレベル（アクティブ）に設定して、リフレッシュ動作を実行させる。すなわち、時刻ｔ１４から始まるサイクルでは、第１のブロック２０Ａにおいてのみリフレッシュ動作が行われる。このリフレッシュ動作が終了すると、リフレッシュ要求信号ＲＦＲＥＱ０がＬレベルに戻る。
【００９３】
こうして、４つのブロック２０Ａ〜２０Ｄにおけるリフレッシュ動作がすべて完了して４つのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３がＬレベルに戻ると、カウントアップ信号＃ＣＮＴＵＰ（図１３（ｓ））が発生し、リフレッシュアドレスＲＦＡ８〜ＲＦＡ１９（図１３（ｔ））が１つカウントアップされる。
【００９４】
なお、同じブロック２０Ａに対する外部アクセスが、１リフレッシュ周期（リフレッシュタイミング信号ＲＦＴＭの周期）以上継続している場合も考えられる。このような場合には、リフレッシュアドレスＲＦＡ８〜ＲＦＡ１９がカウントアップされる前に、次のリフレッシュタイミングが生じてしまう。このときには、４つのブロック２０Ａ〜２０Ｄについて、再度ｎ番目のワード線についてのリフレッシュが図１３の手順で実行される。すなわち、リフレッシュアドレスのカウントアップは、すべてのブロックにおいて、同じリフレッシュアドレスに関するリフレッシュ動作が完了した後に行われるので、４つのブロック２０Ａ〜２０Ｄのすべてのワード線に関するリフレッシュを確実に実行することが可能である。
【００９５】
このように、オペレーションサイクルにおいては、リフレッシュ動作が要求されているときには、外部アクセスが要求されているブロックに関するリフレッシュ動作のみが延期され、他の３つのブロックにおいてはリフレッシュ動作がそのまま実行される。そして、外部アクセスがなされていたブロックに対する外部アクセスが終了すると、そのブロックに対するリフレッシュ動作が実行される。このような動作には、以下のようないくつかの利点がある。
【００９６】
第１の利点は、リフレッシュの透過性を確保できる点である。ここで、「リフレッシュの透過性」とは、外部装置から見たときに、内部リフレッシュによって外部アクセスが遅れることが無いことを意味している。すなわち、オペレーションサイクルにおいて、各ブロックで外部アクセスを実行するか、リフレッシュ動作を実行するかは、いずれもクロック信号ＩＣＬＫに（すなわち外部クロック信号ＣＬＫに）同期して判断される。また、リフレッシュ動作は、１回のサイクル周期Ｔｃ内で完結する。従って、外部アクセスの要求があったときには、その外部アクセスを延期することなく常に直ちに実行することができる。
【００９７】
第２の利点は、メモリチップ２００への外部アクセスが長時間継続しても、その期間の中で外部アクセスの対象となるブロックが変化していれば、すべてのブロックに関してリフレッシュを実行することが可能な点である。この第２の利点は、リフレッシュの透過性をさらに高める効果がある。このような利点を発揮するためには、メモリセルアレイ２０は、４つのブロックに分割されている必要は無く、少なくとも２つのブロックに分割されていればよい。但し、外部アクセスの対象となるブロックは、なるべく頻繁に変化することが好ましい。このためには、なるべく頻繁に変化する２ビットをブロックアドレスＡ０〜Ａ１として割り当てればよい。通常は、複数のアドレスビットの中で、より下位のビットほど変化しやすい傾向にある。従って、一般にメモリセルアレイの複数のブロックを識別するためのブロックアドレスとしては、複数のアドレスビットの中の最下位の数ビットを割り当てることが好ましい。
【００９８】
図１４は、スヌーズ状態におけるチップ全体のリフレッシュ動作を示すタイミングチャートである。図８でも説明したように、時刻ｔ２１においてリフレッシュタイミング信号ＲＦＴＭ（図１４（ｅ））が立ち上がると、直ちに４つのブロック２０Ａ〜２０Ｄに対するリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３がＨレベルに立ち上がる。スヌーズ状態では外部アクセスは行われないので、４つのブロック２０Ａ〜２０Ｄに対する外部アクセス実施信号＃ＥＸ０〜＃ＥＸ３はＨレベル（非アクティブ）に維持され、リフレッシュ実施信号＃ＲＦ０〜＃ＲＦ３はＬレベル（アクティブ）に立ち下がる。この結果、４つのブロック２０Ａ〜２０Ｄにおいて、同じｎ番目のワード線上のすべてのメモリセルがリフレッシュされる。その後の動作は、図１１に示したスタンバイサイクルのものと同じである。
【００９９】
このように、スヌーズ状態では、リフレッシュ動作の開始タイミングはクロック信号ＩＣＬＫに同期しておらず、リフレッシュタイミング信号ＲＦＴＭによってリフレッシュ動作の開始時期が示されると、直ちに４つのブロック２０Ａ〜２０Ｄにおいて同時にリフレッシュ動作が実行される。
【０１００】
以上説明したように、第１実施例のメモリチップ２００は、オペレーションサイクルでは、クロック信号ＣＬＫに同期して外部アクセスの要求と内部リフレッシュの要求とを同時に判断しているので、外部アクセスを遅延させることが無い。また、スヌーズ状態では、リフレッシュタイミング信号ＲＦＴＭによってリフレッシュが要求されたときに、すべてのブロック２０Ａ〜２０Ｄに対してリフレッシュを実行しているので、外部装置からクロック信号ＩＣＬＫが供給されていなくてもリフレッシュを行うことが可能である。
【０１０１】
すなわち、第１実施例では、オペレーションサイクルとスヌーズ状態とにおいてリフレッシュ動作の開始タイミングを決定する信号（クロック信号ＩＣＬＫとリフレッシュタイミング信号ＲＦＴＭ）を変更しているので、それぞれの状態に適したリフレッシュ動作を行うことが可能である。具体的には、オペレーションサイクルではリフレッシュの透過性を保持するようにリフレッシュ動作を実行することができ、一方、スヌーズ状態ではクロック信号ＩＣＬＫを使用しない低消費電力の動作状態においてリフレッシュ動作を確実に実行することが可能である。
【０１０２】
また、スヌーズ状態からオペレーションサイクルに移行する際には、オペレーションサイクルの前にスタンバイサイクルを１サイクル挿入しているので、オペレーションサイクルに移行する直前に内部リフレッシュが開始されていても、オペレーションサイクルまでには内部リフレッシュが終了しており、従って、内部リフレッシュと外部アクセスとの衝突が回避される。
【０１０３】
Ｂ．第２実施例：
図１５は、本発明の第２実施例としてのメモリチップ３００の端子の構成を示す説明図である。このメモリチップ３００は、クロック入力端子ＣＬＫを有しておらず、外部クロック信号ＣＬＫを入力する必要が無いという特徴を有している。外部装置（例えばＣＰＵ）は、通常の非同期型ＳＲＡＭと同じ手順でこのメモリチップ３００にアクセスすることが可能である。
【０１０４】
また、このメモリチップ３００の内部には、入出力アドレスＡ０〜Ａ１９の中のいずれか１ビット以上が変化したことを検出するためのアドレス遷移検出回路（以下、「ＡＴＤ回路」と呼ぶ）１１０が設けられている。後述するように、ＡＴＤ回路１１０によって生成されるＡＴＤ信号は、第１実施例におけるクロック信号ＩＣＬＫとほぼ同じ働きを有している。
【０１０５】
図１６は、第２実施例のメモリチップ３００の動作状態の区分を示す説明図である。第１実施例（図２）との違いは、第１のリフレッシュモード１において、クロック信号ＩＣＬＫの代わりにＡＴＤ信号が使用されている点だけである。すなわち、第１のリフレッシュモードでは、リフレッシュタイマ７０がリフレッシュタイミング信号を発生した後に、ＡＴＤ信号に同期してリフレッシュが開始される。第２のリフレッシュモードでは、第１実施例と同様に、リフレッシュタイマ７０がリフレッシュタイミング信号を発生すると直ちにリフレッシュ動作が開始される。
【０１０６】
図１７は、第２実施例のメモリチップ２００の動作の概要を示すタイミングチャートである。第２実施例においても、３つの動作状態（オペレーション、スタンバイ、スヌーズ）は、図３に示した第１実施例とほぼ同様である。但し、第２実施例では、オペレーションサイクル以外では、原則として入出力アドレスＡ０〜Ａ１９が変化しない点が第１実施例と異なる。従って、３つの動作状態（オペレーション、スタンバイ、スヌーズ）のいずれであるかは、チップセレクト信号＃ＣＳとスヌーズ信号ＺＺの変化に応じて随時判断される。
【０１０７】
なお、第２実施例のメモリチップ３００におけるオペレーションサイクルのサイクル周期Ｔｃ’（すなわち、アドレスＡ０〜Ａ１９の変化の最短周期）は、第１実施例のメモリチップ２００のサイクル周期Ｔｃよりも若干長い。この理由については後述する。
【０１０８】
図１８は、第２実施例のメモリチップ３００の内部構成を示すブロック図である。図４に示した第１実施例との違いは、クロックコントローラ８０の代わりにＡＴＤ回路１１０が設けられている点であり、他は第１実施例と同じである。ＡＴＤ回路１１０は、外部装置から供給された入出力アドレスＡ０〜Ａ１９の中のいずれか１ビット以上に変化があるか否か検出し、変化が検出されたときには、ＡＴＤ信号を生成する。
【０１０９】
図１９は、ＡＴＤ回路１１０の内部構成を示すブロック図である。ＡＴＤ回路１１０は、２０ビットの入出力アドレスＡ０〜Ａ１９の各ビットに対応した２０個の遷移検出回路１１１と、２０入力ＯＲゲート１１８と、を備えている。個々の遷移検出回路１１１は、インバータ１１２と、２つのパルス発生回路１１３，１１４と、ＯＲゲート１１５とを有している。パルス発生回路１１３，１１４としては、例えばワンショットマルチバイブレータが使用される。
【０１１０】
第１のパルス発生回路１１３は、アドレスビットＡ０の立ち上がりエッジに応じて、所定のパルス幅を有するパルスを１つ生成する。また、インバータ１１２と第２のパルス発生回路１１４は、アドレスビットＡ０の立ち下がりエッジに応じて、所定のパルス幅を有するパルスを１つ生成する。従って、ＯＲゲート１１５からは、アドレスビットＡ０の立ち上がりエッジと立ち下がりエッジの各エッジ毎に、パルスが１つずつ出力される。これは、他のアドレスビットＡ１〜Ａ１９についても同様である。
【０１１１】
２０入力ＯＲゲート１１８には、２０個の遷移検出回路１１１の出力が入力されている。従って、２０ビットの入出力アドレスＡ０〜Ａ１９の中の１つ以上のビットのレベルが変化すると、ＯＲゲート１１８からパルス状のＡＴＤ信号が出力される。図１８に示したように、このＡＴＤ信号は、アドレスバッファ６０やリフレッシュ要求信号発生回路５０Ａ〜５０Ｄに供給されており、第１実施例におけるクロック信号ＩＣＬＫと同じ働きを行う。
【０１１２】
図２０は、第２実施例におけるリフレッシュ要求信号発生回路５０Ａと、ブロックコントローラ４０Ａの内部構成を示すブロック図である。第１実施例で説明した図５との違いは、クロック信号ＩＣＬＫがＡＴＤ信号に置き換えられている点だけであり、他は第１実施例と同じである。
【０１１３】
図２１は、第２実施例のスタンバイサイクルにおけるリフレッシュ動作の開始を示すタイミングチャートである。第２実施例のメモリチップ３００では、スタンバイサイクルにおいては原則として入出力アドレスＡ０〜Ａ１９は変化しない。しかし、図１６で説明したように、スタンバイサイクルでは、ＡＴＤ信号に同期してリフレッシュを実行する第１のリフレッシュモードが採用されている。そこで、外部装置は、スタンバイサイクルの期間中において、少なくとも１つのアドレスビット（例えばＡ０）を定期的に変化させて内部リフレッシュを実行させる。このようなアドレスビットの変化の周期は、リフレッシュタイミング信号ＲＦＴＭで規定されるリフレッシュ周期の１／２以下であることが好ましい。この理由は、リフレッシュ周期の１／２以下の期間毎にアドレスビットが変化すれば、リフレッシュタイミング信号ＲＦＴＭがＨレベルの期間において必ずＡＴＤ信号が発生するからである。
【０１１４】
図２１の時刻ｔ１においては、リフレッシュタイミング信号ＲＦＴＭ（図２１（ｇ））がＨレベルに立ち上がり、時刻ｔ２においてはアドレスＡ０〜Ａ１９（図２１（ｄ））の変化に応じてＡＴＤ信号が発生する（図２１（ａ））。この後の動作は、図６で説明した第１実施例の動作と同じである。
【０１１５】
図２２は、第２実施例のオペレーションサイクルにおけるリフレッシュ動作の開始を示すタイミングチャートである。オペレーションサイクルにおいては、アドレスＡ０〜Ａ１９が１サイクル周期Ｔｃ’毎に変化するので、リフレッシュ動作は図７に示した第１実施例の動作と同じものになる。
【０１１６】
図２３は、第２実施例のスヌーズ状態おけるリフレッシュ動作の開始を示すタイミングチャートである。第２実施例においても第１実施例と同様に、スヌーズ状態のときには、リフレッシュタイミング信号ＲＦＴＭによってリフレッシュのタイミングが通知されると、直ちにリフレッシュ動作が開始される。従って、スヌーズ状態では、外部装置から入力されるアドレスＡ０〜Ａ１９の変化を必要とすることなく、メモリチップ２００の内部回路のみでリフレッシュ動作を実行することが可能である。
【０１１７】
上述の説明から理解できるように、第２実施例においては、アドレスＡ０〜Ａ１９が、本発明における「リフレッシュ動作の実行タイミングを決定する際にリフレッシュタイミング信号と共に使用される外部タイミング信号」に相当する。
【０１１８】
図２４は、第２実施例においてスヌーズ状態からオペレーションサイクルに移行する場合を示すタイミングチャートである。時刻ｔ２１では、スヌーズ状態においてリフレッシュ動作が開始されている。リフレッシュが開始されるときの各信号の動作（図２４（ｅ）〜（ｍ））は、図２３と同じである。時刻ｔ２２では、リフレッシュ実施信号＃ＲＦ０（図２４（ｌ））がＬレベル（アクティブ）に設定され、これに応じて第１のブロック２０Ａにおけるリフレッシュが開始される。
【０１１９】
図２４の例では、この時刻ｔ２２においてチップセレクト信号＃ＣＳとスヌーズ信号ＺＺが変化して、オペレーションサイクルが開始されている。このとき、リフレッシュが既に開始されているので、外部アクセスはこのリフレッシュが終了してから行われる。すなわち、外部アクセス実施信号＃ＥＸ０（図２４（ｋ））は、オペレーションサイクルが始まった時刻ｔ２２から時間Ｔｄだけ遅れてＬレベル（アクティブ）になる。
【０１２０】
オペレーションサイクルにおける外部アクセス実施信号＃ＥＸ０のタイミングは、図２４のような場合に常に適合できるように設定されている。すなわち、オペレーションサイクルにおいては、外部アクセス実施信号＃ＥＸ０のレベルは、オペレーションサイクルが開始される時刻（具体的には、チップセレクト信号＃ＣＳがＨレベルからＬレベルに変化する時刻）から、所定の遅延時間Ｔｄだけ遅れて外部アクセスが開始されるように設定される。これは、他のブロックに対する外部アクセス実施信号＃ＥＸ１〜＃ＥＸ３も同じである。
【０１２１】
第２実施例のメモリチップ３００のサイクル周期Ｔｃ’は、図２４のような場合においても外部アクセスが１回のサイクル周期Ｔｃ’内で終了するように、十分長く設定されることが好ましい。すなわち、サイクル周期Ｔｃ’の長さは、オペレーションサイクルが開始される時刻においてちょうど内部リフレッシュが開始されていた場合を想定しても、そのオペレーションサイクルにおいて外部アクセスが完了できるように設定されていることが好ましい。このようにすれば、図２４のような場合でも外部アクセスを１回のサイクル周期Ｔｃ’の中で完了できるので、外部装置は内部リフレッシュを考慮せずに、任意のタイミングでメモリチップ３００にアクセスすることが可能である。これによって、リフレッシュの透過性を高めることが可能である。
【０１２２】
なお、上述した第１実施例においては、図９で説明したように、スヌーズ状態からオペレーションサイクルに移行する際に、１サイクル分のスタンバイサイクルを挿入することによって、内部リフレッシュと外部アクセスとの衝突を回避していた。このような動作が可能な理由は、外部クロック信号ＣＬＫに同期して、オペレーションサイクルやスタンバイサイクルが実行されているからである。
【０１２３】
これに対して、第２実施例においては、外部クロック信号ＣＬＫを利用していないので、図９と同じようにスタンバイサイクルを挿入するのは必ずしも容易ではない。そこで、第２実施例では、サイクル周期Ｔｃ’を比較的長く設定することによって、最悪ケースにおける内部リフレッシュと外部アクセスとの衝突を回避している。
【０１２４】
このように、第２実施例のメモリチップ３００におけるサイクル周期Ｔｃ’は、第１実施例のメモリチップ２００におけるサイクル周期Ｔｃよりも長いので、動作の速度の点からは、第１実施例のメモリチップ２００の方が好ましい。一方、第２実施例のメモリチップ３００は、外部クロック信号ＣＬＫの入力が不要であり、また、外部装置のアクセスの手順が通常の非同期ＳＲＡＭと同じなので、第１実施例のメモリチップ２００よりも利用し易いという利点がある。
【０１２５】
なお、第２実施例におけるチップ全体のリフレッシュ動作は、前述した第１実施例とほぼ同じなので、説明を省略する。
【０１２６】
以上のように、第１および第２実施例のメモリチップ２００，３００では、第１のリフレッシュモードにおいては、リフレッシュタイミング信号ＲＦＴＭの発生後に、外部装置から供給されるクロック信号ＣＬＫまたはアドレスＡ０〜Ａ１９によって決定されるタイミングに従って内部リフレッシュを実行している。また、第２のリフレッシュモードにおいては、リフレッシュタイミング信号ＲＦＴＭの発生に応じて直ちに内部リフレッシュを実行している。すなわち、メモリチップ２００，３００の動作状態にそれぞれ適したモードで内部リフレッシュを実行することが可能である。
【０１２７】
Ｃ．電子機器への適用例：
図２５は、本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。この携帯電話機６００は、本体部６１０と、蓋部６２０とを備えている。本体部６１０には、キーボード６１２と、液晶表示部６１４と、受話部６１６と、本体アンテナ部６１８とが設けられている。また、蓋部６２０には、送話部６２２が設けられている。
【０１２８】
図２６は、携帯電話機６００の電気的構成を示すブロック図である。ＣＰＵ６３０には、図示しないバスラインを介して、キーボード６１２と、液晶表示部６１４を駆動するためのＬＣＤドライバ６３２と、ＳＲＡＭ６４０と、ＶＳＲＡＭ６４２と、ＥＥＰＲＯＭ６４４とが接続されている。
【０１２９】
ＳＲＡＭ６４０は、例えば高速なキャッシュメモリとして利用される。また、ＶＲＡＭ６４２は、例えば画像処理用の作業メモリとして利用される。このＶＳＲＡＭ６４２（疑似ＳＲＡＭあるいは仮想ＳＲＡＭと呼ばれる）としては、上述した第１実施例のメモリチップ２００や、第２実施例のメモリチップ３００を採用することができる。ＥＥＰＲＯＭ６４４は、携帯電話機６００の各種の設定値を格納するために利用される。
【０１３０】
携帯電話機６００の動作を一時的に停止させるときには、ＶＳＲＡＭ６４２をスヌーズ状態に維持しておくことができる。こうすれば、ＶＳＲＡＭ６４２が内部リフレッシュを自動的に行うので、ＶＳＲＡＭ６４２内のデータを消失させずに保持しておくことが可能である。特に、上述した各実施例のメモリチップ２００，３００は比較的大容量なので、画像データなどの大量のデータを長時間保持し続けることができるという利点がある。
【０１３１】
Ｄ．変形例：
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【０１３２】
Ｄ１．変形例１：
上記実施例では、スタンバイサイクルにおいて第１のリフレッシュモードに従ってリフレッシュ動作を行っていたが、スタンバイサイクルにおいては第２のリフレッシュモードに従ってリフレッシュ動作を行うようにしてもよい。また、第１や第２のリフレッシュモードとは異なる他のリフレッシュモードに従ってリフレッシュ動作を行うようにしてもよい。
【０１３３】
Ｄ２．変形例２：
第１のリフレッシュモードにおいて、上記第１実施例では、リフレッシュタイミング信号ＲＦＴＭの立ち上がりエッジ発生後に外部クロック信号ＣＬＫに同期してリフレッシュ動作を開始し、一方、第２実施例では、リフレッシュタイミング信号ＲＦＴＭの発生後にＡＴＤ信号（すなわちアドレスＡ０〜Ａ１９の変化）に同期してリフレッシュ動作を開始していた。しかし、第１のリフレッシュモードにおいてリフレッシュ動作を開始するタイミングを決定するための信号（「外部タイミング信号」と呼ぶ）としては、外部クロック信号ＣＬＫやアドレスＡ０〜Ａ１９以外の信号を利用することも可能である。すなわち、一般には、第１のリフレッシュモードにおいて、外部装置から供給される外部タイミング信号によって決定されるタイミングに従って、リフレッシュ動作を開始するようにすればよい。
【０１３４】
Ｄ３．変形例３：
上記各実施例においては、第２のリフレッシュモードにおいて、リフレッシュタイミング信号ＲＦＴＭの発生後に直ちにリフレッシュ動作を開始していたが、この代わりに、リフレッシュタイミング信号ＲＦＴＭの発生した後にさらに所定の期間経過した後にリフレッシュ動作を開始するようにしてもよい。すなわち、一般に、第２のリフレッシュモードでは、外部タイミング信号の有無に拘わらず、リフレッシュタイミング信号ＲＦＴＭの発生に応じてメモリセルアレイにリフレッシュ動作を開始させるようにすればよい。
【図面の簡単な説明】
【図１】本発明の第１実施例としてのメモリチップ２００の端子の構成を示す説明図。
【図２】チップセレクト信号＃ＣＳとスヌーズ信号ＺＺのレベルに応じたメモリチップ２００の動作状態の区分を示す説明図。
【図３】第１実施例のメモリチップ２００の動作の概要を示すタイミングチャート。
【図４】第１実施例のメモリチップ２００の内部構成を示すブロック図。
【図５】リフレッシュ要求信号発生回路５０Ａと、ブロックコントローラ４０Ａの内部構成を示すブロック図。
【図６】スタンバイサイクルにおけるリフレッシュ動作の開始を示すタイミングチャート。
【図７】オペレーションサイクルにおけるリフレッシュ動作の開始を示すタイミングチャート。
【図８】スヌーズ状態おけるリフレッシュ動作の開始を示すタイミングチャート。
【図９】スヌーズ状態からオペレーションサイクルに移行する場合の動作を示すタイミングチャート。
【図１０】行プリデコーダ３０Ａの内部構成を示すブロック図。
【図１１】スタンバイサイクルにおけるチップ全体のリフレッシュ動作を示すタイミングチャート。
【図１２】リフレッシュカウンタコントローラ９０の内部構成を示すブロック図。
【図１３】オペレーションサイクルにおけるチップ全体のリフレッシュ動作を示すタイミングチャート。
【図１４】スヌーズ状態におけるチップ全体のリフレッシュ動作を示すタイミングチャート。
【図１５】本発明の第２実施例としてのメモリチップ３００の端子の構成を示す説明図。
【図１６】第２実施例のメモリチップ３００の動作状態の区分を示す説明図。
【図１７】第２実施例のメモリチップ３００の動作の概要を示すタイミングチャート。
【図１８】第２実施例のメモリチップ３００の内部構成を示すブロック図。
【図１９】ＡＴＤ回路１１０の内部構成を示すブロック図。
【図２０】第２実施例におけるリフレッシュ要求信号発生回路５０Ａと、ブロックコントローラ４０Ａの内部構成を示すブロック図。
【図２１】第２実施例のスタンバイサイクルにおけるリフレッシュ動作の開始を示すタイミングチャート。
【図２２】第２実施例のオペレーションサイクルにおけるリフレッシュ動作の開始を示すタイミングチャート。
【図２３】第２実施例のスヌーズ状態おけるリフレッシュ動作の開始を示すタイミングチャート。
【図２４】第２実施例においてスヌーズ状態からオペレーションサイクルに移行する場合の動作を示すタイミングチャート。
【図２５】本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図。
【図２６】携帯電話機６００の電気的構成を示すブロック図。
【符号の説明】
１０…データ入出力バッファ
２０…メモリセルアレイ
２０Ａ〜２０Ｄ…ブロック
２２Ａ…メモリセルサブアレイ
２４Ａ〜２４Ｄ…行デコーダ
２６Ａ〜２６Ｄ…列デコーダ
３０Ａ〜３０Ｄ…行プリデコーダ
３４，３６…ラッチ回路
３６…ラッチ回路
３８…判定回路
４０Ａ〜４０Ｄ…ブロックコントローラ
４２…外部アクセス実施信号発生回路
４４…リフレッシュ実施信号発生回路
４６…パルス発生回路
５０Ａ〜５０Ｄ…リフレッシュ要求信号発生回路
５２…インバータ
５４…ＮＡＮＤゲート
５５…パルス発生回路
５６…ラッチ
５７…ＡＮＤゲート
５８…ラッチ
６０…アドレスバッファ
７０…リフレッシュタイマ
８０…クロックコントローラ
９０…リフレッシュカウンタコントローラ
９４…ＮＡＮＤゲート
９６…遅延回路
９８…インバータ
１００…リフレッシュカウンタ
１１０…ＡＴＤ回路
１１１…遷移検出回路
１１２…インバータ
１１３，１１４…パルス発生回路
１１５…ＯＲゲート
１１８…ＯＲゲート
２００…メモリチップ
３００…メモリチップ
６００…携帯電話機
６１０…本体部
６１２…キーボード
６１４…液晶表示部
６１６…受話部
６１８…本体アンテナ部
６２０…蓋部
６２２…送話部
６３０…ＣＰＵ
６３２…ＬＣＤドライバ
６４０…ＳＲＡＭ
６４２…ＶＲＡＭ
６４２…ＶＳＲＡＭ
６４４…ＥＥＰＲＯＭ
【発明の属する技術分野】
この発明は、半導体メモリ装置のリフレッシュ制御に関する。
【０００２】
【従来の技術】
半導体メモリ装置としては、ＤＲＡＭやＳＲＡＭが用いられる。良く知られているように、ＤＲＡＭはＳＲＡＭに比べて安価で大容量であるが、リフレッシュ動作が必要である。一方、ＳＲＡＭはリフレッシュ動作は不要で使い易いが、ＤＲＡＭに比べて高価であり、また容量が小さい。
【０００３】
ＤＲＡＭとＳＲＡＭの利点を両方備えた半導体メモリ装置として、疑似ＳＲＡＭ（ＶＳＲＡＭあるいはＰＳＲＡＭと呼ばれる）が知られている。疑似ＳＲＡＭは、ＤＲＡＭと同じダイナミック型メモリセルで構成されたメモリセルアレイを備えているとともに、リフレッシュ制御部とを内蔵しており、リフレッシュ動作を内部で実行している。このため、疑似ＳＲＡＭに接続される外部装置（例えばＣＰＵ）は、リフレッシュ動作を意識せずに疑似ＳＲＡＭにアクセス（データの読み出しや書き込み）することが可能である。このような疑似ＳＲＡＭの特徴は、「リフレッシュの透過性」と呼ばれる。
【０００４】
【発明が解決しようとする課題】
ところで、疑似ＳＲＡＭの中には、例えば通常動作状態や省電力状態などのように、複数の動作状態を取り得るものがある。このような疑似ＳＲＡＭにおいて、各動作状態においてどのように内部リフレッシュを行えばよいかについては、十分な考慮がなされていなかった。このような問題は、いわゆる疑似ＳＲＡＭに限らず、リフレッシュタイマとリフレッシュ制御部とを内蔵したダイナミック型の半導体メモリ装置に共通する問題である。
【０００５】
本発明は、上述した従来の課題を解決するためになされたものであり、半導体メモリ装置が取り得る複数の動作状態にそれぞれ適したリフレッシュ動作を実行することのできる技術を提供することを目的とする。
【０００６】
【課題を解決するための手段およびその作用・効果】
上記目的を達成するために、本発明による半導体メモリ装置は、ダイナミック型メモリセルを有するメモリセルアレイと、前記メモリセルアレイのリフレッシュ動作の実行タイミングの決定に使用されるリフレッシュタイミング信号を発生するリフレッシュタイマを有し、前記リフレッシュタイミング信号に少なくとも応じて、前記メモリセルアレイにリフレッシュ動作を実行させるリフレッシュ制御部と、前記半導体メモリ装置の動作状態を規定する動作状態信号を外部装置から受けるための動作状態信号入力端子と、前記リフレッシュ制御部が前記リフレッシュ動作の実行タイミングを決定する際に前記リフレッシュタイミング信号と共に使用する外部タイミング信号を、外部装置から受けるための外部タイミング信号入力端子と、を備えている。また、前記リフレッシュ制御部は、（ｉ）前記動作状態信号が第１の動作状態を示すときには、前記リフレッシュタイミング信号の発生後に、前記外部タイミング信号によって決定されるタイミングに従って前記メモリセルアレイにリフレッシュ動作を開始させる第１のリフレッシュモードに従って内部リフレッシュを実行し、（ｉｉ）前記動作状態信号が第２の動作状態を示すときには、前記外部タイミング信号の有無に拘わらず、前記リフレッシュタイミング信号の発生に応じて前記メモリセルアレイにリフレッシュ動作を開始させる第２のリフレッシュモードに従って内部リフレッシュを実行する。
【０００７】
上記第１の動作状態では、外部タイミング信号によって決定されるタイミングに従って内部リフレッシュが開始されるので、リフレッシュ制御部は、外部装置からのアクセスと内部リフレッシュとの調停を容易に行うことができる。一方、第２の動作状態では、外部タイミング信号の有無に拘わらず、リフレッシュタイミング信号の発生に応じて内部リフレッシュが開始されるので、例えば外部タイミング信号が入力されない場合にも内部リフレッシュを実行することが可能である。すなわち、上記半導体メモリ装置では、複数の動作状態にそれぞれ適したリフレッシュ動作を実行することが可能である。
【０００８】
なお、前記第１の動作状態は、前記半導体メモリ装置でのデータの読み出しと書き込みの少なくとも一方が可能なリード／ライトサイクルを含むようにしてもよい。また、前記第２の動作状態は、前記半導体メモリ装置でのデータの読み出しと書き込みとが不可能であり、かつ、前記第１の動作状態よりも消費電力が少ない低消費電力状態を含むようにしてもよい。
【０００９】
この形態においては、リード／ライトサイクルでは、データの読み出しや書き込みと内部リフレッシュとの調停を行いつつ内部リフレッシュを実行することができ、また、低消費電力状態では、外部からの信号の入力が無い場合にも内部リフレッシュ動作を行うことが可能である。
【００１０】
前記外部タイミング信号はクロック信号であり、前記半導体メモリ装置は、前記第１の動作状態では、前記クロック信号に同期してリード／ライトサイクルを実行するようにしてもよい。また、前記リフレッシュ制御部は、前記第１のリフレッシュモードにおいては、前記リフレッシュタイミング信号の発生後に、前記クロック信号に同期して前記メモリセルアレイにリフレッシュ動作を開始させることが好ましい。
【００１１】
この形態では、リード／ライトサイクルと内部リフレッシュとがいずれもクロック信号に同期して実行されるので、両者の調停を行い易いという利点がある。
【００１２】
前記半導体メモリ装置は、さらに、前記外部装置から供給される前記クロック信号を制御するためのクロック制御部を備えていることが好ましい。このクロック制御部は、前記半導体メモリ装置が前記第１の動作状態にあるときには、前記クロック信号を前記半導体メモリ装置内の前記リフレッシュ制御部を含む特定の回路に供給するとともに、前記半導体メモリ装置が前記第２の動作状態にあるときには、前記特定の回路への前記クロック信号の供給を停止するものであってもよい。
【００１３】
この形態では、第２の動作状態において、半導体メモリ装置の消費電力をより低減することが可能である。
【００１４】
なお、前記第２の動作状態は、前記半導体メモリ装置の消費電力が最も低い状態であるとしてもよい。
【００１５】
この形態では、消費電力が最も低い動作状態においても、内部リフレッシュを確実に行うことが可能である。
【００１６】
なお、前記メモリセルアレイは複数のブロックに分割されており、前記リフレッシュ制御部は、前記第１のリフレッシュモードによるリフレッシュ動作の開始の際に、前記複数のブロックの中の１つのブロックにおいてデータの読み出しまたは書き込みが行われているときには、前記データの読み出しまたは書き込みが行われているブロック以外のブロックにおいてリフレッシュ動作を実行させるとともに、前記データの読み出しまたは書き込みが行われているブロックに関しては、前記読み出しまたは書き込みが終了した後に当該ブロックにリフレッシュ動作を実行させるものであることが好ましい。
【００１７】
この形態では、仮に外部装置からのデータの読み出しまたは書き込みの要求と、内部リフレッシュのタイミングとが同時に発生した場合にも、データの読み出しや書き込みを遅らせることなく直ちに実行することが可能である。従って、いわゆるリフレッシュの透過性を確保することが可能である。
【００１８】
なお、本発明は、種々の形態で実現することが可能であり、例えば、半導体メモリ装置、そのリフレッシュ制御方法、半導体メモリ装置と制御装置とを備えた半導体メモリシステム、半導体メモリ装置の制御方法、および、半導体メモリ装置を備えた電子機器等の形態で実現することができる。
【００１９】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．第１実施例：
・Ａ１，メモリチップの端子構成と動作状態の概要：
・Ａ２．回路の全体構成：
・Ａ３．リフレッシュ制御部の内部構成と動作：
・Ａ４．チップ全体のリフレッシュ動作：
Ｂ．第２実施例：
Ｃ．電子機器への適用例：
Ｄ．変形例：
【００２０】
Ａ．第１実施例：
Ａ１．メモリチップの端子構成と動作状態の概要：
図１は、本発明の第１実施例としてのメモリチップ２００の端子の構成を示す説明図である。メモリチップ２００は、以下のような端子を有している。
【００２１】
ＣＬＫ：クロック入力端子，
Ａ０〜Ａ１９：アドレス入力端子（２０本），
＃ＣＳ：チップセレクト入力端子，
ＺＺ：スヌーズ入力端子，
＃ＷＥ：ライトイネーブル入力端子，
＃ＯＥ：アウトプットイネーブル入力端子，
＃ＬＢ：下位バイトイネーブル入力端子，
＃ＵＢ：上位バイトイネーブル入力端子，
ＩＯ０〜ＩＯ１５：入出力データ端子（１６本）。
【００２２】
なお、以下の説明では、端子名と信号名とに同じ符号を用いている。端子名（信号名）の先頭に「＃」が付されているものは、負論理であることを意味している。アドレス入力端子Ａ０〜Ａ１９と入出力データ端子ＩＯ０〜ＩＯ１５はそれぞれ複数本設けられているが、図１では簡略化されて描かれている。
【００２３】
このメモリチップ２００は、ＳＲＡＭとほぼ同じ手順でアクセスすることが可能な疑似ＳＲＡＭ（ＶＳＲＡＭ）として構成されている。メモリチップ２００には、リフレッシュタイマ７０を含むリフレッシュ制御部が内蔵されている。本明細書では、外部装置（「メモリ制御装置」または「制御装置」とも呼ぶ）からのデータの読み出しや書き込みの動作を「外部アクセス」と呼び、内蔵されたリフレッシュ制御部によるリフレッシュ動作を「内部リフレッシュ」または単に「リフレッシュ」と呼ぶ。
【００２４】
クロック信号ＣＬＫは、外部アクセスの開始と、内部リフレッシュの開始との同期を取るための同期信号として使用される。すなわち、アドレスＡ０〜Ａ１９やチップセレクト信号＃ＣＳは、クロック信号ＣＬＫに同期して外部装置から入力される。また、内部リフレッシュも、通常はこのクロック信号ＣＬＫに同期して行われる。内蔵されたリフレッシュ制御部は、このクロック信号ＣＬＫに同期して外部アクセスと内部リフレッシュとの調停を行っている。
【００２５】
なお、本明細書において、「ある信号がクロック信号ＣＬＫに同期する」という文言は、その信号がクロック信号ＣＬＫのエッジと同じ時刻に発生することを必ずしも意味している訳ではなく、クロック信号ＣＬＫのエッジと一定の時間的な関係を保って発生することを意味している。
【００２６】
チップセレクト信号＃ＣＳとスヌーズ信号ＺＺは、メモリチップ２００の動作状態を制御するための信号である。図２は、チップセレクト信号＃ＣＳとスヌーズ信号ＺＺの信号レベルに応じたメモリチップ２００の動作状態の区分を示す説明図である。なお、本明細書において、「Ｈレベル」は２値信号の２つのレベルのうちの「１」レベルを意味し、「Ｌレベル」は「０」レベルを意味している。
【００２７】
チップセレクト信号＃ＣＳがＬレベル（アクティブ）でスヌーズ信号ＺＺがＨレベルのときは、リード／ライト・オペレーションサイクル（以下、単に「オペレーションサイクル」または「リード／ライトサイクル」と呼ぶ）が行われる。オペレーションサイクルでは、メモリチップ２００内のデータの読み出しや書き込みが行われる。
【００２８】
チップセレクト信号＃ＣＳとスヌーズ信号ＺＺが共にＨレベルのときには、スタンバイサイクルが行われる。スタンバイサイクルでは、すべてのワード線が非活性状態とされる。但し、内部リフレッシュが行われるときには、リフレッシュアドレスで指定されたワード線は活性化される。
【００２９】
チップセレクト信号＃ＣＳがＨレベル（非アクティブ）のときにスヌーズ信号ＺＺがＬレベルになると、メモリチップ２００はスヌーズ状態（「パワーダウン状態」とも呼ぶ）に移行する。スヌーズ状態では、リフレッシュ動作に必要な回路以外は停止している。また、スヌーズ状態では、クロック信号ＣＬＫはメモリチップ２００内部で停止される。スヌーズ状態では消費電力は極めて少ないので、メモリ内のデータのバックアップに適している。
【００３０】
リフレッシュ動作は、オペレーションサイクルとスタンバイサイクルでは第１のリフレッシュモードに従って実行され、スヌーズ状態では第２のリフレッシュモードに従って実行される。第１のリフレッシュモードでは、リフレッシュタイマ７０がリフレッシュタイミング信号を発生した後に、クロック信号ＣＬＫに同期してリフレッシュ動作が開始される。一方、第２のリフレッシュモードでは、リフレッシュタイマ７０がリフレッシュタイミング信号を発生すると直ちにリフレッシュ動作が開始される。第２のリフレッシュモードでのリフレッシュ動作はクロック信号ＣＬＫと非同期に行われるので、クロック信号ＣＬＫは不要である。このように、このメモリチップ２００は、３つの動作状態にそれぞれ適したリフレッシュモードに従ってリフレッシュを実行する。これらの２つのモードにおけるリフレッシュ動作の詳細については後述する。
【００３１】
上述の説明から理解できるように、チップセレクト信号＃ＣＳとスヌーズ信号ＺＺは、本発明における「半導体メモリ装置の動作状態を規定する動作状態信号」に相当する。また、クロック信号ＣＬＫは、本発明における「リフレッシュ動作の実行タイミングを決定する際にリフレッシュタイミング信号と共に使用される外部タイミング信号」に相当する。
【００３２】
上述した３つの信号ＣＬＫ，＃ＣＳ，ＺＺ以外の信号は、通常のメモリチップに使用されるものとほぼ同じものである。アドレスＡ０〜Ａ１９は、２０ビットであり、１メガワードのアドレスを指定する。また、入出力データＩＯ０〜ＩＯ１５は、１ワード分の１６ビットのデータである。すなわち、アドレスＡ０〜Ａ１９の１つの値は１６ビット（１ワード）に対応しており、一度に１６ビットの入出力データＩＯ０〜ＩＯ１６を入出力することができる。
【００３３】
オペレーションサイクルにおいては、ライトイネーブル信号＃ＷＥがＬレベルになるとライトサイクルが実行され、Ｈレベルになるとリードサイクルが実行される。また、アウトプットイネーブル信号＃ＯＥがＬレベルになると、入出力端子ＩＯ０〜ＩＯ１５からの出力が可能になる。下位バイトイネーブル信号＃ＬＢや上位バイトイネーブル入力信号＃ＵＢは、１ワード（１６ビット）の下位バイトと上位バイトとのうちのいずれか１バイトのみに関して読み出しや書き込みを行うための制御信号である。例えば、下位バイトイネーブル信号＃ＬＢをＬレベルに設定し、上位バイトイネーブル信号＃ＵＢをＨレベルに設定すると、１ワードの下位８ビットのみに関して読み出しや書き込みが行われる。なお、図１では、電源端子は省略されている。
【００３４】
図３は、第１実施例のメモリチップ２００の動作の概要を示すタイミングチャートである。図２に示した３つの動作状態（オペレーション、スタンバイ、スヌーズ）のいずれであるかは、クロック信号ＣＬＫの立ち上がりエッジに同期して判断される。図３の最初の３つのサイクルは、オペレーションサイクルである。オペレーションサイクルでは、ライトイネーブル信号＃ＷＥのレベルに応じて読み出し（リードサイクル）と書き込み（ライトサイクル）のいずれかが実行される。なお、クロック信号ＣＬＫの１周期Ｔｃは、このメモリチップ２００のサイクルタイム（「サイクル周期」とも呼ぶ）と同じである。クロック周期Ｔｃは、例えば約５０ｎｓから約１００ｎｓの範囲の値に設定される。
【００３５】
図３の４番目のサイクルでは、チップセレクト信号＃ＣＳがＨレベルに立ち上がっているので、スタンバイサイクルが開始される。５番目のサイクルでは、さらに、スヌーズ信号ＺＺがＬレベルに下がっているので、メモリチップ２００はスヌーズ状態となる。
【００３６】
なお、図３に示した信号の中で、チップセレクト信号＃ＣＳとアドレスＡ０〜Ａ１９は、クロック信号ＣＬＫに同期して外部装置（例えばＣＰＵ）から入力される。具体的には、チップセレクト信号＃ＣＳとアドレスＡ０〜Ａ１９は、クロック信号ＣＬＫの立ち上がりエッジよりも所定の時間（セットアップ時間）だけ早くメモリチップ２００に入力される。この理由は、クロック信号ＣＬＫの立ち上がりエッジにおいて、これらの信号＃ＣＳ，Ａ０〜Ａ１９の値が確定しているようにするためである。
【００３７】
Ａ２．回路の全体構成：
図４は、メモリチップ２００の内部構成を示すブロック図である。このメモリチップ２００は、データ入出力バッファ１０と、メモリセルアレイ２０と、アドレスバッファ６０とを備えている。メモリセルアレイ２０は、４つのブロック２０Ａ〜２０Ｄに分割されている。第１のブロック２０Ａは、メモリセルサブアレイ２２Ａと、行デコーダ２４Ａと、列デコーダ２６Ａとを有している。他のブロック２０Ｂ〜２０Ｄも同様である。ブロック２０Ａ〜２０Ｄの構成は同一なので、以下では主に第１のブロック２０Ａと、これに関連する他の回路について説明する。
【００３８】
１つのブロック２０Ａの構成は、典型的なＤＲＡＭのメモリセルアレイと同じである。すなわち、サブアレイ２２Ａは、１トランジスタ１キャパシタ型の複数のメモリセルがマトリクス状に配列されたものである。各メモリセルには、ワード線とビット線対とが接続されている。また、サブアレイ２２Ａの中には、図示しないプリチャージ回路やセンスアンプなども設けられている。行デコーダ２４Ａは、サブアレイ２２Ａ内の複数のワード線の中の１つを選択して活性化する。列デコーダ２６Ａは、サブアレイ２２Ａ内の複数組のビット線対の中の１ワード（１６ビット）分のビット線対を同時に選択する。従って、外部装置は、１つのアドレスＡ０〜Ａ１９を入力することにより、１つのブロック内の１６ビット（１ワード）のデータに同時にアクセスすることが可能である。
【００３９】
図４の左下側に示すアドレスバッファ６０には、２０ビットのアドレスＡ０〜Ａ１９が入力される。アドレスＡ０〜Ａ１９は、クロック信号ＣＬＫに同期してアドレスバッファ６０内でラッチされ、他の回路に供給される。最下位の２ビットのアドレスＡ０〜Ａ１は、４つのブロック２０Ａ〜２０Ｄのうちのいずれか１つを選択するためのブロックアドレスとして用いられる。また、ブロックアドレスＡ０〜Ａ１よりも上位の６ビットのアドレスＡ２〜Ａ７は列アドレスとして用いられ、他の１２ビットのアドレスＡ８〜Ａ１９は、行アドレスとして用いられる。従って、ブロックアドレスＡ０〜Ａ１によって４つのブロック２０Ａ〜２０Ｄのうちの１つが選択され、選択されたブロックの中から、列アドレスＡ２〜Ａ７と行アドレスＡ８〜Ａ１９によって１ワード分（１６ビット）のデータが選択される。選択された１ワード分のデータは、データ入出力バッファ１０を介して読み出され、あるいは書き込まれる。
【００４０】
１つのブロック２０Ａには、行プリデコーダ３０Ａと、ブロックコントローラ４０Ａと、リフレッシュ要求信号発生回路５０Ａとがこの順に接続されている。他のブロック２０Ｂ〜２０Ｄについても同様である。メモリチップ２００内には、さらに、リフレッシュタイマ７０と、クロックコントローラ８０と、リフレッシュカウンタコントローラ９０と、リフレッシュカウンタ１００とが設けられている。
【００４１】
リフレッシュタイマ７０は、一定のリフレッシュ周期毎にリフレッシュタイミング信号ＲＦＴＭを発生する回路である。リフレッシュタイマ７０は、例えばリングオシレータによって構成される。リフレッシュ周期は、例えば約３２μｓに設定されている。
【００４２】
クロックコントローラ８０は、スヌーズ信号ＺＺがＨレベルのときには、外部装置から入力されたクロック信号ＣＬＫから内部クロック信号ＩＣＬＫを生成してメモリチップ２００内の他の回路に供給する。内部クロック信号ＩＣＬＫは、外部クロック信号ＣＬＫと同じ周期を有し、デューティがより小さい信号である。例えば、外部クロック信号ＣＬＫのデューティは約５０％であるのに対して、内部クロック信号ＩＣＬＫのデューティは約３％である。従って、以下の説明において、「内部クロック信号ＩＣＬＫに同期している」という説明は、外部クロック信号ＣＬＫにも同期していることを意味している。なお、デューティの小さい内部クロック信号ＩＣＬＫを作成するのは、メモリチップ２００の内部においてクロック信号との同期を取り易くするためである。なお、内部クロック信号ＩＣＬＫを作成せずに、外部クロック信号ＣＬＫをそのまま利用することも可能である。
【００４３】
スヌーズ信号ＺＺがＬレベルのときには、クロックコントローラ８０は、内部クロック信号ＩＣＬＫの供給を停止する。すなわち、スヌーズ状態では、仮に外部クロック信号ＣＬＫが入力されたとしても、メモリチップ２００内部の他の回路への内部クロック信号ＩＣＬＫの供給が停止される。この結果、スヌーズ状態では、内部リフレッシュを行う回路以外の回路は動作が停止されるので、消費電力を極めて低く抑えることが可能である。なお、以下では、内部クロック信号ＩＣＬＫを、単に「クロック信号ＩＣＬＫ」と呼ぶ。
【００４４】
リフレッシュ要求信号発生回路５０Ａ〜５０Ｄは、リフレッシュタイマ７０から供給されるリフレッシュタイミング信号ＲＦＴＭに応じて、各ブロック２０Ａ〜２０Ｄのためのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３を発生する。このリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３は、対応するブロックコントローラ４０Ａ〜４０Ｄにそれぞれ与えられる。
【００４５】
ブロックコントローラ４０Ａ〜４０Ｄには、リフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３とともに、外部装置から与えられたブロックアドレスＡ０〜Ａ１が供給されている。リフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３は、４つのブロック２０Ａ〜２０Ｄにおいてリフレッシュ動作を開始すべきことを意味している。また、オペレーションサイクルでは、ブロックアドレスＡ０〜Ａ１は、４つのブロック２０Ａ〜２０Ｄのいずれに外部アクセスが要求されているかを示している。そこで、ブロックコントローラ４０Ａ〜４０Ｄは、これらの信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３，Ａ０〜Ａ１に応じて、４つのブロックに対する外部アクセスと内部リフレッシュとを調停する。この調停は、具体的には、外部アクセス実施信号＃ＥＸ０〜＃ＥＸ３とリフレッシュ実施信号＃ＲＦ０〜＃ＲＦ３のレベルをそれぞれ設定することによって行われる。
【００４６】
行プリデコーダ３０Ａ〜３０Ｄは、外部アクセス実施信号＃ＥＸ０〜＃ＥＸ３とリフレッシュ実施信号＃ＲＦ０〜＃ＲＦ３のレベルに応じて、外部装置から入力された行アドレスＡ８〜Ａ１９と、リフレッシュカウンタ１００から与えられたリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９とのうちの一方を選択して、行デコーダ２４Ａ〜２４Ｄに供給する。このアドレスの選択は、それぞれの行プリデコーダ毎に独立に行なわれる。例えば、リフレッシュの要求があったときに、これと同時に第１のブロック２０Ａに対する外部アクセスの要求がなされたときには、第１の行プリデコータ３０Ａは行アドレスＡ８〜Ａ１９を選択して第１のブロック２０Ａに供給し、一方、他の行プリデコータ３０Ｂ〜３０ＤはリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９を選択して対応するブロック２０Ｂ〜２０Ｄにそれぞれ供給する。
【００４７】
なお、リフレッシュ要求信号発生回路５０Ａ〜５０Ｄと、ブロックコントローラ４０Ａ〜４０Ｄと、行プリデコーダ３０Ａ〜３０Ｄの構成と動作については、さらに後述する。
【００４８】
リフレッシュカウンタコントローラ９０は、４つのブロック２０Ａ〜２０Ｄのすべてにおいて、同一のリフレッシュアドレスに対するリフレッシュ動作が完了したか否かを検出する。この検出は、後述するように、４つのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３のレベル変化を調べることによって行われる。４つのブロック２０Ａ〜２０Ｄにおけるリフレッシュ動作が完了すると、リフレッシュカウンタコントローラ９０は、リフレッシュカウンタ１００にカウントアップ信号＃ＣＮＴＵＰを供給する。リフレッシュカウンタ１００は、このカウントアップ信号＃ＣＮＴＵＰに応じてリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９の値を１つカウントアップする。
【００４９】
メモリチップ２００は、図４に示した回路の外に、チップセレクト信号＃ＣＳやスヌーズ信号ＺＺに従ってチップ内の回路の動作状態を制御するコントローラや、各種のイネーブル信号＃ＷＥ，＃ＯＥ，＃ＬＢ，＃ＵＢに応じて入出力状態を制御するコントローラなどを有しているが、図４では、図示の便宜上省略されている。
【００５０】
なお、図４に示した回路のうちで、メモリセルアレイ２０と、データ入出力バッファ１０と、アドレスバッファ６０と、クロックコントローラ８０以外の回路（３０Ａ〜３０Ｄ，４０Ａ〜４０Ｄ，５０Ａ〜５０Ｄ，７０，９０，１００）で構成される回路部分は、本発明における「リフレッシュ制御部」に相当する。また、特に、行プリデコーダ３０Ａ〜３０Ｄと、ブロックコントローラ４０Ａ〜４０Ｄと、リフレッシュ要求信号発生回路５０Ａ〜５０Ｄとで構成される回路部分は、内部リフレッシュと外部アクセスとの調停を行う調停回路としての機能を有している。
【００５１】
Ａ３．リフレッシュ制御部の内部構成と動作：
図５は、リフレッシュ要求信号発生回路５０Ａと、ブロックコントローラ４０Ａの内部構成を示すブロック図である。なお、他のリフレッシュ要求信号発生回路５０Ｂ〜５０Ｄや、他のブロックコントローラ４０Ｂ〜４０Ｄもこれらと同一の構成を有している。
【００５２】
リフレッシュ要求信号発生回路５０Ａは、インバータ５２と、ＮＡＮＤゲート５４と、パルス発生回路５５と、２つのラッチ回路５６，５８と、ＡＮＤゲート５７とを備えている。
【００５３】
ＮＡＮＤゲート５４の一方の入力端子にはスヌーズ信号ＺＺが入力されており、他方の入力端子にはクロック信号ＩＣＬＫがインバータ５２で反転されて入力されている。ＮＡＮＤゲート５４の出力Ｑ５４は、ＡＮＤゲート５７に入力されている。
【００５４】
パルス発生回路５５は、リフレッシュタイミング信号ＲＦＴＭの立ち上がりエッジに応じてパルス信号Ｑ５５を発生する。このパルス発生回路５５は、例えばワンショットマルチバイブレータで構成される。パルス信号Ｑ５５は、第１のラッチ５６のセット入力端子に与えられている。このラッチ５６の出力Ｑ５６は、ＮＡＮＤゲート５４の出力Ｑ５４とともに、ＡＮＤゲート５７に入力されている。ＡＮＤゲート５７の出力Ｑ５７は、第２のラッチ５８のセット入力端子に供給されている。このラッチ５８の出力Ｑ５８は、リフレッシュ要求信号ＲＦＲＥＱ０としてブロックコントローラ４０Ａに供給されており、また、第１のラッチ５６のリセット入力端子にも入力されている。
【００５５】
ブロックコントローラ４０Ａは、外部アクセス実施信号発生回路４２と、リフレッシュ実施信号発生回路４４と、パルス発生回路４６とを備えている。外部アクセス実施信号発生回路４２には、チップセレクト信号＃ＣＳと、ブロックアドレスＡ０〜Ａ１と、クロック信号ＩＣＬＫとが入力されている。リフレッシュ実施信号発生回路４４には、これらの信号＃ＣＳ，Ａ０〜Ａ１，ＩＣＬＫの他に、リフレッシュ要求信号ＲＦＲＥＱ０も入力されている。
【００５６】
外部アクセス実施信号発生回路４２は、クロック信号ＩＣＬＫの立ち上がりエッジにおいて、このブロックコントローラ４０Ａに関連するブロック２０Ａに対して外部アクセスが要求されているか否かを判断する。この判断は、チップセレクト信号＃ＣＳと、ブロックアドレスＡ０〜Ａ１とに基づいて行われる。すなわち、チップセレクト信号＃ＣＳがＬレベル（アクティブ）であり、かつ、ブロックアドレスＡ０〜Ａ１が”００”のときには、ブロック２０Ａに対して外部アクセスが要求されているものと判断される。このとき、外部アクセス実施信号発生回路４２は、外部アクセス実施信号＃ＥＸ０をＬレベル（アクティブ）に設定する。また、ブロック２０Ａへの外部アクセスの要求が無いときには、外部アクセス実施信号発生回路４２は、外部アクセス実施信号＃ＥＸ０を非アクティブ（Ｈレベル）に設定する。
【００５７】
リフレッシュ実施信号発生回路４４も、外部アクセス実施信号発生回路４２と同様に、ブロック２０Ａへの外部アクセスが要求されているか否かを判断する。ブロック２０Ａに対して外部アクセスの要求が無く、かつ、リフレッシュ要求があるときには、リフレッシュ実施信号発生回路４４は、リフレッシュ実施信号＃ＲＦ０をＬレベル（アクティブ）に設定する。また、外部アクセスもリフレッシュ要求も無いときには、リフレッシュ実施信号＃ＲＦ０をＨレベル（非アクティブ）に設定する。なお、リフレッシュ実施信号＃ＲＦ０がアクティブになると、ブロック２０Ａにおけるリフレッシュ動作が開始される。
【００５８】
ブロック２０Ａへの外部アクセスの要求がある場合には、リフレッシュ要求があっても、リフレッシュ実施信号＃ＲＦ０はＨレベル（非アクティブ）に設定される。その後、リフレッシュ実施信号＃ＲＦ０は、ブロック２０Ａに対する外部アクセスが終了するまでＨレベルに保持され、外部アクセスが終了した後にＬレベル（アクティブ）に設定される。なお、ブロック２０Ａに対する外部アクセスが終了する場合としては、このブロック２０Ａ以外のブロックに対する外部アクセスが要求される第１の場合と、チップセレクト信号＃ＣＳがＨレベル（非アクティブ）になってスタンバイサイクルとなる第２の場合とが存在する。リフレッシュ実施信号発生回路４４は、クロック信号ＩＣＬＫの立ち上がりエッジが発生するたびに、これらの２つの場合のいずれかが発生したか否かを調べ、いずれかが発生した時点でリフレッシュ実施信号＃ＲＦ０をＬレベル（アクティブ）に設定する。こうしてリフレッシュ実施信号＃ＲＦ０がアクティブになると、その時点からブロック２０Ａにおけるリフレッシュ動作が開始される。
【００５９】
パルス発生回路４６は、リフレッシュ実施信号＃ＲＦ０の立ち上がりエッジに応じて、短パルス状のリセット信号ＲＥＳＥＴ０を発生する。このパルス発生回路４６は、例えばワンショットマルチバイブレータで構成される。このリセット信号ＲＥＳＥＴ０は、第２のラッチ５８のリセット入力端子に与えられている。
【００６０】
図６は、スタンバイサイクルにおけるリフレッシュ動作の開始を示すタイミングチャートである。スタンバイサイクルでは、スヌーズ信号ＺＺ（図６（ｃ））はＨレベルなので、クロック信号ＩＣＬＫはＮＡＮＤゲート５４を通過してＡＮＤゲート５７に入力される（図６（ｅ））。
【００６１】
時刻ｔ１では、リフレッシュタイマ７０から供給されるリフレッシュタイミング信号ＲＦＴＭ（図６（ｆ））がＨレベルに立ち上がり、これによって、リフレッシュ動作を開始すべきことがリフレッシュ要求信号発生回路５０Ａに通知される。時刻ｔ１においてリフレッシュタイミング信号ＲＦＴＭがＨレベルに立ち上がると、パルス信号Ｑ５５（図６（ｇ））が発生し、第１のラッチ５６の出力Ｑ５６（図６（ｈ））もこれに応じてＨレベルに立ち上がる。
【００６２】
クロック信号ＩＣＬＫの次の立ち上がりエッジの時刻ｔ２においては、第１のラッチ５６の出力Ｑ５６（図６（ｈ））は、Ｈレベルに保たれている。従って、ＡＮＤゲート５７の出力Ｑ５７（図６（ｉ））はＮＡＮＤゲート５４の出力Ｑ５４の変化に応じてＨレベルに立ち上がり、第２のラッチ５８をセットする。この結果、第２のラッチ５８の出力であるリフレッシュ要求信号ＲＦＲＥＱ０（図６（ｊ））がＨレベルに立ち上がる。
【００６３】
なお、時刻ｔ２では、チップセレクト信号＃ＣＳとスヌーズ信号ＺＺがいずれもＨレベルになっているので、時刻ｔ２以降はスタンバイサイクルが実行され、外部アクセスは実行されない。従って、外部アクセス実施信号発生回路４２は、外部アクセス実施信号＃ＥＸ０（図６（ｋ））をＨレベル（非アクティブ）に保持する。
【００６４】
リフレッシュ実施信号発生回路４４は、リフレッシュ要求信号ＲＦＲＥＱ０に応じて、リフレッシュ実施信号＃ＲＦ０（図６（ｌ））をＬレベル（アクティブ）に設定する。この後、リフレッシュ動作を行うために十分な時間が経過すると、リフレッシュ実施信号発生回路４４は、リフレッシュ実施信号＃ＲＦ０をＨレベル（非アクティブ）に立ち上げる。パルス発生回路４６は、リフレッシュ実施信号＃ＲＦ０の立ち上がりエッジに応じてリセット信号ＲＥＳＥＴ０のパルスを発生する（図６（ｍ））。このリセット信号ＲＥＳＥＴ０は、第２のラッチ５８のリセット入力端子に与えられているので、リフレッシュ要求信号ＲＦＲＥＱ０は、リセット信号ＲＥＳＥＴ０のパルスに応じてＬレベル（非アクティブ）に戻る。
【００６５】
なお、リフレッシュ要求信号ＲＦＲＥＱ０は、第１のラッチ５６のリセット入力端子にも入力されているので、このラッチ５６はリフレッシュ要求信号ＲＦＲＥＱ０の立ち上がりに応じてリセットされる（図６（ｈ））。この結果、クロック信号ＩＣＬＫはＡＮＤゲート５７によって阻止され、ＡＮＤゲート５７の出力Ｑ５７はＬレベルに立ち下がる。
【００６６】
なお、１回のリフレッシュ動作は、時刻ｔ２におけるクロック信号ＩＣＬＫの立ち上がりエッジの後に開始され、クロック信号ＩＣＬＫの１周期Ｔｃ（すなわち、メモリのサイクル周期）の中で完了する。従って、スタンバイサイクルにおいてリフレッシュ動作が行われていても、クロック信号ＩＣＬＫの次の立ち上がりエッジにおいて外部アクセスが要求された場合には、その外部アクセスを直ちに実施することが可能である。
【００６７】
図７は、オペレーションサイクルにおけるリフレッシュ動作の開始を示すタイミングチャートである。時刻ｔ１１においてリフレッシュタイミング信号ＲＦＴＭ（図７（ｆ））がＨレベルに立ち上がると、次のクロック信号ＩＣＬＫの立ち上がりエッジの時刻ｔ１２においてリフレッシュ要求信号ＲＦＲＥＱ０（図７（ｊ））がＨレベルに立ち上がる。ここまでの動作は、図６に示したスタンバイサイクルにおける動作と同じである。
【００６８】
図７の例では、時刻ｔ１２においてチップセレクト信号＃ＣＳがＬレベルに下がっているので、時刻ｔ１２以降はオペレーションサイクルが実行される。また、このときのブロックアドレスＡ０〜Ａ１の値は、”００”であり、第１のブロック２０Ａに対する外部アクセスが要求されていることを示している。従って、外部アクセス実施信号発生回路４２（図５）は、外部アクセス実施信号＃ＥＸ０（図７（ｋ））をＬレベル（アクティブ）に設定し、一方、リフレッシュ実施信号発生回路４４は、リフレッシュ実施信号＃ＲＦ０（図７（ｌ））をしばらくの間はＨレベル（非アクティブ）に維持する。
【００６９】
クロック信号ＩＣＬＫの次の立ち上がりエッジの時刻ｔ１３では、ブロック２０Ａに対する外部アクセスが継続しているので、外部アクセス実施信号＃ＥＸ０とリフレッシュ要求信号ＲＦＲＥＱ０のレベルには変化は無い。一方、さらに次の立ち上がりエッジの時刻ｔ１４では、ブロックアドレスＡ０〜Ａ１が第２のブロック２０Ｂへの外部アクセスを示す値に変化している。そこで、時刻ｔ１４以降のサイクルでは、第１のブロック２０Ａに対する外部アクセス実施信号＃ＥＸ０はＨレベル（非アクティブ）になり、また、リフレッシュ実施信号＃ＲＦ０はＬレベル（アクティブ）になる。この結果、時刻ｔ１４以降のサイクルにおいて、第１のブロック２０Ａでのリフレッシュ動作が実行される。なお、チップ全体のリフレッシュ動作については、さらに後述する。
【００７０】
以上のように、スタンバイサイクルやオペレーションサイクルにおいては、リフレッシュタイミング信号ＲＦＴＭによってリフレッシュ動作をすべきことが通知されると、クロック信号ＩＣＬＫに同期して（すなわち外部クロック信号ＣＬＫに同期して）リフレッシュ要求信号ＲＦＲＥＱ０が発生し、これに応じてリフレッシュ動作が開始される。
【００７１】
図８は、スヌーズ状態おけるリフレッシュ動作の開始を示すタイミングチャートである。スヌーズ状態では、スヌーズ信号ＺＺはＬレベルに保たれているので、ＮＡＮＤゲート５４の出力Ｑ５４はＨレベルに保たれる（図８（ｅ））。従って、時刻ｔ２１においてリフレッシュタイミング信号ＲＦＴＭ（図８（ｆ））が立ち上がり、これに応じて第１のラッチ５６の出力Ｑ５６（図８（ｈ））も立ち上がると、ＡＮＤゲート５７の出力Ｑ５７（図８（ｉ））がＨレベルに立ち上がる。また、第２のラッチ５８の出力であるリフレッシュ要求信号ＲＦＲＥＱ０（図８（ｊ））も、これに応じてＨレベルに立ち上がる。スヌーズ状態では外部アクセスは行われないので、リフレッシュ要求信号ＲＦＲＥＱ０がＨレベルになると、リフレッシュ実施信号＃ＲＦ０が必ずＬレベル（アクティブ）になり、リフレッシュ動作が直ちに開始される。この時点以降の動作は図６と同様である。
【００７２】
このように、スヌーズ状態では、リフレッシュタイミング信号ＲＦＴＭによって内部リフレッシュを実行すべきことが通知されると、４つのブロック２０Ａ〜２０Ｄにおけるリフレッシュ動作が直ちに開始される。従って、スヌーズ状態では、外部クロック信号ＣＬＫや内部クロック信号ＩＣＬＫを必要とすることなく、メモリチップ２００の内部回路のみでリフレッシュ動作を実行することが可能である。
【００７３】
図９は、スヌーズ状態からオペレーションサイクルに移行する場合の動作を示すタイミングチャートである。図９の時刻ｔ２１では、スヌーズ状態においてリフレッシュ動作が開始されている。リフレッシュが開始されるときの各信号の動作（図９（ｅ）〜（ｍ））は、図８と同じである。
【００７４】
仮に、スヌーズ状態においてリフレッシュ動作が開始された時点（図９の時刻ｔ２２）においてオペレーションサイクルを直ちに開始すると、最初の１サイクルではリフレッシュ動作と外部アクセスとが衝突してしまう。この結果、時刻ｔ２２から始まるオペレーションサイクルでは外部アクセス（データの読み出しや書き込み）を実施することが不可能な場合がある。例えば、時刻ｔ２２からリードサイクルを実行すると、メモリセルアレイ２０からデータを読み出すことができず、外部装置が入出力データ端子ＩＯ０〜ＩＯ１５から間違ったデータを読み取ってしまう可能性がある。
【００７５】
そこで、第１実施例では、スヌーズ状態からオペレーションサイクルに移行するときには、図９に示すように、最初にスタンバイサイクルを１回行った後にオペレーションサイクルを開始している。こうすれば、スヌーズ状態の終了直前にリフレッシュ動作が開始されている場合にも、オペレーションサイクル（時刻ｔ２３以降のサイクル）において正しい外部アクセスを実行することが可能である。
【００７６】
なお、外部装置は、スヌーズ状態の終了直前に内部リフレッシュが開始されているか否かを認識することができないのが普通である。従って、スヌーズ状態からオペレーションサイクルに移行するときには、常に、最初にスタンバイサイクルを１回行った後にオペレーションサイクルを開始するように、外部装置からの入力信号を生成することが好ましい。
【００７７】
なお、スヌーズ状態からオペレーションサイクルに移行する際に最初に挿入される１サイクルは、スタンバイサイクルに限らず、外部アクセスが行われないような任意のサイクル（以下「非オペレーションサイクル」と呼ぶ）とすることが可能である。また、このような非オペレーションサイクルは、オペレーションサイクルの前に、クロック信号ＩＣＬＫ，ＣＬＫに同期して少なくとも１回実行されれば良く、２サイクル以上実行されていてもよい。但し、処理速度の観点からは、非オペレーションサイクルは、１サイクルのみとする方が好ましい。
【００７８】
図１０は、行プリデコーダ３０Ａの内部構成を示すブロック図である。行プリデコーダ３０Ａは、２つのスイッチ＆ラッチ回路３４，３６と、判定回路３８とを備えている。他の行プリデコーダ３０Ｂ〜３０Ｄも同一の構成を有している。
【００７９】
判定回路３８には、ブロックコントローラ４０Ａから供給された外部アクセス実施信号＃ＥＸ０とリフレッシュ実施信号＃ＲＦ０とが入力されている。外部アクセス実施信号＃ＥＸ０がアクティブ（Ｌレベル）のときには、判定回路３８は、第１のスイッチ＆ラッチ回路３４に供給するラッチ信号ＬＥＸをアクティブに設定する。第１のスイッチ＆ラッチ回路３４は、このラッチ信号ＬＥＸに応じて、外部装置から入力された行アドレスＡ８〜Ａ１９をラッチして行デコーダ２４Ａに供給する。このとき、第２のスイッチ＆ラッチ回路３６に供給されるラッチ信号ＬＲＦは非アクティブに設定され、第２のスイッチ＆ラッチ回路３６からの出力が禁止される。
【００８０】
一方、リフレッシュ実施信号＃ＲＦ０がアクティブ（Ｌレベル）のときには、判定回路３８は、第２のスイッチ＆ラッチ回路３６に供給するラッチ信号ＬＲＦをアクティブに設定する。第２のスイッチ＆ラッチ回路３６は、このラッチ信号ＬＥＸに応じてリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９をラッチして行デコーダ２４Ａに供給する。このとき、第１のスイッチ＆ラッチ回路３４に供給されるラッチ信号ＬＥＸは非アクティブに設定され、第１のスイッチ＆ラッチ回路３４からの出力が禁止される。
【００８１】
なお、ブロックコントローラ４０Ａ（図５）は、同一のブロック２０Ａに対する外部アクセス実施信号＃ＥＸ０とリフレッシュ実施信号＃ＲＦ０とを同時にアクティブにすることが無いように構成されている。外部アクセス実施信号＃ＥＸ０とリフレッシュ実施信号＃ＲＦ０がいずれも非アクティブのときには、行プリデコーダ３０Ａは、行デコーダ２４Ａにアドレスを供給しない。
【００８２】
このように、行プリデコーダ３０Ａは、外部アクセス実施信号＃ＥＸ０とリフレッシュ実施信号＃ＲＦ０のレベルに応じて、外部装置から入力された行アドレスＡ８〜Ａ１９と、リフレッシュアドレスＲＦＡ８〜ＲＦＡ１９とのうちの一方を選択して供給する。従って、ブロック２０Ａに対して外部アクセスが要求されているときには、行アドレスＡ８〜Ａ１９に応じてブロック２０Ａ内の１本のワード線が活性化される。一方、ブロック２０Ａに対して外部アクセスが要求されておらず、かつ、リフレッシュが要求されているときには、リフレッシュアドレスＲＦＡ８〜ＲＦＡ１９に応じて、ブロック２０Ａの１本のワード線上の複数のメモリセルに関するリフレッシュ動作が実行される。
【００８３】
上述した図６〜図９の動作は、他のブロック２０Ｂ〜２０Ｄも同様である。但し、外部アクセスは、ブロックアドレスＡ０〜Ａ１で指定された１つのブロックのみに関して実行され、２つ以上のブロックに対して同時に外部アクセスが行われることは無い。一方、以下に説明するように、リフレッシュ動作は、４つのブロック２０Ａ〜２０Ｄにおいて同時に実施することができる。
【００８４】
Ａ４．チップ全体のリフレッシュ動作：
図１１は、スタンバイサイクルにおけるチップ全体のリフレッシュ動作を示すタイミングチャートである。図６において説明したように、時刻ｔ１においてリフレッシュタイミング信号ＲＦＴＭ（図１１（ｅ））が立ち上がると、クロック信号ＩＣＬＫ（図１１（ａ））の次の立ち上がりエッジ（時刻ｔ２）に同期して、ブロック２０Ａに対するリフレッシュ要求信号ＲＦＲＥＱ０がＨレベルに立ち上がる。このとき、他のブロック２０Ｂ〜２０Ｄに対するリフレッシュ要求信号ＲＦＲＥＱ１〜ＲＦＲＥＱ３も同時にＨレベルに立ち上がる。スタンバイサイクルでは、外部アクセスは行われないので、４つのブロック２０Ａ〜２０Ｄに対する外部アクセス要求信号＃ＥＸ０〜＃ＥＸ３はＨレベル（非アクティブ）に保持され、リフレッシュ実施信号＃ＲＦ０〜３はＬレベル（アクティブ）に設定される。この結果、４つのブロック２０Ａ〜２０Ｄにおいて、同じリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９（図１１（ｔ））で指定されるｎ番目のワード線上のすべてのメモリセルがリフレッシュされる。なお、１回のリフレッシュ動作は、１クロック周期Ｔｃ（すなわち、メモリのサイクル期間）の中で完了する。
【００８５】
４つのブロック２０Ａ〜２０Ｄにおけるリフレッシュ動作がすべて完了すると、４つのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３（図１１（ｆ）〜（ｉ））がＬレベルに戻る。リフレッシュカウンタコントローラ９０（図４）は、これらのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３のレベル変化に応じて、カウントアップ信号＃ＣＮＴＵＰ（図１１（ｓ））を発生する。
【００８６】
図１２は、リフレッシュカウンタコントローラ９０の内部構成を示すブロック図である。このコントローラ９０は、４入力ＮＯＲゲート９２と、ＮＡＮＤゲート９４と、遅延回路９６と、インバータ９８とを備えている。４入力ＮＯＲゲート９２には、４つのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３が入力されている。４入力ＮＯＲゲート９２の出力Ｑ９２は、ＮＡＮＤゲート９４の一方の入力端子に入力されている。出力Ｑ９２は、さらに、遅延回路９６で遅延され、インバータ９８で反転された後に、ＮＡＮＤゲート９４の他方の入力端子に入力されている。この構成から理解できるように、ＮＡＮＤゲート９４から出力されるカウントアップ信号＃ＣＮＴＵＰは、４つのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３が共にＬレベルに立ち下がった後に、遅延回路９６における遅延時間だけＬレベルとなるようなパルス信号となる（図１１（ｓ））。
【００８７】
リフレッシュカウンタ１００は、このカウントアップ信号＃ＣＮＴＵＰに応じて、リフレッシュアドレスＲＦＡ８〜ＲＦＡ１９（図１１（ｔ））を１つカウントアップする。従って、次のリフレッシュ動作は、ｎ＋１番目のワード線に関して行われる。
【００８８】
このように、スタンバイサイクルでは、いずれのブロック２０Ａ〜２０Ｄに対しても外部アクセスが無いので、４つのブロック２０Ａ〜２０Ｄにおいて同時にリフレッシュ動作が実行される。
【００８９】
図１３は、オペレーションサイクルにおけるチップ全体のリフレッシュ動作を示すタイミングチャートである。図７においても説明したように、時刻ｔ１１においてリフレッシュタイミング信号ＲＦＴＭ（図１３（ｅ））が立ち上がると、クロック信号ＩＣＬＫ（図１３（ａ））の次の立ち上がりエッジ（時刻ｔ１２）に同期して、ブロック２０Ａに対するリフレッシュ要求信号ＲＦＲＥＱ０がＨレベルに立ち上がる。このとき、他のブロック２０Ｂ〜２０Ｄに対するリフレッシュ要求信号ＲＦＲＥＱ１〜ＲＦＲＥＱ３も同時にＨレベルに立ち上がる。この時刻ｔ１２では、ブロックアドレスＡ０〜Ａ１の値が”００”であり、第１のブロックに対する外部アクセスが要求されている。従って、第１のブロック２０Ａに対する外部アクセス実施信号＃ＥＸ０（図１３（ｋ））がＬレベル（アクティブ）に設定され、リフレッシュ実施信号＃ＲＦ０はＨレベル（非アクティブ）に維持される。ここまでの動作は、図７に説明したものと同じである。
【００９０】
時刻ｔ１２において外部アクセスが要求されていない他のブロック２０Ｂ〜２０Ｄに関しては、外部アクセス実施信号＃ＥＸ１〜＃ＥＸ３（図１３（ｌ）〜（ｎ））はＨレベル（非アクティブ）に保持され、リフレッシュ実施信号＃ＲＦ０（図１３（ｐ）〜（ｒ））はＬレベル（アクティブ）に設定される。従って、時刻ｔ１２から始まるサイクルでは、第１のブロック２０Ａに対しては外部アクセスが実行され、他の３つのブロック２０Ｂ〜２０Ｄに対してはリフレッシュ動作が行われる。３つのブロック２０Ｂ〜２０Ｄに関するリフレッシュ要求信号ＲＦＲＥＱ１〜ＲＦＲＥＱ３は、リフレッシュ動作の終了に応じてＬレベルに戻る。一方、リフレッシュ動作が保留されているブロック２０Ａに対するリフレッシュ要求信号ＲＦＲＥＱ０は、Ｈレベルのまま維持される。
【００９１】
次のクロック信号ＩＣＬＫの立ち上がりエッジ（時刻ｔ１３）においても、第１のブロック２０Ａに対する外部アクセスが継続されているので、このブロック２０Ａにおけるリフレッシュ動作は行われない。従って、リフレッシュ要求信号ＲＦＲＥＱ０はＨレベルに維持される。
【００９２】
さらに次のクロック信号ＩＣＬＫの立ち上がりエッジ（時刻ｔ１４）においては、ブロックアドレスＡ０〜Ａ１が、第２のブロック２０Ｂを示す値に変化している。そこで、外部アクセス実施信号発生回路４２は、第１のブロック２０Ａに対する外部アクセス実施信号＃ＥＸ０（図１３（ｋ））をＨレベル（非アクティブ）に立ち上げるとともに、リフレッシュ実施信号＃ＲＦ０（図１３（ｏ））をＬレベル（アクティブ）に設定して、リフレッシュ動作を実行させる。すなわち、時刻ｔ１４から始まるサイクルでは、第１のブロック２０Ａにおいてのみリフレッシュ動作が行われる。このリフレッシュ動作が終了すると、リフレッシュ要求信号ＲＦＲＥＱ０がＬレベルに戻る。
【００９３】
こうして、４つのブロック２０Ａ〜２０Ｄにおけるリフレッシュ動作がすべて完了して４つのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３がＬレベルに戻ると、カウントアップ信号＃ＣＮＴＵＰ（図１３（ｓ））が発生し、リフレッシュアドレスＲＦＡ８〜ＲＦＡ１９（図１３（ｔ））が１つカウントアップされる。
【００９４】
なお、同じブロック２０Ａに対する外部アクセスが、１リフレッシュ周期（リフレッシュタイミング信号ＲＦＴＭの周期）以上継続している場合も考えられる。このような場合には、リフレッシュアドレスＲＦＡ８〜ＲＦＡ１９がカウントアップされる前に、次のリフレッシュタイミングが生じてしまう。このときには、４つのブロック２０Ａ〜２０Ｄについて、再度ｎ番目のワード線についてのリフレッシュが図１３の手順で実行される。すなわち、リフレッシュアドレスのカウントアップは、すべてのブロックにおいて、同じリフレッシュアドレスに関するリフレッシュ動作が完了した後に行われるので、４つのブロック２０Ａ〜２０Ｄのすべてのワード線に関するリフレッシュを確実に実行することが可能である。
【００９５】
このように、オペレーションサイクルにおいては、リフレッシュ動作が要求されているときには、外部アクセスが要求されているブロックに関するリフレッシュ動作のみが延期され、他の３つのブロックにおいてはリフレッシュ動作がそのまま実行される。そして、外部アクセスがなされていたブロックに対する外部アクセスが終了すると、そのブロックに対するリフレッシュ動作が実行される。このような動作には、以下のようないくつかの利点がある。
【００９６】
第１の利点は、リフレッシュの透過性を確保できる点である。ここで、「リフレッシュの透過性」とは、外部装置から見たときに、内部リフレッシュによって外部アクセスが遅れることが無いことを意味している。すなわち、オペレーションサイクルにおいて、各ブロックで外部アクセスを実行するか、リフレッシュ動作を実行するかは、いずれもクロック信号ＩＣＬＫに（すなわち外部クロック信号ＣＬＫに）同期して判断される。また、リフレッシュ動作は、１回のサイクル周期Ｔｃ内で完結する。従って、外部アクセスの要求があったときには、その外部アクセスを延期することなく常に直ちに実行することができる。
【００９７】
第２の利点は、メモリチップ２００への外部アクセスが長時間継続しても、その期間の中で外部アクセスの対象となるブロックが変化していれば、すべてのブロックに関してリフレッシュを実行することが可能な点である。この第２の利点は、リフレッシュの透過性をさらに高める効果がある。このような利点を発揮するためには、メモリセルアレイ２０は、４つのブロックに分割されている必要は無く、少なくとも２つのブロックに分割されていればよい。但し、外部アクセスの対象となるブロックは、なるべく頻繁に変化することが好ましい。このためには、なるべく頻繁に変化する２ビットをブロックアドレスＡ０〜Ａ１として割り当てればよい。通常は、複数のアドレスビットの中で、より下位のビットほど変化しやすい傾向にある。従って、一般にメモリセルアレイの複数のブロックを識別するためのブロックアドレスとしては、複数のアドレスビットの中の最下位の数ビットを割り当てることが好ましい。
【００９８】
図１４は、スヌーズ状態におけるチップ全体のリフレッシュ動作を示すタイミングチャートである。図８でも説明したように、時刻ｔ２１においてリフレッシュタイミング信号ＲＦＴＭ（図１４（ｅ））が立ち上がると、直ちに４つのブロック２０Ａ〜２０Ｄに対するリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３がＨレベルに立ち上がる。スヌーズ状態では外部アクセスは行われないので、４つのブロック２０Ａ〜２０Ｄに対する外部アクセス実施信号＃ＥＸ０〜＃ＥＸ３はＨレベル（非アクティブ）に維持され、リフレッシュ実施信号＃ＲＦ０〜＃ＲＦ３はＬレベル（アクティブ）に立ち下がる。この結果、４つのブロック２０Ａ〜２０Ｄにおいて、同じｎ番目のワード線上のすべてのメモリセルがリフレッシュされる。その後の動作は、図１１に示したスタンバイサイクルのものと同じである。
【００９９】
このように、スヌーズ状態では、リフレッシュ動作の開始タイミングはクロック信号ＩＣＬＫに同期しておらず、リフレッシュタイミング信号ＲＦＴＭによってリフレッシュ動作の開始時期が示されると、直ちに４つのブロック２０Ａ〜２０Ｄにおいて同時にリフレッシュ動作が実行される。
【０１００】
以上説明したように、第１実施例のメモリチップ２００は、オペレーションサイクルでは、クロック信号ＣＬＫに同期して外部アクセスの要求と内部リフレッシュの要求とを同時に判断しているので、外部アクセスを遅延させることが無い。また、スヌーズ状態では、リフレッシュタイミング信号ＲＦＴＭによってリフレッシュが要求されたときに、すべてのブロック２０Ａ〜２０Ｄに対してリフレッシュを実行しているので、外部装置からクロック信号ＩＣＬＫが供給されていなくてもリフレッシュを行うことが可能である。
【０１０１】
すなわち、第１実施例では、オペレーションサイクルとスヌーズ状態とにおいてリフレッシュ動作の開始タイミングを決定する信号（クロック信号ＩＣＬＫとリフレッシュタイミング信号ＲＦＴＭ）を変更しているので、それぞれの状態に適したリフレッシュ動作を行うことが可能である。具体的には、オペレーションサイクルではリフレッシュの透過性を保持するようにリフレッシュ動作を実行することができ、一方、スヌーズ状態ではクロック信号ＩＣＬＫを使用しない低消費電力の動作状態においてリフレッシュ動作を確実に実行することが可能である。
【０１０２】
また、スヌーズ状態からオペレーションサイクルに移行する際には、オペレーションサイクルの前にスタンバイサイクルを１サイクル挿入しているので、オペレーションサイクルに移行する直前に内部リフレッシュが開始されていても、オペレーションサイクルまでには内部リフレッシュが終了しており、従って、内部リフレッシュと外部アクセスとの衝突が回避される。
【０１０３】
Ｂ．第２実施例：
図１５は、本発明の第２実施例としてのメモリチップ３００の端子の構成を示す説明図である。このメモリチップ３００は、クロック入力端子ＣＬＫを有しておらず、外部クロック信号ＣＬＫを入力する必要が無いという特徴を有している。外部装置（例えばＣＰＵ）は、通常の非同期型ＳＲＡＭと同じ手順でこのメモリチップ３００にアクセスすることが可能である。
【０１０４】
また、このメモリチップ３００の内部には、入出力アドレスＡ０〜Ａ１９の中のいずれか１ビット以上が変化したことを検出するためのアドレス遷移検出回路（以下、「ＡＴＤ回路」と呼ぶ）１１０が設けられている。後述するように、ＡＴＤ回路１１０によって生成されるＡＴＤ信号は、第１実施例におけるクロック信号ＩＣＬＫとほぼ同じ働きを有している。
【０１０５】
図１６は、第２実施例のメモリチップ３００の動作状態の区分を示す説明図である。第１実施例（図２）との違いは、第１のリフレッシュモード１において、クロック信号ＩＣＬＫの代わりにＡＴＤ信号が使用されている点だけである。すなわち、第１のリフレッシュモードでは、リフレッシュタイマ７０がリフレッシュタイミング信号を発生した後に、ＡＴＤ信号に同期してリフレッシュが開始される。第２のリフレッシュモードでは、第１実施例と同様に、リフレッシュタイマ７０がリフレッシュタイミング信号を発生すると直ちにリフレッシュ動作が開始される。
【０１０６】
図１７は、第２実施例のメモリチップ２００の動作の概要を示すタイミングチャートである。第２実施例においても、３つの動作状態（オペレーション、スタンバイ、スヌーズ）は、図３に示した第１実施例とほぼ同様である。但し、第２実施例では、オペレーションサイクル以外では、原則として入出力アドレスＡ０〜Ａ１９が変化しない点が第１実施例と異なる。従って、３つの動作状態（オペレーション、スタンバイ、スヌーズ）のいずれであるかは、チップセレクト信号＃ＣＳとスヌーズ信号ＺＺの変化に応じて随時判断される。
【０１０７】
なお、第２実施例のメモリチップ３００におけるオペレーションサイクルのサイクル周期Ｔｃ’（すなわち、アドレスＡ０〜Ａ１９の変化の最短周期）は、第１実施例のメモリチップ２００のサイクル周期Ｔｃよりも若干長い。この理由については後述する。
【０１０８】
図１８は、第２実施例のメモリチップ３００の内部構成を示すブロック図である。図４に示した第１実施例との違いは、クロックコントローラ８０の代わりにＡＴＤ回路１１０が設けられている点であり、他は第１実施例と同じである。ＡＴＤ回路１１０は、外部装置から供給された入出力アドレスＡ０〜Ａ１９の中のいずれか１ビット以上に変化があるか否か検出し、変化が検出されたときには、ＡＴＤ信号を生成する。
【０１０９】
図１９は、ＡＴＤ回路１１０の内部構成を示すブロック図である。ＡＴＤ回路１１０は、２０ビットの入出力アドレスＡ０〜Ａ１９の各ビットに対応した２０個の遷移検出回路１１１と、２０入力ＯＲゲート１１８と、を備えている。個々の遷移検出回路１１１は、インバータ１１２と、２つのパルス発生回路１１３，１１４と、ＯＲゲート１１５とを有している。パルス発生回路１１３，１１４としては、例えばワンショットマルチバイブレータが使用される。
【０１１０】
第１のパルス発生回路１１３は、アドレスビットＡ０の立ち上がりエッジに応じて、所定のパルス幅を有するパルスを１つ生成する。また、インバータ１１２と第２のパルス発生回路１１４は、アドレスビットＡ０の立ち下がりエッジに応じて、所定のパルス幅を有するパルスを１つ生成する。従って、ＯＲゲート１１５からは、アドレスビットＡ０の立ち上がりエッジと立ち下がりエッジの各エッジ毎に、パルスが１つずつ出力される。これは、他のアドレスビットＡ１〜Ａ１９についても同様である。
【０１１１】
２０入力ＯＲゲート１１８には、２０個の遷移検出回路１１１の出力が入力されている。従って、２０ビットの入出力アドレスＡ０〜Ａ１９の中の１つ以上のビットのレベルが変化すると、ＯＲゲート１１８からパルス状のＡＴＤ信号が出力される。図１８に示したように、このＡＴＤ信号は、アドレスバッファ６０やリフレッシュ要求信号発生回路５０Ａ〜５０Ｄに供給されており、第１実施例におけるクロック信号ＩＣＬＫと同じ働きを行う。
【０１１２】
図２０は、第２実施例におけるリフレッシュ要求信号発生回路５０Ａと、ブロックコントローラ４０Ａの内部構成を示すブロック図である。第１実施例で説明した図５との違いは、クロック信号ＩＣＬＫがＡＴＤ信号に置き換えられている点だけであり、他は第１実施例と同じである。
【０１１３】
図２１は、第２実施例のスタンバイサイクルにおけるリフレッシュ動作の開始を示すタイミングチャートである。第２実施例のメモリチップ３００では、スタンバイサイクルにおいては原則として入出力アドレスＡ０〜Ａ１９は変化しない。しかし、図１６で説明したように、スタンバイサイクルでは、ＡＴＤ信号に同期してリフレッシュを実行する第１のリフレッシュモードが採用されている。そこで、外部装置は、スタンバイサイクルの期間中において、少なくとも１つのアドレスビット（例えばＡ０）を定期的に変化させて内部リフレッシュを実行させる。このようなアドレスビットの変化の周期は、リフレッシュタイミング信号ＲＦＴＭで規定されるリフレッシュ周期の１／２以下であることが好ましい。この理由は、リフレッシュ周期の１／２以下の期間毎にアドレスビットが変化すれば、リフレッシュタイミング信号ＲＦＴＭがＨレベルの期間において必ずＡＴＤ信号が発生するからである。
【０１１４】
図２１の時刻ｔ１においては、リフレッシュタイミング信号ＲＦＴＭ（図２１（ｇ））がＨレベルに立ち上がり、時刻ｔ２においてはアドレスＡ０〜Ａ１９（図２１（ｄ））の変化に応じてＡＴＤ信号が発生する（図２１（ａ））。この後の動作は、図６で説明した第１実施例の動作と同じである。
【０１１５】
図２２は、第２実施例のオペレーションサイクルにおけるリフレッシュ動作の開始を示すタイミングチャートである。オペレーションサイクルにおいては、アドレスＡ０〜Ａ１９が１サイクル周期Ｔｃ’毎に変化するので、リフレッシュ動作は図７に示した第１実施例の動作と同じものになる。
【０１１６】
図２３は、第２実施例のスヌーズ状態おけるリフレッシュ動作の開始を示すタイミングチャートである。第２実施例においても第１実施例と同様に、スヌーズ状態のときには、リフレッシュタイミング信号ＲＦＴＭによってリフレッシュのタイミングが通知されると、直ちにリフレッシュ動作が開始される。従って、スヌーズ状態では、外部装置から入力されるアドレスＡ０〜Ａ１９の変化を必要とすることなく、メモリチップ２００の内部回路のみでリフレッシュ動作を実行することが可能である。
【０１１７】
上述の説明から理解できるように、第２実施例においては、アドレスＡ０〜Ａ１９が、本発明における「リフレッシュ動作の実行タイミングを決定する際にリフレッシュタイミング信号と共に使用される外部タイミング信号」に相当する。
【０１１８】
図２４は、第２実施例においてスヌーズ状態からオペレーションサイクルに移行する場合を示すタイミングチャートである。時刻ｔ２１では、スヌーズ状態においてリフレッシュ動作が開始されている。リフレッシュが開始されるときの各信号の動作（図２４（ｅ）〜（ｍ））は、図２３と同じである。時刻ｔ２２では、リフレッシュ実施信号＃ＲＦ０（図２４（ｌ））がＬレベル（アクティブ）に設定され、これに応じて第１のブロック２０Ａにおけるリフレッシュが開始される。
【０１１９】
図２４の例では、この時刻ｔ２２においてチップセレクト信号＃ＣＳとスヌーズ信号ＺＺが変化して、オペレーションサイクルが開始されている。このとき、リフレッシュが既に開始されているので、外部アクセスはこのリフレッシュが終了してから行われる。すなわち、外部アクセス実施信号＃ＥＸ０（図２４（ｋ））は、オペレーションサイクルが始まった時刻ｔ２２から時間Ｔｄだけ遅れてＬレベル（アクティブ）になる。
【０１２０】
オペレーションサイクルにおける外部アクセス実施信号＃ＥＸ０のタイミングは、図２４のような場合に常に適合できるように設定されている。すなわち、オペレーションサイクルにおいては、外部アクセス実施信号＃ＥＸ０のレベルは、オペレーションサイクルが開始される時刻（具体的には、チップセレクト信号＃ＣＳがＨレベルからＬレベルに変化する時刻）から、所定の遅延時間Ｔｄだけ遅れて外部アクセスが開始されるように設定される。これは、他のブロックに対する外部アクセス実施信号＃ＥＸ１〜＃ＥＸ３も同じである。
【０１２１】
第２実施例のメモリチップ３００のサイクル周期Ｔｃ’は、図２４のような場合においても外部アクセスが１回のサイクル周期Ｔｃ’内で終了するように、十分長く設定されることが好ましい。すなわち、サイクル周期Ｔｃ’の長さは、オペレーションサイクルが開始される時刻においてちょうど内部リフレッシュが開始されていた場合を想定しても、そのオペレーションサイクルにおいて外部アクセスが完了できるように設定されていることが好ましい。このようにすれば、図２４のような場合でも外部アクセスを１回のサイクル周期Ｔｃ’の中で完了できるので、外部装置は内部リフレッシュを考慮せずに、任意のタイミングでメモリチップ３００にアクセスすることが可能である。これによって、リフレッシュの透過性を高めることが可能である。
【０１２２】
なお、上述した第１実施例においては、図９で説明したように、スヌーズ状態からオペレーションサイクルに移行する際に、１サイクル分のスタンバイサイクルを挿入することによって、内部リフレッシュと外部アクセスとの衝突を回避していた。このような動作が可能な理由は、外部クロック信号ＣＬＫに同期して、オペレーションサイクルやスタンバイサイクルが実行されているからである。
【０１２３】
これに対して、第２実施例においては、外部クロック信号ＣＬＫを利用していないので、図９と同じようにスタンバイサイクルを挿入するのは必ずしも容易ではない。そこで、第２実施例では、サイクル周期Ｔｃ’を比較的長く設定することによって、最悪ケースにおける内部リフレッシュと外部アクセスとの衝突を回避している。
【０１２４】
このように、第２実施例のメモリチップ３００におけるサイクル周期Ｔｃ’は、第１実施例のメモリチップ２００におけるサイクル周期Ｔｃよりも長いので、動作の速度の点からは、第１実施例のメモリチップ２００の方が好ましい。一方、第２実施例のメモリチップ３００は、外部クロック信号ＣＬＫの入力が不要であり、また、外部装置のアクセスの手順が通常の非同期ＳＲＡＭと同じなので、第１実施例のメモリチップ２００よりも利用し易いという利点がある。
【０１２５】
なお、第２実施例におけるチップ全体のリフレッシュ動作は、前述した第１実施例とほぼ同じなので、説明を省略する。
【０１２６】
以上のように、第１および第２実施例のメモリチップ２００，３００では、第１のリフレッシュモードにおいては、リフレッシュタイミング信号ＲＦＴＭの発生後に、外部装置から供給されるクロック信号ＣＬＫまたはアドレスＡ０〜Ａ１９によって決定されるタイミングに従って内部リフレッシュを実行している。また、第２のリフレッシュモードにおいては、リフレッシュタイミング信号ＲＦＴＭの発生に応じて直ちに内部リフレッシュを実行している。すなわち、メモリチップ２００，３００の動作状態にそれぞれ適したモードで内部リフレッシュを実行することが可能である。
【０１２７】
Ｃ．電子機器への適用例：
図２５は、本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。この携帯電話機６００は、本体部６１０と、蓋部６２０とを備えている。本体部６１０には、キーボード６１２と、液晶表示部６１４と、受話部６１６と、本体アンテナ部６１８とが設けられている。また、蓋部６２０には、送話部６２２が設けられている。
【０１２８】
図２６は、携帯電話機６００の電気的構成を示すブロック図である。ＣＰＵ６３０には、図示しないバスラインを介して、キーボード６１２と、液晶表示部６１４を駆動するためのＬＣＤドライバ６３２と、ＳＲＡＭ６４０と、ＶＳＲＡＭ６４２と、ＥＥＰＲＯＭ６４４とが接続されている。
【０１２９】
ＳＲＡＭ６４０は、例えば高速なキャッシュメモリとして利用される。また、ＶＲＡＭ６４２は、例えば画像処理用の作業メモリとして利用される。このＶＳＲＡＭ６４２（疑似ＳＲＡＭあるいは仮想ＳＲＡＭと呼ばれる）としては、上述した第１実施例のメモリチップ２００や、第２実施例のメモリチップ３００を採用することができる。ＥＥＰＲＯＭ６４４は、携帯電話機６００の各種の設定値を格納するために利用される。
【０１３０】
携帯電話機６００の動作を一時的に停止させるときには、ＶＳＲＡＭ６４２をスヌーズ状態に維持しておくことができる。こうすれば、ＶＳＲＡＭ６４２が内部リフレッシュを自動的に行うので、ＶＳＲＡＭ６４２内のデータを消失させずに保持しておくことが可能である。特に、上述した各実施例のメモリチップ２００，３００は比較的大容量なので、画像データなどの大量のデータを長時間保持し続けることができるという利点がある。
【０１３１】
Ｄ．変形例：
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【０１３２】
Ｄ１．変形例１：
上記実施例では、スタンバイサイクルにおいて第１のリフレッシュモードに従ってリフレッシュ動作を行っていたが、スタンバイサイクルにおいては第２のリフレッシュモードに従ってリフレッシュ動作を行うようにしてもよい。また、第１や第２のリフレッシュモードとは異なる他のリフレッシュモードに従ってリフレッシュ動作を行うようにしてもよい。
【０１３３】
Ｄ２．変形例２：
第１のリフレッシュモードにおいて、上記第１実施例では、リフレッシュタイミング信号ＲＦＴＭの立ち上がりエッジ発生後に外部クロック信号ＣＬＫに同期してリフレッシュ動作を開始し、一方、第２実施例では、リフレッシュタイミング信号ＲＦＴＭの発生後にＡＴＤ信号（すなわちアドレスＡ０〜Ａ１９の変化）に同期してリフレッシュ動作を開始していた。しかし、第１のリフレッシュモードにおいてリフレッシュ動作を開始するタイミングを決定するための信号（「外部タイミング信号」と呼ぶ）としては、外部クロック信号ＣＬＫやアドレスＡ０〜Ａ１９以外の信号を利用することも可能である。すなわち、一般には、第１のリフレッシュモードにおいて、外部装置から供給される外部タイミング信号によって決定されるタイミングに従って、リフレッシュ動作を開始するようにすればよい。
【０１３４】
Ｄ３．変形例３：
上記各実施例においては、第２のリフレッシュモードにおいて、リフレッシュタイミング信号ＲＦＴＭの発生後に直ちにリフレッシュ動作を開始していたが、この代わりに、リフレッシュタイミング信号ＲＦＴＭの発生した後にさらに所定の期間経過した後にリフレッシュ動作を開始するようにしてもよい。すなわち、一般に、第２のリフレッシュモードでは、外部タイミング信号の有無に拘わらず、リフレッシュタイミング信号ＲＦＴＭの発生に応じてメモリセルアレイにリフレッシュ動作を開始させるようにすればよい。
【図面の簡単な説明】
【図１】本発明の第１実施例としてのメモリチップ２００の端子の構成を示す説明図。
【図２】チップセレクト信号＃ＣＳとスヌーズ信号ＺＺのレベルに応じたメモリチップ２００の動作状態の区分を示す説明図。
【図３】第１実施例のメモリチップ２００の動作の概要を示すタイミングチャート。
【図４】第１実施例のメモリチップ２００の内部構成を示すブロック図。
【図５】リフレッシュ要求信号発生回路５０Ａと、ブロックコントローラ４０Ａの内部構成を示すブロック図。
【図６】スタンバイサイクルにおけるリフレッシュ動作の開始を示すタイミングチャート。
【図７】オペレーションサイクルにおけるリフレッシュ動作の開始を示すタイミングチャート。
【図８】スヌーズ状態おけるリフレッシュ動作の開始を示すタイミングチャート。
【図９】スヌーズ状態からオペレーションサイクルに移行する場合の動作を示すタイミングチャート。
【図１０】行プリデコーダ３０Ａの内部構成を示すブロック図。
【図１１】スタンバイサイクルにおけるチップ全体のリフレッシュ動作を示すタイミングチャート。
【図１２】リフレッシュカウンタコントローラ９０の内部構成を示すブロック図。
【図１３】オペレーションサイクルにおけるチップ全体のリフレッシュ動作を示すタイミングチャート。
【図１４】スヌーズ状態におけるチップ全体のリフレッシュ動作を示すタイミングチャート。
【図１５】本発明の第２実施例としてのメモリチップ３００の端子の構成を示す説明図。
【図１６】第２実施例のメモリチップ３００の動作状態の区分を示す説明図。
【図１７】第２実施例のメモリチップ３００の動作の概要を示すタイミングチャート。
【図１８】第２実施例のメモリチップ３００の内部構成を示すブロック図。
【図１９】ＡＴＤ回路１１０の内部構成を示すブロック図。
【図２０】第２実施例におけるリフレッシュ要求信号発生回路５０Ａと、ブロックコントローラ４０Ａの内部構成を示すブロック図。
【図２１】第２実施例のスタンバイサイクルにおけるリフレッシュ動作の開始を示すタイミングチャート。
【図２２】第２実施例のオペレーションサイクルにおけるリフレッシュ動作の開始を示すタイミングチャート。
【図２３】第２実施例のスヌーズ状態おけるリフレッシュ動作の開始を示すタイミングチャート。
【図２４】第２実施例においてスヌーズ状態からオペレーションサイクルに移行する場合の動作を示すタイミングチャート。
【図２５】本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図。
【図２６】携帯電話機６００の電気的構成を示すブロック図。
【符号の説明】
１０…データ入出力バッファ
２０…メモリセルアレイ
２０Ａ〜２０Ｄ…ブロック
２２Ａ…メモリセルサブアレイ
２４Ａ〜２４Ｄ…行デコーダ
２６Ａ〜２６Ｄ…列デコーダ
３０Ａ〜３０Ｄ…行プリデコーダ
３４，３６…ラッチ回路
３６…ラッチ回路
３８…判定回路
４０Ａ〜４０Ｄ…ブロックコントローラ
４２…外部アクセス実施信号発生回路
４４…リフレッシュ実施信号発生回路
４６…パルス発生回路
５０Ａ〜５０Ｄ…リフレッシュ要求信号発生回路
５２…インバータ
５４…ＮＡＮＤゲート
５５…パルス発生回路
５６…ラッチ
５７…ＡＮＤゲート
５８…ラッチ
６０…アドレスバッファ
７０…リフレッシュタイマ
８０…クロックコントローラ
９０…リフレッシュカウンタコントローラ
９４…ＮＡＮＤゲート
９６…遅延回路
９８…インバータ
１００…リフレッシュカウンタ
１１０…ＡＴＤ回路
１１１…遷移検出回路
１１２…インバータ
１１３，１１４…パルス発生回路
１１５…ＯＲゲート
１１８…ＯＲゲート
２００…メモリチップ
３００…メモリチップ
６００…携帯電話機
６１０…本体部
６１２…キーボード
６１４…液晶表示部
６１６…受話部
６１８…本体アンテナ部
６２０…蓋部
６２２…送話部
６３０…ＣＰＵ
６３２…ＬＣＤドライバ
６４０…ＳＲＡＭ
６４２…ＶＲＡＭ
６４２…ＶＳＲＡＭ
６４４…ＥＥＰＲＯＭ
Claims (10)
- 半導体メモリ装置であって、
ダイナミック型メモリセルを有するメモリセルアレイと、
前記メモリセルアレイのリフレッシュ動作の実行タイミングの決定に使用されるリフレッシュタイミング信号を発生するリフレッシュタイマを有し、前記リフレッシュタイミング信号に少なくとも応じて、前記メモリセルアレイにリフレッシュ動作を実行させるリフレッシュ制御部と、
前記半導体メモリ装置の動作状態を制御するための動作状態信号を外部装置から受けるための動作状態信号入力端子と、
前記リフレッシュ制御部が前記リフレッシュ動作の実行タイミングを決定する際に前記リフレッシュタイミング信号と共に使用する外部タイミング信号としてのクロック信号を外部装置から受けるための外部タイミング信号入力端子と、
を備え、
前記リフレッシュ制御部は、
（ｉ）前記動作状態信号が、前記半導体メモリ装置でのデータの読み出しと書き込みの少なくとも一方が可能なリード／ライトサイクルを実行するための第１の動作状態を示すときには、前記リフレッシュタイミング信号の発生後に、前記クロック信号に同期して前記メモリセルアレイにリフレッシュ動作を開始させる第１のリフレッシュモードに従って内部リフレッシュを実行し、
（ｉｉ）前記動作状態信号がリフレッシュ動作に前記クロック信号を使用しない第２の動作状態を示すときには、前記リフレッシュタイミング信号の発生に応じて前記メモリセルアレイにリフレッシュ動作を開始させる第２のリフレッシュモードに従って内部リフレッシュを実行する、半導体メモリ装置。 - 半導体メモリ装置であって、
ダイナミック型メモリセルを有するメモリセルアレイと、
前記メモリセルアレイのリフレッシュ動作の実行タイミングの決定に使用されるリフレッシュタイミング信号を発生するリフレッシュタイマを有し、前記リフレッシュタイミング信号に少なくとも応じて、前記メモリセルアレイにリフレッシュ動作を実行させるリフレッシュ制御部と、
前記半導体メモリ装置の動作状態を制御するための動作状態信号を外部装置から受けるための動作状態信号入力端子と、
前記リフレッシュ制御部が前記リフレッシュ動作の実行タイミングを決定する際に前記リフレッシュタイミング信号と共に使用する外部タイミング信号を、外部装置から受けるための外部タイミング信号入力端子と、
を備え、
前記リフレッシュ制御部は、
（ｉ）前記動作状態信号が、前記半導体メモリ装置でのデータの読み出しと書き込みの少なくとも一方が可能なリード／ライトサイクルを実行するための第１の動作状態を示すときには、前記リフレッシュタイミング信号の発生後に、前記外部タイミング信号によって決定されるタイミングに従って前記メモリセルアレイにリフレッシュ動作を開始させる第１のリフレッシュモードに従って内部リフレッシュを実行し、
（ｉｉ）前記動作状態信号がリフレッシュ動作に前記外部タイミング信号を使用しない第２の動作状態を示すときには、前記リフレッシュタイミング信号の発生に応じて前記メモリセルアレイにリフレッシュ動作を開始させる第２のリフレッシュモードに従って内部リフレッシュを実行し、
前記メモリセルアレイは複数のブロックに分割されており、
前記リフレッシュ制御部は、前記第１のリフレッシュモードによるリフレッシュ動作の開始の際に、前記複数のブロックの中の１つのブロックにおいてデータの読み出しまたは書き込みが行われているときには、前記データの読み出しまたは書き込みが行われているブロック以外のブロックにおいてリフレッシュ動作を実行させるとともに、前記データの読み出しまたは書き込みが行われているブロックに関しては、前記読み出しまたは書き込みが終了した後に当該ブロックにリフレッシュ動作を実行させる、半導体メモリ装置。 - 請求項１または２記載の半導体メモリ装置であって、
前記第２の動作状態は、前記半導体メモリ装置でのデータの読み出しと書き込みとが不可能であり、かつ、前記第１の動作状態よりも消費電力が少ない低消費電力状態を含む、半導体メモリ装置。 - 請求項１記載の半導体メモリ装置であって、さらに、
前記外部装置から供給される前記クロック信号を制御するためのクロック制御部を備えており、
前記クロック制御部は、前記半導体メモリ装置が前記第１の動作状態にあるときには、前記クロック信号を前記半導体メモリ装置内の前記リフレッシュ制御部を含む特定の回路に供給するとともに、前記半導体メモリ装置が前記第２の動作状態にあるときには、前記特定の回路への前記クロック信号の供給を停止する、半導体メモリ装置。 - 請求項４記載の半導体メモリ装置であって、
前記第２の動作状態は、前記半導体メモリ装置の消費電力が最も低い状態である、半導体メモリ装置。 - ダイナミック型メモリセルを有するメモリセルアレイと、前記メモリセルアレイのリフレッシュ動作の実行タイミングの決定に使用されるリフレッシュタイミング信号を発生するリフレッシュタイマとを有する半導体メモリ装置において、前記メモリセルアレイのリフレッシュを制御する方法であって、
（ｉ）前記半導体メモリ装置がデータの読み出しと書き込みの少なくとも一方が可能なリード／ライトサイクルを実行するための第１の動作状態にあるときには、前記リフレッシュタイミング信号の発生後に、外部装置から与えられるクロック信号に同期して前記メモリセルアレイがリフレッシュ動作を開始する第１のリフレッシュモードに従って内部リフレッシュを実行し、
（ｉｉ）前記半導体メモリ装置がリフレッシュ動作に前記クロック信号を使用しない第２の動作状態にあるときには、前記リフレッシュタイミング信号の発生に応じて前記メモリセルアレイがリフレッシュ動作を開始する第２のリフレッシュモードに従って内部リフレッシュを実行する、リフレッシュ制御方法。 - ダイナミック型メモリセルを有するメモリセルアレイと、前記メモリセルアレイのリフレッシュ動作の実行タイミングの決定に使用されるリフレッシュタイミング信号を発生するリフレッシュタイマとを有する半導体メモリ装置において、前記メモリセルアレイのリフレッシュを制御する方法であって、
（ｉ）前記半導体メモリ装置がデータの読み出しと書き込みの少なくとも一方が可能なリード／ライトサイクルを実行するための第１の動作状態にあるときには、前記リフレッシュタイミング信号の発生後に、外部装置から与えられる所定の外部タイミング信号によって決定されるタイミングに従って前記メモリセルアレイがリフレッシュ動作を開始する第１のリフレッシュモードに従って内部リフレッシュを実行し、
（ｉｉ）前記半導体メモリ装置がリフレッシュ動作に前記外部タイミング信号を使用しない第２の動作状態にあるときには、前記リフレッシュタイミング信号の発生に応じて前記メモリセルアレイがリフレッシュ動作を開始する第２のリフレッシュモードに従って内部リフレッシュを実行し、
前記メモリセルアレイは複数のブロックに分割されており、
前記第１のリフレッシュモードによるリフレッシュ動作の開始の際に、前記複数のブロックの中の１つのブロックにおいてデータの読み出しまたは書き込みが行われているときには、前記データの読み出しまたは書き込みが行われているブロック以外のブロックにおいてリフレッシュ動作を実行するとともに、前記データの読み出しまたは書き込みが行われているブロックに関しては、前記読み出しまたは書き込みが終了した後に当該ブロックにリフレッシュ動作を実行する、リフレッシュ制御方法。 - 請求項６または７記載のリフレッシュ制御方法であって、
前記第２の動作状態は、前記半導体メモリ装置でのデータの読み出しと書き込みとが不可能であり、かつ、前記第１の動作状態よりも消費電力が少ない低消費電力状態を含む、リフレッシュ制御方法。 - 請求項６記載のリフレッシュ制御方法であって、
前記半導体メモリ装置は、前記外部装置から供給される前記クロック信号を制御するためのクロック制御部を備えており、
前記方法は、さらに、
前記半導体メモリ装置が前記第１の動作状態にあるときには、前記クロック信号を前記半導体メモリ装置内の前記リフレッシュ制御部を含む特定の回路に供給するとともに、前記半導体メモリ装置が前記第２の動作状態にあるときには、前記特定の回路への前記クロック信号の供給を停止する、リフレッシュ制御方法。 - 請求項９記載のリフレッシュ制御方法であって、
前記第２の動作状態は、前記半導体メモリ装置の消費電力が最も低い状態である、リフレッシュ制御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000265053A JP3726660B2 (ja) | 2000-09-01 | 2000-09-01 | 半導体メモリ装置のリフレッシュ制御 |
| US09/935,693 US6597615B2 (en) | 2000-09-01 | 2001-08-24 | Refresh control for semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000265053A JP3726660B2 (ja) | 2000-09-01 | 2000-09-01 | 半導体メモリ装置のリフレッシュ制御 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002074945A JP2002074945A (ja) | 2002-03-15 |
| JP3726660B2 true JP3726660B2 (ja) | 2005-12-14 |
Family
ID=18752379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000265053A Expired - Fee Related JP3726660B2 (ja) | 2000-09-01 | 2000-09-01 | 半導体メモリ装置のリフレッシュ制御 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6597615B2 (ja) |
| JP (1) | JP3726660B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003022672A (ja) * | 2001-07-10 | 2003-01-24 | Sharp Corp | 半導体記憶装置、携帯電子機器及び着脱式記憶装置 |
| US6690606B2 (en) * | 2002-03-19 | 2004-02-10 | Micron Technology, Inc. | Asynchronous interface circuit and method for a pseudo-static memory device |
| US6721224B2 (en) | 2002-08-26 | 2004-04-13 | Mosel Vitelic, Inc. | Memory refresh methods and circuits |
| JP2004220697A (ja) | 2003-01-15 | 2004-08-05 | Seiko Epson Corp | 半導体メモリ装置のリフレッシュ制御 |
| US6920524B2 (en) * | 2003-02-03 | 2005-07-19 | Micron Technology, Inc. | Detection circuit for mixed asynchronous and synchronous memory operation |
| JP3915711B2 (ja) | 2003-02-12 | 2007-05-16 | セイコーエプソン株式会社 | 半導体メモリ装置 |
| JP3765307B2 (ja) | 2003-05-15 | 2006-04-12 | セイコーエプソン株式会社 | 半導体メモリ装置および電子機器 |
| JP3765306B2 (ja) | 2003-05-15 | 2006-04-12 | セイコーエプソン株式会社 | 半導体メモリ装置および電子機器 |
| JP3747920B2 (ja) * | 2003-05-15 | 2006-02-22 | セイコーエプソン株式会社 | 半導体メモリ装置および電子機器 |
| JP4608235B2 (ja) * | 2004-04-14 | 2011-01-12 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置及び半導体記憶システム |
| US7042786B2 (en) * | 2004-04-26 | 2006-05-09 | Infineon Technologies Ag | Memory with adjustable access time |
| JP4753637B2 (ja) * | 2005-06-23 | 2011-08-24 | パトレネラ キャピタル リミテッド， エルエルシー | メモリ |
| US7560956B2 (en) * | 2005-08-03 | 2009-07-14 | Micron Technology, Inc. | Method and apparatus for selecting an operating mode based on a determination of the availability of internal clock signals |
| JP5430484B2 (ja) | 2010-04-15 | 2014-02-26 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置、及びその制御方法 |
| JP5333566B2 (ja) * | 2011-11-22 | 2013-11-06 | 富士通セミコンダクター株式会社 | ダイナミック型半導体メモリのリフレッシュ制御方法 |
| JP5978860B2 (ja) * | 2012-08-31 | 2016-08-24 | 富士通株式会社 | 情報処理装置、メモリ制御ユニット、メモリ制御方法および制御プログラム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3400824B2 (ja) * | 1992-11-06 | 2003-04-28 | 三菱電機株式会社 | 半導体記憶装置 |
| US6028804A (en) | 1998-03-09 | 2000-02-22 | Monolithic System Technology, Inc. | Method and apparatus for 1-T SRAM compatible memory |
-
2000
- 2000-09-01 JP JP2000265053A patent/JP3726660B2/ja not_active Expired - Fee Related
-
2001
- 2001-08-24 US US09/935,693 patent/US6597615B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20020027820A1 (en) | 2002-03-07 |
| US6597615B2 (en) | 2003-07-22 |
| JP2002074945A (ja) | 2002-03-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040217 |
|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050919 |
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| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091007 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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