JP3687422B2 - インターフェース回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体回路であるインターフェース回路に関し、詳しくは、一般には電圧トレラント回路と呼ばれているものであり、回路内部の電源電位とは異なる、より高電位の電位を外部から受ける可能性のある入出力回路に関するものである。
【０００２】
【従来の技術】
近年、半導体回路（ＩＣ）は、数百万ゲートを超えるトランジスタ数、および５００を超える半導体実装のピン数を使用し、ロジック、メモリ、ＣＰＵ、アナログセル等、これまで別々のチップで構成されていたものが、一つのチップでシステムを構成することができるようになった。
【０００３】
また、半導体のプロセス技術においても、０．８um、０．６５umといったサブミクロンプロセスから、更なる高集積、高速度、低消費電力等の要求に応えられる０．３５um、０．２５umといったディープサブミクロンプロセスに移行している。さらに、多くの会社で０．１８um、０.１５um及び０.１３umといった更なる微細プロセスの開発をしている。
【０００４】
このように、プロセスの加工寸法が微細になるにつれて、ゲート絶縁膜厚も微細化された。これにより、高速化が可能となった代わりに、ゲート絶縁膜耐圧の限界電圧が低下した。つまり、従来一般的であったＩＣの電源電圧である５Ｖに対する品質の保証をすることができなくなった。また、低消費電力化に一番効果的であるのが、電源電圧を低くすることであるので、ＩＣの電源電圧は、サブミクロンプロセスまでの５Ｖからディープサブミクロンプロセスでは、３．３Ｖが主体となった。
【０００５】
しかし、ＩＣの周辺機器全てが、３．３Ｖに移行できていない現状においては、５Ｖと３．３Ｖの、両方の電圧のインターフェースが必要となる。たとえば、パーソナルコンピュータ用のＰＣＩカードやＳＣＳＩカードのように、ＩＣ自体は３．３Ｖ単一電源ではあるが、そのカードを接続するバスラインにつながっている他のカードの電源電圧が３．３Ｖと５Ｖとの両方の場合が考えられる。このような場合は、３．３Ｖ単一電源のＩＣに対し、３．３Ｖ信号と５Ｖ信号のどちらの信号が入力されても、問題の起こらないインターフェース回路が要求されるであろう。
【０００６】
さらに、０．２５um以下のプロセスになると、３．３Ｖの電圧保証も難しくなり、電源電圧は２．５Ｖまたは２Ｖ、さらには２Ｖ以下へと下がっていくことは必至である。
【０００７】
それでは、図１ａ及び図１ｂを用いて、従来のインターフェース回路としての入出力回路において、電源電圧３．３ＶのＩＣに５Ｖを印可したときにどのような問題が起こるかを以下に説明する。
【０００８】
図１ａは、入出力回路のドライバー部の断面図を示し、図１ｂは、その等価回路図である。Ｎウエル１０３上に作られたＰ型トランジスタ１０１のドレインと基板としてのＮウエル１０３との間にダイオード１０２が形成される。Ｐウエル１０８上に作られたＮ型トランジスタ１０６のドレインと基板としてのＰウエル１０８との間にダイオード１０７が形成される。これらのダイオード１０２及び１０７は、トランジスタをこのように構成することにより、必ずできてしまう寄生ダイオードであるため、ダイオード１０２及び１０７を作らないで、トランジスタだけを作ることはできない。
【０００９】
Ｐ型トランジスタ１０１のソースとＮウエル１０３は、電源（ＶＤＤ）１０４に接続し、Ｎ型トランジスタ１０６のソースとＰウエル１０８は、グランド電源（ＶＳＳ）１０９に接続していることから、ダイオード１０２はパッド（ＰＡＤ）１０５とＶＤＤ１０４間に、ダイオード１０７はＰＡＤ１０５とＶＳＳ１０９間に、それぞれ構成されることとなる。この等価回路を、図１ｂに示す。入出力回路が、入力状態の場合には、Ｐ型トランジスタ１０１のゲート電極をＶＤＤの電位にし、Ｎ型トランジスタ１０６のゲート電極をＶＳＳの電位にすることにより、各トランジスタをオフ状態とする。これにより、ＰＡＤ１０５に入力された信号とのショートを防ぐことができる。しかし、ＰＡＤ１０５にＶＤＤより大きな信号が印可されると、ダイオード１０２を介して、ＰＡＤ１０５とＶＤＤとがショート状態となってしまう。つまり、３．３ＶのＩＣに５Ｖを入力すると、５Ｖ信号と３．３Ｖ電源がショートしてしまう。これは、ＩＣの誤動作や、最悪の場合はＩＣの破壊を引き起こす。
【００１０】
また、プルアップ抵抗もＰＡＤとＶＤＤ間に、Ｐ型トランジスタを接続して抵抗を構成していることから、同様の問題が起こってしまう。つまり、前述のように同じバスラインには、何種類もの各機能回路が接続されており、このバスラインのバスフローティングを防止するために、プルダウン抵抗またはプルアップ抵抗をつける必要がある。しかし、回路の内部電源よりも高い電源が外部から入力される可能性のある、いわゆるトレラント回路においては、上記の理由でプルアップ抵抗をつけられず、プルダウン抵抗を用いる回路しか実現できなかった。
【００１１】
上記の主に電流リークの問題を解決するために、ＵＳＰ５，１５１，６１９（特公平７−１１８６４４号）、ＵＳＰ４，７８２，２５０（特公平７−７９２３２号）及びＵＳＰ５，７２１，５０８には、インターフェース回路を構成するＰ型トランジスタのうちの幾つかのトランジスタを、フローティングＮウエル上に構成することが記載されており、ＵＳＰ５，１４４，１６５（日本特許第２５４７４９１号）及びＵＳＰ４，９６３，７６６（特開平３−１１６３１６号）には、インターフェース回路を構成するＰ型トランジスタのうちの幾つかのトランジスタを、５Ｖ電源に接続されたＮウエル上に構成することが記載されており、ＵＳＰ５，５１２，８４４（特開平８−３２４３４号）、ＵＳＰ５，５４６，０２０（特開平８−８７１５号）及びＵＳＰ５，５７６，６３５には、電流リークを防止するためにトランスミッションゲート回路を用いることが記載されている。
【００１２】
【発明が解決しようとする課題】
しかしながら、上述の従来技術では、内部電源電圧と、内部電源電圧よりも高い電圧が外部から印可される可能性のあるいわゆる電圧トレラント回路としてのインターフェース回路において、どのような入力状態及びどのような出力状態、つまり信号入出力時における考えられる全ての電圧遷移状態において、実質的に問題となる電流リークを防止できていないという問題点があった。
【００１３】
また、従来の技術では、Ｐ型トランジスタにより構成されるプルアップ抵抗付きの電圧トレラント回路としてのインターフェース回路の実現ができなかった。
【００１４】
そこで、本願発明は、内部電源電圧と、回路の内部電源電圧よりも高い電圧が外部から印可される可能性のある、いわゆる電圧トレラント回路としてのインターフェース回路において、信号入出力時における考えられるどのような電圧遷移状態においても、全ての場合において、実質的に問題となる電流リークを防止することができる、より高品質、高付加価値のインターフェース回路を提供することを目的とする。
【００１５】
また、本願発明は、回路の内部電源電圧と、内部電源電圧よりも高い電圧が外部から印可される可能性のある、いわゆる電圧トレラント回路としてのインターフェース回路において、信号入出力時における考えられるどのような電圧遷移状態においても、全ての場合において、問題となる電流リークを防止することができる、より高品質、高付加価値のプルアップ抵抗付きのインターフェース回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本願発明のインターフェース回路は、例えば、
（１）第１電位からなる第１電源（Ｖｄｄ）を供給する端子と、
（２）第１電位よりも低い第２電位からなる第２電源（Ｖｓｓ）を供給する端子と、
（３）データ信号を入力として受け取る第１駆動回路（Ｐ８，Ｎ２）と、
（４）前記第１駆動回路（Ｐ８，Ｎ２）からの出力信号を、第１ノード（ノードａ）を介して入力として受け取る第２駆動回路（Ｐ１，Ｎ１）と、
（５）前記第２駆動回路（Ｐ１，Ｎ１）の出力部と電気的に接続された入出力パッドと、
（６）前記第１電源（Ｖｄｄ）及び前記第２電源（Ｖｓｓ）と電気的に接続された第２ノード（ノードｂ）と、
（７）外部から前記入出力パッドに、前記第２電源（Ｖｓｓ）と等しいかまたはほぼ等しい電位が印可された場合に、前記第２ノード（ノードｂ）を前記第２電位とすることにより、前記第１駆動回路（Ｐ８，Ｎ２）の状態を制御する保護回路（Ｎ３）と、
を有することを特徴とする。
【００１７】
このように、本願発明は、例えば３．３Ｖの内部電源電圧と、回路の内部電源電圧よりも高い、例えば５Ｖの電圧が外部から印可される可能性のある、いわゆる電圧トレラント回路としてのインターフェース回路において、どのようなモードにおいても、つまり信号出力モーと及び信号入力モードのような信号入出力時においても、また考えられるどのような電圧遷移状態においても、つまり０Ｖと３．３Ｖと５Ｖとの、どのような順番の組み合わせでの入力でも、全ての場合において、内部回路のフローティング状態を解消することにより、実質的に問題となる電流リークを防止するものである。
【００１８】
【発明の実施の形態】
まず、図２に基づいて説明する。この図２は、本願発明の基本的な特徴を、特に図４との比較において、説明するための図である。
【００１９】
パッド（ＰＡＤ）は、外部からの信号入出力に用いるものである。ポートＡはデータ信号を示している。ポートＥはイネーブル信号を示しており、ロー（「０」）状態が出力モードを示し、ハイ（「１」）状態が入力モードを示すものである。ポートＸは入力モードの時に、ＰＡＤ電位（入力信号）を内部回路へ伝える出力ポートである。ＶＤＤは電源電圧（正確には、ＶＤＤ電位を供給する端子）であり、たとえば３．３Ｖを示し、ＶＳＳはグラウンド電源電圧（正確には、ＶＳＳ電位を供給する端子）であり、たとえば０Ｖを示し、ＶＤＳＵＢ２はフローティングＮウエルの電位（正確には、フローティングＮウエルの電位を供給する端子）を示す。ＲＩは抵抗であり、Ｌ１〜Ｌ７はロジック回路である。そのうち、Ｌ１，Ｌ２，Ｌ３，Ｌ５及びＬ７はインバータであり、Ｌ６はＮＯＲゲートであり、Ｌ４はＮＡＮＤゲートである。Ｐ１〜Ｐ８は、Ｐ型トランジスタであり、その全てのトランジスタがフローティングＮウエル上に形成されている。Ｎ１、Ｎ２及びＮ４〜Ｎ８は、Ｎ型トランジスタである。node（ノード）ａは、Ｐ１のゲートとＰ５のドレインとの接続部に形成され、node（ノード）ｂは、Ｐ６のゲートとＰ７のドレインとＮ７のドレインとＮ８のドレインとの接続部に形成される。また、Ｐ１及びＮ１を駆動回路（ドライバー）といい、Ｐ８及びＮ２を前置駆動回路（プリドライバー）という。
【００２０】
次に図２を構成する各トランジスタの役割を説明する。
【００２１】
＜図２−説明１：Ｐ１〜Ｐ７＞
Ｐ１〜Ｐ７までの７つのＰ型トランジスタをフローティングＮウエル上に形成する。
【００２２】
このようにＰ型トランジスタをフローティングＮウエル上に構成する。これにより、図３の等価回路に示すように、Ｐ型トランジスタのソースとドレイン間にＶＤＳＵＢ２（フローティングＮウエル）を中心に対抗する２つのダイオードが構成されることになる。
【００２３】
したがって、ドレインにソースの電位より高い５Ｖが印可されても、ＶＤＳＵＢ２とソース間のダイオードがあるため、ドレインからソースに流れる電流経路を遮断することができる。つまり、リーク電流の発生を防止できる。
【００２４】
＜図２−説明２：Ｐ２＞
Ｐ２のＰ型トランジスタにより、ＶＤＳＵＢ２を５Ｖまでチャージする。
【００２５】
Ｐ２により、ＰＡＤとＶＤＳＵＢ２間を接続している。また、Ｐ２のゲートがＶＤＤにつながっていることから、ＰＡＤに０Ｖまたは３．３Ｖを印可してもＰ２はオフ状態にある。しかし、ＰＡＤに５Ｖが入力された場合は、ドレインとゲート間にＶｔｐ（Ｐ型トランジスタのスレッショルド電圧を示し、一般には０．８Ｖ程度）以上の電位差があるため、Ｐ２はオン状態となる。
【００２６】
このようにＰ２の存在により、ＰＡＤに入力された５Ｖと同電位にＶＤＳＵＢ２をチャージすることができる。このＰ２がない場合には、ＶＤＳＵＢ２はＰ１のＰ型トランジスタの寄生ダイオードを介して、入力された５Ｖより、そのダイオードのＶＦ（ダイオードのしきい値電圧）だけ低い電位までしか、チャージされないこととなる。
【００２７】
＜図２−説明３：Ｐ５＞
Ｐ５のＰ型トランジスタにより、Ｐ１のＰ型トランジスタ（ドライバーともいう）のオフ状態を確保する。
【００２８】
Ｐ５により、Ｐ１のゲートとＶＤＳＵＢ２を接続している。Ｐ５のゲートがＶＤＤにつながっていることから、ＰＡＤに５Ｖが入力されＶＤＳＵＢ２が５Ｖになった時、つまり、ゲートにＶＤＤ、つまり３．３Ｖが印可されていて、ソースに５Ｖが印可されている状態となるので、ゲートとソースとの電位差が、トランジスタのしきい値電圧（一般には０．８Ｖ程度）以上の値となるので、このような状況の時、Ｐ５はオン状態となる。これにより、ノードａが５Ｖとなり、Ｐ１のゲートを５Ｖにすることができる。このようにＰ５の存在により、Ｐ１のゲートを５Ｖにするということは、Ｐ５が、双方向入出力回路の出力ドライバーであるＰ１のＰ型トランジスタをオフ状態にする役割を果たしているといえる。
【００２９】
一般には、双方向入出力回路の入力モードでは、Ｐ型トランジスタ（ドライバーともいう）のＰ１のゲートには３．３Ｖが供給され、Ｎ型トランジスタ（ドライバーともいう）のＮ１のゲートには０Ｖが供給され、両トランジスタともオフ状態になっている。５Ｖが入力されている時も、当然入力モードであるからＰ１及びＮ１のトランジスタはオフ状態でなければならない。しかし、ＰＡＤに５Ｖが入力された場合は、Ｐ１のゲートが３．３Ｖでドレインが５Ｖのため、Ｐ１はオン状態となってしまう。これにより、ショート状態にならないまでも、ＰＡＤとＶＤＤ間が接続してしまい、フローティングＮウエルによってダイオードを介した電流経路を遮断した効果がなくなってしまう。
【００３０】
ところが、この図２の例では、Ｐ５の存在により、上述のようにＰＡＤに５Ｖが入力された場合には、Ｐ１のゲートを５Ｖにするので、Ｐ１のドレインが５Ｖとなっても、確実にＰ１をオフ状態とすることができ、電流のリークを防止できるものである。
【００３１】
＜図２−説明４：Ｐ６及びＰ７＞
Ｐ６及びＰ７のＰ型トランジスタにより、プリドライバー部の電流リークを遮断する。
【００３２】
通常は、Ｐ８及びＮ２とにより構成されるインバータ（プリドライバー）により、Ｐ１のドライバーを制御する。しかし、前述のようにＰ５によって、ノードａが５Ｖに引き上がることにより、Ｐ１の場合と同様なトランジスタを介した電流リーク経路が、プリドライバー部であるＰ８にもできてしまう。このように、ＰＡＤへの５Ｖ入力に対する電流リーク経路の遮断対策は、ドライバー部からプリドライバー部へというように、その前段の回路へと随時推移していってしまう。このような電流リーク経路対策を各Ｐ型トランジスタに施すことは、ポートＡからＰＡＤまでの伝播遅延時間を長くしてしまうことになり、高速動作対応をできなくしてしまう。
【００３３】
このことを防止するために、Ｐ６を、Ｐ８とノードａとの間に挿入することによって、電流リークの遮断対策の経路をポートＡからＰＡＤまでの伝播遅延経路からそらすことができる。つまり、Ｐ８とＮ２とからなる回路の前段の回路であるＬ５のインバーターには、５Ｖ入力による電流リーク対策を施す必要が無くなるのである。
【００３４】
また、Ｐ５と同じ働きをＰ６に対して行う、Ｐ７を設けることにより、プリドライバー部（ノードａ）の電流リーク経路を遮断することができる。つまり、外部から５Ｖの入力があった場合には、前述のＰ５のように、ゲートに印可される電圧とソースに印可される電圧との電位差によりＰ７がオン状態となりノードｂが５Ｖに引き上がることによって、Ｐ６は確実にオフ状態となる。これにより、プリドライバー部における電流リーク経路が確実に遮断されることとなるのである。
【００３５】
＜図２−説明５：Ｎ１、Ｎ２及びＮ４〜Ｎ７＞
Ｎ１、Ｎ２及びＮ４〜Ｎ７のＮ型トランジスタにより、不安定状態を削減する。
【００３６】
まず、不安定状態とは、例えばノードｂがフローティング状態となることである。ノードｂがフローティング状態となるということは、Ｐ６がオン状態またはオフ状態のどちらの状態になるか分からないという事態である。これは、ＩＣにとって不安定な状態であり、すなわち電流リーク経路ができ易い状態といえる。ここでは、最初にノードｂの状態から説明する。
【００３７】
Ｐ６のＰ型トランジスタは、ＩＣの安定動作を保証するためには、つまり理想的には以下の状態である必要がある。
【００３８】
・入力モードにおいて、５Ｖ入力時 ： Ｐ６はオフ状態 → ノードｂ ： ５Ｖ
・その他のモード ： Ｐ６はオン状態 → ノードｂ ： ０Ｖ
しかし、図２の場合は、次のような状態となる。
【００３９】
入力モード（ポートＥがハイ状態）で、ＰＡＤに５Ｖが入力された時は、Ｐ７がオン状態となる。これにより、Ｐ６のゲート電位であるノードｂは５Ｖになるので、Ｐ６はオフ状態となる。
【００４０】
その他のモードにおいて、ノードｂは以下の状態である。
【００４１】
・出力モード（ポートＥがロー状態） ： Ｎ８のＮ型トランジスタがオンするため、ノードｂは０Ｖとなる。
【００４２】
・入力モード、０Ｖ入力時 ： 入力０Ｖの前の入力電位状態により、次の３つの場合に分けられる。
【００４３】
入力電位が０Ｖ→３．３Ｖ→０Ｖと遷移した場合 ： Ｎ４〜Ｎ７がオン状態及びＰ７がオフ状態なので、ノードｂは３．３Ｖ−４×Ｖｔｎ（Ｎ型トランジスタのしきい値電圧、一般には０．７Ｖ程度）となる。
【００４４】
入力電位が５Ｖ→３．３Ｖ→０Ｖと遷移した場合 ： Ｎ８がオフ状態であり、Ｎ７がオフ状態のまま（５Ｖ入力による、詳細は後述の記載を参照）なので、ノードｂはフローティング状態となる。
【００４５】
入力電位が５Ｖ→０Ｖと遷移した場合 ： 上記の（２）の場合と同様に、ノードｂはフローティング状態となる。
【００４６】
・入力モード、３．３Ｖ入力時 ： 入力３．３Ｖの前の入力電位状態により、次の２つの場合に分けられる。
【００４７】
入力電位が０Ｖ→３．３Ｖと遷移した場合： Ｎ８及びＰ７がオフ状態であるが、Ｎ４〜Ｎ７がオン状態なので、ノードｂは３．３Ｖ−４×Ｖｔｎ（Ｎ型トランジスタのしきい値電圧、一般には０．７Ｖ程度）の状態となる。
【００４８】
入力電位が５Ｖ→３．３Ｖと遷移した場合：Ｎ８がオフ状態であり、Ｎ７がオフ状態のまま（５Ｖ入力による、詳細は後述の記載を参照）なので、ノードｂはフローティング状態となる。
【００４９】
以上の入力モード３．３Ｖの場合において、上記（１）の場合は、それよりも前の入力電位状態が５Ｖであれば、上記（２）と同様にノードｂはフローティング状態となってしまう。
【００５０】
ＩＣにおいて、トランジスタのゲート電位がフローティング状態になるということは、動作の保証ができなくなる場合が生じるということを意味する。よって、入力モードにおける入力電圧が、高電位から０Ｖまたは３．３Ｖになる場合、つまり５Ｖ→３．３Ｖとなる場合、５Ｖ→０Ｖになる場合、５Ｖ→３．３Ｖ→０Ｖとなる場合の３つの場合において、この図２のインターフェース回路となる入出力回路にとって、不安定な状態といえる。これは、ノードｂのフローティング状態から起こる不安定さである。ただし、他の状態では、きわめて安定した動作を示している。
【００５１】
ノードｂが不安定となるということは、Ｐ６がオン状態またはオフ状態のどちらの状態となるか分からない、ことを意味する。したがって、３．３Ｖの入力時において、Ｐ６がオフ状態となった場合には、ノードａもフローティング状態となってしまう。これにより、Ｐ１のＰ型トランジスタ（ドライバー）がオン状態になってしまう可能性がある。つまり、ＰＡＤとＶＤＤが接続してしまう可能性がでてくるわけである。
【００５２】
そこで、Ｎ４〜Ｎ７の４つのＮ型トランジスタは、ノードｂの不安定（フローティング）状態を削減するために構成した回路である。
【００５３】
ＶＤＤにＮ型トランジスタのＮ４を接続してあることから、Ｎ４のドレイン電位はＶＤＤからＶｔｎ（Ｎ型トランジスタのしきい値電圧、一般的には０．７Ｖ程度）だけ低い電圧までしかチャージすることができない。Ｎ５からＮ７までの３段のＮ型トランジスタも、各ゲート電極をソース電位につないでいることから、各ドレイン電位は、ソース電位からＶｔｎだけ低い電圧となる。これにより、ノードｂはＶＤＤよりＶｔｎ４段分低い電位となる。この電位は、０ＶにはならないがＰ６にとってロー電位と認識するのに十分な低い電位である。したがって、Ｎ４〜Ｎ７のＮ型トランジスタがオンすることにより、Ｐ６をオン状態とさせ、ノードａを３．３Ｖに固定することができる。
【００５４】
ここで、Ｎ型トランジスタのしきい値電圧が一般的には０．７Ｖ程度であることから、Ｎ４〜Ｎ７に相当するトランジスタの段数としては、２段以上及び４段以下が好ましい。図２においては、４段とした。これは、Ｐ６を確実にオン状態とするために、別の言い方をするとノードｂをより０Ｖに近づけるために４段とした。これ以上段数が多いと、ノードｂを０Ｖに近づけるスピードが遅くなってしまう。また、この段数が少なすぎるとＰ６のコントロール、さらにノードａのコントロールがし難くなってしまう。
【００５５】
また、この図２の回路は、Ｎ４のゲートがＬ３のインバータにより制御されており、Ｌ３がポートＥからの信号により制御されている。よって、Ｎ８がオン状態にある時は、Ｎ４はオフ状態にあり、ＶＤＤからＶＳＳにショート電流が流れることはない。さらに、仮にＡＣ動作時において、コンテンションが起こった場合にも、Ｎ４〜Ｎ７の４段の接続により、トランジスタの能力は非常に低下していることから、１０ｕＡ程度しかショート電流は流れない。
【００５６】
次に、ＰＡＤに５Ｖが入力された場合は、Ｐ７がオン状態となることによって、ノードｂは５Ｖとなる。この時、Ｎ４〜Ｎ６の３つのＮ型トランジスタはオン状態であるが、Ｎ７のドレイン電位（ノードｂ）がゲート電位より高い５Ｖであることから、Ｎ７はオフ状態となる。これにより、ＶＤＳＵＢ２からＶＤＤへのリーク経路を遮断することができる。これが、入力電位として５Ｖが入力されて、その後０Ｖなり、３．３Ｖが入力されると、このＮ７がオフ状態となっていることから、ノードｂをフローティング状態とする原因となる。このように、一旦オフ状態となったＮ７により、ノードｂは、再度５Ｖが入力されるか、または出力モードとならない限りフローティング状態のままである。
【００５７】
このように、Ｎ７のＮ型トランジスタは、一旦オフ状態となった場合は、ノードｂが０Ｖ（実際には、Ｎ７のゲート電位よりしきい値電圧Ｖｔｎ分低い電位）にならないとオン状態に復帰することはない。これは、Ｎ４〜Ｎ７の回路が、前述のように入力モードにおいて以下のように動作することを意味する。
【００５８】
・０Ｖから３．３Ｖになった場合 ： ノードｂをロー電位に保持する。
【００５９】
・５Ｖから３．３Ｖになった場合 ： ノードｂはフローティング状態。
【００６０】
よって、Ｎ４〜Ｎ７の回路は、ノードｂにおける２つの不安定状態のうち、１つの条件を解決した回路といえる。
【００６１】
＜図２−説明６：Ｐ３及びＰ４＞
Ｐ３及びＰ４により、ＶＤＳＵＢ２を３．３Ｖに固定する。
【００６２】
出力モードにおいては、一切の信号入力を考慮する必要がないため、ＶＤＳＵＢ２はＶＤＤと同電位に固定されたほうがいい。この「一切の信号入力を考慮する必要がない」という意味は、通常、図２のようなインターフェース回路としての入出力回路のパッドは、その先でデータバス等に接続されている。そのデータバスは、他にも各種回路が接続されているが、一度に１つの回路しかオンさせないという概念となっているからである。
【００６３】
ＶＤＳＵＢ２をＶＤＤと同電位に固定するための役割を果たしているのが、Ｐ３及びＰ４のＰ型トランジスタである。Ｐ１及びＮ１からなるドライバーは、出力モードにおいて、ノードａまたはＰＡＤのどちらか一方が必ず０Ｖになる。よって、ノードａが０Ｖの時は、Ｐ４がオン状態となり、ＶＤＳＵＢ２をＶＤＤ電位にチャージする。また、ＰＡＤが０Ｖの時は、Ｐ３がオン状態となり、ＶＤＳＵＢ２をＶＤＤ電位にチャージすることになる。
【００６４】
ここで、Ｐ３のゲートは、ＰＡＤから直接信号を受け取るために、ＰＡＤに静電気が印可された場合に破壊されやすくなる。よって、Ｌ１のインバータの入力と同様に、ＲＩの保護抵抗を介してＰＡＤとＰ３のゲートとを接続し、静電気によるゲート絶縁膜の破壊を起こりにくくしている。
【００６５】
また、Ｐ３は、入力モードにおいて、ＰＡＤに０Ｖが入力された時、ＶＤＳＵＢ２をＶＤＤ電位にチャージする役割も果たしている。
【００６６】
以上述べた図２の回路の、各モード、各条件における、フローティングＮウエル、ノードｂの電位状態を次の表１にまとめる。
【００６７】
【表１】
【００６８】
次に、図４に基づいて説明する。図４は、図２を更に改良して、よりリーク電流を防止するインターフェース回路を示している。特に、図４では、図２と比較して、入力モードにおける入力電位０Ｖの状態でのリーク電流を確実に防止していることを特徴とする。
【００６９】
図４において、図２と同様の構成を示すものは、以下に説明するように同様の符号をつけてある。パッド（ＰＡＤ）は、外部からの信号入出力に用いるものである。ポートＡはデータ信号を示している。ポートＥはイネーブル信号を示しており、ロー（「０」）状態が出力モードを示し、ハイ（「１」）状態が入力モードを示すものである。ポートＸは入力モードの時に、ＰＡＤ電位（入力信号）を内部回路へ伝える出力ポートである。ＶＤＤは電源電圧（正確には、ＶＤＤ電位を供給する端子）であり、たとえば３．３Ｖを示し、ＶＳＳはグラウンド電源電圧（正確には、ＶＳＳ電位を供給する端子）であり、たとえば０Ｖを示し、ＶＤＳＵＢ２はフローティングＮウエルの電位（正確には、フローティングＮウエルの電位を供給する端子）を示す。ＲＩは抵抗であり、Ｌ１〜Ｌ７はロジック回路である。そのうち、Ｌ１，Ｌ２，Ｌ５及びＬ７はインバータであり、Ｌ３及びＬ６はＮＯＲゲートであり、Ｌ４はＮＡＮＤゲートである。Ｐ１〜Ｐ８は、Ｐ型トランジスタであり、その全てのトランジスタがフローティングＮウエル上に形成されている。Ｎ１〜Ｎ８は、Ｎ型トランジスタである。node（ノード）ａは、Ｐ１のゲートとＰ５のドレインとの接続部に形成され、node（ノード）ｂは、Ｐ６のゲートとＰ７のドレインとＮ３のドレインとＮ７のドレインとＮ８のドレインとの接続部に形成される。また、Ｐ１及びＮ１を駆動回路（ドライバー）といい、Ｐ８及びＮ２を前置駆動回路（プリドライバー）という。以上より、図２と図４との違いは、Ｎ３のＮ型トランジスタの有無である。
【００７０】
次に図４を構成する各トランジスタの役割を説明する。
【００７１】
＜図４−説明１：Ｐ１〜Ｐ７＞
Ｐ１〜Ｐ７までの７つのＰ型トランジスタをフローティングＮウエル上に形成する。
【００７２】
このようにＰ型トランジスタをフローティングＮウエル上に構成する。これにより、図３の等価回路に示すように、Ｐ型トランジスタのソースとドレイン間にＶＤＳＵＢ２（フローティングＮウエル）を中心に対抗する２つのダイオードが構成されることになる。
【００７３】
したがって、ドレインにソースの電位より高い５Ｖが印可されても、ＶＤＳＵＢ２とソース間のダイオードがあるため、ドレインからソースに流れる電流経路を遮断することができる。つまり、リーク電流の発生を防止できる。
【００７４】
＜図４−説明２：Ｐ２＞
Ｐ２のＰ型トランジスタにより、ＶＤＳＵＢ２を５Ｖまでチャージする。
【００７５】
Ｐ２により、ＰＡＤとＶＤＳＵＢ２間を接続している。また、Ｐ２のゲートがＶＤＤにつながっていることから、ＰＡＤに０Ｖまたは３．３Ｖを印可してもＰ２はオフ状態にある。しかし、ＰＡＤに５Ｖが入力された場合は、ドレインとゲート間にＶｔｐ（Ｐ型トランジスタのスレッショルド電圧を示し、一般には０．８Ｖ程度）以上の電位差があるため、Ｐ２はオン状態となる。
【００７６】
このようにＰ２の存在により、ＰＡＤに入力された５Ｖと同電位にＶＤＳＵＢ２をチャージすることができる。このＰ２がない場合には、ＶＤＳＵＢ２はＰ１のＰ型トランジスタの寄生ダイオードを介して、入力された５Ｖより、そのダイオードのＶＦ（ダイオードのしきい値電圧）だけ低い電位までしか、チャージされないこととなる。
【００７７】
＜図４−説明３：Ｐ５＞
Ｐ５のＰ型トランジスタにより、Ｐ１のＰ型トランジスタ（ドライバーともいう）のオフ状態を確保する。
【００７８】
Ｐ５により、Ｐ１のゲートとＶＤＳＵＢ２を接続している。Ｐ５のゲートがＶＤＤにつながっていることから、ＰＡＤに５Ｖが入力されＶＤＳＵＢ２が５Ｖになった時、つまり、ゲートにＶＤＤ、つまり３．３Ｖが印可されていて、ソースに５Ｖが印可されている状態となるので、ゲートとソースとの電位差が、トランジスタのしきい値電圧（一般には０．８Ｖ程度）以上の値となるので、このような状況の時、Ｐ５はオン状態となる。これにより、ノードａが５Ｖとなり、Ｐ１のゲートを５Ｖにすることができる。このようにＰ５の存在により、Ｐ１のゲートを５Ｖにするということは、Ｐ５が、双方向入出力回路の出力ドライバーであるＰ１のＰ型トランジスタをオフ状態にする役割を果たしているといえる。
【００７９】
一般には、双方向入出力回路の入力モードでは、Ｐ型トランジスタ（ドライバーともいう）のＰ１のゲートには３．３Ｖが供給され、Ｎ型トランジスタ（ドライバーともいう）のＮ１のゲートには０Ｖが供給され、両トランジスタともオフ状態になっている。５Ｖが入力されている時も、当然入力モードであるからＰ１及びＮ１のトランジスタはオフ状態でなければならない。しかし、ＰＡＤに５Ｖが入力された場合は、Ｐ１のゲートが３．３Ｖでドレインが５Ｖのため、Ｐ１はオン状態となってしまう。これにより、ショート状態にならないまでも、ＰＡＤとＶＤＤ間が接続してしまい、フローティングＮウエルによってダイオードを介した電流経路を遮断した効果がなくなってしまう。
【００８０】
ところが、この図４の例では、Ｐ５の存在により、上述のようにＰＡＤに５Ｖが入力された場合には、Ｐ１のゲートを５Ｖにするので、Ｐ１のドレインが５Ｖとなっても、確実にＰ１をオフ状態とすることができ、電流のリークを防止できるものである。
【００８１】
＜図４−説明４：Ｐ６及びＰ７＞
Ｐ６及びＰ７のＰ型トランジスタにより、プリドライバー部の電流リークを遮断する。
【００８２】
通常は、Ｐ８及びＮ２とにより構成されるインバータ（プリドライバー）により、Ｐ１のドライバーを制御する。しかし、前述のようにＰ５によって、ノードａが５Ｖに引き上がることにより、Ｐ１の場合と同様なトランジスタを介した電流リーク経路が、プリドライバー部であるＰ８にもできてしまう。このように、ＰＡＤへの５Ｖ入力に対する電流リーク経路の遮断対策は、ドライバー部からプリドライバー部へというように、その前段の回路へと随時推移していってしまう。このような電流リーク経路対策を各Ｐ型トランジスタに施すことは、ポートＡからＰＡＤまでの伝播遅延時間を長くしてしまうことになり、高速動作対応をできなくしてしまう。
【００８３】
このことを防止するために、Ｐ６を、Ｐ８とノードａとの間に挿入することによって、電流リークの遮断対策の経路をポートＡからＰＡＤまでの伝播遅延経路からそらすことができる。つまり、Ｐ８とＮ２とからなる回路の前段の回路であるＬ５のインバーターには、５Ｖ入力による電流リーク対策を施す必要が無くなるのである。
【００８４】
また、Ｐ５と同じ働きをＰ６に対して行う、Ｐ７を設けることにより、プリドライバー部（ノードａ）の電流リーク経路を遮断することができる。つまり、外部から５Ｖの入力があった場合には、前述のＰ５のように、ゲートに印可される電圧とソースに印可される電圧との電位差によりＰ７がオン状態となりノードｂが５Ｖに引き上がることによって、Ｐ６は確実にオフ状態となる。これにより、プリドライバー部における電流リーク経路が確実に遮断されることとなるのである。
【００８５】
＜図４−説明５：Ｎ１〜Ｎ７＞
Ｎ１〜Ｎ７のＮ型トランジスタにより、不安定状態を削減する。
【００８６】
まず、不安定状態とは、例えばノードｂがフローティング状態となることである。ノードｂがフローティング状態となるということは、Ｐ６がオン状態またはオフ状態のどちらの状態になるか分からないという事態である。これは、ＩＣにとって不安定な状態であり、すなわち電流リーク経路ができ易い状態といえる。ここでは、最初にノードｂの状態から説明する。
【００８７】
Ｐ６のＰ型トランジスタは、ＩＣの安定動作を保証するためには、つまり理想的には以下の状態である必要がある。
【００８８】
・入力モードにおいて、５Ｖ入力時 ： Ｐ６はオフ状態 → ノードｂ ：５Ｖ
・その他のモード ： Ｐ６はオン状態 → ノードｂ ： ０Ｖ
しかし、図４の場合は、次のような状態となる。
【００８９】
入力モード（ポートＥがハイ状態）で、ＰＡＤに５Ｖが入力された時は、Ｐ７がオン状態となる。これにより、Ｐ６のゲート電位であるノードｂは５Ｖになるので、Ｐ６はオフ状態となる。
【００９０】
その他のモードにおいて、ノードｂは以下の状態である。
【００９１】
・出力モード（ポートＥがロー状態） ： Ｎ８のＮ型トランジスタがオンするため、ノードｂは０Ｖとなる。
【００９２】
・入力モード、０Ｖ入力時 ： Ｎ３のＮ型トランジスタがオン状態となるため、ノードｂは０Ｖとなる。この場合が、図２と比較した場合の、図４の特徴である。
【００９３】
・入力モード、３．３Ｖ入力時 ： Ｎ３、Ｎ８及びＰ７がオフ状態にあるので、ノードｂはフローティング状態となる。
【００９４】
ＩＣにおいて、トランジスタのゲート電位がフローティング状態になるということは、動作の保証ができなくなる場合が生じるということを意味する。よって、入力モードにおける入力電圧が、３．３Ｖになる場合において、この図４のインターフェース回路となる入出力回路にとって、不安定な状態といえる。これは、ノードｂのフローティング状態から起こる不安定さである。ただし、他の状態では、図２に比較しても、きわめて安定した動作を示している。これは、Ｎ型トランジスタであるＮ３の存在により、図４の回路にとって、図２の回路よりも安定動作が可能となるのである。
【００９５】
ノードｂが不安定となるということは、Ｐ６がオン状態またはオフ状態のどちらの状態となるか分からない、ことを意味する。したがって、３．３Ｖの入力時において、Ｐ６がオフ状態となった場合には、ノードａもフローティング状態となってしまう。これにより、Ｐ１のＰ型トランジスタ（ドライバー）がオン状態になってしまう可能性がある。つまり、ＰＡＤとＶＤＤが接続してしまう可能性がでてくるわけである。
【００９６】
しかし、図２と比較して、ＩＣの実使用上では、図４の回路はそれほど問題とならないと考えられる。なぜなら、図４において、この問題となるときのＶＤＤとＰＡＤの電位は、両電位とも３．３Ｖであるからである。つまり、フローティングによりＰ１が不安定化となる現象は、ＩＣのＶＤＤ（この場合３．３Ｖ）と、外部から入力されるＶＤＤ（この場合３．３Ｖ）の差分が起電力となるからであり、今回の場合は、この差はほとんど無いに等しいので、リーク電流も起こりにくいことになる。しかし、ＩＣにとっては、好ましくない状態であることは確かである。
【００９７】
そこで、Ｎ４〜Ｎ７の４つのＮ型トランジスタは、ノードｂの不安定（フローティング）状態を更に削減するために構成した回路である。
【００９８】
ＶＤＤにＮ型トランジスタのＮ４を接続してあることから、Ｎ４のドレイン電位はＶＤＤからＶｔｎ（Ｎ型トランジスタのしきい値電圧、一般的には０．７Ｖ程度）だけ低い電圧までしかチャージすることができない。Ｎ５からＮ７までの３段のＮ型トランジスタも、各ゲート電極をソース電位につないでいることから、各ドレイン電位は、ソース電位からＶｔｎだけ低い電圧となる。これにより、ノードｂはＶＤＤよりＶｔｎ４段分低い電位となる。この電位は、０ＶにはならないがＰ６にとってロー電位と認識するのに十分な低い電位である。したがって、Ｎ４〜Ｎ７のＮ型トランジスタがオンすることにより、Ｐ６をオン状態とさせ、ノードａを３．３Ｖに固定することができる。
【００９９】
ここで、Ｎ型トランジスタのしきい値電圧が一般的には０．７Ｖ程度であることから、Ｎ４〜Ｎ７に相当するトランジスタの段数としては、２段以上及び４段以下が好ましい。図４においては、４段とした。これは、Ｐ６を確実にオン状態とするために、別の言い方をするとノードｂをより０Ｖに近づけるために４段とした。これ以上段数が多いと、ノードｂを０Ｖに近づけるスピードが遅くなってしまう。また、この段数が少なすぎるとＰ６のコントロール、さらにノードａのコントロールがし難くなってしまう。
【０１００】
また、この図４の回路は、Ｎ４のゲートがＬ３のＮＯＲゲートにより制御されており、更にＬ３がＰＡＤとポートＥからの信号により制御されている。よって、Ｎ３またはＮ８がオン状態にある時は、Ｎ４はオフ状態にあり、ＶＤＤからＶＳＳにショート電流が流れることはない。さらに、仮にＡＣ動作時において、コンテンションが起こった場合にも、Ｎ４〜Ｎ７の４段の接続により、トランジスタの能力は非常に低下していることから、１０ｕＡ程度しかショート電流は流れない。
【０１０１】
次に、ＰＡＤに５Ｖが入力された場合は、Ｐ７がオン状態となることによって、ノードｂは５Ｖとなる。この時、Ｎ４〜Ｎ６の３つのＮ型トランジスタはオン状態であるが、Ｎ７のドレイン電位（ノードｂ）がゲート電位より高い５Ｖであることから、Ｎ７はオフ状態となる。これにより、ＶＤＳＵＢ２からＶＤＤへのリーク経路を遮断することができる。これが、入力電位として５Ｖが入力されて、その後３．３Ｖが入力された時に、このＮ７がオフ状態となっていることから、ノードｂをフローティング状態とする原因となる。このように、一旦オフ状態となったＮ７により、ノードｂは、次に０Ｖが入力されるか、再度５Ｖが入力されるか、または出力モードとならない限りフローティング状態のままである。この点、図４は、図２より優れているといえる。つまり、図４の回路では、前の入力電位如何によらず、入力電位０ＶでノードｂをＶＳＳ（０Ｖ）とすることができるのに対して、図２は、前の入力電位が５Ｖの場合は、入力電位０Ｖでも、ノードｂはフローティング状態のままである。
【０１０２】
このように、Ｎ７のＮ型トランジスタは、一旦オフ状態となった場合は、ノードｂが０Ｖ（実際には、Ｎ７のゲート電位よりしきい値電圧Ｖｔｎ分低い電位）にならないとオン状態に復帰することはない。これは、Ｎ４〜Ｎ７の回路が、前述のように入力モードにおいて以下のように動作することを意味する。
【０１０３】
・０Ｖから３．３Ｖになった場合 ： ノードｂをロー電位に保持する。
【０１０４】
・５Ｖから３．３Ｖになった場合 ： ノードｂはフローティング状態。
【０１０５】
よって、Ｎ４〜Ｎ７の回路は、ノードｂにおける２つの不安定状態のうち、１つの条件を解決した回路といえる。
【０１０６】
＜図４−説明６：Ｐ３及びＰ４＞
Ｐ３及びＰ４により、ＶＤＳＵＢ２を３．３Ｖに固定する。
【０１０７】
出力モードにおいては、一切の信号入力を考慮する必要がないため、ＶＤＳＵＢ２はＶＤＤと同電位に固定されたほうがいい。この「一切の信号入力を考慮する必要がない」という意味は、通常、図４のようなインターフェース回路としての入出力回路のパッドは、その先でデータバス等に接続されている。そのデータバスは、他にも各種回路が接続されているが、一度に１つの回路しかオンさせないという概念となっているからである。
【０１０８】
ＶＤＳＵＢ２をＶＤＤと同電位に固定するための役割を果たしているのが、Ｐ３及びＰ４のＰ型トランジスタである。Ｐ１及びＮ１からなるドライバーは、出力モードにおいて、ノードａまたはＰＡＤのどちらか一方が必ず０Ｖになる。よって、ノードａが０Ｖの時は、Ｐ４がオン状態となり、ＶＤＳＵＢ２をＶＤＤ電位にチャージする。また、ＰＡＤが０Ｖの時は、Ｐ３がオン状態となり、ＶＤＳＵＢ２をＶＤＤ電位にチャージすることになる。
【０１０９】
ここで、Ｐ３のゲートは、ＰＡＤから直接信号を受け取るために、ＰＡＤに静電気が印可された場合に破壊されやすくなる。よって、Ｌ１のインバータの入力と同様に、ＲＩの保護抵抗を介してＰＡＤとＰ３のゲートとを接続し、静電気によるゲート絶縁膜の破壊を起こりにくくしている。
【０１１０】
また、Ｐ３は、入力モードにおいて、ＰＡＤに０Ｖが入力された時、ＶＤＳＵＢ２をＶＤＤ電位にチャージする役割も果たしている。
【０１１１】
以上述べた図４の回路により、３．３Ｖが出力でき、更に５Ｖが入力されても問題の無い、かつ実質的に電流リークの問題も無い双方向の入出力回路等のインターフェース回路を構成することができる。図４における、各モード、各条件における、フローティングＮウエル、ノードｂの電位状態を次の表２にまとめる。
【０１１２】
【表２】
【０１１３】
次に、図５に基づいて説明する。図５は、図４に一つの間トランジスタを追加して、図４では発生する、ある状態のときのＶＤＳＵＢ２のフローティング状態を解消するインターフェース回路である。その他の特徴及び性能は、図４と同じである。
【０１１４】
図５において、図４と同様の構成を示すものは、以下に説明するように同様の符号をつけてある。パッド（ＰＡＤ）は、外部からの信号入出力に用いるものである。ポートＡはデータ信号を示している。ポートＥはイネーブル信号を示しており、ロー（「０」）状態が出力モードを示し、ハイ（「１」）状態が入力モードを示すものである。ポートＸは入力モードの時に、ＰＡＤ電位（入力信号）を内部回路へ伝える出力ポートである。ＶＤＤは電源電圧（正確には、ＶＤＤ電位を供給する端子）であり、たとえば３．３Ｖを示し、ＶＳＳはグラウンド電源電圧（正確には、ＶＳＳ電位を供給する端子）であり、たとえば０Ｖを示し、ＶＤＳＵＢ２はフローティングＮウエルの電位（正確には、フローティングＮウエルの電位を供給する端子）を示す。ＲＩは抵抗であり、Ｌ１〜Ｌ７はロジック回路である。そのうち、Ｌ１，Ｌ２，Ｌ５及びＬ７はインバータであり、Ｌ３及びＬ６はＮＯＲゲートであり、Ｌ４はＮＡＮＤゲートである。Ｐ１〜Ｐ８及びＰ１１は、Ｐ型トランジスタであり、その全てのトランジスタがフローティングＮウエル上に形成されている。Ｎ１〜Ｎ８は、Ｎ型トランジスタである。node（ノード）ａは、Ｐ１のゲートとＰ５のドレインとの接続部に形成され、node（ノード）ｂは、Ｐ６のゲートとＰ７のドレインとＮ３のドレインとＮ７のドレインとＮ８のドレインとＰ１１のゲートとの接続部に形成される。また、Ｐ１及びＮ１を駆動回路（ドライバー）といい、Ｐ８及びＮ２を前置駆動回路（プリドライバー）という。以上より、図５と図４との違いは、Ｐ１１のＰ型トランジスタの有無である。
【０１１５】
＜図５−説明１：Ｐ１１＞
図５を構成する各トランジスタの役割は、Ｐ１１のＰ型トランジスタの役割を除いて、前述の図４の場合と同様である。したがって、Ｐ１１の役割についてのみ、ここで説明する。それ以外の各トランジスタの役割については、図４の説明を参照されたい。
【０１１６】
図４のインターフェース回路を示す入出力回路では、表２にあるように、入力モードで入力電位３．３Ｖの場合は、次の特性を示す。
【０１１７】
・入力モード、３．３Ｖ入力時、前の入力電位が０Ｖの場合 ：
ＶＤＳＵＢ２はフローティング（３．３Ｖ−ＶＦ）であり、
ノードｂの電位は３．３Ｖ−４×Ｖｔｎである。
【０１１８】
入力モード、３．３Ｖ入力時、前の入力電位が５Ｖの場合 ：
ＶＤＳＵＢ２はフローティング（３．３Ｖ−ＶＦ）であり、
ノードｂの電位はフローティングである。
【０１１９】
ここで、Ｐ１１のＰ型トランジスタは、フローティングＮウエル上に形成され、そのゲートがノードｂに接続されており、そのソース及びドレインがそれぞれＶＤＤ電位及びＶＳＵＢ２電位に接続されている。このＰ１１のＰ型トランジスタの役割は、Ｐ３及びＰ４のＰ型トランジスタと同様に、ＶＤＳＵＢ２電位をＶＤＤ電位に固定するものである。
【０１２０】
図５の入出力回路では、図４の回路と同様に、入力モードで入力電位が０Ｖの場合には、その前の電位の値如何によらず、ノードｂの電位は必ず０Ｖとなる。したがって、上記に説明した入力モードで入力電位３．３Ｖの場合に、その前の入力電位が０Ｖの場合には、ノードｂの電位が３．３Ｖ−４×Ｖｔｎとなり、Ｐ型トランジスタをオン状態とするには十分な値となる。このことから、Ｐ１１のＮ型トランジスタは、入力モードで入力電位３．３Ｖの場合で、その前の入力電位が０Ｖの場合には、ＶＤＳＵＢ２の電位をＶＤＤ電位、つまり３．３Ｖに固定することができる。
【０１２１】
これにより、図５の入出力回路は、図４のものと比較して、ＩＣ内部でのフローティング状態を少なくする機能を有するものである。
【０１２２】
図５における、各モード、各条件における、フローティングＮウエル、ノードｂの電位状態を次の表３にまとめる。
【０１２３】
【表３】
【０１２４】
次に、図６に基づいて説明する。図６は、プルアップ抵抗付きの入出力回路からなるインターフェース回路を示す。図６は、図４にプルアップ抵抗を追加して、図４では発生する、ある状態のときのフローティング状態を解消するインターフェース回路である。その他の特徴及び性能は、図４と同じである。
【０１２５】
図６において、図４と同様の構成を示すものは、以下に説明するように同様の符号をつけてある。パッド（ＰＡＤ）は、外部からの信号入出力に用いるものである。ポートＡはデータ信号を示している。ポートＥはイネーブル信号を示しており、ロー（「０」）状態が出力モードを示し、ハイ（「１」）状態が入力モードを示すものである。ポートＸは入力モードの時に、ＰＡＤ電位（入力信号）を内部回路へ伝える出力ポートである。ＶＤＤは電源電圧（正確には、ＶＤＤ電位を供給する端子）であり、たとえば３．３Ｖを示し、ＶＳＳはグラウンド電源電圧（正確には、ＶＳＳ電位を供給する端子）であり、たとえば０Ｖを示し、ＶＤＳＵＢ２はフローティングＮウエルの電位（正確には、フローティングＮウエルの電位を供給する端子）を示す。ＲＩは抵抗であり、Ｌ１〜Ｌ７はロジック回路である。そのうち、Ｌ１，Ｌ２，Ｌ５及びＬ７はインバータであり、Ｌ３及びＬ６はＮＯＲゲートであり、Ｌ４はＮＡＮＤゲートである。Ｐ１〜Ｐ１０は、Ｐ型トランジスタであり、その全てのトランジスタがフローティングＮウエル上に形成されている。Ｎ１〜Ｎ１２は、Ｎ型トランジスタである。node（ノード）ａは、Ｐ１のゲートとＰ５のドレインとの接続部に形成され、node（ノード）ｂは、Ｐ６のゲートとＰ７のドレインとＮ３のドレインとＮ７のドレインとＮ８のドレインとＰ１０のゲートとの接続部に形成される。また、Ｐ１及びＮ１を駆動回路（ドライバー）といい、Ｐ８及びＮ２を前置駆動回路（プリドライバー）という。以上より、図６と図４との違いは、Ｐ９及びＰ１０のＰ型トランジスタの有無、並びにＮ９〜Ｎ１２のＮ型トランジスタの有無である。
【０１２６】
一般的に、プルアップ抵抗付きの入出力回路のようなインターフェース回路を、電圧トレラント回路に対応する回路とすることは、つまり今回の図６の回路とすることは、Ｐ型トランジスタを電圧トレラント回路に対応する回路、つまり図２、図４及び図５の回路とするよりも、困難な問題を含んでいる。
【０１２７】
なぜならば、ドライバーとしてのＰ型トランジスタは、入力モードにおいて常時オフ状態であるのに対し、プルアップ抵抗は、次の状態に対応する必要があるからである。
【０１２８】
・入力電位が０Ｖ〜３．３Ｖ ： プルアップ抵抗がオン状態
・入力電位が３．３Ｖ〜５Ｖ ： プルアップ抵抗がオフ状態
この問題を解決したのが、図６の、電圧トレラント回路としての入出力回路からなるのインターフェース回路である。
【０１２９】
また、図６を構成する各トランジスタの役割は、Ｐ９及びＰ１０のＰ型トランジスタの役割、並びにＮ９〜Ｎ１２のＮ型トランジスタの役割を除いて、前述の図４の場合と同様である。したがって、Ｐ９及びＰ１０のＰ型トランジスタの役割、並びにＮ９〜Ｎ１２のＮ型トランジスタの役割についてのみ、ここで説明する。それ以外の各トランジスタの役割については、図４の説明を参照されたい。
【０１３０】
＜図６−説明１：Ｐ９及びＰ１０＞
Ｐ９及びＰ１０のＰ型トランジスタをフローティングＮウエル上に形成する。
【０１３１】
プルアップ抵抗用Ｐ型トランジスタであるＰ９と、電流リーク経路遮断用Ｐ型トランジスタであるＰ１０を共にフローティングＮウエル上に形成する。これにより、ＰＡＤにＰ型トランジスタのドレインを直接接続しても、ダイオードによる電流リーク経路を遮断することができる。
【０１３２】
Ｐ９のＰ型トランジスタは、通常のプルアップ抵抗と同様に、出力モード時にオフ状態となり、入力モード時にオン状態となるよう、プリドライバー部の回路Ｌ６の出力により制御されている。
【０１３３】
入力モードにおいて、Ｐ９はオン状態となるが、５Ｖ入力時におけるＰＡＤとＶＤＤのショート電流を防ぐため、Ｐ９とＶＤＤの間にＰ１０のＰ型トランジスタを設けている。つまり、入力モードにおいて、入力電位が５Ｖの場合には、ノートｂは５Ｖとなる。Ｐ１０のＰ型トランジスタのゲートは、ノードｂに接続されているため、この５Ｖの入力時に、Ｐ１０のＰ型トランジスタはオフ状態となるのである。これにより、ＰＡＤとＶＤＤ間のショート電流を確実に防ぐことができる。
【０１３４】
＜図６−説明２：Ｎ９〜Ｎ１２＞
Ｎ９〜Ｎ１２のＮ型トランジスタにより、微少電流リーク経路を確保する。
【０１３５】
５Ｖ入力時以外は、Ｐ１０はオン状態でなければならない。しかし、図４の状態を示す表２のように、５Ｖ入力から３．３Ｖ入力に切り変わった時に、ノードｂはフローティング状態となっている。
【０１３６】
これでは、実際のＩＣ使用時において、入力電位が５ＶからＨＺ（ＡＣ入力時）になった時に、プルアップ抵抗がオン状態とならないことになる。このような状態は、ＰＡＤの電位が電流リーク等により、Ｌ１の入力インバータのロジックレベル以下に下がり、Ｎ３のＮ型トランジスタがオン状態となるまで続くことになる。
【０１３７】
このような不具合を解決するために、図６にあるＮ９〜Ｎ１２までの４段のＮ型トランジスタを追加したのである。
【０１３８】
ここで、Ｎ１２のＮ型トランジスタは、そのゲートがＶＤＤ電位に接続されているため、常時オン状態である。また、Ｎ９〜Ｎ１１までの３段のＮ型トランジスタは、各ゲートを各ドレインに接続することにより、０Ｖまでにはならないがノードｂの電位をＶｔｎ（一般には０．７Ｖ程度）の３段分高い電位（３×Ｖｔｎ）まで引き下げることができる。この電位により、Ｐ１０のＰ型トランジスタをオン状態とすることができる。つまり、ノードｂの電位が（３×Ｖｔｎ）電位（約２．１Ｖ程度）であり、この電位が（ＶＤＤ−Ｖｔｐ）、約２．５Ｖ（３．３−０．８）よりも低い値であれば、Ｐ１０のＰ型トランジスタをオン状態とすることができるのである。これを式で表すと次のようになる。
【０１３９】
ノードｂの電位 ＝ ０＋３×Ｖｔｎ ＜ ＶＤＤ − １ × Ｖｔｐ
上の条件を満たせば、Ｐ１０のＰ型トランジスタをオン状態とすることができる。図６の場合も、前述のように、ノードｂの電位が約２．１Ｖであり、これはＶＤＤ−Ｖｔｐの値、約２．５Ｖよりも低い値なので、Ｐ１０のＰ型トランジスタをオン状態とすることができる。
【０１４０】
これにより、入力モードにおいて、５Ｖ入力から３．３Ｖ入力への切り変わり時におけるノードｂのフローティング状態を解消することができ、プルアップ抵抗をオン状態とすることができる。
【０１４１】
また、ノードｂを０Ｖに近づけるためには、Ｎ９〜Ｎ１２のＮ型トランジスタの段数を減らすことにより可能である。このようにする方が、Ｐ１０のＰ型トランジスタをオン状態とするのには好条件となる。
【０１４２】
しかし、Ｎ９〜Ｎ１２のＮ型トランジスタは、５Ｖ入力時においてもオン状態であることにより、このＮ９〜Ｎ１２のＮ型トランジスタの存在により、Ｐ７のＰ型トランジスタを介して、ＶＤＳＵＢ２からノードｂを介してＶＳＳにショート電流が流れてしまう。この時、ＶＤＳＵＢ２をチャージしているのは、ＰＡＤに入力された５Ｖ信号であるから、このチャージ電流は、そのまま入力電流リークとなってしまう。
【０１４３】
このような、入力電流リークを小さくするために、Ｎ９〜Ｎ１２のような複数段のＮ型トランジスタが必要なのである。このＮ型トランジスタの段数を、４段よりも多い５段、６段と増やしていくことは、たとえ各トランジスタのしきい値電圧を小さく設定しても、ノードｂの電位を高くし、しいては５Ｖ入力から３．３Ｖ入力への切り変わり時におけるＰ１０のＰ型トランジスタのオン状態を確保できなくなる。
【０１４４】
図６の電圧トレラント回路としての入出力回路は、入力電流リーク値の規格を数ｕＡ単位にすることを考え、４段のＮ型トランジスタ構成とした。
【０１４５】
また、Ｎ９〜Ｎ１２を介しての入力電流リークであるが、このリーク電流は、入力モードで５Ｖ入力時のみ流れるリーク電流であり、他のモード、条件では流れないものである。
【０１４６】
これにより、図６の入出力回路は、図４のものと比較して、入力モードで入力電位３．３Ｖの時、ノードｂのフローティング状態を無くす機能を有するものである。
【０１４７】
以上述べた図６の回路により、３．３Ｖが出力でき、更に５Ｖが入力されても問題の無いことはもちろんとして、かつどのようなモード及びどのような条件においても、ノードｂのフローティング状態を解消しているので、電流リークの問題が無い、プルアップ抵抗付きの双方向の入出力回路等のインターフェース回路を構成することができる。
【０１４８】
図６における、各モード、各条件における、フローティングＮウエル、ノードｂの電位状態を次の表４にまとめる。
【０１４９】
【表４】
【０１５０】
【発明の効果】
以上の述べた様に、本願発明によれば、内部の電源電圧よりも高電位の外部からの電位が印可される可能性のある、電圧トレラント回路としての入出力回路等のインターフェース回路において、３．３Ｖが出力でき、更に５Ｖが入力されても問題の無い、かつどのようなモード及びどのような条件においても、ノードｂのフローティング状態を実質的に解消しているので、電流リークの問題が実質的に無い双方向の入出力回路等のインターフェース回路を構成することができる。
【０１５１】
また、プルアップ抵抗付きの電圧トレラント回路としての入出力回路等のインターフェース回路においても、３．３Ｖが出力でき、更に５Ｖが入力されても問題の無い、かつどのようなモード及びどのような条件においても、ノードｂのフローティング状態を解消しているので、電流リークの問題が無い双方向の入出力回路等のインターフェース回路を構成することができる。
【図面の簡単な説明】
【図１】 ａは、入出力回路のドライバー部の断面図を示す。ｂは、ａの等価回路図を示す。
【図２】 本願発明を理解するためのインターフェース回路の説明回路図を示す。
【図３】 フローティングＮウエル上に形成したＰ型トランジスタを示す図である。
【図４】 図２を更に改良して、よりリーク電流を防止するインターフェース回路を示している。
【図５】 図４に一つの間トランジスタを追加して、図４では発生する、ある状態のときのＶＤＳＵＢ２のフローティング状態を解消するインターフェース回路である。
【図６】 プルアップ抵抗付きの入出力回路からなるインターフェース回路を示す。
【発明の属する技術分野】
本発明は、半導体回路であるインターフェース回路に関し、詳しくは、一般には電圧トレラント回路と呼ばれているものであり、回路内部の電源電位とは異なる、より高電位の電位を外部から受ける可能性のある入出力回路に関するものである。
【０００２】
【従来の技術】
近年、半導体回路（ＩＣ）は、数百万ゲートを超えるトランジスタ数、および５００を超える半導体実装のピン数を使用し、ロジック、メモリ、ＣＰＵ、アナログセル等、これまで別々のチップで構成されていたものが、一つのチップでシステムを構成することができるようになった。
【０００３】
また、半導体のプロセス技術においても、０．８um、０．６５umといったサブミクロンプロセスから、更なる高集積、高速度、低消費電力等の要求に応えられる０．３５um、０．２５umといったディープサブミクロンプロセスに移行している。さらに、多くの会社で０．１８um、０.１５um及び０.１３umといった更なる微細プロセスの開発をしている。
【０００４】
このように、プロセスの加工寸法が微細になるにつれて、ゲート絶縁膜厚も微細化された。これにより、高速化が可能となった代わりに、ゲート絶縁膜耐圧の限界電圧が低下した。つまり、従来一般的であったＩＣの電源電圧である５Ｖに対する品質の保証をすることができなくなった。また、低消費電力化に一番効果的であるのが、電源電圧を低くすることであるので、ＩＣの電源電圧は、サブミクロンプロセスまでの５Ｖからディープサブミクロンプロセスでは、３．３Ｖが主体となった。
【０００５】
しかし、ＩＣの周辺機器全てが、３．３Ｖに移行できていない現状においては、５Ｖと３．３Ｖの、両方の電圧のインターフェースが必要となる。たとえば、パーソナルコンピュータ用のＰＣＩカードやＳＣＳＩカードのように、ＩＣ自体は３．３Ｖ単一電源ではあるが、そのカードを接続するバスラインにつながっている他のカードの電源電圧が３．３Ｖと５Ｖとの両方の場合が考えられる。このような場合は、３．３Ｖ単一電源のＩＣに対し、３．３Ｖ信号と５Ｖ信号のどちらの信号が入力されても、問題の起こらないインターフェース回路が要求されるであろう。
【０００６】
さらに、０．２５um以下のプロセスになると、３．３Ｖの電圧保証も難しくなり、電源電圧は２．５Ｖまたは２Ｖ、さらには２Ｖ以下へと下がっていくことは必至である。
【０００７】
それでは、図１ａ及び図１ｂを用いて、従来のインターフェース回路としての入出力回路において、電源電圧３．３ＶのＩＣに５Ｖを印可したときにどのような問題が起こるかを以下に説明する。
【０００８】
図１ａは、入出力回路のドライバー部の断面図を示し、図１ｂは、その等価回路図である。Ｎウエル１０３上に作られたＰ型トランジスタ１０１のドレインと基板としてのＮウエル１０３との間にダイオード１０２が形成される。Ｐウエル１０８上に作られたＮ型トランジスタ１０６のドレインと基板としてのＰウエル１０８との間にダイオード１０７が形成される。これらのダイオード１０２及び１０７は、トランジスタをこのように構成することにより、必ずできてしまう寄生ダイオードであるため、ダイオード１０２及び１０７を作らないで、トランジスタだけを作ることはできない。
【０００９】
Ｐ型トランジスタ１０１のソースとＮウエル１０３は、電源（ＶＤＤ）１０４に接続し、Ｎ型トランジスタ１０６のソースとＰウエル１０８は、グランド電源（ＶＳＳ）１０９に接続していることから、ダイオード１０２はパッド（ＰＡＤ）１０５とＶＤＤ１０４間に、ダイオード１０７はＰＡＤ１０５とＶＳＳ１０９間に、それぞれ構成されることとなる。この等価回路を、図１ｂに示す。入出力回路が、入力状態の場合には、Ｐ型トランジスタ１０１のゲート電極をＶＤＤの電位にし、Ｎ型トランジスタ１０６のゲート電極をＶＳＳの電位にすることにより、各トランジスタをオフ状態とする。これにより、ＰＡＤ１０５に入力された信号とのショートを防ぐことができる。しかし、ＰＡＤ１０５にＶＤＤより大きな信号が印可されると、ダイオード１０２を介して、ＰＡＤ１０５とＶＤＤとがショート状態となってしまう。つまり、３．３ＶのＩＣに５Ｖを入力すると、５Ｖ信号と３．３Ｖ電源がショートしてしまう。これは、ＩＣの誤動作や、最悪の場合はＩＣの破壊を引き起こす。
【００１０】
また、プルアップ抵抗もＰＡＤとＶＤＤ間に、Ｐ型トランジスタを接続して抵抗を構成していることから、同様の問題が起こってしまう。つまり、前述のように同じバスラインには、何種類もの各機能回路が接続されており、このバスラインのバスフローティングを防止するために、プルダウン抵抗またはプルアップ抵抗をつける必要がある。しかし、回路の内部電源よりも高い電源が外部から入力される可能性のある、いわゆるトレラント回路においては、上記の理由でプルアップ抵抗をつけられず、プルダウン抵抗を用いる回路しか実現できなかった。
【００１１】
上記の主に電流リークの問題を解決するために、ＵＳＰ５，１５１，６１９（特公平７−１１８６４４号）、ＵＳＰ４，７８２，２５０（特公平７−７９２３２号）及びＵＳＰ５，７２１，５０８には、インターフェース回路を構成するＰ型トランジスタのうちの幾つかのトランジスタを、フローティングＮウエル上に構成することが記載されており、ＵＳＰ５，１４４，１６５（日本特許第２５４７４９１号）及びＵＳＰ４，９６３，７６６（特開平３−１１６３１６号）には、インターフェース回路を構成するＰ型トランジスタのうちの幾つかのトランジスタを、５Ｖ電源に接続されたＮウエル上に構成することが記載されており、ＵＳＰ５，５１２，８４４（特開平８−３２４３４号）、ＵＳＰ５，５４６，０２０（特開平８−８７１５号）及びＵＳＰ５，５７６，６３５には、電流リークを防止するためにトランスミッションゲート回路を用いることが記載されている。
【００１２】
【発明が解決しようとする課題】
しかしながら、上述の従来技術では、内部電源電圧と、内部電源電圧よりも高い電圧が外部から印可される可能性のあるいわゆる電圧トレラント回路としてのインターフェース回路において、どのような入力状態及びどのような出力状態、つまり信号入出力時における考えられる全ての電圧遷移状態において、実質的に問題となる電流リークを防止できていないという問題点があった。
【００１３】
また、従来の技術では、Ｐ型トランジスタにより構成されるプルアップ抵抗付きの電圧トレラント回路としてのインターフェース回路の実現ができなかった。
【００１４】
そこで、本願発明は、内部電源電圧と、回路の内部電源電圧よりも高い電圧が外部から印可される可能性のある、いわゆる電圧トレラント回路としてのインターフェース回路において、信号入出力時における考えられるどのような電圧遷移状態においても、全ての場合において、実質的に問題となる電流リークを防止することができる、より高品質、高付加価値のインターフェース回路を提供することを目的とする。
【００１５】
また、本願発明は、回路の内部電源電圧と、内部電源電圧よりも高い電圧が外部から印可される可能性のある、いわゆる電圧トレラント回路としてのインターフェース回路において、信号入出力時における考えられるどのような電圧遷移状態においても、全ての場合において、問題となる電流リークを防止することができる、より高品質、高付加価値のプルアップ抵抗付きのインターフェース回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本願発明のインターフェース回路は、例えば、
（１）第１電位からなる第１電源（Ｖｄｄ）を供給する端子と、
（２）第１電位よりも低い第２電位からなる第２電源（Ｖｓｓ）を供給する端子と、
（３）データ信号を入力として受け取る第１駆動回路（Ｐ８，Ｎ２）と、
（４）前記第１駆動回路（Ｐ８，Ｎ２）からの出力信号を、第１ノード（ノードａ）を介して入力として受け取る第２駆動回路（Ｐ１，Ｎ１）と、
（５）前記第２駆動回路（Ｐ１，Ｎ１）の出力部と電気的に接続された入出力パッドと、
（６）前記第１電源（Ｖｄｄ）及び前記第２電源（Ｖｓｓ）と電気的に接続された第２ノード（ノードｂ）と、
（７）外部から前記入出力パッドに、前記第２電源（Ｖｓｓ）と等しいかまたはほぼ等しい電位が印可された場合に、前記第２ノード（ノードｂ）を前記第２電位とすることにより、前記第１駆動回路（Ｐ８，Ｎ２）の状態を制御する保護回路（Ｎ３）と、
を有することを特徴とする。
【００１７】
このように、本願発明は、例えば３．３Ｖの内部電源電圧と、回路の内部電源電圧よりも高い、例えば５Ｖの電圧が外部から印可される可能性のある、いわゆる電圧トレラント回路としてのインターフェース回路において、どのようなモードにおいても、つまり信号出力モーと及び信号入力モードのような信号入出力時においても、また考えられるどのような電圧遷移状態においても、つまり０Ｖと３．３Ｖと５Ｖとの、どのような順番の組み合わせでの入力でも、全ての場合において、内部回路のフローティング状態を解消することにより、実質的に問題となる電流リークを防止するものである。
【００１８】
【発明の実施の形態】
まず、図２に基づいて説明する。この図２は、本願発明の基本的な特徴を、特に図４との比較において、説明するための図である。
【００１９】
パッド（ＰＡＤ）は、外部からの信号入出力に用いるものである。ポートＡはデータ信号を示している。ポートＥはイネーブル信号を示しており、ロー（「０」）状態が出力モードを示し、ハイ（「１」）状態が入力モードを示すものである。ポートＸは入力モードの時に、ＰＡＤ電位（入力信号）を内部回路へ伝える出力ポートである。ＶＤＤは電源電圧（正確には、ＶＤＤ電位を供給する端子）であり、たとえば３．３Ｖを示し、ＶＳＳはグラウンド電源電圧（正確には、ＶＳＳ電位を供給する端子）であり、たとえば０Ｖを示し、ＶＤＳＵＢ２はフローティングＮウエルの電位（正確には、フローティングＮウエルの電位を供給する端子）を示す。ＲＩは抵抗であり、Ｌ１〜Ｌ７はロジック回路である。そのうち、Ｌ１，Ｌ２，Ｌ３，Ｌ５及びＬ７はインバータであり、Ｌ６はＮＯＲゲートであり、Ｌ４はＮＡＮＤゲートである。Ｐ１〜Ｐ８は、Ｐ型トランジスタであり、その全てのトランジスタがフローティングＮウエル上に形成されている。Ｎ１、Ｎ２及びＮ４〜Ｎ８は、Ｎ型トランジスタである。node（ノード）ａは、Ｐ１のゲートとＰ５のドレインとの接続部に形成され、node（ノード）ｂは、Ｐ６のゲートとＰ７のドレインとＮ７のドレインとＮ８のドレインとの接続部に形成される。また、Ｐ１及びＮ１を駆動回路（ドライバー）といい、Ｐ８及びＮ２を前置駆動回路（プリドライバー）という。
【００２０】
次に図２を構成する各トランジスタの役割を説明する。
【００２１】
＜図２−説明１：Ｐ１〜Ｐ７＞
Ｐ１〜Ｐ７までの７つのＰ型トランジスタをフローティングＮウエル上に形成する。
【００２２】
このようにＰ型トランジスタをフローティングＮウエル上に構成する。これにより、図３の等価回路に示すように、Ｐ型トランジスタのソースとドレイン間にＶＤＳＵＢ２（フローティングＮウエル）を中心に対抗する２つのダイオードが構成されることになる。
【００２３】
したがって、ドレインにソースの電位より高い５Ｖが印可されても、ＶＤＳＵＢ２とソース間のダイオードがあるため、ドレインからソースに流れる電流経路を遮断することができる。つまり、リーク電流の発生を防止できる。
【００２４】
＜図２−説明２：Ｐ２＞
Ｐ２のＰ型トランジスタにより、ＶＤＳＵＢ２を５Ｖまでチャージする。
【００２５】
Ｐ２により、ＰＡＤとＶＤＳＵＢ２間を接続している。また、Ｐ２のゲートがＶＤＤにつながっていることから、ＰＡＤに０Ｖまたは３．３Ｖを印可してもＰ２はオフ状態にある。しかし、ＰＡＤに５Ｖが入力された場合は、ドレインとゲート間にＶｔｐ（Ｐ型トランジスタのスレッショルド電圧を示し、一般には０．８Ｖ程度）以上の電位差があるため、Ｐ２はオン状態となる。
【００２６】
このようにＰ２の存在により、ＰＡＤに入力された５Ｖと同電位にＶＤＳＵＢ２をチャージすることができる。このＰ２がない場合には、ＶＤＳＵＢ２はＰ１のＰ型トランジスタの寄生ダイオードを介して、入力された５Ｖより、そのダイオードのＶＦ（ダイオードのしきい値電圧）だけ低い電位までしか、チャージされないこととなる。
【００２７】
＜図２−説明３：Ｐ５＞
Ｐ５のＰ型トランジスタにより、Ｐ１のＰ型トランジスタ（ドライバーともいう）のオフ状態を確保する。
【００２８】
Ｐ５により、Ｐ１のゲートとＶＤＳＵＢ２を接続している。Ｐ５のゲートがＶＤＤにつながっていることから、ＰＡＤに５Ｖが入力されＶＤＳＵＢ２が５Ｖになった時、つまり、ゲートにＶＤＤ、つまり３．３Ｖが印可されていて、ソースに５Ｖが印可されている状態となるので、ゲートとソースとの電位差が、トランジスタのしきい値電圧（一般には０．８Ｖ程度）以上の値となるので、このような状況の時、Ｐ５はオン状態となる。これにより、ノードａが５Ｖとなり、Ｐ１のゲートを５Ｖにすることができる。このようにＰ５の存在により、Ｐ１のゲートを５Ｖにするということは、Ｐ５が、双方向入出力回路の出力ドライバーであるＰ１のＰ型トランジスタをオフ状態にする役割を果たしているといえる。
【００２９】
一般には、双方向入出力回路の入力モードでは、Ｐ型トランジスタ（ドライバーともいう）のＰ１のゲートには３．３Ｖが供給され、Ｎ型トランジスタ（ドライバーともいう）のＮ１のゲートには０Ｖが供給され、両トランジスタともオフ状態になっている。５Ｖが入力されている時も、当然入力モードであるからＰ１及びＮ１のトランジスタはオフ状態でなければならない。しかし、ＰＡＤに５Ｖが入力された場合は、Ｐ１のゲートが３．３Ｖでドレインが５Ｖのため、Ｐ１はオン状態となってしまう。これにより、ショート状態にならないまでも、ＰＡＤとＶＤＤ間が接続してしまい、フローティングＮウエルによってダイオードを介した電流経路を遮断した効果がなくなってしまう。
【００３０】
ところが、この図２の例では、Ｐ５の存在により、上述のようにＰＡＤに５Ｖが入力された場合には、Ｐ１のゲートを５Ｖにするので、Ｐ１のドレインが５Ｖとなっても、確実にＰ１をオフ状態とすることができ、電流のリークを防止できるものである。
【００３１】
＜図２−説明４：Ｐ６及びＰ７＞
Ｐ６及びＰ７のＰ型トランジスタにより、プリドライバー部の電流リークを遮断する。
【００３２】
通常は、Ｐ８及びＮ２とにより構成されるインバータ（プリドライバー）により、Ｐ１のドライバーを制御する。しかし、前述のようにＰ５によって、ノードａが５Ｖに引き上がることにより、Ｐ１の場合と同様なトランジスタを介した電流リーク経路が、プリドライバー部であるＰ８にもできてしまう。このように、ＰＡＤへの５Ｖ入力に対する電流リーク経路の遮断対策は、ドライバー部からプリドライバー部へというように、その前段の回路へと随時推移していってしまう。このような電流リーク経路対策を各Ｐ型トランジスタに施すことは、ポートＡからＰＡＤまでの伝播遅延時間を長くしてしまうことになり、高速動作対応をできなくしてしまう。
【００３３】
このことを防止するために、Ｐ６を、Ｐ８とノードａとの間に挿入することによって、電流リークの遮断対策の経路をポートＡからＰＡＤまでの伝播遅延経路からそらすことができる。つまり、Ｐ８とＮ２とからなる回路の前段の回路であるＬ５のインバーターには、５Ｖ入力による電流リーク対策を施す必要が無くなるのである。
【００３４】
また、Ｐ５と同じ働きをＰ６に対して行う、Ｐ７を設けることにより、プリドライバー部（ノードａ）の電流リーク経路を遮断することができる。つまり、外部から５Ｖの入力があった場合には、前述のＰ５のように、ゲートに印可される電圧とソースに印可される電圧との電位差によりＰ７がオン状態となりノードｂが５Ｖに引き上がることによって、Ｐ６は確実にオフ状態となる。これにより、プリドライバー部における電流リーク経路が確実に遮断されることとなるのである。
【００３５】
＜図２−説明５：Ｎ１、Ｎ２及びＮ４〜Ｎ７＞
Ｎ１、Ｎ２及びＮ４〜Ｎ７のＮ型トランジスタにより、不安定状態を削減する。
【００３６】
まず、不安定状態とは、例えばノードｂがフローティング状態となることである。ノードｂがフローティング状態となるということは、Ｐ６がオン状態またはオフ状態のどちらの状態になるか分からないという事態である。これは、ＩＣにとって不安定な状態であり、すなわち電流リーク経路ができ易い状態といえる。ここでは、最初にノードｂの状態から説明する。
【００３７】
Ｐ６のＰ型トランジスタは、ＩＣの安定動作を保証するためには、つまり理想的には以下の状態である必要がある。
【００３８】
・入力モードにおいて、５Ｖ入力時 ： Ｐ６はオフ状態 → ノードｂ ： ５Ｖ
・その他のモード ： Ｐ６はオン状態 → ノードｂ ： ０Ｖ
しかし、図２の場合は、次のような状態となる。
【００３９】
入力モード（ポートＥがハイ状態）で、ＰＡＤに５Ｖが入力された時は、Ｐ７がオン状態となる。これにより、Ｐ６のゲート電位であるノードｂは５Ｖになるので、Ｐ６はオフ状態となる。
【００４０】
その他のモードにおいて、ノードｂは以下の状態である。
【００４１】
・出力モード（ポートＥがロー状態） ： Ｎ８のＮ型トランジスタがオンするため、ノードｂは０Ｖとなる。
【００４２】
・入力モード、０Ｖ入力時 ： 入力０Ｖの前の入力電位状態により、次の３つの場合に分けられる。
【００４３】
入力電位が０Ｖ→３．３Ｖ→０Ｖと遷移した場合 ： Ｎ４〜Ｎ７がオン状態及びＰ７がオフ状態なので、ノードｂは３．３Ｖ−４×Ｖｔｎ（Ｎ型トランジスタのしきい値電圧、一般には０．７Ｖ程度）となる。
【００４４】
入力電位が５Ｖ→３．３Ｖ→０Ｖと遷移した場合 ： Ｎ８がオフ状態であり、Ｎ７がオフ状態のまま（５Ｖ入力による、詳細は後述の記載を参照）なので、ノードｂはフローティング状態となる。
【００４５】
入力電位が５Ｖ→０Ｖと遷移した場合 ： 上記の（２）の場合と同様に、ノードｂはフローティング状態となる。
【００４６】
・入力モード、３．３Ｖ入力時 ： 入力３．３Ｖの前の入力電位状態により、次の２つの場合に分けられる。
【００４７】
入力電位が０Ｖ→３．３Ｖと遷移した場合： Ｎ８及びＰ７がオフ状態であるが、Ｎ４〜Ｎ７がオン状態なので、ノードｂは３．３Ｖ−４×Ｖｔｎ（Ｎ型トランジスタのしきい値電圧、一般には０．７Ｖ程度）の状態となる。
【００４８】
入力電位が５Ｖ→３．３Ｖと遷移した場合：Ｎ８がオフ状態であり、Ｎ７がオフ状態のまま（５Ｖ入力による、詳細は後述の記載を参照）なので、ノードｂはフローティング状態となる。
【００４９】
以上の入力モード３．３Ｖの場合において、上記（１）の場合は、それよりも前の入力電位状態が５Ｖであれば、上記（２）と同様にノードｂはフローティング状態となってしまう。
【００５０】
ＩＣにおいて、トランジスタのゲート電位がフローティング状態になるということは、動作の保証ができなくなる場合が生じるということを意味する。よって、入力モードにおける入力電圧が、高電位から０Ｖまたは３．３Ｖになる場合、つまり５Ｖ→３．３Ｖとなる場合、５Ｖ→０Ｖになる場合、５Ｖ→３．３Ｖ→０Ｖとなる場合の３つの場合において、この図２のインターフェース回路となる入出力回路にとって、不安定な状態といえる。これは、ノードｂのフローティング状態から起こる不安定さである。ただし、他の状態では、きわめて安定した動作を示している。
【００５１】
ノードｂが不安定となるということは、Ｐ６がオン状態またはオフ状態のどちらの状態となるか分からない、ことを意味する。したがって、３．３Ｖの入力時において、Ｐ６がオフ状態となった場合には、ノードａもフローティング状態となってしまう。これにより、Ｐ１のＰ型トランジスタ（ドライバー）がオン状態になってしまう可能性がある。つまり、ＰＡＤとＶＤＤが接続してしまう可能性がでてくるわけである。
【００５２】
そこで、Ｎ４〜Ｎ７の４つのＮ型トランジスタは、ノードｂの不安定（フローティング）状態を削減するために構成した回路である。
【００５３】
ＶＤＤにＮ型トランジスタのＮ４を接続してあることから、Ｎ４のドレイン電位はＶＤＤからＶｔｎ（Ｎ型トランジスタのしきい値電圧、一般的には０．７Ｖ程度）だけ低い電圧までしかチャージすることができない。Ｎ５からＮ７までの３段のＮ型トランジスタも、各ゲート電極をソース電位につないでいることから、各ドレイン電位は、ソース電位からＶｔｎだけ低い電圧となる。これにより、ノードｂはＶＤＤよりＶｔｎ４段分低い電位となる。この電位は、０ＶにはならないがＰ６にとってロー電位と認識するのに十分な低い電位である。したがって、Ｎ４〜Ｎ７のＮ型トランジスタがオンすることにより、Ｐ６をオン状態とさせ、ノードａを３．３Ｖに固定することができる。
【００５４】
ここで、Ｎ型トランジスタのしきい値電圧が一般的には０．７Ｖ程度であることから、Ｎ４〜Ｎ７に相当するトランジスタの段数としては、２段以上及び４段以下が好ましい。図２においては、４段とした。これは、Ｐ６を確実にオン状態とするために、別の言い方をするとノードｂをより０Ｖに近づけるために４段とした。これ以上段数が多いと、ノードｂを０Ｖに近づけるスピードが遅くなってしまう。また、この段数が少なすぎるとＰ６のコントロール、さらにノードａのコントロールがし難くなってしまう。
【００５５】
また、この図２の回路は、Ｎ４のゲートがＬ３のインバータにより制御されており、Ｌ３がポートＥからの信号により制御されている。よって、Ｎ８がオン状態にある時は、Ｎ４はオフ状態にあり、ＶＤＤからＶＳＳにショート電流が流れることはない。さらに、仮にＡＣ動作時において、コンテンションが起こった場合にも、Ｎ４〜Ｎ７の４段の接続により、トランジスタの能力は非常に低下していることから、１０ｕＡ程度しかショート電流は流れない。
【００５６】
次に、ＰＡＤに５Ｖが入力された場合は、Ｐ７がオン状態となることによって、ノードｂは５Ｖとなる。この時、Ｎ４〜Ｎ６の３つのＮ型トランジスタはオン状態であるが、Ｎ７のドレイン電位（ノードｂ）がゲート電位より高い５Ｖであることから、Ｎ７はオフ状態となる。これにより、ＶＤＳＵＢ２からＶＤＤへのリーク経路を遮断することができる。これが、入力電位として５Ｖが入力されて、その後０Ｖなり、３．３Ｖが入力されると、このＮ７がオフ状態となっていることから、ノードｂをフローティング状態とする原因となる。このように、一旦オフ状態となったＮ７により、ノードｂは、再度５Ｖが入力されるか、または出力モードとならない限りフローティング状態のままである。
【００５７】
このように、Ｎ７のＮ型トランジスタは、一旦オフ状態となった場合は、ノードｂが０Ｖ（実際には、Ｎ７のゲート電位よりしきい値電圧Ｖｔｎ分低い電位）にならないとオン状態に復帰することはない。これは、Ｎ４〜Ｎ７の回路が、前述のように入力モードにおいて以下のように動作することを意味する。
【００５８】
・０Ｖから３．３Ｖになった場合 ： ノードｂをロー電位に保持する。
【００５９】
・５Ｖから３．３Ｖになった場合 ： ノードｂはフローティング状態。
【００６０】
よって、Ｎ４〜Ｎ７の回路は、ノードｂにおける２つの不安定状態のうち、１つの条件を解決した回路といえる。
【００６１】
＜図２−説明６：Ｐ３及びＰ４＞
Ｐ３及びＰ４により、ＶＤＳＵＢ２を３．３Ｖに固定する。
【００６２】
出力モードにおいては、一切の信号入力を考慮する必要がないため、ＶＤＳＵＢ２はＶＤＤと同電位に固定されたほうがいい。この「一切の信号入力を考慮する必要がない」という意味は、通常、図２のようなインターフェース回路としての入出力回路のパッドは、その先でデータバス等に接続されている。そのデータバスは、他にも各種回路が接続されているが、一度に１つの回路しかオンさせないという概念となっているからである。
【００６３】
ＶＤＳＵＢ２をＶＤＤと同電位に固定するための役割を果たしているのが、Ｐ３及びＰ４のＰ型トランジスタである。Ｐ１及びＮ１からなるドライバーは、出力モードにおいて、ノードａまたはＰＡＤのどちらか一方が必ず０Ｖになる。よって、ノードａが０Ｖの時は、Ｐ４がオン状態となり、ＶＤＳＵＢ２をＶＤＤ電位にチャージする。また、ＰＡＤが０Ｖの時は、Ｐ３がオン状態となり、ＶＤＳＵＢ２をＶＤＤ電位にチャージすることになる。
【００６４】
ここで、Ｐ３のゲートは、ＰＡＤから直接信号を受け取るために、ＰＡＤに静電気が印可された場合に破壊されやすくなる。よって、Ｌ１のインバータの入力と同様に、ＲＩの保護抵抗を介してＰＡＤとＰ３のゲートとを接続し、静電気によるゲート絶縁膜の破壊を起こりにくくしている。
【００６５】
また、Ｐ３は、入力モードにおいて、ＰＡＤに０Ｖが入力された時、ＶＤＳＵＢ２をＶＤＤ電位にチャージする役割も果たしている。
【００６６】
以上述べた図２の回路の、各モード、各条件における、フローティングＮウエル、ノードｂの電位状態を次の表１にまとめる。
【００６７】
【表１】
次に、図４に基づいて説明する。図４は、図２を更に改良して、よりリーク電流を防止するインターフェース回路を示している。特に、図４では、図２と比較して、入力モードにおける入力電位０Ｖの状態でのリーク電流を確実に防止していることを特徴とする。
【００６９】
図４において、図２と同様の構成を示すものは、以下に説明するように同様の符号をつけてある。パッド（ＰＡＤ）は、外部からの信号入出力に用いるものである。ポートＡはデータ信号を示している。ポートＥはイネーブル信号を示しており、ロー（「０」）状態が出力モードを示し、ハイ（「１」）状態が入力モードを示すものである。ポートＸは入力モードの時に、ＰＡＤ電位（入力信号）を内部回路へ伝える出力ポートである。ＶＤＤは電源電圧（正確には、ＶＤＤ電位を供給する端子）であり、たとえば３．３Ｖを示し、ＶＳＳはグラウンド電源電圧（正確には、ＶＳＳ電位を供給する端子）であり、たとえば０Ｖを示し、ＶＤＳＵＢ２はフローティングＮウエルの電位（正確には、フローティングＮウエルの電位を供給する端子）を示す。ＲＩは抵抗であり、Ｌ１〜Ｌ７はロジック回路である。そのうち、Ｌ１，Ｌ２，Ｌ５及びＬ７はインバータであり、Ｌ３及びＬ６はＮＯＲゲートであり、Ｌ４はＮＡＮＤゲートである。Ｐ１〜Ｐ８は、Ｐ型トランジスタであり、その全てのトランジスタがフローティングＮウエル上に形成されている。Ｎ１〜Ｎ８は、Ｎ型トランジスタである。node（ノード）ａは、Ｐ１のゲートとＰ５のドレインとの接続部に形成され、node（ノード）ｂは、Ｐ６のゲートとＰ７のドレインとＮ３のドレインとＮ７のドレインとＮ８のドレインとの接続部に形成される。また、Ｐ１及びＮ１を駆動回路（ドライバー）といい、Ｐ８及びＮ２を前置駆動回路（プリドライバー）という。以上より、図２と図４との違いは、Ｎ３のＮ型トランジスタの有無である。
【００７０】
次に図４を構成する各トランジスタの役割を説明する。
【００７１】
＜図４−説明１：Ｐ１〜Ｐ７＞
Ｐ１〜Ｐ７までの７つのＰ型トランジスタをフローティングＮウエル上に形成する。
【００７２】
このようにＰ型トランジスタをフローティングＮウエル上に構成する。これにより、図３の等価回路に示すように、Ｐ型トランジスタのソースとドレイン間にＶＤＳＵＢ２（フローティングＮウエル）を中心に対抗する２つのダイオードが構成されることになる。
【００７３】
したがって、ドレインにソースの電位より高い５Ｖが印可されても、ＶＤＳＵＢ２とソース間のダイオードがあるため、ドレインからソースに流れる電流経路を遮断することができる。つまり、リーク電流の発生を防止できる。
【００７４】
＜図４−説明２：Ｐ２＞
Ｐ２のＰ型トランジスタにより、ＶＤＳＵＢ２を５Ｖまでチャージする。
【００７５】
Ｐ２により、ＰＡＤとＶＤＳＵＢ２間を接続している。また、Ｐ２のゲートがＶＤＤにつながっていることから、ＰＡＤに０Ｖまたは３．３Ｖを印可してもＰ２はオフ状態にある。しかし、ＰＡＤに５Ｖが入力された場合は、ドレインとゲート間にＶｔｐ（Ｐ型トランジスタのスレッショルド電圧を示し、一般には０．８Ｖ程度）以上の電位差があるため、Ｐ２はオン状態となる。
【００７６】
このようにＰ２の存在により、ＰＡＤに入力された５Ｖと同電位にＶＤＳＵＢ２をチャージすることができる。このＰ２がない場合には、ＶＤＳＵＢ２はＰ１のＰ型トランジスタの寄生ダイオードを介して、入力された５Ｖより、そのダイオードのＶＦ（ダイオードのしきい値電圧）だけ低い電位までしか、チャージされないこととなる。
【００７７】
＜図４−説明３：Ｐ５＞
Ｐ５のＰ型トランジスタにより、Ｐ１のＰ型トランジスタ（ドライバーともいう）のオフ状態を確保する。
【００７８】
Ｐ５により、Ｐ１のゲートとＶＤＳＵＢ２を接続している。Ｐ５のゲートがＶＤＤにつながっていることから、ＰＡＤに５Ｖが入力されＶＤＳＵＢ２が５Ｖになった時、つまり、ゲートにＶＤＤ、つまり３．３Ｖが印可されていて、ソースに５Ｖが印可されている状態となるので、ゲートとソースとの電位差が、トランジスタのしきい値電圧（一般には０．８Ｖ程度）以上の値となるので、このような状況の時、Ｐ５はオン状態となる。これにより、ノードａが５Ｖとなり、Ｐ１のゲートを５Ｖにすることができる。このようにＰ５の存在により、Ｐ１のゲートを５Ｖにするということは、Ｐ５が、双方向入出力回路の出力ドライバーであるＰ１のＰ型トランジスタをオフ状態にする役割を果たしているといえる。
【００７９】
一般には、双方向入出力回路の入力モードでは、Ｐ型トランジスタ（ドライバーともいう）のＰ１のゲートには３．３Ｖが供給され、Ｎ型トランジスタ（ドライバーともいう）のＮ１のゲートには０Ｖが供給され、両トランジスタともオフ状態になっている。５Ｖが入力されている時も、当然入力モードであるからＰ１及びＮ１のトランジスタはオフ状態でなければならない。しかし、ＰＡＤに５Ｖが入力された場合は、Ｐ１のゲートが３．３Ｖでドレインが５Ｖのため、Ｐ１はオン状態となってしまう。これにより、ショート状態にならないまでも、ＰＡＤとＶＤＤ間が接続してしまい、フローティングＮウエルによってダイオードを介した電流経路を遮断した効果がなくなってしまう。
【００８０】
ところが、この図４の例では、Ｐ５の存在により、上述のようにＰＡＤに５Ｖが入力された場合には、Ｐ１のゲートを５Ｖにするので、Ｐ１のドレインが５Ｖとなっても、確実にＰ１をオフ状態とすることができ、電流のリークを防止できるものである。
【００８１】
＜図４−説明４：Ｐ６及びＰ７＞
Ｐ６及びＰ７のＰ型トランジスタにより、プリドライバー部の電流リークを遮断する。
【００８２】
通常は、Ｐ８及びＮ２とにより構成されるインバータ（プリドライバー）により、Ｐ１のドライバーを制御する。しかし、前述のようにＰ５によって、ノードａが５Ｖに引き上がることにより、Ｐ１の場合と同様なトランジスタを介した電流リーク経路が、プリドライバー部であるＰ８にもできてしまう。このように、ＰＡＤへの５Ｖ入力に対する電流リーク経路の遮断対策は、ドライバー部からプリドライバー部へというように、その前段の回路へと随時推移していってしまう。このような電流リーク経路対策を各Ｐ型トランジスタに施すことは、ポートＡからＰＡＤまでの伝播遅延時間を長くしてしまうことになり、高速動作対応をできなくしてしまう。
【００８３】
このことを防止するために、Ｐ６を、Ｐ８とノードａとの間に挿入することによって、電流リークの遮断対策の経路をポートＡからＰＡＤまでの伝播遅延経路からそらすことができる。つまり、Ｐ８とＮ２とからなる回路の前段の回路であるＬ５のインバーターには、５Ｖ入力による電流リーク対策を施す必要が無くなるのである。
【００８４】
また、Ｐ５と同じ働きをＰ６に対して行う、Ｐ７を設けることにより、プリドライバー部（ノードａ）の電流リーク経路を遮断することができる。つまり、外部から５Ｖの入力があった場合には、前述のＰ５のように、ゲートに印可される電圧とソースに印可される電圧との電位差によりＰ７がオン状態となりノードｂが５Ｖに引き上がることによって、Ｐ６は確実にオフ状態となる。これにより、プリドライバー部における電流リーク経路が確実に遮断されることとなるのである。
【００８５】
＜図４−説明５：Ｎ１〜Ｎ７＞
Ｎ１〜Ｎ７のＮ型トランジスタにより、不安定状態を削減する。
【００８６】
まず、不安定状態とは、例えばノードｂがフローティング状態となることである。ノードｂがフローティング状態となるということは、Ｐ６がオン状態またはオフ状態のどちらの状態になるか分からないという事態である。これは、ＩＣにとって不安定な状態であり、すなわち電流リーク経路ができ易い状態といえる。ここでは、最初にノードｂの状態から説明する。
【００８７】
Ｐ６のＰ型トランジスタは、ＩＣの安定動作を保証するためには、つまり理想的には以下の状態である必要がある。
【００８８】
・入力モードにおいて、５Ｖ入力時 ： Ｐ６はオフ状態 → ノードｂ ：５Ｖ
・その他のモード ： Ｐ６はオン状態 → ノードｂ ： ０Ｖ
しかし、図４の場合は、次のような状態となる。
【００８９】
入力モード（ポートＥがハイ状態）で、ＰＡＤに５Ｖが入力された時は、Ｐ７がオン状態となる。これにより、Ｐ６のゲート電位であるノードｂは５Ｖになるので、Ｐ６はオフ状態となる。
【００９０】
その他のモードにおいて、ノードｂは以下の状態である。
【００９１】
・出力モード（ポートＥがロー状態） ： Ｎ８のＮ型トランジスタがオンするため、ノードｂは０Ｖとなる。
【００９２】
・入力モード、０Ｖ入力時 ： Ｎ３のＮ型トランジスタがオン状態となるため、ノードｂは０Ｖとなる。この場合が、図２と比較した場合の、図４の特徴である。
【００９３】
・入力モード、３．３Ｖ入力時 ： Ｎ３、Ｎ８及びＰ７がオフ状態にあるので、ノードｂはフローティング状態となる。
【００９４】
ＩＣにおいて、トランジスタのゲート電位がフローティング状態になるということは、動作の保証ができなくなる場合が生じるということを意味する。よって、入力モードにおける入力電圧が、３．３Ｖになる場合において、この図４のインターフェース回路となる入出力回路にとって、不安定な状態といえる。これは、ノードｂのフローティング状態から起こる不安定さである。ただし、他の状態では、図２に比較しても、きわめて安定した動作を示している。これは、Ｎ型トランジスタであるＮ３の存在により、図４の回路にとって、図２の回路よりも安定動作が可能となるのである。
【００９５】
ノードｂが不安定となるということは、Ｐ６がオン状態またはオフ状態のどちらの状態となるか分からない、ことを意味する。したがって、３．３Ｖの入力時において、Ｐ６がオフ状態となった場合には、ノードａもフローティング状態となってしまう。これにより、Ｐ１のＰ型トランジスタ（ドライバー）がオン状態になってしまう可能性がある。つまり、ＰＡＤとＶＤＤが接続してしまう可能性がでてくるわけである。
【００９６】
しかし、図２と比較して、ＩＣの実使用上では、図４の回路はそれほど問題とならないと考えられる。なぜなら、図４において、この問題となるときのＶＤＤとＰＡＤの電位は、両電位とも３．３Ｖであるからである。つまり、フローティングによりＰ１が不安定化となる現象は、ＩＣのＶＤＤ（この場合３．３Ｖ）と、外部から入力されるＶＤＤ（この場合３．３Ｖ）の差分が起電力となるからであり、今回の場合は、この差はほとんど無いに等しいので、リーク電流も起こりにくいことになる。しかし、ＩＣにとっては、好ましくない状態であることは確かである。
【００９７】
そこで、Ｎ４〜Ｎ７の４つのＮ型トランジスタは、ノードｂの不安定（フローティング）状態を更に削減するために構成した回路である。
【００９８】
ＶＤＤにＮ型トランジスタのＮ４を接続してあることから、Ｎ４のドレイン電位はＶＤＤからＶｔｎ（Ｎ型トランジスタのしきい値電圧、一般的には０．７Ｖ程度）だけ低い電圧までしかチャージすることができない。Ｎ５からＮ７までの３段のＮ型トランジスタも、各ゲート電極をソース電位につないでいることから、各ドレイン電位は、ソース電位からＶｔｎだけ低い電圧となる。これにより、ノードｂはＶＤＤよりＶｔｎ４段分低い電位となる。この電位は、０ＶにはならないがＰ６にとってロー電位と認識するのに十分な低い電位である。したがって、Ｎ４〜Ｎ７のＮ型トランジスタがオンすることにより、Ｐ６をオン状態とさせ、ノードａを３．３Ｖに固定することができる。
【００９９】
ここで、Ｎ型トランジスタのしきい値電圧が一般的には０．７Ｖ程度であることから、Ｎ４〜Ｎ７に相当するトランジスタの段数としては、２段以上及び４段以下が好ましい。図４においては、４段とした。これは、Ｐ６を確実にオン状態とするために、別の言い方をするとノードｂをより０Ｖに近づけるために４段とした。これ以上段数が多いと、ノードｂを０Ｖに近づけるスピードが遅くなってしまう。また、この段数が少なすぎるとＰ６のコントロール、さらにノードａのコントロールがし難くなってしまう。
【０１００】
また、この図４の回路は、Ｎ４のゲートがＬ３のＮＯＲゲートにより制御されており、更にＬ３がＰＡＤとポートＥからの信号により制御されている。よって、Ｎ３またはＮ８がオン状態にある時は、Ｎ４はオフ状態にあり、ＶＤＤからＶＳＳにショート電流が流れることはない。さらに、仮にＡＣ動作時において、コンテンションが起こった場合にも、Ｎ４〜Ｎ７の４段の接続により、トランジスタの能力は非常に低下していることから、１０ｕＡ程度しかショート電流は流れない。
【０１０１】
次に、ＰＡＤに５Ｖが入力された場合は、Ｐ７がオン状態となることによって、ノードｂは５Ｖとなる。この時、Ｎ４〜Ｎ６の３つのＮ型トランジスタはオン状態であるが、Ｎ７のドレイン電位（ノードｂ）がゲート電位より高い５Ｖであることから、Ｎ７はオフ状態となる。これにより、ＶＤＳＵＢ２からＶＤＤへのリーク経路を遮断することができる。これが、入力電位として５Ｖが入力されて、その後３．３Ｖが入力された時に、このＮ７がオフ状態となっていることから、ノードｂをフローティング状態とする原因となる。このように、一旦オフ状態となったＮ７により、ノードｂは、次に０Ｖが入力されるか、再度５Ｖが入力されるか、または出力モードとならない限りフローティング状態のままである。この点、図４は、図２より優れているといえる。つまり、図４の回路では、前の入力電位如何によらず、入力電位０ＶでノードｂをＶＳＳ（０Ｖ）とすることができるのに対して、図２は、前の入力電位が５Ｖの場合は、入力電位０Ｖでも、ノードｂはフローティング状態のままである。
【０１０２】
このように、Ｎ７のＮ型トランジスタは、一旦オフ状態となった場合は、ノードｂが０Ｖ（実際には、Ｎ７のゲート電位よりしきい値電圧Ｖｔｎ分低い電位）にならないとオン状態に復帰することはない。これは、Ｎ４〜Ｎ７の回路が、前述のように入力モードにおいて以下のように動作することを意味する。
【０１０３】
・０Ｖから３．３Ｖになった場合 ： ノードｂをロー電位に保持する。
【０１０４】
・５Ｖから３．３Ｖになった場合 ： ノードｂはフローティング状態。
【０１０５】
よって、Ｎ４〜Ｎ７の回路は、ノードｂにおける２つの不安定状態のうち、１つの条件を解決した回路といえる。
【０１０６】
＜図４−説明６：Ｐ３及びＰ４＞
Ｐ３及びＰ４により、ＶＤＳＵＢ２を３．３Ｖに固定する。
【０１０７】
出力モードにおいては、一切の信号入力を考慮する必要がないため、ＶＤＳＵＢ２はＶＤＤと同電位に固定されたほうがいい。この「一切の信号入力を考慮する必要がない」という意味は、通常、図４のようなインターフェース回路としての入出力回路のパッドは、その先でデータバス等に接続されている。そのデータバスは、他にも各種回路が接続されているが、一度に１つの回路しかオンさせないという概念となっているからである。
【０１０８】
ＶＤＳＵＢ２をＶＤＤと同電位に固定するための役割を果たしているのが、Ｐ３及びＰ４のＰ型トランジスタである。Ｐ１及びＮ１からなるドライバーは、出力モードにおいて、ノードａまたはＰＡＤのどちらか一方が必ず０Ｖになる。よって、ノードａが０Ｖの時は、Ｐ４がオン状態となり、ＶＤＳＵＢ２をＶＤＤ電位にチャージする。また、ＰＡＤが０Ｖの時は、Ｐ３がオン状態となり、ＶＤＳＵＢ２をＶＤＤ電位にチャージすることになる。
【０１０９】
ここで、Ｐ３のゲートは、ＰＡＤから直接信号を受け取るために、ＰＡＤに静電気が印可された場合に破壊されやすくなる。よって、Ｌ１のインバータの入力と同様に、ＲＩの保護抵抗を介してＰＡＤとＰ３のゲートとを接続し、静電気によるゲート絶縁膜の破壊を起こりにくくしている。
【０１１０】
また、Ｐ３は、入力モードにおいて、ＰＡＤに０Ｖが入力された時、ＶＤＳＵＢ２をＶＤＤ電位にチャージする役割も果たしている。
【０１１１】
以上述べた図４の回路により、３．３Ｖが出力でき、更に５Ｖが入力されても問題の無い、かつ実質的に電流リークの問題も無い双方向の入出力回路等のインターフェース回路を構成することができる。図４における、各モード、各条件における、フローティングＮウエル、ノードｂの電位状態を次の表２にまとめる。
【０１１２】
【表２】
次に、図５に基づいて説明する。図５は、図４に一つの間トランジスタを追加して、図４では発生する、ある状態のときのＶＤＳＵＢ２のフローティング状態を解消するインターフェース回路である。その他の特徴及び性能は、図４と同じである。
【０１１４】
図５において、図４と同様の構成を示すものは、以下に説明するように同様の符号をつけてある。パッド（ＰＡＤ）は、外部からの信号入出力に用いるものである。ポートＡはデータ信号を示している。ポートＥはイネーブル信号を示しており、ロー（「０」）状態が出力モードを示し、ハイ（「１」）状態が入力モードを示すものである。ポートＸは入力モードの時に、ＰＡＤ電位（入力信号）を内部回路へ伝える出力ポートである。ＶＤＤは電源電圧（正確には、ＶＤＤ電位を供給する端子）であり、たとえば３．３Ｖを示し、ＶＳＳはグラウンド電源電圧（正確には、ＶＳＳ電位を供給する端子）であり、たとえば０Ｖを示し、ＶＤＳＵＢ２はフローティングＮウエルの電位（正確には、フローティングＮウエルの電位を供給する端子）を示す。ＲＩは抵抗であり、Ｌ１〜Ｌ７はロジック回路である。そのうち、Ｌ１，Ｌ２，Ｌ５及びＬ７はインバータであり、Ｌ３及びＬ６はＮＯＲゲートであり、Ｌ４はＮＡＮＤゲートである。Ｐ１〜Ｐ８及びＰ１１は、Ｐ型トランジスタであり、その全てのトランジスタがフローティングＮウエル上に形成されている。Ｎ１〜Ｎ８は、Ｎ型トランジスタである。node（ノード）ａは、Ｐ１のゲートとＰ５のドレインとの接続部に形成され、node（ノード）ｂは、Ｐ６のゲートとＰ７のドレインとＮ３のドレインとＮ７のドレインとＮ８のドレインとＰ１１のゲートとの接続部に形成される。また、Ｐ１及びＮ１を駆動回路（ドライバー）といい、Ｐ８及びＮ２を前置駆動回路（プリドライバー）という。以上より、図５と図４との違いは、Ｐ１１のＰ型トランジスタの有無である。
【０１１５】
＜図５−説明１：Ｐ１１＞
図５を構成する各トランジスタの役割は、Ｐ１１のＰ型トランジスタの役割を除いて、前述の図４の場合と同様である。したがって、Ｐ１１の役割についてのみ、ここで説明する。それ以外の各トランジスタの役割については、図４の説明を参照されたい。
【０１１６】
図４のインターフェース回路を示す入出力回路では、表２にあるように、入力モードで入力電位３．３Ｖの場合は、次の特性を示す。
【０１１７】
・入力モード、３．３Ｖ入力時、前の入力電位が０Ｖの場合 ：
ＶＤＳＵＢ２はフローティング（３．３Ｖ−ＶＦ）であり、
ノードｂの電位は３．３Ｖ−４×Ｖｔｎである。
【０１１８】
入力モード、３．３Ｖ入力時、前の入力電位が５Ｖの場合 ：
ＶＤＳＵＢ２はフローティング（３．３Ｖ−ＶＦ）であり、
ノードｂの電位はフローティングである。
【０１１９】
ここで、Ｐ１１のＰ型トランジスタは、フローティングＮウエル上に形成され、そのゲートがノードｂに接続されており、そのソース及びドレインがそれぞれＶＤＤ電位及びＶＳＵＢ２電位に接続されている。このＰ１１のＰ型トランジスタの役割は、Ｐ３及びＰ４のＰ型トランジスタと同様に、ＶＤＳＵＢ２電位をＶＤＤ電位に固定するものである。
【０１２０】
図５の入出力回路では、図４の回路と同様に、入力モードで入力電位が０Ｖの場合には、その前の電位の値如何によらず、ノードｂの電位は必ず０Ｖとなる。したがって、上記に説明した入力モードで入力電位３．３Ｖの場合に、その前の入力電位が０Ｖの場合には、ノードｂの電位が３．３Ｖ−４×Ｖｔｎとなり、Ｐ型トランジスタをオン状態とするには十分な値となる。このことから、Ｐ１１のＮ型トランジスタは、入力モードで入力電位３．３Ｖの場合で、その前の入力電位が０Ｖの場合には、ＶＤＳＵＢ２の電位をＶＤＤ電位、つまり３．３Ｖに固定することができる。
【０１２１】
これにより、図５の入出力回路は、図４のものと比較して、ＩＣ内部でのフローティング状態を少なくする機能を有するものである。
【０１２２】
図５における、各モード、各条件における、フローティングＮウエル、ノードｂの電位状態を次の表３にまとめる。
【０１２３】
【表３】
次に、図６に基づいて説明する。図６は、プルアップ抵抗付きの入出力回路からなるインターフェース回路を示す。図６は、図４にプルアップ抵抗を追加して、図４では発生する、ある状態のときのフローティング状態を解消するインターフェース回路である。その他の特徴及び性能は、図４と同じである。
【０１２５】
図６において、図４と同様の構成を示すものは、以下に説明するように同様の符号をつけてある。パッド（ＰＡＤ）は、外部からの信号入出力に用いるものである。ポートＡはデータ信号を示している。ポートＥはイネーブル信号を示しており、ロー（「０」）状態が出力モードを示し、ハイ（「１」）状態が入力モードを示すものである。ポートＸは入力モードの時に、ＰＡＤ電位（入力信号）を内部回路へ伝える出力ポートである。ＶＤＤは電源電圧（正確には、ＶＤＤ電位を供給する端子）であり、たとえば３．３Ｖを示し、ＶＳＳはグラウンド電源電圧（正確には、ＶＳＳ電位を供給する端子）であり、たとえば０Ｖを示し、ＶＤＳＵＢ２はフローティングＮウエルの電位（正確には、フローティングＮウエルの電位を供給する端子）を示す。ＲＩは抵抗であり、Ｌ１〜Ｌ７はロジック回路である。そのうち、Ｌ１，Ｌ２，Ｌ５及びＬ７はインバータであり、Ｌ３及びＬ６はＮＯＲゲートであり、Ｌ４はＮＡＮＤゲートである。Ｐ１〜Ｐ１０は、Ｐ型トランジスタであり、その全てのトランジスタがフローティングＮウエル上に形成されている。Ｎ１〜Ｎ１２は、Ｎ型トランジスタである。node（ノード）ａは、Ｐ１のゲートとＰ５のドレインとの接続部に形成され、node（ノード）ｂは、Ｐ６のゲートとＰ７のドレインとＮ３のドレインとＮ７のドレインとＮ８のドレインとＰ１０のゲートとの接続部に形成される。また、Ｐ１及びＮ１を駆動回路（ドライバー）といい、Ｐ８及びＮ２を前置駆動回路（プリドライバー）という。以上より、図６と図４との違いは、Ｐ９及びＰ１０のＰ型トランジスタの有無、並びにＮ９〜Ｎ１２のＮ型トランジスタの有無である。
【０１２６】
一般的に、プルアップ抵抗付きの入出力回路のようなインターフェース回路を、電圧トレラント回路に対応する回路とすることは、つまり今回の図６の回路とすることは、Ｐ型トランジスタを電圧トレラント回路に対応する回路、つまり図２、図４及び図５の回路とするよりも、困難な問題を含んでいる。
【０１２７】
なぜならば、ドライバーとしてのＰ型トランジスタは、入力モードにおいて常時オフ状態であるのに対し、プルアップ抵抗は、次の状態に対応する必要があるからである。
【０１２８】
・入力電位が０Ｖ〜３．３Ｖ ： プルアップ抵抗がオン状態
・入力電位が３．３Ｖ〜５Ｖ ： プルアップ抵抗がオフ状態
この問題を解決したのが、図６の、電圧トレラント回路としての入出力回路からなるのインターフェース回路である。
【０１２９】
また、図６を構成する各トランジスタの役割は、Ｐ９及びＰ１０のＰ型トランジスタの役割、並びにＮ９〜Ｎ１２のＮ型トランジスタの役割を除いて、前述の図４の場合と同様である。したがって、Ｐ９及びＰ１０のＰ型トランジスタの役割、並びにＮ９〜Ｎ１２のＮ型トランジスタの役割についてのみ、ここで説明する。それ以外の各トランジスタの役割については、図４の説明を参照されたい。
【０１３０】
＜図６−説明１：Ｐ９及びＰ１０＞
Ｐ９及びＰ１０のＰ型トランジスタをフローティングＮウエル上に形成する。
【０１３１】
プルアップ抵抗用Ｐ型トランジスタであるＰ９と、電流リーク経路遮断用Ｐ型トランジスタであるＰ１０を共にフローティングＮウエル上に形成する。これにより、ＰＡＤにＰ型トランジスタのドレインを直接接続しても、ダイオードによる電流リーク経路を遮断することができる。
【０１３２】
Ｐ９のＰ型トランジスタは、通常のプルアップ抵抗と同様に、出力モード時にオフ状態となり、入力モード時にオン状態となるよう、プリドライバー部の回路Ｌ６の出力により制御されている。
【０１３３】
入力モードにおいて、Ｐ９はオン状態となるが、５Ｖ入力時におけるＰＡＤとＶＤＤのショート電流を防ぐため、Ｐ９とＶＤＤの間にＰ１０のＰ型トランジスタを設けている。つまり、入力モードにおいて、入力電位が５Ｖの場合には、ノートｂは５Ｖとなる。Ｐ１０のＰ型トランジスタのゲートは、ノードｂに接続されているため、この５Ｖの入力時に、Ｐ１０のＰ型トランジスタはオフ状態となるのである。これにより、ＰＡＤとＶＤＤ間のショート電流を確実に防ぐことができる。
【０１３４】
＜図６−説明２：Ｎ９〜Ｎ１２＞
Ｎ９〜Ｎ１２のＮ型トランジスタにより、微少電流リーク経路を確保する。
【０１３５】
５Ｖ入力時以外は、Ｐ１０はオン状態でなければならない。しかし、図４の状態を示す表２のように、５Ｖ入力から３．３Ｖ入力に切り変わった時に、ノードｂはフローティング状態となっている。
【０１３６】
これでは、実際のＩＣ使用時において、入力電位が５ＶからＨＺ（ＡＣ入力時）になった時に、プルアップ抵抗がオン状態とならないことになる。このような状態は、ＰＡＤの電位が電流リーク等により、Ｌ１の入力インバータのロジックレベル以下に下がり、Ｎ３のＮ型トランジスタがオン状態となるまで続くことになる。
【０１３７】
このような不具合を解決するために、図６にあるＮ９〜Ｎ１２までの４段のＮ型トランジスタを追加したのである。
【０１３８】
ここで、Ｎ１２のＮ型トランジスタは、そのゲートがＶＤＤ電位に接続されているため、常時オン状態である。また、Ｎ９〜Ｎ１１までの３段のＮ型トランジスタは、各ゲートを各ドレインに接続することにより、０Ｖまでにはならないがノードｂの電位をＶｔｎ（一般には０．７Ｖ程度）の３段分高い電位（３×Ｖｔｎ）まで引き下げることができる。この電位により、Ｐ１０のＰ型トランジスタをオン状態とすることができる。つまり、ノードｂの電位が（３×Ｖｔｎ）電位（約２．１Ｖ程度）であり、この電位が（ＶＤＤ−Ｖｔｐ）、約２．５Ｖ（３．３−０．８）よりも低い値であれば、Ｐ１０のＰ型トランジスタをオン状態とすることができるのである。これを式で表すと次のようになる。
【０１３９】
ノードｂの電位 ＝ ０＋３×Ｖｔｎ ＜ ＶＤＤ − １ × Ｖｔｐ
上の条件を満たせば、Ｐ１０のＰ型トランジスタをオン状態とすることができる。図６の場合も、前述のように、ノードｂの電位が約２．１Ｖであり、これはＶＤＤ−Ｖｔｐの値、約２．５Ｖよりも低い値なので、Ｐ１０のＰ型トランジスタをオン状態とすることができる。
【０１４０】
これにより、入力モードにおいて、５Ｖ入力から３．３Ｖ入力への切り変わり時におけるノードｂのフローティング状態を解消することができ、プルアップ抵抗をオン状態とすることができる。
【０１４１】
また、ノードｂを０Ｖに近づけるためには、Ｎ９〜Ｎ１２のＮ型トランジスタの段数を減らすことにより可能である。このようにする方が、Ｐ１０のＰ型トランジスタをオン状態とするのには好条件となる。
【０１４２】
しかし、Ｎ９〜Ｎ１２のＮ型トランジスタは、５Ｖ入力時においてもオン状態であることにより、このＮ９〜Ｎ１２のＮ型トランジスタの存在により、Ｐ７のＰ型トランジスタを介して、ＶＤＳＵＢ２からノードｂを介してＶＳＳにショート電流が流れてしまう。この時、ＶＤＳＵＢ２をチャージしているのは、ＰＡＤに入力された５Ｖ信号であるから、このチャージ電流は、そのまま入力電流リークとなってしまう。
【０１４３】
このような、入力電流リークを小さくするために、Ｎ９〜Ｎ１２のような複数段のＮ型トランジスタが必要なのである。このＮ型トランジスタの段数を、４段よりも多い５段、６段と増やしていくことは、たとえ各トランジスタのしきい値電圧を小さく設定しても、ノードｂの電位を高くし、しいては５Ｖ入力から３．３Ｖ入力への切り変わり時におけるＰ１０のＰ型トランジスタのオン状態を確保できなくなる。
【０１４４】
図６の電圧トレラント回路としての入出力回路は、入力電流リーク値の規格を数ｕＡ単位にすることを考え、４段のＮ型トランジスタ構成とした。
【０１４５】
また、Ｎ９〜Ｎ１２を介しての入力電流リークであるが、このリーク電流は、入力モードで５Ｖ入力時のみ流れるリーク電流であり、他のモード、条件では流れないものである。
【０１４６】
これにより、図６の入出力回路は、図４のものと比較して、入力モードで入力電位３．３Ｖの時、ノードｂのフローティング状態を無くす機能を有するものである。
【０１４７】
以上述べた図６の回路により、３．３Ｖが出力でき、更に５Ｖが入力されても問題の無いことはもちろんとして、かつどのようなモード及びどのような条件においても、ノードｂのフローティング状態を解消しているので、電流リークの問題が無い、プルアップ抵抗付きの双方向の入出力回路等のインターフェース回路を構成することができる。
【０１４８】
図６における、各モード、各条件における、フローティングＮウエル、ノードｂの電位状態を次の表４にまとめる。
【０１４９】
【表４】
【発明の効果】
以上の述べた様に、本願発明によれば、内部の電源電圧よりも高電位の外部からの電位が印可される可能性のある、電圧トレラント回路としての入出力回路等のインターフェース回路において、３．３Ｖが出力でき、更に５Ｖが入力されても問題の無い、かつどのようなモード及びどのような条件においても、ノードｂのフローティング状態を実質的に解消しているので、電流リークの問題が実質的に無い双方向の入出力回路等のインターフェース回路を構成することができる。
【０１５１】
また、プルアップ抵抗付きの電圧トレラント回路としての入出力回路等のインターフェース回路においても、３．３Ｖが出力でき、更に５Ｖが入力されても問題の無い、かつどのようなモード及びどのような条件においても、ノードｂのフローティング状態を解消しているので、電流リークの問題が無い双方向の入出力回路等のインターフェース回路を構成することができる。
【図面の簡単な説明】
【図１】 ａは、入出力回路のドライバー部の断面図を示す。ｂは、ａの等価回路図を示す。
【図２】 本願発明を理解するためのインターフェース回路の説明回路図を示す。
【図３】 フローティングＮウエル上に形成したＰ型トランジスタを示す図である。
【図４】 図２を更に改良して、よりリーク電流を防止するインターフェース回路を示している。
【図５】 図４に一つの間トランジスタを追加して、図４では発生する、ある状態のときのＶＤＳＵＢ２のフローティング状態を解消するインターフェース回路である。
【図６】 プルアップ抵抗付きの入出力回路からなるインターフェース回路を示す。
Claims (24)
- （１）第１電位からなる第１電源（Ｖｄｄ）を供給する端子と、
（２）第１電位よりも低い第２電位からなる第２電源（Ｖｓｓ）を供給する端子と、
（３）データ信号を入力として受け取る第１駆動回路（Ｐ８，Ｎ２）と、
（４）前記第１駆動回路（Ｐ８，Ｎ２）からの出力信号を、第１ノード（ノードａ）を介して入力として受け取る第２駆動回路（Ｐ１，Ｎ１）と、
（５）前記第２駆動回路（Ｐ１，Ｎ１）の出力部と電気的に接続された入出力パッドと、
（６）外部から前記入出力パッドに、前記第１電源（Ｖｄｄ）の第１電位よりも高い電位が印可された場合に、前記第１ノード（ノードａ）を前記第１電位よりも高い電位とすることにより、前記第２駆動回路（Ｐ１，Ｎ１）をオフ状態とする第１保護回路（Ｐ２，Ｐ５）と、
（７）前記第１電源（Ｖｄｄ）を供給する端子及び前記第２電源（Ｖｓｓ）を供給する端子と電気的に接続された第２ノード（ノードｂ）を有し、外部から前記入出力パッドに、前記第１電源（Ｖｄｄ）の第１電位よりも高い電位が印可された場合に、前記第２ノード（ノードｂ）を前記第１電位よりも高い電位とすることにより、前記第１駆動回路（Ｐ８，Ｎ２）をオフ状態とする第２保護回路（Ｐ２，Ｐ６，Ｐ７）と、
（８）外部から前記入出力パッドに、前記第２電源（Ｖｓｓ）と等しいかまたはほぼ等しい電位が印可された場合に、前記第２ノード（ノードｂ）を前記第２電位とすることにより、前記第１駆動回路（Ｐ８，Ｎ２）の状態を制御する第３保護回路（Ｎ３）と、
を有することを特徴とするインターフェース回路。 - 請求項１に記載のインターフェース回路において、前記第１保護回路（Ｐ２，Ｐ５）及び第２保護回路（Ｐ２，Ｐ６，Ｐ７）を構成しているトランジスタは、フローティングウェル上に存在していることを特徴とする。
- 請求項２に記載のインターフェース回路において、
（１）前記第１駆動回路（Ｐ８，Ｎ２）は、第１Ｐ型トランジスタ（Ｐ８）及び第１Ｎ型トランジスタ（Ｎ２）から構成されており、
（２）前記第２駆動回路（Ｐ１，Ｎ１）は、第２Ｐ型トランジスタ（Ｐ１）及び第２Ｎ型トランジスタ（Ｎ１）から構成されており、
（３）前記第１保護回路（Ｐ２，Ｐ５）は、外部から前記入出力パッドに前記第１電源（Ｖｄｄ）の第１電位よりも高い電位が印可された場合に、フローティングＮウェルの電位をその第１電位よりも高い電位までチャージする第３Ｐ型トランジスタ（Ｐ２）と、前記第２Ｐ型トランジスタ（Ｐ１）をオフ状態とする第４Ｐ型トランジスタ（Ｐ５）とから構成されており、
（４）前記第２保護回路（Ｐ２，Ｐ６，Ｐ７）は、前記第１Ｐ型トランジスタ（Ｐ８）と前記第１ノード（ノードａ）との間に配置され、そのゲート電極が前記第２ノード（ノードｂ）と電気的に接続されている第５Ｐ型トランジスタ（Ｐ６）と、前記第３Ｐ型トランジスタ（Ｐ２）と、外部から前記入出力パッドに前記第１電源（Ｖｄｄ）の第１電位よりも高い電位が印可された場合に、前記第５Ｐ型トランジスタ（Ｐ６）をオフ状態とする第６Ｐ型トランジスタ（Ｐ７）とから構成されており、
（５）前記第３保護回路（Ｎ３）は、そのゲート電極が前記入出力パッドに電気的に接続されており、そのソースが前記第２電源（Ｖｓｓ）を供給する端子に接続されており、そのドレインが前記第２ノード（ノードｂ）を介して前記第１電源（Ｖｄｄ）を供給する端子に接続されている第３Ｎ型トランジスタ（Ｎ３）から構成されていることを特徴とする。 - 請求項３に記載のインターフェース回路において、外部から前記入出力パッドに印可される電位を入力とするゲート電極を備え、前記第１電源（Ｖｄｄ）を供給する端子と前記第２ノード（ノードｂ）との間に構成された、直列に接続された複数のＮ型トランジスタ群（Ｎ４，Ｎ５，Ｎ６，Ｎ７）をさらに有することを特徴とする。
- 請求項４に記載のインターフェース回路において、前記複数のＮ型トランジスタ群は、２つ以上４つ以下であることを特徴とする。
- 請求項４に記載のインターフェース回路において、前記複数のＮ型トランジスタ群は、外部から前記入出力パッドに印可される電位に応じて、前記第２ノード（ノードｂ）の電位を、前記第１電源（Ｖｄｄ）の第１電位より、前記複数のＮ型トランジスタ群を構成している各トランジスタのしきい値電圧の合計値を引いた電位とすることにより、前記第５Ｐ型トランジスタ（Ｐ６）をオフ状態にし、前記第１ノード（ノードａ）を前記第１電源（Ｖｄｄ）の第１電位に固定する働きを有するものであることを特徴とする。
- 請求項１に記載のインターフェース回路において、前記第２ノード（ノードｂ）に接続されたゲート電極を備え、前記第１電源（Ｖｄｄ）を供給する端子と前記フローティングＮウエルの電位を供給する端子との間に構成され、前記フローティングＮウエル上に形成された第７Ｐ型トランジスタ（Ｐ１１）をさらに有することを特徴とする。
- 請求項３に記載のインターフェース回路において、前記入出力パッドと前記第１電源（Ｖｄｄ）を供給する端子との間に、直列に構成された第８Ｐ型トランジスタ（Ｐ９）と第９Ｐ型トランジスタ（Ｐ１０）とを更に有し、前記第８Ｐ型トランジスタ（Ｐ９）及び前記第９Ｐ型トランジスタ（Ｐ１０）は共に前記フローティングＮウエル上に形成されており、前記第８Ｐ型トランジスタ（Ｐ９）のゲート電極は前記第２Ｎ型トランジスタ（Ｎ１）のゲート電極と接続されており、前記第９Ｐ型トランジスタ（Ｐ１０）のゲート電極は前記第２ノード（ノードｂ）に接続されていることを特徴とする。
- （１）第１電位からなる第１電源（Ｖｄｄ）を供給する端子と、
（２）第１電位よりも低い第２電位からなる第２電源（Ｖｓｓ）を供給する端子と、
（３）データ信号を入力として受け取る第１駆動回路（Ｐ８，Ｎ２）と、
（４）前記第１駆動回路（Ｐ８，Ｎ２）からの出力信号を、第１ノード（ノードａ）を介して入力として受け取る第２駆動回路（Ｐ１，Ｎ１）と、
（５）前記第２駆動回路（Ｐ１，Ｎ１）の出力部と電気的に接続された入出力パッドと、
（６）前記第１電源（Ｖｄｄ）及び前記第２電源（Ｖｓｓ）と電気的に接続された第２ノード（ノードｂ）と、
（７）外部から前記入出力パッドに、前記第２電源（Ｖｓｓ）と等しいかまたはほぼ等しい電位が印可された場合に、前記第２ノード（ノードｂ）を前記第２電位とすることにより、前記第１駆動回路（Ｐ８，Ｎ２）の状態を制御する保護回路（Ｎ３）と、
を有することを特徴とするインターフェース回路。 - 請求項９に記載のインターフェース回路において、前記保護回路（Ｎ３）は、そのゲート電極が前記入出力パッドに電気的に接続されており、そのソースが前記第２電源（Ｖｓｓ）を供給する端子に接続されており、そのドレインが前記第２ノード（ノードｂ）を介して前記第１電源（Ｖｄｄ）を供給する端子に接続されている第３Ｎ型トランジスタ（Ｎ３）から構成されていることを特徴とする。
- 請求項１０に記載のインターフェース回路において、さらに
（１）前記第１駆動回路（Ｐ８，Ｎ２）は、第１Ｐ型トランジスタ（Ｐ８）及び第１Ｎ型トランジスタ（Ｎ２）から構成されており、
（２）前記第２駆動回路（Ｐ１，Ｎ１）は、第２Ｐ型トランジスタ（Ｐ１）及び第２Ｎ型トランジスタ（Ｎ１）から構成されており、
（３）外部から前記入出力パッドに前記第１電源（Ｖｄｄ）の第１電位よりも高い電位が印可された場合に、フローティングＮウェルの電位をその第１電位よりも高い電位までチャージする第３Ｐ型トランジスタ（Ｐ２）と、前記第２Ｐ型トランジスタ（Ｐ１）をオフ状態とする第４Ｐ型トランジスタ（Ｐ５）とから構成された第１保護回路（Ｐ２，Ｐ５）と、
（４）前記第１Ｐ型トランジスタ（Ｐ８）と前記第１ノード（ノードａ）との間に配置され、そのゲート電極が前記前記第２ノード（ノードｂ）と電気的に接続されている第５Ｐ型トランジスタ（Ｐ６）と、前記第３Ｐ型トランジスタ（Ｐ２）と、外部から前記入出力パッドに前記第１電源（Ｖｄｄ）の第１電位よりも高い電位が印可された場合に、前記第５Ｐ型トランジスタ（Ｐ６）をオフ状態とする第６Ｐ型トランジスタ（Ｐ７）とから構成された第２保護回路（Ｐ２，Ｐ６，Ｐ７）と、
を有することを特徴とする。 - 前記請求項１１に記載のインターフェース回路において、前記第２Ｐ型トランジスタ（Ｐ１）、前記第３Ｐ型トランジスタ（Ｐ２）、前記第４Ｐ型トランジスタ（Ｐ５）、前記第５Ｐ型トランジスタ（Ｐ６）及び前記第６Ｐ型トランジスタ（Ｐ７）は、前記フローティングＮウェル上に存在していることを特徴とする。
- 請求項１１に記載のインターフェース回路において、外部から前記入出力パッドに印可される電位を入力とするゲート電極を備え、前記第１電源（Ｖｄｄ）を供給する端子と前記第２ノード（ノードｂ）との間に構成された、直列に接続された複数のＮ型トランジスタ群（Ｎ４，Ｎ５，Ｎ６，Ｎ７）をさらに有することを特徴とする。
- 請求項１３に記載のインターフェース回路において、前記複数のＮ型トランジスタ群は、２つ以上４つ以下であることを特徴とする。
- 請求項１３に記載のインターフェース回路において、前記複数のＮ型トランジスタ群は、外部から前記入出力パッドに印可される電位に応じて、前記第２ノード（ノードｂ）の電位を、前記第１電源（Ｖｄｄ）の第１電位より、前記複数のＮ型トランジスタ群を構成している各トランジスタのしきい値電圧の合計値を引いた電位とすることにより、前記第５Ｐ型トランジスタ（Ｐ６）をオフ状態にし、前記第１ノード（ノードａ）を前記第１電源（Ｖｄｄ）の第１電位に固定する働きを有するものであることを特徴とする。
- 請求項９に記載のインターフェース回路において、前記第２ノード（ノードｂ）に接続されたゲート電極を備え、前記第１電源（Ｖｄｄ）を供給する端子と前記フローティングＮウエルの電位を供給する端子との間に構成され、前記フローティングＮウエル上に形成された第７Ｐ型トランジスタ（Ｐ１１）をさらに有することを特徴とする。
- 請求項１１に記載のインターフェース回路において、前記入出力パッドと前記第１電源（Ｖｄｄ）を供給する端子との間に、直列に構成された第８Ｐ型トランジスタ（Ｐ９）と第９Ｐ型トランジスタ（Ｐ１０）とを更に有し、前記第８Ｐ型トランジスタ（Ｐ９）及び前記第９Ｐ型トランジスタ（Ｐ１０）は共に前記フローティングＮウエル上に形成されており、前記第８Ｐ型トランジスタ（Ｐ９）のゲート電極は前記第２Ｎ型トランジスタ（Ｎ１）のゲート電極と接続されており、前記第９Ｐ型トランジスタ（Ｐ１０）のゲート電極は前記第２ノード（ノードｂ）に接続されていることを特徴とする。
- （１）第１電位からなる第１電源（Ｖｄｄ）を供給する端子と、
（２）第１電位よりも低い第２電位からなる第２電源（Ｖｓｓ）を供給する端子と、
（３）データ信号を入力として受け取る、第１Ｐ型トランジスタ（Ｐ８）及び第１Ｎ型トランジスタ（Ｎ２）からなる第１駆動回路（Ｐ８，Ｎ２）と、
（４）前記第１駆動回路（Ｐ８，Ｎ２）からの出力信号を、第１ノード（ノードａ）を介して入力として受け取る、第２Ｐ型トランジスタ（Ｐ１）及び第２Ｎ型トランジスタ（Ｎ１）からなる第２駆動回路（Ｐ１，Ｎ１）と、
（５）前記第２駆動回路（Ｐ１，Ｎ１）の出力部と電気的に接続された入出力パッドと、
（６）フローティングＮウェル上に存在し、外部から前記入出力パッドに前記第１電源（Ｖｄｄ）の第１電位よりも高い電位が印可された場合に、前記フローティングＮウェルの電位をその第１電位よりも高い電位までチャージする第３Ｐ型トランジスタ（Ｐ２）と、
（７）フローティングＮウェル上に存在し、前記第２Ｐ型トランジスタ（Ｐ１）のゲート電極と前記フローティングＮウェルとを、前記第１ノード（ノードａ）を介して電気的に接続させる役割を備え、前記第１電源（Ｖｄｄ）を供給する端子と電気的に接続されたゲート電極を備え、外部から前記入出力パッドに前記第１電源（Ｖｄｄ）の第１電位よりも高い電位が印可された場合に、前記第２Ｐ型トランジスタ（Ｐ１）をオフ状態とする第４Ｐ型トランジスタ（Ｐ５）と、
（８）フローティングＮウェル上に存在し、前記第１Ｐ型トランジスタ（Ｐ８）と前記第１ノード（ノードａ）との間に配置され、そのゲート電極が第２ノード（ノードｂ）と電気的に接続されている第５Ｐ型トランジスタ（Ｐ６）と、
（９）フローティングＮウェル上に存在し、前記第５Ｐ型トランジスタ（Ｐ６）のゲート電極と前記フローティングＮウェルとを電気的に接続させる役割を備え、前記第１電源（Ｖｄｄ）を供給する端子と電気的に接続されたゲート電極を備え、外部から前記入出力パッドに前記第１電源（Ｖｄｄ）の第１電位よりも高い電位が印可された場合に、前記第５Ｐ型トランジスタ（Ｐ６）をオフ状態とする第６Ｐ型トランジスタ（Ｐ７）と、
（１０）外部から前記入出力パッドに印可される電位を入力とするゲート電極を備え、外部から前記入出力パッドに前記第２電源（Ｖｓｓ）と等しいかまたはほぼ等しい電位が印可された場合に、前記第２ノード（ノードｂ）を前記第２電位とする第３Ｎ型トランジスタ（Ｎ３）と、
（１１）外部から前記入出力パッドに印可される電位を入力とするゲート電極を備え、前記第１電源（Ｖｄｄ）を供給する端子と前記第２ノード（ノードｂ）との間に構成された、直列に接続された複数のＮ型トランジスタ群（Ｎ４，Ｎ５，Ｎ６，Ｎ７）と、
を有することを特徴とするインターフェース回路。 - 請求項１８に記載のインターフェース回路において、前記複数のＮ型トランジスタ群は、２つ以上４つ以下であることを特徴とする。
- 請求項１８に記載のインターフェース回路において、前記複数のＮ型トランジスタ群は、外部から前記入出力パッドに印可される電位に応じて、前記第２ノード（ノードｂ）の電位を、前記第１電源（Ｖｄｄ）の第１電位より、前記複数のＮ型トランジスタ群を構成している各トランジスタのしきい値電圧の合計値を引いた電位とすることにより、前記第５Ｐ型トランジスタ（Ｐ６）をオフ状態にし、前記第１ノード（ノードａ）を前記第１電源（Ｖｄｄ）の第１電位に固定する働きを有するものであることを特徴とする。
- 請求項１８に記載のインターフェース回路において、前記第２ノード（ノードｂ）に接続されたゲート電極を備え、前記第１電源（Ｖｄｄ）を供給する端子と前記フローティングＮウエルの電位を供給する端子との間に構成され、前記フローティングＮウエル上に形成された第７Ｐ型トランジスタ（Ｐ１１）をさらに有することを特徴とする。
- 請求項１８に記載のインターフェース回路において、前記入出力パッドと前記第１電源（Ｖｄｄ）を供給する端子との間に、直列に構成された第８Ｐ型トランジスタ（Ｐ９）と第９Ｐ型トランジスタ（Ｐ１０）とを更に有し、前記第８Ｐ型トランジスタ（Ｐ９）及び前記第９Ｐ型トランジスタ（Ｐ１０）は共に前記フローティングＮウエル上に形成されており、前記第８Ｐ型トランジスタ（Ｐ９）のゲート電極は前記第２Ｎ型トランジスタ（Ｎ１）のゲート電極と接続されており、前記第９Ｐ型トランジスタ（Ｐ１０）のゲート電極は前記第２ノード（ノードｂ）に接続されていることを特徴とする。
- （１）第１電位からなる第１電源（Ｖｄｄ）を供給する端子と、
（２）第１電位よりも低い第２電位からなる第２電源（Ｖｓｓ）を供給する端子と、
（３）データ信号を入力として受け取る、第１Ｐ型トランジスタ（Ｐ８）及び第１Ｎ型トランジスタ（Ｎ２）からなる第１駆動回路（Ｐ８，Ｎ２）と、
（４）前記第１駆動回路（Ｐ８，Ｎ２）からの出力信号を、第１ノード（ノードａ）を介して入力として受け取る、第２Ｐ型トランジスタ（Ｐ１）及び第２Ｎ型トランジスタ（Ｎ１）からなる第２駆動回路（Ｐ１，Ｎ１）と、
（５）前記第２駆動回路（Ｐ１，Ｎ１）の出力部と電気的に接続された入出力パッドと、
（６）フローティングＮウェル上に存在し、外部から前記入出力パッドに前記第１電源（Ｖｄｄ）の第１電位よりも高い電位が印可された場合に、前記フローティングＮウェルの電位をその第１電位よりも高い電位までチャージする第３Ｐ型トランジスタ（Ｐ２）と、
（７）フローティングＮウェル上に存在し、前記第２Ｐ型トランジスタ（Ｐ１）のゲート電極と前記フローティングＮウェルとを、前記第１ノード（ノードａ）を介して電気的に接続させる役割を備え、前記第１電源（Ｖｄｄ）を供給する端子と電気的に接続されたゲート電極を備え、外部から前記入出力パッドに前記第１電源（Ｖｄｄ）の第１電位よりも高い電位が印可された場合に、前記第２Ｐ型トランジスタ（Ｐ１）をオフ状態とする第４Ｐ型トランジスタ（Ｐ５）と、
（８）フローティングＮウェル上に存在し、前記第１Ｐ型トランジスタ（Ｐ８）と前記第１ノード（ノードａ）との間に配置され、そのゲート電極が第２ノード（ノードｂ）と電気的に接続されている第５Ｐ型トランジスタ（Ｐ６）と、
（９）フローティングＮウェル上に存在し、前記第５Ｐ型トランジスタ（Ｐ６）のゲート電極と前記フローティングＮウェルとを電気的に接続させる役割を備え、前記第１電源（Ｖｄｄ）を供給する端子と電気的に接続されたゲート電極を備え、外部から前記入出力パッドに前記第１電源（Ｖｄｄ）の第１電位よりも高い電位が印可された場合に、前記第５Ｐ型トランジスタ（Ｐ６）をオフ状態とする第６Ｐ型トランジスタ（Ｐ７）と、
（１０）外部から前記入出力パッドに印可される電位を入力とするゲート電極を備え、外部から前記入出力パッドに前記第２電源（Ｖｓｓ）と等しいかまたはほぼ等しい電位が印可された場合に、前記第２ノード（ノードｂ）を前記第２電位とする第３Ｎ型トランジスタ（Ｎ３）と、
（１１）外部から前記入出力パッドに印可される電位を入力とするゲート電極を備え、前記第１電源（Ｖｄｄ）を供給する端子と前記第２ノード（ノードｂ）との間に構成された、直列に接続された複数のＮ型トランジスタ群（Ｎ４，Ｎ５，Ｎ６，Ｎ７）と、
（１２）共に前記フローティングＮウエル上に形成されており、第８Ｐ型トランジスタ（Ｐ９）のゲート電極は前記第２Ｎ型トランジスタ（Ｎ１）のゲート電極と接続されており、第９Ｐ型トランジスタ（Ｐ１０）のゲート電極は前記第２ノード（ノードｂ）に接続されている、前記入出力パッドと前記第１電源（Ｖｄｄ）を供給する端子との間に直列に構成された第８Ｐ型トランジスタ（Ｐ９）と第９Ｐ型トランジスタ（Ｐ１０）と、
を有することを特徴とするインターフェース回路。 - 請求項２３に記載のインターフェース回路において、前記第２ノード（ノードｂ）に接続されたゲート電極を備え、前記第１電源（Ｖｄｄ）を供給する端子と前記フローティングＮウエルの電位を供給する端子との間に構成され、前記フローティングＮウエル上に形成された第７Ｐ型トランジスタ（Ｐ１１）をさらに有することを特徴とする。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144221A (en) * | 1998-07-02 | 2000-11-07 | Seiko Epson Corporation | Voltage tolerant interface circuit |
| US6759746B1 (en) * | 2000-03-17 | 2004-07-06 | Robert Bruce Davies | Die attachment and method |
| TWI275247B (en) * | 2001-12-07 | 2007-03-01 | Brilliance Semiconductor Inc | Variable voltage tolerant input/output circuit |
| KR100466540B1 (ko) * | 2002-08-28 | 2005-01-15 | 한국전자통신연구원 | 입출력 포트 회로 |
| JP3804633B2 (ja) * | 2003-05-28 | 2006-08-02 | セイコーエプソン株式会社 | 半導体集積回路 |
| WO2004110919A2 (en) * | 2003-05-29 | 2004-12-23 | Chapin Manufacturing, Inc. | Stackable pressure vessel |
| US7239177B2 (en) * | 2004-06-09 | 2007-07-03 | Bae Systems Information And Electronic Systems Integration Inc. | High voltage tolerant off chip driver circuit |
| FR2875950B1 (fr) * | 2004-09-28 | 2008-04-04 | Atmel Corp | Structure tolerante a la tension pour des cellules d'entree/ sortie |
| JP4568096B2 (ja) * | 2004-11-25 | 2010-10-27 | Ｏｋｉセミコンダクタ株式会社 | 入出力回路 |
| US7375555B1 (en) * | 2007-05-15 | 2008-05-20 | Microchip Technology Incorporated | Five volt tolerant integrated circuit signal pad with three volt assist |
| JP4670972B2 (ja) * | 2009-02-03 | 2011-04-13 | セイコーエプソン株式会社 | 集積回路装置、及び電子機器 |
| GB2469636B8 (en) * | 2009-04-20 | 2017-08-02 | Advanced Risc Mach Ltd | Protecting lower voltage domain devices during operation in a higher voltage domain |
| JP5359614B2 (ja) | 2009-07-01 | 2013-12-04 | セイコーエプソン株式会社 | 入出力インターフェース回路、集積回路装置および電子機器 |
| JP4981159B2 (ja) * | 2010-07-13 | 2012-07-18 | ラピスセミコンダクタ株式会社 | 入出力回路 |
| JP6234729B2 (ja) * | 2013-08-06 | 2017-11-22 | 日立オートモティブシステムズ株式会社 | センサ装置 |
| JP6198642B2 (ja) * | 2014-03-06 | 2017-09-20 | アルプス電気株式会社 | 電圧選択回路及びこれを有する半導体集積回路装置 |
| JP6836163B2 (ja) * | 2017-03-10 | 2021-02-24 | セイコーエプソン株式会社 | 半導体装置及びそれを用いた電子機器 |
| JP7175555B2 (ja) * | 2018-03-09 | 2022-11-21 | エイブリック株式会社 | テスト回路及び半導体装置 |
| US10879889B2 (en) * | 2018-10-01 | 2020-12-29 | Empower Semiconductor, Inc. | Voltage tolerant circuit and system |
| JP7439627B2 (ja) | 2020-04-07 | 2024-02-28 | セイコーエプソン株式会社 | Ｃｍｏｓ出力回路、半導体装置、電子機器および移動体 |
| CN114050821B (zh) * | 2021-11-16 | 2022-07-19 | 无锡力芯微电子股份有限公司 | 具有抑制端口反向漏电功能的输出电路 |
Family Cites Families (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61101123A (ja) * | 1984-10-24 | 1986-05-20 | Nec Corp | 初段用のインバ−タ回路 |
| US4963766A (en) * | 1989-06-28 | 1990-10-16 | Digital Equipment Corporation | Low-voltage CMOS output buffer |
| US5151619A (en) * | 1990-10-11 | 1992-09-29 | International Business Machines Corporation | Cmos off chip driver circuit |
| US5144165A (en) * | 1990-12-14 | 1992-09-01 | International Business Machines Corporation | CMOS off-chip driver circuits |
| CA2104753C (en) * | 1992-10-29 | 1999-02-16 | Kotikalapudi Sriram | Bandwidth allocation, transmission scheduling, and congestion avoidance in broadband atm networks |
| JP3116316B2 (ja) | 1993-08-27 | 2000-12-11 | ヤマハ発動機株式会社 | Ｖ形エンジン用シリンダヘッド |
| US5396128A (en) * | 1993-09-13 | 1995-03-07 | Motorola, Inc. | Output circuit for interfacing integrated circuits having different power supply potentials |
| JPH07118644A (ja) * | 1993-10-21 | 1995-05-09 | Nippon Steel Corp | コークス炉窯口の断熱構造 |
| JP3392497B2 (ja) * | 1994-02-25 | 2003-03-31 | 株式会社東芝 | テスト電位転送回路およびこれを用いた半導体記憶装置 |
| US5451889A (en) * | 1994-03-14 | 1995-09-19 | Motorola, Inc. | CMOS output driver which can tolerate an output voltage greater than the supply voltage without latchup or increased leakage current |
| KR0120565B1 (ko) * | 1994-04-18 | 1997-10-30 | 김주용 | 래치-업을 방지한 씨모스형 데이타 출력버퍼 |
| JP2978065B2 (ja) * | 1994-07-07 | 1999-11-15 | 東京製綱株式会社 | 複層型繊維複合ケーブルの端末定着方法 |
| JP2922424B2 (ja) * | 1994-07-13 | 1999-07-26 | 松下電器産業株式会社 | 出力回路 |
| US5467031A (en) * | 1994-09-22 | 1995-11-14 | Lsi Logic Corporation | 3.3 volt CMOS tri-state driver circuit capable of driving common 5 volt line |
| JP3199989B2 (ja) * | 1994-09-30 | 2001-08-20 | 株式会社東芝 | 不揮発性半導体記憶装置とその過書込み救済方法 |
| US5576635A (en) * | 1995-02-14 | 1996-11-19 | Advanced Micro Devices, Inc. | Output buffer with improved tolerance to overvoltage |
| JP3190233B2 (ja) * | 1995-08-22 | 2001-07-23 | 株式会社東芝 | 出力バッファ回路 |
| JP3629308B2 (ja) * | 1995-08-29 | 2005-03-16 | 株式会社ルネサステクノロジ | 半導体装置およびその試験方法 |
| JP3581459B2 (ja) * | 1995-10-24 | 2004-10-27 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| DE69621576T2 (de) * | 1995-12-26 | 2002-12-19 | Toshiba Kawasaki Kk | Integrierte Halbleiterschaltung |
| US5721508A (en) * | 1996-01-24 | 1998-02-24 | Cypress Semiconductor Corporation | 5 Volt tolerant 3.3 volt output buffer |
| JP3707888B2 (ja) * | 1996-02-01 | 2005-10-19 | 株式会社日立製作所 | 半導体回路 |
| US5825206A (en) * | 1996-08-14 | 1998-10-20 | Intel Corporation | Five volt safe output buffer circuit that controls the substrate and gates of the pull-up devices |
| JP3709246B2 (ja) * | 1996-08-27 | 2005-10-26 | 株式会社日立製作所 | 半導体集積回路 |
| JPH10135424A (ja) * | 1996-11-01 | 1998-05-22 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5804998A (en) * | 1996-12-26 | 1998-09-08 | International Business Machines Corporation | Voltage upwardly compliant CMOS off-chip driver |
| US6040968A (en) * | 1997-06-30 | 2000-03-21 | Texas Instruments Incorporated | EOS/ESD protection for high density integrated circuits |
| JP4330183B2 (ja) * | 1997-09-30 | 2009-09-16 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| KR100272508B1 (ko) * | 1997-12-12 | 2000-11-15 | 김영환 | 내부전압(vdd) 발생회로 |
| US5973530A (en) * | 1998-05-29 | 1999-10-26 | Lucent Technologies Inc. | Low power, high voltage-tolerant bus holder circuit in low voltage technology |
| US6144221A (en) * | 1998-07-02 | 2000-11-07 | Seiko Epson Corporation | Voltage tolerant interface circuit |
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