JP2922424B2 - 出力回路 - Google Patents
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- JP2922424B2 JP2922424B2 JP6161442A JP16144294A JP2922424B2 JP 2922424 B2 JP2922424 B2 JP 2922424B2 JP 6161442 A JP6161442 A JP 6161442A JP 16144294 A JP16144294 A JP 16144294A JP 2922424 B2 JP2922424 B2 JP 2922424B2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
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- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、内部電源電圧より電源
電圧の高い外部信号線へ出力する出力回路の改良に関す
る。
電圧の高い外部信号線へ出力する出力回路の改良に関す
る。
【０００２】
【従来の技術】近年、LSI は微細化が進み、それに伴い
酸化膜厚も薄くなり従来１umプロセスでは５Ｖ動作が可
能だったものがサブミクロンプロセスにおいては3.3V以
下の動作の保証しかできないでいる。このため、上記LS
I 用いる場合、外部のLSI が全て3.3V動作品の場合問題
はないが、外部のLSI が５Ｖ動作品である場合、3.3V I
/O pinに５Ｖ電圧が印加されることとなり、3.3V動作LS
I に対し電流流入や、酸化膜への５Ｖ印加が起り、使用
できなかった。
酸化膜厚も薄くなり従来１umプロセスでは５Ｖ動作が可
能だったものがサブミクロンプロセスにおいては3.3V以
下の動作の保証しかできないでいる。このため、上記LS
I 用いる場合、外部のLSI が全て3.3V動作品の場合問題
はないが、外部のLSI が５Ｖ動作品である場合、3.3V I
/O pinに５Ｖ電圧が印加されることとなり、3.3V動作LS
I に対し電流流入や、酸化膜への５Ｖ印加が起り、使用
できなかった。
【０００３】そこで、３Ｖ／５ＶインターフェースI/O
回路として、例えば、１９９２年日経マイクロデバイス
ｐ８３−ｐ８８に記されている回路等が提案されてい
る。
回路として、例えば、１９９２年日経マイクロデバイス
ｐ８３−ｐ８８に記されている回路等が提案されてい
る。
【０００４】上記した従来の出力回路の例を図３(a) に
示す。同図において、601 は出力端子としてのボンディ
ングパッドであって、オンチップ電源電圧VDD （例えば
3.3V) より高い電圧( 例えば5V) の外部信号線（図示せ
ず）が接続される。
示す。同図において、601 は出力端子としてのボンディ
ングパッドであって、オンチップ電源電圧VDD （例えば
3.3V) より高い電圧( 例えば5V) の外部信号線（図示せ
ず）が接続される。
【０００５】また、602 は電源電圧VDD を上記パッド60
1 に供給するＰチャネル（以下P-chと記載する）の出力
トランジスタ、604 は上記パッド601 を接地するＮチャ
ネル（以下N-chと記載する）の出力トランジスタ、信号
線ＩＮは入力信号、信号線ＣはLOW の時は上記出力回路
を出力状態とし、HIの時はハイインピーダンス状態とす
る制御線、611 はインバータである。
1 に供給するＰチャネル（以下P-chと記載する）の出力
トランジスタ、604 は上記パッド601 を接地するＮチャ
ネル（以下N-chと記載する）の出力トランジスタ、信号
線ＩＮは入力信号、信号線ＣはLOW の時は上記出力回路
を出力状態とし、HIの時はハイインピーダンス状態とす
る制御線、611 はインバータである。
【０００６】更に、609 はNAND回路であって、制御線Ｃ
がLOW の時に入力信号ＩＮがHIであれば、LOW 出力とな
って上記P-ch出力トランジスタ602 をONさせて、パッド
601をHIの出力状態とする。また、610 はNOR 回路であ
って、制御線ＣがLOW の時に入力信号ＩＮがLOW であれ
ば、HI出力となって上記N-ch出力トランジスタ604 をON
させて、パッド601 をLOW の出力状態とする。
がLOW の時に入力信号ＩＮがHIであれば、LOW 出力とな
って上記P-ch出力トランジスタ602 をONさせて、パッド
601をHIの出力状態とする。また、610 はNOR 回路であ
って、制御線ＣがLOW の時に入力信号ＩＮがLOW であれ
ば、HI出力となって上記N-ch出力トランジスタ604 をON
させて、パッド601 をLOW の出力状態とする。
【０００７】上記の基本構成に加えて、次のものが付加
される。603,607 はN-chトランジスタ、605,606,608 は
基板が共に共通で且つ電源電圧VDD に接続されていない
P-chトランジスタである。図中、記号＊はオンチップ電
源電圧VDD に接続されない基盤電位である。
される。603,607 はN-chトランジスタ、605,606,608 は
基板が共に共通で且つ電源電圧VDD に接続されていない
P-chトランジスタである。図中、記号＊はオンチップ電
源電圧VDD に接続されない基盤電位である。
【０００８】次に、上記図３(a) の出力回路の動作を説
明する。
明する。
【０００９】出力がハイインピーダンス状態において、
ボンディングパッド601 に外部信号線から５Ｖの電圧が
印加された場合、P-chトランジスタ602 のドレインから
ＰＮ接合を通じてP-chトランジスタ602 の基板に電流が
流れ込み、基板の電位が上昇する。上記ＰＮ接合に流れ
る電流は、基板の電位が５Ｖになると、それ以降は流れ
なくなる。また、P-chトランジスタ605 のゲートが電源
電圧VDD(3.3V) に接続されているので、P-chトランジス
タ605 は５Ｖに対してON状態であり、ボンディングパッ
ド601 からP-chトランジスタ605 を通じてP-chトランジ
スタ602 のゲートに電流が流れ込む。P-chトランジスタ
605 のドレイン電流は、P-chトランジスタ602 のゲート
が５Ｖになると、それ以降は流れない。更に、P-chトラ
ンジスタ602 のゲートが５Ｖになると、P-chトランジス
タ602 もOFF 状態になるので、ボンディングパッド601
から電源VDD 側への電流は流れなくなる。N-chトランジ
スタ607 のゲートは内部電源VDD に接続されているの
で、N-chトランジスタ607のドレインが５Ｖであって
も、NAND回路609 の出力には５Ｖの電圧は伝達されな
い。P-chトランジスタ608 についてもゲート、ドレイン
共に５Ｖであるので、やはりNAND回路609 の出力には５
Ｖは伝達されない。P-chトランジスタ606 は、ボンディ
ングパッド602 の電位がLOW レベルになったときに、記
号＊で示したNWELL の電位を電源電圧VDD(3.3V) に戻す
ために設けられている。
ボンディングパッド601 に外部信号線から５Ｖの電圧が
印加された場合、P-chトランジスタ602 のドレインから
ＰＮ接合を通じてP-chトランジスタ602 の基板に電流が
流れ込み、基板の電位が上昇する。上記ＰＮ接合に流れ
る電流は、基板の電位が５Ｖになると、それ以降は流れ
なくなる。また、P-chトランジスタ605 のゲートが電源
電圧VDD(3.3V) に接続されているので、P-chトランジス
タ605 は５Ｖに対してON状態であり、ボンディングパッ
ド601 からP-chトランジスタ605 を通じてP-chトランジ
スタ602 のゲートに電流が流れ込む。P-chトランジスタ
605 のドレイン電流は、P-chトランジスタ602 のゲート
が５Ｖになると、それ以降は流れない。更に、P-chトラ
ンジスタ602 のゲートが５Ｖになると、P-chトランジス
タ602 もOFF 状態になるので、ボンディングパッド601
から電源VDD 側への電流は流れなくなる。N-chトランジ
スタ607 のゲートは内部電源VDD に接続されているの
で、N-chトランジスタ607のドレインが５Ｖであって
も、NAND回路609 の出力には５Ｖの電圧は伝達されな
い。P-chトランジスタ608 についてもゲート、ドレイン
共に５Ｖであるので、やはりNAND回路609 の出力には５
Ｖは伝達されない。P-chトランジスタ606 は、ボンディ
ングパッド602 の電位がLOW レベルになったときに、記
号＊で示したNWELL の電位を電源電圧VDD(3.3V) に戻す
ために設けられている。
【００１０】以上より、P-chトランジスタ602,605,606,
608 、及びN-chトランジスタ607 のゲート、ドレイン、
ソース及び基板の電位は電源電圧VDD(3.3V) 又は５Ｖの
電圧であり、従って、各トランジスタのゲート酸化膜に
対して耐圧以上の電圧が定常的に加わることはない。
608 、及びN-chトランジスタ607 のゲート、ドレイン、
ソース及び基板の電位は電源電圧VDD(3.3V) 又は５Ｖの
電圧であり、従って、各トランジスタのゲート酸化膜に
対して耐圧以上の電圧が定常的に加わることはない。
【００１１】
【発明が解決しようとする課題】しかしながら、上記の
ような構成では、出力状態からハイインピーダンス状態
又は出力状態から入力状態への切り替え時に過渡的に耐
圧以上の電圧がトランジスタの酸化膜にかかることがあ
るという問題点を有していた。
ような構成では、出力状態からハイインピーダンス状態
又は出力状態から入力状態への切り替え時に過渡的に耐
圧以上の電圧がトランジスタの酸化膜にかかることがあ
るという問題点を有していた。
【００１２】つまり、ハイインピーダンス状態でボンデ
ィングパッド部が５Ｖの状態から３Ｖの出力状態に状態
が変化したときのP-chトランジスタ608 のゲート、ソー
ス間電圧の状態を図3(b)に模式的に示す。またSPICE に
よるシミュレーション結果を図3(c)に示す。このように
状態が遷移する場合、酸化膜の耐圧以上の電圧がトラン
ジスタの酸化膜にかかることがあるという問題点を有し
ている。
ィングパッド部が５Ｖの状態から３Ｖの出力状態に状態
が変化したときのP-chトランジスタ608 のゲート、ソー
ス間電圧の状態を図3(b)に模式的に示す。またSPICE に
よるシミュレーション結果を図3(c)に示す。このように
状態が遷移する場合、酸化膜の耐圧以上の電圧がトラン
ジスタの酸化膜にかかることがあるという問題点を有し
ている。
【００１３】上記の問題点は、既述のように出力状態が
変化する過渡時に限らず、例えばHIの出力状態時におい
て、所期のタイミングがズレて、５Ｖ電圧が印加される
場合にも生じ、また図３(a) に記載する構成の出力回路
に限定されない。
変化する過渡時に限らず、例えばHIの出力状態時におい
て、所期のタイミングがズレて、５Ｖ電圧が印加される
場合にも生じ、また図３(a) に記載する構成の出力回路
に限定されない。
【００１４】本発明は上記問題点に鑑み、その目的は、
パッド部に3.3V等のオンチップ電源電圧より高い５Ｖ等
の電圧の外部信号線が接続される出力回路において、そ
の出力の過渡的な状態、例えばハイインピーダンス状態
から出力状態に変化する過渡時等においても、酸化膜の
耐圧以上の電圧がトランジスタにかからないようにする
ことにある。
パッド部に3.3V等のオンチップ電源電圧より高い５Ｖ等
の電圧の外部信号線が接続される出力回路において、そ
の出力の過渡的な状態、例えばハイインピーダンス状態
から出力状態に変化する過渡時等においても、酸化膜の
耐圧以上の電圧がトランジスタにかからないようにする
ことにある。
【００１５】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明では、出力パッド部にかかる電圧がオンチ
ップ電源電圧よりも高い際には、その電圧がオンチップ
電源電圧の近傍電圧値以下にまで低下して初めて出力回
路の出力状態を制御可能とする保護回路を付加する構成
とする。
めに、本発明では、出力パッド部にかかる電圧がオンチ
ップ電源電圧よりも高い際には、その電圧がオンチップ
電源電圧の近傍電圧値以下にまで低下して初めて出力回
路の出力状態を制御可能とする保護回路を付加する構成
とする。
【００１６】すなわち、請求項１記載の発明の出力回路
は、オンチップ電源電圧より高い電圧を有する外部信号
線が接続される出力パッド部と、出力制御線と、上記出
力制御線の電位に応じてプルアップ制御信号を生成する
信号生成回路と、上記信号生成回路のプルアップ制御信
号を受けて上記オンチップ電源電圧を上記出力パッド部
に供給するP-ch出力トランジスタとを有する出力回路に
おいて、上記外部信号線の信号を入力とし、この外部信
号の電圧値が上記オンチップ電源電圧近傍の電圧値を越
える電圧値であるとき、上記出力制御線の電位に拘わら
ず、上記プルアップ制御信号の生成を禁止するように、
上記信号生成回路を制御する保護回路を備える構成であ
る。
は、オンチップ電源電圧より高い電圧を有する外部信号
線が接続される出力パッド部と、出力制御線と、上記出
力制御線の電位に応じてプルアップ制御信号を生成する
信号生成回路と、上記信号生成回路のプルアップ制御信
号を受けて上記オンチップ電源電圧を上記出力パッド部
に供給するP-ch出力トランジスタとを有する出力回路に
おいて、上記外部信号線の信号を入力とし、この外部信
号の電圧値が上記オンチップ電源電圧近傍の電圧値を越
える電圧値であるとき、上記出力制御線の電位に拘わら
ず、上記プルアップ制御信号の生成を禁止するように、
上記信号生成回路を制御する保護回路を備える構成であ
る。
【００１７】また、請求項２記載の発明では、上記請求
項１記載の出力回路において、上記信号生成回路のプル
アップ制御信号の出力側と上記P-ch出力トランジスタと
の間に配置され、ゲートが上記出力パッド部に接続され
たP-chトランジスタを有する構成である。
項１記載の出力回路において、上記信号生成回路のプル
アップ制御信号の出力側と上記P-ch出力トランジスタと
の間に配置され、ゲートが上記出力パッド部に接続され
たP-chトランジスタを有する構成である。
【００１８】更に、請求項３記載の発明では、上記請求
項２記載の出力回路において、保護回路は、外部信号線
の信号を入力とする第１の電圧降下手段と、上記第１の
電圧降下手段の出力を入力とし、グランド電源に接続す
る第２の電圧降下手段と、上記第１の電圧降下手段の出
力を反転させる反転回路とにより構成され、上記反転回
路の出力を上記保護回路の出力とする構成である。
項２記載の出力回路において、保護回路は、外部信号線
の信号を入力とする第１の電圧降下手段と、上記第１の
電圧降下手段の出力を入力とし、グランド電源に接続す
る第２の電圧降下手段と、上記第１の電圧降下手段の出
力を反転させる反転回路とにより構成され、上記反転回
路の出力を上記保護回路の出力とする構成である。
【００１９】加えて、請求項４記載の発明では、上記請
求項２記載の出力回路において、保護回路は、外部信号
線の信号を入力とする第１の電圧降下手段と、上記第１
の電圧降下手段の出力を入力とし、グランド電源に接続
する第２の電圧降下手段と、上記第１の電圧降下手段の
出力を入力とする第３の電圧降下手段と、上記第３の電
圧降下手段の出力を反転させる反転回路とにより構成さ
れ、上記反転回路の出力を上記保護回路の出力とする構
成である。
求項２記載の出力回路において、保護回路は、外部信号
線の信号を入力とする第１の電圧降下手段と、上記第１
の電圧降下手段の出力を入力とし、グランド電源に接続
する第２の電圧降下手段と、上記第１の電圧降下手段の
出力を入力とする第３の電圧降下手段と、上記第３の電
圧降下手段の出力を反転させる反転回路とにより構成さ
れ、上記反転回路の出力を上記保護回路の出力とする構
成である。
【００２０】更に加えて、請求項５記載の発明では、上
記請求項４記載の出力回路において、第１の電圧降下手
段は、トランジスタのゲートとソースに入力信号を接続
し、且つドレインを出力とするN-chトランジスターをＮ
個直列に接続した構成としている。
記請求項４記載の出力回路において、第１の電圧降下手
段は、トランジスタのゲートとソースに入力信号を接続
し、且つドレインを出力とするN-chトランジスターをＮ
個直列に接続した構成としている。
【００２１】また、請求項６記載の発明では、上記請求
項３又は請求項４記載の出力回路において、第１の電圧
降下手段は、ダイオードをＮ個直列に接続した構成とし
ている。
項３又は請求項４記載の出力回路において、第１の電圧
降下手段は、ダイオードをＮ個直列に接続した構成とし
ている。
【００２２】更に、請求項７記載の発明では、上記請求
項３記載の出力回路において、第１の電圧降下手段は、
ゲートをオンチップ電源に接続したP-chトランジスタの
ソースに入力信号を接続し、ゲートをオンチップ電源に
接続したN-chトランジスタのソースに上記P-chトランジ
スタのドレイン出力を接続し、上記N-chトランジスタの
ドレイン出力を出力とする構成としている。
項３記載の出力回路において、第１の電圧降下手段は、
ゲートをオンチップ電源に接続したP-chトランジスタの
ソースに入力信号を接続し、ゲートをオンチップ電源に
接続したN-chトランジスタのソースに上記P-chトランジ
スタのドレイン出力を接続し、上記N-chトランジスタの
ドレイン出力を出力とする構成としている。
【００２３】加えて、請求項８記載の発明では、上記請
求項３又は請求項４記載の出力回路において、第１の電
圧降下手段は、ゲートをオンチップ電源に接続したN-ch
トランジスタのソースに入力信号を接続し、上記N-chト
ランジスタのドレイン出力を出力とした構成としてい
る。
求項３又は請求項４記載の出力回路において、第１の電
圧降下手段は、ゲートをオンチップ電源に接続したN-ch
トランジスタのソースに入力信号を接続し、上記N-chト
ランジスタのドレイン出力を出力とした構成としてい
る。
【００２４】更に加えて、請求項９記載の発明では、上
記請求項３又は請求項４記載の出力回路において、第１
の電圧降下手段は、ゲートをオンチップ電源に接続した
P-chトランジスタのソースに入力信号を接続し、上記P-
chトランジスタのドレイン出力を出力とした構成として
いる。
記請求項３又は請求項４記載の出力回路において、第１
の電圧降下手段は、ゲートをオンチップ電源に接続した
P-chトランジスタのソースに入力信号を接続し、上記P-
chトランジスタのドレイン出力を出力とした構成として
いる。
【００２５】また、請求項１０記載の発明では、上記請
求項３又は請求項４記載の出力回路において、第１の電
圧降下手段は抵抗素子である構成である。
求項３又は請求項４記載の出力回路において、第１の電
圧降下手段は抵抗素子である構成である。
【００２６】更に、請求項１１記載の発明では、上記請
求項３又は請求項４記載の出力回路において、第２の電
圧降下手段は、出力制御線の電位に応じて、グランド電
源へ流れる電流をスイッチする機能を有する構成であ
る。
求項３又は請求項４記載の出力回路において、第２の電
圧降下手段は、出力制御線の電位に応じて、グランド電
源へ流れる電流をスイッチする機能を有する構成であ
る。
【００２７】加えて、請求項１２記載の発明では、上記
請求項３又は請求項４記載の出力回路において、第２の
電圧降下手段は、ゲートをオンチップ電源に接続したN-
chトランジスタのソースに入力信号を接続し、上記N-ch
トランジスタのドレイン出力を出力とした構成としてい
る。
請求項３又は請求項４記載の出力回路において、第２の
電圧降下手段は、ゲートをオンチップ電源に接続したN-
chトランジスタのソースに入力信号を接続し、上記N-ch
トランジスタのドレイン出力を出力とした構成としてい
る。
【００２８】更に加えて、請求項１３記載の発明では、
上記請求項３又は請求項４記載の出力回路において、第
２の電圧降下手段は抵抗素子で構成される構成である。
上記請求項３又は請求項４記載の出力回路において、第
２の電圧降下手段は抵抗素子で構成される構成である。
【００２９】また、請求項１４記載の発明では、上記請
求項３又は請求項４記載の出力回路において、第２の電
圧降下手段はダイオードで構成される構成である。
求項３又は請求項４記載の出力回路において、第２の電
圧降下手段はダイオードで構成される構成である。
【００３０】更に、請求項１５記載の発明では、請求項
３又は請求項４記載の出力回路において、第２の電圧降
下手段はN-chトランジスタにより構成され、上記N-chト
ランジスタのゲートに出力制御線が接続される構成であ
る。
３又は請求項４記載の出力回路において、第２の電圧降
下手段はN-chトランジスタにより構成され、上記N-chト
ランジスタのゲートに出力制御線が接続される構成であ
る。
【００３１】加えて、請求項１６記載の発明では、上記
請求項４記載の出力回路において、第３の電圧降下手段
は、ゲートをオンチップ電源に接続したN-chトランジス
タのソースに入力信号を接続し、上記N-chトランジスタ
のドレイン出力を出力とした構成としている。
請求項４記載の出力回路において、第３の電圧降下手段
は、ゲートをオンチップ電源に接続したN-chトランジス
タのソースに入力信号を接続し、上記N-chトランジスタ
のドレイン出力を出力とした構成としている。
【００３２】更に加えて、請求項１７記載の発明では、
上記請求項４記載の出力回路において、第３の電圧降下
手段は抵抗素子で構成される構成である。
上記請求項４記載の出力回路において、第３の電圧降下
手段は抵抗素子で構成される構成である。
【００３３】また、請求項１８記載の発明では、上記請
求項３記載の出力回路において、保護回路は、外部信号
線の信号を第１のN-chトランジスタのゲートとソースと
に接続し、上記第１のN-chトランジスタのドレイン出力
を第２のN-chトランジスタのゲートとソースとに接続
し、上記第２のN-chトランジスタのドレインとグランド
電位の間に抵抗を挿入し、上記第２のN-chトランジスタ
のドレイン出力を反転するインバータとから成り、上記
インバータの反転信号を出力とする構成としている。
求項３記載の出力回路において、保護回路は、外部信号
線の信号を第１のN-chトランジスタのゲートとソースと
に接続し、上記第１のN-chトランジスタのドレイン出力
を第２のN-chトランジスタのゲートとソースとに接続
し、上記第２のN-chトランジスタのドレインとグランド
電位の間に抵抗を挿入し、上記第２のN-chトランジスタ
のドレイン出力を反転するインバータとから成り、上記
インバータの反転信号を出力とする構成としている。
【００３４】更に、請求項１９記載の発明では、上記請
求項４記載の出力回路において、保護回路は、ゲートを
オンチップ電源に接続したP-chトランジスタのソースに
外部信号線の信号を接続し、ゲートをオンチップ電源に
接続した第１のN-chトランジスタのソースに上記P-chト
ランジスタのドレイン出力を接続し、上記第１のN-chト
ランジスタのドレインと第２のN-chトランジスタのドレ
インとを接続し、上記第２のN-chトランジスタのソース
にグランド電位を接続し、上記第２のN-chトランジスタ
のゲートに出力制御信号を入力し、上記第１のN-chトラ
ンジスタのソース電位をインバータで反転した信号を出
力する構成としている。
求項４記載の出力回路において、保護回路は、ゲートを
オンチップ電源に接続したP-chトランジスタのソースに
外部信号線の信号を接続し、ゲートをオンチップ電源に
接続した第１のN-chトランジスタのソースに上記P-chト
ランジスタのドレイン出力を接続し、上記第１のN-chト
ランジスタのドレインと第２のN-chトランジスタのドレ
インとを接続し、上記第２のN-chトランジスタのソース
にグランド電位を接続し、上記第２のN-chトランジスタ
のゲートに出力制御信号を入力し、上記第１のN-chトラ
ンジスタのソース電位をインバータで反転した信号を出
力する構成としている。
【００３５】
【作用】上記した構成によって、請求項１〜請求項１９
記載の発明の出力回路では、外部よりボンディングパッ
ド部にオンチップ電源電圧ＶDD近傍の電圧値を越える電
圧が印加されている場合には、上記保護回路によって、
上記信号生成回路によるプルアップ制御信号の生成が禁
止されるので、パッド部の出力状態が変化する過渡時、
例えばハイインピーダンス状態から出力状態に変化する
過渡時であっても、出力回路を構成するトランジスタの
ゲートとソース間、又はゲートとドレイン間に上記ボン
ディングパッド部の電圧と上記プルアップ制御信号の電
圧との電位差がかかる構成であっても、このトランジス
タの酸化膜には耐圧以上の電圧がかからず、その破壊が
防止される。
記載の発明の出力回路では、外部よりボンディングパッ
ド部にオンチップ電源電圧ＶDD近傍の電圧値を越える電
圧が印加されている場合には、上記保護回路によって、
上記信号生成回路によるプルアップ制御信号の生成が禁
止されるので、パッド部の出力状態が変化する過渡時、
例えばハイインピーダンス状態から出力状態に変化する
過渡時であっても、出力回路を構成するトランジスタの
ゲートとソース間、又はゲートとドレイン間に上記ボン
ディングパッド部の電圧と上記プルアップ制御信号の電
圧との電位差がかかる構成であっても、このトランジス
タの酸化膜には耐圧以上の電圧がかからず、その破壊が
防止される。
【００３６】特に、請求項１１記載の発明では、第２の
電圧降下手段のスイッチ機能により、第１の電圧降下手
段からグランド電源への電流のリークが防止され、消費
電流が少なくなる。
電圧降下手段のスイッチ機能により、第１の電圧降下手
段からグランド電源への電流のリークが防止され、消費
電流が少なくなる。
【００３７】
【実施例】以下、本発明の一実施例の出力回路について
図面を参照しながら説明する。
図面を参照しながら説明する。
【００３８】 （第１の実施例） 図１は本発明の第１の実施例における出力回路の回路図
である。
である。
【００３９】同図において、116 はボンディングパッド
（出力パッド部）であって、このパッド部116 には、オ
ンチップ電源電圧（内部電源電圧）VDD より高い電圧(
例えば5V) を有する外部信号線（図示せず）が接続され
る。
（出力パッド部）であって、このパッド部116 には、オ
ンチップ電源電圧（内部電源電圧）VDD より高い電圧(
例えば5V) を有する外部信号線（図示せず）が接続され
る。
【００４０】また、101,104,105,107,108 は基板が共に
共通で且つ内部電源電圧VDD に接続されていないP-chト
ランジスタであって、上記P-chトランジスタ101 は、ソ
ースが内部電源電圧ＶDDに接続されて上記出力パッド部
116 に電源電圧VDD を供給する出力トランジスタであ
る。また、上記P-chトランジスタ107 は、そのソース及
びドレインにおいて、上記ＮＡＮＤ回路（信号生成回
路）112 と上記P-ch出力トランジスタ101 との間に配置
され、そのゲートは上記ボンディングパッド116 に接続
される。
共通で且つ内部電源電圧VDD に接続されていないP-chト
ランジスタであって、上記P-chトランジスタ101 は、ソ
ースが内部電源電圧ＶDDに接続されて上記出力パッド部
116 に電源電圧VDD を供給する出力トランジスタであ
る。また、上記P-chトランジスタ107 は、そのソース及
びドレインにおいて、上記ＮＡＮＤ回路（信号生成回
路）112 と上記P-ch出力トランジスタ101 との間に配置
され、そのゲートは上記ボンディングパッド116 に接続
される。
【００４１】111 は基板が内部電源電圧VDD に接続され
ているP-chトランジスタ、102,103,106,109,110 はN-ch
トランジスタ、112 は上記P-ch出力トランジスタ101 の
ゲートに出力するプルアップ信号を生成するNAND回路
（信号生成回路）、114 はインバータ、113 はNOR 回
路、115 はインバータ（反転回路）、信号線ＩＮは入力
信号、信号線Ｃは、LOW の時は上記出力回路を出力状態
とし、HIの時はハイインピーダンス状態とする出力制御
線である。
ているP-chトランジスタ、102,103,106,109,110 はN-ch
トランジスタ、112 は上記P-ch出力トランジスタ101 の
ゲートに出力するプルアップ信号を生成するNAND回路
（信号生成回路）、114 はインバータ、113 はNOR 回
路、115 はインバータ（反転回路）、信号線ＩＮは入力
信号、信号線Ｃは、LOW の時は上記出力回路を出力状態
とし、HIの時はハイインピーダンス状態とする出力制御
線である。
【００４２】更に、120 は本発明の特徴として付加した
保護回路である。
保護回路である。
【００４３】上記N-chトランジスタ106,102 109 とP-ch
トランジスタ104,108 のゲートとは、内部電源VDD に接
続され、N-chトランジスタ110,103 のソースはグランド
に接続され、P-chトランジスタ101,105,111 のソースは
内部電源電圧VDD に接続され、ボンディングパッド116
は、P-chトランジスタ104 のソース、P-chトランジスタ
105 及び107 のゲート、P-chトランジスタ101 のドレイ
ン、N-chトランジスタ102 のドレインと保護回路120 の
第１の入力に接続され、N-chトランジスタ102のソース
とN-chトランジスタ103 のドレインは接続され、P-chト
ランジスタ101のゲートとP-chトランジスタ104 のドレ
インとP-chトランジスタ107 のドレインとN-chトランジ
スタ106 のドレインとは接続され、P-chトランジスタ10
5 のドレインとP-chトランジスタ101,104,105,107 108
の基板とは接続される。
トランジスタ104,108 のゲートとは、内部電源VDD に接
続され、N-chトランジスタ110,103 のソースはグランド
に接続され、P-chトランジスタ101,105,111 のソースは
内部電源電圧VDD に接続され、ボンディングパッド116
は、P-chトランジスタ104 のソース、P-chトランジスタ
105 及び107 のゲート、P-chトランジスタ101 のドレイ
ン、N-chトランジスタ102 のドレインと保護回路120 の
第１の入力に接続され、N-chトランジスタ102のソース
とN-chトランジスタ103 のドレインは接続され、P-chト
ランジスタ101のゲートとP-chトランジスタ104 のドレ
インとP-chトランジスタ107 のドレインとN-chトランジ
スタ106 のドレインとは接続され、P-chトランジスタ10
5 のドレインとP-chトランジスタ101,104,105,107 108
の基板とは接続される。
【００４４】更に、出力制御線Ｃはインバータ114 の入
力とNOR 回路113 の第１の入力に接続され、上記NOR 回
路１１３の出力はN-chトランジスタ103 のゲートに接続
され、上記入力信号ＩＮは上記ＮＡＮＤ回路112 の第１
の入力、及び上記ＮＯＲ回路113 の第２の入力に接続さ
れ、上記インバータ１１４の出力は、上記ＮＡＮＤ回路
112 の第２の入力と上記保護回路120 の第２の入力とに
接続され、上記保護回路120 からの出力を上記ＮＡＮＤ
回路112 の第３の入力に入力し、上記ＮＡＮＤ回路112
の出力はP-chトランジスタ107 及びN-chトランジスタ10
6 のソースに接続されている。
力とNOR 回路113 の第１の入力に接続され、上記NOR 回
路１１３の出力はN-chトランジスタ103 のゲートに接続
され、上記入力信号ＩＮは上記ＮＡＮＤ回路112 の第１
の入力、及び上記ＮＯＲ回路113 の第２の入力に接続さ
れ、上記インバータ１１４の出力は、上記ＮＡＮＤ回路
112 の第２の入力と上記保護回路120 の第２の入力とに
接続され、上記保護回路120 からの出力を上記ＮＡＮＤ
回路112 の第３の入力に入力し、上記ＮＡＮＤ回路112
の出力はP-chトランジスタ107 及びN-chトランジスタ10
6 のソースに接続されている。
【００４５】上記保護回路120 において、第１の入力は
P-chトランジスタ108 のソースに接続され、上記P-chト
ランジスタ108 のドレインはN-chトランジスタ109 のソ
ースに接続され、上記N-chトランジスタ109 のドレイン
はN-chトランジスタ110 のドレイン、P-chトランジスタ
111 のドレイン、及びインバータ115 の入力に接続さ
れ、上記N-chトランジスタ110 のゲートは保護回路120
への第２の入力に接続され、上記インバータ115 の出力
が上記保護回路120 の出力となり、また上記P-chトラン
ジスタ 111のゲートに接続されている。
P-chトランジスタ108 のソースに接続され、上記P-chト
ランジスタ108 のドレインはN-chトランジスタ109 のソ
ースに接続され、上記N-chトランジスタ109 のドレイン
はN-chトランジスタ110 のドレイン、P-chトランジスタ
111 のドレイン、及びインバータ115 の入力に接続さ
れ、上記N-chトランジスタ110 のゲートは保護回路120
への第２の入力に接続され、上記インバータ115 の出力
が上記保護回路120 の出力となり、また上記P-chトラン
ジスタ 111のゲートに接続されている。
【００４６】上記保護回路120 において、P-chトランジ
スタ108 及びN-chトランジスタ109により第１の電圧降
下手段125 を構成し、N-chトランジスタ110 により第２
の電圧降下手段126 を構成している。
スタ108 及びN-chトランジスタ109により第１の電圧降
下手段125 を構成し、N-chトランジスタ110 により第２
の電圧降下手段126 を構成している。
【００４７】以上のように構成された出力回路につい
て、以下、図１を用いてその動作を説明する。
て、以下、図１を用いてその動作を説明する。
【００４８】初めに、出力制御線ＣがＨｉレベルである
ハイインピーダンス状態で、外部よりボンディングパッ
ド106 に５Ｖの電圧が印加されている場合では、N-chト
ランジスタ110 はＯＦＦ状態である。P-chトランジスタ
108 のゲートは内部電源電圧VDD に接続されているので
ソース、ドレインともに５Ｖとなる。N-chトランジスタ
109 のゲートも電源電圧VDD に接続されているので、上
記N-chトランジスタ109 によってインバータ115 の入力
はＶＤＤーＶｔｈ（ＶｔｈはN-chトランジスタ１０９の
しきい値電圧）まで上昇する。上記インバータ115 の出
力はＬｏｗになるので、P-chトランジスタ111 によって
インバータ115 の入力は電源電圧VDD まで上昇する。
ハイインピーダンス状態で、外部よりボンディングパッ
ド106 に５Ｖの電圧が印加されている場合では、N-chト
ランジスタ110 はＯＦＦ状態である。P-chトランジスタ
108 のゲートは内部電源電圧VDD に接続されているので
ソース、ドレインともに５Ｖとなる。N-chトランジスタ
109 のゲートも電源電圧VDD に接続されているので、上
記N-chトランジスタ109 によってインバータ115 の入力
はＶＤＤーＶｔｈ（ＶｔｈはN-chトランジスタ１０９の
しきい値電圧）まで上昇する。上記インバータ115 の出
力はＬｏｗになるので、P-chトランジスタ111 によって
インバータ115 の入力は電源電圧VDD まで上昇する。
【００４９】出力制御線ＣがＨｉからＬＯに変化する
と、N-chトランジスタ１１０がＯＮ状態になる。ボンデ
ィングパッドに対する外部からの５Ｖ駆動がなくなる
と、P-chトランジスタ１１１及びN-chトランジスタ１０
９、１１０を通じて放電して、ボンディングパッド116
の電位が低下し、同時にインバータ１１５の入力の電位
も低下する。上記ボンディングパッド116 とP-chトラン
ジスタ１０８のゲート間の電位が上記P-chトランジスタ
１０８のしきい値電圧以下になると、P-chトランジスタ
１０８がＯＦＦ状態となるのでインバータ１１５の入力
の電位がグランド電位ＶＳＳまで低下する。上記N-chト
ランジスタ１１０のゲート幅を上記N-chトランジスタ１
０９、上記P-chトランジスタ108 に較べて小さくしてお
くと、上記P-chトランジスタ108 がOFF になった後で、
インバータ115 の出力がLOW からHIに変化することとな
る。つまりボンディングパッド116 にVDD+Vth 以上の電
位が印加されている間、即ち、外部信号線の信号の電圧
値が上記オンチップ電源電圧ＶＤＤ近傍の電圧値(VDD+V
th )を越える電圧値であるときには、保護回路120 によ
りNAND回路112 が制御されて、その出力、即ちプルアッ
プ制御信号は、上記出力制御線ＣのＨｉからＬＯＷへの
電位変化に拘わらず、LOW レベルにならず、プルアップ
制御信号の生成は禁止される。
と、N-chトランジスタ１１０がＯＮ状態になる。ボンデ
ィングパッドに対する外部からの５Ｖ駆動がなくなる
と、P-chトランジスタ１１１及びN-chトランジスタ１０
９、１１０を通じて放電して、ボンディングパッド116
の電位が低下し、同時にインバータ１１５の入力の電位
も低下する。上記ボンディングパッド116 とP-chトラン
ジスタ１０８のゲート間の電位が上記P-chトランジスタ
１０８のしきい値電圧以下になると、P-chトランジスタ
１０８がＯＦＦ状態となるのでインバータ１１５の入力
の電位がグランド電位ＶＳＳまで低下する。上記N-chト
ランジスタ１１０のゲート幅を上記N-chトランジスタ１
０９、上記P-chトランジスタ108 に較べて小さくしてお
くと、上記P-chトランジスタ108 がOFF になった後で、
インバータ115 の出力がLOW からHIに変化することとな
る。つまりボンディングパッド116 にVDD+Vth 以上の電
位が印加されている間、即ち、外部信号線の信号の電圧
値が上記オンチップ電源電圧ＶＤＤ近傍の電圧値(VDD+V
th )を越える電圧値であるときには、保護回路120 によ
りNAND回路112 が制御されて、その出力、即ちプルアッ
プ制御信号は、上記出力制御線ＣのＨｉからＬＯＷへの
電位変化に拘わらず、LOW レベルにならず、プルアップ
制御信号の生成は禁止される。
【００５０】以上のように、本実施例によれば、出力遷
移時には、保護回路120 によりNAND回路112 を制御し
て、出力パッド部116 に接続されたP-ch出力トランジス
タ101のゲートに接続するプルアップ制御信号をオフ
（生成を禁止）できるので、出力回路内部の各トランジ
スタに過渡的に耐圧以上の電圧が加わらないようにでき
る。
移時には、保護回路120 によりNAND回路112 を制御し
て、出力パッド部116 に接続されたP-ch出力トランジス
タ101のゲートに接続するプルアップ制御信号をオフ
（生成を禁止）できるので、出力回路内部の各トランジ
スタに過渡的に耐圧以上の電圧が加わらないようにでき
る。
【００５１】 （第２の実施例） 以下、本発明の第２の実施例について図面を参照しなが
ら説明する。
ら説明する。
【００５２】図３は本発明の第２の実施例を示す出力回
路の回路図である。
路の回路図である。
【００５３】図１と異なるのは、保護回路200 として、
ボンディングパッド116 を入力とし、インバータ204 の
出力を保護回路200 の出力とし、上記出力をNAND回路の
第３の入力に入力し、上記保護回路200 内部は、入力信
号をN-chトランジスタ201 のソースとゲートに入力し、
上記N-chトランジスタ201 のドレイン出力をN-chトラン
ジスタ202 のソースとゲートとに入力し、上記N-chトラ
ンジスタ202 のドレイン出力をインバータ204 の入力と
抵抗203 につなぎ、上記抵抗 203 はグランドに接続し
た構成である。
ボンディングパッド116 を入力とし、インバータ204 の
出力を保護回路200 の出力とし、上記出力をNAND回路の
第３の入力に入力し、上記保護回路200 内部は、入力信
号をN-chトランジスタ201 のソースとゲートに入力し、
上記N-chトランジスタ201 のドレイン出力をN-chトラン
ジスタ202 のソースとゲートとに入力し、上記N-chトラ
ンジスタ202 のドレイン出力をインバータ204 の入力と
抵抗203 につなぎ、上記抵抗 203 はグランドに接続し
た構成である。
【００５４】図２において、図１と同一の機能を有する
ものには同一の符号を付してその詳細な説明を省略す
る。
ものには同一の符号を付してその詳細な説明を省略す
る。
【００５５】以上のように構成された出力回路につい
て、以下、その動作を説明する。
て、以下、その動作を説明する。
【００５６】インバータ204 の入力電位は、抵抗203 の
値が十分大きいと、N-chトランジスタ201,202 のしきい
値電圧からボンディングパッド116 の電位より２・Ｖｔ
ｈ低い値となる。上記インバータ204 がVDD-2Vth以上の
入力に対してLow レベルを出力すれば、ボンディングパ
ッド116 に内部電源電圧VDD 以上の電位が印加されてい
る間は、NAND回路112 の出力はLOW レベルにならない。
値が十分大きいと、N-chトランジスタ201,202 のしきい
値電圧からボンディングパッド116 の電位より２・Ｖｔ
ｈ低い値となる。上記インバータ204 がVDD-2Vth以上の
入力に対してLow レベルを出力すれば、ボンディングパ
ッド116 に内部電源電圧VDD 以上の電位が印加されてい
る間は、NAND回路112 の出力はLOW レベルにならない。
【００５７】以上のように、本実施例においては、上記
第１の実施例と同様に、出力遷移時に、保護回路200 に
よりNAND回路112 を制御して、出力パッド部116 に接続
されたP-ch出力トランジスタ 201 のゲートに接続する
プルアップ制御信号をオフ（生成を禁止）したので、出
力回路内部の各トランジスタに過渡的に耐圧以上の電圧
が加わらないようにできる。
第１の実施例と同様に、出力遷移時に、保護回路200 に
よりNAND回路112 を制御して、出力パッド部116 に接続
されたP-ch出力トランジスタ 201 のゲートに接続する
プルアップ制御信号をオフ（生成を禁止）したので、出
力回路内部の各トランジスタに過渡的に耐圧以上の電圧
が加わらないようにできる。
【００５８】ここで、従来例、つまり第１及び第２の実
施例で示した保護回路を用いない場合、並びに第１及び
第２の実施例の各々の出力回路による出力状態の遷移時
における出力回路内部のトランジスターの最大印加電圧
（ソース−ゲート間及びゲート−ドレイン間）のシミュ
レーション結果を表１に示す。
施例で示した保護回路を用いない場合、並びに第１及び
第２の実施例の各々の出力回路による出力状態の遷移時
における出力回路内部のトランジスターの最大印加電圧
（ソース−ゲート間及びゲート−ドレイン間）のシミュ
レーション結果を表１に示す。
【００５９】
【表１】 上記表１から判るように、第２の実施例の方が最大電圧
を低くすることができる。しかし、第２の実施例におい
ては、抵抗素子203 を通じたリーク電流が常に発生し、
消費電流を多く必要とする。例えば、上記図１及び図２
の保護回路120,200 において（図１の保護回路120 では
P-chトランジスタ111 を除く）、反転回路115,204 の入
力側（各図において記号「ａ」で示す）の電圧と、反転
回路115,204 のスレッシュホールド値Ｖinv との関係が
次式 ３−ｎ・Ｖth＜Ｖinv ＜５−ｎ・Ｖth となるように、第１の電圧降下手段の構成トランジスタ
の数Ｎを決定し、上記第１と及び第２実施例では２個で
あるので、 ３−２・Ｖth＜Ｖinv ＜５−２・Ｖth となっている。この場合の保護回路120,200 の動作を表
２及び表３に示す。
を低くすることができる。しかし、第２の実施例におい
ては、抵抗素子203 を通じたリーク電流が常に発生し、
消費電流を多く必要とする。例えば、上記図１及び図２
の保護回路120,200 において（図１の保護回路120 では
P-chトランジスタ111 を除く）、反転回路115,204 の入
力側（各図において記号「ａ」で示す）の電圧と、反転
回路115,204 のスレッシュホールド値Ｖinv との関係が
次式 ３−ｎ・Ｖth＜Ｖinv ＜５−ｎ・Ｖth となるように、第１の電圧降下手段の構成トランジスタ
の数Ｎを決定し、上記第１と及び第２実施例では２個で
あるので、 ３−２・Ｖth＜Ｖinv ＜５−２・Ｖth となっている。この場合の保護回路120,200 の動作を表
２及び表３に示す。
【００６０】
【表２】
【表３】 上記表から判るように、第１の実施例の保護回路120 で
は、出力状態で出力パッド部116 に３Ｖ以上の電圧が存
在する場合にのみグランドへの電流が流れ、他の状態で
は定常的な電流は流れないので、第２の実施例の保護回
路200 よりも消費電流の低減化を図ることができる。
は、出力状態で出力パッド部116 に３Ｖ以上の電圧が存
在する場合にのみグランドへの電流が流れ、他の状態で
は定常的な電流は流れないので、第２の実施例の保護回
路200 よりも消費電流の低減化を図ることができる。
【００６１】また、第２の実施例においては、抵抗203
を用いて実現しているためにプロセス的に不安定である
が、上記第１の実施例による回路構成では、この問題は
回避される。
を用いて実現しているためにプロセス的に不安定である
が、上記第１の実施例による回路構成では、この問題は
回避される。
【００６２】尚、第１及び第２の実施例において、P-ch
トランジスタ101,104,105,107,108は基板が共に共通で
且つ内部電源VDD に接続されていないとしたがこれら電
位を外部電位、つまりここでは５Ｖ電位に固定し、Ｐ−
chトランジスタ105 を省略しても構わない。
トランジスタ101,104,105,107,108は基板が共に共通で
且つ内部電源VDD に接続されていないとしたがこれら電
位を外部電位、つまりここでは５Ｖ電位に固定し、Ｐ−
chトランジスタ105 を省略しても構わない。
【００６３】また、上記第１及び第２の実施例におい
て，回路を出力回路として説明したが、入力回路を付加
することにより入出力回路としても構わない。
て，回路を出力回路として説明したが、入力回路を付加
することにより入出力回路としても構わない。
【００６４】図４は、上記第１の実施例に対しドライバ
ーとしてインバータ2,3,4,5 を追加し、電圧保護のため
に抵抗219,220,225 を、サージ対策としてバイポーラト
ランジスタ217,218 を追加して、入力回路を付加した入
出力回路を示す。
ーとしてインバータ2,3,4,5 を追加し、電圧保護のため
に抵抗219,220,225 を、サージ対策としてバイポーラト
ランジスタ217,218 を追加して、入力回路を付加した入
出力回路を示す。
【００６５】図５は、上記第２の実施例に対し、ドライ
バーとしてインバータ2,3,4,5 を追加し、電圧保護のた
めに抵抗419,418,424 を、サージ対策としてバイポーラ
トランジスタ417,216 を追加して、入力回路を付加した
入出力回路を示す。
バーとしてインバータ2,3,4,5 を追加し、電圧保護のた
めに抵抗419,418,424 を、サージ対策としてバイポーラ
トランジスタ417,216 を追加して、入力回路を付加した
入出力回路を示す。
【００６６】図６は、第１の実施例に対しドライバーと
してインバータ回路2,3,4,5 を追加し、電圧保護のため
に抵抗219,220,225 を、サージ対策としてバイポーラト
ランジスタ217,218 を追加して、入力回路を付加すると
共に、第１の実施例ではＮ−ｗｅｌｌをフローティング
にしたのに代え、５Ｖの電圧固定にして、図４のP-chト
ランジスタ205 に相当する素子を省いた入出力回路を示
す。
してインバータ回路2,3,4,5 を追加し、電圧保護のため
に抵抗219,220,225 を、サージ対策としてバイポーラト
ランジスタ217,218 を追加して、入力回路を付加すると
共に、第１の実施例ではＮ−ｗｅｌｌをフローティング
にしたのに代え、５Ｖの電圧固定にして、図４のP-chト
ランジスタ205 に相当する素子を省いた入出力回路を示
す。
【００６７】また、第１及び第２の実施例においては、
回路の途中にドライブ能力を高めるためのバッファを挿
入したり、ゲート等へのボンディングパッド106 からの
直接電圧印加を避けるための抵抗を挿入しても構わな
い。
回路の途中にドライブ能力を高めるためのバッファを挿
入したり、ゲート等へのボンディングパッド106 からの
直接電圧印加を避けるための抵抗を挿入しても構わな
い。
【００６８】図７は、上記第１及び第２の実施例の保護
回路120,200 の種々の変形例を示す。保護回路120,200
は前述のように、第１の電圧降下手段125 と、第２の電
圧降下手段126 と、反転回路115 とから成り、同図(a)
は第１実施例と同一構成を示している。同図(b) はN-ch
トランジスタ701,702 の各ゲートとソースとに入力信号
を接続し、且つドレインを出力とし、これ等の２個のNc
h トランジスター701,702 を直列に接続することによ
り、第１の電圧降下手段を構成している。
回路120,200 の種々の変形例を示す。保護回路120,200
は前述のように、第１の電圧降下手段125 と、第２の電
圧降下手段126 と、反転回路115 とから成り、同図(a)
は第１実施例と同一構成を示している。同図(b) はN-ch
トランジスタ701,702 の各ゲートとソースとに入力信号
を接続し、且つドレインを出力とし、これ等の２個のNc
h トランジスター701,702 を直列に接続することによ
り、第１の電圧降下手段を構成している。
【００６９】また、同図(c) は、第１の電圧降下手段
を、２個のダイオード703,704 の直列接続回路により構
成し、同図(d) では１個のN-chトランジスタ705 で構成
し、そのゲートをオンチップ電源VDD に接続すると共
に、そのソースに入力信号を接続し、そのドレイン出力
を出力とした構成である。尚、図示しないが、第１の電
圧降下手段は、上記図７(d) のN-chトランジスタ705 に
代えて、P-chトランジスタで構成してもよいし、又は抵
抗素子により構成してもよい。
を、２個のダイオード703,704 の直列接続回路により構
成し、同図(d) では１個のN-chトランジスタ705 で構成
し、そのゲートをオンチップ電源VDD に接続すると共
に、そのソースに入力信号を接続し、そのドレイン出力
を出力とした構成である。尚、図示しないが、第１の電
圧降下手段は、上記図７(d) のN-chトランジスタ705 に
代えて、P-chトランジスタで構成してもよいし、又は抵
抗素子により構成してもよい。
【００７０】更に、図７(e) 〜(h) は、各々、同図(a)
〜（e)のN-chトランジスタ110 で構成する第２の電圧降
下手段を、抵抗素子R3で構成したものであり、また、同
図(g) 〜(i) 〜(l) は各々上記抵抗素子R3に代えて、ダ
イオード706 により構成したものである。
〜（e)のN-chトランジスタ110 で構成する第２の電圧降
下手段を、抵抗素子R3で構成したものであり、また、同
図(g) 〜(i) 〜(l) は各々上記抵抗素子R3に代えて、ダ
イオード706 により構成したものである。
【００７１】図８は、上記第１及び第２の実施例の保護
回路120,200 の他の変形例を示す。本変形例では、第１
の電圧降下手段125 と、第２の電圧降下手段126 と、反
転回路115 とに加えて、更に上記第１の電圧降下手段12
5 と反転回路115 との間に第３の電圧降下手段800 を追
加したものである。この第３の電圧高価手段800 として
は、具体的には、同図(a) 〜(k) に示すように、N-chト
ランジスタ801 で構成され、そのゲートをオンチップ電
源VDD に接続すると共に、そのソースに入力信号を接続
し、そのドレイン出力を出力とした構成である。尚、図
示しないが、この第３の電圧降下手段は抵抗素子で構成
することも可能である。
回路120,200 の他の変形例を示す。本変形例では、第１
の電圧降下手段125 と、第２の電圧降下手段126 と、反
転回路115 とに加えて、更に上記第１の電圧降下手段12
5 と反転回路115 との間に第３の電圧降下手段800 を追
加したものである。この第３の電圧高価手段800 として
は、具体的には、同図(a) 〜(k) に示すように、N-chト
ランジスタ801 で構成され、そのゲートをオンチップ電
源VDD に接続すると共に、そのソースに入力信号を接続
し、そのドレイン出力を出力とした構成である。尚、図
示しないが、この第３の電圧降下手段は抵抗素子で構成
することも可能である。
【００７２】上記保護回路の各種変形例(a) 〜(w) の動
作を下記の表４及び表５に示しておく。
作を下記の表４及び表５に示しておく。
【００７３】
【表４】
【表５】
【００７４】
【発明の効果】以上説明したように、請求項１〜請求項
１９記載の発明の出力回路によれば、内部に有するトラ
ンジスタの酸化膜に過渡的な電圧として、オンチップ電
源電圧以上の電圧がかからない構成にできるので、サブ
ミクロンプロセス使用のLSI において、酸化膜の耐圧以
上の入力電圧に耐え得る出力回路を実現することがで
き、そのLSI の信頼性を向上できる。特に、実例とし
て、オンチップ電源電圧が3.3Vであり、パッド部に接続
される外部信号線の電圧が5Vの場合には、0.5umCMOS-LS
I(耐圧3.6V) を5VのLSI と混在して使用することができ
る。
１９記載の発明の出力回路によれば、内部に有するトラ
ンジスタの酸化膜に過渡的な電圧として、オンチップ電
源電圧以上の電圧がかからない構成にできるので、サブ
ミクロンプロセス使用のLSI において、酸化膜の耐圧以
上の入力電圧に耐え得る出力回路を実現することがで
き、そのLSI の信頼性を向上できる。特に、実例とし
て、オンチップ電源電圧が3.3Vであり、パッド部に接続
される外部信号線の電圧が5Vの場合には、0.5umCMOS-LS
I(耐圧3.6V) を5VのLSI と混在して使用することができ
る。
【００７５】特に、請求項１１記載の発明によれば、リ
ーク電流を抑制して、消費電流の低減化を図ることがで
きる。
ーク電流を抑制して、消費電流の低減化を図ることがで
きる。
【図１】本発明の第１の実施例における出力回路の構成
を示す図である。
を示す図である。
【図２】本発明の第２の実施例における出力回路の構成
を示す図である。
を示す図である。
【図３】従来の出力回路の構成、並びにその内部トラン
ジスタの過渡的電圧変動状態の模式及びそのシミュレー
ション結果を示す図である。
ジスタの過渡的電圧変動状態の模式及びそのシミュレー
ション結果を示す図である。
【図４】第１の実施例の出力回路に入力回路を付加した
入出力回路の構成を示す図である。
入出力回路の構成を示す図である。
【図５】第２の実施例の出力回路に入力回路を付加した
入出力回路の構成を示す図である。
入出力回路の構成を示す図である。
【図６】第１の実施例の出力回路に他の入力回路を付加
した入出力回路の構成を示す図である。
した入出力回路の構成を示す図である。
【図７】保護回路の各種変形例を示す構成図である。
【図８】保護回路の他の各種変形例を示す構成図であ
る。
る。
C 出力制御線 101 P-ch出力トランジスタ 103 N-ch出力トランジスタ107 P-ch出力トランジスタ 112 NAND回路（信号生成回路） 115 インバータ（反転回路） 116 ボンディングパッド（出力パッ
ド部） 120,200 保護回路 125 第１の電圧降下手段 126 第２の電圧降下手段 800 第３の電圧降下手段
ド部） 120,200 保護回路 125 第１の電圧降下手段 126 第２の電圧降下手段 800 第３の電圧降下手段
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 19/0175 G11C 11/409 G11C 11/413 H03K 19/003
Claims (19)
- 【請求項１】 オンチップ電源電圧より高い電圧を有す
る外部信号線が接続される出力パッド部と、出力制御線
と、上記出力制御線の電位に応じてプルアップ制御信号
を生成する信号生成回路と、上記信号生成回路のプルア
ップ制御信号を受けて上記オンチップ電源電圧を上記出
力パッド部に供給するP-ch出力トランジスタとを有する
出力回路において、 上記外部信号線の信号を入力とし、この外部信号の電圧
値が上記オンチップ電源電圧近傍の電圧値を越える電圧
値であるとき、上記出力制御線の電位に拘わらず、上記
プルアップ制御信号の生成を禁止するように、上記信号
生成回路を制御する保護回路を備えたことを特徴とする
出力回路。 - 【請求項２】 上記信号生成回路のプルアップ制御信号
の出力側と上記P-ch出力トランジスタとの間に配置さ
れ、ゲートが上記出力パッド部に接続されたP-chトラン
ジスタを有することを特徴とする請求項１記載の出力回
路。 - 【請求項３】 保護回路は、外部信号線の信号を入力と
する第１の電圧降下手段と、上記第１の電圧降下手段の
出力を入力とし、グランド電源に接続する第２の電圧降
下手段と、上記第１の電圧降下手段の出力を反転させる
反転回路とにより構成され、上記反転回路の出力を上記
保護回路の出力とすることを特徴とする請求項２記載の
出力回路。 - 【請求項４】 保護回路は、外部信号線の信号を入力と
する第１の電圧降下手段と、上記第１の電圧降下手段の
出力を入力とし、グランド電源に接続する第２の電圧降
下手段と、上記第１の電圧降下手段の出力を入力とする
第３の電圧降下手段と、上記第３の電圧降下手段の出力
を反転させる反転回路とにより構成され、上記反転回路
の出力を上記保護回路の出力とすることを特徴とする請
求項２記載の出力回路。 - 【請求項５】 第１の電圧降下手段は、トランジスタの
ゲートとソースに入力信号を接続し、且つドレインを出
力とするN-chトランジスターをＮ個直列に接続した構成
であることを特徴とする請求項３又は請求項４記載の出
力回路。 - 【請求項６】 第１の電圧降下手段は、ダイオードをＮ
個直列に接続した構成であることを特徴とする請求項３
又は請求項４記載の出力回路。 - 【請求項７】 第１の電圧降下手段は、ゲートをオンチ
ップ電源に接続したP-chトランジスタのソースに入力信
号を接続し、ゲートをオンチップ電源に接続したN-chト
ランジスタのソースに上記P-chトランジスタのドレイン
出力を接続し、上記N-chトランジスタのドレイン出力を
出力とする構成であることを特徴とする請求項３記載の
出力回路。 - 【請求項８】 第１の電圧降下手段は、ゲートをオンチ
ップ電源に接続したN-chトランジスタのソースに入力信
号を接続し、上記N-chトランジスタのドレイン出力を出
力とした構成であることを特徴とする請求項３又は請求
項４記載の出力回路。 - 【請求項９】 第１の電圧降下手段は、ゲートをオンチ
ップ電源に接続したP-chトランジスタのソースに入力信
号を接続し、上記P-chトランジスタのドレイン出力を出
力とした構成であることを特徴とする請求項３又は請求
項４記載の出力回路。 - 【請求項１０】 第１の電圧降下手段は、抵抗素子であ
ることを特徴とする請求項３又は請求項４記載の出力回
路。 - 【請求項１１】 第２の電圧降下手段は、出力制御線の
電位に応じて、グランド電源へ流れる電流をスイッチす
る機能を有することを特徴とする請求項３又は請求項４
記載の出力回路。 - 【請求項１２】 第２の電圧降下手段は、ゲートをオン
チップ電源に接続したN-chトランジスタのソースに入力
信号を接続し、上記N-chトランジスタのドレイン出力を
出力とした構成であることを特徴とする請求項３又は請
求項４記載の出力回路。 - 【請求項１３】 第２の電圧降下手段は、抵抗素子で構
成されることを特徴とする請求項３又は請求項４記載の
出力回路。 - 【請求項１４】 第２の電圧降下手段は、ダイオードで
構成されることを特徴とする請求項３又は請求項４記載
の出力回路。 - 【請求項１５】 第２の電圧降下手段は、N-chトランジ
スタにより構成され、上記N-chトランジスタのゲートに
出力制御線が接続されることを特徴とする請求項３又は
請求項４記載の出力回路。 - 【請求項１６】 第３の電圧降下手段は、ゲートをオン
チップ電源に接続したN-chトランジスタのソースに入力
信号を接続し、上記N-chトランジスタのドレイン出力を
出力とした構成であることを特徴とする請求項４記載の
出力回路。 - 【請求項１７】 第３の電圧降下手段は、抵抗素子で構
成されることを特徴とする請求項４記載の出力回路。 - 【請求項１８】 保護回路は、外部信号線の信号を第１
のN-chトランジスタのゲートとソースとに接続し、上記
第１のN-chトランジスタのドレイン出力を第２のN-chト
ランジスタのゲートとソースとに接続し、上記第２のN-
chトランジスタのドレインとグランド電位の間に抵抗を
挿入し、上記第２のN-chトランジスタのドレイン出力を
反転するインバータとから成り、上記インバータの反転
信号を出力とすることを特徴とする請求項３記載の出力
回路。 - 【請求項１９】 保護回路は、ゲートをオンチップ電源
に接続したP-chトランジスタのソースに外部信号線の信
号を接続し、ゲートをオンチップ電源に接続した第１の
N-chトランジスタのソースに上記P-chトランジスタのド
レイン出力を接続し、上記第１のN-chトランジスタのド
レインと第２のN-chトランジスタのドレインとを接続
し、上記第２のN-chトランジスタのソースにグランド電
位を接続し、上記第２のN-chトランジスタのゲートに出
力制御信号を入力し、上記第１のN-chトランジスタのソ
ース電位をインバータで反転した信号を出力する構成で
あることを特徴とする請求項４記載の出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6161442A JP2922424B2 (ja) | 1994-07-13 | 1994-07-13 | 出力回路 |
| US08/501,739 US5512844A (en) | 1994-07-13 | 1995-07-12 | Output circuit with high output voltage protection means |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6161442A JP2922424B2 (ja) | 1994-07-13 | 1994-07-13 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0832434A JPH0832434A (ja) | 1996-02-02 |
| JP2922424B2 true JP2922424B2 (ja) | 1999-07-26 |
Family
ID=15735198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6161442A Expired - Fee Related JP2922424B2 (ja) | 1994-07-13 | 1994-07-13 | 出力回路 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP2922424B2 (ja) |
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| US5966026A (en) * | 1995-02-14 | 1999-10-12 | Advanced Micro Devices, Inc. | Output buffer with improved tolerance to overvoltage |
| US5644265A (en) * | 1995-05-01 | 1997-07-01 | International Business Machines Corporation | Off-chip driver for mixed voltage applications |
| US5892377A (en) * | 1996-03-25 | 1999-04-06 | Intel Corporation | Method and apparatus for reducing leakage currents in an I/O buffer |
| DE69624230T2 (de) * | 1996-07-24 | 2003-02-13 | St Microelectronics Srl | Hohen Spannungen widerstehende Ausgangsstufe |
| US5821796A (en) * | 1996-09-23 | 1998-10-13 | Texas Instruments Incorporated | Circuitry for providing a high impedance state when powering down a single port node |
| US5907249A (en) * | 1997-02-19 | 1999-05-25 | S3 Incorporated | Voltage tolerant input/output buffer |
| US6014046A (en) * | 1997-07-31 | 2000-01-11 | International Business Machines Corporation | Off chip driver (OCD) with variable drive capability for noise control |
| US6005413A (en) * | 1997-09-09 | 1999-12-21 | Lsi Logic Corporation | 5V tolerant PCI I/O buffer on 2.5V technology |
| US5926056A (en) * | 1998-01-12 | 1999-07-20 | Lucent Technologies Inc. | Voltage tolerant output buffer |
| US6150843A (en) * | 1998-01-29 | 2000-11-21 | Vlsi Technology, Inc. | Five volt tolerant I/O buffer |
| AU2439999A (en) * | 1998-04-23 | 1999-11-08 | Matsushita Electric Industrial Co., Ltd. | Method of designing power supply circuit and semiconductor chip |
| US6144221A (en) * | 1998-07-02 | 2000-11-07 | Seiko Epson Corporation | Voltage tolerant interface circuit |
| US6744294B1 (en) * | 1999-05-12 | 2004-06-01 | Telefonaktiebolaget Lm Ericsson (Publ) | Cascode signal driver with low harmonic content |
| US6300800B1 (en) | 1999-11-24 | 2001-10-09 | Lsi Logic Corporation | Integrated circuit I/O buffer with series P-channel and floating well |
| US6335637B1 (en) | 2000-04-03 | 2002-01-01 | International Business Machines Corporation | Two-supply protection circuit |
| US6323704B1 (en) * | 2000-08-08 | 2001-11-27 | Motorola Inc. | Multiple voltage compatible I/O buffer |
| US6580291B1 (en) | 2000-12-18 | 2003-06-17 | Cypress Semiconductor Corp. | High voltage output buffer using low voltage transistors |
| US6570401B2 (en) | 2001-01-10 | 2003-05-27 | International Business Machines Corporation | Dual rail power supply sequence tolerant off-chip driver |
| US6501318B1 (en) * | 2001-05-04 | 2002-12-31 | Lsi Logic Corporation | High speed input buffer circuit |
| KR100711108B1 (ko) * | 2004-07-16 | 2007-04-24 | 삼성전자주식회사 | 레벨 쉬프터 및 레벨 쉬프팅 방법 |
| US7521966B2 (en) * | 2006-05-31 | 2009-04-21 | Synopsys, Inc. | USB 2.0 transmitter using only 2.5 volt CMOS devices |
| JP5266974B2 (ja) * | 2008-02-06 | 2013-08-21 | 富士通セミコンダクター株式会社 | 入出力回路 |
| US7514961B2 (en) * | 2007-02-16 | 2009-04-07 | Chi Mei Optoelectronics Corporation | Logic circuits |
| US7786760B2 (en) * | 2007-10-24 | 2010-08-31 | National Sun Yat-Sen University | I/O buffer circuit |
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|---|---|---|---|---|
| US4782250A (en) * | 1987-08-31 | 1988-11-01 | International Business Machines Corporation | CMOS off-chip driver circuits |
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-
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-
1995
- 1995-07-12 US US08/501,739 patent/US5512844A/en not_active Expired - Lifetime
Also Published As
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| US5512844A (en) | 1996-04-30 |
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