JPH08125522A - オフチップ・ドライバ回路 - Google Patents
オフチップ・ドライバ回路Info
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- JPH08125522A JPH08125522A JP7188935A JP18893595A JPH08125522A JP H08125522 A JPH08125522 A JP H08125522A JP 7188935 A JP7188935 A JP 7188935A JP 18893595 A JP18893595 A JP 18893595A JP H08125522 A JPH08125522 A JP H08125522A
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Abstract
積を大幅に増加することなしに、従来のオフチップ・ド
ライバ回路の諸欠点を克服することである。 【解決手段】 オフチップ・ドライバ回路であって、こ
のオフチップ・ドライバ回路が動作不能にされた時に高
電圧に対する保護を行う回路を有するオフチップ・ドラ
イバ回路について説明する。高電圧保護回路は最少数の
トランジスタを有し、したがって、オフチップ・ドライ
バ回路によって占められるチップ面積を最小にする。
Description
イバ回路に関するものであり、とくに、CMOS技術で
実現されたオフチップ・ドライバ回路であって、そのオ
フチップ・ドライバ回路の出力端子に接続できる外部回
路の電源電圧より低い電源電圧を使用できるオフチップ
・ドライバ回路に関するものであるが、それに限定され
るものではない。
プ回路の電源電圧に関連する論理レベルを駆動するのに
成功するためばかりでなく、オフチップ・ドライバ回路
が動作不能にさせられて、それの出力端子が、より高い
電源電圧で動作している外部回路に結合されている時に
生ずることがある、どのような高い電圧に対しても保護
されるように構成すべきである。トランジスタの数を最
少にし、したがってオフチップ・ドライバ回路によって
占められるチップ面積を最小にして、しかもその保護を
行うことが望ましい。
の回路図である。この回路は、インターナショナル・ビ
ジネス・マシーンズ・コーポレーションに譲渡された米
国特許第5,151,619号明細書に記載されてい
る。その回路については、以下に本発明の背景として説
明することにする。オフチップ・ドライバ回路は、第1
の入力端子INと第2の入力端子IN′を有する。それ
らの入力端子は、前ドライバ回路に接続される。オフチ
ップ・ドライバ回路は、入力端子IN、IN′における
信号を出力端子OUTにドライブするために出力モード
で構成される。オフチップ・ドライバ回路をこのモード
で使用する時は、第1の入力端子INにおける信号レベ
ルは第2の入力端子IN′における信号レベルと同じで
ある。引上げトランジスタとして作動する第1のpチャ
ネル電界効果トランジスタ2および引下げトランジスタ
として作動する第2のnチャネル電界効果トランジスタ
4は、電源電圧Vddと基準電位Vssの点の間に直列
に配置される。基準電位は、一般的にはアースである。
出力端子OUTは、引上げトランジスタ2と引下げトラ
ンジスタ4の間の点に取られる。nチャネル・トランジ
スタ8によってパスゲート6が形成される。そのトラン
ジスタのゲートは電源電圧Vddを受けるために接続さ
れ、それのドレイン/ソース経路は、入力端子INと引
上げトランジスタ2のゲートの間に接続される。nチャ
ネル・トランジスタ8は、pチャネル・トランジスタ1
0と協働して動作する。pチャネル・トランジスタ10
のドレイン/ソース経路はnチャネル・トランジスタ8
のドレイン/ソース経路と並列に接続され、それのゲー
トは出力端子OUTに接続される。
入力端子IN′に接続される。
ランジスタ12を含む。このトランジスタのゲートは制
御電位Vrefに接続され、それのドレイン/ソース経
路はパスゲートpチャネル・トランジスタ10と出力端
子OUTとの間に接続される。パスゲートpチャネル・
トランジスタ10と制御トランジスタ12とは、共通の
n井戸16に形成される。別のpチャネル・トランジス
タ14がn井戸バイアス・トランジスタとして動作する
ために接続され、電源電圧Vddとn井戸16の間に接
続され、それのゲートは出力端子OUTに接続される。
OUTは独立した電源電圧Vccを有する外部回路18
に選択的に接続できる。外部回路18をオフチップ・ド
ライバ回路の入力モードで使用して、入力信号線(図示
せず)に接続されている出力端子OUTを介して信号を
チップに供給する。
通常は約3.3V±0.3Vである。しかし、外部回路
はより高い電圧、たとえば、約5Vの通常のCMOSレ
ベルで動作できる。オフチップ・ドライバ回路として使
用する時は、回路は出力端子を0V(論理0に対する)
または3.3V±0.3V(論理1に対する)に駆動で
きなければならない。しかし、使用しない時は、回路
は、外部回路18から出力端子OUTに供給できる0な
いし5Vの範囲の電圧を許容できる必要がある。オフチ
ップ・ドライバ回路は、外部回路18における降伏条件
も許容できなければならない。外部回路は、約7Vと高
い、出力端子OUTに加えられる電圧を取ることができ
る。
51,619号明細書に詳しく記載されているように、
論理0では入力端子INおよびIN′における電圧はV
ddである。第1の入力端子INと第2の入力端子I
N′における電圧が3.3V±0.3Vであると、出力
端子OUTにおける電圧は約0Vの低い電圧である。
るために、第1の入力端子INにおける入力が高いと、
第2の入力端子IN′における入力が低いように、第1
の入力端子INと第2の入力端子IN′に取り付けられ
ている前ドライバ回路は三状態にされる。通常は、オフ
チップ・ドライバ回路が動作不能状態にあると、入力イ
ネイブル信号INは3.3V±0.3Vにあり、入力端
子IN′は0Vにある。この状態においては、引下げn
チャネル・トランジスタ4はオフ状態である。
するように次のように構成される。出力端子OUTにお
ける電圧が0Vであると、パスゲートpチャネル・トラ
ンジスタ10はターンオンされ、第1の入力端子INに
おける電圧3.3V±0.3Vを引上げトランジスタ2
のゲートに加えて、そのトランジスタをターンオフす
る。そうすると、引上げトランジスタ2を流れる漏れ電
流は存在しない。外部回路18によって高い電圧、たと
えば5V、が出力端子OUTに加えられると、パスゲー
トpチャネル・トランジスタ10はターンオフされる。
しかし、pチャネル制御トランジスタ12のソースに加
えられた電圧がそれのゲートに加えられている制御電圧
Vrefを超えると、pチャネル制御トランジスタ12
はターンオンされる。したがって、これは出力端子OU
Tにおける電圧を引上げpチャネル・トランジスタ2の
ゲートに供給して、そのトランジスタを同様にオフにす
る。この状態においては、pチャネル・トランジスタ2
のゲートにおける電圧は、pチャネル・トランジスタ2
のソースにおける電圧と大体同じであり、したがってp
チャネル・トランジスタの酸化物はどのように大きなス
トレスにもさらされない。したがって、外部回路によっ
て加えられるおそれのある電圧の極限におけるそれらの
状態においては、図1の従来技術の回路は良く動作す
る。
は問題が起きる。まず、出力端子OUTにおける電圧が
5Vから0Vまで変化する状態について考える。先に説
明したように、5Vでは制御トランジスタはオンであ
り、パスゲートpチャネル・トランジスタ10はオフで
あるから、5Vが引上げpチャネル・トランジスタ2の
ゲートへ送られる。制御トランジスタ12のゲートにお
ける制御電圧Vrefが電圧Vddとほぼ同じである、
すなわち3.3V+10%と仮定すると、制御電圧Vr
efプラスしきい値電圧(たとえば、0.7V)すなわ
ち約4Vである電圧においては、制御トランジスタ12
はオンであることを止める。この状態においては、約4
Vが引上げpチャネル・トランジスタ2のゲートで浮動
しているままであり、その間に、出力端子OUTに結合
されている、そのトランジスタ2のソースは、出力端子
OUTにおける電圧が0に降下するにつれて低くなる電
圧を見る。したがって、引上げトランジスタ2のゲート
−ソース間電圧は、酸化物に加えられるストレスに許容
されている指定された値を超えることがある。出力端子
OUTにおける電圧が、パスゲートpチャネル・トラン
ジスタ10をターンオンするために十分に低いレベルに
低下するまで、その状態は持続する。その後で、トラン
ジスタ10は放電路を構成して引上げトランジスタ2の
ゲートにおける電圧を第1の入力端子における、約3.
3V+10%である、電圧に平衡させる。
ンジスタ10も制御トランジスタ12もオンではないV
ref±Vtpの窓、すなわち「不感帯」が存在する。
この不感帯の間は、引上げトランジスタ2のゲートにお
ける電圧は電源電圧Vddまたは出力電圧のいずれにも
追従しない。
る。制御トランジスタ12をターンオンするために、出
力端子における電圧は制御トランジスタ12のゲートに
おける制御電圧Vrefより少なくともしきい値電圧V
tpだけ高くなければならない。この条件が満たされな
いとすると、制御トランジスタ12はオフのままであ
る。出力端子における電圧が基準電圧、通常は3.3V
よりわずかに高いか、わずかに低い場合について考えて
みる。そうすると、その電圧はパスゲートpチャネル・
トランジスタ10をターンオンするためには十分に低く
なく、かつ制御トランジスタ12をターンオンするため
には十分に高くない。したがって、トランジスタ10と
12は両方ともオフである。パスゲートのnチャネル・
トランジスタ8はpチャネル・トランジスタ2のゲート
を引き上げようとするが、、入力端子における電圧より
低いしきい値まで、すなわち約2.6/2.7Vまで引
き上げることができるだけである。これは引上げトラン
ジスタ2を確実にターンオフするためには不適切であ
り、したがって、そのトランジスタを通じて流れる漏れ
電流が存在する。したがって、遷移状態の間および電源
電圧Vddのしきい値電圧内の電圧の間は、図1に示す
従来技術の回路にはいくつかの欠点がある。
の問題に対して提案された1つの解決策は、ストレスが
加えられ易い酸化物を厚くしたトランジスタを得ること
である。しかし、そうすると2回の酸化物付着工程を必
要とするから、この対策では製造コストが上昇する。別
の解決策が、IEEE 1992カスタム集積回路会議
(IEEE 1992 Custom Integra
ted Circuits Conference)2
3.3.1〜23.3.4におけるTakahashi
et alによる「厚いゲート酸化物を使用しない
3.3V〜5Vに適合するI/O回路(3.3V−5V
Compatible I/O Circuti w
ithout Thick Gate Oxide)」
と題する論文において提案されている。この解決策も、
種々の製造技術を必要とすることが欠点である。
技術を用い、回路のために必要とする面積を大幅に増加
することなしに、上記諸欠点を克服することである。
子と出力端子を有するオフチップ・ドライバ回路であっ
て、第1の電源電圧とオフチップ・ドライバ回路の出力
端子の間に接続されている制御可能な経路および出力端
子に加えられている高電圧から入力端子を分離するため
に接続されているパスゲートを介して入力端子に接続さ
れる制御端子をを有する引上げトランジスタと、引上げ
トランジスタの制御端子と出力端子の間に接続されてい
る制御可能な経路および制御電位に接続される制御端子
を有する引下げトランジスタと、制御端子および基準端
子と引上げトランジスタの制御端子の間に接続されてい
る制御可能な経路を有する補助パストランジスタと、前
記制御電位を受けるために接続される制御端子および補
助パストランジスタの出力端子と制御端子の間に接続さ
れている制御可能な経路を有する補助制御トランジスタ
と、補助パストランジスタの制御端子を補助制御トラン
ジスタによって決定される状態に保持するための補助回
路とを備える入力端子および出力端子を有するオフチッ
プ・ドライバ回路が得られる。
ることができ、この補助引下げトランジスタは、補助パ
ストランジスタの制御端子と基準電位の間に接続されて
いる制御可能な経路と、前記引下げトランジスタをオン
に維持するために選択された電圧に接続されている制御
端子とを有する。
タの制御端子と基準電位の間に直列に接続されている第
1の補助引下げトランジスタおよび第2の補助引下げト
ランジスタを備えることができ、それらの補助引下げト
ランジスタは制御端子を有し、それらの制御端子はドラ
イバ回路の電源電圧と、補助引下げトランジスタをオン
に維持するために選択された電圧とにそれぞれ接続され
る。
ジスタの基準端子は入力端子に直結される。
スタと、制御トランジスタと、補助パストランジスタと
は全てpチャネル・トランジスタである。前記出力端子
に結合されている制御端子を有する別のpチャネル・ト
ランジスタによってバイアスされる共通のn井戸の内部
に、それらのトランジスタが形成されるならば、とくに
有利である。
施例について詳しく説明する。図2において類似の番号
は、図1における類似の部品を示す。それらの部品につ
いては既に説明したから、本発明によって導入した追加
部品によってそれらの部品の動作を行わせる場合を除
き、以下に行う説明においてはそれらの部品についての
説明は省略する。図2の回路は、補助pチャネル・パス
トランジスタ20と、補助制御pチャネル・トランジス
タ22とを更に含む。補助パストランジスタ20と補助
制御トランジスタ22とは、トランジスタ14によって
バイアスされる共通のn井戸16の内部に形成されてい
るpチャネル・トランジスタ10、12に類似する。補
助制御トランジスタ20のソース/ドレイン経路が基準
端子32と引上げトランジスタ2のゲートの間に接続さ
れ、それのゲートが引下げおウオッチ24に接続され
る。図示の実施例においては、基準端子32はデータ入
力端子INに直結される。補助パストトランジスタ20
のゲートは、補助制御トランジスタ2を介して出力端子
OUTにも接続される。補助制御トランジスタ22のゲ
ートは、制御端子12のゲートを制御するために加えら
れる電圧と同じ制御電圧Vrefに接続される。好適な
実施例においては、制御電圧Vrefは電源電圧Vdd
(3.3V±0.3V)と同じである。
24は、補助パストランジスタ20と、アースなどの基
準電位Vssの点の間に直列接続されている2個のnチ
ャネル・トランジスタ26、28によって形成される。
nチャネル・トランジスタ26、28のゲートは、電源
電圧Vddに接続される。
ジスタ2と引下げnチャネル・トランジスタ4の間に直
列接続されたnチャネル・トランジスタ30も含む。ト
ランジスタ30のゲートは、電源電圧Vddに接続され
る。このトランジスタは、たとえば、IEEE ジャー
ナル・オブ・ソリッド・ステート・サーキッツ(IEE
E Journal of Solid State
Circuits)23巻5号、1988年10月、1
10〜1102所載のウォン(Wong)他の論文に記
載されている。
トランジスタ22は、pチャネル・パストランジスタ1
0および制御トランジスタ12と同じ程度の大きさの、
比較的小型の装置である。上記諸問題を克服するため
の、それらのトランジスタの機能について以下に説明す
る。
5Vから0Vへ切り替えられる場合の状況について説明
する。5Vにおいては、制御トランジスタ20はターン
オンされ、それによって5Vを引下げpチャネル・トラ
ンジスタ2のゲートに供給する。更に、パスゲート・ト
ランジスタ22はオフ状態に保持されて、入力端子を高
電圧から分離する。この状態においては、補助制御トラ
ンジスタ22もオンであって、補助パストランジスタ2
0を確実にオフにする。出力端子における電圧が低くな
るにつれて、上記のように、制御トランジスタ12をオ
ンにもはや保持しない点に達する。補助制御トランジス
タ22は制御トランジスタ12と同じ条件にさらされる
から、制御トランジスタ12がターンオフすると、補助
制御トランジスタ22もターンオフする。引下げ装置2
4は、補助パストランジスタ2のゲートを低く保持す
る。そうすると、引上げトランジスタ2のゲートにおけ
る電圧を第1の入力端子へ放電させて、そのトランジス
タ2のゲートにおける電圧を入力端子における電圧、す
なわち、3.3V±0.3Vにほぼ等しい値まで降下さ
せる。この時間中は、pチャネル・パスゲート・トラン
ジスタ10は依然としてオフである。したがって、出力
端子における電圧が遷移する状況においては、補助パス
トランジスタ20は付加放電路を構成して、引上げトラ
ンジスタ2が過大なゲート−ソース間電圧を受けず、し
たがって、酸化物に過大なストレスが加えられないよう
にする。
Vrefのしきい値電圧以内のいわゆる中間電圧におい
て、別の問題が起きる。ここで、たとえば3.3Vのす
ぐ上、またはすぐ下のそのような電圧について考えるこ
とにする。この電圧が出力端子OUTに加えられると、
制御トランジスタ12はターンオンされない。したがっ
て、補助制御トランジスタもターンオンされない。そう
すると、補助パストランジスタ20はターンオンされ
て、第1の入力端子から補助パストランジスタ2のゲー
トまでの経路を構成して、それの3.3V±0.3Vの
全体より高い、または低い電圧を引上げトランジスタ2
のゲートに供給して、そのトランジスタを確実にターン
オフする。これによって、この状態における漏れ電流が
阻止される。本発明を用いても少量の漏れ電流が依然と
して存在することがあるが、その漏れ電流は約20〜3
0μAの十分に低い仕様レベルに維持されることが容易
にわかるであろう。これとは対照的に、図1に示す従来
技術の回路の漏れ電流はミリアンペアのオーダーである
ことがある。
個のnチャネル・トランジスタ26、28によって構成
されるものとして図示しているが、その代わりに1個の
pチャネル・トランジスタを使用でき、または、適当な
引下げ装置を他の任意のやり方で実際に構成できること
が直ちに明らかとなるであろう。とくに、理想的な電流
吸収器を使用できる。そのような理想的な電流吸収器
は、ゲートが電源電圧Vddに接続されているトランジ
スタ26と、ゲートが別の電圧レベル、たとえば1Vと
1,5Vの間、に接続されているトランジスタ28とで
構成できる。直列のnチャネル・トランジスタを設ける
と、各トランジスタの入力端子と出力端子の間の電圧の
振れが個々に制限され、したがってそれらのトランジス
タを保護する。引下げ装置24は、補助制御トランジス
タ22がオフの時に補助パストランジスタ20のゲート
を低く保持することが直ちに分かるであろう。
インチャネルが、第1の入力端子と引上げトランジスタ
2のゲートの間に、パスゲートpチャネル・トランジス
タ10のソース/ドレイン・チャネルと並列に接続され
ている状態を図2に示す。しかし、以上の説明から、そ
のように接続する代わりに、補助パストランジスタ20
の基準端子32を電源電圧Vdd程度の電位に接続し
て、オフチップ・ドライバ回路が動作不能にされて、上
記のように三状態にある時の保護要求を満足させる。し
かし、オフチップ・ドライバ回路は通常のオフチップ・
ドライバ・モードでも機能しなければならない。オフチ
ップ・ドライバ・モードにおいては、入力信号が前ドラ
イバ回路から第2の入力端子と第2の入力端子に加えら
れる。このモードにおいては、回路は図1を参照して先
に説明したのとほぼ同じように動作する。すなわち、第
1の入力端子INと第2の入力端子IN′が論理1(約
3.3V±0.3V)であると、pチャネル・トランジ
スタ2がターンオフされ、出力端子OUTがnチャネル
・トランジスタ30と34とによって0に引き下げられ
る。入力端子INとIN′が論理0であると、nチャネ
ル・パストランジスタ8が0Vをpチャネル・トランジ
スタ2のゲートに供給して、そのトランジスタをターン
オンする。したがって、出力端子OUTが電源電圧Vd
dに引き上げられる。
は、補助パストランジスタ20はオンであるから、パス
ゲート・トランジスタ10と並列に動作する。もっとも
それはほとんど冗長的である。この状況に対しては、端
子32における電圧が第1の入力端子INにおける論理
値と同じ論理値であることがもちろん重要である。第1
の入力端子が論理0にある第2の状況では、電源電圧V
ddが制御トランジスタ22をターンオンするために適
切な量だけ制御電圧Vrefを超えることがないため
に、制御トランジスタ22は依然としてオフである。し
たがって、補助パストランジスタ20はオンである。し
かし、この状況においては、補助パストランジスタ20
は、0Vを引上げトランジスタ2のゲートに供給するた
めに、nチャネル・トランジスタ8と共に動作しなけれ
ばならない。したがって、この状況においては基準端子
32を0Vに論理的に等しい電位に接続する必要があ
る。それらの論理要求は、基準端子32を第1の入力端
子INに接続することによって、理想的に満足される。
しかし、それでも、補助パストランジスタ20の基準端
子32を、第1の入力端子INに接続されている論理回
路に接続して、それらの論理要求を満足させることによ
って、本発明を実現できることが分かる。
モードにおいて過大な電圧を許容できるオフチップ・ド
ライバ回路を提供するものである。電源電圧Vddを超
えず、かつ全てのゲート−ドレイン/ソース/バルク電
圧が制限されるように、出力トランジスタにおける全て
のソース−ドレイン電圧が制限される。更に、動作不能
モードすなわち三状態モード中の入力漏れを、好適な実
施例においては約30マイクロアンペア以下に制限で
き、かつ、0からVddの範囲の信号によって駆動され
た時には10マイクロアンペア以下に制限できる。
る。
路の回路図である。
Claims (8)
- 【請求項1】入力端子と出力端子を有するオフチップ・
ドライバ回路であって、 第1の電源電圧とオフチップ・ドライバ回路の出力端子
の間に接続されている制御可能な経路、および出力端子
に加えられている高電圧から入力端子を分離するために
接続されているパスゲートを介して入力端子に接続され
る制御端子を有する引上げトランジスタと、 引上げトランジスタの制御端子と出力端子の間に接続さ
れている制御可能な経路、および制御電位に接続される
制御端子を有する引下げトランジスタと、 制御端子、および基準端子と引上げトランジスタの制御
端子の間に接続されている制御可能な経路を有する補助
パストランジスタと、 前記制御電位を受けるために接続される制御端子、およ
び補助パストランジスタの出力端子と制御端子の間に接
続されている制御可能な経路を有する補助制御トランジ
スタと、 補助パストランジスタの制御端子を補助制御トランジス
タによって決定される状態に保持するための補助回路
と、をそなえた入力端子と出力端子を持つオフチップ・
ドライバ回路。 - 【請求項2】請求項1記載のドライバ回路において、 パスゲートは、入力端子と引上げトランジスタの制御端
子の間に接続される分離トランジスタを含むドライバ回
路。 - 【請求項3】請求項1または請求項2記載のドライバ回
路において、 前記補助回路は補助引下げトランジスタを備え、この補
助引下げトランジスタは、補助パストランジスタの制御
端子と基準電位の間に接続されている制御可能な経路
と、前記引下げトランジスタをオンに維持するために選
択された電圧に接続される制御端子とを有するドライバ
回路。 - 【請求項4】請求項1または請求項2記載のドライバ回
路において、 補助回路は補助パストランジスタの制御端子と基準電位
の間に直列に接続されている第1の補助引下げトランジ
スタおよび第2の補助引下げトランジスタを備え、それ
らの補助引下げトランジスタは制御端子を有し、それら
の制御端子は第1の電源電圧と、補助引下げトランジス
タをオンに維持するために選択された電圧とにそれぞれ
接続されるドライバ回路。 - 【請求項5】先行する請求項のいずれかに記載のドライ
バ回路において、 前記補助パストランジスタの前記基準端子は前記入力端
子に直結されるドライバ回路。 - 【請求項6】先行する請求項のいずれかに記載のドライ
バ回路において、 前記引上げトランジスタと基準電位の間に接続されてい
る主引下げトランジスタを更に備え、その主引下げトラ
ンジスタの制御端子がドライバ回路の第2の入力端子に
接続されているドライバ回路。 - 【請求項7】請求項1記載のドライバ回路において、 引上げトランジスタと、制御トランジスタと、補助パス
トランジスタとは、共通のn井戸の中に形成されたpチ
ャネル・トランジスタであり、前記ドライバ回路は前記
n井戸をバイアスするための別のpチャネル・トランジ
スタを更に含み、この別のpチャネル・トランジスタの
制御端子が前記出力端子に結合されるドライバ回路。 - 【請求項8】請求項1記載のドライバ回路において、 分離トランジスタは第1の導電型のものであり、パスゲ
ートは前記第1の導電型のトランジスタに並列に第2の
導電型のトランジスタを更に備え、この第2の導電型の
トランジスタの制御端子が第1の電源電圧に接続される
ドライバ回路。
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