JP3672633B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置 Download PDFInfo
- Publication number
- JP3672633B2 JP3672633B2 JP23017095A JP23017095A JP3672633B2 JP 3672633 B2 JP3672633 B2 JP 3672633B2 JP 23017095 A JP23017095 A JP 23017095A JP 23017095 A JP23017095 A JP 23017095A JP 3672633 B2 JP3672633 B2 JP 3672633B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- potential
- line
- circuit
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
Landscapes
- Read Only Memory (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、読み出し速度を高速化した半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
図４は従来のメモリ装置の構成例を示す回路図であり、図において、４５はセンスアンプ回路、４６はセレクタ回路、４７はメモリセルブロック、４８はビット線接地回路である。
センスアンプ回路４５において、ＭＰ１はＰチャネルトランジスタ、４４は３ステートバッファ、３２は読み出し時に”Ｌ”となるメモリ読み出し信号線、３４はセンスアンプ回路４５の入力信号線、３８はセンスアンプ出力線である。
セレクタ回路４６において、ＭＮ５及びＭＮ６はそれぞれ、セレクタ信号線３９及び４０が”Ｈ”のときオンとなってビット線３６及び３７とセンスアンプ回路４５とを接続するトランジスタである。
メモリセルブロック４７において、３６及び３７はビット線、４１〜４３はメモリ装置に入力されるアドレスにより適宜選択され、選択時に”Ｈ”、非選択時に”Ｌ”となるワード線、ＭＮ７〜ＭＮ１２は蓄積情報が”１”のときは高しきい値、”０”のときは低しきい値のＮチャネルメモリトランジスタ（以下メモリトランジスタという）、Ｃ１及びＣ２は各メモリトランジスタのドレインやビット線の配線などの寄生容量である。
ビット線接地回路４８において、ＭＮ１３及びＭＮ１４はそれぞれ、メモリ読み出し信号線３２が”Ｈ”のときビット線３６及び３７を接地して”Ｌ”レベルに固定し、メモリ読み出し信号線３２が”Ｌ”のときはビット線を接地電位から切り離すＮチャネルトランジスタである。
【０００３】
次に動作について説明する。
図５は図４のしきい値の低いメモリトランジスタＭＮ８からデータを読み出した場合のメモリ装置の各部の電圧波形を示すタイムチャートであり、図６は図４のしきい値の高いメモリトランジスタＭＮ１１からデータを読み出した場合のメモリ装置の各部の電圧波形を示すタイムチャートである。
図５及び図６において、（１）はメモリ装置に入力される基準クロック３０、（２）は基準クロック３０を２分周した分周クロック３１、（３）はアドレスの電位、（４）はメモリ読み出し信号線３２の電位、（５）は図５においてはワード線４２及びセレクタ信号線３９の電位、図６においてはワード線４２及びセレクタ信号線４０の電位、（６）はセンスアンプ回路４５の入力信号線３４の電位、（７）は図５においてはビット線３６の電位、図６においてはビット線３７の電位、（８）はセンスアンプ回路４５の出力線３８の電位を示す。
【０００４】
メモリ装置に入力されるアドレスは、分周クロック３１の立ち上がりにより確定するものとする。また、メモリ読み出し信号線３２の電位は、分周クロック３１の”Ｌ”期間に”Ｌ”となるものとする。
分周クロック３１が”Ｈ”になると、アドレスの入力が確定し、アドレスのデコードによりセレクタ信号線３９又は４０が選択されて”Ｈ”となる。同時に、ワード線４１、４２又は４３のうち１本が選択されて”Ｈ”となる。このワード線の選択により、読み出しを行うメモリトランジスタが選択される。前述のように、選択されたメモリトランジスタのしきい値が低ければ、ビット線の電位は”Ｌ”となり、しきい値が高ければ。ビット線の電位はフローティングとなる。
【０００５】
しきい値の低いメモリトランジスタＭＮ８に蓄積されているデータの読み出し動作を図４及び図５により次に説明する。まず、分周クロック３１が”Ｈ”になると、メモリ読み出し信号線３２の電位は”Ｈ”になり、ビット線接地回路４８のトランジスタＭＮ１３及びＭＮ１４がオンになる。したがって、ビット線３６と３７の電位は”Ｌ”になる。メモリ装置に入力されるアドレスのデコードにより分周クロック３１の立ち上がりからアドレス遅延時間４９及びワード線セレクタ信号遅延時間５０の後にワード線４２が選択され、これに接続されたメモリトランジスタＭＮ８とＭＮ１１のゲートが”Ｈ”になる。この結果、メモリトランジスタＭＮ８はしきい値が低いためオンになり、メモリトランジスタＭＮ１１はしきい値が高いためオフになる。また、同じくアドレスのデコードによりセレクタ信号線３９が選択されて”Ｈ”となり、それによりビット線３６がセンスアンプ回路４５の入力信号線３４に接続される。
このとき、センスアンプ回路４５においては、メモリ読み出し信号線３２の電位が”Ｈ”のため、ＰチャネルトランジスタＭＰ１がオフであり、したがってセンスアンプ回路４５の入力信号線３４の電位はビット線３６の電位すなわち”Ｌ”になる。
【０００６】
次に分周クロック３１が”Ｌ”になると、メモリ読み出し信号線３２が”Ｌ”になるので、ビット線接地回路４８内のトランジスタＭＮ１３及びＭＮ１４がオフになり、それによりビット線３６及び３７の電位はメモリトランジスタＭＮ８及びＭＮ１１の状態により決まろうとするとともに、センスアンプ回路４５内のＰチャネルトランジスタＭＰ１がオンになってセンスアンプ回路４５の入力信号線３４の電位が上昇する。一方、この時ワード線４２及びセレクタ信号線３９により選択されているしきい値の低いメモリトランジスタＭＮ８がオンになっているので、ビット線３６は接地電位になろうとし、ビット線３６に接続されている入力信号線３４の電位は、ＰチャネルトランジスタＭＰ１の駆動能力とメモリトランジスタＭＮ８の駆動能力と寄生容量Ｃ１の放電容量とで決まる１／２Ｖｃｃ（３ステートバッファ４４のしきい値）以下の電位に制限され、この結果センスアンプ出力線３８には”０”が読み出される。
【０００７】
次に、しきい値の高いメモリトランジスタＭＮ１１に蓄積されているデータの読み出し動作を図４及び図６により説明する。分周クロック３１が”Ｈ”になってから”Ｌ”になるまでは、セレクタ信号４０が”Ｈ”になってビット線３７がセンスアンプ回路４５の入力信号線３４に接続されることを除き、図５の場合と同様である。
【０００８】
分周クロック３１が”Ｈ”から”Ｌ”になると、図５の場合と同様に、センスアンプ回路４５の入力信号線３４の電位が上昇するが、この時ワード線４２及びセレクタ信号線４０により選択されている、しきい値の高いメモリトランジスタＭＮ８がオフになっているのでビット線３７はフローディング状態となる。この結果、ビット線３７に接続されている入力信号線３４の電位は、”Ｌ”レベルからオンとなっているＰチャネルトランジスタＭＰ１をを通じて電源電圧Ｖｃｃにまで上昇し、３ステートバッファ４４の出力からは過渡的に”０”が読み出された後に正しいデータ”１”が読み出される。
【０００９】
このように、しきい値が低いメモリトランジスタと高いメモリトランジスタで情報を保存し、アドレス入力とメモリ読み出し信号を入力することにより、ワード線、セレクタ信号が選択され、適宜指定されたメモリトランジスタの情報を、センスアンプ回路でセンスして出力信号として読み出す。
以上の一連のメモリ読み出し動作において、基準クロック３０を分周して分周クロック３１を発生すること、メモリ読み出し信号３２の出力、アドレスのデコードによるワード線の選択、アドレスのデコードによるセレクタ信号の出力等はメモリ装置の図示しない制御回路により行われる。
【００１０】
【発明が解決しようとする課題】
従来の半導体メモリ装置は以上のように構成されているので、センスアンプ回路４５の入力信号線３４の電位はメモリ読み出し信号線３２が”Ｈ”の期間は”Ｌ”に固定されている。このため、”１”の読み出し時に、メモリ読み出し信号線３２が”Ｈ”から”Ｌ”に反転してから入力信号線３４の電位が３ステートバッファ４４のしきい値である１／２Ｖｃｃを越えるまでに所定電位到達時間５１を要し、この所定電位到達時間５１が長いためにメモリの読み出しスピードが遅いという課題があった。
【００１１】
一方、メモリ装置のメモリ容量を増やす場合は、一般にビット線に接続されるメモリトランジスタと、アドレスをデコードしたワード線を増やしてメモリ容量を増やすが、ビット線につながるメモリトランジスタを増やせば、図４のＣ１、Ｃ２で示す寄生容量が増加し、入力信号線３４の所定電位到達時間５１が長くなるので、メモリ読み出しスピードが遅くなり、一つのビット線に接続できるメモリトランジスタには制限がある。したがって、メモリ容量を増やすには、更に別のセンスアンプ回路やセレクタ回路、ビット線接地回路を設ける必要があり、レイアウト面積を大きくするという課題があった。
【００１２】
さらに、メモリ読み出しのスピードを早くするために、基準クロック３０の周波数を高くすることが考えられる。前述のアドレス遅延時間４９、ワード線及びセレクタ信号線遅延時間５０は、分周クロック３１が”Ｌ”になるまでに確定すればよく、基準クロックの周波数を高くしても時間的に余裕がある。しかし、”１”読み出し時、すなわちセンスアンプ出力が”１”の場合は、入力信号線３４の所定電位到達時間５１が長く、基準クロック３０の周波数を高くすると入力信号線３４の電位が３ステートバッファ４４のしきい値に到達する前に”０”が誤って読み出されることになるので、基準クロックの周波数を高くできない。基準クロックを高くする代わりにＰチャネルトランジスタＭＰ１の駆動能力を高めることにより所定電位到達時間５１を短くすることも考えられるが、このようにすると”０”読み出しの場合に入力信号線３４の電位が３ステートバッファ４４のしきい値より高くなり、読み出し値が誤って”１”になってしまうなどの課題があった。
【００１３】
この発明は上記のような課題を解決するためになされたもので、メモリ容量を増大して一つのセンスアンプ回路につながるメモリトランジスタの数を多くしても、レイアウト面積の増加を最小限にとどめながら、読み出しスピードが低下しない、高速読み出しが可能な半導体メモリ装置を得ることを目的とする。
【００１４】
【課題を解決するための手段】
この発明に係る半導体メモリ装置は、選択されたビット線の電位を所定電位までプリチャージし、その後に、選択されたビット線の電位を上記所定電位をしきい値として判定するようにしたものである。
【００１５】
この発明に係る半導体メモリ装置は、プリチャージは、所定期間にビット線を接地電位に固定し、その後ビット線を接地電位から切り離すためのスイッチ回路と、上記所定期間に第二のビット線を電源に接続する第二のスイッチ回路と、ワード線と第二のビット線との交差部に設けられ、メモリセルと実質的に同一サイズの第二のメモリセルと、上記所定期間に続く第二の所定期間に、選択されたビット線と第二のビット線とを接続する接続回路とを備えたものである。
【００１６】
この発明に係る半導体メモリ装置は、トランジスタが、選択されたビット線が電源に接続された後に選択されたビット線の電位が、２値情報の一方を読み出すときは上記所定電圧より低くなるようにする駆動能力を有するように構成したものである。
【００１７】
この発明に係る半導体メモリ装置は、メモリセルの各々は、接地されたソース、前記ビット線のいずれかに接続されたドレイン、及び前記ワード線のいずれかに接続されたゲートを備え、蓄積情報が“０”ときはしきい値が低く、蓄積情報が“１”のときはしきい値が高い、ＮチャネルＭＯＳトランジスタであるものである。
【００１８】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態による半導体メモリ装置の構成を示す回路図である。図１において、図４の従来回路と同一部分には同一の参照番号を付してあり、再度説明すると、４５はセンスアンプ回路、４６はセレクタ回路（ビット線選択回路）、４７はメモリセルブロック、４８はビット線接地回路（第一のスイッチ回路）である。
【００１９】
センスアンプ回路４５において、ＭＰ１はＰチャネルトランジスタ（トランジスタ）、４４は３ステートバッファ（出力バッファ回路）、３２は読み出し時に”Ｌ”となるメモリ読み出し信号線、３８はセンスアンプ出力線である。
【００２０】
セレクタ回路４６において、ＭＮ５及びＭＮ６はそれぞれ、セレクタ信号線３９及び４０が”Ｈ”のときオンとなってビット線３６及び３７とセンスアンプ回路４５とを接続するトランジスタである。
【００２１】
メモリセルブロック４７において、３６及び３７はビット線、４１〜４３はメモリ装置に入力されるアドレスにより適宜選択され、選択時に”Ｈ”、非選択時に”Ｌ”となるワード線、ＭＮ７〜ＭＮ１２は蓄積情報が”１”のときは高しきい値、”０”のときは低しきい値のＮチャネルＭＯＳトランジスタ（以下メモリセルという）、Ｃ１及びＣ２は各メモリトランジスタのドレインやビット線の配線などの寄生容量である。
【００２２】
ビット線接地回路４８において、ＭＮ１３及びＭＮ１４は、制御信号線６が”Ｈ”のときビット線３６及び３７を接地して”Ｌ”レベルに固定し、制御信号線６が”Ｌ”のときはビット線を接地電位から切り離すＮチャネルトランジスタである。
【００２３】
２は、この発明の実施の形態により設けられた、ビット線３６及び３７とは別の第二のビット線、３は読み出し時に第二のビット線２を電源電圧に接続するスイッチ回路（第二のスイッチ回路）、ＭＮ１７〜ＭＮ１９はワード線４１〜４３と第二のビット線２との交差部に設けられ、ワード線４１〜４３に接続されたメモリセルＭＮ７〜ＭＮ１２と実質的に同一サイズの第二のメモリトランジスタ（第二のメモリセル）、４はセレクタ回路４６により選択されたビット線３６又は３７と第二のビット線２とを接続する接続回路、ＭＮ１５は接続回路４を構成するＮチャネルトランジスタ、ＭＮ１６はスイッチ回路３を構成し、ゲートが制御信号線６に接続されているＮチャネルトランジスタ、５はＮチャネルトランジスタＭＮ１５を制御する制御信号線、Ｃ３は第二のビット線２の寄生容量である。ビット線３６又はビット線３７に接続されたメモリトランジスタの数と、第二のビット線２に接続された第二のメモリトランジスタＭＮ１７〜ＭＮ１９の数とが同数なので、ビット線２の寄生容量Ｃ３はビット線３６又は３７の寄生容量Ｃ１又はＣ２とほぼ同じである。ビット線接地回路４８、第二のビット線線２、スイッチ回路三、接続回路四、第二のメモリトランジスタＭＮ１７〜ＭＮ１９は、セレクタ回路４６により選択されたビット線の電位を３ステートバッファ４４のしきい値である１／２Ｖｃｃにまでプリチャージするプリチャージ手段を構成している。
【００２４】
次に動作について説明する。
図２は図１のしきい値の低いメモリトランジスタＭＮ８からデータを読み出した場合のメモリ装置の各部の電圧波形を示すタイムチャートであり、図３は図１のしきい値の高いメモリトランジスタＭＮ１１からデータを読み出した場合のメモリ装置の各部電圧波形を示すタイムチャートである。
【００２５】
図２及び図３において、（１）はメモリ装置に入力される基準クロック３０、（２）は基準クロック３０を２分周した分周クロック３１、（３）はアドレスの電位、（４）はメモリ読み出し信号線３２の電位、（５）は図２においてはワード線４２及びセレクタ信号線３９の電位、図３においてはワード線４２及びセレクタ信号線４０の電位、（６）は接続回路４を構成するＮチャネルトランジスタＭＮ１５のオン又はオフを制御する制御信号線５の電位、（７）はビット線接地回路４８内のトランジスタ及びスイッチ回路３内のトランジスタＭＮ１６を制御する制御信号線６の電位、（８）は入力信号線（選択されたビット線）３４の電位、（９）は図２においてはビット線３６の電位、図３においてはビット線３７の電位、（１０）はセンスアンプ出力線３８の電位を示す。
【００２６】
まず、”０”読み出しの場合と”１”読み出しの場合で共通する動作を図１、図２及び図３により説明する。メモリ装置に入力されるアドレスは、図４に示した従来回路と同様に、分周クロック３１の立ち上がりにより確定するものとする。分周クロック３１が”Ｈ”で、基準クロック３０が”Ｈ”のとき（図２及び図３における期間ｔ１）、基準クロック３０の立ち上がりに応じて制御信号線６の電位は”Ｈ”になることにより、ビット線接地回路４８内のトランジスタＭＮ１３及びＭＮ１４がオンになるとともにスイッチ回路３内のトランジスタＭＮ１６もオンになる。トランジスタＭＮ１３及びＭＮ１４がオンになることにより、ビット線３６と３７の電位は”Ｌ”になって寄生容量Ｃ１及びＣ２はディスチャージされる。また、トランジスタＭＮ１６がオンになることにより、第二のビット線２が電源に接続されて寄生容量Ｃ３は電源電圧Ｖｃｃに充電される。
【００２７】
この状態で、メモリ装置に入力されるアドレスのデコードにより分周クロック３１の立ち上がりからアドレス遅延時間４９及びワード線セレクタ信号遅延時間５０の後にワード線４２が選択され、これに接続されたメモリトランジスタＭＮ８とＭＮ１１のゲートが”Ｈ”になる。しかし、期間ｔ１内で制御信号線６の電位が”Ｈ”の間はビット線３６及び３７の電位はメモリトランジスタＭＮ８及びＭＮ１１のしきい値の如何に関わらず”Ｌ”に固定されている。
【００２８】
一方、アドレスのデコードにより分周クロック３１の立ち上がりからアドレス遅延時間４９及びワード線セレクタ信号遅延時間５０の後にセレクタ信号線３９又は４０が選択されて”Ｈ”となり、それによりビット線３６又は３７がセンスアンプ回路４５の入力信号線３４に接続される。期間ｔ１においては、メモリ読み出し信号線３２の電位が”Ｈ”のため、センスアンプ回路４５内のＰチャネルトランジスタＭＰ１がオフなのでセンスアンプ回路４５の入力信号線３４の電位はビット線３６又は３７と同電位すなわち”Ｌ”になる。
【００２９】
次に分周クロック３１が”Ｈ”の状態で、基準クロック３０が”Ｌ”になると（図２及び図３における期間ｔ２）、制御信号線５が”Ｈ”、制御信号線６が”Ｌ”となる。制御信号線６が”Ｌ”になることにより、ビット線接地回路４８内のトランジスタＭＮ１３及びＭＮ１４がオフになり、スイッチ回路３内のトランジスタＭＮ１６もオフになる。トランジスタＭＮ１３及びＭＮ１４がオフになることにより、ビット線３６及び３７の電位はそれぞれワード線により選択されているメモリトランジスタＭＮ８及びＭＮ１１のしきい値によって決まろうとする。メモリトランジスタＭＮ８はしきい値が低いためオンになるので、ビット線３６の電位は”Ｌ”となり、トランジスタＭＮ１１はしきい値が高いためオフになるので、ビット線３７の電位はフローティングとなる。そして、制御信号線５が”Ｈ”となることにより接続回路４内のトランジスタＭＮ１５がオンするので、第二のビット線２が入力信号線３４に接続される。この時、選択されたビット線の寄生容量Ｃ１又はＣ２と第二のビット線２の寄生容量Ｃ３とが接続されることになり、先の動作で寄生容量Ｃ１又はＣ２がディスチャージされ、寄生容量Ｃ３はチャージされているので、入力信号線３４の電位は寄生容量Ｃ３から寄生容量Ｃ１又はＣ２への電荷の移動により、Ｖｃｃのほぼ１／２となる。
【００３０】
期間ｔ２の後に分周クロック３１が”Ｌ”になると制御信号５は”Ｌ”となり、それによりトランジスタＭＮ１５がオフになって入力信号線３４は第二のビット線２から切り離される。また、分周クロック３１が”Ｌ”になるとメモリ読み出し信号線３２も”Ｌ”になるので、センスアンプ回路４５内のＰチャネルトランジスタＭＰ１がオンになる。
【００３１】
ＰチャネルトランジスタＭＰ１がオンになった状態で”０”読み出しの場合は、図２に示すようにセレクタ信号線３９が”Ｈ”となっているので、ＰチャネルトランジスタＭＰ１、トランジスタＭＮ５及びメモリトランジスタＭＮ８が直列接続される。メモリトランジスタＭＮ８はオンとなっているので、入力信号線３４及びビット線３６の電位は、電源電圧Ｖｃｃと接地電圧との間のトランジスタの持つ抵抗により定まる電位となる。この発明の実施の形態によれば、センスアンプ回路４５の入力信号線３４の電位が、１／２Ｖｃｃから若干低下するようにＰチャネルトランジスタＭＰ１の駆動能力を予め定めてある。入力信号線３４の電位がセンスアンプ回路４５内の３ステートバッファ４４のしきい値である１／２Ｖｃｃにプリチャージされているので、入力信号線３４の電位が１／２Ｖｃｃから少しでも下がれば、センスアンプ回路４５の出力３８には”０”が直ちに読み出される。
【００３２】
また、ＰチャネルトランジスタＭＰ１がオンになっている状態で”１”読み出しの場合は、図３に示すようにセレクタ信号線４０が”Ｈ”となっているので、ＰチャネルトランジスタＭＰ１、トランジスタＭＮ６及びメモリトランジスタＭＮ１１が直列接続される。このとき、メモリトランジスタＭＮ１１はフローティング状態にあり、ＰチャネルトランジスタＭＰ１及びメモリトランジスタＭＮ１１がオンになっているので、図３（８）及び（９）に示すように入力信号線３４及びビット線３７の電位はＶｃｃまで上昇する。この場合も入力信号線３４の電位がセンスアンプ回路４５内の３ステートバッファ４４のしきい値である１／２Ｖｃｃにプリチャージされているので、入力信号線３４の電位が１／２Ｖｃｃから少しでも上昇すれば、センスアンプ回路４５の出力３８には”１”が直ちに読み出され、従来のように所定電位到達時間５１の経過を待つ必要はなくなる。
【００３３】
上記の実施の形態では３ステートバッファ４４のしきい値を１／２Ｖｃｃとしたが、”０”読み出し時にビット線３７が１／２Ｖｃｃから若干低下したレベルと電源電圧Ｖｃｃとの中間のレベルの任意のレベルを３ステートバッファ４４のしきい値としても同様の効果が得られる。
【００３４】
以上のように、この発明によれば、選択されたビット線の電位を所定電位までプリチャージし、その後に、選択されたビット線の電位を上記所定電位をしきい値として判定するように構成したので、半導体メモリ装置から情報を読み出す場合のセンスアンプ回路における判定時間が大幅に短縮され、高速読み出すことができる効果がある。
【００３５】
この発明によれば、プリチャージのために、メモリセルが接続されているビット線とは別の第二のビット線をもうけ、所定期間にビット線を接地電位に固定し、且つ第二のビット線を電源に接続しておき、上記所定期間に続く第二の所定期間に、選択されたビット線と第二のビット線とを接続するように構成したので、特にシングルチップマイコン等のようにプログラムに応じて内蔵するメモリ容量を種々とりそろえるような場合、メモリ容量増加によりビット線容量が増加しても、読み出し速度の低下が最小限に抑えられるという効果がある。したがって、従来のように読み出し速度の低下を防ぐために読み出し回路の変更やセンスアンプ回路、セレクタ回路を小容量メモリごとに持たせていたものが、この発明では不要になり、開発が迅速に行え、且つ、レイアウト面積を削減できる効果がある。
【００３６】
この発明によれば、トランジスタを、選択されたビット線が電源に接続された後に選択されたビット線の電位が、２値情報の一方を読み出すときは上記所定電圧より低くなるようにする駆動能力を有するように構成したので、半導体メモリ装置から情報“１”を読み出す場合のセンスアンプ回路における判定時間が大幅に短縮され、高速に読み出すことができる効果がある。
【００３７】
この発明によれば、メモリセルの各々は、接地されたソース、前記ビット線のいずれかに接続されたドレイン、及び前記ワード線のいずれかに接続されたゲートを備え、蓄積情報が“０”のときはしきい値が低く、蓄積情報が“１”のときはしきい値が高い、ＮチャネルＭＯＳトランジスタで構成したので、しきい値が高いメモリセルからの情報の読み出し時には、選択されたビット線の電位をセンスアンプ回路内のトランジスタにより急速に電源電圧にまで上昇させることができ、この結果センスアンプ回路における判定時間が大幅に短縮され、高速に読み出すことができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の一形態による半導体メモリ装置の構成を示す回路図である。
【図２】 図１の回路における”０”読み出し時の動作を説明する電位波形図である。
【図３】 図１の回路における”１”読み出し時の動作を説明する電位波形図である。
【図４】 従来の半導体メモリ装置の構成を示す回路図である。
【図５】 図４の回路における”０”読み出し時の動作を説明する電位波形図である。
【図６】 図４の回路における”１”読み出し時の動作を説明する電位波形図である。
【符号の説明】
２ 第二のビット線（プリチャージ手段）、３ スイッチ回路（第二のスイッチ回路、プリチャージ手段）、４ 接続回路（プリチャージ手段）、３４ 入力信号線（選択されたビット線）、３６〜３７ ビット線、４１〜４３ ワード線、４４ ３ステートバッファ（出力バッファ回路）、４６ セレクタ回路（ビット線選択回路）、４８ ビット線接地回路（第一のスイッチ回路、プリチャージ手段）、ＭＮ７〜ＭＮ１２ メモリセル（ＮチャネルＭＯＳトランジスタ）、ＭＮ１７〜ＭＮ１９ 第二のメモリトランジスタ（第二のメモリセル）、ＭＰ１ Ｐチャネルトランジスタ（トランジスタ）。
【発明の属する技術分野】
この発明は、読み出し速度を高速化した半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
図４は従来のメモリ装置の構成例を示す回路図であり、図において、４５はセンスアンプ回路、４６はセレクタ回路、４７はメモリセルブロック、４８はビット線接地回路である。
センスアンプ回路４５において、ＭＰ１はＰチャネルトランジスタ、４４は３ステートバッファ、３２は読み出し時に”Ｌ”となるメモリ読み出し信号線、３４はセンスアンプ回路４５の入力信号線、３８はセンスアンプ出力線である。
セレクタ回路４６において、ＭＮ５及びＭＮ６はそれぞれ、セレクタ信号線３９及び４０が”Ｈ”のときオンとなってビット線３６及び３７とセンスアンプ回路４５とを接続するトランジスタである。
メモリセルブロック４７において、３６及び３７はビット線、４１〜４３はメモリ装置に入力されるアドレスにより適宜選択され、選択時に”Ｈ”、非選択時に”Ｌ”となるワード線、ＭＮ７〜ＭＮ１２は蓄積情報が”１”のときは高しきい値、”０”のときは低しきい値のＮチャネルメモリトランジスタ（以下メモリトランジスタという）、Ｃ１及びＣ２は各メモリトランジスタのドレインやビット線の配線などの寄生容量である。
ビット線接地回路４８において、ＭＮ１３及びＭＮ１４はそれぞれ、メモリ読み出し信号線３２が”Ｈ”のときビット線３６及び３７を接地して”Ｌ”レベルに固定し、メモリ読み出し信号線３２が”Ｌ”のときはビット線を接地電位から切り離すＮチャネルトランジスタである。
【０００３】
次に動作について説明する。
図５は図４のしきい値の低いメモリトランジスタＭＮ８からデータを読み出した場合のメモリ装置の各部の電圧波形を示すタイムチャートであり、図６は図４のしきい値の高いメモリトランジスタＭＮ１１からデータを読み出した場合のメモリ装置の各部の電圧波形を示すタイムチャートである。
図５及び図６において、（１）はメモリ装置に入力される基準クロック３０、（２）は基準クロック３０を２分周した分周クロック３１、（３）はアドレスの電位、（４）はメモリ読み出し信号線３２の電位、（５）は図５においてはワード線４２及びセレクタ信号線３９の電位、図６においてはワード線４２及びセレクタ信号線４０の電位、（６）はセンスアンプ回路４５の入力信号線３４の電位、（７）は図５においてはビット線３６の電位、図６においてはビット線３７の電位、（８）はセンスアンプ回路４５の出力線３８の電位を示す。
【０００４】
メモリ装置に入力されるアドレスは、分周クロック３１の立ち上がりにより確定するものとする。また、メモリ読み出し信号線３２の電位は、分周クロック３１の”Ｌ”期間に”Ｌ”となるものとする。
分周クロック３１が”Ｈ”になると、アドレスの入力が確定し、アドレスのデコードによりセレクタ信号線３９又は４０が選択されて”Ｈ”となる。同時に、ワード線４１、４２又は４３のうち１本が選択されて”Ｈ”となる。このワード線の選択により、読み出しを行うメモリトランジスタが選択される。前述のように、選択されたメモリトランジスタのしきい値が低ければ、ビット線の電位は”Ｌ”となり、しきい値が高ければ。ビット線の電位はフローティングとなる。
【０００５】
しきい値の低いメモリトランジスタＭＮ８に蓄積されているデータの読み出し動作を図４及び図５により次に説明する。まず、分周クロック３１が”Ｈ”になると、メモリ読み出し信号線３２の電位は”Ｈ”になり、ビット線接地回路４８のトランジスタＭＮ１３及びＭＮ１４がオンになる。したがって、ビット線３６と３７の電位は”Ｌ”になる。メモリ装置に入力されるアドレスのデコードにより分周クロック３１の立ち上がりからアドレス遅延時間４９及びワード線セレクタ信号遅延時間５０の後にワード線４２が選択され、これに接続されたメモリトランジスタＭＮ８とＭＮ１１のゲートが”Ｈ”になる。この結果、メモリトランジスタＭＮ８はしきい値が低いためオンになり、メモリトランジスタＭＮ１１はしきい値が高いためオフになる。また、同じくアドレスのデコードによりセレクタ信号線３９が選択されて”Ｈ”となり、それによりビット線３６がセンスアンプ回路４５の入力信号線３４に接続される。
このとき、センスアンプ回路４５においては、メモリ読み出し信号線３２の電位が”Ｈ”のため、ＰチャネルトランジスタＭＰ１がオフであり、したがってセンスアンプ回路４５の入力信号線３４の電位はビット線３６の電位すなわち”Ｌ”になる。
【０００６】
次に分周クロック３１が”Ｌ”になると、メモリ読み出し信号線３２が”Ｌ”になるので、ビット線接地回路４８内のトランジスタＭＮ１３及びＭＮ１４がオフになり、それによりビット線３６及び３７の電位はメモリトランジスタＭＮ８及びＭＮ１１の状態により決まろうとするとともに、センスアンプ回路４５内のＰチャネルトランジスタＭＰ１がオンになってセンスアンプ回路４５の入力信号線３４の電位が上昇する。一方、この時ワード線４２及びセレクタ信号線３９により選択されているしきい値の低いメモリトランジスタＭＮ８がオンになっているので、ビット線３６は接地電位になろうとし、ビット線３６に接続されている入力信号線３４の電位は、ＰチャネルトランジスタＭＰ１の駆動能力とメモリトランジスタＭＮ８の駆動能力と寄生容量Ｃ１の放電容量とで決まる１／２Ｖｃｃ（３ステートバッファ４４のしきい値）以下の電位に制限され、この結果センスアンプ出力線３８には”０”が読み出される。
【０００７】
次に、しきい値の高いメモリトランジスタＭＮ１１に蓄積されているデータの読み出し動作を図４及び図６により説明する。分周クロック３１が”Ｈ”になってから”Ｌ”になるまでは、セレクタ信号４０が”Ｈ”になってビット線３７がセンスアンプ回路４５の入力信号線３４に接続されることを除き、図５の場合と同様である。
【０００８】
分周クロック３１が”Ｈ”から”Ｌ”になると、図５の場合と同様に、センスアンプ回路４５の入力信号線３４の電位が上昇するが、この時ワード線４２及びセレクタ信号線４０により選択されている、しきい値の高いメモリトランジスタＭＮ８がオフになっているのでビット線３７はフローディング状態となる。この結果、ビット線３７に接続されている入力信号線３４の電位は、”Ｌ”レベルからオンとなっているＰチャネルトランジスタＭＰ１をを通じて電源電圧Ｖｃｃにまで上昇し、３ステートバッファ４４の出力からは過渡的に”０”が読み出された後に正しいデータ”１”が読み出される。
【０００９】
このように、しきい値が低いメモリトランジスタと高いメモリトランジスタで情報を保存し、アドレス入力とメモリ読み出し信号を入力することにより、ワード線、セレクタ信号が選択され、適宜指定されたメモリトランジスタの情報を、センスアンプ回路でセンスして出力信号として読み出す。
以上の一連のメモリ読み出し動作において、基準クロック３０を分周して分周クロック３１を発生すること、メモリ読み出し信号３２の出力、アドレスのデコードによるワード線の選択、アドレスのデコードによるセレクタ信号の出力等はメモリ装置の図示しない制御回路により行われる。
【００１０】
【発明が解決しようとする課題】
従来の半導体メモリ装置は以上のように構成されているので、センスアンプ回路４５の入力信号線３４の電位はメモリ読み出し信号線３２が”Ｈ”の期間は”Ｌ”に固定されている。このため、”１”の読み出し時に、メモリ読み出し信号線３２が”Ｈ”から”Ｌ”に反転してから入力信号線３４の電位が３ステートバッファ４４のしきい値である１／２Ｖｃｃを越えるまでに所定電位到達時間５１を要し、この所定電位到達時間５１が長いためにメモリの読み出しスピードが遅いという課題があった。
【００１１】
一方、メモリ装置のメモリ容量を増やす場合は、一般にビット線に接続されるメモリトランジスタと、アドレスをデコードしたワード線を増やしてメモリ容量を増やすが、ビット線につながるメモリトランジスタを増やせば、図４のＣ１、Ｃ２で示す寄生容量が増加し、入力信号線３４の所定電位到達時間５１が長くなるので、メモリ読み出しスピードが遅くなり、一つのビット線に接続できるメモリトランジスタには制限がある。したがって、メモリ容量を増やすには、更に別のセンスアンプ回路やセレクタ回路、ビット線接地回路を設ける必要があり、レイアウト面積を大きくするという課題があった。
【００１２】
さらに、メモリ読み出しのスピードを早くするために、基準クロック３０の周波数を高くすることが考えられる。前述のアドレス遅延時間４９、ワード線及びセレクタ信号線遅延時間５０は、分周クロック３１が”Ｌ”になるまでに確定すればよく、基準クロックの周波数を高くしても時間的に余裕がある。しかし、”１”読み出し時、すなわちセンスアンプ出力が”１”の場合は、入力信号線３４の所定電位到達時間５１が長く、基準クロック３０の周波数を高くすると入力信号線３４の電位が３ステートバッファ４４のしきい値に到達する前に”０”が誤って読み出されることになるので、基準クロックの周波数を高くできない。基準クロックを高くする代わりにＰチャネルトランジスタＭＰ１の駆動能力を高めることにより所定電位到達時間５１を短くすることも考えられるが、このようにすると”０”読み出しの場合に入力信号線３４の電位が３ステートバッファ４４のしきい値より高くなり、読み出し値が誤って”１”になってしまうなどの課題があった。
【００１３】
この発明は上記のような課題を解決するためになされたもので、メモリ容量を増大して一つのセンスアンプ回路につながるメモリトランジスタの数を多くしても、レイアウト面積の増加を最小限にとどめながら、読み出しスピードが低下しない、高速読み出しが可能な半導体メモリ装置を得ることを目的とする。
【００１４】
【課題を解決するための手段】
この発明に係る半導体メモリ装置は、選択されたビット線の電位を所定電位までプリチャージし、その後に、選択されたビット線の電位を上記所定電位をしきい値として判定するようにしたものである。
【００１５】
この発明に係る半導体メモリ装置は、プリチャージは、所定期間にビット線を接地電位に固定し、その後ビット線を接地電位から切り離すためのスイッチ回路と、上記所定期間に第二のビット線を電源に接続する第二のスイッチ回路と、ワード線と第二のビット線との交差部に設けられ、メモリセルと実質的に同一サイズの第二のメモリセルと、上記所定期間に続く第二の所定期間に、選択されたビット線と第二のビット線とを接続する接続回路とを備えたものである。
【００１６】
この発明に係る半導体メモリ装置は、トランジスタが、選択されたビット線が電源に接続された後に選択されたビット線の電位が、２値情報の一方を読み出すときは上記所定電圧より低くなるようにする駆動能力を有するように構成したものである。
【００１７】
この発明に係る半導体メモリ装置は、メモリセルの各々は、接地されたソース、前記ビット線のいずれかに接続されたドレイン、及び前記ワード線のいずれかに接続されたゲートを備え、蓄積情報が“０”ときはしきい値が低く、蓄積情報が“１”のときはしきい値が高い、ＮチャネルＭＯＳトランジスタであるものである。
【００１８】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態による半導体メモリ装置の構成を示す回路図である。図１において、図４の従来回路と同一部分には同一の参照番号を付してあり、再度説明すると、４５はセンスアンプ回路、４６はセレクタ回路（ビット線選択回路）、４７はメモリセルブロック、４８はビット線接地回路（第一のスイッチ回路）である。
【００１９】
センスアンプ回路４５において、ＭＰ１はＰチャネルトランジスタ（トランジスタ）、４４は３ステートバッファ（出力バッファ回路）、３２は読み出し時に”Ｌ”となるメモリ読み出し信号線、３８はセンスアンプ出力線である。
【００２０】
セレクタ回路４６において、ＭＮ５及びＭＮ６はそれぞれ、セレクタ信号線３９及び４０が”Ｈ”のときオンとなってビット線３６及び３７とセンスアンプ回路４５とを接続するトランジスタである。
【００２１】
メモリセルブロック４７において、３６及び３７はビット線、４１〜４３はメモリ装置に入力されるアドレスにより適宜選択され、選択時に”Ｈ”、非選択時に”Ｌ”となるワード線、ＭＮ７〜ＭＮ１２は蓄積情報が”１”のときは高しきい値、”０”のときは低しきい値のＮチャネルＭＯＳトランジスタ（以下メモリセルという）、Ｃ１及びＣ２は各メモリトランジスタのドレインやビット線の配線などの寄生容量である。
【００２２】
ビット線接地回路４８において、ＭＮ１３及びＭＮ１４は、制御信号線６が”Ｈ”のときビット線３６及び３７を接地して”Ｌ”レベルに固定し、制御信号線６が”Ｌ”のときはビット線を接地電位から切り離すＮチャネルトランジスタである。
【００２３】
２は、この発明の実施の形態により設けられた、ビット線３６及び３７とは別の第二のビット線、３は読み出し時に第二のビット線２を電源電圧に接続するスイッチ回路（第二のスイッチ回路）、ＭＮ１７〜ＭＮ１９はワード線４１〜４３と第二のビット線２との交差部に設けられ、ワード線４１〜４３に接続されたメモリセルＭＮ７〜ＭＮ１２と実質的に同一サイズの第二のメモリトランジスタ（第二のメモリセル）、４はセレクタ回路４６により選択されたビット線３６又は３７と第二のビット線２とを接続する接続回路、ＭＮ１５は接続回路４を構成するＮチャネルトランジスタ、ＭＮ１６はスイッチ回路３を構成し、ゲートが制御信号線６に接続されているＮチャネルトランジスタ、５はＮチャネルトランジスタＭＮ１５を制御する制御信号線、Ｃ３は第二のビット線２の寄生容量である。ビット線３６又はビット線３７に接続されたメモリトランジスタの数と、第二のビット線２に接続された第二のメモリトランジスタＭＮ１７〜ＭＮ１９の数とが同数なので、ビット線２の寄生容量Ｃ３はビット線３６又は３７の寄生容量Ｃ１又はＣ２とほぼ同じである。ビット線接地回路４８、第二のビット線線２、スイッチ回路三、接続回路四、第二のメモリトランジスタＭＮ１７〜ＭＮ１９は、セレクタ回路４６により選択されたビット線の電位を３ステートバッファ４４のしきい値である１／２Ｖｃｃにまでプリチャージするプリチャージ手段を構成している。
【００２４】
次に動作について説明する。
図２は図１のしきい値の低いメモリトランジスタＭＮ８からデータを読み出した場合のメモリ装置の各部の電圧波形を示すタイムチャートであり、図３は図１のしきい値の高いメモリトランジスタＭＮ１１からデータを読み出した場合のメモリ装置の各部電圧波形を示すタイムチャートである。
【００２５】
図２及び図３において、（１）はメモリ装置に入力される基準クロック３０、（２）は基準クロック３０を２分周した分周クロック３１、（３）はアドレスの電位、（４）はメモリ読み出し信号線３２の電位、（５）は図２においてはワード線４２及びセレクタ信号線３９の電位、図３においてはワード線４２及びセレクタ信号線４０の電位、（６）は接続回路４を構成するＮチャネルトランジスタＭＮ１５のオン又はオフを制御する制御信号線５の電位、（７）はビット線接地回路４８内のトランジスタ及びスイッチ回路３内のトランジスタＭＮ１６を制御する制御信号線６の電位、（８）は入力信号線（選択されたビット線）３４の電位、（９）は図２においてはビット線３６の電位、図３においてはビット線３７の電位、（１０）はセンスアンプ出力線３８の電位を示す。
【００２６】
まず、”０”読み出しの場合と”１”読み出しの場合で共通する動作を図１、図２及び図３により説明する。メモリ装置に入力されるアドレスは、図４に示した従来回路と同様に、分周クロック３１の立ち上がりにより確定するものとする。分周クロック３１が”Ｈ”で、基準クロック３０が”Ｈ”のとき（図２及び図３における期間ｔ１）、基準クロック３０の立ち上がりに応じて制御信号線６の電位は”Ｈ”になることにより、ビット線接地回路４８内のトランジスタＭＮ１３及びＭＮ１４がオンになるとともにスイッチ回路３内のトランジスタＭＮ１６もオンになる。トランジスタＭＮ１３及びＭＮ１４がオンになることにより、ビット線３６と３７の電位は”Ｌ”になって寄生容量Ｃ１及びＣ２はディスチャージされる。また、トランジスタＭＮ１６がオンになることにより、第二のビット線２が電源に接続されて寄生容量Ｃ３は電源電圧Ｖｃｃに充電される。
【００２７】
この状態で、メモリ装置に入力されるアドレスのデコードにより分周クロック３１の立ち上がりからアドレス遅延時間４９及びワード線セレクタ信号遅延時間５０の後にワード線４２が選択され、これに接続されたメモリトランジスタＭＮ８とＭＮ１１のゲートが”Ｈ”になる。しかし、期間ｔ１内で制御信号線６の電位が”Ｈ”の間はビット線３６及び３７の電位はメモリトランジスタＭＮ８及びＭＮ１１のしきい値の如何に関わらず”Ｌ”に固定されている。
【００２８】
一方、アドレスのデコードにより分周クロック３１の立ち上がりからアドレス遅延時間４９及びワード線セレクタ信号遅延時間５０の後にセレクタ信号線３９又は４０が選択されて”Ｈ”となり、それによりビット線３６又は３７がセンスアンプ回路４５の入力信号線３４に接続される。期間ｔ１においては、メモリ読み出し信号線３２の電位が”Ｈ”のため、センスアンプ回路４５内のＰチャネルトランジスタＭＰ１がオフなのでセンスアンプ回路４５の入力信号線３４の電位はビット線３６又は３７と同電位すなわち”Ｌ”になる。
【００２９】
次に分周クロック３１が”Ｈ”の状態で、基準クロック３０が”Ｌ”になると（図２及び図３における期間ｔ２）、制御信号線５が”Ｈ”、制御信号線６が”Ｌ”となる。制御信号線６が”Ｌ”になることにより、ビット線接地回路４８内のトランジスタＭＮ１３及びＭＮ１４がオフになり、スイッチ回路３内のトランジスタＭＮ１６もオフになる。トランジスタＭＮ１３及びＭＮ１４がオフになることにより、ビット線３６及び３７の電位はそれぞれワード線により選択されているメモリトランジスタＭＮ８及びＭＮ１１のしきい値によって決まろうとする。メモリトランジスタＭＮ８はしきい値が低いためオンになるので、ビット線３６の電位は”Ｌ”となり、トランジスタＭＮ１１はしきい値が高いためオフになるので、ビット線３７の電位はフローティングとなる。そして、制御信号線５が”Ｈ”となることにより接続回路４内のトランジスタＭＮ１５がオンするので、第二のビット線２が入力信号線３４に接続される。この時、選択されたビット線の寄生容量Ｃ１又はＣ２と第二のビット線２の寄生容量Ｃ３とが接続されることになり、先の動作で寄生容量Ｃ１又はＣ２がディスチャージされ、寄生容量Ｃ３はチャージされているので、入力信号線３４の電位は寄生容量Ｃ３から寄生容量Ｃ１又はＣ２への電荷の移動により、Ｖｃｃのほぼ１／２となる。
【００３０】
期間ｔ２の後に分周クロック３１が”Ｌ”になると制御信号５は”Ｌ”となり、それによりトランジスタＭＮ１５がオフになって入力信号線３４は第二のビット線２から切り離される。また、分周クロック３１が”Ｌ”になるとメモリ読み出し信号線３２も”Ｌ”になるので、センスアンプ回路４５内のＰチャネルトランジスタＭＰ１がオンになる。
【００３１】
ＰチャネルトランジスタＭＰ１がオンになった状態で”０”読み出しの場合は、図２に示すようにセレクタ信号線３９が”Ｈ”となっているので、ＰチャネルトランジスタＭＰ１、トランジスタＭＮ５及びメモリトランジスタＭＮ８が直列接続される。メモリトランジスタＭＮ８はオンとなっているので、入力信号線３４及びビット線３６の電位は、電源電圧Ｖｃｃと接地電圧との間のトランジスタの持つ抵抗により定まる電位となる。この発明の実施の形態によれば、センスアンプ回路４５の入力信号線３４の電位が、１／２Ｖｃｃから若干低下するようにＰチャネルトランジスタＭＰ１の駆動能力を予め定めてある。入力信号線３４の電位がセンスアンプ回路４５内の３ステートバッファ４４のしきい値である１／２Ｖｃｃにプリチャージされているので、入力信号線３４の電位が１／２Ｖｃｃから少しでも下がれば、センスアンプ回路４５の出力３８には”０”が直ちに読み出される。
【００３２】
また、ＰチャネルトランジスタＭＰ１がオンになっている状態で”１”読み出しの場合は、図３に示すようにセレクタ信号線４０が”Ｈ”となっているので、ＰチャネルトランジスタＭＰ１、トランジスタＭＮ６及びメモリトランジスタＭＮ１１が直列接続される。このとき、メモリトランジスタＭＮ１１はフローティング状態にあり、ＰチャネルトランジスタＭＰ１及びメモリトランジスタＭＮ１１がオンになっているので、図３（８）及び（９）に示すように入力信号線３４及びビット線３７の電位はＶｃｃまで上昇する。この場合も入力信号線３４の電位がセンスアンプ回路４５内の３ステートバッファ４４のしきい値である１／２Ｖｃｃにプリチャージされているので、入力信号線３４の電位が１／２Ｖｃｃから少しでも上昇すれば、センスアンプ回路４５の出力３８には”１”が直ちに読み出され、従来のように所定電位到達時間５１の経過を待つ必要はなくなる。
【００３３】
上記の実施の形態では３ステートバッファ４４のしきい値を１／２Ｖｃｃとしたが、”０”読み出し時にビット線３７が１／２Ｖｃｃから若干低下したレベルと電源電圧Ｖｃｃとの中間のレベルの任意のレベルを３ステートバッファ４４のしきい値としても同様の効果が得られる。
【００３４】
以上のように、この発明によれば、選択されたビット線の電位を所定電位までプリチャージし、その後に、選択されたビット線の電位を上記所定電位をしきい値として判定するように構成したので、半導体メモリ装置から情報を読み出す場合のセンスアンプ回路における判定時間が大幅に短縮され、高速読み出すことができる効果がある。
【００３５】
この発明によれば、プリチャージのために、メモリセルが接続されているビット線とは別の第二のビット線をもうけ、所定期間にビット線を接地電位に固定し、且つ第二のビット線を電源に接続しておき、上記所定期間に続く第二の所定期間に、選択されたビット線と第二のビット線とを接続するように構成したので、特にシングルチップマイコン等のようにプログラムに応じて内蔵するメモリ容量を種々とりそろえるような場合、メモリ容量増加によりビット線容量が増加しても、読み出し速度の低下が最小限に抑えられるという効果がある。したがって、従来のように読み出し速度の低下を防ぐために読み出し回路の変更やセンスアンプ回路、セレクタ回路を小容量メモリごとに持たせていたものが、この発明では不要になり、開発が迅速に行え、且つ、レイアウト面積を削減できる効果がある。
【００３６】
この発明によれば、トランジスタを、選択されたビット線が電源に接続された後に選択されたビット線の電位が、２値情報の一方を読み出すときは上記所定電圧より低くなるようにする駆動能力を有するように構成したので、半導体メモリ装置から情報“１”を読み出す場合のセンスアンプ回路における判定時間が大幅に短縮され、高速に読み出すことができる効果がある。
【００３７】
この発明によれば、メモリセルの各々は、接地されたソース、前記ビット線のいずれかに接続されたドレイン、及び前記ワード線のいずれかに接続されたゲートを備え、蓄積情報が“０”のときはしきい値が低く、蓄積情報が“１”のときはしきい値が高い、ＮチャネルＭＯＳトランジスタで構成したので、しきい値が高いメモリセルからの情報の読み出し時には、選択されたビット線の電位をセンスアンプ回路内のトランジスタにより急速に電源電圧にまで上昇させることができ、この結果センスアンプ回路における判定時間が大幅に短縮され、高速に読み出すことができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の一形態による半導体メモリ装置の構成を示す回路図である。
【図２】 図１の回路における”０”読み出し時の動作を説明する電位波形図である。
【図３】 図１の回路における”１”読み出し時の動作を説明する電位波形図である。
【図４】 従来の半導体メモリ装置の構成を示す回路図である。
【図５】 図４の回路における”０”読み出し時の動作を説明する電位波形図である。
【図６】 図４の回路における”１”読み出し時の動作を説明する電位波形図である。
【符号の説明】
２ 第二のビット線（プリチャージ手段）、３ スイッチ回路（第二のスイッチ回路、プリチャージ手段）、４ 接続回路（プリチャージ手段）、３４ 入力信号線（選択されたビット線）、３６〜３７ ビット線、４１〜４３ ワード線、４４ ３ステートバッファ（出力バッファ回路）、４６ セレクタ回路（ビット線選択回路）、４８ ビット線接地回路（第一のスイッチ回路、プリチャージ手段）、ＭＮ７〜ＭＮ１２ メモリセル（ＮチャネルＭＯＳトランジスタ）、ＭＮ１７〜ＭＮ１９ 第二のメモリトランジスタ（第二のメモリセル）、ＭＰ１ Ｐチャネルトランジスタ（トランジスタ）。
Claims (3)
- ワード線とビット線との交差部に設けられた複数のメモリセルと、
前記ビット線の一つを選択するビット線選択回路と、
第一の所定期間に前記ビット線を接地電位に固定し、前記第一の所定期間以外の期間に前記ビット線を接地電位から切り離すための第一のスイッチ回路、前記ビット線とは別の第二のビット線、前記第一の所定期間に前記第二のビット線を電源電圧に接続する第二のスイッチ回路、前記ワード線と前記第二のビット線との交差部に設けられ、前記ワード線に接続された前記メモリセルと実質的に同一サイズの第二のメモリセル、および前記第一の所定期間に続く第二の所定期間に、前記選択されたビット線と前記第二のビット線とを接続する接続回路を備え、前記ビット線選択回路により選択されたビット線の電位を所定電位までプリチャージするプリチャージ手段と、
前記プリチャージ手段を前記選択されたビット線から切り離した後に前記選択されたビット線を電源に接続するトランジスタと、
前記選択されたビット線が前記電源に接続された後に前記所定電圧をしきい値として前記選択されたビット線の電位を判定する出力バッファ回路とを備えた半導体メモリ装置。 - 前記トランジスタは、前記選択されたビット線が前記電源に接続された後の前記選択されたビット線の電位が、２値情報の一方を読み出すときは前記所定電圧より低くなるようにする駆動能力を有する請求項１記載の半導体メモリ装置。
- 前記メモリセルの各々は、接地されたソース、前記ビット線のいずれかに接続されたドレイン、及び前記ワード線のいずれかに接続されたゲートを備え、蓄積情報が“０”のときはしきい値が低く、蓄積情報が“１”のときはしきい値が高い、ＮチャネルＭＯＳトランジスタである請求項１記載の半導体メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23017095A JP3672633B2 (ja) | 1995-09-07 | 1995-09-07 | 半導体メモリ装置 |
| US08/605,379 US5654926A (en) | 1995-09-07 | 1996-02-22 | Semiconductor memory device |
| DE19611212A DE19611212C2 (de) | 1995-09-07 | 1996-03-21 | Halbleiter-Speichereinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23017095A JP3672633B2 (ja) | 1995-09-07 | 1995-09-07 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0973779A JPH0973779A (ja) | 1997-03-18 |
| JP3672633B2 true JP3672633B2 (ja) | 2005-07-20 |
Family
ID=16903709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23017095A Expired - Fee Related JP3672633B2 (ja) | 1995-09-07 | 1995-09-07 | 半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5654926A (ja) |
| JP (1) | JP3672633B2 (ja) |
| DE (1) | DE19611212C2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3802226B2 (ja) * | 1998-04-08 | 2006-07-26 | 沖電気工業株式会社 | プリチャージ回路 |
| US6058060A (en) | 1998-12-31 | 2000-05-02 | Invox Technology | Multi-bit-per-cell and analog/multi-level non-volatile memories with improved resolution and signal-to noise ratio |
| JP3447640B2 (ja) * | 1999-12-28 | 2003-09-16 | 日本電気株式会社 | 半導体記憶装置 |
| TWI281159B (en) * | 2003-03-21 | 2007-05-11 | Mediatek Inc | Sense out circuit for single-bitline semiconductor memory device |
| US7050354B2 (en) * | 2003-12-16 | 2006-05-23 | Freescale Semiconductor, Inc. | Low-power compiler-programmable memory with fast access timing |
| JP4907117B2 (ja) * | 2004-08-30 | 2012-03-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR100572333B1 (ko) | 2004-11-03 | 2006-04-18 | 삼성전자주식회사 | 데이터 라인을 간단하게 디스차지할 수 있는 노어 플래시메모리 장치 |
| US7433254B2 (en) * | 2006-07-26 | 2008-10-07 | Agere Systems Inc. | Accelerated single-ended sensing for a memory circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4727519A (en) * | 1985-11-25 | 1988-02-23 | Motorola, Inc. | Memory device including a clock generator with process tracking |
| JP2723015B2 (ja) * | 1993-12-01 | 1998-03-09 | 日本電気株式会社 | 半導体記憶装置 |
| JPH07169290A (ja) * | 1993-12-14 | 1995-07-04 | Nec Corp | 半導体記憶装置 |
| US5434822A (en) * | 1994-07-07 | 1995-07-18 | Intel Corporation | Apparatus and method for adjusting and maintaining a bitline precharge level |
-
1995
- 1995-09-07 JP JP23017095A patent/JP3672633B2/ja not_active Expired - Fee Related
-
1996
- 1996-02-22 US US08/605,379 patent/US5654926A/en not_active Expired - Fee Related
- 1996-03-21 DE DE19611212A patent/DE19611212C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE19611212C2 (de) | 2003-03-27 |
| JPH0973779A (ja) | 1997-03-18 |
| DE19611212A1 (de) | 1997-03-13 |
| US5654926A (en) | 1997-08-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4556961A (en) | Semiconductor memory with delay means to reduce peak currents | |
| US6522163B1 (en) | Apparatus and method for coupling a first node to a second node using switches which are selectively clocked for fast switching times | |
| EP0471289A1 (en) | High speed output buffer unit preliminarily shifting output voltage level | |
| JPH05258575A (ja) | 電圧、温度および処理の変動に対する補償を備えたメモリ | |
| JPH01140494A (ja) | 半導体記憶装置の出力バッファ回路 | |
| JP3754593B2 (ja) | データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法 | |
| JP3672633B2 (ja) | 半導体メモリ装置 | |
| JP3420141B2 (ja) | 半導体装置 | |
| US4131951A (en) | High speed complementary MOS memory | |
| US5148047A (en) | CMOS bus driver circuit with improved speed | |
| JP2588936B2 (ja) | 半導体記憶装置 | |
| JPH03105797A (ja) | デコーダ回路 | |
| JPH0766675B2 (ja) | プログラマブルｒｏｍ | |
| EP0547892A2 (en) | An integrated circuit with self-biased differential data lines | |
| US5239237A (en) | Control circuit having outputs with differing rise and fall times | |
| JPH0660665A (ja) | 半導体スタティックｒａｍのビット線負荷回路 | |
| JPH07220477A (ja) | 半導体記憶装置 | |
| JP2780621B2 (ja) | 半導体記憶装置 | |
| JPH07244995A (ja) | リードオンリメモリのセンス回路 | |
| JPH08190792A (ja) | スタティックｒａｍ | |
| JP2801824B2 (ja) | 半導体集積回路装置 | |
| US4754436A (en) | Sense amplifier for a read only memory cell array | |
| JP2986939B2 (ja) | ダイナミックｒａｍ | |
| JP3708012B2 (ja) | 半導体記憶装置 | |
| JPH07307660A (ja) | 出力バッファ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050303 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050322 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050420 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080428 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090428 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |