JPH07169290A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07169290A JPH07169290A JP31241593A JP31241593A JPH07169290A JP H07169290 A JPH07169290 A JP H07169290A JP 31241593 A JP31241593 A JP 31241593A JP 31241593 A JP31241593 A JP 31241593A JP H07169290 A JPH07169290 A JP H07169290A
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- voltage
- drain
- threshold value
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】
【目的】製造工程や設計工数、及び回路素子や配線数を
増大させることなく、高速化，高集積化及び動作の安定
化をはかる。 【構成】差動増幅器３２の一方の入力端（節点Ｎ１）と
電源電位Ｖｃｃ点と間に、しきい値が０Ｖ近傍で所定の
電流駆動能力をもつＮチャネル型のトランジスタＱ３２
と、しきい値がＰチャネル型エンハンスメント型の通常
の値を持ち電流駆動能力がトランジスタＱ３２より十分
大きいＰチャネル型エンハンスメント型のトランジスタ
Ｑ３３とを並列に設ける。節点Ｎ１を、トランジスタＱ
３３によりオンビット選択時の電圧近くまで高速に充電
し、更にトランジスタＱ３２によりオンビット選択時の
電圧及びオフビット選択時の電圧（ほぼ電源電圧）まで
充電する。
増大させることなく、高速化，高集積化及び動作の安定
化をはかる。 【構成】差動増幅器３２の一方の入力端（節点Ｎ１）と
電源電位Ｖｃｃ点と間に、しきい値が０Ｖ近傍で所定の
電流駆動能力をもつＮチャネル型のトランジスタＱ３２
と、しきい値がＰチャネル型エンハンスメント型の通常
の値を持ち電流駆動能力がトランジスタＱ３２より十分
大きいＰチャネル型エンハンスメント型のトランジスタ
Ｑ３３とを並列に設ける。節点Ｎ１を、トランジスタＱ
３３によりオンビット選択時の電圧近くまで高速に充電
し、更にトランジスタＱ３２によりオンビット選択時の
電圧及びオフビット選択時の電圧（ほぼ電源電圧）まで
充電する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に２値情報をしきい値の高低等により記憶するメモリ
セルの記憶情報を読出すセンス増幅回路を備えた構成の
半導体記憶装置に関する。
特に２値情報をしきい値の高低等により記憶するメモリ
セルの記憶情報を読出すセンス増幅回路を備えた構成の
半導体記憶装置に関する。
【０００２】
【従来の技術】従来のこの種の半導体記憶装置の第１の
例の全体構成を図５に示す。
例の全体構成を図５に示す。
【０００３】この半導体記憶装置は、行方向，列方向に
マトリクス状に配列された複数のメモリセル（図示省
略）、選択レベルのときこれらメモリセルを行単位で選
択状態とする複数のワード線ＷＬ、及び上記複数のメモ
リセルの各列それぞれの記憶情報を伝達する複数のディ
ジット線を備えたメモリセルアレイ１と、外部からのア
ドレス信号ＡＤを保持し内部の行アドレス信号ＡＤｒ，
列アドレス信号ＡＤｃとして出力するアドレスバッファ
回路５と、行アドレス信号ＡＤｒに従ってメモリセルア
レイ１の複数のワード線ＷＬのうちの所定のワード線を
選択レベルとする行選択回路６と、列アドレス信号ＡＤ
ｃに従ってメモリセルアレイ１の複数のディジット線Ｄ
Ｌのうちの所定のディジット線を選択する列デコーダ７
及び列選択回路２と、選択されたディジット線の信号を
増幅して出力するセンス増幅回路３ｘと、このセンス増
幅回路３ｘの出力信号を波形整形して外部へ出力する出
力バッファ回路４とを有する構成となっている。
マトリクス状に配列された複数のメモリセル（図示省
略）、選択レベルのときこれらメモリセルを行単位で選
択状態とする複数のワード線ＷＬ、及び上記複数のメモ
リセルの各列それぞれの記憶情報を伝達する複数のディ
ジット線を備えたメモリセルアレイ１と、外部からのア
ドレス信号ＡＤを保持し内部の行アドレス信号ＡＤｒ，
列アドレス信号ＡＤｃとして出力するアドレスバッファ
回路５と、行アドレス信号ＡＤｒに従ってメモリセルア
レイ１の複数のワード線ＷＬのうちの所定のワード線を
選択レベルとする行選択回路６と、列アドレス信号ＡＤ
ｃに従ってメモリセルアレイ１の複数のディジット線Ｄ
Ｌのうちの所定のディジット線を選択する列デコーダ７
及び列選択回路２と、選択されたディジット線の信号を
増幅して出力するセンス増幅回路３ｘと、このセンス増
幅回路３ｘの出力信号を波形整形して外部へ出力する出
力バッファ回路４とを有する構成となっている。
【０００４】次に、この半導体記憶装置のメモリセルの
記憶情報読出し方法について、具体的に説明する。図６
にこの半導体記憶装置のメモリセルアレイ，列選択回路
及びセンス増幅回路の具体的回路例を示す。
記憶情報読出し方法について、具体的に説明する。図６
にこの半導体記憶装置のメモリセルアレイ，列選択回路
及びセンス増幅回路の具体的回路例を示す。
【０００５】メモリセルアレイ１は、それぞれＭＯＳ型
等のトランジスタで形成され、そのトランジスタのしき
い値が高く（ＶTH）選択状態のときの抵抗値が大きい
か、しきい値が低く（ＶTL）選択状態のときの抵抗値が
小さいかによって２値情報を記憶し行方向，列方向にマ
トリクス状に配列された複数のメモリセル（ＭＣ１１，
ＭＣ１２，…，ＭＣ２１，ＭＣ２２，…）と、選択レベ
ルのときこれら複数のメモリセルを行単位で選択状態と
する複数のワード線（ＷＬ１，ＷＬ２，…）と、複数の
メモリセル（ＭＣ１１，ＭＣ１２，…，ＭＣ２１，ＭＣ
２２，…）の各列それぞれの記憶情報を伝達する複数の
ディジット線（ＤＬ１，ＤＬ２，…）とを備えている。
等のトランジスタで形成され、そのトランジスタのしき
い値が高く（ＶTH）選択状態のときの抵抗値が大きい
か、しきい値が低く（ＶTL）選択状態のときの抵抗値が
小さいかによって２値情報を記憶し行方向，列方向にマ
トリクス状に配列された複数のメモリセル（ＭＣ１１，
ＭＣ１２，…，ＭＣ２１，ＭＣ２２，…）と、選択レベ
ルのときこれら複数のメモリセルを行単位で選択状態と
する複数のワード線（ＷＬ１，ＷＬ２，…）と、複数の
メモリセル（ＭＣ１１，ＭＣ１２，…，ＭＣ２１，ＭＣ
２２，…）の各列それぞれの記憶情報を伝達する複数の
ディジット線（ＤＬ１，ＤＬ２，…）とを備えている。
【０００６】列選択回路２は、列デコーダ７によってデ
コードされた列選択信号（Ｙ１，Ｙ２，…）を対応して
ゲートに受けるトランジスタ（Ｑ２１，Ｑ２２，…）を
備え、複数のディジット線（ＤＬ１，ＤＬ２，…）のう
ちの１つを選択する。
コードされた列選択信号（Ｙ１，Ｙ２，…）を対応して
ゲートに受けるトランジスタ（Ｑ２１，Ｑ２２，…）を
備え、複数のディジット線（ＤＬ１，ＤＬ２，…）のう
ちの１つを選択する。
【０００７】センス増幅回路３ｘは、入力端に選択され
たディジット線の信号を受けレベル反転する反転増幅器
ＩＶ３１と、ソースを反転増幅器ＩＶ３１の入力端にゲ
ートを反転増幅器ＩＶ３１の出力端にそれぞれ接続する
Ｎチャネル型エンハスメント型のトランジスタＱ３１
と、ソースを電源電位Ｖｃｃ点にゲート及びドレインを
トランジスタＱ３１のドレインにそれぞれ接続する負荷
用のＰチャネル型のトランジスタＱ３４と、所定のレベ
ルの基準電圧ＶＲｘを発生する基準電圧発生回路３１ｘ
と、トランジスタＱ３１，Ｑ３４のドレイン接続点（節
点Ｎ１）の電圧と基準電圧ＶＲｘとを比較しその比較結
果を出力する差動増幅器３２とを備える。
たディジット線の信号を受けレベル反転する反転増幅器
ＩＶ３１と、ソースを反転増幅器ＩＶ３１の入力端にゲ
ートを反転増幅器ＩＶ３１の出力端にそれぞれ接続する
Ｎチャネル型エンハスメント型のトランジスタＱ３１
と、ソースを電源電位Ｖｃｃ点にゲート及びドレインを
トランジスタＱ３１のドレインにそれぞれ接続する負荷
用のＰチャネル型のトランジスタＱ３４と、所定のレベ
ルの基準電圧ＶＲｘを発生する基準電圧発生回路３１ｘ
と、トランジスタＱ３１，Ｑ３４のドレイン接続点（節
点Ｎ１）の電圧と基準電圧ＶＲｘとを比較しその比較結
果を出力する差動増幅器３２とを備える。
【０００８】次に、この半導体記憶装置の記憶情報の読
出し動作について説明する。
出し動作について説明する。
【０００９】メモリセル（ＭＣ１１，ＭＣ１２，…，Ｍ
Ｃ２１，ＭＣ２２，…）のしきい値は、例えばＶTL＝１
Ｖ、ＶTH＝７Ｖとする。またトランジスタ（Ｑ２１，Ｑ
２２，…）のしきい値はＶTLと同程度に形成される。
Ｃ２１，ＭＣ２２，…）のしきい値は、例えばＶTL＝１
Ｖ、ＶTH＝７Ｖとする。またトランジスタ（Ｑ２１，Ｑ
２２，…）のしきい値はＶTLと同程度に形成される。
【００１０】まず、メモリセルＭＣ１１を選択する場合
を例にとり、その選択方法と動作について説明する。
を例にとり、その選択方法と動作について説明する。
【００１１】列選択信号Ｙ１を５Ｖ（選択レベル）、Ｙ
２等を０Ｖと設定することにより、トランジスタＱ２１
が導通し、トランジスタＱ２２等は非導通となる。言い
かえれば、センス増幅回路３ｘの入力節点Ｎ２と、デジ
ット線ＤＬ１とが接続された状態となる。
２等を０Ｖと設定することにより、トランジスタＱ２１
が導通し、トランジスタＱ２２等は非導通となる。言い
かえれば、センス増幅回路３ｘの入力節点Ｎ２と、デジ
ット線ＤＬ１とが接続された状態となる。
【００１２】次に、ワード線ＷＬ１を５Ｖ（選択レベ
ル）、ＷＬ２等を０Ｖと設定することにより、デジット
線ＤＬ１に接続された非選択状態のメモリセルＭＣ２１
等は、そのしきい値に係らず、非導通となる一方、選択
状態のメモリセルＭＣ１１は、そのしきい値により動作
が異なる。
ル）、ＷＬ２等を０Ｖと設定することにより、デジット
線ＤＬ１に接続された非選択状態のメモリセルＭＣ２１
等は、そのしきい値に係らず、非導通となる一方、選択
状態のメモリセルＭＣ１１は、そのしきい値により動作
が異なる。
【００１３】今、メモリセルＭＣ１１のしきい値が７Ｖ
であれば、メモリセルＭＣ１１は非導通（抵抗値大）と
なり、デジット線ＤＬ１は、高レベルで平衡する。
であれば、メモリセルＭＣ１１は非導通（抵抗値大）と
なり、デジット線ＤＬ１は、高レベルで平衡する。
【００１４】一方、メモリセルＭＣ１１のしきい値が１
Ｖであれば、メモリセルＭＣ１１は導通（抵抗値小）
し、ＤＬ１は低レベルで平衡する。
Ｖであれば、メモリセルＭＣ１１は導通（抵抗値小）
し、ＤＬ１は低レベルで平衡する。
【００１５】つまり、選択状態のメモリセルの記憶情報
に応じて、デジット線の電圧が変化する。
に応じて、デジット線の電圧が変化する。
【００１６】次に、センス増幅回路３ｘの動作について
図７の波形図を併せて参照しながら説明する。なお、選
択状態の時に非導通となるメモリセルをオフビットと言
い、導通状態のメモリセルをオンビットと言う。又、オ
フビット選択時，オンビット選択時に得られる電圧の平
衡値を例えば、節点Ｎ１であれば、ＶN1（ＯＦＦ），Ｖ
N1（ＯＮ）と記す。
図７の波形図を併せて参照しながら説明する。なお、選
択状態の時に非導通となるメモリセルをオフビットと言
い、導通状態のメモリセルをオンビットと言う。又、オ
フビット選択時，オンビット選択時に得られる電圧の平
衡値を例えば、節点Ｎ１であれば、ＶN1（ＯＦＦ），Ｖ
N1（ＯＮ）と記す。
【００１７】さて、先に、選択状態のメモリセルの記憶
情報に応じて選択されたデジット線、例えばＤＬ１の電
圧が変化すると述べた。ここで、ＶN2＝ＶDL1 とし、具
体的な数値を用いて節点Ｎ２，Ｎ１の電圧の変化につい
て説明する。
情報に応じて選択されたデジット線、例えばＤＬ１の電
圧が変化すると述べた。ここで、ＶN2＝ＶDL1 とし、具
体的な数値を用いて節点Ｎ２，Ｎ１の電圧の変化につい
て説明する。
【００１８】節点Ｎ２は、反転増幅器ＩＶ３１の論理し
きい値電圧（約１．５Ｖ）近傍にバイアスされ、例え
ば、ＶN2（ＯＦＦ）＝１．５０Ｖ，ＶN2（ＯＮ）＝１．
４５Ｖとなる。
きい値電圧（約１．５Ｖ）近傍にバイアスされ、例え
ば、ＶN2（ＯＦＦ）＝１．５０Ｖ，ＶN2（ＯＮ）＝１．
４５Ｖとなる。
【００１９】ここで、メモリセルは高い集積度が要求さ
れる為に、チャネル幅を微小に設計せざるを得ず、その
電流駆動能力が極めて小さい。例えば、導通時のメモリ
セルの電流値は、数μＡ程度であり、デコーダ回路等に
用いるトランジスタの電流値が数１０ｍＡである。
れる為に、チャネル幅を微小に設計せざるを得ず、その
電流駆動能力が極めて小さい。例えば、導通時のメモリ
セルの電流値は、数μＡ程度であり、デコーダ回路等に
用いるトランジスタの電流値が数１０ｍＡである。
【００２０】その結果、ＶN2（ＯＦＦ）とＶN2（ＯＮ）
の電圧の差は５０ｍＶ程度しか得られず、これを高速に
ＣＭＯＳレベルの振幅（高レベルは５Ｖ，低レベルは０
Ｖ）に増幅する為に、次の工夫が施されている。
の電圧の差は５０ｍＶ程度しか得られず、これを高速に
ＣＭＯＳレベルの振幅（高レベルは５Ｖ，低レベルは０
Ｖ）に増幅する為に、次の工夫が施されている。
【００２１】反転増幅器ＩＶ３１とトランジスタＱ３１
とはの帰還回路を形成している。今、選択状態のメモリ
セルがオンビットからオフビットに切り換わったとする
と、節点Ｎ２が高レベルとなり、反転増幅器ＩＶ３１の
出力が低レベルとなる。その結果、トランジスタえ３１
を非導通とすることにより、節点Ｎ１をＶN1（ＯＦＦ）
＝４Ｖ迄高速に充電できる。
とはの帰還回路を形成している。今、選択状態のメモリ
セルがオンビットからオフビットに切り換わったとする
と、節点Ｎ２が高レベルとなり、反転増幅器ＩＶ３１の
出力が低レベルとなる。その結果、トランジスタえ３１
を非導通とすることにより、節点Ｎ１をＶN1（ＯＦＦ）
＝４Ｖ迄高速に充電できる。
【００２２】一方、選択状態のメモリセルがオフビット
からオンビットに切りかわった場合には、節点Ｎ２が低
レベルとなり、反転増幅器ＩＶ３１の出力が高レベルと
なる。その結果、トランジスタＱ３１を導通させること
により、節点Ｎ１をＶN1（ＯＮ）＝３．５Ｖ迄高速に放
電できる。
からオンビットに切りかわった場合には、節点Ｎ２が低
レベルとなり、反転増幅器ＩＶ３１の出力が高レベルと
なる。その結果、トランジスタＱ３１を導通させること
により、節点Ｎ１をＶN1（ＯＮ）＝３．５Ｖ迄高速に放
電できる。
【００２３】ここで、ＶN1（ＯＦＦ）とＶN1（ＯＮ）と
の電圧差は０．５Ｖに増幅されているが、さらに差動増
幅器３２において、節点Ｎ１の電圧と基準電圧ＶＲｘと
を比較増幅することにより、ＣＭＯＳレベルの振幅を得
る事ができる。
の電圧差は０．５Ｖに増幅されているが、さらに差動増
幅器３２において、節点Ｎ１の電圧と基準電圧ＶＲｘと
を比較増幅することにより、ＣＭＯＳレベルの振幅を得
る事ができる。
【００２４】次に、ＶN1（ＯＦＦ），ＶN1（ＯＮ），Ｖ
Ｒｘの設定値について、図８の電流対電圧特性を用いて
説明する。
Ｒｘの設定値について、図８の電流対電圧特性を用いて
説明する。
【００２５】ここで、ＩMCは選択状態のメモリセルに流
れる電流、ＩQ34 は負荷用のトランジスタＱ３４に流れ
る電流、又、ＶTPは、トランジスタＱ３４のしきい値で
あり、ＶTP＝１Ｖ，Ｖｃｃ＝５Ｖとする。オフビット選
択時にはメモリセルに電流が流れないので、 ＶN1（ＯＦＦ）＝Ｖｃｃ−ＶTP…（１）式 となりＶN1（ＯＦＦ）＝５Ｖ−１Ｖ＝４Ｖが求まる。一
方、オンビット選択時には、メモリセル電流が流れるの
で、ＩQ34 とＩMCとが交差するときの電圧がＶN1（Ｏ
Ｎ）となる。
れる電流、ＩQ34 は負荷用のトランジスタＱ３４に流れ
る電流、又、ＶTPは、トランジスタＱ３４のしきい値で
あり、ＶTP＝１Ｖ，Ｖｃｃ＝５Ｖとする。オフビット選
択時にはメモリセルに電流が流れないので、 ＶN1（ＯＦＦ）＝Ｖｃｃ−ＶTP…（１）式 となりＶN1（ＯＦＦ）＝５Ｖ−１Ｖ＝４Ｖが求まる。一
方、オンビット選択時には、メモリセル電流が流れるの
で、ＩQ34 とＩMCとが交差するときの電圧がＶN1（Ｏ
Ｎ）となる。
【００２６】具体的には、 ＶN1（ＯＮ）＝Ｖｃｃ−ＶTP−α…（２）式 と表わすことができ、αはＩQ34 とＩMCの大きさで決ま
る値であるが、設計上０．５Ｖ程度に設定するのが良
い。（２）式より、ＶN1（ＯＮ）＝５Ｖ−１Ｖ−０．５
Ｖ＝３．５Ｖが求まる。
る値であるが、設計上０．５Ｖ程度に設定するのが良
い。（２）式より、ＶN1（ＯＮ）＝５Ｖ−１Ｖ−０．５
Ｖ＝３．５Ｖが求まる。
【００２７】又、ＶRXは一般的に ＶＲｘ＝（ＶN1（ＯＦＦ）＋ＶN1（ＯＮ）／２…（３）式 と設定され、ＶＲｘ＝（４Ｖ＋３．５Ｖ）／２＝３．７
５Ｖを得る。
５Ｖを得る。
【００２８】次にセンス増幅回路の反転速度について説
明する。
明する。
【００２９】オフビット選択時，オンビット選択時の反
転速度（時間）がそれぞれＴ（ＯＦＦ），Ｔ（ＯＮ）と
して示されている。これらは、アドレスを切り換えてか
ら、センス増幅出力が反転する迄に要する時間である。
転速度（時間）がそれぞれＴ（ＯＦＦ），Ｔ（ＯＮ）と
して示されている。これらは、アドレスを切り換えてか
ら、センス増幅出力が反転する迄に要する時間である。
【００３０】この従来例では、節点Ｎ２が常時、反転増
幅器ＩＶ３１の論理しきい値近傍にバイアスされている
ことを前提に動作説明を行なった。
幅器ＩＶ３１の論理しきい値近傍にバイアスされている
ことを前提に動作説明を行なった。
【００３１】しかしながら、実際の半導体記憶装置にお
いては、非選択のデジット線は、接地電位レベルに平衡
しているものがある。これは、非選択のデジット線、例
えばＤＬ２は、ワード線ＷＬ１で選択されたメモリセル
ＭＣ１２が導通することにより、放電が行なわれる為で
ある。よってアドレス切り換え時に、デジット線の切り
換えを行なった場合には、節点Ｎ２の電圧は接地電位レ
ベルあるいはその近傍迄降下する。
いては、非選択のデジット線は、接地電位レベルに平衡
しているものがある。これは、非選択のデジット線、例
えばＤＬ２は、ワード線ＷＬ１で選択されたメモリセル
ＭＣ１２が導通することにより、放電が行なわれる為で
ある。よってアドレス切り換え時に、デジット線の切り
換えを行なった場合には、節点Ｎ２の電圧は接地電位レ
ベルあるいはその近傍迄降下する。
【００３２】又、節点Ｎ１の電圧は、節点Ｎ２の電圧の
降下に追従する。その結果、オフビット選択時に、節点
Ｎ２がＶN2（ＯＮ）に復帰する迄の時間が反転速度の悪
化おなる。この様子を図９の波形図に示す。
降下に追従する。その結果、オフビット選択時に、節点
Ｎ２がＶN2（ＯＮ）に復帰する迄の時間が反転速度の悪
化おなる。この様子を図９の波形図に示す。
【００３３】この反転速度の悪化を克服する為に、次の
ような工夫が施された例がある（例えば、特開平３−３
５６０７６号公報参照）。
ような工夫が施された例がある（例えば、特開平３−３
５６０７６号公報参照）。
【００３４】図１０はこの種の工夫が施された半導体記
憶装置（第２の例）のセンス増幅回路の回路図である。
憶装置（第２の例）のセンス増幅回路の回路図である。
【００３５】このセンス増幅回路３ｙが図６に示された
センス増幅回路３ｘと相違する点は、プリチャージ用の
トランジスタＱ３５を設けた点のみである。
センス増幅回路３ｘと相違する点は、プリチャージ用の
トランジスタＱ３５を設けた点のみである。
【００３６】トランジスタＱ３５は、ソースを節点Ｎ１
にゲートを反転増幅器ＩＶ３１の出力に、ドレインを電
源電位Ｖｃｃ点にそれぞれ接続し、そのしきい値Ｖ
TNは、バックバイアスに依存して２．５Ｖと高く設定さ
れている。従って、仮に反転増幅器ＩＶ３１の出力が５
Ｖであっても、節点Ｎ１がＶｃｃ−ＶTN＝２．５Ｖ以下
でなければトランジスタＱ３５は導通しない。言い換え
れば、トランジスタＱ３５は、デジット線切り換え時
に、節点Ｎ１の電圧が降下した場合に２．５Ｖ迄充電す
ることができる。トランジスタＱ３５は、トランジスタ
Ｑ３４よりも電流駆動能力を大きく、例えば、１０倍程
度に設定できるので、このトランジスタＱ３５を接続す
ることにより、節点Ｎ２のＶＮ２（ＯＮ）への復帰が高
速となる。
にゲートを反転増幅器ＩＶ３１の出力に、ドレインを電
源電位Ｖｃｃ点にそれぞれ接続し、そのしきい値Ｖ
TNは、バックバイアスに依存して２．５Ｖと高く設定さ
れている。従って、仮に反転増幅器ＩＶ３１の出力が５
Ｖであっても、節点Ｎ１がＶｃｃ−ＶTN＝２．５Ｖ以下
でなければトランジスタＱ３５は導通しない。言い換え
れば、トランジスタＱ３５は、デジット線切り換え時
に、節点Ｎ１の電圧が降下した場合に２．５Ｖ迄充電す
ることができる。トランジスタＱ３５は、トランジスタ
Ｑ３４よりも電流駆動能力を大きく、例えば、１０倍程
度に設定できるので、このトランジスタＱ３５を接続す
ることにより、節点Ｎ２のＶＮ２（ＯＮ）への復帰が高
速となる。
【００３７】なお、ここで予め負荷用のトランジスタＱ
３４の電流駆動能力を大きく設定しておけば、プリチャ
ージ用のトランジスタＱ３５が不要ではないかと言う疑
問が生じるが、トランジスタＱ３４の電流駆動能力を大
きく設定すると、（２）式に示したαの値が小さくな
り、差動増幅器３２の動作の安定性が悪化するので、好
ましくない。
３４の電流駆動能力を大きく設定しておけば、プリチャ
ージ用のトランジスタＱ３５が不要ではないかと言う疑
問が生じるが、トランジスタＱ３４の電流駆動能力を大
きく設定すると、（２）式に示したαの値が小さくな
り、差動増幅器３２の動作の安定性が悪化するので、好
ましくない。
【００３８】トランジスタＱ３５を接続したときの効果
を図１１に示す。
を図１１に示す。
【００３９】なお、図９に比べ図１１においては、アド
レス切り換え後の節点Ｎ１の電圧の降下分が３．５Ｖ−
２Ｖ＝１．５Ｖと小さくなっている。これは、トランジ
スタＱ３５の作用により、デジット線及び節点Ｎ１が高
速に充電されていることを示している。その結果、Ｔ
（ＯＦＦ）が高速になっていることが判る。
レス切り換え後の節点Ｎ１の電圧の降下分が３．５Ｖ−
２Ｖ＝１．５Ｖと小さくなっている。これは、トランジ
スタＱ３５の作用により、デジット線及び節点Ｎ１が高
速に充電されていることを示している。その結果、Ｔ
（ＯＦＦ）が高速になっていることが判る。
【００４０】図１２は従来の半導体記憶装置の第３の例
のセンス増幅器及びその周辺回路を示す回路図である。
のセンス増幅器及びその周辺回路を示す回路図である。
【００４１】この半導体記憶装置のセンス増幅回路３ｚ
が図６に示されたセンス増幅器３ｘと相違する点は、節
点Ｎ１と電源電位Ｖｃｃ点との間に、ゲート及びドレイ
ンを節点Ｎ１にそれぞれ接続したＰチャネル型のトラン
ジスタＱ３６と、ソースを電源電位Ｖｃｃ点にドレイン
をトランジスタＱ３６のソースにそれぞれ接続しゲート
に制御信号φを受けるＰチャネル型のプリチャージ制御
用のトランジスタＱ３７とを設けた点にあり、アドレス
遷移検出部８１及び遅延回路８２を備えアドレス信号Ａ
Ｄのアドレス値の変化を検出して所定の期間アクティブ
レベルとなる制御信号φを発生するアドレス遷移検出回
路８を半導体記憶装置内部に備えている（プリチャージ
制御用トランジスタを備えた例は、例えば特開昭５７−
５０３９０号公報参照）。
が図６に示されたセンス増幅器３ｘと相違する点は、節
点Ｎ１と電源電位Ｖｃｃ点との間に、ゲート及びドレイ
ンを節点Ｎ１にそれぞれ接続したＰチャネル型のトラン
ジスタＱ３６と、ソースを電源電位Ｖｃｃ点にドレイン
をトランジスタＱ３６のソースにそれぞれ接続しゲート
に制御信号φを受けるＰチャネル型のプリチャージ制御
用のトランジスタＱ３７とを設けた点にあり、アドレス
遷移検出部８１及び遅延回路８２を備えアドレス信号Ａ
Ｄのアドレス値の変化を検出して所定の期間アクティブ
レベルとなる制御信号φを発生するアドレス遷移検出回
路８を半導体記憶装置内部に備えている（プリチャージ
制御用トランジスタを備えた例は、例えば特開昭５７−
５０３９０号公報参照）。
【００４２】次に、この半導体記憶装置のセンス増幅回
路３ｚを中心にその動作について、図１３に示された波
形図を併えて参照し説明する。
路３ｚを中心にその動作について、図１３に示された波
形図を併えて参照し説明する。
【００４３】今、アドレスが切り換わり制御信号φが低
レベルのアクティブレベルになったとすると、トランジ
スタＱ３７が導通することにより、プリチャージ用のト
ランジスタＱ３６も導通する。トランジスタＱ３６はト
ランジスタＱ３４の１０倍程度の大きな電流駆動能力を
もち、選択状態のメモリセルの記憶情報に係らず、節点
Ｎ１をおよそ（Ｖｃｃ−ＶTP）（＝４Ｖ）迄、高速に充
電する。この後、制御信号φを高レベルとすればトラン
ジスタＱ３７が非導通となることにより、トランジスタ
Ｑ３６も非導通となる。
レベルのアクティブレベルになったとすると、トランジ
スタＱ３７が導通することにより、プリチャージ用のト
ランジスタＱ３６も導通する。トランジスタＱ３６はト
ランジスタＱ３４の１０倍程度の大きな電流駆動能力を
もち、選択状態のメモリセルの記憶情報に係らず、節点
Ｎ１をおよそ（Ｖｃｃ−ＶTP）（＝４Ｖ）迄、高速に充
電する。この後、制御信号φを高レベルとすればトラン
ジスタＱ３７が非導通となることにより、トランジスタ
Ｑ３６も非導通となる。
【００４４】ここで、選択状態のメモリセルがオフビッ
トであれば、節点Ｎ１は（Ｖｃｃ−ＶTP）（＝ＶN1（Ｏ
ＦＦ））のまま変化しない。
トであれば、節点Ｎ１は（Ｖｃｃ−ＶTP）（＝ＶN1（Ｏ
ＦＦ））のまま変化しない。
【００４５】一方、選択状態のメモリセルがオンビット
であれば（Ｖｃｃ−ＶTP−α）（＝ＶN1（ＯＮ））の値
に遷移し平衡する。
であれば（Ｖｃｃ−ＶTP−α）（＝ＶN1（ＯＮ））の値
に遷移し平衡する。
【００４６】なお、図１３においては、アドレス切り換
え後の節点Ｎ１の電圧の降下分を１Ｖとして示した（例
えば、オフビット選択時、３．５Ｖから２．５Ｖ迄降下
する）。つまり、第２の例に示した節点Ｎ１の電圧の降
下分１．５Ｖよりも小さくてすむ。これは、トランジス
タＱ３６のしきい値の絶対値が１．０Ｖとトランジスタ
Ｑ３５の２．５Ｖより低いので、トランジスタＱ３６の
方がより効果的に節点Ｎ１を充電している為である。節
点Ｎ２の電圧の降下分についても同様に説明できる。
え後の節点Ｎ１の電圧の降下分を１Ｖとして示した（例
えば、オフビット選択時、３．５Ｖから２．５Ｖ迄降下
する）。つまり、第２の例に示した節点Ｎ１の電圧の降
下分１．５Ｖよりも小さくてすむ。これは、トランジス
タＱ３６のしきい値の絶対値が１．０Ｖとトランジスタ
Ｑ３５の２．５Ｖより低いので、トランジスタＱ３６の
方がより効果的に節点Ｎ１を充電している為である。節
点Ｎ２の電圧の降下分についても同様に説明できる。
【００４７】なお、トランジスタＱ３５のしきい値は、
製造時のイオン注入工程で、低く制御することも可能で
あるが、この場合、特にバックバイアスのかからない、
他のＮチャネルエンハンスメント型のトランジスタのし
きい値（通常１Ｖを目標とする）も下ってしまうので、
工程数を増やすことなく、トランジスタＱ３５のみしき
い値を変えることは困難である。
製造時のイオン注入工程で、低く制御することも可能で
あるが、この場合、特にバックバイアスのかからない、
他のＮチャネルエンハンスメント型のトランジスタのし
きい値（通常１Ｖを目標とする）も下ってしまうので、
工程数を増やすことなく、トランジスタＱ３５のみしき
い値を変えることは困難である。
【００４８】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、オンビットからオフビットに変化するディ
ジット線を選別したときの動作速度の高速化が施された
第２の例では、プリチャージ用のＮチャネル型のトラン
ジスタＱ３５を設けこのトランジスタＱ３５の電源駆動
能力を高めかつそのしきい値を２．５Ｖ程度として節点
Ｎ１の所定レベルへの回復速度を速める構成となってい
るので、節点Ｎ１が電源電位の中間点の２．５Ｖ程度に
なるまでは高速化されるものの、それ以後は改善されな
いため、それ以上の高速性が得られないという欠点と、
トランジスタＱ３５のしきい値を他のトラジスタと変え
るための製造工程が増加するという欠点があり、第３の
例では、Ｐチャネル型のトランジスタＱ３６により節点
Ｎ１をプリチャージする構成となっているので、節点Ｎ
１は最高レベルの４Ｖまで高速に充電されるものの、メ
モリセルの記憶情報を差動増幅器３２に伝達するときに
はこの高速充電の回路を非活性化するためのプリチャー
ジ制御用のトランジスタＱ３７及び制御信号φを発生す
るアドレス遷移検出回路８が必要となり、回路素子や配
線数が増加して高集積化に適さないという欠点と、これ
ら回路に関する設計工数が増大するという欠点と、プリ
チャージ時の節点Ｎ１の電圧が基準電圧ＶＲｘを越える
ため、オンビット選択時に差動増幅器３２の反転動作回
数が多くなり、その動作に安定性が欠けるという問題が
ある。
記憶装置は、オンビットからオフビットに変化するディ
ジット線を選別したときの動作速度の高速化が施された
第２の例では、プリチャージ用のＮチャネル型のトラン
ジスタＱ３５を設けこのトランジスタＱ３５の電源駆動
能力を高めかつそのしきい値を２．５Ｖ程度として節点
Ｎ１の所定レベルへの回復速度を速める構成となってい
るので、節点Ｎ１が電源電位の中間点の２．５Ｖ程度に
なるまでは高速化されるものの、それ以後は改善されな
いため、それ以上の高速性が得られないという欠点と、
トランジスタＱ３５のしきい値を他のトラジスタと変え
るための製造工程が増加するという欠点があり、第３の
例では、Ｐチャネル型のトランジスタＱ３６により節点
Ｎ１をプリチャージする構成となっているので、節点Ｎ
１は最高レベルの４Ｖまで高速に充電されるものの、メ
モリセルの記憶情報を差動増幅器３２に伝達するときに
はこの高速充電の回路を非活性化するためのプリチャー
ジ制御用のトランジスタＱ３７及び制御信号φを発生す
るアドレス遷移検出回路８が必要となり、回路素子や配
線数が増加して高集積化に適さないという欠点と、これ
ら回路に関する設計工数が増大するという欠点と、プリ
チャージ時の節点Ｎ１の電圧が基準電圧ＶＲｘを越える
ため、オンビット選択時に差動増幅器３２の反転動作回
数が多くなり、その動作に安定性が欠けるという問題が
ある。
【００４９】本発明の目的は、製造工程や設計工数を増
加させることなく、また回路素子数や配線数を増大させ
ることなく、高速化，高集積化及び動作の安定化ができ
る半導体記憶装置を提供することにある。
加させることなく、また回路素子数や配線数を増大させ
ることなく、高速化，高集積化及び動作の安定化ができ
る半導体記憶装置を提供することにある。
【００５０】
【課題を解決するための手段】本発明の半導体記憶装置
は、行方向，列方向にマトリクス状に配列され選択状態
のときの抵抗値の大小により２値情報を記憶する複数の
メモリセル、これら複数のメモリセルを行単位で選択状
態とする複数のワード線、及び前記複数のメモリセルの
各列それぞれの記憶情報を伝達する複数のディジット線
を備えたメモリセルアレイと、列選択信号に従って前記
複数のディジット線のうちの所定のディジット線を選択
する列選択回路と、入力端にこの列選択回路の選択ディ
ジット線の信号を受けてそのレベル反転信号を出力する
反転増幅器、ソースをこの反転増幅器の入力端にゲート
を前記反転増幅器の出力端にそれぞれ接続する一導電型
エンハンスメント型の第１のトランジスタ、ソースをこ
の第１のトランジスタのドレインにゲート及びドレイン
を電源電位点にそれぞれ接続し前記第１のトランジスタ
を含む一導電型エンハンスメント型のトランジスタの通
常のしきい値より低いしきい値及び所定の電流駆動能力
をもつ一導電型の第２のトランジスタ、ソースを前記電
源電位点にドレイン及びゲートを前記第１のトランジス
タのドレインにそれぞれ接続し逆導電型エンハンスメン
ト型のトランジスタの通常のしきい値と同程度のしきい
値及び前記第２のトランジスタより十分大きい電流駆動
能力をもつ逆導電型エンハンスメント型の第３のトラン
ジスタ、所定のレベルの基準電圧を発生する基準電圧発
生回路、並びに前記第１のトランジスタのドレインの電
圧を前記基準電圧と比較しその比較結果を出力する差動
増幅器を備えたセンス増幅回路とを有している。また、
第２のトランジスタが、ノンドープ型で、０Ｖ近傍のし
きい値をもつように形成された構成を有している。
は、行方向，列方向にマトリクス状に配列され選択状態
のときの抵抗値の大小により２値情報を記憶する複数の
メモリセル、これら複数のメモリセルを行単位で選択状
態とする複数のワード線、及び前記複数のメモリセルの
各列それぞれの記憶情報を伝達する複数のディジット線
を備えたメモリセルアレイと、列選択信号に従って前記
複数のディジット線のうちの所定のディジット線を選択
する列選択回路と、入力端にこの列選択回路の選択ディ
ジット線の信号を受けてそのレベル反転信号を出力する
反転増幅器、ソースをこの反転増幅器の入力端にゲート
を前記反転増幅器の出力端にそれぞれ接続する一導電型
エンハンスメント型の第１のトランジスタ、ソースをこ
の第１のトランジスタのドレインにゲート及びドレイン
を電源電位点にそれぞれ接続し前記第１のトランジスタ
を含む一導電型エンハンスメント型のトランジスタの通
常のしきい値より低いしきい値及び所定の電流駆動能力
をもつ一導電型の第２のトランジスタ、ソースを前記電
源電位点にドレイン及びゲートを前記第１のトランジス
タのドレインにそれぞれ接続し逆導電型エンハンスメン
ト型のトランジスタの通常のしきい値と同程度のしきい
値及び前記第２のトランジスタより十分大きい電流駆動
能力をもつ逆導電型エンハンスメント型の第３のトラン
ジスタ、所定のレベルの基準電圧を発生する基準電圧発
生回路、並びに前記第１のトランジスタのドレインの電
圧を前記基準電圧と比較しその比較結果を出力する差動
増幅器を備えたセンス増幅回路とを有している。また、
第２のトランジスタが、ノンドープ型で、０Ｖ近傍のし
きい値をもつように形成された構成を有している。
【００５１】また、第２のトランジスタが、所定のしき
い値をもつディプレッション型に形成された構成を有
し、更に、第２のトランジスタのソース及びゲートを第
１のトランジスタのドレインに、ドレインを電源電位点
にそれぞれ接続するようにして構成される。
い値をもつディプレッション型に形成された構成を有
し、更に、第２のトランジスタのソース及びゲートを第
１のトランジスタのドレインに、ドレインを電源電位点
にそれぞれ接続するようにして構成される。
【００５２】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００５３】図１は本発明の第１の実施例を示す回路図
である。
である。
【００５４】この実施例が図５に示された従来の半導体
記憶装置と相違する点は、センス増幅回路３ｘのトラン
ジスタＱ３４に代えて、ソースをトランジスタＱ３１の
ドレインにゲート及びドレインを電源電位Ｖｃｃ点にそ
れぞれ接続しトランジスタＱ３１を含むＮチャネル型エ
ンハンスメント型のトランジスタの通常のしきい値より
低い０Ｖ近傍のしきい値及び所定の電流駆動能力をもつ
ようにノンドープ型に形成されたＮチャネル型の負荷用
のトランジスタＱ３２と、ソースを電源電位Ｖｃｃ点に
ゲート及びドレインをトランジスタＱ３１のドレインに
それぞれ接続しＰチャネル型エンハンスメント型のトラ
ンジスタの通常のしきい値と同程度のしきい値及びトラ
ンジスタＱ３２より十分大きな電流駆動能力をもつよう
に形成されたＰチャネル型エンハンスメント型のプリチ
ャージ用のトランジスタＱ３３とを設け、これに伴い基
準電圧をＶＲｘからＶＲに、基準電圧発生回路を３１ｘ
から３１に変更して、センス増幅回路を３ｘから３に変
更した点にある。
記憶装置と相違する点は、センス増幅回路３ｘのトラン
ジスタＱ３４に代えて、ソースをトランジスタＱ３１の
ドレインにゲート及びドレインを電源電位Ｖｃｃ点にそ
れぞれ接続しトランジスタＱ３１を含むＮチャネル型エ
ンハンスメント型のトランジスタの通常のしきい値より
低い０Ｖ近傍のしきい値及び所定の電流駆動能力をもつ
ようにノンドープ型に形成されたＮチャネル型の負荷用
のトランジスタＱ３２と、ソースを電源電位Ｖｃｃ点に
ゲート及びドレインをトランジスタＱ３１のドレインに
それぞれ接続しＰチャネル型エンハンスメント型のトラ
ンジスタの通常のしきい値と同程度のしきい値及びトラ
ンジスタＱ３２より十分大きな電流駆動能力をもつよう
に形成されたＰチャネル型エンハンスメント型のプリチ
ャージ用のトランジスタＱ３３とを設け、これに伴い基
準電圧をＶＲｘからＶＲに、基準電圧発生回路を３１ｘ
から３１に変更して、センス増幅回路を３ｘから３に変
更した点にある。
【００５５】次にこの実施例の動作について説明する。
図２及び図３はそれぞれこの実施例の動作を説明するた
めの各部信号の波形図及び電流対電圧特性図である。
図２及び図３はそれぞれこの実施例の動作を説明するた
めの各部信号の波形図及び電流対電圧特性図である。
【００５６】負荷用のトランジスタＱ３２は、Ｎチャネ
ル型ノンドープタイプであり、そのしきい値ＶTN0 は、
バックバイアス依存性を考慮しても０．３Ｖ程度と低
い。なお、ノンドープタイプのトランジスタは、製造工
程数を増やすことなく製造できるのは自明である。
ル型ノンドープタイプであり、そのしきい値ＶTN0 は、
バックバイアス依存性を考慮しても０．３Ｖ程度と低
い。なお、ノンドープタイプのトランジスタは、製造工
程数を増やすことなく製造できるのは自明である。
【００５７】先ず、電圧ＶN1（ＯＦＦ），ＶN1（ＯＮ）
及び基準電圧ＶＲの設定方法について説明する。
及び基準電圧ＶＲの設定方法について説明する。
【００５８】オフビット選択時はメモリセル電流が流れ
ないので、電圧ＶN1の平衡値ＶN1（ＯＦＦ）は、 ＶN1（ＯＦＦ）＝Ｖｃｃ−ＶTN0 …（４）式 となり、具体的には、しきい値ＶTN0 を０．３Ｖとし
て、ＶN1（ＯＦＦ）＝５Ｖ−０．３Ｖ＝４．７Ｖとな
る。
ないので、電圧ＶN1の平衡値ＶN1（ＯＦＦ）は、 ＶN1（ＯＦＦ）＝Ｖｃｃ−ＶTN0 …（４）式 となり、具体的には、しきい値ＶTN0 を０．３Ｖとし
て、ＶN1（ＯＦＦ）＝５Ｖ−０．３Ｖ＝４．７Ｖとな
る。
【００５９】オンビット選択時は、メモリセルに流れる
電流ＩMCと、トランジスタＱ３１に流れる電流ＩQ31 と
が交差する時の節点Ｎ１の値がＶN1の平衡値ＶN1（Ｏ
Ｎ）となり、 ＶN1（ＯＮ）＝Ｖｃｃ−ＶTN0 −α…（５）式 と表される。ここで、αは従来の技術と同様、０．５Ｖ
に設定すると、 ＶN1（ＯＮ）＝５Ｖ−０．３Ｖ−０．５Ｖ＝４．２Ｖ となる。
電流ＩMCと、トランジスタＱ３１に流れる電流ＩQ31 と
が交差する時の節点Ｎ１の値がＶN1の平衡値ＶN1（Ｏ
Ｎ）となり、 ＶN1（ＯＮ）＝Ｖｃｃ−ＶTN0 −α…（５）式 と表される。ここで、αは従来の技術と同様、０．５Ｖ
に設定すると、 ＶN1（ＯＮ）＝５Ｖ−０．３Ｖ−０．５Ｖ＝４．２Ｖ となる。
【００６０】次に各部動作について説明する。
【００６１】アドレス切り換え後、オンビットが接続さ
れていた選択デジット線の電圧の降下に追従して、節点
Ｎ１の電圧も降下する。
れていた選択デジット線の電圧の降下に追従して、節点
Ｎ１の電圧も降下する。
【００６２】その結果、節点Ｎ１の電圧が（Ｖｃｃ−Ｖ
TP）に４Ｖ以下になることにより、プリチャージ用のト
ランジスタＱ３３が導通し、節点Ｓ１を（Ｖｃｃ−
ＶTP）迄充電する。
TP）に４Ｖ以下になることにより、プリチャージ用のト
ランジスタＱ３３が導通し、節点Ｓ１を（Ｖｃｃ−
ＶTP）迄充電する。
【００６３】ここで、トランジスタＱ３３は増荷用のト
ランジスタＱ３２の１０倍程度の大きな電流駆動能力を
持つように設定されているので、節点Ｎ１を高速に充電
できる。
ランジスタＱ３２の１０倍程度の大きな電流駆動能力を
持つように設定されているので、節点Ｎ１を高速に充電
できる。
【００６４】節点Ｎ１が（Ｖｃｃ−ＶTP）に達した時点
で、トランジスタＱ３３は非導通となる。ここで、選択
メモリセルがオフビットであれば、節点Ｎ１はトランジ
スタＱ３２によりＶN1（ＯＦＦ）（＝Ｖｃｃ−ＶTN0 ）
に遷移し平衡する。
で、トランジスタＱ３３は非導通となる。ここで、選択
メモリセルがオフビットであれば、節点Ｎ１はトランジ
スタＱ３２によりＶN1（ＯＦＦ）（＝Ｖｃｃ−ＶTN0 ）
に遷移し平衡する。
【００６５】一方、選択メモリセルがオンビットであれ
ば、節点Ｎ１はトランジスタＱ３２により充電され、Ｖ
N1（ＯＮ）（＝Ｖｃｃ−ＶTN0 −α）に遷移し平衡す
る。なお、図２において、アドレス切り換え後の節点Ｎ
１の電圧の降下分は、従来の技術の図１３と同様に１Ｖ
とした。これは、プリチャージ用のトランジスタＱ３６
は、導通時の作用がトラジスタＱ３３と同一となる為で
ある。
ば、節点Ｎ１はトランジスタＱ３２により充電され、Ｖ
N1（ＯＮ）（＝Ｖｃｃ−ＶTN0 −α）に遷移し平衡す
る。なお、図２において、アドレス切り換え後の節点Ｎ
１の電圧の降下分は、従来の技術の図１３と同様に１Ｖ
とした。これは、プリチャージ用のトランジスタＱ３６
は、導通時の作用がトラジスタＱ３３と同一となる為で
ある。
【００６６】このように、この実施例では、オンビット
が接続されていた選択ディジット線により節点Ｎ１の電
圧が（Ｖｃｃ−ＶTP）（＝４Ｖ）以下になると、電流駆
動能力の大きいトランジスタＱ３３によりその電圧（４
Ｖ）まで急速に充電され（オンビット選択時の４．２Ｖ
より低い）、その後トランジスタＱ３２により、オフビ
ット選択時には（Ｖｃｃ−ＶTN0 ）（＝４．７Ｖ）ま
で、オンビット選択時には（Ｖｃｃ−ＶTN0 −α）（＝
４．２Ｖ）まで充電される。従って高速動作が得られ、
かつ図１３に示すようなオンビット選択時の不安定な動
作がなくなる。また、プリチャージ制御用のトランジス
タＱ３７及びその制御信号φの発生用の回路も不要とな
り、回路素子数及び配線数の低減が可能となる。
が接続されていた選択ディジット線により節点Ｎ１の電
圧が（Ｖｃｃ−ＶTP）（＝４Ｖ）以下になると、電流駆
動能力の大きいトランジスタＱ３３によりその電圧（４
Ｖ）まで急速に充電され（オンビット選択時の４．２Ｖ
より低い）、その後トランジスタＱ３２により、オフビ
ット選択時には（Ｖｃｃ−ＶTN0 ）（＝４．７Ｖ）ま
で、オンビット選択時には（Ｖｃｃ−ＶTN0 −α）（＝
４．２Ｖ）まで充電される。従って高速動作が得られ、
かつ図１３に示すようなオンビット選択時の不安定な動
作がなくなる。また、プリチャージ制御用のトランジス
タＱ３７及びその制御信号φの発生用の回路も不要とな
り、回路素子数及び配線数の低減が可能となる。
【００６７】図４は本発明の第２の実施例のセンス増幅
回路の回路図である。
回路の回路図である。
【００６８】この実施例のセンス増幅回路３ａは、第１
の実施例におけるセンス増幅回路３のトランジスタＱ３
２をディプレッション型のトランジスタＱ３２ａとし、
これに伴って基準電圧発生回路３１ａによる基準電圧を
ＶＲａとしたものである。
の実施例におけるセンス増幅回路３のトランジスタＱ３
２をディプレッション型のトランジスタＱ３２ａとし、
これに伴って基準電圧発生回路３１ａによる基準電圧を
ＶＲａとしたものである。
【００６９】この実施例では、ＶN1（ＯＦＦ）＝Ｖｃｃ
＝５Ｖとなり、従って、ＶN1（ＯＮ）は、Ｖｃｃ−α＝
５Ｖ−０．５Ｖ＝４．５Ｖ、基準電圧ＶＲａは ＶＲａ＝（ＶN1（ＯＦＦ）＋ＶN1（ＯＮ））／２ ＝（５Ｖ＋４．５Ｖ）／２＝４．７５Ｖ に設定される。
＝５Ｖとなり、従って、ＶN1（ＯＮ）は、Ｖｃｃ−α＝
５Ｖ−０．５Ｖ＝４．５Ｖ、基準電圧ＶＲａは ＶＲａ＝（ＶN1（ＯＦＦ）＋ＶN1（ＯＮ））／２ ＝（５Ｖ＋４．５Ｖ）／２＝４．７５Ｖ に設定される。
【００７０】又、この場合のトランジスタＱ３２ａのゲ
ートは、節点Ｎ１に接続しても良い。なお、Ｎチャネル
型ディプレッション型のトランジスタのしきい値は、一
般的に負の値とされ、例えば−５Ｖ程度である。
ートは、節点Ｎ１に接続しても良い。なお、Ｎチャネル
型ディプレッション型のトランジスタのしきい値は、一
般的に負の値とされ、例えば−５Ｖ程度である。
【００７１】上記以外、この実施例の基本的な動作及び
効果は第１の実施例と同様であるので、これ以上の説明
は省略する。
効果は第１の実施例と同様であるので、これ以上の説明
は省略する。
【００７２】
【発明の効果】以上説明したように本発明は、差動増幅
器の一方の入力端（第１のトランジスタのドレイン，節
点Ｎ１）と電源電位点との間に、しきい値が０Ｖ近傍で
所定の電流駆動能力をもつ一導電型の第２のトランジス
タと、しきい値が逆導電型エンハンスメント型の通常の
値をもち電流駆動能力が第２のトランジスタより十分大
きい逆導電型エンハンスメント型の第３のトランジスタ
とを並列に設け、節点Ｎ１を、第３のトランジスタによ
りオンビット選択時の電圧近くまで高速に充電し、更に
第２のトランジスタによりオンビット選択時の電圧及び
オフビット選択時の電圧（ほぼ電源電圧）まで充電する
構成としたので、回路素子数や配線数を増大させること
なく動作の高速化及び安定化をはかりかつ高集積化を可
能とし、また、製造工程や設計工数が増大するのを防止
することができる効果がある。
器の一方の入力端（第１のトランジスタのドレイン，節
点Ｎ１）と電源電位点との間に、しきい値が０Ｖ近傍で
所定の電流駆動能力をもつ一導電型の第２のトランジス
タと、しきい値が逆導電型エンハンスメント型の通常の
値をもち電流駆動能力が第２のトランジスタより十分大
きい逆導電型エンハンスメント型の第３のトランジスタ
とを並列に設け、節点Ｎ１を、第３のトランジスタによ
りオンビット選択時の電圧近くまで高速に充電し、更に
第２のトランジスタによりオンビット選択時の電圧及び
オフビット選択時の電圧（ほぼ電源電圧）まで充電する
構成としたので、回路素子数や配線数を増大させること
なく動作の高速化及び安定化をはかりかつ高集積化を可
能とし、また、製造工程や設計工数が増大するのを防止
することができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
【図３】図２に示された実施例の動作を説明するための
各部の電流対電圧特性図である。
各部の電流対電圧特性図である。
【図４】本発明の第２の実施例のセンス増幅回路の回路
図である。
図である。
【図５】従来の半導体記憶装置の一例のブロック図であ
る。
る。
【図６】図５に示された半導体記憶装置のメモリセルア
レイ，列選択回路及びセンス増幅回路の具体例を示す回
路図である。
レイ，列選択回路及びセンス増幅回路の具体例を示す回
路図である。
【図７】図５及び図６に示された半導体記憶装置の動作
を説明するための各部信号の波形図である。
を説明するための各部信号の波形図である。
【図８】図５及び図６に示された半導体記憶装置の動作
を説明するための各部の電流対電圧特性図である。
を説明するための各部の電流対電圧特性図である。
【図９】図５及び図６に示された半導体記憶装置の動作
及び課題を説明するための各部信号の波形図である。
及び課題を説明するための各部信号の波形図である。
【図１０】従来の半導体記憶装置の第２の例のセンス増
幅回路の具体例を示す回路図である。
幅回路の具体例を示す回路図である。
【図１１】図１０に示された半導体記憶装置の動作及び
課題を説明するための各部信号の波形図である。
課題を説明するための各部信号の波形図である。
【図１２】従来の半導体記憶装置の第３の例のセンス増
幅回路及びその周辺回路の回路図である。
幅回路及びその周辺回路の回路図である。
【図１３】図１２に示された半導体記憶装置の動作及び
課題を説明するための各部信号の波形図である。
課題を説明するための各部信号の波形図である。
【符号の説明】 １ メモリセルアレイ ２ 列選択回路 ３，３ａ，３ｘ〜３ｚ センス増幅回路 ４ 出力バッファ回路 ５ アドレスバッファ回路 ６ 行選択回路 ７ 列デコーダ ８ アドレス遷移検出回路 ３１，３１ａ，３１ｘ 基準電圧発生回路 ３２ 差動増幅器 ８１ アドレス遷移検出部 ８２ 遅延回路 ＤＬ，ＤＬ１，ＤＬ２ ディジット線 ＩＶ３１ 反転増幅器 ＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２ メモリセ
ル Ｑ２１，Ｑ２２，Ｑ３１〜Ｑ３７，Ｑ３２ａ トラン
ジスタ ＷＬ，ＷＬ１，ＷＬ２ ワード線
ル Ｑ２１，Ｑ２２，Ｑ３１〜Ｑ３７，Ｑ３２ａ トラン
ジスタ ＷＬ，ＷＬ１，ＷＬ２ ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 17/00 ５２０ Ｂ
Claims (5)
- 【請求項１】 行方向，列方向にマトリクス状に配列さ
れ選択状態のときの抵抗値の大小により２値情報を記憶
する複数のメモリセル、これら複数のメモリセルを行単
位で選択状態とする複数のワード線、及び前記複数のメ
モリセルの各列それぞれの記憶情報を伝達する複数のデ
ィジット線を備えたメモリセルアレイと、列選択信号に
従って前記複数のディジット線のうちの所定のディジッ
ト線を選択する列選択回路と、入力端にこの列選択回路
の選択ディジット線の信号を受けてそのレベル反転信号
を出力する反転増幅器、ソースをこの反転増幅器の入力
端にゲートを前記反転増幅器の出力端にそれぞれ接続す
る一導電型エンハンスメント型の第１のトランジスタ、
ソースをこの第１のトランジスタのドレインにゲート及
びドレインを電源電位点にそれぞれ接続し前記第１のト
ランジスタを含む一導電型エンハンスメント型のトラン
ジスタの通常のしきい値より低いしきい値及び所定の電
流駆動能力をもつ一導電型の第２のトランジスタ、ソー
スを前記電源電位点にドレイン及びゲートを前記第１の
トランジスタのドレインにそれぞれ接続し逆導電型エン
ハンスメント型のトランジスタの通常のしきい値と同程
度のしきい値及び前記第２のトランジスタより十分大き
い電流駆動能力をもつ逆導電型エンハンスメント型の第
３のトランジスタ、所定のレベルの基準電圧を発生する
基準電圧発生回路、並びに前記第１のトランジスタのド
レインの電圧を前記基準電圧と比較しその比較結果を出
力する差動増幅器を備えたセンス増幅回路とを有するこ
とを特徴とする半導体記憶装置。 - 【請求項２】 第２のトランジスタが、ノンドープ型
で、０Ｖ近傍のしきい値をもつように形成された請求項
１記載の半導体記憶装置。 - 【請求項３】 第２のトランジスタが、所定のしきい値
をもつディプレッション型に形成された請求項１記載の
半導体記憶装置。 - 【請求項４】 第２のトランジスタのソース及びゲート
を第１のトランジスタのドレインに、ドレインを電源電
位点にそれぞれ接続するようにした請求項３記載の半導
体記憶装置。 - 【請求項５】 基準電圧が、抵抗値の大きいオフビット
のメモリセル選択時の第１のトランジスタのドレイン電
圧と、抵抗値の小さいオンビット選択時の前記第１のト
ランジスタのドレイン電圧との中間の電圧に設定された
請求項１記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31241593A JPH07169290A (ja) | 1993-12-14 | 1993-12-14 | 半導体記憶装置 |
| US08/351,642 US5528544A (en) | 1993-12-14 | 1994-12-07 | Semiconductor memory device having high speed sense amplifier |
| KR1019940033841A KR0146862B1 (ko) | 1993-12-14 | 1994-12-13 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31241593A JPH07169290A (ja) | 1993-12-14 | 1993-12-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07169290A true JPH07169290A (ja) | 1995-07-04 |
Family
ID=18028961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31241593A Pending JPH07169290A (ja) | 1993-12-14 | 1993-12-14 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5528544A (ja) |
| JP (1) | JPH07169290A (ja) |
| KR (1) | KR0146862B1 (ja) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961210 |