JPH01140494A - 半導体記憶装置の出力バッファ回路 - Google Patents
半導体記憶装置の出力バッファ回路Info
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- JPH01140494A JPH01140494A JP62300556A JP30055687A JPH01140494A JP H01140494 A JPH01140494 A JP H01140494A JP 62300556 A JP62300556 A JP 62300556A JP 30055687 A JP30055687 A JP 30055687A JP H01140494 A JPH01140494 A JP H01140494A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体記憶装置の出力パンフ７回路に関し
、特に、スタティックＲＡＭ、 ダイナミックＲＡＭ、
ＲＯＭなどの各種の半導体記憶装置において、データの
出力速度を遅延させることなく、出力ノイズの低減を可
能にした出力バッファ回路に関する。
、特に、スタティックＲＡＭ、 ダイナミックＲＡＭ、
ＲＯＭなどの各種の半導体記憶装置において、データの
出力速度を遅延させることなく、出力ノイズの低減を可
能にした出力バッファ回路に関する。
［従来の技術］
近年、半導体記憶装置の発展は著しく、スタティックＲ
ＡＭ、 ダイナミックＲＡＭ、ＲＯＭなど各種半導体メ
モリにおいて、動作のより一層の高速化および安定化が
図られている。
ＡＭ、 ダイナミックＲＡＭ、ＲＯＭなど各種半導体メ
モリにおいて、動作のより一層の高速化および安定化が
図られている。
第８図は、−船釣な半導体記憶装置の構成の一例を示す
概略ブロック図である。第８図において、メモリアレイ
１は、複数のワード線と複数のビット線とが互いに交差
するように配置されており、それらのビット線とワード
線との各交点にメモリセルが設けられている。メモリセ
ルの選択は、Ｘアドレスバッファ２−０．・・・、２−
８およびＸデコーダ３によって選択された１つのワード
線と、Ｙアドレスバッファ４−０．・・・、４−８およ
びＹデコーダ５によって選択された１つのビット線との
交点に基づいて行なわれる。選択されたメモリセルへの
データの書込みまたはそのメモリセルからのデータの読
出しは、トランスファゲート６を介してなされる。デー
タの書込み時には、外部信号Ｗに応じてＷＥバッフ７７
から出力される制御信号ＷＥによって書込ドライバ８−
１．・・・、８−８が駆動され、データ人力バッファ９
−１．・・・。
概略ブロック図である。第８図において、メモリアレイ
１は、複数のワード線と複数のビット線とが互いに交差
するように配置されており、それらのビット線とワード
線との各交点にメモリセルが設けられている。メモリセ
ルの選択は、Ｘアドレスバッファ２−０．・・・、２−
８およびＸデコーダ３によって選択された１つのワード
線と、Ｙアドレスバッファ４−０．・・・、４−８およ
びＹデコーダ５によって選択された１つのビット線との
交点に基づいて行なわれる。選択されたメモリセルへの
データの書込みまたはそのメモリセルからのデータの読
出しは、トランスファゲート６を介してなされる。デー
タの書込み時には、外部信号Ｗに応じてＷＥバッフ７７
から出力される制御信号ＷＥによって書込ドライバ８−
１．・・・、８−８が駆動され、データ人力バッファ９
−１．・・・。
９−８からの入力データがトランスファゲート６に与え
られる。データの読出時には、トランスファゲート６を
介して出力されたデータは、センスアンプ１０−１．・
・・、１０−８によって検出されかつ増幅された後、出
力バッファ回路１１−１゜・・・、１１−８に与えられ
る。出力バッファ回路１１−１．・・・、１１−８の各
々は、外部信号ＯＥおよび制御信号ＷＥに応答して出力
制御回路（ＯＥバッファ）１２から出力される制御信号
ＯＥによって駆動され、出力データを発生する。なお、
ＣＳバッファ１３は、外部から与えられるチップ選択信
号ＣＳに応じて、ＷＥバッファ７およびＯＥバッファ１
２を駆動する。
られる。データの読出時には、トランスファゲート６を
介して出力されたデータは、センスアンプ１０−１．・
・・、１０−８によって検出されかつ増幅された後、出
力バッファ回路１１−１゜・・・、１１−８に与えられ
る。出力バッファ回路１１−１．・・・、１１−８の各
々は、外部信号ＯＥおよび制御信号ＷＥに応答して出力
制御回路（ＯＥバッファ）１２から出力される制御信号
ＯＥによって駆動され、出力データを発生する。なお、
ＣＳバッファ１３は、外部から与えられるチップ選択信
号ＣＳに応じて、ＷＥバッファ７およびＯＥバッファ１
２を駆動する。
次に、第９図は、第８図に示した出力バッフ７回路１１
の詳細を示す回路図である。第９図を参照して、従来の
出力バッファ回路１１は、センスアンプ１０の出力信号
ａと出力制御回路１２の出力信号すとを入力とするＮＡ
ＮＤ回路１４と、センアンプ１０の出力信号ａと出力制
御回路１２の出力信号すの反転値とを入力とするＮＯＲ
回路１５と、出力駆動回路１６と、出力端子１７とから
構成される。
の詳細を示す回路図である。第９図を参照して、従来の
出力バッファ回路１１は、センスアンプ１０の出力信号
ａと出力制御回路１２の出力信号すとを入力とするＮＡ
ＮＤ回路１４と、センアンプ１０の出力信号ａと出力制
御回路１２の出力信号すの反転値とを入力とするＮＯＲ
回路１５と、出力駆動回路１６と、出力端子１７とから
構成される。
より詳細に説明すると、出力駆動回路１６は、ソースが
電源電圧Ｖ。０に接続され、ドレインが出力端子１７に
接続されかつゲートがＮＡＮＤ回路１４の出力に接続さ
れたｐチャネルＭＯＳｌ−ランジスタＱ１と、ソースが
接地電位に接続され、ドレインが出力端子１７に接続さ
れかつゲートがＮＯＲ回路１５の出力に接続されたｎチ
ャネルＭＯＳトランジスタロ２とから構成される。出力
端子１７には、第９図中破線で示すように、基板の配線
容量や他のデバイスへの入力容量などからなる大きな出
力容量が接続されることになる。したがって、ｐチャネ
ルＭＯＳ）ランジスタＱ１およびｎチャネルＭＯＳトラ
ンジスタロ２は、かかる大きな出力容量を高速で駆動し
なければならず、これらのＭＯＳトランジスタの相互コ
ンダクタンスは非常に大きく設定されている。
電源電圧Ｖ。０に接続され、ドレインが出力端子１７に
接続されかつゲートがＮＡＮＤ回路１４の出力に接続さ
れたｐチャネルＭＯＳｌ−ランジスタＱ１と、ソースが
接地電位に接続され、ドレインが出力端子１７に接続さ
れかつゲートがＮＯＲ回路１５の出力に接続されたｎチ
ャネルＭＯＳトランジスタロ２とから構成される。出力
端子１７には、第９図中破線で示すように、基板の配線
容量や他のデバイスへの入力容量などからなる大きな出
力容量が接続されることになる。したがって、ｐチャネ
ルＭＯＳ）ランジスタＱ１およびｎチャネルＭＯＳトラ
ンジスタロ２は、かかる大きな出力容量を高速で駆動し
なければならず、これらのＭＯＳトランジスタの相互コ
ンダクタンスは非常に大きく設定されている。
次に、第１０図は、第９図に示した従来の出力バッファ
回路１１の動作を説明するための波形図である。
回路１１の動作を説明するための波形図である。
まず、出力制御回路１２の出力信号すが“Ｌ”レベルの
場合について考える。この場合において、センスアンプ
１０の出力信号ａが“Ｈ”レベルであれば、ＮＡＮＤ回
路１４の出力信号Ｃは“Ｈ”レベルとなり、ｐチャネル
ＭＯＳトランジスタロ１はオフ状態となる。また、ＮＯ
Ｒ回路１５の出力信号ｄ２は“Ｌ”レベルとなり、ｎチ
ャネルＭＯＳトランジスタロ２もオフ状態となる。一方
、センスアンプ１０の出力信号ａが“Ｌ″レベル場合に
も、出力信号ｃ、ｄ２は、それぞれ、“Ｈ“、 “Ｌ″
レベルなり、ＭＯＳ）ランジスタＱ１およびＱ２はとも
にオフ状態となる。すなわち、出力制御回路１２の出力
信号すが“Ｌ″ レベルの場合には、センスアンプ１０
の出力信号ａが“Ｈ”レベルかＬ“レベルかにかかわり
なく、ＮＡＮＤ回路１４の出力信号Ｃは″Ｈ°レベルに
固定され、ｐチャネルＭＯＳトランジスタロ１は常にオ
フ状態となり、ＮＯＲ回路１５の出力信号ｄ２はＬ”レ
ベルに固定され、ｎチャネルＭＯＳ）ランジスタＱ２も
常にオフ状態となる。したがって、出力制御回路１２の
出力信号すが“Ｌ”レベルのときには、出力端子１７か
ら出力データ信号ｅ２は出力されない。
場合について考える。この場合において、センスアンプ
１０の出力信号ａが“Ｈ”レベルであれば、ＮＡＮＤ回
路１４の出力信号Ｃは“Ｈ”レベルとなり、ｐチャネル
ＭＯＳトランジスタロ１はオフ状態となる。また、ＮＯ
Ｒ回路１５の出力信号ｄ２は“Ｌ”レベルとなり、ｎチ
ャネルＭＯＳトランジスタロ２もオフ状態となる。一方
、センスアンプ１０の出力信号ａが“Ｌ″レベル場合に
も、出力信号ｃ、ｄ２は、それぞれ、“Ｈ“、 “Ｌ″
レベルなり、ＭＯＳ）ランジスタＱ１およびＱ２はとも
にオフ状態となる。すなわち、出力制御回路１２の出力
信号すが“Ｌ″ レベルの場合には、センスアンプ１０
の出力信号ａが“Ｈ”レベルかＬ“レベルかにかかわり
なく、ＮＡＮＤ回路１４の出力信号Ｃは″Ｈ°レベルに
固定され、ｐチャネルＭＯＳトランジスタロ１は常にオ
フ状態となり、ＮＯＲ回路１５の出力信号ｄ２はＬ”レ
ベルに固定され、ｎチャネルＭＯＳ）ランジスタＱ２も
常にオフ状態となる。したがって、出力制御回路１２の
出力信号すが“Ｌ”レベルのときには、出力端子１７か
ら出力データ信号ｅ２は出力されない。
次に、出力制御回路１２の出力信号すが“Ｈ″レベル場
合について考える。この場合において、センスアンプ１
０の出力信号ａが“Ｈ”レベルであれば、ＮＡＮＤ回路
１４の出力信号Ｃは“Ｌ”レベルとなり、ｐチャネルＭ
ＯＳ）ランジスタＱ１はオン状態となる。また、ＮＯＲ
回路１５の出力信号ｄ２は“Ｌ”レベルとなり、ｎチャ
ネルＭＯＳトランジスタロ２はオフ状態となる。したが
って、このような場合には、“Ｈ°レベルの出力データ
信号ｅ２が出力端子１７から出力される。
合について考える。この場合において、センスアンプ１
０の出力信号ａが“Ｈ”レベルであれば、ＮＡＮＤ回路
１４の出力信号Ｃは“Ｌ”レベルとなり、ｐチャネルＭ
ＯＳ）ランジスタＱ１はオン状態となる。また、ＮＯＲ
回路１５の出力信号ｄ２は“Ｌ”レベルとなり、ｎチャ
ネルＭＯＳトランジスタロ２はオフ状態となる。したが
って、このような場合には、“Ｈ°レベルの出力データ
信号ｅ２が出力端子１７から出力される。
一方、センスアンプ１０の出力信号ａが“Ｌルーベルの
場合には、ＮＡＮＤ回路１４の出力信号Ｃは“Ｈ”レベ
ルとなり、ｐチャネルＭＯＳトランジスタロ１はオフ状
態となる。また、ＮＯＲ回路１５の出力信号ｄ２は“Ｈ
”レベルとなり、ｎチャネルＭＯＳトランジスタロ２は
オン状態となる。
場合には、ＮＡＮＤ回路１４の出力信号Ｃは“Ｈ”レベ
ルとなり、ｐチャネルＭＯＳトランジスタロ１はオフ状
態となる。また、ＮＯＲ回路１５の出力信号ｄ２は“Ｈ
”レベルとなり、ｎチャネルＭＯＳトランジスタロ２は
オン状態となる。
したがって、このような場合には、“Ｌ”レベルの出力
データ信号ｅ２が出力端子１７から出力される。
データ信号ｅ２が出力端子１７から出力される。
ところで、第１０図の波形図は、第９図の出力制御回路
１２の出力信号すが“Ｈ”レベルの場合の出力バッファ
回路１１の動作波形を示している。
１２の出力信号すが“Ｈ”レベルの場合の出力バッファ
回路１１の動作波形を示している。
ここでセンスアンプ１０の出力信号ａが第１０図（１）
に示すように“Ｈ“レベルから“Ｌルーベルへ変化した
場合を考える。このとき、ＮＯＲ回路１５の出力信号ｄ
２は、第１０図（２）に示すように“Ｌ”レベルから“
Ｈ＃レベルに変化する。これに応じて、出力信号ｅ２は
、第１０図（３）示すように、時間ｔ２の間に“Ｈ”レ
ベルから“Ｌ゛レベル変化する。
に示すように“Ｈ“レベルから“Ｌルーベルへ変化した
場合を考える。このとき、ＮＯＲ回路１５の出力信号ｄ
２は、第１０図（２）に示すように“Ｌ”レベルから“
Ｈ＃レベルに変化する。これに応じて、出力信号ｅ２は
、第１０図（３）示すように、時間ｔ２の間に“Ｈ”レ
ベルから“Ｌ゛レベル変化する。
ところで、出力端子１７には、前述のように大きな出力
容量が接続されているため、出力データ信号ｅ２が“Ｈ
”レベルから“Ｌ”レベルに変化するときに、第１０図
（４）に示すような過大な放電電流１２が、ｎチャネル
ＭＯＳ）ランジスタＱ２を介して接地へ流れる。この放
電電流工２は、第１０図（４）から明らかなように、ｎ
チャネルＭＯＳトランジスタロ２のソース−ドレイン間
の電位差が大きいとき、すなわち、出力データ信号ｅ２
の反転のし始めにおいて急激に流れる。このため、ｎチ
ャネルＭＯＳトランジスタロ２のソースが接続された接
地電位が第１０図（５）のように−時的に成る電位ｖ２
まで浮き上がってしまう。
容量が接続されているため、出力データ信号ｅ２が“Ｈ
”レベルから“Ｌ”レベルに変化するときに、第１０図
（４）に示すような過大な放電電流１２が、ｎチャネル
ＭＯＳ）ランジスタＱ２を介して接地へ流れる。この放
電電流工２は、第１０図（４）から明らかなように、ｎ
チャネルＭＯＳトランジスタロ２のソース−ドレイン間
の電位差が大きいとき、すなわち、出力データ信号ｅ２
の反転のし始めにおいて急激に流れる。このため、ｎチ
ャネルＭＯＳトランジスタロ２のソースが接続された接
地電位が第１０図（５）のように−時的に成る電位ｖ２
まで浮き上がってしまう。
［発明が解決しようとする問題点］
従来の半導体記憶装置の出力バッファ回路は以上のよう
に構成されているので、出力データが“Ｈ＃レベルから
″Ｌ″レベルに変化する際に出力容量から接地に流れ込
む放電電流が非常に急峻であり、そのため接地電位が一
時的に大きく浮き上がり、これが出力ノイズとなる。そ
してこのような出力ノイズのために、たとえばアドレス
人力信号にエラーが生じるなど、同一半導体記憶装置の
全体に悪影響を及ぼすという問題点があった。
に構成されているので、出力データが“Ｈ＃レベルから
″Ｌ″レベルに変化する際に出力容量から接地に流れ込
む放電電流が非常に急峻であり、そのため接地電位が一
時的に大きく浮き上がり、これが出力ノイズとなる。そ
してこのような出力ノイズのために、たとえばアドレス
人力信号にエラーが生じるなど、同一半導体記憶装置の
全体に悪影響を及ぼすという問題点があった。
この発明は、上述のような問題点を解消するためになさ
れたもので、データの出力速度を遅延させることなく、
出力ノイズの低減を可能にした、半導体記憶装置の出力
バッファ回路を提供することを目的とする。
れたもので、データの出力速度を遅延させることなく、
出力ノイズの低減を可能にした、半導体記憶装置の出力
バッファ回路を提供することを目的とする。
［問題点を解決するための手段］
この発明に係る半導体記憶装置の出力バッフ７回路は、
高電位の第１の電圧源と低電位の第２の電圧源との間に
直列に接続された互いに逆導電型の２つの半導体スイッ
チング素子からなりかつ半導体記憶装置の論理出力に応
じて高電位または低電位の出力信号を与える出力駆動手
段を含み、さらにこの出力信号レベルに応じて２つの半
導体スイッチング素子のうち低電位側に接続された素子
を流れる電流を制御するように構成したものである。
高電位の第１の電圧源と低電位の第２の電圧源との間に
直列に接続された互いに逆導電型の２つの半導体スイッ
チング素子からなりかつ半導体記憶装置の論理出力に応
じて高電位または低電位の出力信号を与える出力駆動手
段を含み、さらにこの出力信号レベルに応じて２つの半
導体スイッチング素子のうち低電位側に接続された素子
を流れる電流を制御するように構成したものである。
［作用］
この発明における半導体記憶装置の出力バッファ回路は
、出力駆動回路を構成する２つの半導体スイッチング素
子のうち低電位側に接続された素子を流れる電流を、出
力データ信号に応答して制御するように構成しているの
で、出力容量から接地への急峻な放電電流の流れ込みを
緩和し、接地電位の浮き上がりを抑制することができる
。
、出力駆動回路を構成する２つの半導体スイッチング素
子のうち低電位側に接続された素子を流れる電流を、出
力データ信号に応答して制御するように構成しているの
で、出力容量から接地への急峻な放電電流の流れ込みを
緩和し、接地電位の浮き上がりを抑制することができる
。
［発明の実施例］
第１図は、この発明の一実施例である出力バッファ回路
を示す回路図である。
を示す回路図である。
第１図に示した回路は、以下の点を除いて、第９図に示
した従来の出力バッファ回路と同じである。すなわち、
ソースが接地電位に接続され、ドレインがＮＯＲ回路１
５の出力に接続され、かつゲートが出力端子１７に接続
されたｎチャネルＭＯＳトランジスタロ３が設けられて
いる。このｎチャネルＭＯＳ）ランジスタＱ３の相互コ
ンダクタンスは、ＮＯＲ回路１５を構成するｐチャネル
ＭＯＳトランジスタ（図示せず）の相互コンダクタンス
よりも小さいものとする。また、出力駆動回路１６を構
成するｎチャネルＭＯＳトランジスタロ２の相互コンダ
クタンスは、第９図の従来のｎチャネルＭＯＳトランジ
スタロ２よりも大きく、たとえば１．５倍に設定される
ものとする。
した従来の出力バッファ回路と同じである。すなわち、
ソースが接地電位に接続され、ドレインがＮＯＲ回路１
５の出力に接続され、かつゲートが出力端子１７に接続
されたｎチャネルＭＯＳトランジスタロ３が設けられて
いる。このｎチャネルＭＯＳ）ランジスタＱ３の相互コ
ンダクタンスは、ＮＯＲ回路１５を構成するｐチャネル
ＭＯＳトランジスタ（図示せず）の相互コンダクタンス
よりも小さいものとする。また、出力駆動回路１６を構
成するｎチャネルＭＯＳトランジスタロ２の相互コンダ
クタンスは、第９図の従来のｎチャネルＭＯＳトランジ
スタロ２よりも大きく、たとえば１．５倍に設定される
ものとする。
次に、第２図は、第１図に示したこの発明の一実施例で
ある出力バッフ７回路の動作を説明する波形図である。
ある出力バッフ７回路の動作を説明する波形図である。
まず、出力側ｇ！Ｊ回路１２の出力信号すが“Ｌ”レベ
ルの場合には、第９図の従来例と同様に、センスアンプ
１０の出力信号ａが“Ｈ”レベルか″Ｌルベルかにかか
わりなく、ＮＡＮＤ回路１４およびＮＯＲ回路１５の出
力は、それぞれ、“Ｈ＃レベルおよび“Ｌ”レベルに固
定され、ｐチャネルＭＯＳトランジスタＱ１およびｎチ
ャネルＭＯＳトランジスタロ２はともにオフ状態となる
。したがって、この場合には出力端子１７からは出力デ
ータ信号ｅ、は出力されない。このとき、ＮＯＲ回路１
５の出力ｄ、は、“Ｌ“レベルであり、したがって、ｎ
チャネルＭＯＳトランジスタロ３のソース、ドレインと
もにゼロ電位なので、そのゲート電位にかかわりなくｎ
チャネルＭＯ３′ トランジスタＱ３を電流が流れるこ
とはない。
ルの場合には、第９図の従来例と同様に、センスアンプ
１０の出力信号ａが“Ｈ”レベルか″Ｌルベルかにかか
わりなく、ＮＡＮＤ回路１４およびＮＯＲ回路１５の出
力は、それぞれ、“Ｈ＃レベルおよび“Ｌ”レベルに固
定され、ｐチャネルＭＯＳトランジスタＱ１およびｎチ
ャネルＭＯＳトランジスタロ２はともにオフ状態となる
。したがって、この場合には出力端子１７からは出力デ
ータ信号ｅ、は出力されない。このとき、ＮＯＲ回路１
５の出力ｄ、は、“Ｌ“レベルであり、したがって、ｎ
チャネルＭＯＳトランジスタロ３のソース、ドレインと
もにゼロ電位なので、そのゲート電位にかかわりなくｎ
チャネルＭＯ３′ トランジスタＱ３を電流が流れるこ
とはない。
次に、出力制御回路１２の出力信号すが”Ｈ″レベル場
合（第２図）について説明する。
合（第２図）について説明する。
ここで、センスアンプ］０の出力信号ａか第２図（１）
のように“Ｈ”レベルから“Ｌ”レベルへ変化するもの
とする。まず、センスアンプ１０の出力信号ａが“Ｈ”
レベルのときには、ＮＡＮＤ回路１４およびＮＯＲ回路
１５の出力はともに”Ｌ”レベルとなり、ｐチャネルＭ
ＯＳトランジスタＱ１はオン状態となり、かつｎチャネ
ルＭＯＳトランジスタロ２はオフ状態となる。したがっ
て、この場合には、第２図（３）に示すように“Ｈ”レ
ベルの出力データ信号ｅ、が出力端子１７から出力され
る。このとき、ｎチャネルＭＯＳトランジスタロ３のゲ
ート入力は“Ｈ＃レベルであるのでこのトランジスタＱ
３はオン状態となっており、したがってＮＯＲ回路１５
の出力と接地とは導通状態になっている。このような状
態において、第２図（１）に示すように、センスアンプ
１０の出力信号ａが“Ｈ″レベルら“Ｌ＃レベルに変化
すると、ＮＯＲ回路１５の出力信号ｄ。
のように“Ｈ”レベルから“Ｌ”レベルへ変化するもの
とする。まず、センスアンプ１０の出力信号ａが“Ｈ”
レベルのときには、ＮＡＮＤ回路１４およびＮＯＲ回路
１５の出力はともに”Ｌ”レベルとなり、ｐチャネルＭ
ＯＳトランジスタＱ１はオン状態となり、かつｎチャネ
ルＭＯＳトランジスタロ２はオフ状態となる。したがっ
て、この場合には、第２図（３）に示すように“Ｈ”レ
ベルの出力データ信号ｅ、が出力端子１７から出力され
る。このとき、ｎチャネルＭＯＳトランジスタロ３のゲ
ート入力は“Ｈ＃レベルであるのでこのトランジスタＱ
３はオン状態となっており、したがってＮＯＲ回路１５
の出力と接地とは導通状態になっている。このような状
態において、第２図（１）に示すように、センスアンプ
１０の出力信号ａが“Ｈ″レベルら“Ｌ＃レベルに変化
すると、ＮＯＲ回路１５の出力信号ｄ。
は“Ｌ２レベルから“Ｈルーベルに立上がろうとする。
しかし、」−述のようにｎチャネルＭＯＳトランジスタ
ロ３がオン状態であるため、信号ｄ。
ロ３がオン状態であるため、信号ｄ。
の立上がり方は第２図（２）に示すように、従来例（第
１０図（２））と比べてゆっくりとしたものになる。し
たがって、出力信号ｅ）（第２図（３））も従来例の出
力信号ｅ２ （第１０図（３））に比べて、最初はゆ
っくりと立下がり始める。
１０図（２））と比べてゆっくりとしたものになる。し
たがって、出力信号ｅ）（第２図（３））も従来例の出
力信号ｅ２ （第１０図（３））に比べて、最初はゆ
っくりと立下がり始める。
しかしながら、前述のように出力駆動回路１６のｎチャ
ネルＭＯＳトランジスタロ２の相互コンダクタンスは、
第９図の従来例に比べて大きく（たとえば１．５倍）設
定されているので、出力データ信号ｅ、の立下がりは途
中から急峻になる。したがって、出力データ信号ｅ、が
最終的に“Ｌ”レベルになるまでに要する時間１．（第
２図（３））は、従来例の時間ｔ２ （第１０図（３）
）と同じである。言い換えると、データの出力速度は、
この実施例においては従来例と同等に保たれており、遅
れることはない。
ネルＭＯＳトランジスタロ２の相互コンダクタンスは、
第９図の従来例に比べて大きく（たとえば１．５倍）設
定されているので、出力データ信号ｅ、の立下がりは途
中から急峻になる。したがって、出力データ信号ｅ、が
最終的に“Ｌ”レベルになるまでに要する時間１．（第
２図（３））は、従来例の時間ｔ２ （第１０図（３）
）と同じである。言い換えると、データの出力速度は、
この実施例においては従来例と同等に保たれており、遅
れることはない。
また、出力データ信号ｅ、が“Ｈ”レベルから“Ｌ＃レ
ベルへ反転する際にｎチャネルＭｏＳトランジスタＱ２
を流れる放電電流ｉ、（第２図（４））は、信号ｅ、の
立下がり方が初めは緩やかなため、従来例の電流ｉ２
（第２図（４）の点線）のような急峻な立上がり方は
せず、ゆっくりとした立」二がりを示す（第２図（４）
の実線）。
ベルへ反転する際にｎチャネルＭｏＳトランジスタＱ２
を流れる放電電流ｉ、（第２図（４））は、信号ｅ、の
立下がり方が初めは緩やかなため、従来例の電流ｉ２
（第２図（４）の点線）のような急峻な立上がり方は
せず、ゆっくりとした立」二がりを示す（第２図（４）
の実線）。
したがって、この放電電流１１によって浮き上がる接地
電位Ｖ＋（第２図（５））は、従来例におけるｖ２ （
第１０図（５））よりも低く抑制される。すなわち、こ
の第１図の実施例によれば、出力ノイズが低減される一
方で、データの出力速度が遅れることはない。
電位Ｖ＋（第２図（５））は、従来例におけるｖ２ （
第１０図（５））よりも低く抑制される。すなわち、こ
の第１図の実施例によれば、出力ノイズが低減される一
方で、データの出力速度が遅れることはない。
次に、第３図は、この発明の第２の実施例である出力ハ
ッファ回路を示す回路図であり、第４図はその動作を説
明する波形図である。
ッファ回路を示す回路図であり、第４図はその動作を説
明する波形図である。
第３図に示した回路は、次の点を除いて、第１図に示し
た第１の実施例と同じである。すなわち、ソースが接地
電位に接続され、ドレインがｎチャネルＭＯＳトランジ
スタロ３のソースに接続され、かつゲートがＮＯＲ回路
１５の出力に接続されたｎチャネルＭＯＳトランジスタ
ロ４が設けられている。
た第１の実施例と同じである。すなわち、ソースが接地
電位に接続され、ドレインがｎチャネルＭＯＳトランジ
スタロ３のソースに接続され、かつゲートがＮＯＲ回路
１５の出力に接続されたｎチャネルＭＯＳトランジスタ
ロ４が設けられている。
この第３図に示した第２実施例によれば、出力制御回路
１２の出力信号すが“Ｈ”レベルの場合において、セン
スアンプ１０の出力信号ａも“Ｈ”レベルのときには、
ＮＯＲ回路１５の出力信号ｄ、′は“Ｌ”レベルであり
、したがって出力データ信号ｅ、′は”Ｈ″レベルある
。この場合、ｎチャネルＭＯＳ）ランジスタＱ３のゲー
ト入力は“Ｈ”レベルでありこのトランジスタＱ３は第
１図の第１実施例の場合と同様にオン状態となっている
。しかしながら、ｎチャネルＭＯＳｌ−ランジスタＱ４
のゲート人力ｄ、′は“Ｌ”レベルでありこのトランジ
スタＱ４はオフ状態となっている。したがって、ｎチャ
ネルＭＯＳ）ランジスタＱ３のソースと接地との間は遮
断されている。このため、第４図（１）に示すように、
センスアンプ１０の出力信号ａが”Ｈ” レベルから′
″Ｌ２Ｌ２レベルしてＮＯＲ回路１５の出力信号ｄ１′
が“Ｌ″レベルら“Ｈ“レベルに立上がる場合、最初は
ｎチャネルＭＯＳ）ランジスタＱ３を電流は流れないた
め、ＮＯＲ回路１５の出力信号ｄ。
１２の出力信号すが“Ｈ”レベルの場合において、セン
スアンプ１０の出力信号ａも“Ｈ”レベルのときには、
ＮＯＲ回路１５の出力信号ｄ、′は“Ｌ”レベルであり
、したがって出力データ信号ｅ、′は”Ｈ″レベルある
。この場合、ｎチャネルＭＯＳ）ランジスタＱ３のゲー
ト入力は“Ｈ”レベルでありこのトランジスタＱ３は第
１図の第１実施例の場合と同様にオン状態となっている
。しかしながら、ｎチャネルＭＯＳｌ−ランジスタＱ４
のゲート人力ｄ、′は“Ｌ”レベルでありこのトランジ
スタＱ４はオフ状態となっている。したがって、ｎチャ
ネルＭＯＳ）ランジスタＱ３のソースと接地との間は遮
断されている。このため、第４図（１）に示すように、
センスアンプ１０の出力信号ａが”Ｈ” レベルから′
″Ｌ２Ｌ２レベルしてＮＯＲ回路１５の出力信号ｄ１′
が“Ｌ″レベルら“Ｈ“レベルに立上がる場合、最初は
ｎチャネルＭＯＳ）ランジスタＱ３を電流は流れないた
め、ＮＯＲ回路１５の出力信号ｄ。
′は、第４図（２）の矢印Ａで示した部分において、第
１実施例の信号ｄ、（第２図（２））に比べて早く立上
がることになる。その後、ｎチャネルＭＯＳ）ランジス
タＱ４のゲート電位が上昇してトランジスタＱ４はオン
し、信号ｄ、／の立上がりは、第２図（２）の信号ｄ、
と同じような形態になる。
１実施例の信号ｄ、（第２図（２））に比べて早く立上
がることになる。その後、ｎチャネルＭＯＳ）ランジス
タＱ４のゲート電位が上昇してトランジスタＱ４はオン
し、信号ｄ、／の立上がりは、第２図（２）の信号ｄ、
と同じような形態になる。
すなわち、第３図の第２実施例によれば、出力データ信
号ｅ 、 ／が“Ｌ＃レベルに達するのに要する時間１
、 ／ は、第１図の第１実施例におけるｔ、よりも
若干短くなり、データの出力速度は速くなる。但し、放
電電流ｉ、′ （第４図（４））によって浮き上がる接
地電位Ｖ、′ （第４図（５））は、第１実施例のＶ、
（第２図（５））よりも若干大きくなる。
号ｅ 、 ／が“Ｌ＃レベルに達するのに要する時間１
、 ／ は、第１図の第１実施例におけるｔ、よりも
若干短くなり、データの出力速度は速くなる。但し、放
電電流ｉ、′ （第４図（４））によって浮き上がる接
地電位Ｖ、′ （第４図（５））は、第１実施例のＶ、
（第２図（５））よりも若干大きくなる。
次に、第５図は、この発明の第３の実施例である出力バ
ッファ回路を示す回路図であり、第６図はその動作を説
明する波形図である。
ッファ回路を示す回路図であり、第６図はその動作を説
明する波形図である。
第５図に示した回路は、次の点を除いて、第９図に示し
た従来の出力バッフ７回路と同じである。
た従来の出力バッフ７回路と同じである。
すなわち、ソースが電源電圧Ｖｃｃに接続され、ドレイ
ンがＮＯＲ回路１５の出力に接続され、かつゲートが出
力端子１７に接続されたｐチャネルＭＯＳトランジスタ
ロ５が設けられている。ここで、ＮＯＲ回路１５を構成
するｎチャネルＭＯＳトランジスタ（図示せず）の相互
コンダクタンスは従来例よりも小さく設定されているも
のとする。
ンがＮＯＲ回路１５の出力に接続され、かつゲートが出
力端子１７に接続されたｐチャネルＭＯＳトランジスタ
ロ５が設けられている。ここで、ＮＯＲ回路１５を構成
するｎチャネルＭＯＳトランジスタ（図示せず）の相互
コンダクタンスは従来例よりも小さく設定されているも
のとする。
この第５図に示した実施例によれば、出力制御回路１２
の出力信号すが“Ｈ“レベルの場合において、センスア
ンプ１０の出力信号ａも“Ｈ”レベルのときには、ＮＯ
Ｒ回路１５の出力信号ｄ。
の出力信号すが“Ｈ“レベルの場合において、センスア
ンプ１０の出力信号ａも“Ｈ”レベルのときには、ＮＯ
Ｒ回路１５の出力信号ｄ。
′は“Ｌ”レベルであり、したがって、出力データ信号
ｅ、′は“Ｈ°レベルである。この場合、ｎチャネルＭ
ＯＳ）ランジスタＱ５のゲート入力は“Ｈルーベルであ
りこのトランジスタＱ５はオフ状態となっている。した
がって、ＮＯＲ回路１５の出力と電源電圧Ｖ。Ｃとは遮
断されている。
ｅ、′は“Ｈ°レベルである。この場合、ｎチャネルＭ
ＯＳ）ランジスタＱ５のゲート入力は“Ｈルーベルであ
りこのトランジスタＱ５はオフ状態となっている。した
がって、ＮＯＲ回路１５の出力と電源電圧Ｖ。Ｃとは遮
断されている。
このような状態において、第６図（１）に示すように、
センスアンプ１０の出力信号ａがＨ“レベルから“Ｌ”
レベルに変化すると、ＮＯＲ回路１５の出力信号ｄ、′
は“Ｌ”レベルから“Ｈ”レベルに立上がろうとする。
センスアンプ１０の出力信号ａがＨ“レベルから“Ｌ”
レベルに変化すると、ＮＯＲ回路１５の出力信号ｄ、′
は“Ｌ”レベルから“Ｈ”レベルに立上がろうとする。
しかし、上述のようにＮＯＲ回路１５内のｎチャネルＭ
ＯＳトランジスタ（図示せず）の相互コンダクタンスは
小さめに設定されているため、信号ｄ、′の立上がり方
は、第６図（２）に示すように、従来例（第１０図（２
））と比べてゆっくりとしたものになる。
ＯＳトランジスタ（図示せず）の相互コンダクタンスは
小さめに設定されているため、信号ｄ、′の立上がり方
は、第６図（２）に示すように、従来例（第１０図（２
））と比べてゆっくりとしたものになる。
したがって、出力データ信号ｅ、′ （第６図（３））
も、従来例の出力信号ｅ２ （第１０図（３））に比
べて最初はゆっくり立下がり始める。しかしながら、そ
の後ｐチャネルＭＯＳ）ランジスタＱ５のゲート電位が
下がってこのトランジスタＱ５はオン状態となり、電源
電圧ＶＣＣがＮＯＲ回路１５の出力信号ｄ、ｊに印加さ
れるようになり、信号ｄ、′の立上がりは途中から急峻
になる。したがって、出力データ信号ｅＩ′の立下がり
も途中から急峻になる。したがって、出力データ信号ｅ
、′が最終的に“Ｌ”レベルになるまでに要する時間１
．（第６図（３））は、第２図の第１実施例と同じであ
る。すなわち、この第３実施例によれば、データの出力
速度は従来例と同等に保たれている。
も、従来例の出力信号ｅ２ （第１０図（３））に比
べて最初はゆっくり立下がり始める。しかしながら、そ
の後ｐチャネルＭＯＳ）ランジスタＱ５のゲート電位が
下がってこのトランジスタＱ５はオン状態となり、電源
電圧ＶＣＣがＮＯＲ回路１５の出力信号ｄ、ｊに印加さ
れるようになり、信号ｄ、′の立上がりは途中から急峻
になる。したがって、出力データ信号ｅＩ′の立下がり
も途中から急峻になる。したがって、出力データ信号ｅ
、′が最終的に“Ｌ”レベルになるまでに要する時間１
．（第６図（３））は、第２図の第１実施例と同じであ
る。すなわち、この第３実施例によれば、データの出力
速度は従来例と同等に保たれている。
また、出力データ信号ｅ、′が“Ｈ”レベルから“Ｌ“
レベルへ反転する際にｎチャネルＭＯＳトランジスタロ
２を流れる放電電流ｉ、″ （第６図（４））は、信号
ｅ 、 ｊの立下がり方が初めは緩やかなため、従来例
の放電電流ｉ２ （第６図（４）の点線）のような急
峻な立上がり方はせず、ゆっくりとした立上がりを示す
（第６図（４）の実線）。したがって、この放電電流ｉ
、′によってｒｆき上がる接地電位Ｖ、（第６図（５）
）は、第２図の第１実施例と同じであり、したがって従
来例におけるｖ２ （第１０図（５））よりも低く抑制
され、出力ノイズの低減が図られる。
レベルへ反転する際にｎチャネルＭＯＳトランジスタロ
２を流れる放電電流ｉ、″ （第６図（４））は、信号
ｅ 、 ｊの立下がり方が初めは緩やかなため、従来例
の放電電流ｉ２ （第６図（４）の点線）のような急
峻な立上がり方はせず、ゆっくりとした立上がりを示す
（第６図（４）の実線）。したがって、この放電電流ｉ
、′によってｒｆき上がる接地電位Ｖ、（第６図（５）
）は、第２図の第１実施例と同じであり、したがって従
来例におけるｖ２ （第１０図（５））よりも低く抑制
され、出力ノイズの低減が図られる。
しかしながら、第５図に示した第３実施例においては、
出力制御回路１２の出力信号すが“Ｌ”レベルのとき、
すなわち出力駆動回路１６を構成するＭＯＳ）ランジス
タＱ１およびＱ２がともにオフ状態で、出力端子１７が
高インピーダンス状態のときに、ｎチャネルＭＯＳ）ラ
ンジスタＱ５のゲート電位が偶発的に“Ｈ“レベルとな
り、このＭＯ３ｈラントランジスタオン状態となって電
源ＶＣＣからトランジスタＱ５を介して電流が流れるお
それがある。
出力制御回路１２の出力信号すが“Ｌ”レベルのとき、
すなわち出力駆動回路１６を構成するＭＯＳ）ランジス
タＱ１およびＱ２がともにオフ状態で、出力端子１７が
高インピーダンス状態のときに、ｎチャネルＭＯＳ）ラ
ンジスタＱ５のゲート電位が偶発的に“Ｈ“レベルとな
り、このＭＯ３ｈラントランジスタオン状態となって電
源ＶＣＣからトランジスタＱ５を介して電流が流れるお
それがある。
第７図は、このような事態を防止することができる出力
バッフ７回路の一例を示す回路図である。
バッフ７回路の一例を示す回路図である。
第７図に示した第４実施例の回路は、次の点を除いて、
第５図に示した第３実施例と同じである。
第５図に示した第３実施例と同じである。
すなわち、ＮＯＲ回路１５の出力を反転するインバータ
１８と、ソースが電源電圧ＶＣＣに接続され、ドレイン
がｐチャネルＭＯＳトランジスタロ５のソースに接続さ
れ、かつゲートがインバータ１８の出力に接続されたｐ
チャネルＭＯＳトランジスタＱ６とが設けられている。
１８と、ソースが電源電圧ＶＣＣに接続され、ドレイン
がｐチャネルＭＯＳトランジスタロ５のソースに接続さ
れ、かつゲートがインバータ１８の出力に接続されたｐ
チャネルＭＯＳトランジスタＱ６とが設けられている。
この第７図に示した第４の実施例によれば、ＮＯＲ回路
１５の出力信号ｄ、′が“Ｌ″ レベルのときは、イン
バータ１８によって“Ｈ”レベルの信号がｐチャネルＭ
ＯＳトランジスタＱ６のゲートに印加され、ＭＯＳトラ
ンジスタＱ６はオフ状態である。したがって、出力端子
１７における電位にかかわりなく、電源電圧ＶＣＣと、
ｐチャネルＭＯＳトランジスタロ５のソースとの間は遮
断されており、電源Ｖ。、から電流は流れない。ＮＯＲ
回路１５の出力信号ｄ、ｊが“Ｌ″レベル“Ｈ”レベル
に変化し、このためインバータ１８の出力が“Ｌ”レベ
ルになったときにのみｐチャネルＭＯＳトランジスタＱ
６はオン状態となり、電源電圧Ｖ。ＣがトランジスタＱ
５に供給され、第５図の第３実施例と同じ機能が実現さ
れる。この第４実施例の動作波形図は、第６図に示した
第３実施例の動作波形図と同じなので省略する。すなわ
ち、この第４の実施例によっても、データの出力速度を
遅くすることなく、出力ノイズの低減が図られる。
１５の出力信号ｄ、′が“Ｌ″ レベルのときは、イン
バータ１８によって“Ｈ”レベルの信号がｐチャネルＭ
ＯＳトランジスタＱ６のゲートに印加され、ＭＯＳトラ
ンジスタＱ６はオフ状態である。したがって、出力端子
１７における電位にかかわりなく、電源電圧ＶＣＣと、
ｐチャネルＭＯＳトランジスタロ５のソースとの間は遮
断されており、電源Ｖ。、から電流は流れない。ＮＯＲ
回路１５の出力信号ｄ、ｊが“Ｌ″レベル“Ｈ”レベル
に変化し、このためインバータ１８の出力が“Ｌ”レベ
ルになったときにのみｐチャネルＭＯＳトランジスタＱ
６はオン状態となり、電源電圧Ｖ。ＣがトランジスタＱ
５に供給され、第５図の第３実施例と同じ機能が実現さ
れる。この第４実施例の動作波形図は、第６図に示した
第３実施例の動作波形図と同じなので省略する。すなわ
ち、この第４の実施例によっても、データの出力速度を
遅くすることなく、出力ノイズの低減が図られる。
［発明の効果］
以上のように、この発明によれば、出力駆動回路を構成
する２つの半導体スイッチング素子のうち、低電位側に
接続された素子を流れる電流を、出力信号に応じて制御
するように構成したので、出力ノイズの低減を図ること
ができる。
する２つの半導体スイッチング素子のうち、低電位側に
接続された素子を流れる電流を、出力信号に応じて制御
するように構成したので、出力ノイズの低減を図ること
ができる。
第１図は、この発明の第１の実施例である出力バッファ
回路を示す回路図である。第２図は、第１図に示した出
力バッファ回路の動作を説明する波形図である。第３図
は、この発明の第２の実施例である出力バッファ回路を
示す回路図である。 第４図は、第３図に示した出力バッファ回路の動作を説
明する波形図である。第５図は、この発明の第３の実施
例である出力バッファ回路を示す回路図である。第６図
は、第５図に示した出カバ・ソファ回路の動作を説明す
る波形図である。第７図は、この発明の第４の実施例で
ある出力バッファ回路を示す回路図である。第８図は、
−船釣な半導体記憶装置の構成の一例を示す概略ブロッ
ク図である。第９図は、従来の出力バッフ７回路を示す
回路図である。第１０図は、第９図に示した出力バッフ
ァ回路の動作を説明する波形図である。 図において、１０はセンスアンプ、１１は出力バッファ
回路、１２は出力制御回路、１４はＮＡＮＤ回路、１５
はＮＯＲ回路、１６は出力駆動回路、１７は出力端子を
示す。 なお、図中、同一符号は同一または相当部分を示す。
回路を示す回路図である。第２図は、第１図に示した出
力バッファ回路の動作を説明する波形図である。第３図
は、この発明の第２の実施例である出力バッファ回路を
示す回路図である。 第４図は、第３図に示した出力バッファ回路の動作を説
明する波形図である。第５図は、この発明の第３の実施
例である出力バッファ回路を示す回路図である。第６図
は、第５図に示した出カバ・ソファ回路の動作を説明す
る波形図である。第７図は、この発明の第４の実施例で
ある出力バッファ回路を示す回路図である。第８図は、
−船釣な半導体記憶装置の構成の一例を示す概略ブロッ
ク図である。第９図は、従来の出力バッフ７回路を示す
回路図である。第１０図は、第９図に示した出力バッフ
ァ回路の動作を説明する波形図である。 図において、１０はセンスアンプ、１１は出力バッファ
回路、１２は出力制御回路、１４はＮＡＮＤ回路、１５
はＮＯＲ回路、１６は出力駆動回路、１７は出力端子を
示す。 なお、図中、同一符号は同一または相当部分を示す。
Claims (8)
- （１）半導体記憶装置の出力バッファ回路であって、前
記半導体記憶装置から供給される第１および第２の論理
信号に応答して、高電位の第１のレベルおよび低電位の
第２のレベルのいずれかである出力信号を供給する出力
駆動手段を備え、前記出力駆動手段は、前記第１のレベ
ルの第１の電圧源と、前記第２のレベルの第２の電圧源
と、前記出力信号を供給する出力端子と、前記第１の電
圧源と前記出力端子との間に接続された導通経路と、前
記第１の論理信号を受ける制御端子とを有する第１の導
電型の第１の半導体スイッチング素子と、前記第２の電
圧源と前記出力端子との間に接続された導通経路と、前
記第２の論理信号を受ける制御端子とを有する第２の導
電型の第２の半導体スイッチング素子とを含み、前記出
力端子における出力信号のレベルに応答して、前記第２
の半導体スイッチング素子の導通経路を流れる電流を制
御する手段を備える、出力バッファ回路。 - （２）前記電流制御手段は、前記出力端子における出力
信号のレベルが前記第１のレベルから前記第２のレベル
に切換わるときに、前記第２のスイッチング素子の制御
端子に印加される前記第２の論理信号を制御する手段を
含む、特許請求の範囲第１項記載の出力バッファ回路。 - （３）前記第２の論理信号を制御する手段は、前記第２
の半導体スイッチング素子の制御端子と前記第２の電圧
源との間に接続された導通経路と、前記出力端子に接続
された制御端子とを有する第２の導電型の第３の半導体
スイッチング素子を含む、特許請求の範囲第２項記載の
出力バッファ回路。 - （４）前記第２の論理信号を制御する手段は、前記第３
の半導体スイッチング素子の導通経路と前記第２の電圧
源との間に接続された導通経路と、前記第２の論理信号
を受ける制御端子とを有する第２の導電型の第４の半導
体スイッチング素子をさらに含む、特許請求の範囲第３
項記載の出力バッファ回路。 - （５）前記第２の論理信号を制御する手段は、前記第２
の半導体スイッチング素子の制御端子と前記第１の電圧
源との間に接続された導通経路と、前記出力端子に接続
された制御端子とを有する第１の導電型の第５の半導体
スイッチング素子を含む、特許請求の範囲第２項記載の
出力バッファ回路。 - （６）前記第２の論理信号を制御する手段は、前記第２
の論理信号を反転する手段と、 前記第５の半導体スイッチング素子の導通経路と前記第
１の電圧源との間に接続された導通経路と、前記反転手
段によって反転された前記第２の論理信号を受ける制御
端子とを有する第１の導電型の第６の半導体スイッチン
グ素子をさらに含む、特許請求の範囲第５項記載の出力
バッファ回路。 - （７）前記第２のレベルは接地電位である、特許請求の
範囲第１項ないし第６項のいずれかに記載の出力バッフ
ァ回路。 - （８）前記第１の導電型の半導体スイッチング素子はｐ
チャネルＭＯＳトランジスタであり、かつ前記第２の導
電型の半導体スイッチング素子はｎチャネルＭＯＳトラ
ンジスタである、特許請求の範囲第１項ないし第６項の
いずれかに記載の出力バッファ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300556A JPH01140494A (ja) | 1987-11-26 | 1987-11-26 | 半導体記憶装置の出力バッファ回路 |
| US07/274,438 US4985644A (en) | 1987-11-26 | 1988-11-22 | Output buffer semiconductor and method for controlling current flow in an output switching device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300556A JPH01140494A (ja) | 1987-11-26 | 1987-11-26 | 半導体記憶装置の出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01140494A true JPH01140494A (ja) | 1989-06-01 |
Family
ID=17886252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62300556A Pending JPH01140494A (ja) | 1987-11-26 | 1987-11-26 | 半導体記憶装置の出力バッファ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4985644A (ja) |
| JP (1) | JPH01140494A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07211070A (ja) * | 1993-12-21 | 1995-08-11 | Lg Semicon Co Ltd | データ出力バッファ |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3059737B2 (ja) * | 1989-12-25 | 2000-07-04 | シャープ株式会社 | 半導体記憶装置 |
| US5307356A (en) * | 1990-04-16 | 1994-04-26 | International Business Machines Corporation | Interlocked on-chip ECC system |
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| US5615305A (en) * | 1990-11-08 | 1997-03-25 | Hughes Missile Systems Company | Neural processor element |
| JPH04317219A (ja) * | 1991-04-17 | 1992-11-09 | Mitsubishi Electric Corp | 出力回路 |
| US5263122A (en) * | 1991-04-22 | 1993-11-16 | Hughes Missile Systems Company | Neural network architecture |
| DE4141886C1 (ja) * | 1991-12-18 | 1993-01-28 | Siemens Ag, 8000 Muenchen, De | |
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| KR940010671B1 (ko) * | 1992-07-25 | 1994-10-24 | 금성일렉트론 주식회사 | Cmos 3-스테이트 버퍼회로 및 그 제어방법 |
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