JPH09135002A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH09135002A
JPH09135002A JP7291223A JP29122395A JPH09135002A JP H09135002 A JPH09135002 A JP H09135002A JP 7291223 A JP7291223 A JP 7291223A JP 29122395 A JP29122395 A JP 29122395A JP H09135002 A JPH09135002 A JP H09135002A
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Abstract

(57)【要約】 【課題】 電気回路が正常に動作するように改良された
半導体記憶装置を提供すること。 【解決手段】 半導体基板１６の上に、ダイナミックラ
ンダムアクセスメモリセルのブロック１１が設けられて
いる。メモリセルブロック１１のコーナ部の近傍に、ダ
ミーストレージノード８が設けられている。ダミースト
レージノード８を覆うように、かつＤＲＡＭの本体セル
プレート１から電気的に絶縁されるように、ダミーセル
プレート７が設けられている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、一般に半導体記
憶装置に関するものであり、より特定的には、メモリセ
ル端部において、Ａｌ配線とセルプレート間で電気的シ
ョートが発生することを防止することができるように改
良された半導体記憶装置に関する。
【０００２】
【従来の技術】ＩＣメモリは、多数の記憶素子からなる
メモリセルアレイと、入出力に必要な周辺回路とから構
成されており、それらは同一基板上に形成されている場
合が多い。
【０００３】図１０は、従来のＤＲＡＭの基本構成を示
す。目的のメモリセルの位置（メモリの番地）を指定す
るアドレス信号は、ＸアドレスとＹアドレスから入力さ
れ、その番地への書込、あるいはそこからの読出は、入
出力制御信号によって行なわれる。
【０００４】デコーダは、アドレス信号を使って、番地
を選び出す回路である。図１０と図１１を参照して、Ｘ
デコーダ、Ｙデコーダの出力は、それぞれＸ線（ワード
線）、Ｙ線（ビット線）によって、各番地のメモリセル
に伝達される。
【０００５】図１２は、メモリセルアレイの平面図であ
る。図１２を参照して、メモリセルアレイ１０は、多く
のメモリセルブロック１１を含む。
【０００６】図１３は、図１２におけるＡ部の拡大図で
ある。それぞれのメモリセルブロック１１は、ストレー
ジノード２と、ストレージノード２を被覆するように設
けられたセルプレート１とを含む。
【０００７】図１４は、ストレージノードの部分を、さ
らに詳細に説明するための図である。ストレージノード
２は、ビット線（ＢＬ）とトランスファゲート（ＴＧ）
との交点の付近に設けられる。ストレージノードコンタ
クト１２とビット線コンタクト１３は、活性領域１４内
に形成される。
【０００８】図１５は、図１４における、ＸＶ−ＸＶ線
に沿う断面図ある。図１５を参照して、ストレージノー
ド２を被覆するように、セルプレート１が設けられてい
る。
【０００９】
【発明が解決しようとする課題】従来のＤＲＡＭでは、
図１２と図１３を参照して、メモリセルブロック１１の
端部のコーナ部において、ストレージノード２の繰返し
パターンのエッジ部が、縦横に並べられており、その上
にセルプレート１が全面に被覆されている。
【００１０】図１６は、図１３におけるＸＶＩ−ＸＶＩ
線に沿う断面図であり、セルプレートのコンタクト１５
を形成する工程の断面図である。
【００１１】図１６を参照して、半導体基板１６の上に
形成されたストレージノード２を覆うように、セルプレ
ート１が設けられている。セルプレート１を覆うように
層間膜３が設けられている。層間膜３の上にレジスト４
が設けられている。
【００１２】図１６を参照して、メモリセルブロック１
１の端部では、ストレージノード２の厚み分の段差が生
じるため、層間膜３にスロープが発生する。層間膜３に
スロープがある状態で、レジスト４を塗布すると、層間
膜３のスロープの部分で、レジスト４の膜厚が最小とな
る部分（以下、レジスト膜厚の最小部という）５が生じ
る。１６Ｍ（２．５）ＤＲＡＭを実際に製造すると、レ
ジスト４の塗布膜厚１００００Åに対して、レジスト膜
厚の最小部５は、３６００Åであった。
【００１３】その結果、図１７を参照して、セルプレー
ト１のコンタクト１５を形成するための層間膜３のエッ
チングの際、レジスト４が膜減りし、レジスト膜厚の最
小部５において、層間膜３が露出する。その結果、レジ
スト膜厚の最小部５で、急激に、層間膜３のエッチング
が始まり、層間膜３が抉られ、凹み６を生じる。その後
Ａｌ配線を層間膜３の上に形成する工程において、この
凹み６の部分で、Ａｌ配線とセルプレート１がショート
する。レジスト４と層間膜３とのエッチング選択比が十
分大きくない場合には、このような不良が発生する確率
が増加する。その結果、電気回路が正常に動作しない、
半導体記憶装置が製造される。
【００１４】この発明は、上記のような問題点を解決す
るためになされたもので、電気回路が正常に動作するこ
とができるように改良された半導体記憶装置を提供する
ことを目的とする。
【００１５】
【課題を解決するための手段】この発明の第１の局面に
従う半導体記憶装置は、半導体基板を備える。上記半導
体基板の上に、ダイナミックランダムアクセスメモリの
メモリセルのブロックが設けられている。上記メモリセ
ルのブロックのコーナ部の近傍に、ストレージノードの
ダミーパターン（以下、ダミーストレージノードとい
う。）が設けられている。上記ダミーストレージノード
を覆うように、かつ上記ダイナミックランダムアクセス
メモリの本体セルプレートから電気的に絶縁されるよう
に、セルプレートのダミーパターン（以下、ダミーセル
プレートという）が設けられている。
【００１６】この発明の第１の局面に従う半導体記憶装
置によれば、Ａｌ配線とダミーセルプレートがショート
しても、ダミーセルプレートは本体セルプレートとは電
気的に絶縁されているため、電気回路は正常に動作す
る。
【００１７】この発明の第２の局面に従う半導体記憶装
置は、半導体基板を備える。上記半導体基板の上に、ダ
イナミックランダムアクセスメモリのメモリセルのブロ
ックが設けられている。上記メモリセルのブロックのコ
ーナ部の角は削り取られているので、層間膜のスロープ
は緩和される。
【００１８】
【発明の実施の形態】以下、この発明の実施の形態を、
図について説明する。
【００１９】発明の実施の形態１ 発明の実施の形態１において、メモリセルアレイの平面
図は、図１２に示す従来のものと同様である。本発明の
実施の形態１における場合の、Ａ部拡大図を、図１に示
す。本発明の実施の形態によれば、メモリセルブロック
１１のコーナ部の近傍に、ストレージノードのダミーパ
ターン８（以下、ダミーストレージノードという）が設
けられている。ダミーストレージノード８を覆うよう
に、かつダイナミックランダムアクセスメモリの本体セ
ルプレート１から電気的に絶縁されるように、セルプレ
ートのダミーパターン７（以下、ダミーセルプレートと
いう）が設けられている。
【００２０】図２は、図１におけるＩＩ−ＩＩ線に沿う
断面図である。図２から明らかなように、半導体基板１
６の上に形成されたダミーセルプレート７は、本体セル
プレート１とから、電気的に絶縁されている。
【００２１】図２と図３を参照して、セルプレートのコ
ンタクト１５を形成する際に、レジスト膜厚の最小部５
で、層間膜３が抉れて凹み６が生じ、層間膜３の上に形
成されるＡｌ配線（図示せず）とダミーセルプレート７
とが電気的にショートしても、ダミーセルプレート７は
本体のセルプレート１と電気的に絶縁されているため、
電気回路は正常に動作する。
【００２２】発明の実施の形態２ 図１に示す半導体記憶装置では、ダミーストレージノー
ド８が、メモリセルブロックのコーナ部を取囲むように
設けられている場合を例示したが、この発明はこれに限
られるものではない。すなわち図４を参照して、一方の
辺と他方の辺とからなる、メモリセルブロックのコーナ
部の、一方の辺の側にのみ、ダミーストレージノード８
を形成しても、同様の効果を実現する。
【００２３】発明の実施の形態３ 図５を参照して、ダミーストレージノード８を、メモリ
セルブロックのコーナに平面形状で四角の形に形成して
も、同様の効果を実現する。
【００２４】発明の実施の形態４ 図６を参照して、半導体基板（図示せず）の上に、ダイ
ナミックランダムアクセスメモリのメモリセルのブロッ
ク１１が設けられている。ストレージノード２のパター
ンのコーナ部の角が４５°の角度で削り取られている。
コーナ部は、直線状に角が削り取られている。ストレー
ジノード２のパターンのコーナ部をこのような形状に形
成することによって、図９を参照して、層間膜３のスロ
ープが緩和され、ひいては、レジストの最小膜厚部１５
の膜厚を大きくすることができる。その結果、セルプレ
ート１のコンタクトを形成する際、層間膜３が抉られな
い。ひいては、Ａｌ配線とセルプレート１とはショート
しなくなる。なお、図９においては、図１６に示す従来
の層間膜のスロープも点線で表わされている。
【００２５】発明の実施の形態５ 発明の実施の形態４では、ストレージノードのパターン
のコーナ部の角を、直線状に削り取る場合を例示した
が、この発明はこれに限られるものではない。すなわ
ち、図７を参照して、コーナ部を、平面形状において、
階段状に削り取っても、同様の効果を奏する。
【００２６】発明の実施の形態６ 上記の発明の実施の形態では、ストレージノードのパタ
ーンのコーナ部の角を直線状または階段状に削り取る場
合を例示したが、この発明はこれに限られない。すなわ
ち、図８を参照して、コーナ部の角を曲線状に取って
も、同様の効果を実現する。
【図面の簡単な説明】
【図１】 発明の実施の形態１における半導体記憶装置
の、メモリセルブロックのコーナ部の平面図である。
【図２】 図１におけるＩＩ−ＩＩ線に沿う断面図であ
る。
【図３】 発明の実施の形態１に係る半導体記憶装置の
製造方法における、セルプレートのコンタクトを形成す
る工程の半導体記憶装置の断面図である。
【図４】 発明の実施の形態２に係る半導体記憶装置の
メモリセルブロックのコーナ部の平面図である。
【図５】 発明の実施の形態３に係る半導体記憶装置の
メモリセルブロックのコーナ部の平面図である。
【図６】 発明の実施の形態４に係る半導体記憶装置の
メモリセルブロックのコーナ部の平面図である。
【図７】 発明の実施の形態５に係る半導体記憶装置の
メモリセルブロックのコーナ部の平面図である。
【図８】 発明の実施の形態６に係る半導体記憶装置の
メモリセルブロックのコーナ部の平面図である。
【図９】 発明の実施の形態４に係る方法の作用効果を
説明するための図である。
【図１０】 従来のＤＲＡＭの基本構成を示す図であ
る。
【図１１】 従来の、メモリセルへの配線の様子を示す
図である。
【図１２】 従来のメモリセルアレイの平面図である。
【図１３】 図１２における、Ａ部の拡大図である。
【図１４】 図１３におけるストレージノードの部分の
詳細図である。
【図１５】 図１４におけるＸＶ−ＸＶ線に沿う断面図
である。
【図１６】 図１３における、ＸＶＩ−ＸＶＩ線に沿う
断面図である。
【図１７】 従来の半導体記憶装置における問題点を示
す図である。
【符号の説明】
７ ダミーセルプレート、８ ダミーストレージノー
ド、１１ ＤＲＡＭのメモリセルブロック、１６ 半導
体基板。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡部 真也 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 横山 雄一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 井上 慎也 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板の上に設けられた、ダイナミックランダ
    ムアクセスメモリのメモリセルのブロックと、 前記メモリセルのブロックのコーナ部の近傍に設けられ
    た、ストレージノードのダミーパターンと、 前記ストレージノードのダミーパターンを覆うように、
    かつ前記ダイナミックランダムアクセスメモリの本体セ
    ルプレートから電気的に絶縁されるように設けられた、
    セルプレートのダミーパターンと、を備えた半導体記憶
    装置。
  2. 【請求項２】 前記ストレージノードのダミーパターン
    は、前記メモリセルのブロックのコーナ部を取囲むよう
    に設けられている、請求項１に記載の半導体記憶装置。
  3. 【請求項３】 前記メモリセルのブロックのコーナ部
    は、一方の辺と他方の辺とから形成されており、 前記ストレージノードのダミーパターンは、前記コーナ
    部の前記一方の辺の側にのみ設けられている、請求項１
    に記載の半導体記憶装置。
  4. 【請求項４】 前記ストレージノードのダミーパターン
    は、前記メモリセルのブロックのコーナに平面形状で四
    角の形に形成されている、請求項１に記載の半導体記憶
    装置。
  5. 【請求項５】 半導体基板と、 前記半導体基板の上に設けられた、ストレージノードの
    パターンを含むダイナミックランダムアクセスメモリの
    メモリセルのブロックと、を備え、 前記ストレージノードのパターンのコーナ部の角が削り
    取られている、半導体記憶装置。
  6. 【請求項６】 前記ストレージノードのパターンのコー
    ナ部は４５°の角度で削り取られている、請求項５に記
    載の半導体記憶装置。
  7. 【請求項７】 前記ストレージノードのパターンのコー
    ナ部は、直接状に角が削り取られている、請求項５に記
    載の半導体記憶装置。
  8. 【請求項８】 前記ストレージノードのパターンのコー
    ナ部は、平面形状において、階段状に削り取られてい
    る、請求項５に記載の半導体記憶装置。
  9. 【請求項９】 前記ストレージノードのパターンのコー
    ナ部は、曲線状に角が削り取られている、請求項５に記
    載の半導体記憶装置。
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