JP3614778B2 - 水晶発振子を備える発振器回路 - Google Patents

Description

【０００１】
本発明は、水晶発振子を備える発振器回路に関する。
【０００２】
ＥＰ０４３１１８８７Ａ２、ＥＰ０６４１９８０Ａ２およびＵＳ４９４１１５６Ａからそれぞれ発振器回路が公知であり、これらの発振器回路は、第１および第２回路ノードの間に、水晶発振子とインバータと抵抗素子とからなる並列回路を備えている。各々の回路ノードは、少なくとも１つのコンデンサを介してアースに接続されている。これらの回路ノードのうちの少なくとも１つは、数多くのコンデンサからなる並列回路を有しており、この並列回路をスイッチによって投入状態または分離状態に切り換えることができ、これにより発振器回路の周波数を調整することができる。
【０００３】
これらのコンデンサが発振器回路の動作中の任意の時点で投入状態または分離状態に切り換えられると、相応の回路ノードで全体容量が跳躍的に変化することに起因して、形成される発振に対して予測できない影響がスイッチ時点に生じてしまう。
【０００４】
本発明の課題は、冒頭に述べた形式の発振器回路を改善して、コンデンサの投入状態ないしは分離状態への切り換えに対するスイッチ時点を自動的に調整し、これにより発振器回路の特性を極めて良好に前もって計算できるようにすることである。
【０００５】
この課題は、請求項１の特徴部分に記載された構成を備える発振器回路によって解決される。本発明の実施例および発展形態は従属請求項に記載されている。
【０００６】
この発振器回路は、第１および第２回路ノードの間に、水晶発振子と第１インバータと第１抵抗素子とからなる並列回路を有している。第１回路ノードは第１コンデンサ回路を介して、また第２回路ノードは第２コンデンサ回路を介して基準電位に接続されている。第１コンデンサ回路は、それぞれ第１および第２端子を備える少なくとも２つのコンデンサを有しており、それらの第１端子は基準電位に、またそれらの第２端子はそれぞれ１つのスイッチ素子を介して第１回路ノードに接続されている。さらにこの発振器回路は同期化信号を発生するために同期化回路を有しており、この信号が第１コンデンサ回路の少なくとも１つのスイッチ素子の切り換えを第１回路ノードの電位に依存してトリガする。
【０００７】
本発明の発振器回路では周波数の調整は、スイッチ素子を操作することによって行われ、これにより第１コンデンサ回路の異なる個数のコンデンサが、第１回路ノードと基準電位との間で相互に並列接続される。同期化することの利点は、発振器回路の動作中に動作周波数を、発振器回路の発振特性それ自体によって決まる時点でスイッチ素子を切り換えることにより変更できることである。これにより動作中に少なくとも１つのスイッチ素子を切り換える前と切り換えた後とで発振器回路の特性を極めて良好に前もって計算することができる。
【０００８】
本発明の１つの発展形態では発振器回路は同期化回路に加えて、第３回路ノードに接続される、プレチャージ電位を形成するためのプレチャージ回路を有している。ここで第１コンデンサ回路のスイッチ素子は、第１スイッチ状態と第２スイッチ状態を有しており、この第１スイッチ状態ではこれらのスイッチ素子は各々のコンデンサの第２端子を第１回路ノードに接続し、また第２スイッチ状態ではこれらのスイッチ素子はコンデンサの第２端子を第３回路ノードに接続する。このプレチャージ回路の利点は、発振器回路の動作中にコンデンサを投入状態への切り換える時にすなわち周波数変更時に、第１回路ノードの電位を、実質的に決まったプレチャージ電位によって予想可能に変化させられることであり、これはそのスイッチ素子が第２スイッチ状態にある、第１コンデンサ回路のコンデンサが所定のプレチャージ電位にプレチャージされることによるものである。
【０００９】
殊に有利であるのは、第１回路ノードの電位が第３回路ノードのプレチャージ電位に実質的に一致したまさにその時に、同期化回路がスイッチ素子の切り換えをトリガすることである。ここでこの第３回路ノードのプレチャージ電位に、このノードに接続された第１コンデンサ回路のコンデンサがプレチャージされている。この場合に別のコンデンサを第１回路ノードに切り換えても、第１回路ノードの電位は変化しない。これによって動作中に周波数変更が実行された場合でも、実質的にノイズのない発振器回路の発振特性が得られる。
【００１０】
第１回路ノードの電位とプレチャージ電位とを比較するために、同期化回路は例えば相応の比較器を有することができる。同期化回路の比較的簡単でありかつ極めて有利な実施形態を実施例に用いて以下に説明する。
【００１１】
以下では本発明を図面を用いて詳しく説明する。
【００１２】
図１は、本発明の１つの実施例を示す図である。
【００１３】
図２および図３は、図１の回路に対する信号経過を示す線図である。
【００１４】
図１の発振器回路は、第１回路ノード１を有しており、この回路ノードは水晶発振子Ｏを介して第２回路ノード２に接続されている。この水晶発振子Ｏには第１ＣＭＯＳインバータＩ１および第１抵抗素子Ｒ１が並列接続されている。第１回路ノード１は第１コンデンサ回路Ｃ１を介して、また第２回路ノード２は個別のコンデンサの形態の第２コンデンサ回路Ｃ２を介してアースに接続されている。
【００１５】
第１コンデンサ回路Ｃ１は多数のコンデンサＣを有しており、ここではそのうちの４つだけが示されている。コンデンサＣの第１電極はアースに接続されており、また第２電極はそれぞれ１つのスイッチ素子Ｓに接続されている。これらのスイッチ素子Ｓは２つのスイッチ状態を有し、その１つの第１スイッチ状態では、これらスイッチは各々のコンデンサＣの第２電極を、第１回路ノード１に接続する。別の１つの第２スイッチ状態ではこれらのスイッチは、第２端子を第３回路ノード３に接続する。図１では図示のコンデンサＣはすべて第２スイッチ状態にある。
【００１６】
図１のスイッチ素子Ｓのスイッチ状態は、制御バスＦ上の相応のデジタル制御信号により決定される。第１インバータＩ１の電圧供給源がスイッチオンしておりかつコンデンサＣの少なくとも１つがそのスイッチ素子Ｓを介して第１回路ノード１に接続されている時に、発振器回路は発振する。この場合にコンデンサＣの個数が十分であれば制御バスＦを介して発振器回路の周波数を広範囲において任意に細かな段階で変化させることができる。
【００１７】
上に説明した要素はそれ自体ですでに発振器回路の動作を可能とするが、この発振器回路は図１によればさらに別の要素すなわちプレチャージ回路Ｖと同期化回路ＳＹとを有する。プレチャージ回路Ｖは第２ＣＭＯＳインバータＩ２を有しており、その入力側は第３回路ノード３に接続されておりかつ第２抵抗素子Ｒ２を介してその出力側に接続されている。同期化回路ＳＹは第３ＣＭＯＳインバータＩ３を有しており、その入力側は第１回路ノード１に、また同期化信号ＳＹＮＣが形成されるその出力側はスイッチＳＷの制御端子に接続されている。スイッチＳＷは、同期化信号ＳＹＮＣによって決められた時点で、制御バスＦに保持回路Ｈ内に記憶されていた信号を導通する。この保持回路ＨはスイッチＳＷが開いている場合にも、制御バスＦに最後に印加されていた状態を記憶するためのものである。第１インバータＩ１、第２インバータＩ２および第３インバータＩ３の各々のトランジスタは、これらのトランジスタのすべてに対して、ｐチャネルトランジスタの幅と長さの比とｎチャネルトランジスタの幅と長さの比とから得られる商が実質的に一致するように設計されている。すなわち以下が成り立つ。
【００１８】
（Ｗ_Ｐ１／Ｌ_Ｐ１）／（Ｗ_Ｎ１／Ｌ_Ｎ１）＝（Ｗ_Ｐ２／Ｌ_Ｐ２）／（Ｗ_Ｎ２／Ｌ_Ｎ２）＝（Ｗ_Ｐ３／Ｌ_Ｐ３）／（Ｗ_Ｎ３／Ｌ_Ｎ３）
上の商はＣＭＯＳインバータでは基本的に直流電圧動作点を決めるため、直流電圧動作点は３つのインバータＩ１，Ｉ２，Ｉ３すべてに対して同じである。プレチャージ回路Ｖの第２インバータＩ２は発振器回路の動作中、ほぼつねに直流電圧動作点で駆動され（このインバータは発振しないからである）、このため第３回路ノード３のプレチャージ電位はこの直流電圧動作点に等しい。インバータＩ１，Ｉ２，Ｉ３のスイッチング点に相応する動作点が等しいことに起因して、同期化回路ＳＹの第３インバータＩ３は、第１インバータＩ１ひいては第１回路ノード１の電位が直流電圧動作点を通過すると直ちに導通する。
【００１９】
図２は第１回路ノード１の電位を、また図３は第４回路ノード４の電位を示している。この第４回路ノード４は、図１の最も右側のコンデンサＣの第２電極で接続されている。図２および図３において水平な線はそれぞれ、インバータＩ１，Ｉ２，Ｉ３のＤＣ動作点を示している。コンデンサＣは図３では時点ｔ_１まで、そのスイッチ素子Ｓを介して第３回路ノード３に接続されており、したがってＤＣ動作点に等しいプレチャージ電位にプレチャージされる。時点ｔ_１に第３インバータＩ３は、第１回路ノード１における電位の「ゼロ通過」を検出し、同様に直ちに切り替わる。同期化信号ＳＹＮＣを介してスイッチＳＷは切り替わり（すなわち閉成または開成され）、これにより制御バスＦに供給されているデジタル信号が保持回路Ｈへ導通またはこれから遮断される。考察している例ではこのデジタル信号より、図１の最も右側の考察しているコンデンサＣのスイッチ素子Ｓの切り換えが行われ、これによりその第２電極は第１回路ノード１に接続され、その電位は第４回路ノード４の電位と一致する。これは図３では時点ｔ_１以降に示されている。コンデンサＣが時点ｔ_１で投入状態に切り替わることによって行われる、回路ノード１における発振の周波数変更は、図２および図３には図示されていない。
【００２０】
３つのインバータＩ１，Ｉ２，Ｉ３の直流電圧動作点がほぼ等しくなり、ひいてはこれらのトランジスタの幅と長さの比の商がほぼ等しくなるようにするため、これらのインバータのｐないしはｎチャネルトランジスタはそれぞれ同じ設計ないしはレイアウト（集積回路内での幾何学寸法）を有するようにする。しかしながら第１インバータＩ１は、第２インバータＩ２や第３インバータＩ３よりも大きな電流を供給しなければならないため、第１インバータＩ１のトランジスタは第２インバータＩ２や第３インバータＩ３よりも大きく設計すべきである。これは１つのｐチャネルトランジスタＰ１と１つのｎチャネルトランジスタＮ１ではなく、第２インバータＩ２および第３インバータＩ３のトランジスタと同じように設計され、同じデザインまたはレイアウトを有する複数の同種のｐないしはｎチャネルトランジスタをそれぞれ、相互に並列接続して第１インバータＩ１を作製することによって達成される。
【００２１】
制御バスＦ上のデジタルデータはバイナリコード化されている。第１コンデンサ回路Ｃ１のコンデンサＣからなるキャパシタンス回路網も同様にバイナリで重み付けして構成することができ、バイナリコードによって直接制御されることが可能である。しかしながらデジタル制御信号の少なくともＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｔｎ Ｂｉｔ）をあらかじめサーモメータコードに変換符号化することが望ましい。なぜならばバイナリコード化では、例えば「０１１１１」から「１００００」への移行は、半分のキャパシタンス回路網をオンに切り換え、別の半分をオフに切り換えなければならないからである。有利には制御バスＦ上の１０ビット制御ワードの場合に最上位５ビットをサーモメータコードに変換符号化する。これに相応してキャパシタンス回路網を、５つのＭＳＢに対する３１個の同容量のコンデンサＣと、ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）に対するバイナリで重みづけられた５つのコンデンサＣとから構成する。発振器回路を、発振器回路の所要な使用領域であるＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）の閉ループに使用する場合、このデジタル制御ワードは帰還結合ループ内で常時変化して跳躍しない。したがっていつの時点でもキャパシタンスの最大１／３１が切り換えられる。
【００２２】
図１に示した発振器回路により、発振器の発振特性に同期して第１コンデンサ回路Ｃ１のコンデンサＣをオンオフすることができる。ここでは有利にも発振器回路の動作中に周波数を変化させた場合、位相および周波数の跳躍は発生しない。
【図面の簡単な説明】
【図１】本発明の１つの実施例を示す図である。
【図２】図１の回路に対する信号経過を示す線図である。
【図３】図１の回路に対する信号経過を示す、図２とは別の線図である。

Claims (4)

1. 水晶発振子（Ｏ）と第１インバータ（Ｉ１）と第１抵抗素子（Ｒ１）とからなる並列回路を介して相互に接続されている第１（１）および第２回路ノード（２）を備えており、
   第１回路ノード（１）は第１コンデンサ回路（Ｃ１）を介して、また第２回路ノード（２）は第２コンデンサ回路（Ｃ２）を介して基準電位（アース）に接続されており、
   前記第１コンデンサ回路（Ｃ１）は、それぞれ第１および第２端子を備える少なくとも２つのコンデンサ（Ｃ）を有しており、該コンデンサ（Ｃ）の第１端子は基準電位（アース）に、また第２端子はそれぞれ１つのスイッチ素子（Ｓ）を介して前記第１回路ノード（１）に接続されており、
   同期化信号（ＳＹＮＣ）を形成するための同期化回路（ＳＹ）を有しており、前記同期化信号（ＳＹＮＣ）は、少なくとも１つのスイッチ素子（Ｓ）の切り換えを前記第１回路ノード（１）の電位に依存してトリガし、
   前記スイッチ素子（Ｓ）はそれぞれ、第１スイッチ状態と第２スイッチ状態を有しており、前記第１スイッチ状態では前記スイッチ素子（Ｓ）はそれぞれの前記コンデンサ（Ｃ）の第２端子を前記第１回路ノード（１）に接続し、前記第２スイッチ状態では前記スイッチ素子（Ｓ）は前記第２端子を第３回路ノード（３）に接続し、
   該第３回路ノード（３）に接続された、プレチャージ電圧を形成するためのプレチャージ回路（Ｖ）を有しており、
   前記同期化回路（ＳＹ）は、前記第１回路ノード（１）の電位が前記第３回路ノード（３）のプレチャージ電圧に実質的に一致した時に、少なくとも１つのスイッチ素子（Ｓ）を前記第２スイッチ状態から前記第１スイッチ状態への切り換える
   発振器回路。
2. 前記第１インバータ（Ｉ１）は、第１導電形（Ｐ１）のトランジスタと第２導電形（Ｎ１）のトランジスタを有しており、
   前記プレチャージ回路（Ｖ）は、第１導電形（Ｐ２）のトランジスタおよび第２導電形（Ｎ２）のトランジスタを備える第２インバータ（Ｉ２）と、該第２インバータ（Ｉ２）に並列接続されている第２抵抗素子（Ｒ２）とを有しており、
   前記第２インバータ（Ｉ２）の入力側または出力側は、第３回路ノード（３）に接続されており、
   第１導電形（Ｐ１；Ｐ２）のトランジスタの幅と長さの比と、第２導電形（Ｎ１；Ｎ２）のトランジスタの幅と長さの比とから得られる商が、第１（Ｉ１）および第２インバータ（Ｉ２）に対して実質的に一致する
   請求項１に記載の発振器回路。
3. 前記第１インバータ（Ｉ１）は、第１導電形（Ｐ１）のトランジスタと第２導電形（Ｎ１）のトランジスタを有しており、
   前記同期化回路（ＳＹ）は、第１導電形（Ｐ３）のトランジスタと第２導電形（Ｎ３）のトランジスタとを備える第３インバータ（Ｉ３）を有しており、
   該第３インバータ（Ｉ３）の入力側は第１回路ノード（１）に接続されており、
   前記第３インバータ（Ｉ３）の出力側は同期化信号（ＳＹＮＣ）を供給するために使用され、
   第１導電形（Ｐ１；Ｐ３）のトランジスタの幅と長さの比と、第２導電形（Ｎ１；Ｎ３）のトランジスタの幅と長さの比とから得られる商が、第１（Ｉ１）および第３インバータ（Ｉ３）に対して実質的に一致する
   請求項１又は２に記載の発振器回路。
4. 前記インバータは、ＣＭＯＳインバータである
   請求項２または３に記載の発振器回路。

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