JP2007258981A - 電圧制御発振回路 - Google Patents
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- H03K2005/00019—Variable delay
- H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
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Abstract
【解決手段】複数の遅延回路31がリング状に接続されたリングオシレータ12およびリングオシレータに流れる電流を制御してその発振周波数を可変するための電圧/電流変換回路11を備える電圧制御発振回路3であって、電圧/電流変換回路11には、入力される電圧を変換して得られる電流の一部を取り出すための分流回路M2b,M2cが設けられており、取り出された一部の電流によってリングオシレータ12に流れる電流を制御するように構成される。
【選択図】 図1
Description
ここで、K:ボルツマン定数、Cox:単位面積当たりのゲート容量、W:ゲート幅、L:ゲート長、f:出力周波数である。
ここで、gm:トランスコンダクタンスである。
=V2 ×2μ×CoxX(W/L)/Id
ここで、μ:キャリヤ移動速度、Id:ドレイン電流である。
図1は本発明に係る第1の実施形態のVCO3の回路図である。
〔第2の実施形態〕
図2は本発明に係る第2の実施形態のVCO3Bの回路図である。
〔第3の実施形態〕
図3は本発明に係る第3の実施形態のVCO3Cの回路図である。
図4は本発明に係る第4の実施形態のVCO3Dの回路図である。
〔第5の実施形態〕
図5は本発明に係る第5の実施形態のVCO3Eの回路図である。
〔第6の実施形態〕
図6は本発明に係る第6の実施形態のVCO3Fの回路図である。
〔第7の実施形態〕
図7は本発明に係る第7の実施形態のVCO3Gの回路図である。
〔第8の実施形態〕
図8は本発明に係る第8の実施形態のVCO3Hの回路図である。
〔第9の実施形態〕
図9は本発明に係る第9の実施形態のVCO3Jの回路図である。
(付記1)
複数の遅延回路がリング状に接続されたリングオシレータおよび前記リングオシレータに流れる電流を制御してその発振周波数を可変するための電圧/電流変換回路を備える電圧制御発振回路であって、
前記電圧/電流変換回路には、入力される電圧に対応して当該電圧/電流変換回路で発生する電流の一部を取り出すための分流回路が設けられており、取り出された一部の電流によって前記リングオシレータに流れる電流を制御するように構成されている、
ことを特徴とする電圧制御発振回路。
(付記2)
複数の遅延回路がリング状に接続されたリングオシレータおよび前記リングオシレータに流れる電流を制御してその発振周波数を可変するための電圧/電流変換回路を備える電圧制御発振回路であって、
第1のトランジスタおよび前記第1のトランジスタに流れる電流に比例する電流が流れるように接続された第2のトランジスタからなるカレントミラー回路が、前記第2のトランジスタによって前記リングオシレータに流れる電流を制御するように設けられており、
前記第1のトランジスタは、前記電圧制御発振回路に入力される電圧に対応して発生する電流に対して、1以下の所定の比率の電流が流れるように接続されている、
ことを特徴とする電圧制御発振回路。
(付記3)
前記第2のトランジスタは、前記複数の遅延回路のそれぞれについて設けられており、それぞれの第2のトランジスタによってそれぞれの遅延回路に流れる電流が制御されている、
付記2記載の電圧制御発振回路。
(付記4)
前記第1のトランジスタに流れる電流の前記所定の比率を切り替えるための電流切替え回路が設けられている、
付記2または3記載の電圧制御発振回路。
(付記5)
前記電流切替え回路は、前記第1のトランジスタに流れる電流を分流するための回路素子が、接続または非接続の切替えが可能な状態で、前記第1のトランジスタに並列に接続されている、
付記4記載の電圧制御発振回路。
(付記6)
前記回路素子は、1つまたは複数のトランジスタからなる第3のトランジスタであり、
前記第3のトランジスタのそれぞれは、前記第1のトランジスタに流れる電流に比例する電流が流れるように接続されて前記第1のトランジスタとともにカレントミラー回路を構成している、
付記5記載の電圧制御発振回路。
(付記7)
前記第1のトランジスタ、前記第2のトランジスタ、および前記第3のトランジスタは、いずれもMOS−FETからなる、
付記6記載の電圧制御発振回路。
(付記8)
前記第3のトランジスタのゲートをオンオフすることにより前記切替えが行われる、
付記7記載の電圧制御発振回路。
(付記9)
前記第3のトランジスタのソースをオンオフすることにより前記切替えが行われる、
付記7記載の電圧制御発振回路。
(付記10)
前記第3のトランジスタのそれぞれの前記切替えのために、PチャネルMOS−FETまたはNチャネルMOS−FETのいずれかがそれぞれ単独で用いられている、
付記8または9記載の電圧制御発振回路。
(付記11)
前記第3のトランジスタのそれぞれの前記切替えのために、PチャネルMOS−FETおよびNチャネルMOS−FETのドレインおよびソースをそれぞれ互いに接続してなるトランスファゲートが用いられている、
付記8または9記載の電圧制御発振回路。
(付記12)
前記第2のトランジスタとして、第2の正側トランジスタと第2の負側トランジスタとが設けられ、
前記第1のトランジスタに流れる電流に比例する電流が流れるように接続された第4の正側トランジスタおよび第4の負側トランジスタが設けられており、
前記第2の正側トランジスタは、前記第1のトランジスタに流れる電流に比例する電流が流れるように接続され、
前記第2の負側トランジスタは、前記第4の負側トランジスタに流れる電流に比例する電流が流れるように接続されている、
付記6乃至11のいずれかに記載の電圧制御発振回路。
(付記13)
前記第4の正側トランジスタおよび前記第4の負側トランジスタには、これらによって構成される直列回路において前記電圧制御発振回路に入力される電圧に対応して発生する電流と同じ電流が流れるように、分流回路が設けられている、
付記12記載の電圧制御発振回路。
(付記14)
前記第4の正側トランジスタについての前記分流回路は、前記第1のトランジスタとともにカレントミラー回路を構成する第5のトランジスタであり、
前記第4の負側トランジスタについての前記分流回路は、当該第4の負側トランジスタとともにカレントミラー回路を構成する第6のトランジスタである、
付記13記載の電圧制御発振回路。
(付記15)
前記リングオシレータは差動型である、
付記2乃至14のいずれかに記載の電圧制御発振回路。
(付記16)
前記複数の遅延回路のそれぞれは、インバータと、PチャネルMOS−FETおよびNチャネルMOS−FETのドレインおよびソースをそれぞれ互いに接続してなるトランスファゲートとを用いて構成されている、
付記2乃至14のいずれかに記載の電圧制御発振回路。
(付記17)
付記1乃至16のいずれかの電圧制御発振回路を用いて構成された位相同期ループ回路。
3 VCO(電圧制御発振回路)
11 電圧/電流変換回路
12 リングオシレータ
21,22,23 電流切替え回路
31 遅延回路
24 セレクタ
41〜46 スイッチング回路
CM1,CM2 カレントミラー回路
M2 トランジスタ(第1のトランジスタ)
M2b,2c トランジスタ(分流のための回路素子、第3のトランジスタ)
M4 トランジスタ(第2のトランジスタ、第2の正側トランジスタ)
M7 トランジスタ(第2のトランジスタ、第2の負側トランジスタ)
M3 トランジスタ(第4の正側トランジスタ)
M6 トランジスタ(第4の負側トランジスタ)
M3b,3c トランジスタ(分流回路、第5のトランジスタ)
M6b,3c トランジスタ(分流回路、第6のトランジスタ)
Claims (5)
- 複数の遅延回路がリング状に接続されたリングオシレータおよび前記リングオシレータに流れる電流を制御してその発振周波数を可変するための電圧/電流変換回路を備える電圧制御発振回路であって、
前記電圧/電流変換回路には、入力される電圧を変換して得られる電流の一部を取り出すための分流回路が設けられており、取り出された一部の電流によって前記リングオシレータに流れる電流を制御するように構成されている、
ことを特徴とする電圧制御発振回路。 - 複数の遅延回路がリング状に接続されたリングオシレータおよび前記リングオシレータに流れる電流を制御してその発振周波数を可変するための電圧/電流変換回路を備える電圧制御発振回路であって、
第1のトランジスタおよび前記第1のトランジスタに流れる電流に比例する電流が流れるように接続された第2のトランジスタからなるカレントミラー回路が、前記第2のトランジスタによって前記リングオシレータに流れる電流を制御するように設けられており、
前記第1のトランジスタは、前記電圧制御発振回路に入力される電圧を変換して得られる電流に対して、1以下の所定の比率の電流が流れるように接続されている、
ことを特徴とする電圧制御発振回路。 - 前記第1のトランジスタに流れる電流の前記所定の比率を切り替えるための電流切替え回路が設けられている、
請求項2記載の電圧制御発振回路。 - 前記電流切替え回路は、前記第1のトランジスタに流れる電流を分流するための回路素子が、接続または非接続の切替えが可能な状態で、前記第1のトランジスタに並列に接続されている、
請求項3記載の電圧制御発振回路。 - 前記回路素子は、1つまたは複数のトランジスタからなる第3のトランジスタであり、
前記第3のトランジスタのそれぞれは、前記第1のトランジスタに流れる電流に比例する電流が流れるように接続されて前記第1のトランジスタとともにカレントミラー回路を構成している、
請求項4記載の電圧制御発振回路。
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