CN115208357A - 复制电路和包括复制电路的振荡器 - Google Patents

复制电路和包括复制电路的振荡器 Download PDF

Info

Publication number
CN115208357A
CN115208357A CN202111530646.7A CN202111530646A CN115208357A CN 115208357 A CN115208357 A CN 115208357A CN 202111530646 A CN202111530646 A CN 202111530646A CN 115208357 A CN115208357 A CN 115208357A
Authority
CN
China
Prior art keywords
switch
replica
circuit
voltage
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111530646.7A
Other languages
English (en)
Inventor
金炳局
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN115208357A publication Critical patent/CN115208357A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H03K3/0322—Ring oscillators with differential cells
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
    • H03K3/0231—Astable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/013—Modifications of generator to prevent operation by noise or interference
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/30—Modifications for providing a predetermined threshold before switching

Landscapes

  • Logic Circuits (AREA)
  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)

Abstract

本技术包括复制电路和包括复制电路的振荡器。一种复制电路包括：第一端子，被供应具有正电压的复制电压；第二端子，被供应接地电压；复制主电路，连接在第一端子与第二端子之间，并被配置成响应于复制电压来形成第一电流路径；以及复制子电路，与复制主电路并联连接在第一端子与第二端子之间，并被配置成响应于复制电压来形成第二电流路径。流经具有复制子电流量的第二电流路径的电流小于流经具有复制主电流量的第一电流路径的电流。

Description

复制电路和包括复制电路的振荡器
相关申请的交叉引用
本申请要求于2021年4月5日提交的申请号为10-2021-0044277的韩国专利申请的优先权，该韩国专利申请的全部公开内容通过引用并入本文。
技术领域
本公开涉及一种复制电路和包括该复制电路的振荡器，并且更具体地涉及一种能够提高复制电路的可靠性的复制电路和包括该复制电路的振荡器。
背景技术
包括锁相环(PLL)电路的时钟发生器可以生成并输出相位固定的时钟。例如，时钟可以在发射器处被用于发送数据或者在接收器处被用于接收或恢复数据。PLL电路可以被分类为环形PLL电路、电感器-电容器(LC)-PLL电路等。
PLL电路可以包括减小噪声的振荡器，并且振荡器可以包括压控振荡器(VCO)。
发明内容
本公开的实施例提供一种能够提高可靠性的复制电路和包括该复制电路的振荡器。
根据本公开的实施例，一种复制电路包括：第一端子，被供应具有正电压的复制电压；第二端子，被供应接地电压；复制主电路，连接在第一端子与第二端子之间，并被配置成响应于复制电压来形成第一电流路径，以便复制在压控振荡器中生成子时钟和反相子时钟的主电路的电流；以及复制子电路，与复制主电路并联连接在第一端子与第二端子之间，并且被配置成响应于复制电压来形成第二电流路径，以便复制在压控振荡器中用于减小子时钟和反相子时钟的噪声的子电路的电流。复制主电路被配置成使得流经第一电流路径的电流具有复制主电流量，并且复制子电路被配置成使得流经第二电流路径的电流具有小于复制主电流量的复制子电流量。
根据本公开的实施例，一种振荡器包括：压控振荡器，根据控制电压进行操作，该压控振荡器包括主电路和子电路，主电路被配置成通过分别将输入信号和反相输入信号反相来生成时钟和反相时钟，子电路被配置成减小时钟和反相时钟的噪声；复制电路，根据复制电压进行操作，并且包括复制主电路和复制子电路，复制主电路被配置成复制主电路的电压或电流，复制子电路被配置成子电路的电压或电流；以及放大器，被配置成通过放大参考电压与复制电压之间的差，将放大电压输出到压控振荡器和复制电路，以使复制电压和控制电压彼此相等。压控振荡器被配置成响应于放大电压来调整控制电压，并且复制电路被配置成响应于放大电压来保持复制电压的电平，并且复制电压的电平根据配置复制主电路和复制子电路的开关的大小来调整。
根据本公开的实施例，一种振荡电路包括：串联联接在电源节点与接地节点之间的第一晶体管和压控振荡器(VCO)；串联联接在电源节点与接地节点之间的第二晶体管和复制电路；以及放大器，被配置成比较参考电压和复制电压以生成用于控制相应的第一晶体管和第二晶体管的导通电平的控制电压。VCO包括并联联接的第一反相器至第四反相器，第一反相器和第二反相器被配置成将相应的输入反相，并且第三反相器和第四反相器彼此交叉联接并被配置成减小相应的第一反相器和第二反相器的输出的噪声。复制电压是第二晶体管与复制电路之间的节点上的电压。复制电路基于复制电压来复制在第一反相器和第二反相器内流动的主电流以及在第三反相器和第四反相器内流动的子电流。主电流的量大于子电流的量。
本技术可以提高复制电路的可靠性，从而可以提高包括复制电路的振荡器的可靠性。
附图说明
图1是示出根据本公开的实施例的振荡器的示图。
图2是示出根据本公开的实施例的压控振荡器的示图。
图3是示出根据本公开的实施例的第一传输电路(first transmission circuit)的示图。
图4是示出根据本公开的实施例的在压控振荡器的主电路中流动的电流的电流量的示图。
图5是示出根据本公开的实施例的在压控振荡器的子电路中流动的电流的电流量的示图。
图6是示出根据本公开的实施例的复制电路的示图。
图7是示出根据本公开的实施例的包括在复制电路中的晶体管的大小的示图。
图8是示出根据本公开的实施例的在复制电路的复制主电路中流动的电流的电流量的示图。
图9是示出根据本公开的实施例的在复制电路的复制子电路中流动的电流的电流量的示图。
图10是示出根据本公开的实施例的复制电路的总电流量和振荡器的总电流量的示图。
图11是示出根据本公开的实施例的振荡器的基于复制电压和控制电压的电流量的示图。
具体实施方式
示出根据本说明书中公开的构思的实施例的具体结构或功能描述仅是为了描述根据本公开的构思的实施例。根据本公开的构思的实施例可以以各种形式实施，并且不应当被解释为限于本说明书中描述的实施例。
图1是示出根据本公开的实施例的振荡器1000的示图。
参照图1，振荡器1000可以包括放大器110、复制组120和压控(voltage control)组130。
放大器110可以被配置成放大输入到两个输入端子的电压之间的差。参考电压Vref可以被施加到放大器110的负输入端子，并且具有正电压的复制电压Vrep可以被施加到放大器110的正输入端子。例如，当复制电压Vrep高于具有正电压的参考电压Vref时，放大器110可以将通过放大复制电压Vrep与参考电压Vref之间的差而获得的第一放大电压输出到第一节点N1。第一放大电压可以是正电压。相反，当复制电压Vrep低于参考电压Vref时，放大器110可以将通过放大复制电压Vrep与参考电压Vref之间的差而获得的第二放大电压输出到第一节点N1。第二放大电压可以是负电压。
复制组120可以被配置成具有在电学上与压控组130的连接配置相似的连接配置。复制组120可以被配置成接收电源电压VCC并且响应于第一节点N1上的第一放大电压或第二放大电压而生成复制电压Vrep。例如，复制组120可以包括第一开关S1和复制电路REP。第一开关S1可以连接在被供应电源电压VCC的端子与第二节点N2之间，并且可以包括PMOS晶体管，PMOS晶体管的导通电平根据第一节点N1的放大电压进行调整。例如，随着第一节点N1的放大电压降低，第一开关S1的导通电平可以增加，并且随着第一节点N1的放大电压升高，第一开关S1的导通电平可以降低或第一开关S1可以截止(turn off)。复制电路REP可以连接在第二节点N2与被施加接地电压GND的端子之间，并且可以被配置成根据通过第二节点N2供应的复制电压Vrep来使内部电流量保持恒定。
压控组130可以被配置成接收电源电压VCC并且响应于第一节点N1的放大电压而生成具有正电压的控制电压Vvco。例如，压控组130可以包括第二开关S2和压控振荡器(VCO)。第二开关S2可以连接在被供应电源电压VCC的端子与第三节点N3之间，并且可以包括PMOS晶体管，PMOS晶体管的导通电平根据第一节点N1的放大电压进行调整。例如，随着第一节点N1的放大电压降低，第二开关S2的导通电平可以增加，并且随着第一节点N1的放大电压升高，第二开关S2的导通电平可以降低或第二开关S2可以截止。压控振荡器VCO可以连接在第三节点N3与被施加接地电压GND的端子之间，并且可以被配置成响应于输入信号IN而输出时钟CLK。例如，压控振荡器VCO可以被配置成接收控制电压Vvco作为电压源，并且响应于输入信号IN而输出降低了噪声的时钟CLK。
振荡器1000可以进一步包括电容器CAP，电容器CAP连接在第三节点N3与被施加接地电压GND的端子之间以降低控制电压Vvco的噪声。
如图1所示，复制组120和压控组130可以并联连接在被供应电源电压VCC的端子与被施加接地电压GND的端子之间，并且可以被配置成共同响应于第一节点N1的放大电压而输出复制电压Vrep或控制电压Vvco。根据本实施例的复制组120可以包括复制电路REP，复制电路REP由大小与构造压控振荡器VCO的晶体管的大小不同的晶体管来构造，以便在内部保持恒定的电流量。
图2是示出根据本公开的实施例的压控振荡器VCO的示图。
参照图2，压控振荡器VCO可以包括第一传输电路1TRAN至第k传输电路kTRAN，第一传输电路1TRAN至第k传输电路kTRAN被配置成响应于输入信号IN和反相输入信号INb而输出时钟CLK和反相时钟CLKb。反相输入信号INb可以是相位或电平与输入信号IN的相位或电平相反的信号。例如，当输入信号IN是具有高电平的信号时，反相输入信号INb可以是具有低电平的信号。
第一传输电路1TRAN至第k传输电路kTRAN可以通过接收控制电压Vvco作为电压源来工作，并且可以被配置成减小输入信号IN和反相输入信号INb的噪声并输出时钟CLK和反相时钟CLKb。反相时钟CLKb可以是相位与时钟CLK的相位相反的时钟。
第一传输电路1TRAN至第k传输电路kTRAN可以彼此串联连接。因此，输入信号IN和反相输入信号INb可以被输入到第一传输电路1TRAN，并且作为最后的电路的第k传输电路kTRAN可以输出时钟CLK和反相时钟CLKb。作为示例，从第一传输电路1TRAN至第(k-1)传输电路(k-1)TRAN中的每一个输出的时钟和反相时钟是子时钟sCLK和反相子时钟sCLKb，从前一个传输电路输出的子时钟sCLK和反相子时钟sCLKb可以作为下一个传输电路的输入信号和反相输入信号来输入。例如，从第一传输电路1TRAN输出的子时钟sCLK可以作为输入信号而被输入到第二传输电路2TRAN，并且从第一传输电路1TRAN输出的反相子时钟sCLKb可以作为反相输入信号而被输入到第二传输电路2TRAN。
第一传输电路1TRAN至第k传输电路kTRAN可以以相同的结构来配置。在将第一传输电路1TRAN作为示例进行描述时，第一传输电路1TRAN可以包括两个主反相器I1和I2以及两个子反相器I3和I4。主反相器I1和I2可以响应于输入信号IN和反相输入信号INb来确定子时钟sCLK的相位和反相子时钟sCLKb的相位，并且子反相器I3和I4可以减少从主反相器I1和I2输出的子时钟sCLK和反相子时钟sCLKb的噪声。例如，第一反相器I1可以被配置成通过将输入信号IN反相来输出子时钟sCLK，并且第二反相器I2可以被配置成通过将反相输入信号INb反相来输出反相子时钟sCLKb。第一反相器I1的输出节点和第二反相器I2的输出节点可以被配置成彼此分开，并且第三反相器I3和第四反相器I4可以并联连接在被施加控制电压Vvco的端子与被施加接地电压GND的端子之间。第三反相器I3和第四反相器I4可以分别接收第一反相器I1和第二反相器I2的输出节点的信号，并分别向第二反相器I2和第一反相器I1的输出节点输出信号。例如，第三反相器I3可以被配置成将从第一反相器I1输出的子时钟sCLK反相并将反相子时钟sCLKb传输到第二反相器I2的输出节点，第四反相器I4可以被配置成将从第二反相器I2输出的反相子时钟sCLKb反相并将子时钟sCLK传输到第一反相器I1的输出节点。下面更具体地描述第一传输电路1TRAN的配置。
图3是示出本公开的实施例的第一传输电路1TRAN的示意图。
参照图3，第一传输电路1TRAN可以包括：主电路MAC，被配置成确定子时钟sCLK和反相子时钟sCLKb的相位；以及子电路SBC，被配置成减小子时钟sCLK和反相子时钟sCLKb的噪声。
主电路MAC可以包括：第一反相器I1，被配置成通过将输入信号IN反相来输出子时钟sCLK；以及第二反相器I2，被配置成通过将反相输入信号INb反相来输出反相子时钟sCLKb。第一反相器I1和第二反相器I2可以以相同的结构来实施。例如，第一反相器I1和第二反相器I2可以包括第三开关S3至第六开关S6。第三开关S3至第六开关S6的大小可以由配置每个开关的晶体管的宽度和长度来确定。例如，第三开关S3和第五开关S5的大小可以彼此相同地实施，并且第四开关S4和第六开关S6的大小可以彼此相同地实施。第三开关S3和第五开关S5的大小可以被实施为大于第四开关S4和第六开关S6的大小，并且第三开关S3至第六开关S6的大小可以彼此相同地实施。
第一反相器I1可以包括第三开关S3和第四开关S4，第三开关S3和第四开关S4串联连接在被施加控制电压Vvco的端子与被施加接地电压GND的端子之间。第三开关S3可以包括PMOS晶体管，PMOS晶体管被配置成响应于输入信号IN而将正电压施加到第四节点N4。第四开关S4可以包括NMOS晶体管，NMOS晶体管被配置成响应于输入信号IN而使第四节点N4放电。因为第三开关S3和第四开关S4利用不同类型的晶体管来实施，所以第三开关S3和第四开关S4可以响应于输入信号IN而以不同的电平导通或在不同的时间截止。在下文中，根据输入信号IN流经第四节点N4的电流量是第一主电流量1mIp。
第二反相器I2可以包括第五开关S5和第六开关S6，第五开关S5和第六开关S6串联连接在被施加控制电压Vvco的端子与被施加接地电压GND的端子之间。第五开关S5可以包括PMOS晶体管，PMOS晶体管被配置成响应于反相输入信号INb而将正电压施加到第五节点N5。第六开关S6可以包括NMOS晶体管，NMOS晶体管被配置成响应于反相输入信号INb而使第五节点N5放电。因为第五开关S5和第六开关S6利用不同类型的晶体管来实施，所以第五开关S5和第六开关S6可以响应于反相输入信号INb而以不同的电平导通或在不同的时间截止。在下文中，根据反相输入信号INb流经第五节点N5的电流量是第二主电流量2mIp。
第三反相器I3和第四反相器I4可以由第七开关S7至第十开关S10来配置，以便减小子时钟sCLK和反相子时钟sCLKb的噪声，其中第七开关S7至第十开关S10的大小小于第一反相器I1和第二反相器I2中包括的开关S3至S6的大小。随着配置开关的晶体管的大小减小，开关的导通电平减小，并且因此可以精细地调整电流量。
在第七开关S7至第十开关S10之中，第七开关S7和第九开关S9的大小可以彼此相同地实施，并且第八开关S8和第十开关S10的大小也可以彼此相同地实施。第七开关S7和第九开关S9的大小可以被实施为大于第八开关S8和第十开关S10的大小，或者可以彼此相同地实施。因为第七开关S7至第十开关S10的大小可由配置每个开关的晶体管的宽度和长度确定，所以第七开关S7至第十开关S10的宽度和长度可以根据第七开关S7至第十开关S10的大小来确定。例如，第七开关S7和第九开关S9的宽度可以相同，并且长度也可以相同。例如，第八开关S8和第十开关S10的宽度可以相同，并且长度也可以相同。例如，将第七开关S7实施为大小大于第八开关S8的大小的情况可以表示第七开关S7的宽度和长度可以分别大于第八开关S8的宽度和长度。例如，在将第七开关S7实施为大小大于第八开关S8的大小的情况下，当第七开关S7和第八开关S8的宽度相同时，第七开关S7的长度可以长于第八开关S8的长度。例如，在将第七开关S7实施为大小大于第八开关S8的大小的情况下，当第七开关S7和第八开关S8的长度相同时，第七开关S7的宽度可以宽于第八开关S8的宽度。第七开关S7和第九开关S9的大小可以被实施为小于第三开关S3和第五开关S5的大小，并且第八开关S8和第十开关S10的大小可以被实施为小于第四开关S4和第六开关S6的大小。
“表1”示出了包括在主电路MAC中的第三开关S3至第六开关S6的大小与包括在子电路SBC中的第七开关S7至第十开关S10的大小之间的比较。
【表1】
Figure BDA0003411383760000091
参照“表1”，包括在主电路MAC中的第三开关S3至第六开关S6以第一大小1SZ来实施，并且包括在子电路SBC中的第七开关S7至第十开关S10以第二大小2SZ来实施。因为第二大小2SZ小于第一大小1SZ，所以包括在子电路SBC中的第七开关S7至第十开关S10可以以小于第三开关S3至第六开关S6的大小来实施。
【表2】
Figure BDA0003411383760000092
参照“表2”，包括在主电路MAC中的第三开关S3和第五开关S5以第一大小1SZ来实施，第四开关S4和第六开关S6以第二大小2SZ来实施，包括在子电路SBC中的第七开关S7和第九开关S9以第三大小3SZ来实施，第八开关S8和第十开关S10以第四大小4ZS来实施。“表2”的大小与“表1”的大小无关。第二大小2SZ可以小于第一大小1SZ，并且第四大小4SZ可以小于第三大小3SZ。第三大小3SZ可以小于第一大小1SZ，并且第四大小4SZ可以小于第二大小2SZ。也就是说，包括在子电路SBC中的开关可以被实施为小于包括在主电路MAC中的开关。另外，包括在子电路SBC中的第七开关S7和第九开关S9的大小可以被实施为等于或小于包括在主电路MAC中的第四开关S4和第六开关S6的大小。
第三反相器I3可以包括第七开关S7和第八开关S8，第七开关S7和第八开关S8串联连接在被施加控制电压Vvco的端子与被施加接地电压GND的端子之间。第七开关S7可以包括PMOS晶体管，PMOS晶体管被配置成响应于施加到第四节点N4的子时钟sCLK而将正电压施加到第五节点N5。第八开关S8可以包括NMOS晶体管，NMOS晶体管被配置成响应于施加到第四节点N4的子时钟sCLK而使第五节点N5放电。因为第七开关S7和第八开关S8利用不同类型的晶体管来实施，所以第七开关S7和第八开关S8可以响应于子时钟sCLK而以不同的电平导通或在不同的时间截止。在下文中，根据子时钟sCLK流经第五节点N5的电流量是第一子电流量1sIp。
第四反相器I4可以包括第九开关S9和第十开关S10，第九开关S9和第十开关S10串联连接在被施加控制电压Vvco的端子与被施加接地电压GND的端子之间。第九开关S9可以包括PMOS晶体管，PMOS晶体管被配置成响应于施加到第五节点N5的反向子时钟sCLKb而将正电压施加到第四节点N4。第十开关S10可以包括NMOS晶体管，NMOS晶体管被配置成响应于施加到第五节点N5的反相子时钟sCLKb而使第四节点N4放电。因为第九开关S9和第十开关S10利用不同类型的晶体管来实施，所以第九开关S9和第十开关S10可以响应于反相子时钟sCLKb而以不同的电平导通或在不同的时间截止。在下文中，根据反相子时钟sCLKb流经第四节点N4的电流量是第二子电流量2sIp。
主电路MAC和子电路SBC的电流量中的每一个被描述如下。
图4是示出根据本公开的实施例的在压控振荡器的主电路中流动的电流的电流量的示图，并且图5是示出根据本公开的实施例的在压控振荡器的子电路中流动的电流的电流量的示图。
参照图3和图4，因为主电路MAC被配置成响应于输入信号IN和反相输入信号INb而输出子时钟sCLK和反相子时钟sCLKb，所以当输入信号IN从高电平H转变为低电平L时，子时钟sCLK可以从低电平L转变为高电平H。因为主电路MAC被供应有控制电压Vvco并且通过接地电压GND接地，所以具有高电平H的电压可以是控制电压Vvco，并且低电平L是接地电压GND的电平。当输入信号IN为高电平H时，因为反相输入信号INb具有低电平L，所以当输入信号IN从高电平H转变为低电平L时，反相输入信号INb可以从低电平L转变为高电平H。当反相输入信号INb从低电平L转变为高电平H时，反相子时钟sCLKb可以从高电平H转变为低电平L。
第一反相器I1的第一主电流量1mIp可以在第四开关S4导通并且在第四节点N4中形成电流路径的预定时段期间增加，并且第二反相器I2的第二主电流量2mIp可以在第六开关S6导通并且在第五节点N5中形成电流路径的预定时段期间增加。因此，当子时钟sCLK从高电平H转变为低电平L时，第一主电流量1mIp可以暂时增加，并且当反相子时钟sCLKb从高电平H转变为低电平L时，第二主电流量2mIp可以暂时增加。
参照图3和图5，因为子电路SBC被配置成响应于子时钟sCLK和反相子时钟sCLKb而调整不同的第四节点N4和第五节点N5的子时钟sCLK和反相子时钟sCLKb的电平，所以当输入信号IN从高电平H转变为低电平L时，子时钟sCLK可以从低电平L转变为高电平H。因为子电路SBC的大小小于主电路MAC的大小，所以子电路SBC中电流量增加的时间点可以是子时钟sCLK或反相子时钟sCLKb从高电平H降低到降低后的高电平H_dec的时间，并且是子时钟sCLK或反相子时钟sCLKb从低电平L增加到增加后的低电平L_inc的时间。例如，因为第七开关S7至第十开关S10的阈值电压低于第三开关S3至第六开关S6的阈值电压，所以当第七开关S7或第九开关S9导通时，可以通过输出节点来输出电平低于控制电压Vvco的电平的降低的控制电压Vvco_dec。降低的控制电压Vvco_dec可以是比控制电压Vvco低第七开关S7或第九开关S9的阈值电压的电压。当第八开关S8或第十开关S10导通时，可以通过输出节点来输出电平高于接地电压GND的电平的增加的接地电压GND_inc。因此，当第七开关S7或第八开关S8导通或者第九开关S9或第十开关S10导通时，第一子电流量1sIp或第二子电流量2sIp可以暂时增加。
图6是示出根据本公开的实施例的复制电路REP的示图。
参照图6，复制电路REP可以包括复制主电路MAC_R和复制子电路SBC_R。复制主电路MAC_R可以被配置成复制包括在压控振荡器中的、图3的主电路MAC的电压或电流，并且复制子电路SBC_R可以被配置成复制包括在压控振荡器中的、图3的子电路SBC的电压或电流。然而，因为图3的输入信号IN和图3的反相输入信号INb没有被施加到根据本实施例的复制电路REP，所以可以与图1的压控振荡器VCO不同地保持恒定的电流量。复制主电路MAC_R和复制子电路SBC_R被具体描述如下。
复制主电路MAC_R可以连接在被供应复制电压Vrep的第六节点N6与被供应接地电压GND的第七节点N7之间。第十一开关S11和第十二开关S12可以串联连接在第六节点N6与第七节点N7之间。例如，第十一开关S11可以连接在第六节点N6与第十二开关S12之间，并且第十二开关S12可以连接在第十一开关S11与第七节点N7之间。第十一开关S11可以包括PMOS晶体管，接地电压GND被施加到PMOS晶体管的栅极。第十二开关S12可以包括NMOS晶体管，NMOS晶体管的栅极连接到第六节点N6。也就是说，第十一开关S11可以根据接地电压GND而始终导通，并且第十二开关S12可以在复制电压Vrep保持正电压时始终导通。
当第十一开关S11和第十二开关S12导通时，第六节点N6、第十一开关S11、第十二开关S12和第七节点N7可以进行电连接，并且因此可以形成电流路径。在下文中，沿着复制主电路MAC_R的电流路径流动的电流的电流量是复制主电流量mIp_R。第十一开关S11和第十二开关S12可以以相同的大小来实施，或者第十一开关S11可以被实施为大于第十二开关S12。
复制子电路SBC_R可以连接在被供应复制电压Vrep的第六节点N6与被供应接地电压GND的第七节点N7之间。也就是说，复制主电路MAC_R和复制子电路SBC_R可以并联连接在第六节点N6与第七节点N7之间。一系列的第十三开关S13和第十四开关S14以及一系列的第一电阻器1R和第二电阻器2R可以并联连接在第六节点N6与第七节点N7之间。例如，第十三开关S13和第十四开关S14可以串联连接在第六节点N6与第七节点N7之间，并且第一电阻器1R和第二电阻器2R也可以串联连接在第六节点N6与第七节点N7之间。一系列的第十三开关S13和第十四开关S14以及一系列的第一电阻器1R和第二电阻器2R可以并联连接在第六节点N6与第七节点N7之间。第十三开关S13可以连接在第六节点N6与第十四开关S14之间，并且第十四开关S14可以连接在第十三开关S13与第七节点N7之间。第一电阻器1R可以连接在第六节点N6与第二电阻器2R之间，并且第二电阻器2R可以连接在第一电阻器1R与第七节点N7之间。第一电阻器1R和第二电阻器2R可以通过第八节点N8彼此连接。第一电阻器1R可以被配置成具有比第二电阻器2R的电阻值高的电阻值。例如，第一电阻器1R可以被配置成具有比第二电阻器2R的固定电阻值高的电阻值，或者可以由电阻值高于第二电阻器2R的电阻值的可变电阻器来配置。
第十三开关S13可以包括PMOS晶体管，PMOS晶体管的栅极连接到第八节点N8。第十四开关S14可以包括NMOS晶体管，NMOS晶体管的栅极连接在第十三开关S13与第十四开关S14之间。当将具有正电压的复制电压Vrep施加到第六节点N6时，由于第一电阻器1R，可以将低于复制电压Vrep的正电压施加到第八节点N8。因此，第十三开关S13可以由比第十一开关S11的电平低的电平来导通。
当第十三开关S13由低电平导通时，因为低于复制电压Vrep的正电压也被施加到第十三开关S13与第十四开关S14之间的节点，所以第十四开关S14可以由比开关S12的电平低的电平来导通。在下文中，沿复制子电路SBC_R的电流路径流动的电流的电流量是复制子电流量sIp_R。
因为第十三开关S13和第十四开关S14的导通电平低于第十一开关S11和第十二开关S12的导通电平，所以复制子电流量sIp_R的值可以低于复制主电流量mIp_R的值。为此，可以将复制子电路SBC_R的大小实施为小于复制主电路MAC_R的大小。例如，第十三开关S13和第十四开关S14可以具有相同的大小，或者第十三开关S13可以被实施为大于第十四开关S14。第十三开关S13可以被实施为小于第十一开关S11，并且第十四开关S14可以被实施为小于第十二开关S12。另外，第十四开关S14可以被实施为等于或小于第十一开关S11。
“表3”中示出了包括在复制主电路MAC_R中的第十一开关S11和第十二开关S12的大小与包括在复制子电路SBC_R中的第十三开关S13和第十四开关S14的大小之间的比较。
【表3】
Figure BDA0003411383760000141
参照“表3”，包括在复制主电路MAC_R中的第十一开关S11和第十二开关S12以第三大小3SZ来实施，并且包括在复制子电路SBC_R中的第十三开关S13和第十四开关S14以第四大小4SZ来实施。“表3”的大小与“表1”和“表2”的大小无关。因为第四大小4SZ小于第三大小3SZ，所以包括在复制子电路SBC_R中的第十三开关S13和第十四开关S14可以以比包括在复制主电路MAC_R中的第十一开关S11和第十二开关S12的大小更小的大小来实施。因此，复制子电流量sIp_R可以小于复制主电流量mIp_R。
【表4】
Figure BDA0003411383760000151
参照“表4”，包括在复制主电路MAC_R中的第十一开关S11以第一大小1SZ来实施，第十二开关S12以第二大小2SZ来实施，包括在复制子电路SBC_R中的第十三开关S13以第三大小3SZ来实施，并且第十四开关S14以第四大小4ZS来实施。“表4”的大小与“表1”至“表3”的大小无关。第二大小2SZ可以小于第一大小1SZ，并且第四大小4SZ可以小于第三大小3SZ。第三大小3SZ可以小于第一大小1SZ，并且第四大小4SZ可以小于第二大小2SZ。也就是说，包括在复制子电路SBC_R中的开关可以被实施为小于包括在复制主电路MAC_R中的开关。另外，包括在复制子电路SBC_R中的第十三开关S13的大小可以被实施为等于或小于包括在复制主电路MAC_R中的第十二开关S12的大小。
“表5”示出了包括在图3的第一传输电路1TRAN中的开关的大小与包括在复制电路REP中的开关的大小之间的比较。
【表5】
Figure BDA0003411383760000152
Figure BDA0003411383760000161
参照“表5”，包括在主电路MAC中的开关可以具有最大的第一大小1SZ，包括在复制主电路MAC_R中的开关可以以小于第一大小1SZ的第三大小3SZ来实施，包括在复制子电路SBC_R中的开关可以以小于第三大小3SZ的第四大小4SZ来实施，并且包括在子电路SBC中的开关可以具有最小的第二大小2SZ。
【表6】
Figure BDA0003411383760000162
参照“表6”，包括在主电路MAC中的第三开关S3和第五开关S5可以具有最大的第一大小1SZ，并且包括在复制子电路SBC_R中的第十四开关S14可以具有最小的第八大小8SZ。例如，包括在复制主电路MAC_R中的第十一开关S11可以被实施为小于包括在主电路MAC中的第三开关S3和第五开关S5，并且包括在复制主电路MAC_R中的第十二开关S12可以被实施为小于包括在主电路MAC中的第四开关S4和第六开关S6。包括在复制主电路MAC_R中的第十三开关S13可以被实施为小于包括在主电路MAC中的第七开关S7和第九开关S9，并且包括在复制主电路MAC_R中的第十四开关S14可以被实施为小于包括在主电路MAC中的第八开关S8和第十开关S10。
图7是示出根据本公开的实施例的包括在复制电路中的晶体管的大小的示图。
参照图6和图7，晶体管TR可以包括形成在晶圆的有源区ACT中的漏极DR和源极SC以及形成在有源区ACT上的栅极GT。当作为示例描述第十一开关S11时，漏极DR可以连接到第六节点N6，源极SC可以连接到第十二开关S12的漏极，并且栅极GT可以连接到被施加接地电压GND的端子。第十一开关S11的大小可以根据晶体管TR的宽度W和长度L来确定。当作为示例描述第十二开关S12时，漏极DR可以连接到第十一开关S11，源极SC可以连接到第七节点N7，并且栅极GT可以连接到第六节点N6。第十二开关S12的大小可以根据晶体管TR的宽度W和长度L来确定。随着配置第十一开关S11和第十二开关S12的晶体管TR的宽度W和长度L的减小，复制主电路MAC_R的复制主电流量mIp_R可以减小。
图8是示出根据本公开的实施例的在复制电路的复制主电路中流动的电流的电流量的示图，并且图9是示出根据本公开的实施例的在复制电路的复制子电路中流动的电流的电流量的示图。
参照图3、图6和图8，第一主电流量1mIp和第二主电流量2mIp可以具有由于输入到图3中的第一传输电路1TRAN的输入信号IN和反相输入信号INb而造成的波形。然而，因为不存在输入到复制电路REP的信号，所以复制主电流量mIp_R可以保持在恒定值。因此，图1的振荡器1000中的主电流量可以是通过将复制主电流量mIp_R与图2的第一传输电路1TRAN至第k传输电路kTRAN中的每一个的第一主电流量1mIp和第二主电流量2mIp相加而计算出的总主电流量mIp_T。
参照图3、图6和图9，第一子电流量1sIp和第二子电流量2sIp可以具有由于输入到图3的第一传输电路1TRAN的输入信号IN和反相输入信号INb而造成的波形。然而，因为不存在输入到复制电路REP的信号，所以复制子电流量sIp_R可以保持在恒定值。因此，图1的振荡器1000中的子电流量可以是通过将复制子电流量sIp_R与图2的第一传输电路1TRAN至第k传输电路kTRAN中的每一个的第一子电流量1sIp和第二子电流量2sIp相加而计算出的总子电流量sIp_T。
图10是示出根据本公开的实施例的复制电路的总电流量和振荡器的总电流量的示图。
参照图10和表3，根据开关的大小，传输电路的总子电流量sIp_T最小，并且复制电路REP的复制子电流量sIp_R大于总子电流量sIp_T。因为包括在复制主电路MAC_R和主电路MAC中的开关被实施为其大小大于包括在复制子电路SBC_R和子电路SBC中的开关的大小，所以复制主电流量mIp_R和总主电流量mIp_T大于复制子电流量sIp_R和总子电流量sIp_T。因为包括在主电路MAC中的开关被实施为其大小大于包括在复制主电路MAC_R中的开关的大小，所以总主电流量mIp_T大于复制主电流量mIp_R。因此，图1的振荡器1000的总复制电流量Ip_R_T作为整体可以保持恒定，并且总电流量Ip_T可以响应于输入信号IN而形成波形。
图11是示出根据本公开的实施例的振荡器的基于复制电压和控制电压的电流量的示图。
参照图11，当在图1中的振荡器1000内部生成的控制电压Vvco和复制电压Vrep为低时，在振荡器1000内部流动的电流量减少，并且因此总复制电流量Ip_R_T和总电流量Ip_T可以减少。随着总电流量Ip_T减小，幅值PK也减小，并且因此可能难以去除噪声。相反，当控制电压Vvco和复制电压Vrep为高时，在振荡器1000内部流动的电流量增加，并且因此总复制电流量Ip_R_T和总电流量Ip_T可以增加。随着总电流量Ip_T增加，电流量的幅值PK也增加，并且因此波形的最大峰值与最小峰值之间的差增大。因此，噪声的去除可以变容易。
已经在附图和说明书中描述了本公开的各个实施例。尽管本文使用了特定术语，但是术语仅是为了描述本公开的实施例。因此，本公开不限于上述实施例，并且许多变型在本公开的精神和范围内是可能的。对于本领域技术人员应当显而易见的是，除了本文公开的实施例之外，还可以基于本公开的技术范围进行各种修改。可以合并实施例以形成附加的实施例。
需要说明的是，虽然已经结合本公开的实施例对本公开的技术精神进行了描述，但是这仅出于说明的目的，并且不应当理解为限制。本领域普通技术人员应当理解的是，在不脱离本公开和所附权利要求书的技术精神的情况下，可以对其进行各种改变。
例如，针对在上述实施例中作为示例提供的逻辑门和晶体管，可以根据输入信号的极性来实施不同的位置和类型。

Claims (20)

1.一种复制电路，包括：
第一端子，被供应具有正电压的复制电压；
第二端子，被供应接地电压；
复制主电路，连接在所述第一端子与所述第二端子之间，并且响应于所述复制电压来形成第一电流路径，以便复制在压控振荡器中生成子时钟和反相子时钟的主电路的电流；以及
复制子电路，与所述复制主电路并联连接在所述第一端子与所述第二端子之间，并且响应于所述复制电压来形成第二电流路径，以便复制在所述压控振荡器中用于减小所述子时钟和所述反相子时钟的噪声的子电路的电流，
其中所述复制主电路使得流经所述第一电流路径的电流具有复制主电流量，并且
其中所述复制子电路使得流经所述第二电流路径的电流具有小于所述复制主电流量的复制子电流量。
2.根据权利要求1所述的复制电路，其中所述复制主电路包括第一开关和第二开关，所述第一开关和所述第二开关串联连接在所述第一端子与所述第二端子之间。
3.根据权利要求2所述的复制电路，
其中所述第一开关包括PMOS晶体管，所述PMOS晶体管连接在所述第一端子与所述第二开关之间，并且
其中所述第一开关的栅极连接到被供应所述接地电压的端子。
4.根据权利要求2所述的复制电路，
其中所述第二开关包括NMOS晶体管，所述NMOS晶体管连接在所述第一开关与所述第二端子之间，并且
其中所述第二开关的栅极连接到所述第一端子。
5.根据权利要求1所述的复制电路，
其中所述复制子电路包括：
第三开关和第四开关，所述第三开关和所述第四开关串联连接在所述第一端子与所述第二端子之间；以及
第一电阻器和第二电阻器，所述第一电阻器和第二电阻器与所述第三开关和所述第四开关并联连接所述第一端子与所述第二端子之间。
6.根据权利要求5所述的复制电路，
其中所述第三开关包括PMOS晶体管，所述PMOS晶体管连接在所述第一端子与所述第四开关之间，并且
其中所述第三开关的栅极连接到所述第一电阻器与所述第二电阻器之间的节点。
7.根据权利要求5所述的复制电路，
其中所述第四开关包括NMOS晶体管，所述NMOS晶体管连接在所述第三开关与所述第二端子之间，并且
其中所述第四开关的栅极连接到所述第三开关与所述第四开关之间的节点。
8.根据权利要求5所述的复制电路，其中所述第一电阻器和所述第二电阻器串联连接在所述第一端子与所述第二端子之间。
9.根据权利要求5所述的复制电路，其中所述第一电阻器的电阻值大于所述第二电阻器的电阻值。
10.根据权利要求1所述的复制电路，其中所述复制主电路和所述复制子电路中的每一个都包括开关，并且配置所述复制子电路的开关的大小小于配置所述复制主电路的开关的大小。
11.一种振荡器包括：
压控振荡器，根据控制电压进行操作，并且包括：
主电路，通过分别将输入信号和反相输入信号反相来生成时钟和反相时钟；以及
子电路，减小所述时钟和所述反相时钟的噪声；
复制电路，根据复制电压进行操作，并且包括：
复制主电路，复制所述主电路的电压或电流；以及
复制子电路，复制所述子电路的电压或电流；以及
放大器，通过放大参考电压与复制电压之间的差，将放大电压输出到所述压控振荡器和所述复制电路，以使所述复制电压和所述控制电压彼此相等，
其中所述压控振荡器响应于所述放大电压来调整所述控制电压，并且所述复制电路响应于所述放大电压来保持所述复制电压的电平，并且
其中所述复制电压的电平根据配置所述复制主电路和所述复制子电路的开关的大小来调整。
12.根据权利要求11所述的振荡器，其中所述主电路包括：
第一反相器，根据所述控制电压进行操作，并且通过将所述输入信号反相来输出所述时钟；以及
第二反相器，根据所述控制电压进行操作，并且通过将所述反相输入信号反相来输出所述反相时钟。
13.根据权利要求12所述的振荡器，其中所述子电路包括：
第三反相器，根据所述控制电压进行操作，并且通过将所述时钟反相来将所述反相时钟输出到所述第二反相器的输出节点；以及
第四反相器，根据所述控制电压进行操作，并且通过将所述反相时钟反相来将所述时钟输出到所述第一反相器的输出节点。
14.根据权利要求13所述的振荡器，其中在所述子电路的内部流动的子电流量小于在所述主电路的内部流动的主电流量。
15.根据权利要求13所述的振荡器，其中所述第三反相器和所述第四反相器中的每一个的大小小于所述第一反相器和所述第二反相器中的每一个的大小。
16.根据权利要求11所述的振荡器，
其中所述复制主电路包括：第一开关和第二开关，所述第一开关和所述第二开关串联连接在被供应所述复制电压的第一端子与被供应所述接地电压的第二端子之间，并且
其中所述复制子电路包括：
第三开关和第四开关，串联连接在所述第一端子与所述第二端子之间；以及
第一电阻器和第二电阻器，串联连接在所述第一端子与所述第二端子之间。
17.根据权利要求16所述的振荡器，
其中所述第一开关包括PMOS晶体管，所述PMOS晶体管连接在所述第一端子与所述第二开关之间，
其中所述第二开关包括NMOS晶体管，所述NMOS晶体管连接在所述第一开关与所述第二端子之间，
其中所述第三开关包括PMOS晶体管，所述PMOS晶体管连接在所述第一端子与所述第四开关之间，并且
其中所述第四开关包括NMOS晶体管，所述NMOS晶体管连接在所述第三开关与所述第二端子之间。
18.根据权利要求17所述的振荡器，
其中所述第一开关的栅极连接到被供应所述接地电压的端子，
其中所述第二开关的栅极连接到所述第一端子，
其中所述第三开关的栅极连接到所述第一电阻器与所述第二电阻器之间的节点，并且
其中所述第四开关的栅极连接到所述第三开关与所述第四开关之间的节点。
19.根据权利要求16所述的振荡器，其中所述第三开关和所述第四开关中的每一个的大小小于所述第一开关和所述第二开关中的每一个的大小。
20.根据权利要求16所述的振荡器，其中所述第一电阻器的电阻值大于所述第二电阻器的电阻值。
CN202111530646.7A 2021-04-05 2021-12-15 复制电路和包括复制电路的振荡器 Pending CN115208357A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2021-0044277 2021-04-05
KR1020210044277A KR20220138285A (ko) 2021-04-05 2021-04-05 레플리카 회로 및 이를 포함하는 오실레이터

Publications (1)

Publication Number Publication Date
CN115208357A true CN115208357A (zh) 2022-10-18

Family

ID=83449194

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111530646.7A Pending CN115208357A (zh) 2021-04-05 2021-12-15 复制电路和包括复制电路的振荡器

Country Status (3)

Country Link
US (1) US11637549B2 (zh)
KR (1) KR20220138285A (zh)
CN (1) CN115208357A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023003199A (ja) * 2021-06-23 2023-01-11 キオクシア株式会社 半導体集積回路、半導体記憶装置、メモリシステム及び周波数発生方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3260615B2 (ja) * 1996-02-08 2002-02-25 株式会社東芝 電圧制御発振器
US5963101A (en) * 1997-11-18 1999-10-05 Vlsi Technology, Inc. VCO with local feedback for low power supply noise sensitivity
TWI378646B (en) * 2009-09-14 2012-12-01 Sunplus Technology Co Ltd Frequency synthesis system with self-calibrated loop stability and bandwidth
US8362848B2 (en) 2011-04-07 2013-01-29 Qualcomm Incorporated Supply-regulated VCO architecture
US9099995B2 (en) 2013-03-14 2015-08-04 Qualcomm Incorporated Ring oscillator circuit and method
JP6311488B2 (ja) * 2014-06-30 2018-04-18 富士通株式会社 発振回路
US11424751B1 (en) * 2021-06-17 2022-08-23 Taiwan Semiconductor Manufacturing Company Ltd. Programmable regulator voltage controlled ring oscillator

Also Published As

Publication number Publication date
KR20220138285A (ko) 2022-10-12
US11637549B2 (en) 2023-04-25
US20220321109A1 (en) 2022-10-06

Similar Documents

Publication Publication Date Title
US7298183B2 (en) High frequency divider circuits and methods
US8570109B2 (en) Ring oscillator for generating oscillating clock signal
KR100861919B1 (ko) 다 위상 신호 발생기 및 그 방법
US6643790B1 (en) Duty cycle correction circuit with frequency-dependent bias generator
US6750689B2 (en) Method and apparatus for correcting a clock duty cycle in a clock distribution network
EP0738438A1 (en) Cascode switched charge pump circuit
US6856558B1 (en) Integrated circuit devices having high precision digital delay lines therein
CN115208357A (zh) 复制电路和包括复制电路的振荡器
US20060232346A1 (en) Integrated circuit including a ring oscillator circuit
EP1352472B1 (en) Circuit for receiving and driving a clock-signal
US7479839B1 (en) Varactor bank switching based on negative control voltage generation
KR100510504B1 (ko) 차동 전하펌프 및 이를 구비하는 위상 동기 루프
US7511584B2 (en) Voltage controlled oscillator capable of operating in a wide frequency range
JP2011130518A (ja) チャージポンプ回路
US7321270B2 (en) Current-controlled CMOS ring oscillator circuit
JP2007295561A (ja) フェーズロックループ用制御可能な電流源
JP3747578B2 (ja) 電圧制御差動遅延素子、電圧制御発振器、位相ループ、電圧制御差動遅延素子を製造する方法、製造するシステムおよび使用する方法。
US10367494B2 (en) Fast-response references-less frequency detector
US6861911B2 (en) Self-regulating voltage controlled oscillator
US5631590A (en) Synchronized clock signal regenerating circuit
KR100528545B1 (ko) 차지펌프회로
US20160191030A1 (en) Voltage controlled delay circuit and voltage controlled oscillator including the same
KR100424174B1 (ko) 페이스 락 루프 회로
Choudhary et al. Design Considerations for Low Spur Charge Pump in High Performance Phase Locked Loops
KR100274154B1 (ko) 고속저잡음링발진기용지연셀

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination