JP2003338740A - 高耐圧スイッチング回路 - Google Patents

Abstract

(57)【要約】 【課題】 高電圧の出力信号を出力することを可能にし
た高耐圧スイッチング回路を提供する。 【解決手段】 高耐圧が得られるＮチャンネルＭＯＳＦ
ＥＴ２をソース接地して、ＮチャンネルＭＯＳＦＥＴ２
のドレインと電源端子４０との間に複数のＰチャンネル
ＭＯＳＦＥＴ（３ａ，３ｂ）を直列接続し、Ｐチャンネ
ルＭＯＳＦＥＴ３ｂには所定の直流電位を与え、入力端
子４２から入力された入力信号でＮチャンネルＭＯＳＦ
ＥＴ２のゲートを駆動する一方、反転器５０，Ｎチャン
ネルＭＯＳＦＥＴ１を介して入力信号と同相の信号でＰ
チャンネルＭＯＳＦＥＴ３ａのゲートを駆動する。する
と、ＰチャンネルＭＯＳＦＥＴの耐圧よりも大きい電圧
振幅で出力信号をスイッチングすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高耐圧スイッチン
グ回路に係り、特に低耐圧のＭＯＳ型電界効果トランジ
スタ（以下、ＭＯＳＦＥＴと略す）を使用しても高電圧
の出力信号を出力することが可能な高耐圧スイッチング
回路に関するものである。

【０００２】

【従来の技術】従来の技術では、高電圧の信号をスイッ
チングする回路を構成するためには、高耐圧のＰチャン
ネルＭＯＳＦＥＴと高耐圧のＮチャンネルＭＯＳＦＥＴ
が必要であった。

【０００３】図４は、従来の高耐圧スイッチング回路で
ある。図４の高耐圧スイッチング回路において、１，２
は高耐圧ＮチャンネルＭＯＳＦＥＴ、３は高耐圧Ｐチャ
ンネルＭＯＳＦＥＴ、１０は抵抗、４０は電源電圧が供
給される高電位側の電源端子、４１は出力信号を出力す
る出力端子、４２は入力端子、５０は入力端子４０から
入力される入力信号を反転する反転器である。

【０００４】そして、電源端子４０に高い電源電圧Ｖｃ
ｃが印加されている状態で、入力端子４２から入力され
る入力信号がローレベルになると、高耐圧Ｎチャンネル
ＭＯＳＦＥＴ２がオフ状態となり、反転器５０の出力信
号（入力信号の反転信号）に応じて動作する高耐圧Ｎチ
ャンネルＭＯＳＦＥＴ１がオン状態となる。すると、抵
抗１０に電流が流れて、高耐圧ＰチャンネルＭＯＳＦＥ
Ｔ３のゲート電位が下がり、高耐圧ＰチャンネルＭＯＳ
ＦＥＴ３はオンとなり、出力端子４１には電源電圧Ｖｃ
ｃとほぼ等しいハイレベルの出力信号が出力される。

【０００５】逆に、入力端子４２から入力される入力信
号がハイレベルになると、高耐圧ＮチャンネルＭＯＳＦ
ＥＴ２がオン状態となり、入力信号の反転信号で動作す
る高耐圧ＮチャンネルＭＯＳＦＥＴ１がオフ状態とな
る。これにより、抵抗１０の電圧降下がゼロになり、高
耐圧ＰチャンネルＭＯＳＦＥＴ３がオフ状態となり、出
力端子４１にはローレベルの出力信号が出力される。

【０００６】

【発明が解決しようとする課題】このような従来の高耐
圧スイッチング回路では、高耐圧ＮチャンネルＭＯＳＦ
ＥＴ１，２及び高耐圧ＰチャンネルＭＯＳＦＥＴ３のそ
れぞれに同様の高電圧が印加されるため、それぞれのＭ
ＯＳＦＥＴに対して同レベルの高耐圧が要求される。

【０００７】しかしながら、同一の半導体基板上にこの
高耐圧スイッチング回路を集積化する場合、Ｐチャンネ
ルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴとのどちら
とも高耐圧化するには、特殊な拡散工程が必要となるこ
と、更には拡散工程の数が増えること等の理由でコスト
アップとなり、高耐圧スイッチング回路をワンチップ内
に構成するのは困難であった。

【０００８】本発明は、一方のＭＯＳＦＥＴ（例えばＰ
チャンネルＭＯＳＦＥＴ）の耐圧が低くても、その耐圧
よりも大きな電圧振幅の出力信号を出力することが可能
な高耐圧スイッチング回路を提供することを目的とす
る。

【０００９】

【課題を解決するための手段】本発明の高耐圧スイッチ
ング回路は、一極性の低耐圧ＭＯＳＦＥＴの複数から成
る直列回路と、前記低耐圧ＭＯＳＦＥＴとは逆極性の高
耐圧ＭＯＳＦＥＴとを、高電位側の電源端子と低電位側
の電源端子との間に直列に接続して成る高耐圧スイッチ
ング回路であって、ソース接地された前記高耐圧ＭＯＳ
ＦＥＴのドレインに接続されている出力端子と、前記複
数の低耐圧ＭＯＳＦＥＴのうちの１つであって、ソース
接地型のインバータ回路を構成する第１の低耐圧ＭＯＳ
ＦＥＴと、前記複数の低耐圧ＭＯＳＦＥＴのうちの１つ
であって、前記第１の低耐圧ＭＯＳＦＥＴのドレイン側
にソースを接続し、ドレインに前記出力端子を接続し、
ゲートに所定のバイアス電位を与えられている第２の低
耐圧ＭＯＳＦＥＴと、前記高耐圧ＭＯＳＦＥＴのゲート
に入力される入力信号を反転する反転器と、反転器の出
力信号に応じて動作し前記入力信号と同相の信号をレベ
ルシフトさせて前記第１の低耐圧ＭＯＳＦＥＴのゲート
に与えるレベルシフト回路と、を備えている。

【００１０】

【発明の実施の形態】以下、図面を参照しながら本発明
の高耐圧スイッチング回路について、詳細に説明する。

【００１１】（第１の実施形態）図１は、本発明の第１
の実施形態に係る高耐圧スイッチング回路の回路構成図
である。図１において、１，２は高耐圧ＮチャンネルＭ
ＯＳＦＥＴ（逆極性の高耐圧ＭＯＳＦＥＴ）、３ａ、３
ｂは低耐圧ＰチャンネルＭＯＳＦＥＴ（一極性の低耐圧
ＭＯＳＦＥＴ）、４ａ、４ｂは保護用ツェナーダイオー
ド、５ａはバイアス電圧発生用のツェナーダイオード、
６ａ，１０，１１は抵抗、４０は電源端子（高電位側の
電源端子）、４１は出力端子、４２は入力端子、５０は
入力端子４２の入力信号の極性を反転する反転器、６０
はハイサイドスイッチング回路である。ソースを接地点
（低電位側の電源端子）に接続した高耐圧Ｎチャンネル
ＭＯＳＦＥＴ２はローサイドスイッチング回路を構成し
ている。

【００１２】そして、電源端子４０と接地点との間に接
続されたツェナーダイオード５ａおよび抵抗６ａはバイ
アス回路を構成しており、このバイアス回路はツェナー
ダイオード５ａの降伏電圧を活用して、電源端子４０に
与えられる電源電圧と接地電位との間の中間電位を発生
させ、低耐圧ＰチャンネルＭＯＳＦＥＴ３ｂのゲートに
所定のバイアス電位を与えている。

【００１３】ソースに抵抗１１を接続しドレインに抵抗
１０を接続した高耐圧ＮチャンネルＭＯＳＦＥＴ１はレ
ベルシフト回路を構成しており、反転器５０の出力信号
に応じてスイッチング動作し、入力端子４２の入力信号
と同相の信号を電源端子４０側の電位にレベルシフトさ
せて、低耐圧ＰチャンネルＭＯＳＦＥＴ３ａのゲートに
与えている。

【００１４】図１中の破線で囲んだハイサイドスイッチ
ング回路６０は、上述したバイアス回路、レベルシフト
回路および低耐圧ＰチャンネルＭＯＳＦＥＴ３ａ，３ｂ
によって構成されている。

【００１５】但し、低耐圧ＰチャンネルＭＯＳＦＥＴ３
ａ，３ｂのゲート・ソース間に接続された保護用ツェナ
ーダイオード４ａ，４ｂは、低耐圧ＰチャンネルＭＯＳ
ＦＥＴ３ａ，３ｂのゲート・ソース間に過大な電圧が印
加されないように、保護用ツェナーダイオード４ａ，４
ｂの降伏電圧で印加電圧を制限している。従って、保護
用ツェナーダイオード４ａ，４ｂとしては、降伏電圧が
低耐圧ＰチャンネルＭＯＳＦＥＴ３ａのゲート・ソース
間耐圧を超えない範囲で低耐圧ＰチャンネルＭＯＳＦＥ
Ｔ３ａの閾値電圧Ｖｔより十分に大きい電圧になるもの
を選定すれば良い。

【００１６】また、バイアス回路を構成するツェナーダ
イオード５ａは、低耐圧ＰチャンネルＭＯＳＦＥＴ３ａ
がオフした時のドレイン・ソース間電圧を耐圧以下に制
限するために設けるものであるから、降伏電圧がドレイ
ン・ソース間耐圧より小さいもの選定すれば良い。

【００１７】次に、図１に示す第１の実施形態の回路構
成を基に回路動作について具体的に説明する。例えば、
低耐圧ＰチャンネルＭＯＳＦＥＴ３ａ、３ｂの耐圧が４
０Ｖ、高耐圧ＮチャンネルＭＯＳＦＥＴ１、２の耐圧が
１５０Ｖ、ツェナーダイオード５ａの降伏電圧が３５
Ｖ、保護用ツェナーダイオード４ａ、４ｂの降伏電圧が
１５Ｖであるものとして、以下に回路動作を説明する。

【００１８】入力端子４２に入力される入力信号がハイ
レベルとなる時、高耐圧ＮチャンネルＭＯＳＦＥＴ２が
オン状態となる一方、反転器５０の出力信号に応じて動
作する高耐圧ＮチャンネルＭＯＳＦＥＴ１はオフ状態に
なる。すると、低耐圧ＰチャンネルＭＯＳＦＥＴ３ａの
ゲートの電位がハイレベルとなり、低耐圧Ｐチャンネル
ＭＯＳＦＥＴ３ａはオフ状態となると同時に、低耐圧Ｐ
チャンネルＭＯＳＦＥＴ３ｂもオフ状態となる。このと
き、低耐圧ＰチャンネルＭＯＳＦＥＴ３ｂのゲート・ソ
ース間電圧がほぼゼロになるため、低耐圧Ｐチャンネル
ＭＯＳＦＥＴ３ａのドレイン・ソース間に印加される電
圧はツェナーダイオード５ａの降伏電圧によって制限さ
れる。

【００１９】したがって、図１に示す高耐圧スイッチン
グ回路としての耐圧は、ツェナーダイオード５ａの降伏
電圧（３５Ｖ）と、低耐圧ＰチャンネルＭＯＳＦＥＴ３
ｂの耐圧（４０Ｖ）の和で決まり、７５Ｖとなる。この
ことから、電源端子４０に印加する電源電圧は７０Ｖで
動作することができる。

【００２０】入力端子４２に入力される入力信号がロー
レベルの信号になる時、高耐圧ＮチャンネルＭＯＳＦＥ
Ｔ２がオフ状態となり、高耐圧ＮチャンネルＭＯＳＦＥ
Ｔ１がオン状態となり、抵抗１０に電流が流れて低耐圧
ＰチャンネルＭＯＳＦＥＴ３ａのゲート電位が下がるた
めに、低耐圧ＰチャンネルＭＯＳＦＥＴ３ａはオン状態
になる。そして、低耐圧ＰチャンネルＭＯＳＦＥＴ３ａ
のドレイン電位が上昇するため、保護用ツェナーダイオ
ード４ｂの降伏現象による導通によって、抵抗６ａの端
子電圧が上昇することになるが、低耐圧ＰチャンネルＭ
ＯＳＦＥＴ３ｂもオン状態になり、出力端子４１から出
力される出力電圧のハイレベルは電源電圧（７０Ｖ）と
ほぼ等しい電圧となる。

【００２１】このとき低耐圧ＰチャンネルＭＯＳＦＥＴ
３ａ、３ｂのゲート・ソース間電圧はそれぞれ保護用ツ
ェナーダイオード４ａ、４ｂの降伏電圧（１５Ｖ）によ
って制限されるため、低耐圧ＰチャンネルＭＯＳＦＥＴ
３ａ，３ｂのゲート・ソース間が破損する心配はない。

【００２２】（第２の実施形態）次に、本発明の第２の
実施形態に係る高耐圧スイッチング回路について、以
下、図２を参照しながら更に高耐圧化が図れる回路例を
詳細に説明する。

【００２３】図２において、ハイサイドスイッチング回
路６０内部における低耐圧ＰチャンネルＭＯＳＦＥＴ３
ａ，３ｂ、保護用ツェナーダイオード４ａ、４ｂ、ツェ
ナーダイオード５ａ、電流制限用の抵抗６ａ、高耐圧Ｎ
チャンネルＭＯＳＦＥＴ１および抵抗１１による構成は
第１の実施形態と同じである。そして、低耐圧Ｐチャン
ネルＭＯＳＦＥＴ３ｂのドレインと出力端子４１との間
に低耐圧ＰチャンネルＭＯＳＦＥＴ３ｃ〜３ｇを追加
し、それらの各ゲートにバイアス電圧を与えるためのバ
イアス回路（電源端子４０と接地点との間に構成された
ツェナーダイオード５ｂ〜５ｆおよび抵抗６ｂ〜６ｆに
よる直列回路）を追加し、更に低耐圧ＰチャンネルＭＯ
ＳＦＥＴ３ｃ〜３ｇのゲート・ソース間に保護用ツェナ
ーダイオード４ｃ〜４ｇを備えている点で、図１に示し
た第１の実施形態の回路構成と異なる。

【００２４】例えば、第１の実施形態の説明で仮定した
条件と同じように、低耐圧ＰチャンネルＭＯＳＦＥＴ３
ａ〜３ｇの耐圧が４０Ｖ、高耐圧ＮチャンネルＭＯＳＦ
ＥＴ１、２の耐圧が１５０Ｖ、ツェナーダイオード５ａ
〜５ｆの１個分の降伏電圧が３５Ｖ、保護用ツェナーダ
イオード４ａ〜４ｇの降伏電圧が１５Ｖであるものとし
て、以下に回路動作を説明する。

【００２５】入力端子４２から入力される入力信号がハ
イレベルになる時、高耐圧ＮチャンネルＭＯＳＦＥＴ３
はオフ状態になり、低耐圧ＰチャンネルＭＯＳＦＥＴ３
ａ〜３ｇはオフ状態になる。そして、低耐圧Ｐチャンネ
ルＭＯＳＦＥＴ３ｂのゲート電位は電源端子４０の電源
電圧Ｖｃｃよりツェナーダイオード１個分（３５Ｖ）下
がった電位となり、低耐圧ＰチャンネルＭＯＳＦＥＴ３
ｃのゲート電位は電源電圧Ｖｃｃよりツェナーダイオー
ド２個分（７０Ｖ）下がった電位となるというように、
直列接続した低耐圧ＰチャンネルＭＯＳＦＥＴ３ａ〜３
ｇの個数が増える毎に、直列接続するツェナーダイオー
ドの個数を増やすようにバイアス回路を構成している。
低耐圧ＰチャンネルＭＯＳＦＥＴ３ａ〜３ｃがオフした
時のソース電位とゲート電位はほぼ同電位になっている
と考えて支障がなく、低耐圧ＰチャンネルＭＯＳＦＥＴ
３ａ〜３ｃの各ドレイン・ソース間の電圧はそれぞれツ
ェナーダイオード１個分の降伏電圧に相当する電圧に制
限されている。そして、出力端子４１に直接接続された
低耐圧ＰチャンネルＭＯＳＦＥＴ３ｇには、ドレイン・
ソース間電圧を制限する手段が無いため、抵抗６ｆの端
子間電圧とほぼ等しい電圧が印加されることになる。従
って、５個の低耐圧ＰチャンネルＭＯＳＦＥＴを用いて
ハイサイドスイッチング回路６０を構成した場合、出力
端子４１に直接接続された低耐圧ＰチャンネルＭＯＳＦ
ＥＴ３ｇ以外の４個の低耐圧ＰチャンネルＭＯＳＦＥＴ
には、それぞれ３５Ｖずつ印加されることから４個分で
１４０Ｖを負担することになる。その電圧（１４０Ｖ）
に低耐圧ＰチャンネルＭＯＳＦＥＴ３ｇの耐圧（４０
Ｖ）を加算した電圧が、ハイサイドスイッチング回路６
０の耐圧となり、その値は１８０Ｖになる。このように
して、直列接続される低耐圧ＰチャンネルＭＯＳＦＥＴ
の個数を増やすほどに耐圧を得ることができる。

【００２６】また、このハイサイドスイッチング回路６
０の耐圧（１６０Ｖ）は高耐圧ＮチャンネルＭＯＳＦＥ
Ｔ２の耐圧１５０Ｖに比べて十分に大きな値となるた
め、この場合、高耐圧スイッチング回路全体としての耐
圧は、ハイサイドスイッチング回路６０の耐圧に比べて
小さくなる高耐圧ＮチャンネルＭＯＳＦＥＴ２の耐圧１
５０Ｖに依存して決定される。

【００２７】次に、入力端子４２に入力される入力信号
がローレベルになる時には、高耐圧ＮチャンネルＭＯＳ
ＦＥＴ１はオフ状態になり、高耐圧ＮチャンネルＭＯＳ
ＦＥＴ１はオン状態になり、抵抗１０の電圧降下が大き
くなるのに従って、低耐圧ＰチャンネルＭＯＳＦＥＴ３
ａがオン状態になる。すると、電源端子４０から２番目
に接続された低耐圧ＰチャンネルＭＯＳＦＥＴ３ｂのソ
ース電位が上昇して、低耐圧ＰチャンネルＭＯＳＦＥＴ
３ｂもオン状態になる。そして更に、低耐圧Ｐチャンネ
ルＭＯＳＦＥＴ３ｃは、それに従ってソース電位も上昇
することからオン状態になる。このようにして、低耐圧
ＰチャンネルＭＯＳＦＥＴ３ａ〜３ｇの全てがオン状態
になり、出力端子４１に電源電圧Ｖｃｃとほぼ等しいハ
イレベルを出力することができる。

【００２８】上述したように、第２の実施形態の高耐圧
スイッチング回路は、もしも高耐圧ＮチャンネルＭＯＳ
ＦＥＴの耐圧が無限大であれば、ハイサイドスイッチン
グ回路６０を構成する低耐圧ＰチャンネルＭＯＳＦＥＴ
の個数を増やせば増やすほど回路全体の耐圧を大きくす
ることができる。

【００２９】（第３の実施形態）次に、本発明の第３の
実施形態に係る高耐圧スイッチング回路について、以下
に図３を参照しながら詳細に説明する。

【００３０】図３は第３の実施形態に係る高耐圧スイッ
チング回路の回路構成図であり、ハイサイドスイッチン
グ回路６０がオンする時の回路電流を削減することがで
きる。

【００３１】図３において、低耐圧ＰチャンネルＭＯＳ
ＦＥＴ３ａ〜３ｇを直列接続する事については、上述し
た第２の実施形態（図２）と同じ構成であり、これによ
り高耐圧スイッチング回路の耐圧をより高められること
は第２の実施形態と同様である。但し、バイアス回路を
構成するツェナーダイオード５ａ〜５ｆのアノード側に
接続された抵抗６ａ〜６ｆの低電位側配線と接地点との
間に電流制御回路６１を備えている点で、第２の実施形
態と回路構成が異なる。

【００３２】電流制御回路６１は、オン時導通スイッチ
２１及び抵抗１２の直列回路と、オフ時導通スイッチ２
２との並列回路によって構成され、オフ時導通スイッチ
２２は入力端子４２の入力信号に応じてオン状態にな
り、オン時導通スイッチ２１は反転器５０の出力信号に
応じてオン状態になる。そして、ハイサイドスイッチン
グ回路６０内の各低耐圧ＰチャンネルＭＯＳＦＥＴ３ａ
〜３ｇがオンする時には、オン時導通スイッチ２１がオ
ンとなり、電流制限用の抵抗１２によって保護用ツェナ
ーダイオード４ａ〜４ｇに流れる電流の値を制限してい
る。

【００３３】ハイサイドスイッチング回路６０内の各低
耐圧ＰチャンネルＭＯＳＦＥＴ３ａ〜３ｇがオフする時
には、オフ時導通スイッチ２１がオン状態となり、抵抗
６ａ〜６ｆの低電位側配線の電位をほぼ接地電位にする
ため、バイアス回路を構成する各ツェナーダイオード５
ａ〜５ｆに図２と同様な電流を供給して、低耐圧Ｐチャ
ンネルＭＯＳＦＥＴ３ａ〜３ｇの各ゲートにそれぞれ異
なる所定のバイアス電圧が与えられる。

【００３４】すなわち、電流制御回路６１によって、ハ
イサイドスイッチング回路６０に供給される回路電流
を、オン時とオフ時とで切り替えることが可能となり、
少ない消費電流で動作する高耐圧スイッチング回路を実
現することができる。

【００３５】なお、上述した第３の実施形態（図３に図
示）において、オン時導通スイッチ２１は必ずしも必要
ではなく、抵抗６ａ〜６ｆの低電位側配線と接地点との
間に抵抗１２を直接接続しても、オフ時導通スイッチ２
２のオン／オフをスイッチング制御するだけで、第３の
実施形態と同様に動作させることができる。

【００３６】また、上述した第１〜第３の実施形態で
は、バイアス回路を構成するツェナーダイオード５ａ
は、降伏電圧が低耐圧ＰチャンネルＭＯＳＦＥＴの耐圧
より低いものであって、１個で構成される事例で説明し
たが、複数個を直列接続したツェナーダイオードの直列
接続体によって同様の特性を持たせても、同様の効果が
得られることは言うまでもない。また、ツェナーダイオ
ード５ａの降伏電圧と、保護用ツェナーダイオード４ａ
の降伏電圧とが異なる事例で説明したが、同じ降伏電圧
を持つ降伏電圧の小さいツェナーダイオードを直列接続
する個数によって、降伏電圧を等価的に異ならせても構
わない。

【００３７】

【発明の効果】本発明の高耐圧スイッチング回路による
と、相補関係にあるＭＯＳＦＥＴの一方の耐圧が低くて
も、その耐圧よりも大きい電圧振幅の出力信号をスイッ
チング駆動することができる。

【００３８】また、別の構成によると、低耐圧ＭＯＳＦ
ＥＴを直列接続する個数を増やすことにより、スイッチ
ング回路の高耐圧化を更に高めることができる。

【００３９】更に、別の構成によると、直列接続された
低耐圧ＭＯＳＦＥＴ用のバイアス回路の回路電流を、低
耐圧ＭＯＳＦＥＴがオンする時に合わせて減少させるた
め、低消費電流で動作する高耐圧スイッチング回路を実
現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る高耐圧スイッチ
ング回路の回路構成図

【図２】本発明の第２の実施形態に係る高耐圧スイッチ
ング回路の回路構成図

【図３】本発明の第３の実施形態に係る高耐圧スイッチ
ング回路の回路構成図

【図４】従来の高耐圧スイッチング回路の回路構成図

【符号の説明】

１ 高耐圧ＮチャンネルＭＯＳＦＥＴ ２ 高耐圧ＮチャンネルＭＯＳＦＥＴ ３ 高耐圧ＰチャンネルＭＯＳＦＥＴ ３ａ〜３ｇ 低耐圧ＰチャンネルＭＯＳＦＥＴ ４ａ〜４ｇ 保護用ツェナーダイオード ５ａ〜５ｆ バイアス回路用のツェナーダイオード ６ａ〜６ｆ 抵抗 １０、１１，１２ 抵抗 ２１ オン時導通スイッチ ２２ オフ時導通スイッチ ４０ 電源端子 ４１ 出力端子 ４２ 入力端子 ５０ 反転器 ６０ ハイサイドスイッチング回路 ６１ 電流制御回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 一極性の低耐圧ＭＯＳＦＥＴの複数から
   成る直列回路と、前記低耐圧ＭＯＳＦＥＴとは逆極性の
   高耐圧ＭＯＳＦＥＴとを、高電位側の電源端子と低電位
   側の電源端子との間に直列に接続して成る高耐圧スイッ
   チング回路であって、 ソース接地された前記高耐圧ＭＯＳＦＥＴのドレインに
   接続されている出力端子と、 前記複数の低耐圧ＭＯＳＦＥＴのうちの１つであって、
   ソース接地型のインバータ回路を構成する第１の低耐圧
   ＭＯＳＦＥＴと、 前記複数の低耐圧ＭＯＳＦＥＴのうちの１つであって、
   前記第１の低耐圧ＭＯＳＦＥＴのドレイン側にソースを
   接続し、ドレインに前記出力端子を接続し、ゲートに所
   定のバイアス電位を与えられている第２の低耐圧ＭＯＳ
   ＦＥＴと、 前記高耐圧ＭＯＳＦＥＴのゲートに入力される入力信号
   を反転する反転器と、 反転器の出力信号に応じて動作し前記入力信号と同相の
   信号をレベルシフトさせて前記第１の低耐圧ＭＯＳＦＥ
   Ｔのゲートに与えるレベルシフト回路と、を備えた高耐
   圧スイッチング回路。
2. 【請求項２】 ツェナーダイオードの降伏電圧を活用し
   て高電位側と低電位側の電源端子間の中間電位を発生さ
   せ、その中間電位を第２の低耐圧ＭＯＳＦＥＴのゲート
   に与える所定のバイアス電位とすることを特徴とする請
   求項１記載の高耐圧スイッチング回路。
3. 【請求項３】 第２の低耐圧ＭＯＳＦＥＴのドレインと
   出力端子との間に第３の低耐圧ＭＯＳＦＥＴを接続し、
   前記第３の低耐圧ＭＯＳＦＥＴのゲート電位、次に前記
   第２の低耐圧ＭＯＳＦＥＴのゲート電位の順に高くなる
   所定のバイアス電位を与えることを特徴とする請求項１
   或いは請求項２に記載の高耐圧スイッチング回路。
4. 【請求項４】 複数の低耐圧ＭＯＳＦＥＴのうち第１の
   ＭＯＳＦＥＴを除くその他の低耐圧ＭＯＳＦＥＴのゲー
   トにバイアス電位を与えるバイアス回路と、前記バイア
   ス回路の回路電流を入力信号に応じてスイッチング制御
   する電流制御回路とを構成し、前記複数の低耐圧ＭＯＳ
   ＦＥＴがオフする時に前記バイアス電位を所定の電位に
   すると共に、前記複数のＭＯＳＦＥＴがオンする時に前
   記バイアス回路の回路電流を小さくするように制限する
   ことを特徴とする請求項１〜請求項３のうちの１つに記
   載の高耐圧スイッチング回路。