JPH02301323A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPH02301323A JPH02301323A JP1122528A JP12252889A JPH02301323A JP H02301323 A JPH02301323 A JP H02301323A JP 1122528 A JP1122528 A JP 1122528A JP 12252889 A JP12252889 A JP 12252889A JP H02301323 A JPH02301323 A JP H02301323A
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- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 101100081489 Drosophila melanogaster Obp83a gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＭＯＳ電界効果トランジスタ（０ＭＯ８Ｆ
ＥＴ）を用いたレベルシフト回路に関するものである。
ＥＴ）を用いたレベルシフト回路に関するものである。
従来の技術としては特公昭５７−５９６９０号公報に記
載されている第２図のように、電流紅路に人力信号に応
動する可変抵抗を挿入することにより、レベルシフト回
路動作時における貫通電流を減少させ、動作応答を改善
するものであった。
載されている第２図のように、電流紅路に人力信号に応
動する可変抵抗を挿入することにより、レベルシフト回
路動作時における貫通電流を減少させ、動作応答を改善
するものであった。
しかし、近年の半導体技術の進歩により、例えばＬＣＤ
ドライバの様にレベルシフト回路をｎ個以上も１チツプ
に集積化する必要も生じており、貫通電流のさらなる低
減、及び動作応答もより高周波数で動作する必要が生じ
ている。
ドライバの様にレベルシフト回路をｎ個以上も１チツプ
に集積化する必要も生じており、貫通電流のさらなる低
減、及び動作応答もより高周波数で動作する必要が生じ
ている。
従来の技術では第３図のＩＧ−ＦＥＴＱ、のドレイン電
位をより短時間にオフ電位にスイッチングし、貫通電流
を低減し、さらに高周波数で動作させるためには、第３
図のＩＧ−ＦＥＴＱ１、Ｑ７、及びＱ４、Ｑ８の抵抗値
を上げ、スイッチング速度を早くする必要があり、これ
は、それぞれのトランジスタサイズの増大につながって
いた。
位をより短時間にオフ電位にスイッチングし、貫通電流
を低減し、さらに高周波数で動作させるためには、第３
図のＩＧ−ＦＥＴＱ１、Ｑ７、及びＱ４、Ｑ８の抵抗値
を上げ、スイッチング速度を早くする必要があり、これ
は、それぞれのトランジスタサイズの増大につながって
いた。
このことは、特に、先に述べたＬＣＤドライバのように
ｎ個以上ものレベルシフト回路を有する集積回路にとっ
ては重大であり、チップサイズ、及び製造コストの増大
となる原因となっていた。そこで本発明はＴ、。、Ｔ、
を用いることによりトランジスタのサイズを増大するこ
となく、貫通電流の削減、及び高速動作の可能なレベル
シフト回路を提供することにした。
ｎ個以上ものレベルシフト回路を有する集積回路にとっ
ては重大であり、チップサイズ、及び製造コストの増大
となる原因となっていた。そこで本発明はＴ、。、Ｔ、
を用いることによりトランジスタのサイズを増大するこ
となく、貫通電流の削減、及び高速動作の可能なレベル
シフト回路を提供することにした。
上記課題を解決するために、本発明のレベルシフト回路
は、 （１）基準電圧端子１．１′、それぞれ異なる電圧が供
給される電源電圧端子２．３、第１及び第２出力端子４
．５、入力端子６、前記電源電圧端子２と前記第１出力
端子４の間に直列に接続されたＣＭＯＳ Ｆ Ｅ ＴＴ
３ 、Ｔｔ 、前記電源電圧端子２と前記第２出力端子
５の間に直列に接続されたＣＭＯＳＦＥＴＴ４ 、Ｔｓ
、前記第１出力端子４と前記基準電圧端子ｌの間に接
続されているＣＭＯＳＦＥＴＴｌ 、前記第２出力端子
５と前記基準電圧端子１の間に接続されたＣＭＯＳＦＥ
ＴＴ２、前記入力端子６と前記ｃＭＯ８ＦＥ’ｒ”ｒ、
、Ｔ４のゲートの間でインバータ回路を構成している
ＣＭ ＯＳ Ｆ Ｅ Ｔ Ｔ ｑ 、Ｔ ｂからなるレ
ベルシフト回路において、前記ＣＭ ＯＳ Ｆ Ｅ Ｔ
Ｔ ｓとＴ７の間にＣＭ ＯＳ Ｆ Ｅ Ｔ Ｔ ９
を、前記ＣＭＯＳＦＥＴＴ４と’ｒｇ間にＣＭＯ５ＦＥ
ＴＴ＋ｏをそれぞれ直列に接続し、前記ＣＭＯＳＦＥＴ
Ｔ９ 、Ｔ、ｏのゲートを基準電圧と接続し、常に前記
ＣＭＯＳＦＥＴＴｏ 、Ｔｏｏを導通状態としておく。
は、 （１）基準電圧端子１．１′、それぞれ異なる電圧が供
給される電源電圧端子２．３、第１及び第２出力端子４
．５、入力端子６、前記電源電圧端子２と前記第１出力
端子４の間に直列に接続されたＣＭＯＳ Ｆ Ｅ ＴＴ
３ 、Ｔｔ 、前記電源電圧端子２と前記第２出力端子
５の間に直列に接続されたＣＭＯＳＦＥＴＴ４ 、Ｔｓ
、前記第１出力端子４と前記基準電圧端子ｌの間に接
続されているＣＭＯＳＦＥＴＴｌ 、前記第２出力端子
５と前記基準電圧端子１の間に接続されたＣＭＯＳＦＥ
ＴＴ２、前記入力端子６と前記ｃＭＯ８ＦＥ’ｒ”ｒ、
、Ｔ４のゲートの間でインバータ回路を構成している
ＣＭ ＯＳ Ｆ Ｅ Ｔ Ｔ ｑ 、Ｔ ｂからなるレ
ベルシフト回路において、前記ＣＭ ＯＳ Ｆ Ｅ Ｔ
Ｔ ｓとＴ７の間にＣＭ ＯＳ Ｆ Ｅ Ｔ Ｔ ９
を、前記ＣＭＯＳＦＥＴＴ４と’ｒｇ間にＣＭＯ５ＦＥ
ＴＴ＋ｏをそれぞれ直列に接続し、前記ＣＭＯＳＦＥＴ
Ｔ９ 、Ｔ、ｏのゲートを基準電圧と接続し、常に前記
ＣＭＯＳＦＥＴＴｏ 、Ｔｏｏを導通状態としておく。
（２）上記レベルシフト回路において、半導体集積装置
に前記ＣＭ ＯＳ Ｆ Ｅ Ｔ Ｔ １〜Ｔ ＋ ｏを
配置する場合、特に前記ＣＭＯＳ Ｆ Ｅ ＴＴ？ 、
Ｔ９ 、及び前記ＣＭＯＳＦＥＴＴＴ８、Ｔ、。のパタ
ーンレイアウトを、前記ＣＭＯＳＦＥＴＴ、のソースと
、前記ＣＭ ＯＳ Ｆ Ｅ Ｔ Ｔ ７のドレインを共
有させ、Ｔ７とＴ、のＣＭＯＳＦＥＴを隣接させる配置
にする。
に前記ＣＭ ＯＳ Ｆ Ｅ Ｔ Ｔ １〜Ｔ ＋ ｏを
配置する場合、特に前記ＣＭＯＳ Ｆ Ｅ ＴＴ？ 、
Ｔ９ 、及び前記ＣＭＯＳＦＥＴＴＴ８、Ｔ、。のパタ
ーンレイアウトを、前記ＣＭＯＳＦＥＴＴ、のソースと
、前記ＣＭ ＯＳ Ｆ Ｅ Ｔ Ｔ ７のドレインを共
有させ、Ｔ７とＴ、のＣＭＯＳＦＥＴを隣接させる配置
にする。
上記のように構成されたレベルシフト回路では、第１図
のＣＭ ＯＳ Ｆ Ｅ Ｔ Ｔ ｏ 、Ｔ Ｉｏのゲー
トに基準電圧が直接印加されるので前記ＣＭＯＳＦＥＴ
Ｔ９ 、ＴＩＯは常に導通状態となっているので、電源
電圧端子２と基準電圧端子１間に固定抵抗を挿入したと
同様に電源間の抵抗値が高くなり、貫通電流による消費
電力の軽減になり、また、前記ＣＭ ＯＳ Ｆ Ｅ Ｔ
Ｔ ｇ 、Ｔ ＋ ｏの抵抗値が高い分、第１図のＣ
ＭＯＳＦＥＴＴｔ 、Ｔｓの抵抗値を削減できるので高
速なスイッチングが可能となる。
のＣＭ ＯＳ Ｆ Ｅ Ｔ Ｔ ｏ 、Ｔ Ｉｏのゲー
トに基準電圧が直接印加されるので前記ＣＭＯＳＦＥＴ
Ｔ９ 、ＴＩＯは常に導通状態となっているので、電源
電圧端子２と基準電圧端子１間に固定抵抗を挿入したと
同様に電源間の抵抗値が高くなり、貫通電流による消費
電力の軽減になり、また、前記ＣＭ ＯＳ Ｆ Ｅ Ｔ
Ｔ ｇ 、Ｔ ＋ ｏの抵抗値が高い分、第１図のＣ
ＭＯＳＦＥＴＴｔ 、Ｔｓの抵抗値を削減できるので高
速なスイッチングが可能となる。
以下に本発明の実施例を図面に基づいて説明する。第１
図は本発明のレベルシフト回路の回路図で、該レベルシ
フト回路は、電源電圧端子２と第１出力端子４との間に
Ｔ、 、Ｔ、 、Ｔ、を直列に接続され、そして、前記
Ｔ７のゲートを第２出力端子５に、前記Ｔ９のゲートを
基準電圧端子１に、前記Ｔ３のゲートを入力端子６にそ
れぞれ接続させる。同様にして電源電圧端子２と第２出
力端子５との間にＴａ 、Ｔｌ０ＳＴｓを直列に接続し
、前記Ｔ８のゲートを°第１出力端子４に、前記ＴＩｏ
のゲートを基準電圧端子１に、前記Ｔ４のゲートをイン
バータの出力端子に各々接続する。ここにおいて、基準
電圧端子１．１′にＥ。、電源電圧端子２にＥｌ、電源
電圧端子３にＥｌを供給するとし、それぞれが Ｅｏ ＝Ｏ（ｖ） Ｅ、＜Ｅ。
図は本発明のレベルシフト回路の回路図で、該レベルシ
フト回路は、電源電圧端子２と第１出力端子４との間に
Ｔ、 、Ｔ、 、Ｔ、を直列に接続され、そして、前記
Ｔ７のゲートを第２出力端子５に、前記Ｔ９のゲートを
基準電圧端子１に、前記Ｔ３のゲートを入力端子６にそ
れぞれ接続させる。同様にして電源電圧端子２と第２出
力端子５との間にＴａ 、Ｔｌ０ＳＴｓを直列に接続し
、前記Ｔ８のゲートを°第１出力端子４に、前記ＴＩｏ
のゲートを基準電圧端子１に、前記Ｔ４のゲートをイン
バータの出力端子に各々接続する。ここにおいて、基準
電圧端子１．１′にＥ。、電源電圧端子２にＥｌ、電源
電圧端子３にＥｌを供給するとし、それぞれが Ｅｏ ＝Ｏ（ｖ） Ｅ、＜Ｅ。
の関係にあるものとする。そして前記Ｔ９とＴＩＯをＰ
形半導体トランジスタであるとする。これより前記Ｔ１
、及びＴ、。は、ゲート電位が直接基準電位であるとこ
ろのＥ。Ｖ（ＯＶ）におちているために、常時導通状態
となっていることとなる。
形半導体トランジスタであるとする。これより前記Ｔ１
、及びＴ、。は、ゲート電位が直接基準電位であるとこ
ろのＥ。Ｖ（ＯＶ）におちているために、常時導通状態
となっていることとなる。
第１図において、入力端子６にＥ。の電位を印加すると
、Ｔ、 、Ｔ、のゲート電位はＥｏとなり、前記Ｔ、は
オン、前記ＴＩはオフ状態となる。入力信号はＴ６、Ｔ
ｇから構成されるインノく一夕回路を通過しＴ４、Ｔ２
のゲートにＥ、を与える。
、Ｔ、 、Ｔ、のゲート電位はＥｏとなり、前記Ｔ、は
オン、前記ＴＩはオフ状態となる。入力信号はＴ６、Ｔ
ｇから構成されるインノく一夕回路を通過しＴ４、Ｔ２
のゲートにＥ、を与える。
これにより、前記Ｔ２はオン状態になるが、前記Ｔ４は
スレッショルド電圧にならないため完全なオフ状態にな
らず、第２出力端子５に対して電源電圧端子２のＥｌの
電圧を前記’ｒ、 ％ Ｔ１０％ Ｔ４の各トランジス
タの抵抗値の和と前記Ｔ２のトランジスタの抵抗値の比
に分割した電圧値を与える。
スレッショルド電圧にならないため完全なオフ状態にな
らず、第２出力端子５に対して電源電圧端子２のＥｌの
電圧を前記’ｒ、 ％ Ｔ１０％ Ｔ４の各トランジス
タの抵抗値の和と前記Ｔ２のトランジスタの抵抗値の比
に分割した電圧値を与える。
この時、電源電圧端子２−基準電圧端子１間が導通状態
となり貫通電流が流れる。また、Ｅｌの電圧により前記
Ｔ７はオン状態となる。前記Ｔ、は常時オン状態となっ
ていることから前記Ｔ３、Ｔ１、Ｔ７が全て導通状態と
なり第１出力端子４はＥｌの出力をえる。これより前記
Ｔ８のゲートにはＥｌの電位が印加され、前記Ｔ８はオ
フ状態となる。これにより、前記Ｔ８、ＴＩｏ、Ｔ４、
Ｔｉを通過して流れていた貫通電流が前記Ｔ８遮断され
、安定状態になる。そして第２出力端子よりＥ。の出力
を得る。従って入力端子６をＥｏとした場合、第１出力
端子４からＥｌ、第２出力端子５からＥ。の電位の信号
を得ることとなる。入力端子６をＥｌとした場合も同様
な理由より、第１出力端子からＥ。、第２出力端子から
Ｅｌの電位の信号を得る。
となり貫通電流が流れる。また、Ｅｌの電圧により前記
Ｔ７はオン状態となる。前記Ｔ、は常時オン状態となっ
ていることから前記Ｔ３、Ｔ１、Ｔ７が全て導通状態と
なり第１出力端子４はＥｌの出力をえる。これより前記
Ｔ８のゲートにはＥｌの電位が印加され、前記Ｔ８はオ
フ状態となる。これにより、前記Ｔ８、ＴＩｏ、Ｔ４、
Ｔｉを通過して流れていた貫通電流が前記Ｔ８遮断され
、安定状態になる。そして第２出力端子よりＥ。の出力
を得る。従って入力端子６をＥｏとした場合、第１出力
端子４からＥｌ、第２出力端子５からＥ。の電位の信号
を得ることとなる。入力端子６をＥｌとした場合も同様
な理由より、第１出力端子からＥ。、第２出力端子から
Ｅｌの電位の信号を得る。
ここにおいて、貫通電流は、従来例によると高抵抗トラ
ンジスタである第３図のＱ４、低抵抗トランジスタであ
るＱ８、及びＱ２のトランジスタのスイッチングの時間
差により、具体的にいえばＱ４が完全なオフ状態になる
前にＱ８がオン状態になり、電源電圧端子−基準電圧端
子間が瞬間的に導通状態になるために流れてしまうもの
である。
ンジスタである第３図のＱ４、低抵抗トランジスタであ
るＱ８、及びＱ２のトランジスタのスイッチングの時間
差により、具体的にいえばＱ４が完全なオフ状態になる
前にＱ８がオン状態になり、電源電圧端子−基準電圧端
子間が瞬間的に導通状態になるために流れてしまうもの
である。
これより貫通電流削減のためには、各トランジスタの動
作速度を早くし短絡状態の時間を短くする、電源間の抵
抗値を高くし貫通電流の消費電力を小さくする等の改善
が必要となる。さらに具体的に述べると、各トランジス
タの動作速度を早くするにはトランジスタのゲート容量
を小さくし、トランジスタを高抵抗化するにはトランジ
スタのソース−ドレイン間抵抗を大きくし、トランジス
タサイズを大きくしなければならない。
作速度を早くし短絡状態の時間を短くする、電源間の抵
抗値を高くし貫通電流の消費電力を小さくする等の改善
が必要となる。さらに具体的に述べると、各トランジス
タの動作速度を早くするにはトランジスタのゲート容量
を小さくし、トランジスタを高抵抗化するにはトランジ
スタのソース−ドレイン間抵抗を大きくし、トランジス
タサイズを大きくしなければならない。
本発明において、第１図のＴ９、及びＴＩｏのトランジ
スタサイズは適当な値をとるのだが、ここにおいて、第
２図のように、前記Ｔ１、及び前記Ｔ７を、ゲート、及
びソースを共有するように配置し、前記Ｔ１、及び前記
Ｔ７のトランジスタサイズを等しくし、また前記Ｔ１、
及び前記Ｔ７のトランジスタサイズ、及びゲート容量の
それぞれの和が第３図のＱ、のトランジスタサイズ、及
びゲート容量と等しいものであるとする。同様にして、
第１図のＴ、 、Ｔ１、のレイアウト、及び第２図のＱ
４との関係も上述の通りとする。また、第１図のＴ２、
及びＴ４のトランジスタサイズと第３図のＱ２、及びＱ
８のトランジスタサイズも、それぞれ等しいものとする
。これにより、スイッチングする際の前記Ｔ７と前記Ｑ
３のトランジスタの動作速度を比較すると、トランジス
タサイズ、及びゲート容量が１／２である前記Ｔ７の方
が、ゲート容量を充電する時間が少なくすむのでチャン
ネルが早く開きトランジスタの動作速度としては早くな
る。また、同様にして前記Ｔ、と前記Ｑ４のトランジス
タの動作速度を比較すると、前記Ｔｓの方が早くなる。
スタサイズは適当な値をとるのだが、ここにおいて、第
２図のように、前記Ｔ１、及び前記Ｔ７を、ゲート、及
びソースを共有するように配置し、前記Ｔ１、及び前記
Ｔ７のトランジスタサイズを等しくし、また前記Ｔ１、
及び前記Ｔ７のトランジスタサイズ、及びゲート容量の
それぞれの和が第３図のＱ、のトランジスタサイズ、及
びゲート容量と等しいものであるとする。同様にして、
第１図のＴ、 、Ｔ１、のレイアウト、及び第２図のＱ
４との関係も上述の通りとする。また、第１図のＴ２、
及びＴ４のトランジスタサイズと第３図のＱ２、及びＱ
８のトランジスタサイズも、それぞれ等しいものとする
。これにより、スイッチングする際の前記Ｔ７と前記Ｑ
３のトランジスタの動作速度を比較すると、トランジス
タサイズ、及びゲート容量が１／２である前記Ｔ７の方
が、ゲート容量を充電する時間が少なくすむのでチャン
ネルが早く開きトランジスタの動作速度としては早くな
る。また、同様にして前記Ｔ、と前記Ｑ４のトランジス
タの動作速度を比較すると、前記Ｔｓの方が早くなる。
また、前記Ｔ、のゲートには基準電源電圧が電圧降下無
しにかかっているので、本発明の第２図のＴ、部分と従
来例の第４図における同等部分のドレイン電流を比較す
ると、ゲートにかかる電圧をパラメータとしたドレイン
電圧電流静特性は、第５図のようになる。このことより
、前記Ｑ、のソース−ドレイン間抵抗値と前記Ｔ７のソ
ースと前記Ｔ、のドレイン間の抵抗値を比較すると、Ｔ
、の抵抗値の差だけ前記Ｔ７のソースと前記Ｔ９のドレ
イン間の抵抗値の方が小さくなる。これより第１図のＴ
８にかかる電圧が高くなり、前記Ｔ８のスイッチング速
度も早くなる。従って、他のトランジスタサイズ、及び
ゲート容量は全て等しいとすれば、前記Ｑ８、前記Ｑ４
より、前記Ｔフ、前記Ｔ８の動作速度が早くなったので
、本発明の方が貫通電流の流れる時間が削減される。こ
れを第７図に本発明を実線で、従来例を点線で示す。
しにかかっているので、本発明の第２図のＴ、部分と従
来例の第４図における同等部分のドレイン電流を比較す
ると、ゲートにかかる電圧をパラメータとしたドレイン
電圧電流静特性は、第５図のようになる。このことより
、前記Ｑ、のソース−ドレイン間抵抗値と前記Ｔ７のソ
ースと前記Ｔ、のドレイン間の抵抗値を比較すると、Ｔ
、の抵抗値の差だけ前記Ｔ７のソースと前記Ｔ９のドレ
イン間の抵抗値の方が小さくなる。これより第１図のＴ
８にかかる電圧が高くなり、前記Ｔ８のスイッチング速
度も早くなる。従って、他のトランジスタサイズ、及び
ゲート容量は全て等しいとすれば、前記Ｑ８、前記Ｑ４
より、前記Ｔフ、前記Ｔ８の動作速度が早くなったので
、本発明の方が貫通電流の流れる時間が削減される。こ
れを第７図に本発明を実線で、従来例を点線で示す。
また、レイアウトを変更し、第１図のＴ７と第３図のＱ
３のトランジスタサイズ、及びゲート容量が等しいとし
、また、第１図の他のトランジスタサイズ、ゲート容量
と第３図の他のトランジスタサイズ、ゲート容量もそれ
ぞれ等しいものとする。このことより、従来例と本発明
の違いは第１図のＴ９を挿入したこととなるが、従来例
の第２図における電源電圧端子７′−基準電源電圧端子
２′間に流れる貫通電流の時間と、本発明の第１図にお
ける電源電圧端子２−基準電源電圧端子１゛に流れる貫
通電流を比較すると、流れる時間は前記Ｔ、の挿入によ
り前記Ｔ８の動作速度が前記Ｑ４より遅くなる分長くな
るが、電源電圧−基準電源電圧間の抵抗値、が本発明の
方が前記Ｔ、の分だけ高いので、本発明の方が貫通電流
のピーク値が低くなる。これを第６図に、従来例を点線
で、本発明を実線で示す。これより、本発明の方が貫通
電流の流れる時間は長いが、ピーク電流値が抑えられる
効果が大きいので、貫通電流による消費電力が小さくな
るのが分かる。
３のトランジスタサイズ、及びゲート容量が等しいとし
、また、第１図の他のトランジスタサイズ、ゲート容量
と第３図の他のトランジスタサイズ、ゲート容量もそれ
ぞれ等しいものとする。このことより、従来例と本発明
の違いは第１図のＴ９を挿入したこととなるが、従来例
の第２図における電源電圧端子７′−基準電源電圧端子
２′間に流れる貫通電流の時間と、本発明の第１図にお
ける電源電圧端子２−基準電源電圧端子１゛に流れる貫
通電流を比較すると、流れる時間は前記Ｔ、の挿入によ
り前記Ｔ８の動作速度が前記Ｑ４より遅くなる分長くな
るが、電源電圧−基準電源電圧間の抵抗値、が本発明の
方が前記Ｔ、の分だけ高いので、本発明の方が貫通電流
のピーク値が低くなる。これを第６図に、従来例を点線
で、本発明を実線で示す。これより、本発明の方が貫通
電流の流れる時間は長いが、ピーク電流値が抑えられる
効果が大きいので、貫通電流による消費電力が小さくな
るのが分かる。
以上の事より、本発明では従来のレベルシフト回路より
、貫通電流の流れる時間が短縮し、より高周波への応答
が可能とし、または、貫通電流による消費電力の削減を
行っている。
、貫通電流の流れる時間が短縮し、より高周波への応答
が可能とし、または、貫通電流による消費電力の削減を
行っている。
同様にして、Ｔ１゜の効果の説明が可能である。
また、半導体集積装置にトランジスタを配置する時、ト
ランジスタ数の増加によりチップサイズの増大につなが
ると思われるが、従来では第３図の高抵抗トランジスタ
Ｑ、を第４図のような配線パターンであったものを、Ｔ
５、またはＴＩＯのトランジスタを加えたことにより本
発明ではＴ１、Ｔ７、またはＴｌ０１７８の部分を第２
図のようなパター−ンとした。これにより、トランジス
タの領域を増加させることなく同様な高抵抗トランジス
タＴ９を配置することが可能である。また、出力負荷容
量を充電するとき、第４図においては斜線部１と斜線部
２の和であったのに対し、第２図においては斜線部３だ
けですむこととなる。これより、チップサイズを増大す
ることなく出力負荷容量、及びゲート容量の軽減が可能
となり、該出力負荷容量の充放電の時間が短縮でき、貫
ｉ電流の流れる時間が短縮され、高周波数の人力の応答
についても従来のものより優れたものを得ることになる
。特に、前述したＬＣＤドライバの様にレベルシフト回
路をｎ個以上も１チツプに集積化する必要があるものの
場合、チップサイズの増大が無いという事は効果が大き
い。
ランジスタ数の増加によりチップサイズの増大につなが
ると思われるが、従来では第３図の高抵抗トランジスタ
Ｑ、を第４図のような配線パターンであったものを、Ｔ
５、またはＴＩＯのトランジスタを加えたことにより本
発明ではＴ１、Ｔ７、またはＴｌ０１７８の部分を第２
図のようなパター−ンとした。これにより、トランジス
タの領域を増加させることなく同様な高抵抗トランジス
タＴ９を配置することが可能である。また、出力負荷容
量を充電するとき、第４図においては斜線部１と斜線部
２の和であったのに対し、第２図においては斜線部３だ
けですむこととなる。これより、チップサイズを増大す
ることなく出力負荷容量、及びゲート容量の軽減が可能
となり、該出力負荷容量の充放電の時間が短縮でき、貫
ｉ電流の流れる時間が短縮され、高周波数の人力の応答
についても従来のものより優れたものを得ることになる
。特に、前述したＬＣＤドライバの様にレベルシフト回
路をｎ個以上も１チツプに集積化する必要があるものの
場合、チップサイズの増大が無いという事は効果が大き
い。
本発明のレベルシフト回路は、以上説明したように常時
導通状態にあるトランジスタを挿入することにより、貫
通電流を軽減することにより消費電力を減少させ、また
、高周波数人力に対しても優れた応答を可能とする効果
がある。
導通状態にあるトランジスタを挿入することにより、貫
通電流を軽減することにより消費電力を減少させ、また
、高周波数人力に対しても優れた応答を可能とする効果
がある。
第１図は、本発明のレベルシフト回路の回路図。
第２図は、本発明のトランジスタ配置のパターン図。第
３図は、従来のレベルシフト回路の回路図。 第４図は、従来のトランジスタ配置のパターン図。 第５図は、トランジスタの電圧抵抗特性図。第６図、第
７図は、貫通電流の電流値と時間の関係図。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）第２図
３図は、従来のレベルシフト回路の回路図。 第４図は、従来のトランジスタ配置のパターン図。 第５図は、トランジスタの電圧抵抗特性図。第６図、第
７図は、貫通電流の電流値と時間の関係図。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）第２図
Claims (2)
- （１）基準電圧端子１、１′、それぞれ異なる電圧が供
給される電源電圧端子２、３、第１及び第２出力端子４
、５、入力端子６、前記電源電圧端子２と前記第１出力
端子４の間に直列に接続されたＣＭＯＳＦＥＴＴ＿３、
Ｔ＿７、前記電源電圧端子２と前記第２出力端子５の間
に直列に接続されたＣＭＯＳＦＥＴＴ＿４、Ｔ＿８、前
記第１出力端子４と前記基準電圧端子１の間に接続され
ているＣＭＯＳＦＥＴＴ＿１、前記第２出力端子５と前
記基準電圧端子１の間に接続されたＣＭＯＳＦＥＴＴ＿
２、前記入力端子６と前記ＣＭＯＳＦＥＴＴ＿２、Ｔ＿
４のゲートの間でインバータ回路を構成しているＣＭＯ
ＳＦＥＴＴ＿５、Ｔ＿６からなるレベルシフト回路にお
いて、前記ＣＭＯＳＦＥＴＴ＿３とＴ＿７の間にＣＭＯ
ＳＦＥＴＴ＿９を、前記ＣＭＯＳＦＥＴＴ＿４とＴ＿８
間にＣＭＯＳＦＥＴＴ＿１＿０をそれぞれ直列に接続し
、前記ＣＭＯＳＦＥＴＴ＿９、Ｔ＿１＿０のゲートを基
準電圧と接続し、常に前記ＣＭＯＳＦＥＴＴ＿９、Ｔ＿
１＿０を導通状態としておくことを特徴とするレベルシ
フト回路。 - （２）請求項１記載のレベルシフト回路において、半導
体集積装置に前、記ＣＭＯＳＦＥＴＴ＿１〜Ｔ＿１＿０
を配置する場合、特に前記ＣＭＯＳＦＥＴＴ＿７、Ｔ＿
９、及び前記ＣＭＯＳＦＥＴＴＴ＿８、Ｔ＿１＿０のパ
ターンレイアウトを、前記ＣＭＯＳＦＥＴＴ＿９のソー
スと、前記ＣＭＯＳＦＥＴＴ＿７のドレインを共有させ
、Ｔ＿７とＴ＿９のＣＭＯＳＦＥＴを隣接させる配置に
することを特徴とするレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1122528A JPH02301323A (ja) | 1989-05-16 | 1989-05-16 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1122528A JPH02301323A (ja) | 1989-05-16 | 1989-05-16 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02301323A true JPH02301323A (ja) | 1990-12-13 |
Family
ID=14838085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1122528A Pending JPH02301323A (ja) | 1989-05-16 | 1989-05-16 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02301323A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920203A (en) * | 1996-12-24 | 1999-07-06 | Lucent Technologies Inc. | Logic driven level shifter |
| US6034549A (en) * | 1996-10-30 | 2000-03-07 | Sumitomo Metal Industries, Ltd. | Level shift circuit |
| US6633192B2 (en) | 2000-09-06 | 2003-10-14 | Seiko Epson Corporation | Level shift circuit and semiconductor device using the same |
-
1989
- 1989-05-16 JP JP1122528A patent/JPH02301323A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034549A (en) * | 1996-10-30 | 2000-03-07 | Sumitomo Metal Industries, Ltd. | Level shift circuit |
| US5920203A (en) * | 1996-12-24 | 1999-07-06 | Lucent Technologies Inc. | Logic driven level shifter |
| US6633192B2 (en) | 2000-09-06 | 2003-10-14 | Seiko Epson Corporation | Level shift circuit and semiconductor device using the same |
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