JP2001319490A - 高電圧スイッチ回路および当該高電圧スイッチ回路を備える半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 電圧レベルに依存せず、正常に動作すること
ができる高電圧スイッチ回路および当該回路を備える導
体記憶装置を提供する。 【解決手段】 本発明による高電圧スイッチ回路は、高
電圧ＶＰＰを一方の導通端子に受けるＰＭＯＳトランジ
スタＱ１，Ｑ２と、接地電圧ＧＮＤを一方の導通端子に
受けるＮＭＯＳトランジスタＱ５，Ｑ６と、電圧緩和用
トランジスタＱ３，Ｑ４とを備える。電圧緩和用トラン
ジスタＱ３，Ｑ４のゲートには、高電圧ＶＰＰの電圧レ
ベルに応じて電位が変化するゲート制御信号Ａを印加す
る。これにより、切替える電圧に応じて、動作すること
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高電圧スイッチ回
路および当該回路を備える半導体記憶装置に関し、特に
電圧緩和を行ない、かつ正常なスイッチ動作が保証され
る構成に関する。

【０００２】

【従来の技術】従来より、入力される信号の振幅レベル
を変換する回路として高電圧スイッチ回路がある。高電
圧スイッチ回路は、電源電圧レベルＶＣＣまたは接地電
圧レベルＧＮＤの状態に切替わる入力信号（振幅レベル
ＶＣＣ−ＧＮＤ）を、正の高電圧レベルＶＰＰまたは接
地電圧レベルＧＮＤの状態に切替わる信号（振幅レベル
ＶＰＰ−ＧＮＤ）に、もしくは負の高電圧レベルＶＮま
たは電源電圧レベルＶＣＣの状態に切替わる信号（振幅
レベルＶＮ−ＶＣＣ）に変換する（｜ＶＮ｜＞ＶＣ
Ｃ）。

【０００３】高電圧スイッチ回路は、スイッチングのた
めのトランジスタ（スイッチングトランジスタ）と、電
圧緩和用トランジスタとで構成されている。スイッチン
グ動作時には、スイッチングトランジスタのソース−ド
レイン間に高電圧が印加されが、この際に発生するホッ
トキャリアによりトランジスタの電流値やしきい値の劣
化が起こるため回路の正常な動作が確保できない。この
ため、電圧緩和用トランジスタを配置し、トランジスタ
の電圧緩和を行なっている。

【０００４】このような高電圧スイッチ回路は、たとえ
ば、半導体記憶装置におけるメモリセルへのデータの書
込み，データの読出し，データの消去等の制御のために
使用されている。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
高電圧スイッチ回路によれば、電圧緩和用トランジスタ
のゲート電圧は一定の電圧（高電圧ＶＰＰで切替えると
きには電源電圧ＶＣＣ，高電圧ＶＮで切替えるときには
接地電圧ＧＮＤ）に固定されている。

【０００６】したがって、従来の構成によると、スイッ
チングする高電圧が電源電圧ＶＣＣまたは接地電圧ＧＮ
Ｄ近傍であると回路動作ができないという問題があっ
た。また、半導体記憶装置においては、正確なスイッチ
ング動作および最適な電圧緩和が保証される高電圧スイ
ッチ回路を用いてメモリ動作を制御する必要がある。

【０００７】そこで、本発明はかかる問題を解決するた
めになされたものであり、その目的は、正確なスイッチ
ング動作および最適な電圧緩和が保証される高電圧スイ
ッチ回路および当該回路を備える半導体記憶装置を提供
することにある。

【０００８】

【課題を解決するための手段】この発明のある局面によ
る高電圧スイッチ回路は、電源電圧より絶対値が大きい
高電圧を供給することが可能な第１電源ノードと、電源
電圧以下の電圧が供給される第２電源ノードと、入力信
号と第１電源ノードから供給される電圧とに応じて、入
力信号の電圧レベルを変換して出力する第１トランジス
タと、入力信号と第２電源ノードから供給される電圧と
に応じて、入力信号の電圧レベルを変換して出力する第
２トランジスタとを含み、電源電圧レベルまたは接地電
圧レベルの状態をとる入力信号の振幅レベルを切替えて
出力するスイッチ回路と、第１トランジスタと第２トラ
ンジスタとの間に接続され、ゲート電圧が制御される第
３トランジスタとを備える。

【０００９】好ましくは、第３トランジスタは、第１ト
ランジスタまたは第２トランジスタのゲート−ソース間
電圧が緩和されるように動作する。

【００１０】より好ましくは、第３トランジスタのゲー
ト電圧は、第１電源ノードを高電圧にするための制御信
号によって切替えられる。

【００１１】好ましくは、第１電源ノードの電圧は、ス
タンバイ状態である電源電圧から第１期間経過後に高電
圧に到達し、第３トランジスタのゲート電圧は、第１電
源ノードの電圧が変化を開始した後、第１期間より短い
第２期間経過後に活性化する信号によって切替えられ
る。

【００１２】好ましくは、第３トランジスタのゲート電
圧は、第１電源ノードの電圧が所定レベルに達すると活
性化する信号によって切替えられる。

【００１３】好ましくは、第３トランジスタのゲート電
圧は、電源電圧に対する依存性の小さい電圧レベルの制
御信号により制御される。なお、規定電圧は任意に変更
可能である。

【００１４】好ましくは、第３トランジスタのゲート
は、高電圧に依存しない一定電流が流れるようなバイア
ス電圧により制御される。

【００１５】この発明のさらなる局面による半導体記憶
装置は、行列状に配置される複数のメモリセルを含むメ
モリセルアレイと、メモリセルアレイの動作を制御する
ための制御回路と、制御回路の制御に基づき、メモリセ
ルアレイを動作させるための動作信号を発生する回路
と、スタンバイ状態において電源電圧を出力し、メモリ
セルアレイの動作時に活性化し電源電圧よりも絶対値が
大きい高電圧を発生する発生回路と、動作信号の振幅レ
ベルを切替えて出力する高電圧スイッチ回路とを備え、
高電圧スイッチ回路は、発生回路の出力する電圧を受け
る第１電源ノードと、電源電圧以下の電圧が供給される
第２電源ノードと、動作信号と第１電源ノードから供給
される電圧とに応じて、動作信号の電圧レベルを変換し
て出力する第１トランジスタと、動作信号と第２電源ノ
ードから供給される電圧とに応じて、動作信号の電圧レ
ベルを変換して出力する第２トランジスタとを有し、動
作信号の振幅レベルを切替えて出力するスイッチ回路
と、第１トランジスタと第２トランジスタとの間に接続
され、ゲート電圧が制御される第３トランジスタとを含
む。

【００１６】好ましくは、第３トランジスタは、第１ト
ランジスタまたは第２トランジスタのゲート−ソース間
電圧が緩和されるように動作する。

【００１７】より好ましくは、制御回路は、発生回路を
活性化させるための制御信号を発生する回路を含み、第
３トランジスタのゲート電圧は、制御信号によって切替
えられる。

【００１８】より好ましくは、制御回路は、発生回路を
活性化させるための制御信号を発生する回路と、制御信
号を一定時間遅延して出力する遅延回路とを含み、第３
トランジスタのゲート電圧は、遅延回路の出力によって
切替えられる。

【００１９】より好ましくは、制御回路は、発生回路を
活性化させるための制御信号を発生する回路と、発生回
路の出力が所定レベルに達すると活性化する検知信号を
発生する回路とを含み、第３トランジスタのゲート電圧
は、検知信号によって切替えられる。

【００２０】より好ましくは、動作信号は、電源電圧と
接地電圧との２つの状態をとり、制御回路は、電源電圧
に対する依存性の小さい電圧レベルの制御信号を発生す
る信号発生回路を含み、第３トランジスタのゲート電圧
は、制御信号によって切替えられる。なお、信号発生回
路により、前記規定電圧は任意に変更される。

【００２１】より好ましくは、動作信号は、電源電圧と
接地電圧との２つの状態をとり、制御回路は、第３トラ
ンジスタに高電圧に依存しない一定電流が流れるような
第３トランジスタのゲート電圧に供給するバイアス電圧
を発生する回路を含む。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図を用いて詳細に説明する。図中同一部分または相
当部分には同一記号または符号を付し、その説明を繰返
さない。

【００２３】［第１の実施の形態］第１の実施の形態に
よる高電圧スイッチ回路および当該回路を備える半導体
記憶装置について説明する。第１の実施の形態による高
電圧スイッチ回路２は、入力信号ＶＩＮ（振幅ＶＣＣ−
ＧＮＤ）を、信号ＶＯＵＴ（振幅ＶＰＰ−ＧＮＤ）に変
換する回路であって、図１に示されるように、トランジ
スタＱ１〜Ｑ６およびインバータＩＶ０で構成される。
トランジスタＱ１〜Ｑ４は、ＰＭＯＳトランジスタであ
り、トランジスタＱ５，Ｑ６は、ＮＭＯＳトランジスタ
である。

【００２４】高電圧スイッチ回路２は、信号入力ノード
ＩＮから入力信号ＶＩＮを受け、制御信号入力ノードＡ
から電圧緩和用トランジスタのゲート電圧を制御するゲ
ート制御信号Ａを受け、出力ノードＯＵＴから信号ＶＯ
ＵＴを出力する。

【００２５】トランジスタＱ５は、ノードＮ３と接地電
圧ＧＮＤを受けるノードＧＮＤとの間に接続され、ゲー
トに入力信号ＶＩＮを受ける。インバータＩＶ０は、入
力信号ＶＩＮを反転して出力する。トランジスタＱ６
は、ノードＯＵＴとノードＧＮＤとの間に接続され、ゲ
ートにインバータＩＶ０の出力を受ける。

【００２６】トランジスタＱ３は、ノードＮ１とノード
Ｎ３との間に接続され、トランジスタＱ４は、ノードＮ
２とノードＯＵＴとの間に接続される。

【００２７】トランジスタＱ１は、高電圧を受けるため
のノードＶＰＰとノードＮ１との間に接続され、ゲート
は、ノードＯＵＴと接続されている。トランジスタＱ２
は、ノードＶＰＰとノードＮ２との間に接続され、ゲー
トは、ノードＮ３と接続されている。

【００２８】トランジスタＱ３，Ｑ４は、電圧緩和用ト
ランジスタであって、回路を構成するトランジスタのゲ
ート電圧を緩和するための電圧緩和回路１０を構成す
る。従来と異なり、電圧緩和用トランジスタＱ３，Ｑ４
のゲートは、一定の電圧が印加されるのではなく、外部
から入力されるゲート制御信号Ａを受けるように構成さ
れている。

【００２９】高電圧スイッチ回路２を半導体記憶装置に
内蔵した場合には、メモリセルの書込／消去を制御する
書込／消去制御回路１によりゲート制御信号Ａの電位を
調整する。

【００３０】高電圧スイッチ回路２を含む半導体記憶装
置１０００について、図２を用いて説明する。半導体記
憶装置１０００は、図２に示されるように、書込／消去
制御回路１、外部からアドレスＡＤを受けるアドレスバ
ッファ１００、データの入出力を行なうデータ入出力バ
ッファ１０１、行列状に配置される複数のメモリセルを
含むメモリセルアレイＭＲ、メモリセルアレイＭＲから
任意のメモリセルを選択するためのＸデコーダ１０２お
よびＹデコーダ１０３、メモリセルへのデータの書込／
消去／読出しのためのウェル電圧およびソース電圧を駆
動するためのウェル／ソースデコーダ１０４、メモリセ
ルのデータを読出すためのセンスアンプ、ならびにデー
タの書込みを行なうための書込回路を備える。図におい
ては、センスアンプと書込回路とを1つのブロック１０
５で表わしている。

【００３１】書込／消去制御回路１は、チップ外部から
受けるコントロール信号ＣＮＴ（チップイネーブル信
号，ライトイネーブル信号等）の入力とコマンドＣＭと
称す専用のデータ入力とにより、内部回路の動作を制御
する。なお、書込／消去／読出というチップ動作毎に専
用のコマンドＣＭが決められている。

【００３２】半導体記憶装置１０００はさらに、電源電
圧ＶＣＣを昇圧して正の高電圧ＶＰＰを発生する高電圧
発生回路１０６、接地電圧ＧＮＤを降圧して負の高電圧
ＶＮを発生する負高電圧発生回路１０７、電圧レベルの
制御に用いられる基準電圧ＶＲＥＦを発生する基準電圧
発生回路１０８、およびアドレスバッファ１００から受
ける信号（入力信号ＶＩＮ）の振幅レベルを書込／消去
制御回路１からの信号に応じて変換して出力する高電圧
スイッチ回路１２０を備える。

【００３３】高電圧発生回路１０６の出力する高電圧Ｖ
ＰＰ、負高電圧発生回路１０７の出力する負の高電圧Ｖ
Ｎは、メモリセルへのデータの書込／データの消去／デ
ータの読出を行なう際に使用する。

【００３４】高電圧スイッチ回路１２０は、書込／消去
／読出動作時に高電圧が印加される回路（Ｘデコーダ１
０２、Ｙデコーダ１０３、ウェル／ソースデコーダ１０
４）の制御を行なうため、入力信号ＶＩＮの振幅レベル
をＶＣＣ−ＧＮＤ間からＶＰＰ−ＧＮＤまたはＶＣＣ−
ＶＮ間に変換して出力する。上記高電圧スイッチ回路２
は、高電圧スイッチ回路１２０に含まれる。

【００３５】特定の動作を指定するコマンドＣＭが入力
されると、書込／消去制御回路１は特定の制御信号を出
力する。書込／消去制御回路１の制御により、高電圧発
生回路１０６、負高電圧発生回路１０７および基準電圧
発生回路１０８が活性化／非活性化する。

【００３６】高電圧発生回路１０６が活性化すると、高
電圧発生回路１０６から出力される電圧が電源電圧レベ
ルＶＣＣから一定の高電圧レベルＶＰＰに上昇する。負
高電圧発生回路１０７が活性化すると、負高電圧発生回
路１０７から出力される電圧が接地電圧レベルＧＮＤか
ら一定の負の高電圧レベルＶＮに降下する。

【００３７】なお、書込／消去制御回路１による高電圧
発生回路１０６の制御および負高電圧発生回路１０７の
制御はそれぞれ独立して行なわれる。したがって、高電
圧発生回路１０６および負高電圧発生回路１０７の活性
／非活性タイミングは互いに独立である。なお、高電圧
スイッチ回路２は、高電圧発生回路１０６の出力をノー
ドＶＰＰに受けている。

【００３８】次に、第１の実施の形態による高電圧スイ
ッチ回路２の制御手法について説明する。まず、比較の
ため、電圧緩和用トランジスタの制御手法が高電圧スイ
ッチ回路２と異なる高電圧スイッチ回路９００について
説明する。

【００３９】図３０に示される高電圧スイッチ回路９０
０は、入力信号ＶＩＮ（振幅ＶＣＣ−ＧＮＤ）を、信号
ＶＯＵＴ（振幅ＶＰＰ−ＧＮＤ）に変換する回路であっ
て、トランジスタＱ９１〜Ｑ９６およびインバータＩＶ
９０で構成される。トランジスタＱ９１〜Ｑ９４は、Ｐ
ＭＯＳトランジスタであり、トランジスタＱ９５，Ｑ９
６は、ＮＭＯＳトランジスタである。

【００４０】トランジスタＱ９５は、ノードＮ９０と接
地電圧ＧＮＤを受けるノードＧＮＤとの間に接続され、
ゲートに入力信号ＶＩＮを受ける。インバータＩＶ９０
は、入力信号ＶＩＮを反転して出力する。トランジスタ
Ｑ９６は、当該回路の出力ノードであるノードＯＵＴと
ノードＧＮＤとの間に接続され、ゲートにインバータＩ
Ｖ９０の出力を受ける。

【００４１】トランジスタＱ９３は、トランジスタＱ９
１とノードＮ９０との間に接続され、トランジスタＱ９
４は、トランジスタＱ９２とノードＯＵＴとの間に接続
される。トランジスタＱ９３，Ｑ９４のゲートは、電源
電圧ＶＣＣを受ける。

【００４２】トランジスタＱ９１，Ｑ９２のそれぞれの
一方の導通端子は正の高電圧ＶＰＰを受けるノードＶＰ
Ｐと接続され、トランジスタＱ９１のゲートは、ノード
ＯＵＴと、トランジスタＱ９２のゲートは、ノードＮ９
０と接続されている。

【００４３】トランジスタＱ９３，Ｑ９４（電圧緩和用
トランジスタ）は、電圧緩和回路９１０を構成する。電
圧緩和回路９１０により、高電圧をスイッチングする際
に構成トランジスタのソース−ドレイン間の電圧が緩和
される。

【００４４】高電圧スイッチ回路９００により、入力信
号ＶＩＮ（振幅レベルＶＣＣ−ＧＮＤ）は、信号ＶＯＵ
Ｔ（振幅レベルＶＰＰ−ＧＮＤ）に変換される。

【００４５】しかしながら、電圧緩和用トランジスタの
ゲート電圧は一定の電圧（電源電圧ＶＣＣ）に固定され
ている。したがって、スイッチングする高電圧が電源電
圧ＶＣＣまたは接地電圧ＧＮＤ近傍であると回路動作が
保証されない。

【００４６】これに対し、第１の実施の形態では、電圧
緩和用トランジスタのゲートを制御するゲート制御信号
Ａを、高電圧スイッチ回路２のノードＶＰＰに印加され
る電圧のレベルに合わせて変化させる。

【００４７】図３を参照して、高電圧スイッチ回路２
は、時刻ｔ０〜ｔ１、時刻ｔ３〜ｔ４で電源電圧ＶＣＣ
レベルの入力信号ＶＩＮを受けるものとする。また、初
期状態では、ノードＶＰＰには電源電圧ＶＣＣが印加さ
れている。

【００４８】ノードＶＰＰに電源電圧ＶＣＣが印加され
ている時点では（〜ｔ２）、ゲート制御信号Ａは接地電
圧レベルＧＮＤである。したがって、時刻ｔ０〜ｔ１で
受ける入力信号ＶＩＮは、電源電圧レベルＶＣＣの信号
ＶＯＵＴに変換され出力される。

【００４９】ノードＶＰＰに対し高電圧の印加が開始さ
れる時点で（時刻ｔ２）、ゲート制御信号Ａを接地電圧
レベルＧＮＤから電源電圧レベルＶＣＣに切替える。

【００５０】これにより、電圧緩和が実行され、かつ時
刻ｔ３〜ｔ４で受ける入力信号ＶＩＮは、高電圧レベル
ＶＰＰの信号ＶＯＵＴに変換され出力される。

【００５１】そして、ノードＶＰＰに印加される電圧の
電圧レベルが降下する（高電圧の印加終了）時点で（時
刻ｔ５）、ゲート制御信号Ａを電源電圧レベルＶＣＣか
ら接地電圧レベルＧＮＤに切替える。

【００５２】このような制御手法により、高電圧をスイ
ッチングする際には高電圧スイッチ回路２における内部
ノードＮ１，Ｎ２の電圧レベルは、図４に示されるよう
に変化する。図４を参照して、ソース−ドレイン間の電
圧がトランジスタＱ１，Ｑ２については｛ＶＰＰ−（Ｖ
ＣＣ＋｜Ｖｔｈｐ｜）｝に緩和され、トランジスタＱ
３，Ｑ４については（ＶＣＣ＋｜Ｖｔｈｐ｜）に緩和さ
れる。ここで、Ｖｔｈｐは、トランジスタＱ３，Ｑ４の
しきい値を表わしている。

【００５３】そして、ノードＶＰＰへの高電圧印加が終
了する、または高電圧を印加せずに電源電圧ＶＣＣが印
加されている時は、電圧緩和用トランジスタのゲートを
電源電圧レベルＶＣＣから接地電圧レベルＧＮＤに、ま
たは接地電圧レベルＧＮＤに固定する。これにより、高
電圧スイッチ回路２は、ノードＶＰＰに印加される電圧
が低い時でも正常に動作することが可能になる。

【００５４】半導体記憶装置１０００に当該制御手法を
適用した場合について説明する。高電圧が必要とされな
いときには、書込／消去制御回路１は接地電圧レベルＧ
ＮＤのゲート制御信号Ａを出力する。この時点で、高電
圧発生回路１０６は非活性状態にある。

【００５５】特定の動作を指定するコマンドＣＭが書込
／消去制御回路１に入力されると、書込／消去制御回路
１から電源電圧レベルＶＣＣのゲート制御信号Ａが出力
され、高電圧発生回路１０６が活性化する。

【００５６】そして、高電圧印加が終了すると、ゲート
制御信号Ａを接地電圧レベルＧＮＤに切替え、高電圧発
生回路１０６を非活性化する。ノードＶＰＰに印加され
る電圧のレベルが降下し、電源電圧レベルＶＣＣにな
る。このような制御手法により、半導体記憶装置１００
０において正確な書込／消去／読出動作が保証される。

【００５７】なお、ゲート制御信号Ａとして、高電圧発
生回路１０６の活性／非活性を制御する信号そのものを
使用してもよい。

【００５８】なお、本願発明が適用される高電圧スイッ
チ回路の構成は、図１に示したものに限定されない。高
電圧スイッチ回路の他の構成例を図５に示す。図５に示
される高電圧スイッチ回路２Ａは、トランジスタＱ１，
Ｑ２，Ｑ５，Ｑ６、トランジスタＱ３，Ｑ４，Ｑ７およ
びＱ８で構成される電圧緩和回路１０Ａ、ならびにイン
バータＩＶ０を備える。トランジスタＱ７，Ｑ８は、Ｎ
ＭＯＳトランジスタである。

【００５９】高電圧スイッチ回路２Ａでは、トランジス
タＱ３，Ｑ４，Ｑ７，Ｑ８のそれぞれが電圧緩和用トラ
ンジスタとして機能する。

【００６０】トランジスタＱ７は、トランジスタＱ３と
トランジスタＱ５との間に接続され、トランジスタＱ８
は、トランジスタＱ４とトランジスタＱ６との間に接続
される。トランジスタＱ７，Ｑ８のゲートは、ゲート制
御信号Ａを受ける。

【００６１】高電圧スイッチ回路のさらなる構成例を、
図６に示す。図６に示される高電圧スイッチ回路２Ｂ
は、トランジスタＱ１，Ｑ２，Ｑ５，Ｑ６，トランジス
タＱ７およびＱ８で構成される電圧緩和回路１０Ｂ、お
よびインバータＩＶ０を備える。高電圧スイッチ回路２
Ｂでは、トランジスタＱ７，Ｑ８のそれぞれが電圧緩和
用トランジスタとして機能する。

【００６２】トランジスタＱ１は、ノードＶＰＰとノー
ドＮ１との間に接続され、ゲートにノードＯＵＴの信号
ＶＯＵＴを受ける。トランジスタＱ２は、ノードＶＰＰ
とノードＯＵＴとの間に接続され、ゲートにノードＮ１
の信号を受ける。

【００６３】トランジスタＱ７は、ノードＮ１とトラン
ジスタＱ５との間に接続され、トランジスタＱ８は、ノ
ードＯＵＴとトランジスタＱ６との間に接続される。ト
ランジスタＱ７，Ｑ８のゲートは、ゲート制御信号Ａを
受ける。

【００６４】なお、上記説明では、入力信号ＶＩＮを振
幅レベルＶＰＰ−ＧＮＤの信号ＶＯＵＴに変換する回路
構成について説明したが、入力信号ＶＩＮを振幅レベル
ＶＮ−ＶＣＣの信号ＶＯＵＴに変換する回路についても
当該制御手法を適用することができる（ＶＮ：負の高電
圧）。この場合、後述するように電圧緩和用トランジス
タのゲートに印加されるゲート制御信号を、負の高電圧
ＶＮを受けるノードＶＮの電圧レベルに応じて変化させ
る。これにより、ノードＶＮの電圧レベルが接地電圧レ
ベルＧＮＤ近傍であっても正常な動作が保証される。

【００６５】［第２の実施の形態］第２の実施の形態に
よる高電圧スイッチ回路について説明する。第２の実施
の形態による高電圧スイッチ回路２は、図７に示される
ように、ＡＮＤ回路９０の出力するゲート制御信号Ａを
トランジスタＱ３，Ｑ４のゲートに受ける。

【００６６】ＡＮＤ回路９０は、書込／消去制御回路１
の出力する制御信号Ｂとタイマ回路４の出力とを入力に
受ける。タイマ回路４は、Ｈレベルの制御信号Ｂを書込
／消去制御回路１から受けてから所定期間後に、Ｈレベ
ルの信号を出力する。

【００６７】タイマ回路４について説明する。タイマ回
路４は、トランジスタＱ２０〜Ｑ２２、容量素子Ｃ１お
よびインバータＩＶ１を含む。トランジスタＱ２０は、
ＰＭＯＳトランジスタであり、トランジスタＱ２１，Ｑ
２２は、ＮＭＯＳトランジスタである。

【００６８】トランジスタＱ２０は、電源電圧を受ける
ノードとノードＮ５との間に接続され、トランジスタＱ
２１とＱ２２とは、ノードＮ５と接地電圧ＧＮＤを受け
るノードＧＮＤとの間に直列に接続される。トランジス
タＱ２０とＱ２２とのそれぞれゲートは、制御信号Ｂ
を、トランジスタＱ２１のゲートは、基準電圧発生回路
３の出力する基準電圧ＶＲＥＦを受ける。

【００６９】容量素子Ｃ１は、ノードＮ５とノードＧＮ
Ｄとの間に接続され、インバータＩＶ１は、ノードＮ５
の信号を反転して出力する。

【００７０】ＡＮＤ回路９０は、インバータＩＶ１の出
力と制御信号Ｂとを入力に受け、ゲート制御信号Ａを出
力する。

【００７１】基準電圧発生回路３は、図８に示されるよ
うにトランジスタＱ６１〜Ｑ６５ならびに抵抗素子Ｒ１
およびＲ２を含む。トランジスタＱ６１，Ｑ６２，Ｑ６
５は、ＰＭＯＳトランジスタであり、トランジスタＱ６
３，Ｑ６４は、ＮＭＯＳトランジスタである。

【００７２】抵抗素子Ｒ１は、電源電圧ＶＣＣを受ける
ノードＶＣＣとノードＮ６０との間に接続される。トラ
ンジスタＱ６１およびＱ６３は、ノードＶＣＣと接地電
圧ＧＮＤを受けるノードＧＮＤとの間に直列に接続され
る。トランジスタＱ６２およびＱ６４は、ノードＮ６０
とノードＧＮＤとの間に直列に接続される。トランジス
タＱ６３およびＱ６４は、カレントミラー回路を構成す
る。

【００７３】トランジスタＱ６５および抵抗素子Ｒ２
は、ノードＶＣＣとノードＧＮＤとの間に直列に接続さ
れ、トランジスタＱ６５と抵抗素子Ｒ２との接続ノード
から基準電圧ＶＲＥＦが出力される。

【００７４】基準電圧ＶＲＥＦについて説明する。トラ
ンジスタＱ６１には、トランジスタＱ６３およびＱ６４
（カレントミラー回路）により抵抗素子Ｒ１と同じ電流
が流れる。トランジスタＱ６１のコンダクタンスとしき
い値とをβ１，ＶｔｈＱ１とすると、抵抗素子Ｒ１に流
れる電流ＩＲ１は、式（１）を満たす。抵抗素子Ｒ１の
抵抗値をＲ１、抵抗素子Ｒ２の抵抗値をＲ２とする。

【００７５】 ＩＲ１＝ＶｔｈＱ１＋√（２Ｉ／β１） …（１） Ｉ＝ＶｔｈＱ１／Ｒ１ …（２） なお、式（１）において、√（２Ｉ／β１）は非常に小
さい値であるため、式（３）が成立する。

【００７６】ＩＲ１＝ＶｔｈＱ１ …（３） したがって、式（４）を満たす基準電圧ＶＲＥＦが出力
されることになる。

【００７７】 ＶＲＥＦ＝ＶｔｈＱ１×（Ｒ２／Ｒ１） …（４） 次に、第２の実施の形態による高電圧スイッチ回路２の
制御手法について説明する。制御信号Ｂを、高電圧スイ
ッチ回路２のノードＶＰＰに印加される電圧のレベルに
合わせて変化させる。そして、ゲート制御信号Ａを、制
御信号Ｂとタイマ回路４の出力とに応じて発生させる。

【００７８】タイマ回路４の出力は、制御信号Ｂの立上
がりタイミングから所定期間（遅延時間△ｔ１）遅れて
電源電圧レベルＶＣＣになる。遅延時間△ｔ１は、容量
素子Ｃ１に蓄えられる電荷量と電荷を引抜く電流とによ
って調整する。

【００７９】式（５）に従い、ノードＶＰＰに印加され
る電圧が電圧緩和が必要になる電圧レベルになったとき
にゲート制御信号Ａを接地電圧レベルＧＮＤから電源電
圧ＶＣＣレベルに切替わるようにする。なお、式（５）
においてｔｒは、高電圧の立上がり時間を、ＶＰＰはノ
ードＶＰＰの電圧をそれぞれ表わしている。

【００８０】 Ｖ（ｔ）＝（ＶＰＰ−ＶＣＣ）／ｔｒ×ｔ＋ＶＣＣ …（５） 図９を参照して、ノードＶＰＰに電源電圧ＶＣＣが印加
されている時点では（〜ｔ２）、制御信号Ｂは接地電圧
レベルＧＮＤである。したがって、時刻ｔ０〜ｔ１で受
ける入力信号ＶＩＮは、電源電圧レベルＶＣＣの信号Ｖ
ＯＵＴに変換され出力される。

【００８１】ノードＶＰＰに対し高電圧印加が開始され
る時点で（時刻ｔ２）、制御信号Ｂを接地電圧レベルＧ
ＮＤから電源電圧レベルＶＣＣに切替える。

【００８２】ノードＶＰＰに対し高電圧印加が開始され
てから所定期間経過後（ｔ２＋△ｔ１）にゲート制御信
号Ａが電源電圧レベルＶＣＣになる。この時点におい
て、ノードＶＰＰに印加される電圧は、所定電圧Ｖ０
（電圧緩和が必要な電圧）に到達している。

【００８３】これにより、電圧緩和が実行され、かつ時
刻ｔ３〜ｔ４で受ける入力信号ＶＩＮは、高電圧レベル
ＶＰＰの信号ＶＯＵＴに変換され出力される。

【００８４】そして、ノードＶＰＰに印加される電圧の
電圧レベルが降下する（高電圧の印加終了）時点で（時
刻ｔ５）、制御信号Ｂを電源電圧レベルＶＣＣから接地
電圧レベルＧＮＤに切替える。

【００８５】このような制御手法により、高電圧をスイ
ッチングする際には高電圧スイッチ回路２における内部
ノードＮ１，Ｎ２の電圧レベルが緩和される。

【００８６】そして、ノードＶＰＰへの高電圧の印加が
終了する場合または高電圧を印加せずに電源電圧ＶＣＣ
が印加されているときには、電圧緩和用トランジスタＱ
３，Ｑ４のゲート電圧を電源電圧ＶＣＣから接地電圧Ｇ
ＮＤへまたは接地電圧ＧＮＤに固定する。これにより、
高電圧スイッチ回路２は、ノードＶＰＰに印加される電
圧のレベルが低い場合にであっても正常なスイッチング
を可能にする。

【００８７】半導体記憶装置１０００に当該制御手法を
適用した場合について説明する。基準電圧発生回路３
は、基準電圧発生回路１０８に含まれる。高電圧が必要
とされないときには、書込／消去制御回路１はＡＮＤ回
路９０に対して接地電圧レベルＧＮＤの制御信号Ｂを出
力する。この時点で、高電圧発生回路１０６は非活性状
態にある。

【００８８】そして、特定の動作を指定するコマンドＣ
Ｍが書込／消去制御回路１に入力されると、書込／消去
制御回路１から電源電圧レベルＶＣＣの制御信号Ｂが出
力され、高電圧発生回路１０６が活性化する。

【００８９】そして、高電圧発生回路１０６の出力電圧
が所定の電圧レベルＶ０を超えると、電圧緩和用トラン
ジスタのゲートに入力されるゲート制御信号Ａが電源電
圧レベルＶＣＣになる。

【００９０】高電圧印加が終了すると、制御信号Ｂを接
地電圧レベルＧＮＤに切替え、高電圧発生回路１０６を
非活性化する。ノードＶＰＰに印加される電圧のレベル
が降下し、電源電圧レベルＶＣＣになる。このような制
御手法により、半導体記憶装置１０００は、正確な書込
／消去／読出動作を実現することができる。なお、制御
信号Ｂとして、高電圧発生回路１０６の活性／非活性を
制御する信号そのものを使用してもよい。

【００９１】なお、第２の実施の形態の手法は、高電圧
スイッチ回路２のみならず、上述した高電圧スイッチ回
路２Ａ，２Ｂ等にも適用可能である。また、入力信号Ｖ
ＩＮを振幅レベルＶＮ−ＶＣＣの信号ＶＯＵＴに切替え
る高電圧スイッチ回路に対しても適用可能である。

【００９２】［第３の実施の形態］第３の実施の形態に
よる高電圧スイッチ回路について、図１０および図１１
を用いて説明する。第３の実施の形態では、ＡＮＤ回路
９０は、書込／消去制御回路１の出力する制御信号Ｂと
ＶＰＰ検出回路５の出力するレベル検出信号Ｃとに応じ
て、ゲート制御信号Ａを出力する。高電圧スイッチ回路
２に含まれる電圧緩和用トランジスタＱ３，Ｑ４は、制
御信号Ｂとレベル検出信号Ｃとにより発生するゲート制
御信号Ａをゲートに受ける。

【００９３】ＶＰＰ検出回路５について説明する。ＶＰ
Ｐ検出回路５は、図１１に示されるように、抵抗素子Ｒ
１，Ｒ２および電圧比較回路１２を含む。抵抗素子Ｒ
１，Ｒ２は、高電圧を受けるノードＶＰＰと接地電圧を
受けるノードＧＮＤとの間に直列に接続される。抵抗素
子Ｒ１とＲ２との接続ノードは、電圧比較回路１２の正
の入力端子と接続される。電圧比較回路１２の負の入力
端子には、基準電圧発生回路３の出力する基準電圧ＶＲ
ＥＦを受ける。

【００９４】抵抗素子Ｒ１，Ｒ２により、ノードＶＰＰ
で受ける電圧を分圧する。この結果、式（６）に示す電
圧ＶＰＰｎが得られる。抵抗素子Ｒ１、Ｒ２の抵抗値を
Ｒ1、Ｒ２とする。

【００９５】 ＶＰＰｎ＝ＶＰＰ×｛Ｒ２／（Ｒ１＋Ｒ２）｝ …（６） 電圧比較回路１２は、分圧電圧ＶＰＰｎと基準電圧ＶＲ
ＥＦとを比較し、比較結果としてレベル検出信号Ｃを出
力する。式（７）を満たすように抵抗値Ｒ1、Ｒ２を決
定する。

【００９６】 ＶＲＥＦ＝ＶＰＰ×｛Ｒ２／（Ｒ１＋Ｒ２）｝ …（７） ＶＰＰ発生回路５から、分圧電圧ＶＰＰｎ＞基準電圧Ｖ
ＲＥＦであればＨレベルのレベル検出信号Ｃが、それ以
外の場合にはＬレベルのレベル検出信号Ｃが出力され
る。

【００９７】半導体記憶装置１０００に上記構成を適用
する場合には、高電圧発生回路１０６の出力がＶＰＰ検
出回路５のノードＶＰＰと高電圧スイッチ回路２のノー
ドＶＰＰとにそれぞれ供給されることになる。

【００９８】次に、第３の実施の形態による高電圧スイ
ッチ回路２の制御手法について説明する。制御信号Ｂ
を、高電圧スイッチ回路２のノードＶＰＰに印加される
電圧のレベルに合わせて変化させる。そして、ゲート制
御信号Ａを、制御信号ＢとＶＰＰ検出回路５の出力する
レベル検出信号Ｃとに応じて発生させる。レベル検出信
号Ｃは、ノードＶＰＰに印加される電圧が所定のレベル
を超えるとＨレベルになる。

【００９９】図１２を参照して、ノードＶＰＰに電源電
圧ＶＣＣが印加されている時点では（〜ｔ２）、制御信
号Ｂの電圧レベルは接地電圧レベルＧＮＤである。した
がって、時刻ｔ０〜ｔ１で受ける入力信号ＶＩＮは、電
源電圧レベルＶＣＣの信号ＶＯＵＴに変換され出力され
る。

【０１００】ノードＶＰＰに対し高電圧印加が開始され
る時点で（時刻ｔ２）、制御信号Ｂを接地電圧レベルＧ
ＮＤから電源電圧レベルＶＣＣに切替える。

【０１０１】ノードＶＰＰに印加される電圧がある検出
レベルＶ０を超えると（時刻ｔｘ）、レベル検出信号Ｃ
が接地電圧レベルＧＮＤから電源電圧レベルＶＣＣに切
替わる。ゲート制御信号Ａが接地電圧レベルＧＮＤから
電源電圧レベルＶＣＣに切替わる（ｔ２＜ｔｘ＜ｔ
３）。

【０１０２】これにより、電圧緩和が実行され、かつ時
刻ｔ３〜ｔ４で受ける入力信号ＶＩＮは、高電圧レベル
ＶＰＰの信号ＶＯＵＴに変換され出力される。

【０１０３】そして、ノードＶＰＰに印加される電圧の
レベルが降下する（高電圧の印加終了）時点で（時刻ｔ
５）、制御信号Ｂを電源電圧レベルＶＣＣから接地電圧
レベルＧＮＤに切替える。ゲート制御信号Ａが、電源電
圧レベルＶＣＣから接地電圧レベルＧＮＤに切替わる。
ノードＶＰＰに印加される電圧が検出レベルＶ０より降
下すると（時刻ｔｙ）、レベル検出信号Ｃが電源電圧レ
ベルＶＣＣから接地電圧レベルＧＮＤに切替わる。

【０１０４】このような制御手法により、高電圧をスイ
ッチングする際には高電圧スイッチ回路２における内部
ノードＮ１，Ｎ２の電圧レベルが緩和される。そして、
ノードＶＰＰへの高電圧の印加が終了する、または高電
圧を印加せずに電源電圧ＶＣＣが印加されている時は、
電圧緩和用トランジスタのゲートを電源電圧ＶＣＣから
接地電圧ＧＮＤに、または接地電圧ＧＮＤで固定する。
これにより、ノードＶＰＰに印加される電圧が低い時で
も、高電圧スイッチ回路２は、正常に動作することが可
能になる。

【０１０５】半導体記憶装置１０００に当該制御手法を
適用した場合について説明する。高電圧が必要とされな
いときには、書込／消去制御回路１はＡＮＤ回路９０に
対して接地電圧レベルＧＮＤの制御信号Ｂを出力する。
この時点で、高電圧発生回路１０６は非活性状態にあ
る。

【０１０６】特定の動作を指定するコマンドＣＭが書込
／消去制御回路１に入力されると、書込／消去制御回路
１から電源電圧レベルＶＣＣの制御信号Ｂが出力され、
高電圧発生回路１０６が活性化する。

【０１０７】高電圧発生回路１０６の出力電圧が検出レ
ベルＶ０を超えると、電圧緩和用トランジスタのゲート
に入力されるゲート制御信号Ａが電源電圧レベルＶＣＣ
になる。

【０１０８】そして、高電圧印加が終了すると、制御信
号Ｂを接地電圧レベルＧＮＤに切替え、高電圧発生回路
１０６を非活性化する。ノードＶＰＰに印加される電圧
のレベルが降下し、電源電圧レベルＶＣＣになる。

【０１０９】このような制御により、半導体記憶装置１
０００は、正確な書込／消去／読出動作が保証される。
なお、制御信号Ｂとして、高電圧発生回路１０６の活性
／非活性を制御する信号そのものを使用してもよい。

【０１１０】なお、検出レベルＶ０は、電圧上昇時と電
圧降下時とで異なるように設定してもよい。上昇時と降
下時とで検出レベルを変更する場合には、ＶＰＰ検出回
路５の抵抗素子Ｒ１，Ｒ２を可変抵抗とし、書込／消去
制御回路１から上昇時に出力される信号と降下時に出力
される信号とに応じて抵抗値が変化するようにする。

【０１１１】なお、第３の実施の形態の手法は、高電圧
スイッチ回路２のみならず、上述した高電圧スイッチ回
路２Ａ，２Ｂ等にも適用可能である。また、入力信号Ｖ
ＩＮを振幅レベルＶＮ−ＶＣＣの信号ＶＯＵＴに切替え
る高電圧スイッチ回路に対しても適用可能である。

【０１１２】［第４の実施の形態］第４の実施の形態に
よる高電圧スイッチ回路について、図１３を用いて説明
する。第４の実施の形態では、ＡＮＤ回路９０は、１／
２ＶＰＰ検出回路６の出力を動作電源電圧として受け
る。

【０１１３】１／２ＶＰＰ検出回路６について説明す
る。１／２ＶＰＰ検出回路６は、トランジスタＱ３０〜
Ｑ３７を含む。トランジスタＱ３０〜Ｑ３３はＰＭＯＳ
トランジスタであり、トランジスタＱ３４〜Ｑ３７はＮ
ＭＯＳトランジスタである。

【０１１４】トランジスタＱ３０は、高電圧が供給され
るノードＶＰＰとノードＮ１０との間に接続され、トラ
ンジスタＱ３４は、ノードＮ１０と接地電圧ＧＮＤを受
けるノードＧＮＤとの間に接続される。トランジスタＱ
３０のゲートは、ノードＮ１０と接続される。トランジ
スタＱ３４，Ｑ３６のゲートは、基準電圧発生回路３の
出力する基準電圧ＶＲＥＦを受ける。

【０１１５】トランジスタＱ３１は、ノードＶＰＰとノ
ードＮ１１との間に接続され、ゲートは、ノードＮ１０
と接続される。トランジスタＱ３５およびＱ３２は、ノ
ードＮ１１とノードＮ１２との間に直列に接続され、ト
ランジスタＱ３６は、ノードＮ１２とノードＧＮＤとの
間に接続される。トランジスタＱ３５のゲートは、ノー
ドＮ１１と接続され、トランジスタＱ３２のゲートは、
ノードＮ１２と接続される。

【０１１６】トランジスタＱ３７は、ノードＶＰＰとノ
ードＮ１３との間に接続され、トランジスタＱ３３は、
ノードＮ１３とノードＧＮＤとの間に直列に接続され
る。トランジスタＱ３７のゲートはノードＮ１１と、ト
ランジスタＱ３３のゲートはノードＮ１２とそれぞれ接
続される。

【０１１７】トランジスタＱ３３とＱ３７との接続ノー
ドであるノードＮ１３は、高電圧ＶＰＰの１／２の電圧
レベル（１／２ＶＰＰ）になる。

【０１１８】次に、第４の実施の形態による高電圧スイ
ッチ回路２の制御手法について説明する。電圧緩和用ト
ランジスタのゲートを制御するゲート制御信号Ａを、制
御信号Ｂとレベル検出信号Ｃとに応じて発生させる。こ
の際、ゲート制御信号ＡをＶＣＣ依存性が小さい電圧１
／２ＶＰＰに変換する。ノードＶＰＰに供給される電圧
が検知レベルＶ０を超える範囲内で、ゲート制御信号Ａ
を１／２ＶＰＰレベルにする。

【０１１９】図１４を参照して、ノードＶＰＰに電源電
圧ＶＣＣが印加されている時点では（〜ｔ２）、制御信
号Ｂおよびレベル検出信号Ｃは接地電圧レベルＧＮＤで
ある。ゲート制御信号Ａは接地電圧レベルＧＮＤであ
る。したがって、時刻ｔ０〜ｔ１で受ける入力信号ＶＩ
Ｎは、電源電圧レベルＶＣＣの信号ＶＯＵＴに変換され
出力される。

【０１２０】ノードＶＰＰに対し高電圧印加が開始され
る時点で（時刻ｔ２）、制御信号Ｂが接地電圧レベルＧ
ＮＤから電源電圧レベルＶＣＣに切替わる。

【０１２１】ノードＶＰＰに印加される電圧が検出レベ
ルＶ０を超えると（時刻ｔ２）、レベル検出信号Ｃが接
地電圧レベルＧＮＤから電源電圧レベルＶＣＣに切替わ
る。ゲート制御信号Ａが１／２ＶＰＰレベルになる。

【０１２２】これにより、電圧緩和が実行され、かつ時
刻ｔ３〜ｔ４で受ける入力信号ＶＩＮは、高電圧レベル
ＶＰＰの信号ＶＯＵＴに変換されて出力される。

【０１２３】そして、ノードＶＰＰに印加される電圧の
レベルが降下する（高電圧の印加終了）時点で（時刻ｔ
５）、制御信号Ｂを電源電圧レベルＶＣＣから接地電圧
レベルＧＮＤに切替える。ゲート制御信号Ａが、接地電
圧レベルＧＮＤに切り替わる。

【０１２４】そして、ノードＶＰＰに印加される電圧が
検出レベルＶ０より降下すると（時刻ｔｙ）、レベル検
出信号Ｃが電源電圧レベルＶＣＣから接地電圧レベルＧ
ＮＤに切替わる。

【０１２５】このような制御方法により、高電圧をスイ
ッチングする際には高電圧スイッチ回路２における内部
ノードＮ１，Ｎ２の電圧レベルは、図１５に示されるよ
うに変化する。図１５を参照して、本回路を構成するＰ
ＭＯＳトランジスタのソース−ドレイン間の電圧が（１
／２ＶＰＰ＋｜Ｖｔｈｐ｜）に緩和される。

【０１２６】そして、ノードＶＰＰへの高電圧印加が終
了する、または高電圧を印加せずに電源電圧ＶＣＣが印
加されている時は、電圧緩和用トランジスタのゲートを
１／２ＶＰＰレベルから接地電圧レベルＧＮＤに、また
は接地電圧レベルＧＮＤに固定する。これにより、ノー
ドＶＰＰに印加される電圧が低い時でも、高電圧スイッ
チ回路２は、正常に動作することが可能になる。

【０１２７】半導体記憶装置１０００に当該制御手法を
適用した場合について説明する。高電圧が必要とされな
いときには、書込／消去制御回路１は接地電圧レベルＧ
ＮＤの制御信号Ｂを出力する。この時点で、高電圧発生
回路１０６は非活性状態にある。

【０１２８】特定の動作を指定するコマンドＣＭが書込
／消去制御回路１に入力されると、書込／消去制御回路
１から電源電圧レベルＶＣＣの制御信号Ｂが出力され、
高電圧発生回路１０６が活性化する。そして、高電圧発
生回路１０６の出力電圧が検出レベルＶ０を超えると、
電圧緩和用トランジスタのゲートに入力されるゲート制
御信号Ａが１／２ＶＰＰレベルになる。

【０１２９】高電圧印加が終了すると、制御信号Ｂを接
地電圧レベルＧＮＤに切替え、高電圧発生回路１０６を
非活性化する。ノードＶＰＰに印加される電圧のレベル
が降下し、電源電圧レベルＶＣＣになる。

【０１３０】このような制御により、半導体記憶装置１
０００は、正確な書込／消去／読出動作を実現すること
ができる。なお、制御信号Ｂとして、高電圧発生回路１
０６の活性／非活性を制御する信号そものもを使用して
もよい。

【０１３１】なお、第４の実施の形態の手法は、高電圧
スイッチ回路２のみならず、上述した高電圧スイッチ回
路２Ａ，２Ｂ等にも適用可能である。また、入力信号Ｖ
ＩＮを振幅レベルＶＮ−ＶＣＣの信号ＶＯＵＴに切替え
る高電圧スイッチ回路に対しても適用可能である。

【０１３２】［第５の実施の形態］第５の実施の形態に
よる高電圧スイッチ回路について、図１６を用いて説明
する。第５の実施の形態では、ＡＮＤ回路９０は、定電
圧発生回路７の出力を動作電源電圧として受ける。

【０１３３】定電圧発生回路７について説明する。定電
圧発生回路７は、トランジスタＱ４０〜Ｑ４５ならびに
可変抵抗ＲｘおよびＲｙを含む。トランジスタＱ４０，
Ｑ４１，Ｑ４５はＰＭＯＳトランジスタであり、トラン
ジスタＱ４２，Ｑ４３はＮＭＯＳトランジスタである。

【０１３４】トランジスタＱ４０〜Ｑ４４はカレントミ
ラー差動アンプを構成する。トランジスタＱ４０，Ｑ４
１は、ＰＭＯＳカレントミラー回路であり、トランジス
タＱ４４は定電流源として機能する。トランジスタＱ４
０は、高電圧が供給されるノードＶＰＰとノードＮ２０
との間に接続され、トランジスタＱ４１は、ノードＶＰ
ＰとノードＮ２１との間に接続される。トランジスタＱ
４０およびＱ４１のそれぞれのゲートは、ノードＮ２１
と接続される。

【０１３５】トランジスタＱ４２は、ノードＮ２０とノ
ードＮ２２との間に接続され、トランジスタＱ４３は、
ノードＮ２１とノードＮ２２との間に接続される。トラ
ンジスタＱ４２のゲートは、基準電圧発生回路３の出力
する基準電圧ＶＲＥＦを受け、トランジスタＱ４３のゲ
ートは、可変抵抗ＲｘとＲｙとの接続ノードに接続され
る。トランジスタＱ４４は、ノードＮ２２と接地電圧Ｇ
ＮＤを受けるノードＧＮＤとの間に接続され、ゲートに
書込／消去制御回路１の出力する制御信号Ｄを受ける。

【０１３６】トランジスタＱ４５はノードＶＰＰとノー
ドＮ２３との間に接続され、可変抵抗ＲｘおよびＲｙ
は、ノードＮ２３とノードＧＮＤとの間に直列に接続さ
れる。ノードＮ２３の電圧Ｖｃｏｎｓｔは、式（８）を
満たす。なお、可変抵抗Ｒｘ，Ｒｙのそれぞれの抵抗値
をＲｘ，Ｒｙとする。

【０１３７】 Ｖｃｏｎｓｔ＝ＶＲＥＦ×｛（Ｒｘ＋Ｒｙ）／Ｒｙ｝ …（８） ここで、基準電圧ＶＲＥＦは、式（４）に示されるよう
に電源電圧ＶＣＣに依存しないので、電圧Ｖｃｏｎｓｔ
も電源電圧ＶＣＣに依存しない。

【０１３８】次に、第５の実施の形態による高電圧スイ
ッチ回路２の制御手法について説明する。電圧緩和用ト
ランジスタのゲートを制御するゲート制御信号Ａを、制
御信号Ｂとレベル検出信号Ｃと制御信号Ｄとに応じて発
生させる。この際、ゲート制御信号Ａを電源電圧ＶＣＣ
への依存性がない電圧Ｖｃｏｎｓｔに変換する。ノード
ＶＰＰに供給される電圧が検知レベルＶ０以上の範囲内
で、ゲート制御信号Ａを定電圧レベルＶｃｏｎｓｔにす
る。

【０１３９】図１７を参照して、ノードＶＰＰに電源電
圧ＶＣＣが印加されている時点では（〜ｔ２）、制御信
号Ｂおよびレベル検出信号Ｃは接地電圧レベルＧＮＤで
あるため、ゲート制御信号Ａは接地電圧レベルＧＮＤで
ある。したがって、時刻ｔ０〜ｔ１で受ける入力信号Ｖ
ＩＮは、電源電圧レベルＶＣＣの信号ＶＯＵＴに変換さ
れ出力される。

【０１４０】ノードＶＰＰに対し高電圧印加が開始され
る時点で（時刻ｔ２）、制御信号Ｂ，Ｄが接地電圧レベ
ルＧＮＤから電源電圧レベルＶＣＣに切替わる。

【０１４１】ノードＶＰＰに印加される電圧がある検出
レベルＶ０を超えると（時刻ｔ２）、レベル検出信号Ｃ
が接地電圧レベルＧＮＤから電源電圧レベルＶＣＣに切
替わる。ゲート制御信号Ａの電圧が定電圧レベルＶｃｏ
ｎｓｔになる。

【０１４２】これにより、電圧緩和が実行され、かつ時
刻ｔ３〜ｔ４で受ける入力信号ＶＩＮは、高電圧レベル
ＶＰＰの信号ＶＯＵＴに変換されて出力される。

【０１４３】そして、ノードＶＰＰに印加される電圧の
レベルが降下する（高電圧の印加終了）時点で（時刻ｔ
５）、制御信号Ｂを電源電圧レベルＶＣＣから接地電圧
レベルＧＮＤに切替える。ゲート制御信号Ａが、接地電
圧レベルＧＮＤに切り替わる。

【０１４４】ノードＶＰＰに印加される電圧が検出レベ
ルＶ０より降下すると（時刻ｔｙ）、レベル検出信号Ｃ
が定電圧レベルＶｃｏｎｓｔから接地電圧レベルＧＮＤ
に切替わる。

【０１４５】このような制御手法により、高電圧をスイ
ッチングする際には高電圧スイッチ回路２における内部
ノードＮ１，Ｎ２の電圧レベルは、図１８に示されるよ
うに変化する。図１８を参照して、トランジスタＱ１，
Ｑ２のソース−ドレイン間の電圧が｛ＶＰＰ−（Ｖｃｏ
ｎｓｔ＋｜Ｖｔｈｐ｜）｝に緩和され、トランジスタＱ
３，Ｑ４のソース−ドレイン間の電圧が（Ｖｃｏｎｓｔ
＋｜Ｖｔｈｐ｜）に緩和される。

【０１４６】そして、ノードＶＰＰへの高電圧印加が終
了する、または高電圧を印加せずに電源電圧ＶＣＣが印
加されている時は、電圧緩和用トランジスタのゲートを
定電圧レベルＶｃｏｎｓｔから接地電圧レベルＧＮＤ
に、または接地電圧レベルＧＮＤで固定する。これによ
り、ノードＶＰＰに印加される電圧が低い時でも、高電
圧スイッチ回路２は、正常に動作することが可能にな
る。

【０１４７】定電圧発生回路７における可変抵抗の抵抗
値を調整することで、定電圧Ｖｃｏｎｓｔのレベルを任
意に設定することができる。

【０１４８】半導体記憶装置１０００に当該制御手法を
適用した場合について説明する。高電圧が必要とされな
いときには、書込／消去制御回路１は接地電圧レベルＧ
ＮＤの制御信号Ｂ，Ｄを出力する。この時点で、高電圧
発生回路１０６は非活性状態にある。

【０１４９】特定の動作を指定するコマンドＣＭが書込
／消去制御回路１に入力されると、書込／消去制御回路
１から電源電圧レベルＶＣＣの制御信号Ｂ，Ｄが出力さ
れ、高電圧発生回路１０６が活性化する。そして、高電
圧発生回路１０６の出力電圧が検出レベルＶ０を超える
と、電圧緩和用トランジスタのゲートに入力されるゲー
ト制御信号Ａの電圧がＶｃｏｎｓｔになる。

【０１５０】高電圧印加が終了すると、制御信号Ｂを接
地電圧レベルＧＮＤに切替え、高電圧発生回路１０６を
非活性化する。ノードＶＰＰに印加される電圧のレベル
が降下し、電源電圧レベルＶＣＣになる。そして、制御
信号Ｄを接地電圧レベルＧＮＤにする。

【０１５１】このような制御により、半導体記憶装置１
０００は、正確な書込／消去／読出動作を実現すること
ができる。なお、制御信号Ｂとして、高電圧発生回路１
０６の活性／非活性を制御する信号そのものを使用して
もよいなお、定電圧発生回路７における可変抵抗Ｒｘ，
Ｒｙの一例を、図１９，図２０に示す。図１９に示され
る可変抵抗は、ノードＸとノードＹとの間に直列に接続
される複数の抵抗素子Ｒ（１）〜Ｒ（ｎ）と抵抗素子を
選択するためのスイッチング素子（トランジスタ）Ｔ１
〜Ｔｎとで構成される。

【０１５２】スイッチング素子Ｔ１〜Ｔｎのそれぞれ
は、スイッチング素子制御信号φ１〜φｎを受けてオン
する。スイッチング素子のオン／オフにより、ノードＸ
とノードＹとの間の抵抗値を変化させる。

【０１５３】図２０に示される可変抵抗は、ノードＸと
ノードＹとの間に直列に接続される複数の抵抗素子Ｒ
（１）〜Ｒ（ｎ）と抵抗素子を選択するためのフューズ
Ｆ１〜Ｆｎとで構成される。フューズをブローすること
により、ノードＸとノードＹとの間の抵抗値を変化させ
る。

【０１５４】［第６の実施の形態］第６の実施の形態に
よる高電圧スイッチ回路について、図２１を用いて説明
する。図２１に示される高電圧スイッチ回路８は、入力
信号ＶＩＮ（振幅ＶＣＣ−ＧＮＤ）を、信号ＶＯＵＴ
（振幅ＶＣＣ−ＶＮ）に変換する回路である。ここで、
ＶＮは上述したように負の高電圧である。

【０１５５】高電圧スイッチ回路８は、トランジスタＱ
１ｎ〜Ｑ５ｎおよびインバータＩＶ２で構成される。ト
ランジスタＱ１ｎ，Ｑ２ｎは、ＰＭＯＳトランジスタで
あり、トランジスタＱ３ｎ，Ｑ４ｎ，Ｑ５ｎは、ＮＭＯ
Ｓトランジスタである。

【０１５６】高電圧スイッチ回路８は、信号入力ノード
ＩＮから入力信号ＶＩＮを受け、制御信号入力ノードＡ
から電圧緩和用トランジスタのゲート電圧を制御するゲ
ート制御信号Ａを受け、出力ノードＯＵＴから信号ＶＯ
ＵＴを出力する。

【０１５７】トランジスタＱ５ｎは、ノードＮ１ｎと負
の高電圧を受けるためのノードＶＮとの間に接続され、
ゲートは出力ノードＯＵＴの信号ＶＯＵＴを受ける。ト
ランジスタＱ６ｎは、ノードＮ２ｎとノードＶＮと接続
され、ゲートにノードＮ３ｎの信号を受ける。

【０１５８】トランジスタＱ３ｎは、ノードＮ１ｎとノ
ードＮ３ｎとの間に接続され、トランジスタＱ４ｎは、
ノードＮ２ｎとノードＯＵＴとの間に接続される。

【０１５９】トランジスタＱ１ｎは、信号入力ノードＩ
ＮとノードＮ３ｎとの間に接続され、ゲートは、接地電
圧を受けるノードＧＮＤと接続されている。インバータ
ＩＶ２は、ノードＩＮの信号を反転する。トランジスタ
Ｑ２ｎは、インバータＩＶ２の出力ノードとノードＯＵ
Ｔとの間に接続され、ゲートは、ノードＧＮＤと接続さ
れている。

【０１６０】トランジスタＱ３ｎ，Ｑ４ｎは、電圧緩和
用トランジスタであって、回路を構成するトランジスタ
のゲート電圧を緩和するための電圧緩和回路２０を構成
する。従来と異なり、電圧緩和用トランジスタＱ３ｎ，
Ｑ４ｎのゲートは、一定の電圧が印加されるのではな
く、外部から入力されるゲート制御信号Ａを受けるよう
に構成されている。

【０１６１】トランジスタＱ３ｎ，Ｑ４ｎのゲートに入
力されるゲート制御信号Ａは、書込／消去制御回路１の
出力する制御信号ＢとＶＮ検出回路９の出力するレベル
検出信号Ｅとを受けるＮＡＮＤ回路９１から出力され
る。

【０１６２】ＶＮ検出回路９は、図２２に示されるよう
に、抵抗素子Ｒ１，Ｒ２および電圧比較回路１２を含
む。ＶＮ検出回路９では、抵抗素子Ｒ１，Ｒ２は、電源
電圧ＶＣＣを受けるノードＶＣＣと負の高電圧ＶＮを受
けるノードＶＮとの間に直列に接続される。抵抗素子Ｒ
１とＲ２との接続ノードは、電圧比較回路１２の正の入
力端子に接続される。電圧比較回路１２の負の入力端子
には、基準電圧発生回路３の出力する基準電圧ＶＲＥＦ
を受ける。

【０１６３】抵抗素子Ｒ１，Ｒ２により、ノードＶＮで
受ける電圧を分圧する。この結果、式（９）に示す電圧
ＶＮｎが得られる。なお、ＶＮは、ノードＶＮの電圧レ
ベルを示している。抵抗素子Ｒ１，Ｒ２の抵抗値をＲ
１，Ｒ２とする。

【０１６４】 ＶＮｎ＝（ＶＣＣ＋ＶＮ）×｛Ｒ２／（Ｒ１＋Ｒ２）｝ …（９） 電圧比較回路１２は、分圧電圧ＶＮｎと基準電圧ＶＲＥ
Ｆとを比較し、比較結果としてレベル検出信号Ｅを出力
する。式（１０）を満たすように抵抗値Ｒ１，Ｒ２を決
定する。

【０１６５】 ＶＲＥＦ＝（ＶＮ＋ＶＣＣ）×｛Ｒ２／（Ｒ１＋Ｒ２）｝ …（１０） 分圧電圧ＶＮｎ＜基準電圧ＶＲＥＦであれば、レベル検
出信号ＥはＨレベル、それ以外の場合には、レベル検出
信号ＥはＬレベルになる。

【０１６６】半導体記憶装置１０００に上記構成を適用
する場合には、高電圧スイッチ回路１２０に高電圧スイ
ッチ回路８が含まれ、負高電圧発生回路１０７の出力が
ＶＮ検出回路９のノードＶＮと高電圧スイッチ回路８の
ノードＶＮとにそれぞれ供給されることになる。

【０１６７】次に、第６の実施の形態による高電圧スイ
ッチ回路８の制御手法について説明する。制御信号Ｂを
ノードＶＮに印加される電圧のレベルに合わせて変化さ
せる。そして、ゲート制御信号Ａを、制御信号ＢとＶＮ
検出回路９の出力するレベル検出信号Ｅとに応じて発生
させる。レベル検出信号Ｅは、ノードＶＮに印加される
電圧が所定のレベルより低下するとＨレベルになる。

【０１６８】図２３を参照して、高電圧スイッチ回路８
は、時刻ｔ０〜ｔ１、時刻ｔ３〜ｔ４ではＧＮＤレベル
であり、それ以外では電源電圧レベルＶＣＣの入力信号
ＶＩＮを受けるものとする。また、初期状態では、ノー
ドＶＮには接地電圧ＧＮＤが印加されている。

【０１６９】ノードＶＮに接地電圧ＧＮＤが印加されて
いる時点では（〜ｔ２）、制御信号Ｂの電圧レベルは接
地電圧レベルＧＮＤにある。したがって、時刻ｔ０〜ｔ
１で受ける入力信号ＶＩＮは、接地電圧レベルＧＮＤの
信号ＶＯＵＴに変換され出力される。

【０１７０】ノードＶＮに対し負の高電圧印加が開始さ
れる時点で（時刻ｔ２）、制御信号Ｂを接地電圧レベル
ＧＮＤから電源電圧レベルＶＣＣに切替える。

【０１７１】ノードＶＮに印加される電圧がある検出レ
ベルＶ１より低くなると（時刻ｔｘ）、レベル検出信号
Ｅが接地電圧レベルＧＮＤから電源電圧レベルＶＣＣに
切替わる。ゲート制御信号Ａが電源電圧レベルＶＣＣか
ら接地電圧レベルＧＮＤに切替わる（ｔ２＜ｔｘ＜ｔ
３）。

【０１７２】これにより、電圧緩和が実行され、かつ時
刻ｔ３〜ｔ４で受ける入力信号ＶＩＮは、負の高電圧レ
ベルＶＮの信号ＶＯＵＴに変換され出力される。

【０１７３】そして、ノードＶＮに印加される電圧のレ
ベルが上昇する（負の高電圧の印加終了）時点で（時刻
ｔ５）、制御信号Ｂを電源電圧レベルＶＣＣから接地電
圧レベルＧＮＤに切替える。ゲート制御信号Ａが、接地
電圧レベルＧＮＤから電源電圧レベルＶＣＣに切替わ
る。

【０１７４】ノードＶＮに印加される電圧が検出レベル
Ｖ１を超えると（時刻ｔｙ）、レベル検出信号Ｅが電源
電圧レベルＶＣＣから接地電圧レベルＧＮＤに切替わ
る。

【０１７５】このような制御手法により、高電圧をスイ
ッチングする際には高電圧スイッチ回路８における内部
ノードＮ１ｎ，Ｎ２ｎの電圧レベルは、図２４に示され
るように変化する。図２４を参照して、ＮＭＯＳトラン
ジスタのソース−ドレイン間の電圧が、トランジスタＱ
３ｎ，Ｑ４ｎについては（ＶＣＣ＋Ｖｔｈｎ）、トラン
ジスタＱ５ｎ，Ｑ６ｎについては｜ＶＮ−Ｖｔｈｎ｜に
緩和される。ここで、Ｖｔｈｎは、トランジスタＱ３
ｎ，Ｑ４ｎのしきい値を表わしている。

【０１７６】そして、ノードＶＮへの負の高電圧印加が
終了する、または負の高電圧を印加せずに接地電圧ＧＮ
Ｄが印加されている時は、電圧緩和用トランジスタのゲ
ートを接地電圧レベルＧＮＤから電源電圧レベルＶＣＣ
に、または電源電圧レベルＶＣＣに固定する。これによ
り、ノードＶＮに印加される電圧の絶対値が小さい場合
であっても、高電圧スイッチ回路８は、正常に動作する
ことが可能になる。

【０１７７】半導体記憶装置１０００に当該制御手法を
適用した場合について説明する。負の高電圧が必要とさ
れないときには、書込／消去制御回路１はＮＡＮＤ回路
９１に対してＬレベルの制御信号Ｂを出力する。この時
点で、負高電圧発生回路１０７は非活性状態にある。

【０１７８】特定の動作を指定するコマンドＣＭが書込
／消去制御回路１に入力されると、書込／消去制御回路
１から電源電圧レベルＶＣＣの制御信号Ｂが出力され、
負高電圧発生回路１０７が活性化する。

【０１７９】負高電圧発生回路１０７の出力電圧が検出
レベルＶ１を下回ると、電圧緩和用トランジスタのゲー
トに入力されるゲート制御信号Ａが接地電圧レベルＧＮ
Ｄになる。

【０１８０】そして、負の高電圧印加が終了すると、制
御信号Ｂを接地電圧レベルＧＮＤに切替え、負高電圧発
生回路１０７を非活性化する。ノードＶＮに印加される
電圧のレベルが上昇し、電源電圧レベルＶＣＣになる。

【０１８１】このような制御により、半導体記憶装置１
０００の正確な書込／消去／読出動作が保証される。な
お、制御信号Ｂとして、負高電圧発生回路１０７の活性
／非活性を制御する信号そのものを使用してもよい。

【０１８２】なお、本願発明が適用される高電圧スイッ
チ回路の構成は、図２１に示したものに限定されない。
高電圧スイッチ回路の他の構成例を、図２５に示す。図
２５に示される高電圧スイッチ回路８Ａは、トランジス
タＱ１ｎ，Ｑ２ｎ，Ｑ５ｎ，Ｑ６ｎ、トランジスタＱ３
ｎ，Ｑ４ｎ，Ｑ７ｎおよびＱ８ｎで構成される電圧緩和
回路２０Ａ、ならびにインバータＩＶ２を備える。トラ
ンジスタＱ７ｎ，Ｑ８ｎは、ＰＭＯＳトランジスタであ
る。

【０１８３】高電圧スイッチ回路８Ａでは、トランジス
タＱ３ｎ，Ｑ４ｎ，Ｑ７ｎ，Ｑ８ｎのそれぞれが電圧緩
和用トランジスタとして機能する。

【０１８４】トランジスタＱ７ｎは、トランジスタＱ１
ｎとトランジスタＱ３ｎとの間に接続され、トランジス
タＱ８ｎは、トランジスタＱ２ｎとトランジスタＱ４ｎ
との間に接続される。トランジスタＱ７ｎ，Ｑ８ｎのゲ
ートは、ゲート制御信号Ａを受ける。トランジスタＱ４
ｎとＱ８ｎとの接続ノード（ノードＯＵＴ）から信号Ｖ
ＯＵＴが出力される。

【０１８５】高電圧スイッチ回路のさらなる構成例を、
図２６に示す。図２６に示される高電圧スイッチ回路８
Ｂは、トランジスタＱ１ｎ，Ｑ２ｎ，Ｑ５ｎ，Ｑ６ｎ，
トランジスタＱ７ｎおよびＱ８ｎで構成される電圧緩和
回路２０Ｂ、ならびにインバータＩＶ２を備える。高電
圧スイッチ回路８Ｂでは、トランジスタＱ７ｎ，Ｑ８ｎ
のそれぞれが電圧緩和用トランジスタとして機能する。

【０１８６】トランジスタＱ７ｎは、トランジスタＱｎ
１とトランジスタＱ５ｎとの間に接続され、ゲートにゲ
ート制御信号Ａを受ける。トランジスタＱ８ｎは、トラ
ンジスタＱｎ２とトランジスタＱ６ｎとの間に接続さ
れ、ゲートにゲート制御信号Ａを受ける。トランジスタ
Ｑ８ｎとＱ６ｎとの接続ノード（ノードＯＵＴ）から信
号ＶＯＵＴが出力される。

【０１８７】なお、第１〜第５の実施の形態および次に
説明する第７の実施の形態による制御手法は、高電圧ス
イッチ回路８に対しても適用可能である。

【０１８８】［第７の実施の形態］第７の実施の形態に
よる高電圧スイッチ回路について説明する。第７の実施
の形態では、高電圧スイッチ回路２は、図２７に示され
るように、バイアス電圧発生回路１１の出力するゲート
制御信号ＡをトランジスタＱ３，Ｑ４のゲートに受け
る。

【０１８９】バイアス電圧発生回路１１について説明す
る。バイアス電圧発生回路１１は、図２７に示されるよ
うに、可変抵抗ＲｙおよびトランジスタＱ５０〜Ｑ５３
を含む。トランジスタＱ５０，Ｑ５１は、ＰＭＯＳトラ
ンジスタであり、トランジスタＱ５２，Ｑ５３は、ＮＭ
ＯＳトランジスタである。

【０１９０】トランジスタＱ５０は、高電圧を受けるノ
ードＶＰＰと可変抵抗Ｒｙの一方の端子との間に接続さ
れ、ＮＡＮＤ回路９１の出力する制御信号Ｆをゲートに
受ける。トランジスタＱ５１は、可変抵抗Ｒｙの他方の
端子とノードＮ３０との間に接続され、ゲートがノード
Ｎ３０と接続される。

【０１９１】トランジスタＱ５２は、ノードＮ３０と接
地電圧ＧＮＤを受けるノードＧＮＤとの間に接続され、
ゲートに基準電圧発生回路３の出力する基準電圧ＶＲＥ
Ｆを受ける。トランジスタＱ５３は、ノードＮ３０とノ
ードＧＮＤとの間に接続され、ゲートにＮＡＮＤ回路９
１の出力する制御信号Ｆを受ける。

【０１９２】ＮＡＮＤ回路９１は、書込／消去制御回路
１の出力する制御信号ＢとＶＰＰ検出回路５の出力する
レベル検出信号Ｃとを受けて、制御信号Ｆを出力する。

【０１９３】ノードＮ３０のゲート制御信号Ａ（電圧Ｖ
ｂｉａｓ）が高電圧スイッチ回路８の制御信号入力ノー
ドＡに供給される。

【０１９４】可変抵抗Ｒｙには、ノードＶＰＰから高電
圧に依存しない一定のバイアス電流Ｉｃｏｎｓｔが流れ
る。同じく、電圧Ｖｂｉａｓにより、トランジスタＱ３
に一定のバイアス電流Ｉｃｏｎｓｔが流れる。

【０１９５】半導体記憶装置１０００に上記構成を適用
する場合には、高電圧発生回路１０６の出力がＶＰＰ検
出回路５のノードＶＰＰ、バイアス電圧発生回路１１の
ノードＶＰＰおよび高電圧スイッチ回路２のノードＶＰ
Ｐとにそれぞれ供給されることになる。

【０１９６】次に、第７の実施の形態による高電圧スイ
ッチ回路２の制御手法について説明する。バイアス電圧
発生回路１１の制御は、書込／消去制御回路１の出力す
る制御信号Ｂと、ＶＰＰ検出回路５の出力するレベル検
出信号Ｃとに基づき行なう。ゲート制御信号Ａは、ノー
ドＶＰＰの電圧レベルに従って接地電圧レベルＧＮＤか
らＶｂｉａｓ＝｛ＶＰＰ−（｜Ｖｔｈｐ｜＋Ｒｙ×Ｉｃ
ｏｎｓｔ）｝に切替わる。

【０１９７】なお、Ｖｔｈｐは、トランジスタＱ５０，
Ｑ３のしきい値を表わしている。図２８を参照して、高
電圧スイッチ回路２は、時刻ｔ０〜ｔ１、時刻ｔ３〜ｔ
４では電源電圧レベルＶＣＣ、それ以外では接地電圧レ
ベルＧＮＤの入力信号ＶＩＮを受けるものとする。ま
た、初期状態では、ノードＶＰＰには電源電圧ＶＣＣが
印加されている。

【０１９８】ノードＶＰＰに電源電圧ＶＣＣが印加され
ている時点では（〜ｔ２）、制御信号Ｂは接地電圧レベ
ルＧＮＤにある。したがって、時刻ｔ０〜ｔ１で受ける
入力信号ＶＩＮは、電源電圧レベルＶＣＣの信号ＶＯＵ
Ｔに変換され出力される。

【０１９９】ノードＶＰＰに対し高電圧印加が開始され
る時点で（時刻ｔ２）、制御信号Ｂが接地電圧レベルＧ
ＮＤから電源電圧レベルＶＣＣに切替わる。

【０２００】ノードＶＰＰに印加される電圧がある検出
レベルＶ０を超えると（時刻ｔｘ）、レベル検出信号Ｃ
が接地電圧レベルＧＮＤから電源電圧レベルＶＣＣに切
替わる。制御信号Ｆが電源電圧レベルＶＣＣから接地電
圧レベルＧＮＤになる。制御信号入力ノードＡに印加さ
れる電圧Ｖｂｉａｓが接地電圧レベルＧＮＤから、｛Ｖ
ＰＰ−（｜Ｖｔｈｐ｜＋Ｒｙ×Ｉｃｏｎｓｔ）｝にな
る。

【０２０１】これにより、電圧緩和が実行され、かつ時
刻ｔ３〜ｔ４で受ける入力信号ＶＩＮは、高電圧レベル
ＶＰＰの信号ＶＯＵＴに変換されて出力される。

【０２０２】そして、ノードＶＰＰに印加される電圧の
レベルが降下する（高電圧の印加終了）時点で（時刻ｔ
５）、制御信号Ｂを電源電圧レベルＶＣＣから接地電圧
レベルＧＮＤに切替える。制御信号Ｆが接地電圧レベル
ＧＮＤから電源電圧レベルＶＣＣに切替わる。ゲート制
御信号Ａが、接地電圧レベルＧＮＤに切替わる。

【０２０３】そして、ノードＶＰＰに印加される電圧が
検出レベルＶ０より低くなると（時刻ｔｙ）、レベル検
出信号Ｃが電源電圧レベルＶＣＣから接地電圧レベルＧ
ＮＤに切替わる。

【０２０４】このような制御方法により、高電圧をスイ
ッチングする際には高電圧スイッチ回路２における内部
ノードＮ１，Ｎ２の電圧レベルは、図２９に示されるよ
うに変化する。図２９を参照して、ソース−ドレイン間
の電圧は、トランジスタＱ１，Ｑ２については（Ｒｙ×
Ｉｃｏｎｓｔ）、トランジスタＱ３，Ｑ４については
（ＶＰＰ−Ｒｙ×Ｉｃｏｎｓｔ）に緩和される。

【０２０５】そして、ノードＶＰＰへの高電圧印加が終
了する、または高電圧を印加せずに電源電圧ＶＣＣが印
加されている時は、電圧緩和用トランジスタのゲートを
｛ＶＰＰ−（｜Ｖｔｈｐ｜＋Ｒｙ×Ｉｃｏｎｓｔ）｝か
ら接地電圧レベルＧＮＤに、または接地電圧レベルＧＮ
Ｄで固定する。これにより、ノードＶＰＰに印加される
電圧が低い時でも、高電圧スイッチ回路２は、正常に動
作することが可能になる。

【０２０６】なお、バイアス電圧発生回路１１における
可変抵抗の抵抗値を調整することで、｛ＶＰＰ−（｜Ｖ
ｔｈｐ｜＋Ｒｙ×Ｉｃｏｎｓｔ）｝のレベルを任意に設
定することができる。

【０２０７】半導体記憶装置１０００に当該制御手法を
適用した場合について説明する。高電圧が必要とされな
いときには、書込／消去制御回路１は接地電圧レベルＧ
ＮＤの制御信号Ｂを出力する。この時点で、高電圧発生
回路１０６は非活性状態にある。

【０２０８】特定の動作を指定するコマンドＣＭが書込
／消去制御回路１に入力されると、書込／消去制御回路
１から電源電圧レベルＶＣＣの制御信号Ｂが出力され、
高電圧発生回路１０６が活性化する。そして、高電圧発
生回路１０６の出力電圧が検出レベルＶ０を超えると、
電圧緩和用トランジスタのゲートに入力されるゲート制
御信号ＡがＶｂｉａｓレベルになる。

【０２０９】高電圧印加が終了すると、制御信号Ｂを接
地電圧レベルＧＮＤに切替え、高電圧発生回路１０６を
非活性化する。ノードＶＰＰに印加される電圧のレベル
が降下し、電源電圧レベルＶＣＣになる。

【０２１０】このような制御により、半導体記憶装置１
０００は、正確な書込／消去／読出動作を実現すること
ができる。なお、制御信号Ｂとして、高電圧発生回路１
０６の活性／非活性を制御する信号そものもを使用して
もよい。

【０２１１】なお、第７の実施の形態の手法は、高電圧
スイッチ回路２のみならず、上述した高電圧スイッチ回
路２Ａ，２Ｂ等にも適用可能である。また、入力信号Ｖ
ＩＮを振幅レベルＶＮ−ＶＣＣの信号ＶＯＵＴに切替え
る高電圧スイッチ回路に対しても適用可能である。

【０２１２】［第８の実施の形態］第８の実施の形態で
は、ＶＰＰ検出回路の他の構成例について説明する。第
８の実施の形態によるＶＰＰ検出回路５Ａは、図３１に
示されるように、トランジスタＴＰ１〜ＴＰ４，ＴＮ１
〜ＴＮ４、およびインバータＩＶ１０を含む。トランジ
スタＴＰ１〜ＴＰ４は、ＰＭＯＳトランジスタであり、
トランジスタＴＮ１〜ＴＮ４は、ＮＭＯＳトランジスタ
である。

【０２１３】トランジスタＴＰ１およびＴＰ２のそれぞ
れは、電源電圧ＶＣＣを受けるノードＶＣＣと、ノード
Ｚ３との間に接続される。トランジスタＴＮ３とＴＮ１
とは、ノードＺ３と接地電圧ＧＮＤを受けるノードＧＮ
Ｄとの間に直列に接続される。

【０２１４】トランジスタＴＰ１、ＴＮ１のそれぞれの
ゲートは、ＶＰＰ検出回路５Ａを活性化する活性化信号
ＣＮＥを受け、トランジスタＴＮ３のゲートは、基準電
圧ＶＲＥＦを受ける。トランジスタＴＰ２のゲートは、
ノードＺ３に接続される。

【０２１５】トランジスタＴＰ４は、高電圧ＶＰＰを受
けるノードＶＰＰとノードＺ１との間に接続され、トラ
ンジスタＴＰ３は、ノードＺ１とノードＺ２との間に接
続される。トランジスタＴＮ４，ＴＮ２は、ノードＧＮ
ＤとノードＺ２との間に直列に接続される。

【０２１６】トランジスタＴＰ４のゲートは、ノードＶ
ＣＣと接続され、トランジスタＴＰ３のゲートは、ノー
ドＺ３と接続される。トランジスタＴＮ４のゲートは、
基準電圧ＶＲＥＦを受け、トランジスタＴＮ２のゲート
は、活性化信号ＣＮＥを受ける。

【０２１７】インバータＩＶ１０は、ノードＺ２の信号
を反転して、レベル検出信号ＩＰＡＳＳを出力する。

【０２１８】ＶＰＰ検出回路５Ａの動作について説明す
る。活性化信号ＣＮＥがＨレベルになると、トランジス
タＴＮ１とＴＮ２とがオン状態となり、トランジスタＴ
Ｐ１がオフ状態になる。この状態で、ＶＰＰ検出回路５
ＡはＶＰＰレベルをモニタし、ＶＰＰレベルが高いとレ
ベル検出信号ＩＰＡＳＳをＬレベルに、ＶＰＰレベルが
低いとレベル検出信号ＩＰＡＳＳをＨレベルにする。

【０２１９】基準電圧ＶＲＥＦをゲートに受けるトラン
ジスタＴＮ３とＴＮ４とは、定電流源として働く。

【０２２０】トランジスタＴＰ２とＴＰ３とはカレント
ミラー回路として動作する。トランジスタＴＮ３が流す
電流をトランジスタＴＰ２が受ける。カレントミラー回
路は、トランジスタＴＰ２に流れる電流と等しい電流が
トランジスタＴＰ３に流れるように動作する。

【０２２１】一方、トランジスタＴＮ４にも定電流が流
れるため、トランジスタＴＰ３が流す電流とトランジス
タＴＮ４が流す電流とが等しくなる。ただし、トランジ
スタＴＰ３が流す電流とトランジスタＴＮ４が流す電流
とが等しくなるには、ノードＺ１の電位が電源電圧レベ
ル（ＶＣＣレベル）でなければならない。

【０２２２】ノードＺ１の電位がＶＣＣレベルより低い
と、トランジスタＴＰ３に流れる電流がトランジスタＴ
Ｎ４に流れる電流より少なくなる。これにより、ノード
Ｚ２の電圧レベルが下がり、レベル検出信号ＩＰＡＳＳ
がＨレベルになる。

【０２２３】逆に、ノードＺ１の電位がＶＣＣレベルよ
り高いと、トランジスタＴＰ３に流れる電流がトランジ
スタＴＮ４に流れる電流より多くなる。これにより、ノ
ードＺ２の電圧レベルが上がり、レベル検出信号ＩＰＡ
ＳＳがＬレベルになる。

【０２２４】ノードＺ１の電位がＶＣＣレベルより高く
なるのは、ノードＶＰＰの電位がＶＣＣ＋｜Ｖｔｈｐ｜
以上になったときである。なお、Ｖｔｈｐは、トランジ
スタＴＰ４のしきい値である。

【０２２５】このように、第８の実施の形態によるＶＰ
Ｐ検出回路５Ａによれば、高電圧ＶＰＰの電圧レベルを
検出することが可能になる。したがって、上記した実施
の形態による高電圧スイッチ回路に対し、ＶＰＰ検出回
路５に代わりＶＰＰ検出回路５Ａを配置することによ
り、上記した実施の形態における効果と同様な効果を得
ることができる。

【０２２６】なお今回開示された実施の形態はすべての
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は上記した実施の形態の説明
ではなくて特許請求の範囲によって示され、特許請求の
範囲と均等の意味および範囲内でのすべての変更が含ま
れることが意図される。

【０２２７】

【発明の効果】このように本発明による高電圧スイッチ
回路によれば、電圧緩和用のトランジスタのゲート電圧
を制御することができる。したがって、電源ノードの電
圧が所望の高電圧に達するとトランジスタのゲート−ソ
ース間の電圧が緩和され、また電源ノードの電圧が低い
ときであっても正常に動作することができる。

【０２２８】特に、電圧緩和用のトランジスタのゲート
電圧を、電源ノードの電圧レベルを高電圧にするための
制御信号により制御することができる。

【０２２９】特に、電圧緩和用のトランジスタのゲート
電圧を、電源ノードの電圧レベルが上昇または降下する
と活性化する信号により制御することができる。

【０２３０】特に、電圧緩和用のトランジスタのゲート
電圧を、電源ノードの電圧が所望のレベルに到達すると
活性化する信号により制御することができる。

【０２３１】特に、電源電圧に対する依存性のないまた
は依存性の小さい信号により電圧緩和用のトランジスタ
のゲート電圧を制御することができる。

【０２３２】これにより、回路の動作を停止させること
なく、最適な電圧緩和を実現することができる。

【０２３３】さらに、本発明による半導体記憶装置によ
れば、メモリ動作を行なう動作信号の電圧レベルをスイ
ッチする高電圧スイッチ回路において、電圧緩和用のト
ランジスタのゲート電圧を制御することができる。した
がって、メモリ動作に応じて電圧緩和が実現され、メモ
リ動作の有無にかかわらず正常に動作することができ
る。

【０２３４】特に、電圧緩和用のトランジスタのゲート
電圧を、高電圧を発生させる回路を活性化する制御信号
により制御することができる。

【０２３５】特に、電圧緩和用のトランジスタのゲート
電圧を、高電圧を発生させる回路を活性化する制御信号
を遅延させた信号により制御することができる。

【０２３６】特に、電圧緩和用のトランジスタのゲート
電圧を、メモリセルアレイの動作時に高電圧を発生させ
る回路から出力される電圧が、所定レベルになると活性
化する信号により制御することができる。

【０２３７】特に、電源電圧に対する依存性のない、ま
たは依存性の小さい電圧レベルの信号により電圧緩和用
のトランジスタのゲート電圧を制御することができる。

【０２３８】これらにより、本発明の半導体記憶装置に
よれば、高電圧スイッチ回路の正常な動作および電圧緩
和が保証されるため、正確な動作が保証される。

【図面の簡単な説明】

【図１】 第１の実施の形態による高電圧スイッチ回路
２について説明するための図である。

【図２】 第１の実施の形態による高電圧スイッチ回路
２を含む半導体記憶装置１０００の全体構成の概要を示
す図である。

【図３】 第１の実施の形態による高電圧スイッチ回路
２の制御手法を示すタイミングチャートである。

【図４】 第１の実施の形態による高電圧スイッチ回路
２における電圧緩和作用を説明するためのタイミングチ
ャートである。

【図５】 高電圧スイッチ回路２Ａの構成を示す回路図
である。

【図６】 高電圧スイッチ回路２Ｂの構成を示す回路図
である。

【図７】 第２の実施の形態による高電圧スイッチ回路
２の制御について説明するための図である。

【図８】 基準電圧発生回路３の構成の一例を示す回路
図である。

【図９】 第２の実施の形態による高電圧スイッチ回路
２の制御方法を示すタイミングチャートである。

【図１０】 第３の実施の形態による高電圧スイッチ回
路２の制御について説明するための図である。

【図１１】 ＶＰＰ検出回路５の構成を示す回路図であ
る。

【図１２】 第３の実施の形態による高電圧スイッチ回
路２の制御手法を示すタイミングチャートである。

【図１３】 第４の実施の形態による高電圧スイッチ回
路２の制御について説明するための図である。

【図１４】 第４の実施の形態による高電圧スイッチ回
路２の制御手法を示すタイミングチャートである。

【図１５】 第４の実施の形態による高電圧スイッチ回
路２における電圧緩和作用を説明するためのタイミング
チャートである。

【図１６】 第５の実施の形態による高電圧スイッチ回
路２の制御について説明するための図である。

【図１７】 第５の実施の形態による高電圧スイッチ回
路２の制御手法を示すタイミングチャートである。

【図１８】 第５の実施の形態による高電圧スイッチ回
路２における電圧緩和作用を説明するためのタイミング
チャートである。

【図１９】 可変抵抗の構成例を示す回路図である。

【図２０】 可変抵抗の構成例を示す回路図である。

【図２１】 第６の実施の形態による高電圧スイッチ回
路８の制御について説明するための図である。

【図２２】 ＶＮ検出回路９の構成を示す回路図であ
る。

【図２３】 第６の実施の形態による高電圧スイッチ回
路８の制御手法を示すタイミングチャートである。

【図２４】 第６の実施の形態による高電圧スイッチ回
路８における電圧緩和作用を説明するためのタイミング
チャートである。

【図２５】 高電圧スイッチ回路８Ａの構成を示す回路
図である。

【図２６】 高電圧スイッチ回路８Ｂの構成を示す回路
図である。

【図２７】 第７の実施の形態による高電圧スイッチ回
路２の制御について説明するための図である。

【図２８】 第７の実施の形態による高電圧スイッチ回
路２の制御手法を示すタイミングチャートである。

【図２９】 第７の実施の形態による高電圧スイッチ回
路２における電圧緩和作用を説明するためのタイミング
チャートである。

【図３０】 電圧緩和回路を含む高電圧スイッチ回路９
００の一例を示す回路図である。

【図３１】 第８の実施の形態によるＶＰＰ検出回路５
Ａの構成を示す回路図である。

【符号の説明】

１ 書込／消去制御回路、２，２Ａ，２Ｂ，８，８Ａ，
８Ｂ，１２０ 高電圧スイッチ回路、３，１０８ 基準
電圧発生回路、４ タイマ回路、５，５Ａ ＶＰＰ検出
回路、７ 定電圧発生回路、９ ＶＮ検出回路、１０，
１０Ａ，１０Ｂ，２０，２０Ａ，２０Ｂ 電圧緩和回
路、１１ バイアス電圧発生回路、１２電圧検出回路、
９０ ＡＮＤ回路、９１ ＮＡＮＤ回路、１００ アド
レスバッファ、１０１ データ入出力バッファ、１０２
Ｘデコーダ、１０３ Ｙデコーダ、１０４ ウェル／
ソースデコーダ、１０５ ブロック、１０６ 高電圧発
生回路、１０７ 負高電圧発生回路、ＭＲ メモリセル
アレイ、１０００ 半導体記憶装置、Ｑ１〜Ｑ８，Ｑ１
ｎ〜Ｑ８ｎ トランジスタ。

Claims (16)

【特許請求の範囲】
1. 【請求項１】 電源電圧より絶対値が大きい高電圧を供
   給することが可能な第１電源ノードと、 前記電源電圧以下の電圧が供給される第２電源ノード
   と、 入力信号と前記第１電源ノードから供給される電圧とに
   応じて、前記入力信号の電圧レベルを変換して出力する
   第１トランジスタと、前記入力信号と前記第２電源ノー
   ドから供給される電圧とに応じて、前記入力信号の電圧
   レベルを変換して出力する第２トランジスタとを含み、
   前記電源電圧レベルまたは接地電圧レベルの状態をとる
   前記入力信号の振幅レベルを切替えて出力するスイッチ
   回路と、 前記第１トランジスタと前記第２トランジスタとの間に
   接続され、ゲート電圧が制御される第３トランジスタと
   を備える、高電圧スイッチ回路。
2. 【請求項２】 前記第３トランジスタは、 前記第１トランジスタまたは前記第２トランジスタのゲ
   ート−ソース間電圧が緩和されるように動作する、請求
   項１に記載の高電圧スイッチ回路。
3. 【請求項３】 前記第３トランジスタのゲート電圧は、 前記第１電源ノードを前記高電圧にするための制御信号
   によって切替えられる、請求項２に記載の高電圧スイッ
   チ回路。
4. 【請求項４】 前記第１電源ノードの電圧は、スタンバ
   イ状態である前記電源電圧から第１期間経過後に前記高
   電圧に到達し、 前記第３トランジスタのゲート電圧は、 前記第１電源ノードの電圧が変化を開始した後、前記第
   １期間より短い第２期間経過後に活性化する信号によっ
   て切替えられる、請求項２に記載の高電圧スイッチ回
   路。
5. 【請求項５】 前記第３トランジスタのゲート電圧は、 前記第１電源ノードの電圧が所定レベルに達すると活性
   化する信号によって切替えられる、請求項２に記載の高
   電圧スイッチ回路。
6. 【請求項６】 前記第３トランジスタのゲート電圧は、 前記電源電圧に対する依存性の小さい電圧レベルの制御
   信号により制御される、請求項２に記載の高電圧スイッ
   チ回路。
7. 【請求項７】 前記規定電圧は任意に変更可能である、
   請求項６に記載の高電圧スイッチ回路。
8. 【請求項８】 前記第３トランジスタのゲートは、 前記高電圧に依存しない一定電流が流れるようなバイア
   ス電圧により制御される、請求項２に記載の高電圧スイ
   ッチ回路。
9. 【請求項９】 行列状に配置される複数のメモリセルを
   含むメモリセルアレイと、 前記メモリセルアレイの動作を制御するための制御回路
   と、 前記制御回路の制御に基づき、前記メモリセルアレイを
   動作させるための動作信号を発生する回路と、 スタンバイ状態において電源電圧を出力し、前記メモリ
   セルアレイの動作時に活性化し前記電源電圧よりも絶対
   値が大きい高電圧を発生する発生回路と、 前記動作信号の振幅レベルを切替えて出力する高電圧ス
   イッチ回路とを備え、 前記高電圧スイッチ回路は、 前記発生回路の出力する電圧を受ける第１電源ノード
   と、 前記電源電圧以下の電圧が供給される第２電源ノード
   と、 前記動作信号と前記第１電源ノードから供給される電圧
   とに応じて、前記動作信号の電圧レベルを変換して出力
   する第１トランジスタと、前記動作信号と前記第２電源
   ノードから供給される電圧とに応じて、前記動作信号の
   電圧レベルを変換して出力する第２トランジスタとを有
   し、前記動作信号の振幅レベルを切替えて出力するスイ
   ッチ回路と、 前記第１トランジスタと前記第２トランジスタとの間に
   接続され、ゲート電圧が制御される第３トランジスタと
   を含む、半導体記憶装置。
10. 【請求項１０】 前記第３トランジスタは、 前記第１トランジスタまたは前記第２トランジスタのゲ
    ート−ソース間電圧が緩和されるように動作する、請求
    項９に記載の半導体記憶装置。
11. 【請求項１１】 前記制御回路は、 前記発生回路を活性化させるための制御信号を発生する
    回路を含み、 前記第３トランジスタのゲート電圧は、 前記制御信号によって切替えられる、請求項１０に記載
    の半導体記憶装置。
12. 【請求項１２】 前記制御回路は、 前記発生回路を活性化させるための制御信号を発生する
    回路と、 前記制御信号を一定時間遅延して出力する遅延回路とを
    含み、 前記第３トランジスタのゲート電圧は、 前記遅延回路の出力によって切替えられる、請求項１０
    に記載の半導体記憶装置。
13. 【請求項１３】 前記制御回路は、 前記発生回路を活性化させるための制御信号を発生する
    回路と、 前記発生回路の出力が所定レベルに達すると活性化する
    検知信号を発生する回路とを含み、 前記第３トランジスタのゲート電圧は、 前記検知信号によって切替えられる、請求項１０に記載
    の半導体記憶装置。
14. 【請求項１４】 前記動作信号は、前記電源電圧と接地
    電圧との２つの状態をとり、 前記制御回路は、 前記電源電圧に対する依存性の小さい電圧レベルの制御
    信号を発生する信号発生回路を含み、 前記第３トランジスタのゲート電圧は、 前記制御信号によって切替えられる、請求項１０に記載
    の半導体記憶装置。
15. 【請求項１５】 前記レベル設定回路により、前記規定
    電圧は任意に変更される、請求項１４に記載の半導体記
    憶装置。
16. 【請求項１６】 前記動作信号は、前記電源電圧と接地
    電圧との２つの状態をとり、 前記制御回路は、 前記第３トランジスタに前記高電圧に依存しない一定電
    流が流れるような前記第３トランジスタのゲート電圧に
    供給するバイアス電圧を発生する回路を含む、請求項１
    ０に記載の半導体記憶装置。