JP2001319490A - 高電圧スイッチ回路および当該高電圧スイッチ回路を備える半導体記憶装置 - Google Patents
高電圧スイッチ回路および当該高電圧スイッチ回路を備える半導体記憶装置Info
- Publication number
- JP2001319490A JP2001319490A JP2000140357A JP2000140357A JP2001319490A JP 2001319490 A JP2001319490 A JP 2001319490A JP 2000140357 A JP2000140357 A JP 2000140357A JP 2000140357 A JP2000140357 A JP 2000140357A JP 2001319490 A JP2001319490 A JP 2001319490A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- transistor
- circuit
- level
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
ができる高電圧スイッチ回路および当該回路を備える導
体記憶装置を提供する。 【解決手段】 本発明による高電圧スイッチ回路は、高
電圧VPPを一方の導通端子に受けるPMOSトランジ
スタQ1,Q2と、接地電圧GNDを一方の導通端子に
受けるNMOSトランジスタQ5,Q6と、電圧緩和用
トランジスタQ3,Q4とを備える。電圧緩和用トラン
ジスタQ3,Q4のゲートには、高電圧VPPの電圧レ
ベルに応じて電位が変化するゲート制御信号Aを印加す
る。これにより、切替える電圧に応じて、動作すること
ができる。
Description
路および当該回路を備える半導体記憶装置に関し、特に
電圧緩和を行ない、かつ正常なスイッチ動作が保証され
る構成に関する。
を変換する回路として高電圧スイッチ回路がある。高電
圧スイッチ回路は、電源電圧レベルVCCまたは接地電
圧レベルGNDの状態に切替わる入力信号(振幅レベル
VCC−GND)を、正の高電圧レベルVPPまたは接
地電圧レベルGNDの状態に切替わる信号(振幅レベル
VPP−GND)に、もしくは負の高電圧レベルVNま
たは電源電圧レベルVCCの状態に切替わる信号(振幅
レベルVN−VCC)に変換する(|VN|>VC
C)。
めのトランジスタ(スイッチングトランジスタ)と、電
圧緩和用トランジスタとで構成されている。スイッチン
グ動作時には、スイッチングトランジスタのソース−ド
レイン間に高電圧が印加されが、この際に発生するホッ
トキャリアによりトランジスタの電流値やしきい値の劣
化が起こるため回路の正常な動作が確保できない。この
ため、電圧緩和用トランジスタを配置し、トランジスタ
の電圧緩和を行なっている。
ば、半導体記憶装置におけるメモリセルへのデータの書
込み,データの読出し,データの消去等の制御のために
使用されている。
高電圧スイッチ回路によれば、電圧緩和用トランジスタ
のゲート電圧は一定の電圧(高電圧VPPで切替えると
きには電源電圧VCC,高電圧VNで切替えるときには
接地電圧GND)に固定されている。
チングする高電圧が電源電圧VCCまたは接地電圧GN
D近傍であると回路動作ができないという問題があっ
た。また、半導体記憶装置においては、正確なスイッチ
ング動作および最適な電圧緩和が保証される高電圧スイ
ッチ回路を用いてメモリ動作を制御する必要がある。
めになされたものであり、その目的は、正確なスイッチ
ング動作および最適な電圧緩和が保証される高電圧スイ
ッチ回路および当該回路を備える半導体記憶装置を提供
することにある。
る高電圧スイッチ回路は、電源電圧より絶対値が大きい
高電圧を供給することが可能な第1電源ノードと、電源
電圧以下の電圧が供給される第2電源ノードと、入力信
号と第1電源ノードから供給される電圧とに応じて、入
力信号の電圧レベルを変換して出力する第1トランジス
タと、入力信号と第2電源ノードから供給される電圧と
に応じて、入力信号の電圧レベルを変換して出力する第
2トランジスタとを含み、電源電圧レベルまたは接地電
圧レベルの状態をとる入力信号の振幅レベルを切替えて
出力するスイッチ回路と、第1トランジスタと第2トラ
ンジスタとの間に接続され、ゲート電圧が制御される第
3トランジスタとを備える。
ランジスタまたは第2トランジスタのゲート−ソース間
電圧が緩和されるように動作する。
ト電圧は、第1電源ノードを高電圧にするための制御信
号によって切替えられる。
タンバイ状態である電源電圧から第1期間経過後に高電
圧に到達し、第3トランジスタのゲート電圧は、第1電
源ノードの電圧が変化を開始した後、第1期間より短い
第2期間経過後に活性化する信号によって切替えられ
る。
圧は、第1電源ノードの電圧が所定レベルに達すると活
性化する信号によって切替えられる。
圧は、電源電圧に対する依存性の小さい電圧レベルの制
御信号により制御される。なお、規定電圧は任意に変更
可能である。
は、高電圧に依存しない一定電流が流れるようなバイア
ス電圧により制御される。
装置は、行列状に配置される複数のメモリセルを含むメ
モリセルアレイと、メモリセルアレイの動作を制御する
ための制御回路と、制御回路の制御に基づき、メモリセ
ルアレイを動作させるための動作信号を発生する回路
と、スタンバイ状態において電源電圧を出力し、メモリ
セルアレイの動作時に活性化し電源電圧よりも絶対値が
大きい高電圧を発生する発生回路と、動作信号の振幅レ
ベルを切替えて出力する高電圧スイッチ回路とを備え、
高電圧スイッチ回路は、発生回路の出力する電圧を受け
る第1電源ノードと、電源電圧以下の電圧が供給される
第2電源ノードと、動作信号と第1電源ノードから供給
される電圧とに応じて、動作信号の電圧レベルを変換し
て出力する第1トランジスタと、動作信号と第2電源ノ
ードから供給される電圧とに応じて、動作信号の電圧レ
ベルを変換して出力する第2トランジスタとを有し、動
作信号の振幅レベルを切替えて出力するスイッチ回路
と、第1トランジスタと第2トランジスタとの間に接続
され、ゲート電圧が制御される第3トランジスタとを含
む。
ランジスタまたは第2トランジスタのゲート−ソース間
電圧が緩和されるように動作する。
活性化させるための制御信号を発生する回路を含み、第
3トランジスタのゲート電圧は、制御信号によって切替
えられる。
活性化させるための制御信号を発生する回路と、制御信
号を一定時間遅延して出力する遅延回路とを含み、第3
トランジスタのゲート電圧は、遅延回路の出力によって
切替えられる。
活性化させるための制御信号を発生する回路と、発生回
路の出力が所定レベルに達すると活性化する検知信号を
発生する回路とを含み、第3トランジスタのゲート電圧
は、検知信号によって切替えられる。
接地電圧との2つの状態をとり、制御回路は、電源電圧
に対する依存性の小さい電圧レベルの制御信号を発生す
る信号発生回路を含み、第3トランジスタのゲート電圧
は、制御信号によって切替えられる。なお、信号発生回
路により、前記規定電圧は任意に変更される。
接地電圧との2つの状態をとり、制御回路は、第3トラ
ンジスタに高電圧に依存しない一定電流が流れるような
第3トランジスタのゲート電圧に供給するバイアス電圧
を発生する回路を含む。
て、図を用いて詳細に説明する。図中同一部分または相
当部分には同一記号または符号を付し、その説明を繰返
さない。
よる高電圧スイッチ回路および当該回路を備える半導体
記憶装置について説明する。第1の実施の形態による高
電圧スイッチ回路2は、入力信号VIN(振幅VCC−
GND)を、信号VOUT(振幅VPP−GND)に変
換する回路であって、図1に示されるように、トランジ
スタQ1〜Q6およびインバータIV0で構成される。
トランジスタQ1〜Q4は、PMOSトランジスタであ
り、トランジスタQ5,Q6は、NMOSトランジスタ
である。
INから入力信号VINを受け、制御信号入力ノードA
から電圧緩和用トランジスタのゲート電圧を制御するゲ
ート制御信号Aを受け、出力ノードOUTから信号VO
UTを出力する。
圧GNDを受けるノードGNDとの間に接続され、ゲー
トに入力信号VINを受ける。インバータIV0は、入
力信号VINを反転して出力する。トランジスタQ6
は、ノードOUTとノードGNDとの間に接続され、ゲ
ートにインバータIV0の出力を受ける。
N3との間に接続され、トランジスタQ4は、ノードN
2とノードOUTとの間に接続される。
のノードVPPとノードN1との間に接続され、ゲート
は、ノードOUTと接続されている。トランジスタQ2
は、ノードVPPとノードN2との間に接続され、ゲー
トは、ノードN3と接続されている。
ランジスタであって、回路を構成するトランジスタのゲ
ート電圧を緩和するための電圧緩和回路10を構成す
る。従来と異なり、電圧緩和用トランジスタQ3,Q4
のゲートは、一定の電圧が印加されるのではなく、外部
から入力されるゲート制御信号Aを受けるように構成さ
れている。
内蔵した場合には、メモリセルの書込/消去を制御する
書込/消去制御回路1によりゲート制御信号Aの電位を
調整する。
置1000について、図2を用いて説明する。半導体記
憶装置1000は、図2に示されるように、書込/消去
制御回路1、外部からアドレスADを受けるアドレスバ
ッファ100、データの入出力を行なうデータ入出力バ
ッファ101、行列状に配置される複数のメモリセルを
含むメモリセルアレイMR、メモリセルアレイMRから
任意のメモリセルを選択するためのXデコーダ102お
よびYデコーダ103、メモリセルへのデータの書込/
消去/読出しのためのウェル電圧およびソース電圧を駆
動するためのウェル/ソースデコーダ104、メモリセ
ルのデータを読出すためのセンスアンプ、ならびにデー
タの書込みを行なうための書込回路を備える。図におい
ては、センスアンプと書込回路とを1つのブロック10
5で表わしている。
受けるコントロール信号CNT(チップイネーブル信
号,ライトイネーブル信号等)の入力とコマンドCMと
称す専用のデータ入力とにより、内部回路の動作を制御
する。なお、書込/消去/読出というチップ動作毎に専
用のコマンドCMが決められている。
圧VCCを昇圧して正の高電圧VPPを発生する高電圧
発生回路106、接地電圧GNDを降圧して負の高電圧
VNを発生する負高電圧発生回路107、電圧レベルの
制御に用いられる基準電圧VREFを発生する基準電圧
発生回路108、およびアドレスバッファ100から受
ける信号(入力信号VIN)の振幅レベルを書込/消去
制御回路1からの信号に応じて変換して出力する高電圧
スイッチ回路120を備える。
PP、負高電圧発生回路107の出力する負の高電圧V
Nは、メモリセルへのデータの書込/データの消去/デ
ータの読出を行なう際に使用する。
/読出動作時に高電圧が印加される回路(Xデコーダ1
02、Yデコーダ103、ウェル/ソースデコーダ10
4)の制御を行なうため、入力信号VINの振幅レベル
をVCC−GND間からVPP−GNDまたはVCC−
VN間に変換して出力する。上記高電圧スイッチ回路2
は、高電圧スイッチ回路120に含まれる。
されると、書込/消去制御回路1は特定の制御信号を出
力する。書込/消去制御回路1の制御により、高電圧発
生回路106、負高電圧発生回路107および基準電圧
発生回路108が活性化/非活性化する。
電圧発生回路106から出力される電圧が電源電圧レベ
ルVCCから一定の高電圧レベルVPPに上昇する。負
高電圧発生回路107が活性化すると、負高電圧発生回
路107から出力される電圧が接地電圧レベルGNDか
ら一定の負の高電圧レベルVNに降下する。
発生回路106の制御および負高電圧発生回路107の
制御はそれぞれ独立して行なわれる。したがって、高電
圧発生回路106および負高電圧発生回路107の活性
/非活性タイミングは互いに独立である。なお、高電圧
スイッチ回路2は、高電圧発生回路106の出力をノー
ドVPPに受けている。
ッチ回路2の制御手法について説明する。まず、比較の
ため、電圧緩和用トランジスタの制御手法が高電圧スイ
ッチ回路2と異なる高電圧スイッチ回路900について
説明する。
0は、入力信号VIN(振幅VCC−GND)を、信号
VOUT(振幅VPP−GND)に変換する回路であっ
て、トランジスタQ91〜Q96およびインバータIV
90で構成される。トランジスタQ91〜Q94は、P
MOSトランジスタであり、トランジスタQ95,Q9
6は、NMOSトランジスタである。
地電圧GNDを受けるノードGNDとの間に接続され、
ゲートに入力信号VINを受ける。インバータIV90
は、入力信号VINを反転して出力する。トランジスタ
Q96は、当該回路の出力ノードであるノードOUTと
ノードGNDとの間に接続され、ゲートにインバータI
V90の出力を受ける。
1とノードN90との間に接続され、トランジスタQ9
4は、トランジスタQ92とノードOUTとの間に接続
される。トランジスタQ93,Q94のゲートは、電源
電圧VCCを受ける。
一方の導通端子は正の高電圧VPPを受けるノードVP
Pと接続され、トランジスタQ91のゲートは、ノード
OUTと、トランジスタQ92のゲートは、ノードN9
0と接続されている。
トランジスタ)は、電圧緩和回路910を構成する。電
圧緩和回路910により、高電圧をスイッチングする際
に構成トランジスタのソース−ドレイン間の電圧が緩和
される。
号VIN(振幅レベルVCC−GND)は、信号VOU
T(振幅レベルVPP−GND)に変換される。
ゲート電圧は一定の電圧(電源電圧VCC)に固定され
ている。したがって、スイッチングする高電圧が電源電
圧VCCまたは接地電圧GND近傍であると回路動作が
保証されない。
緩和用トランジスタのゲートを制御するゲート制御信号
Aを、高電圧スイッチ回路2のノードVPPに印加され
る電圧のレベルに合わせて変化させる。
は、時刻t0〜t1、時刻t3〜t4で電源電圧VCC
レベルの入力信号VINを受けるものとする。また、初
期状態では、ノードVPPには電源電圧VCCが印加さ
れている。
ている時点では(〜t2)、ゲート制御信号Aは接地電
圧レベルGNDである。したがって、時刻t0〜t1で
受ける入力信号VINは、電源電圧レベルVCCの信号
VOUTに変換され出力される。
れる時点で(時刻t2)、ゲート制御信号Aを接地電圧
レベルGNDから電源電圧レベルVCCに切替える。
刻t3〜t4で受ける入力信号VINは、高電圧レベル
VPPの信号VOUTに変換され出力される。
電圧レベルが降下する(高電圧の印加終了)時点で(時
刻t5)、ゲート制御信号Aを電源電圧レベルVCCか
ら接地電圧レベルGNDに切替える。
ッチングする際には高電圧スイッチ回路2における内部
ノードN1,N2の電圧レベルは、図4に示されるよう
に変化する。図4を参照して、ソース−ドレイン間の電
圧がトランジスタQ1,Q2については{VPP−(V
CC+|Vthp|)}に緩和され、トランジスタQ
3,Q4については(VCC+|Vthp|)に緩和さ
れる。ここで、Vthpは、トランジスタQ3,Q4の
しきい値を表わしている。
了する、または高電圧を印加せずに電源電圧VCCが印
加されている時は、電圧緩和用トランジスタのゲートを
電源電圧レベルVCCから接地電圧レベルGNDに、ま
たは接地電圧レベルGNDに固定する。これにより、高
電圧スイッチ回路2は、ノードVPPに印加される電圧
が低い時でも正常に動作することが可能になる。
適用した場合について説明する。高電圧が必要とされな
いときには、書込/消去制御回路1は接地電圧レベルG
NDのゲート制御信号Aを出力する。この時点で、高電
圧発生回路106は非活性状態にある。
/消去制御回路1に入力されると、書込/消去制御回路
1から電源電圧レベルVCCのゲート制御信号Aが出力
され、高電圧発生回路106が活性化する。
制御信号Aを接地電圧レベルGNDに切替え、高電圧発
生回路106を非活性化する。ノードVPPに印加され
る電圧のレベルが降下し、電源電圧レベルVCCにな
る。このような制御手法により、半導体記憶装置100
0において正確な書込/消去/読出動作が保証される。
生回路106の活性/非活性を制御する信号そのものを
使用してもよい。
チ回路の構成は、図1に示したものに限定されない。高
電圧スイッチ回路の他の構成例を図5に示す。図5に示
される高電圧スイッチ回路2Aは、トランジスタQ1,
Q2,Q5,Q6、トランジスタQ3,Q4,Q7およ
びQ8で構成される電圧緩和回路10A、ならびにイン
バータIV0を備える。トランジスタQ7,Q8は、N
MOSトランジスタである。
タQ3,Q4,Q7,Q8のそれぞれが電圧緩和用トラ
ンジスタとして機能する。
トランジスタQ5との間に接続され、トランジスタQ8
は、トランジスタQ4とトランジスタQ6との間に接続
される。トランジスタQ7,Q8のゲートは、ゲート制
御信号Aを受ける。
図6に示す。図6に示される高電圧スイッチ回路2B
は、トランジスタQ1,Q2,Q5,Q6,トランジス
タQ7およびQ8で構成される電圧緩和回路10B、お
よびインバータIV0を備える。高電圧スイッチ回路2
Bでは、トランジスタQ7,Q8のそれぞれが電圧緩和
用トランジスタとして機能する。
ドN1との間に接続され、ゲートにノードOUTの信号
VOUTを受ける。トランジスタQ2は、ノードVPP
とノードOUTとの間に接続され、ゲートにノードN1
の信号を受ける。
ジスタQ5との間に接続され、トランジスタQ8は、ノ
ードOUTとトランジスタQ6との間に接続される。ト
ランジスタQ7,Q8のゲートは、ゲート制御信号Aを
受ける。
幅レベルVPP−GNDの信号VOUTに変換する回路
構成について説明したが、入力信号VINを振幅レベル
VN−VCCの信号VOUTに変換する回路についても
当該制御手法を適用することができる(VN:負の高電
圧)。この場合、後述するように電圧緩和用トランジス
タのゲートに印加されるゲート制御信号を、負の高電圧
VNを受けるノードVNの電圧レベルに応じて変化させ
る。これにより、ノードVNの電圧レベルが接地電圧レ
ベルGND近傍であっても正常な動作が保証される。
よる高電圧スイッチ回路について説明する。第2の実施
の形態による高電圧スイッチ回路2は、図7に示される
ように、AND回路90の出力するゲート制御信号Aを
トランジスタQ3,Q4のゲートに受ける。
の出力する制御信号Bとタイマ回路4の出力とを入力に
受ける。タイマ回路4は、Hレベルの制御信号Bを書込
/消去制御回路1から受けてから所定期間後に、Hレベ
ルの信号を出力する。
路4は、トランジスタQ20〜Q22、容量素子C1お
よびインバータIV1を含む。トランジスタQ20は、
PMOSトランジスタであり、トランジスタQ21,Q
22は、NMOSトランジスタである。
ノードとノードN5との間に接続され、トランジスタQ
21とQ22とは、ノードN5と接地電圧GNDを受け
るノードGNDとの間に直列に接続される。トランジス
タQ20とQ22とのそれぞれゲートは、制御信号B
を、トランジスタQ21のゲートは、基準電圧発生回路
3の出力する基準電圧VREFを受ける。
Dとの間に接続され、インバータIV1は、ノードN5
の信号を反転して出力する。
力と制御信号Bとを入力に受け、ゲート制御信号Aを出
力する。
うにトランジスタQ61〜Q65ならびに抵抗素子R1
およびR2を含む。トランジスタQ61,Q62,Q6
5は、PMOSトランジスタであり、トランジスタQ6
3,Q64は、NMOSトランジスタである。
ノードVCCとノードN60との間に接続される。トラ
ンジスタQ61およびQ63は、ノードVCCと接地電
圧GNDを受けるノードGNDとの間に直列に接続され
る。トランジスタQ62およびQ64は、ノードN60
とノードGNDとの間に直列に接続される。トランジス
タQ63およびQ64は、カレントミラー回路を構成す
る。
は、ノードVCCとノードGNDとの間に直列に接続さ
れ、トランジスタQ65と抵抗素子R2との接続ノード
から基準電圧VREFが出力される。
ンジスタQ61には、トランジスタQ63およびQ64
(カレントミラー回路)により抵抗素子R1と同じ電流
が流れる。トランジスタQ61のコンダクタンスとしき
い値とをβ1,VthQ1とすると、抵抗素子R1に流
れる電流IR1は、式(1)を満たす。抵抗素子R1の
抵抗値をR1、抵抗素子R2の抵抗値をR2とする。
さい値であるため、式(3)が成立する。
されることになる。
制御手法について説明する。制御信号Bを、高電圧スイ
ッチ回路2のノードVPPに印加される電圧のレベルに
合わせて変化させる。そして、ゲート制御信号Aを、制
御信号Bとタイマ回路4の出力とに応じて発生させる。
がりタイミングから所定期間(遅延時間△t1)遅れて
電源電圧レベルVCCになる。遅延時間△t1は、容量
素子C1に蓄えられる電荷量と電荷を引抜く電流とによ
って調整する。
る電圧が電圧緩和が必要になる電圧レベルになったとき
にゲート制御信号Aを接地電圧レベルGNDから電源電
圧VCCレベルに切替わるようにする。なお、式(5)
においてtrは、高電圧の立上がり時間を、VPPはノ
ードVPPの電圧をそれぞれ表わしている。
されている時点では(〜t2)、制御信号Bは接地電圧
レベルGNDである。したがって、時刻t0〜t1で受
ける入力信号VINは、電源電圧レベルVCCの信号V
OUTに変換され出力される。
る時点で(時刻t2)、制御信号Bを接地電圧レベルG
NDから電源電圧レベルVCCに切替える。
てから所定期間経過後(t2+△t1)にゲート制御信
号Aが電源電圧レベルVCCになる。この時点におい
て、ノードVPPに印加される電圧は、所定電圧V0
(電圧緩和が必要な電圧)に到達している。
刻t3〜t4で受ける入力信号VINは、高電圧レベル
VPPの信号VOUTに変換され出力される。
電圧レベルが降下する(高電圧の印加終了)時点で(時
刻t5)、制御信号Bを電源電圧レベルVCCから接地
電圧レベルGNDに切替える。
ッチングする際には高電圧スイッチ回路2における内部
ノードN1,N2の電圧レベルが緩和される。
終了する場合または高電圧を印加せずに電源電圧VCC
が印加されているときには、電圧緩和用トランジスタQ
3,Q4のゲート電圧を電源電圧VCCから接地電圧G
NDへまたは接地電圧GNDに固定する。これにより、
高電圧スイッチ回路2は、ノードVPPに印加される電
圧のレベルが低い場合にであっても正常なスイッチング
を可能にする。
適用した場合について説明する。基準電圧発生回路3
は、基準電圧発生回路108に含まれる。高電圧が必要
とされないときには、書込/消去制御回路1はAND回
路90に対して接地電圧レベルGNDの制御信号Bを出
力する。この時点で、高電圧発生回路106は非活性状
態にある。
Mが書込/消去制御回路1に入力されると、書込/消去
制御回路1から電源電圧レベルVCCの制御信号Bが出
力され、高電圧発生回路106が活性化する。
が所定の電圧レベルV0を超えると、電圧緩和用トラン
ジスタのゲートに入力されるゲート制御信号Aが電源電
圧レベルVCCになる。
地電圧レベルGNDに切替え、高電圧発生回路106を
非活性化する。ノードVPPに印加される電圧のレベル
が降下し、電源電圧レベルVCCになる。このような制
御手法により、半導体記憶装置1000は、正確な書込
/消去/読出動作を実現することができる。なお、制御
信号Bとして、高電圧発生回路106の活性/非活性を
制御する信号そのものを使用してもよい。
スイッチ回路2のみならず、上述した高電圧スイッチ回
路2A,2B等にも適用可能である。また、入力信号V
INを振幅レベルVN−VCCの信号VOUTに切替え
る高電圧スイッチ回路に対しても適用可能である。
よる高電圧スイッチ回路について、図10および図11
を用いて説明する。第3の実施の形態では、AND回路
90は、書込/消去制御回路1の出力する制御信号Bと
VPP検出回路5の出力するレベル検出信号Cとに応じ
て、ゲート制御信号Aを出力する。高電圧スイッチ回路
2に含まれる電圧緩和用トランジスタQ3,Q4は、制
御信号Bとレベル検出信号Cとにより発生するゲート制
御信号Aをゲートに受ける。
P検出回路5は、図11に示されるように、抵抗素子R
1,R2および電圧比較回路12を含む。抵抗素子R
1,R2は、高電圧を受けるノードVPPと接地電圧を
受けるノードGNDとの間に直列に接続される。抵抗素
子R1とR2との接続ノードは、電圧比較回路12の正
の入力端子と接続される。電圧比較回路12の負の入力
端子には、基準電圧発生回路3の出力する基準電圧VR
EFを受ける。
で受ける電圧を分圧する。この結果、式(6)に示す電
圧VPPnが得られる。抵抗素子R1、R2の抵抗値を
R1、R2とする。
EFとを比較し、比較結果としてレベル検出信号Cを出
力する。式(7)を満たすように抵抗値R1、R2を決
定する。
REFであればHレベルのレベル検出信号Cが、それ以
外の場合にはLレベルのレベル検出信号Cが出力され
る。
する場合には、高電圧発生回路106の出力がVPP検
出回路5のノードVPPと高電圧スイッチ回路2のノー
ドVPPとにそれぞれ供給されることになる。
ッチ回路2の制御手法について説明する。制御信号B
を、高電圧スイッチ回路2のノードVPPに印加される
電圧のレベルに合わせて変化させる。そして、ゲート制
御信号Aを、制御信号BとVPP検出回路5の出力する
レベル検出信号Cとに応じて発生させる。レベル検出信
号Cは、ノードVPPに印加される電圧が所定のレベル
を超えるとHレベルになる。
圧VCCが印加されている時点では(〜t2)、制御信
号Bの電圧レベルは接地電圧レベルGNDである。した
がって、時刻t0〜t1で受ける入力信号VINは、電
源電圧レベルVCCの信号VOUTに変換され出力され
る。
る時点で(時刻t2)、制御信号Bを接地電圧レベルG
NDから電源電圧レベルVCCに切替える。
レベルV0を超えると(時刻tx)、レベル検出信号C
が接地電圧レベルGNDから電源電圧レベルVCCに切
替わる。ゲート制御信号Aが接地電圧レベルGNDから
電源電圧レベルVCCに切替わる(t2<tx<t
3)。
刻t3〜t4で受ける入力信号VINは、高電圧レベル
VPPの信号VOUTに変換され出力される。
レベルが降下する(高電圧の印加終了)時点で(時刻t
5)、制御信号Bを電源電圧レベルVCCから接地電圧
レベルGNDに切替える。ゲート制御信号Aが、電源電
圧レベルVCCから接地電圧レベルGNDに切替わる。
ノードVPPに印加される電圧が検出レベルV0より降
下すると(時刻ty)、レベル検出信号Cが電源電圧レ
ベルVCCから接地電圧レベルGNDに切替わる。
ッチングする際には高電圧スイッチ回路2における内部
ノードN1,N2の電圧レベルが緩和される。そして、
ノードVPPへの高電圧の印加が終了する、または高電
圧を印加せずに電源電圧VCCが印加されている時は、
電圧緩和用トランジスタのゲートを電源電圧VCCから
接地電圧GNDに、または接地電圧GNDで固定する。
これにより、ノードVPPに印加される電圧が低い時で
も、高電圧スイッチ回路2は、正常に動作することが可
能になる。
適用した場合について説明する。高電圧が必要とされな
いときには、書込/消去制御回路1はAND回路90に
対して接地電圧レベルGNDの制御信号Bを出力する。
この時点で、高電圧発生回路106は非活性状態にあ
る。
/消去制御回路1に入力されると、書込/消去制御回路
1から電源電圧レベルVCCの制御信号Bが出力され、
高電圧発生回路106が活性化する。
ベルV0を超えると、電圧緩和用トランジスタのゲート
に入力されるゲート制御信号Aが電源電圧レベルVCC
になる。
号Bを接地電圧レベルGNDに切替え、高電圧発生回路
106を非活性化する。ノードVPPに印加される電圧
のレベルが降下し、電源電圧レベルVCCになる。
000は、正確な書込/消去/読出動作が保証される。
なお、制御信号Bとして、高電圧発生回路106の活性
/非活性を制御する信号そのものを使用してもよい。
圧降下時とで異なるように設定してもよい。上昇時と降
下時とで検出レベルを変更する場合には、VPP検出回
路5の抵抗素子R1,R2を可変抵抗とし、書込/消去
制御回路1から上昇時に出力される信号と降下時に出力
される信号とに応じて抵抗値が変化するようにする。
スイッチ回路2のみならず、上述した高電圧スイッチ回
路2A,2B等にも適用可能である。また、入力信号V
INを振幅レベルVN−VCCの信号VOUTに切替え
る高電圧スイッチ回路に対しても適用可能である。
よる高電圧スイッチ回路について、図13を用いて説明
する。第4の実施の形態では、AND回路90は、1/
2VPP検出回路6の出力を動作電源電圧として受け
る。
る。1/2VPP検出回路6は、トランジスタQ30〜
Q37を含む。トランジスタQ30〜Q33はPMOS
トランジスタであり、トランジスタQ34〜Q37はN
MOSトランジスタである。
るノードVPPとノードN10との間に接続され、トラ
ンジスタQ34は、ノードN10と接地電圧GNDを受
けるノードGNDとの間に接続される。トランジスタQ
30のゲートは、ノードN10と接続される。トランジ
スタQ34,Q36のゲートは、基準電圧発生回路3の
出力する基準電圧VREFを受ける。
ードN11との間に接続され、ゲートは、ノードN10
と接続される。トランジスタQ35およびQ32は、ノ
ードN11とノードN12との間に直列に接続され、ト
ランジスタQ36は、ノードN12とノードGNDとの
間に接続される。トランジスタQ35のゲートは、ノー
ドN11と接続され、トランジスタQ32のゲートは、
ノードN12と接続される。
ードN13との間に接続され、トランジスタQ33は、
ノードN13とノードGNDとの間に直列に接続され
る。トランジスタQ37のゲートはノードN11と、ト
ランジスタQ33のゲートはノードN12とそれぞれ接
続される。
ドであるノードN13は、高電圧VPPの1/2の電圧
レベル(1/2VPP)になる。
ッチ回路2の制御手法について説明する。電圧緩和用ト
ランジスタのゲートを制御するゲート制御信号Aを、制
御信号Bとレベル検出信号Cとに応じて発生させる。こ
の際、ゲート制御信号AをVCC依存性が小さい電圧1
/2VPPに変換する。ノードVPPに供給される電圧
が検知レベルV0を超える範囲内で、ゲート制御信号A
を1/2VPPレベルにする。
圧VCCが印加されている時点では(〜t2)、制御信
号Bおよびレベル検出信号Cは接地電圧レベルGNDで
ある。ゲート制御信号Aは接地電圧レベルGNDであ
る。したがって、時刻t0〜t1で受ける入力信号VI
Nは、電源電圧レベルVCCの信号VOUTに変換され
出力される。
る時点で(時刻t2)、制御信号Bが接地電圧レベルG
NDから電源電圧レベルVCCに切替わる。
ルV0を超えると(時刻t2)、レベル検出信号Cが接
地電圧レベルGNDから電源電圧レベルVCCに切替わ
る。ゲート制御信号Aが1/2VPPレベルになる。
刻t3〜t4で受ける入力信号VINは、高電圧レベル
VPPの信号VOUTに変換されて出力される。
レベルが降下する(高電圧の印加終了)時点で(時刻t
5)、制御信号Bを電源電圧レベルVCCから接地電圧
レベルGNDに切替える。ゲート制御信号Aが、接地電
圧レベルGNDに切り替わる。
検出レベルV0より降下すると(時刻ty)、レベル検
出信号Cが電源電圧レベルVCCから接地電圧レベルG
NDに切替わる。
ッチングする際には高電圧スイッチ回路2における内部
ノードN1,N2の電圧レベルは、図15に示されるよ
うに変化する。図15を参照して、本回路を構成するP
MOSトランジスタのソース−ドレイン間の電圧が(1
/2VPP+|Vthp|)に緩和される。
了する、または高電圧を印加せずに電源電圧VCCが印
加されている時は、電圧緩和用トランジスタのゲートを
1/2VPPレベルから接地電圧レベルGNDに、また
は接地電圧レベルGNDに固定する。これにより、ノー
ドVPPに印加される電圧が低い時でも、高電圧スイッ
チ回路2は、正常に動作することが可能になる。
適用した場合について説明する。高電圧が必要とされな
いときには、書込/消去制御回路1は接地電圧レベルG
NDの制御信号Bを出力する。この時点で、高電圧発生
回路106は非活性状態にある。
/消去制御回路1に入力されると、書込/消去制御回路
1から電源電圧レベルVCCの制御信号Bが出力され、
高電圧発生回路106が活性化する。そして、高電圧発
生回路106の出力電圧が検出レベルV0を超えると、
電圧緩和用トランジスタのゲートに入力されるゲート制
御信号Aが1/2VPPレベルになる。
地電圧レベルGNDに切替え、高電圧発生回路106を
非活性化する。ノードVPPに印加される電圧のレベル
が降下し、電源電圧レベルVCCになる。
000は、正確な書込/消去/読出動作を実現すること
ができる。なお、制御信号Bとして、高電圧発生回路1
06の活性/非活性を制御する信号そものもを使用して
もよい。
スイッチ回路2のみならず、上述した高電圧スイッチ回
路2A,2B等にも適用可能である。また、入力信号V
INを振幅レベルVN−VCCの信号VOUTに切替え
る高電圧スイッチ回路に対しても適用可能である。
よる高電圧スイッチ回路について、図16を用いて説明
する。第5の実施の形態では、AND回路90は、定電
圧発生回路7の出力を動作電源電圧として受ける。
圧発生回路7は、トランジスタQ40〜Q45ならびに
可変抵抗RxおよびRyを含む。トランジスタQ40,
Q41,Q45はPMOSトランジスタであり、トラン
ジスタQ42,Q43はNMOSトランジスタである。
ラー差動アンプを構成する。トランジスタQ40,Q4
1は、PMOSカレントミラー回路であり、トランジス
タQ44は定電流源として機能する。トランジスタQ4
0は、高電圧が供給されるノードVPPとノードN20
との間に接続され、トランジスタQ41は、ノードVP
PとノードN21との間に接続される。トランジスタQ
40およびQ41のそれぞれのゲートは、ノードN21
と接続される。
ードN22との間に接続され、トランジスタQ43は、
ノードN21とノードN22との間に接続される。トラ
ンジスタQ42のゲートは、基準電圧発生回路3の出力
する基準電圧VREFを受け、トランジスタQ43のゲ
ートは、可変抵抗RxとRyとの接続ノードに接続され
る。トランジスタQ44は、ノードN22と接地電圧G
NDを受けるノードGNDとの間に接続され、ゲートに
書込/消去制御回路1の出力する制御信号Dを受ける。
ドN23との間に接続され、可変抵抗RxおよびRy
は、ノードN23とノードGNDとの間に直列に接続さ
れる。ノードN23の電圧Vconstは、式(8)を
満たす。なお、可変抵抗Rx,Ryのそれぞれの抵抗値
をRx,Ryとする。
に電源電圧VCCに依存しないので、電圧Vconst
も電源電圧VCCに依存しない。
ッチ回路2の制御手法について説明する。電圧緩和用ト
ランジスタのゲートを制御するゲート制御信号Aを、制
御信号Bとレベル検出信号Cと制御信号Dとに応じて発
生させる。この際、ゲート制御信号Aを電源電圧VCC
への依存性がない電圧Vconstに変換する。ノード
VPPに供給される電圧が検知レベルV0以上の範囲内
で、ゲート制御信号Aを定電圧レベルVconstにす
る。
圧VCCが印加されている時点では(〜t2)、制御信
号Bおよびレベル検出信号Cは接地電圧レベルGNDで
あるため、ゲート制御信号Aは接地電圧レベルGNDで
ある。したがって、時刻t0〜t1で受ける入力信号V
INは、電源電圧レベルVCCの信号VOUTに変換さ
れ出力される。
る時点で(時刻t2)、制御信号B,Dが接地電圧レベ
ルGNDから電源電圧レベルVCCに切替わる。
レベルV0を超えると(時刻t2)、レベル検出信号C
が接地電圧レベルGNDから電源電圧レベルVCCに切
替わる。ゲート制御信号Aの電圧が定電圧レベルVco
nstになる。
刻t3〜t4で受ける入力信号VINは、高電圧レベル
VPPの信号VOUTに変換されて出力される。
レベルが降下する(高電圧の印加終了)時点で(時刻t
5)、制御信号Bを電源電圧レベルVCCから接地電圧
レベルGNDに切替える。ゲート制御信号Aが、接地電
圧レベルGNDに切り替わる。
ルV0より降下すると(時刻ty)、レベル検出信号C
が定電圧レベルVconstから接地電圧レベルGND
に切替わる。
ッチングする際には高電圧スイッチ回路2における内部
ノードN1,N2の電圧レベルは、図18に示されるよ
うに変化する。図18を参照して、トランジスタQ1,
Q2のソース−ドレイン間の電圧が{VPP−(Vco
nst+|Vthp|)}に緩和され、トランジスタQ
3,Q4のソース−ドレイン間の電圧が(Vconst
+|Vthp|)に緩和される。
了する、または高電圧を印加せずに電源電圧VCCが印
加されている時は、電圧緩和用トランジスタのゲートを
定電圧レベルVconstから接地電圧レベルGND
に、または接地電圧レベルGNDで固定する。これによ
り、ノードVPPに印加される電圧が低い時でも、高電
圧スイッチ回路2は、正常に動作することが可能にな
る。
値を調整することで、定電圧Vconstのレベルを任
意に設定することができる。
適用した場合について説明する。高電圧が必要とされな
いときには、書込/消去制御回路1は接地電圧レベルG
NDの制御信号B,Dを出力する。この時点で、高電圧
発生回路106は非活性状態にある。
/消去制御回路1に入力されると、書込/消去制御回路
1から電源電圧レベルVCCの制御信号B,Dが出力さ
れ、高電圧発生回路106が活性化する。そして、高電
圧発生回路106の出力電圧が検出レベルV0を超える
と、電圧緩和用トランジスタのゲートに入力されるゲー
ト制御信号Aの電圧がVconstになる。
地電圧レベルGNDに切替え、高電圧発生回路106を
非活性化する。ノードVPPに印加される電圧のレベル
が降下し、電源電圧レベルVCCになる。そして、制御
信号Dを接地電圧レベルGNDにする。
000は、正確な書込/消去/読出動作を実現すること
ができる。なお、制御信号Bとして、高電圧発生回路1
06の活性/非活性を制御する信号そのものを使用して
もよいなお、定電圧発生回路7における可変抵抗Rx,
Ryの一例を、図19,図20に示す。図19に示され
る可変抵抗は、ノードXとノードYとの間に直列に接続
される複数の抵抗素子R(1)〜R(n)と抵抗素子を
選択するためのスイッチング素子(トランジスタ)T1
〜Tnとで構成される。
は、スイッチング素子制御信号φ1〜φnを受けてオン
する。スイッチング素子のオン/オフにより、ノードX
とノードYとの間の抵抗値を変化させる。
ノードYとの間に直列に接続される複数の抵抗素子R
(1)〜R(n)と抵抗素子を選択するためのフューズ
F1〜Fnとで構成される。フューズをブローすること
により、ノードXとノードYとの間の抵抗値を変化させ
る。
よる高電圧スイッチ回路について、図21を用いて説明
する。図21に示される高電圧スイッチ回路8は、入力
信号VIN(振幅VCC−GND)を、信号VOUT
(振幅VCC−VN)に変換する回路である。ここで、
VNは上述したように負の高電圧である。
1n〜Q5nおよびインバータIV2で構成される。ト
ランジスタQ1n,Q2nは、PMOSトランジスタで
あり、トランジスタQ3n,Q4n,Q5nは、NMO
Sトランジスタである。
INから入力信号VINを受け、制御信号入力ノードA
から電圧緩和用トランジスタのゲート電圧を制御するゲ
ート制御信号Aを受け、出力ノードOUTから信号VO
UTを出力する。
の高電圧を受けるためのノードVNとの間に接続され、
ゲートは出力ノードOUTの信号VOUTを受ける。ト
ランジスタQ6nは、ノードN2nとノードVNと接続
され、ゲートにノードN3nの信号を受ける。
ードN3nとの間に接続され、トランジスタQ4nは、
ノードN2nとノードOUTとの間に接続される。
NとノードN3nとの間に接続され、ゲートは、接地電
圧を受けるノードGNDと接続されている。インバータ
IV2は、ノードINの信号を反転する。トランジスタ
Q2nは、インバータIV2の出力ノードとノードOU
Tとの間に接続され、ゲートは、ノードGNDと接続さ
れている。
用トランジスタであって、回路を構成するトランジスタ
のゲート電圧を緩和するための電圧緩和回路20を構成
する。従来と異なり、電圧緩和用トランジスタQ3n,
Q4nのゲートは、一定の電圧が印加されるのではな
く、外部から入力されるゲート制御信号Aを受けるよう
に構成されている。
力されるゲート制御信号Aは、書込/消去制御回路1の
出力する制御信号BとVN検出回路9の出力するレベル
検出信号Eとを受けるNAND回路91から出力され
る。
に、抵抗素子R1,R2および電圧比較回路12を含
む。VN検出回路9では、抵抗素子R1,R2は、電源
電圧VCCを受けるノードVCCと負の高電圧VNを受
けるノードVNとの間に直列に接続される。抵抗素子R
1とR2との接続ノードは、電圧比較回路12の正の入
力端子に接続される。電圧比較回路12の負の入力端子
には、基準電圧発生回路3の出力する基準電圧VREF
を受ける。
受ける電圧を分圧する。この結果、式(9)に示す電圧
VNnが得られる。なお、VNは、ノードVNの電圧レ
ベルを示している。抵抗素子R1,R2の抵抗値をR
1,R2とする。
Fとを比較し、比較結果としてレベル検出信号Eを出力
する。式(10)を満たすように抵抗値R1,R2を決
定する。
出信号EはHレベル、それ以外の場合には、レベル検出
信号EはLレベルになる。
する場合には、高電圧スイッチ回路120に高電圧スイ
ッチ回路8が含まれ、負高電圧発生回路107の出力が
VN検出回路9のノードVNと高電圧スイッチ回路8の
ノードVNとにそれぞれ供給されることになる。
ッチ回路8の制御手法について説明する。制御信号Bを
ノードVNに印加される電圧のレベルに合わせて変化さ
せる。そして、ゲート制御信号Aを、制御信号BとVN
検出回路9の出力するレベル検出信号Eとに応じて発生
させる。レベル検出信号Eは、ノードVNに印加される
電圧が所定のレベルより低下するとHレベルになる。
は、時刻t0〜t1、時刻t3〜t4ではGNDレベル
であり、それ以外では電源電圧レベルVCCの入力信号
VINを受けるものとする。また、初期状態では、ノー
ドVNには接地電圧GNDが印加されている。
いる時点では(〜t2)、制御信号Bの電圧レベルは接
地電圧レベルGNDにある。したがって、時刻t0〜t
1で受ける入力信号VINは、接地電圧レベルGNDの
信号VOUTに変換され出力される。
れる時点で(時刻t2)、制御信号Bを接地電圧レベル
GNDから電源電圧レベルVCCに切替える。
ベルV1より低くなると(時刻tx)、レベル検出信号
Eが接地電圧レベルGNDから電源電圧レベルVCCに
切替わる。ゲート制御信号Aが電源電圧レベルVCCか
ら接地電圧レベルGNDに切替わる(t2<tx<t
3)。
刻t3〜t4で受ける入力信号VINは、負の高電圧レ
ベルVNの信号VOUTに変換され出力される。
ベルが上昇する(負の高電圧の印加終了)時点で(時刻
t5)、制御信号Bを電源電圧レベルVCCから接地電
圧レベルGNDに切替える。ゲート制御信号Aが、接地
電圧レベルGNDから電源電圧レベルVCCに切替わ
る。
V1を超えると(時刻ty)、レベル検出信号Eが電源
電圧レベルVCCから接地電圧レベルGNDに切替わ
る。
ッチングする際には高電圧スイッチ回路8における内部
ノードN1n,N2nの電圧レベルは、図24に示され
るように変化する。図24を参照して、NMOSトラン
ジスタのソース−ドレイン間の電圧が、トランジスタQ
3n,Q4nについては(VCC+Vthn)、トラン
ジスタQ5n,Q6nについては|VN−Vthn|に
緩和される。ここで、Vthnは、トランジスタQ3
n,Q4nのしきい値を表わしている。
終了する、または負の高電圧を印加せずに接地電圧GN
Dが印加されている時は、電圧緩和用トランジスタのゲ
ートを接地電圧レベルGNDから電源電圧レベルVCC
に、または電源電圧レベルVCCに固定する。これによ
り、ノードVNに印加される電圧の絶対値が小さい場合
であっても、高電圧スイッチ回路8は、正常に動作する
ことが可能になる。
適用した場合について説明する。負の高電圧が必要とさ
れないときには、書込/消去制御回路1はNAND回路
91に対してLレベルの制御信号Bを出力する。この時
点で、負高電圧発生回路107は非活性状態にある。
/消去制御回路1に入力されると、書込/消去制御回路
1から電源電圧レベルVCCの制御信号Bが出力され、
負高電圧発生回路107が活性化する。
レベルV1を下回ると、電圧緩和用トランジスタのゲー
トに入力されるゲート制御信号Aが接地電圧レベルGN
Dになる。
御信号Bを接地電圧レベルGNDに切替え、負高電圧発
生回路107を非活性化する。ノードVNに印加される
電圧のレベルが上昇し、電源電圧レベルVCCになる。
000の正確な書込/消去/読出動作が保証される。な
お、制御信号Bとして、負高電圧発生回路107の活性
/非活性を制御する信号そのものを使用してもよい。
チ回路の構成は、図21に示したものに限定されない。
高電圧スイッチ回路の他の構成例を、図25に示す。図
25に示される高電圧スイッチ回路8Aは、トランジス
タQ1n,Q2n,Q5n,Q6n、トランジスタQ3
n,Q4n,Q7nおよびQ8nで構成される電圧緩和
回路20A、ならびにインバータIV2を備える。トラ
ンジスタQ7n,Q8nは、PMOSトランジスタであ
る。
タQ3n,Q4n,Q7n,Q8nのそれぞれが電圧緩
和用トランジスタとして機能する。
nとトランジスタQ3nとの間に接続され、トランジス
タQ8nは、トランジスタQ2nとトランジスタQ4n
との間に接続される。トランジスタQ7n,Q8nのゲ
ートは、ゲート制御信号Aを受ける。トランジスタQ4
nとQ8nとの接続ノード(ノードOUT)から信号V
OUTが出力される。
図26に示す。図26に示される高電圧スイッチ回路8
Bは、トランジスタQ1n,Q2n,Q5n,Q6n,
トランジスタQ7nおよびQ8nで構成される電圧緩和
回路20B、ならびにインバータIV2を備える。高電
圧スイッチ回路8Bでは、トランジスタQ7n,Q8n
のそれぞれが電圧緩和用トランジスタとして機能する。
1とトランジスタQ5nとの間に接続され、ゲートにゲ
ート制御信号Aを受ける。トランジスタQ8nは、トラ
ンジスタQn2とトランジスタQ6nとの間に接続さ
れ、ゲートにゲート制御信号Aを受ける。トランジスタ
Q8nとQ6nとの接続ノード(ノードOUT)から信
号VOUTが出力される。
説明する第7の実施の形態による制御手法は、高電圧ス
イッチ回路8に対しても適用可能である。
よる高電圧スイッチ回路について説明する。第7の実施
の形態では、高電圧スイッチ回路2は、図27に示され
るように、バイアス電圧発生回路11の出力するゲート
制御信号AをトランジスタQ3,Q4のゲートに受け
る。
る。バイアス電圧発生回路11は、図27に示されるよ
うに、可変抵抗RyおよびトランジスタQ50〜Q53
を含む。トランジスタQ50,Q51は、PMOSトラ
ンジスタであり、トランジスタQ52,Q53は、NM
OSトランジスタである。
ードVPPと可変抵抗Ryの一方の端子との間に接続さ
れ、NAND回路91の出力する制御信号Fをゲートに
受ける。トランジスタQ51は、可変抵抗Ryの他方の
端子とノードN30との間に接続され、ゲートがノード
N30と接続される。
地電圧GNDを受けるノードGNDとの間に接続され、
ゲートに基準電圧発生回路3の出力する基準電圧VRE
Fを受ける。トランジスタQ53は、ノードN30とノ
ードGNDとの間に接続され、ゲートにNAND回路9
1の出力する制御信号Fを受ける。
1の出力する制御信号BとVPP検出回路5の出力する
レベル検出信号Cとを受けて、制御信号Fを出力する。
bias)が高電圧スイッチ回路8の制御信号入力ノー
ドAに供給される。
圧に依存しない一定のバイアス電流Iconstが流れ
る。同じく、電圧Vbiasにより、トランジスタQ3
に一定のバイアス電流Iconstが流れる。
する場合には、高電圧発生回路106の出力がVPP検
出回路5のノードVPP、バイアス電圧発生回路11の
ノードVPPおよび高電圧スイッチ回路2のノードVP
Pとにそれぞれ供給されることになる。
ッチ回路2の制御手法について説明する。バイアス電圧
発生回路11の制御は、書込/消去制御回路1の出力す
る制御信号Bと、VPP検出回路5の出力するレベル検
出信号Cとに基づき行なう。ゲート制御信号Aは、ノー
ドVPPの電圧レベルに従って接地電圧レベルGNDか
らVbias={VPP−(|Vthp|+Ry×Ic
onst)}に切替わる。
Q3のしきい値を表わしている。図28を参照して、高
電圧スイッチ回路2は、時刻t0〜t1、時刻t3〜t
4では電源電圧レベルVCC、それ以外では接地電圧レ
ベルGNDの入力信号VINを受けるものとする。ま
た、初期状態では、ノードVPPには電源電圧VCCが
印加されている。
ている時点では(〜t2)、制御信号Bは接地電圧レベ
ルGNDにある。したがって、時刻t0〜t1で受ける
入力信号VINは、電源電圧レベルVCCの信号VOU
Tに変換され出力される。
る時点で(時刻t2)、制御信号Bが接地電圧レベルG
NDから電源電圧レベルVCCに切替わる。
レベルV0を超えると(時刻tx)、レベル検出信号C
が接地電圧レベルGNDから電源電圧レベルVCCに切
替わる。制御信号Fが電源電圧レベルVCCから接地電
圧レベルGNDになる。制御信号入力ノードAに印加さ
れる電圧Vbiasが接地電圧レベルGNDから、{V
PP−(|Vthp|+Ry×Iconst)}にな
る。
刻t3〜t4で受ける入力信号VINは、高電圧レベル
VPPの信号VOUTに変換されて出力される。
レベルが降下する(高電圧の印加終了)時点で(時刻t
5)、制御信号Bを電源電圧レベルVCCから接地電圧
レベルGNDに切替える。制御信号Fが接地電圧レベル
GNDから電源電圧レベルVCCに切替わる。ゲート制
御信号Aが、接地電圧レベルGNDに切替わる。
検出レベルV0より低くなると(時刻ty)、レベル検
出信号Cが電源電圧レベルVCCから接地電圧レベルG
NDに切替わる。
ッチングする際には高電圧スイッチ回路2における内部
ノードN1,N2の電圧レベルは、図29に示されるよ
うに変化する。図29を参照して、ソース−ドレイン間
の電圧は、トランジスタQ1,Q2については(Ry×
Iconst)、トランジスタQ3,Q4については
(VPP−Ry×Iconst)に緩和される。
了する、または高電圧を印加せずに電源電圧VCCが印
加されている時は、電圧緩和用トランジスタのゲートを
{VPP−(|Vthp|+Ry×Iconst)}か
ら接地電圧レベルGNDに、または接地電圧レベルGN
Dで固定する。これにより、ノードVPPに印加される
電圧が低い時でも、高電圧スイッチ回路2は、正常に動
作することが可能になる。
可変抵抗の抵抗値を調整することで、{VPP−(|V
thp|+Ry×Iconst)}のレベルを任意に設
定することができる。
適用した場合について説明する。高電圧が必要とされな
いときには、書込/消去制御回路1は接地電圧レベルG
NDの制御信号Bを出力する。この時点で、高電圧発生
回路106は非活性状態にある。
/消去制御回路1に入力されると、書込/消去制御回路
1から電源電圧レベルVCCの制御信号Bが出力され、
高電圧発生回路106が活性化する。そして、高電圧発
生回路106の出力電圧が検出レベルV0を超えると、
電圧緩和用トランジスタのゲートに入力されるゲート制
御信号AがVbiasレベルになる。
地電圧レベルGNDに切替え、高電圧発生回路106を
非活性化する。ノードVPPに印加される電圧のレベル
が降下し、電源電圧レベルVCCになる。
000は、正確な書込/消去/読出動作を実現すること
ができる。なお、制御信号Bとして、高電圧発生回路1
06の活性/非活性を制御する信号そものもを使用して
もよい。
スイッチ回路2のみならず、上述した高電圧スイッチ回
路2A,2B等にも適用可能である。また、入力信号V
INを振幅レベルVN−VCCの信号VOUTに切替え
る高電圧スイッチ回路に対しても適用可能である。
は、VPP検出回路の他の構成例について説明する。第
8の実施の形態によるVPP検出回路5Aは、図31に
示されるように、トランジスタTP1〜TP4,TN1
〜TN4、およびインバータIV10を含む。トランジ
スタTP1〜TP4は、PMOSトランジスタであり、
トランジスタTN1〜TN4は、NMOSトランジスタ
である。
れは、電源電圧VCCを受けるノードVCCと、ノード
Z3との間に接続される。トランジスタTN3とTN1
とは、ノードZ3と接地電圧GNDを受けるノードGN
Dとの間に直列に接続される。
ゲートは、VPP検出回路5Aを活性化する活性化信号
CNEを受け、トランジスタTN3のゲートは、基準電
圧VREFを受ける。トランジスタTP2のゲートは、
ノードZ3に接続される。
けるノードVPPとノードZ1との間に接続され、トラ
ンジスタTP3は、ノードZ1とノードZ2との間に接
続される。トランジスタTN4,TN2は、ノードGN
DとノードZ2との間に直列に接続される。
CCと接続され、トランジスタTP3のゲートは、ノー
ドZ3と接続される。トランジスタTN4のゲートは、
基準電圧VREFを受け、トランジスタTN2のゲート
は、活性化信号CNEを受ける。
を反転して、レベル検出信号IPASSを出力する。
る。活性化信号CNEがHレベルになると、トランジス
タTN1とTN2とがオン状態となり、トランジスタT
P1がオフ状態になる。この状態で、VPP検出回路5
AはVPPレベルをモニタし、VPPレベルが高いとレ
ベル検出信号IPASSをLレベルに、VPPレベルが
低いとレベル検出信号IPASSをHレベルにする。
ジスタTN3とTN4とは、定電流源として働く。
ミラー回路として動作する。トランジスタTN3が流す
電流をトランジスタTP2が受ける。カレントミラー回
路は、トランジスタTP2に流れる電流と等しい電流が
トランジスタTP3に流れるように動作する。
れるため、トランジスタTP3が流す電流とトランジス
タTN4が流す電流とが等しくなる。ただし、トランジ
スタTP3が流す電流とトランジスタTN4が流す電流
とが等しくなるには、ノードZ1の電位が電源電圧レベ
ル(VCCレベル)でなければならない。
と、トランジスタTP3に流れる電流がトランジスタT
N4に流れる電流より少なくなる。これにより、ノード
Z2の電圧レベルが下がり、レベル検出信号IPASS
がHレベルになる。
り高いと、トランジスタTP3に流れる電流がトランジ
スタTN4に流れる電流より多くなる。これにより、ノ
ードZ2の電圧レベルが上がり、レベル検出信号IPA
SSがLレベルになる。
なるのは、ノードVPPの電位がVCC+|Vthp|
以上になったときである。なお、Vthpは、トランジ
スタTP4のしきい値である。
P検出回路5Aによれば、高電圧VPPの電圧レベルを
検出することが可能になる。したがって、上記した実施
の形態による高電圧スイッチ回路に対し、VPP検出回
路5に代わりVPP検出回路5Aを配置することによ
り、上記した実施の形態における効果と同様な効果を得
ることができる。
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は上記した実施の形態の説明
ではなくて特許請求の範囲によって示され、特許請求の
範囲と均等の意味および範囲内でのすべての変更が含ま
れることが意図される。
回路によれば、電圧緩和用のトランジスタのゲート電圧
を制御することができる。したがって、電源ノードの電
圧が所望の高電圧に達するとトランジスタのゲート−ソ
ース間の電圧が緩和され、また電源ノードの電圧が低い
ときであっても正常に動作することができる。
電圧を、電源ノードの電圧レベルを高電圧にするための
制御信号により制御することができる。
電圧を、電源ノードの電圧レベルが上昇または降下する
と活性化する信号により制御することができる。
電圧を、電源ノードの電圧が所望のレベルに到達すると
活性化する信号により制御することができる。
は依存性の小さい信号により電圧緩和用のトランジスタ
のゲート電圧を制御することができる。
なく、最適な電圧緩和を実現することができる。
れば、メモリ動作を行なう動作信号の電圧レベルをスイ
ッチする高電圧スイッチ回路において、電圧緩和用のト
ランジスタのゲート電圧を制御することができる。した
がって、メモリ動作に応じて電圧緩和が実現され、メモ
リ動作の有無にかかわらず正常に動作することができ
る。
電圧を、高電圧を発生させる回路を活性化する制御信号
により制御することができる。
電圧を、高電圧を発生させる回路を活性化する制御信号
を遅延させた信号により制御することができる。
電圧を、メモリセルアレイの動作時に高電圧を発生させ
る回路から出力される電圧が、所定レベルになると活性
化する信号により制御することができる。
たは依存性の小さい電圧レベルの信号により電圧緩和用
のトランジスタのゲート電圧を制御することができる。
よれば、高電圧スイッチ回路の正常な動作および電圧緩
和が保証されるため、正確な動作が保証される。
2について説明するための図である。
2を含む半導体記憶装置1000の全体構成の概要を示
す図である。
2の制御手法を示すタイミングチャートである。
2における電圧緩和作用を説明するためのタイミングチ
ャートである。
である。
である。
2の制御について説明するための図である。
図である。
2の制御方法を示すタイミングチャートである。
路2の制御について説明するための図である。
る。
路2の制御手法を示すタイミングチャートである。
路2の制御について説明するための図である。
路2の制御手法を示すタイミングチャートである。
路2における電圧緩和作用を説明するためのタイミング
チャートである。
路2の制御について説明するための図である。
路2の制御手法を示すタイミングチャートである。
路2における電圧緩和作用を説明するためのタイミング
チャートである。
路8の制御について説明するための図である。
る。
路8の制御手法を示すタイミングチャートである。
路8における電圧緩和作用を説明するためのタイミング
チャートである。
図である。
図である。
路2の制御について説明するための図である。
路2の制御手法を示すタイミングチャートである。
路2における電圧緩和作用を説明するためのタイミング
チャートである。
00の一例を示す回路図である。
Aの構成を示す回路図である。
8B,120 高電圧スイッチ回路、3,108 基準
電圧発生回路、4 タイマ回路、5,5A VPP検出
回路、7 定電圧発生回路、9 VN検出回路、10,
10A,10B,20,20A,20B 電圧緩和回
路、11 バイアス電圧発生回路、12電圧検出回路、
90 AND回路、91 NAND回路、100 アド
レスバッファ、101 データ入出力バッファ、102
Xデコーダ、103 Yデコーダ、104 ウェル/
ソースデコーダ、105 ブロック、106 高電圧発
生回路、107 負高電圧発生回路、MR メモリセル
アレイ、1000 半導体記憶装置、Q1〜Q8,Q1
n〜Q8n トランジスタ。
Claims (16)
- 【請求項1】 電源電圧より絶対値が大きい高電圧を供
給することが可能な第1電源ノードと、 前記電源電圧以下の電圧が供給される第2電源ノード
と、 入力信号と前記第1電源ノードから供給される電圧とに
応じて、前記入力信号の電圧レベルを変換して出力する
第1トランジスタと、前記入力信号と前記第2電源ノー
ドから供給される電圧とに応じて、前記入力信号の電圧
レベルを変換して出力する第2トランジスタとを含み、
前記電源電圧レベルまたは接地電圧レベルの状態をとる
前記入力信号の振幅レベルを切替えて出力するスイッチ
回路と、 前記第1トランジスタと前記第2トランジスタとの間に
接続され、ゲート電圧が制御される第3トランジスタと
を備える、高電圧スイッチ回路。 - 【請求項2】 前記第3トランジスタは、 前記第1トランジスタまたは前記第2トランジスタのゲ
ート−ソース間電圧が緩和されるように動作する、請求
項1に記載の高電圧スイッチ回路。 - 【請求項3】 前記第3トランジスタのゲート電圧は、 前記第1電源ノードを前記高電圧にするための制御信号
によって切替えられる、請求項2に記載の高電圧スイッ
チ回路。 - 【請求項4】 前記第1電源ノードの電圧は、スタンバ
イ状態である前記電源電圧から第1期間経過後に前記高
電圧に到達し、 前記第3トランジスタのゲート電圧は、 前記第1電源ノードの電圧が変化を開始した後、前記第
1期間より短い第2期間経過後に活性化する信号によっ
て切替えられる、請求項2に記載の高電圧スイッチ回
路。 - 【請求項5】 前記第3トランジスタのゲート電圧は、 前記第1電源ノードの電圧が所定レベルに達すると活性
化する信号によって切替えられる、請求項2に記載の高
電圧スイッチ回路。 - 【請求項6】 前記第3トランジスタのゲート電圧は、 前記電源電圧に対する依存性の小さい電圧レベルの制御
信号により制御される、請求項2に記載の高電圧スイッ
チ回路。 - 【請求項7】 前記規定電圧は任意に変更可能である、
請求項6に記載の高電圧スイッチ回路。 - 【請求項8】 前記第3トランジスタのゲートは、 前記高電圧に依存しない一定電流が流れるようなバイア
ス電圧により制御される、請求項2に記載の高電圧スイ
ッチ回路。 - 【請求項9】 行列状に配置される複数のメモリセルを
含むメモリセルアレイと、 前記メモリセルアレイの動作を制御するための制御回路
と、 前記制御回路の制御に基づき、前記メモリセルアレイを
動作させるための動作信号を発生する回路と、 スタンバイ状態において電源電圧を出力し、前記メモリ
セルアレイの動作時に活性化し前記電源電圧よりも絶対
値が大きい高電圧を発生する発生回路と、 前記動作信号の振幅レベルを切替えて出力する高電圧ス
イッチ回路とを備え、 前記高電圧スイッチ回路は、 前記発生回路の出力する電圧を受ける第1電源ノード
と、 前記電源電圧以下の電圧が供給される第2電源ノード
と、 前記動作信号と前記第1電源ノードから供給される電圧
とに応じて、前記動作信号の電圧レベルを変換して出力
する第1トランジスタと、前記動作信号と前記第2電源
ノードから供給される電圧とに応じて、前記動作信号の
電圧レベルを変換して出力する第2トランジスタとを有
し、前記動作信号の振幅レベルを切替えて出力するスイ
ッチ回路と、 前記第1トランジスタと前記第2トランジスタとの間に
接続され、ゲート電圧が制御される第3トランジスタと
を含む、半導体記憶装置。 - 【請求項10】 前記第3トランジスタは、 前記第1トランジスタまたは前記第2トランジスタのゲ
ート−ソース間電圧が緩和されるように動作する、請求
項9に記載の半導体記憶装置。 - 【請求項11】 前記制御回路は、 前記発生回路を活性化させるための制御信号を発生する
回路を含み、 前記第3トランジスタのゲート電圧は、 前記制御信号によって切替えられる、請求項10に記載
の半導体記憶装置。 - 【請求項12】 前記制御回路は、 前記発生回路を活性化させるための制御信号を発生する
回路と、 前記制御信号を一定時間遅延して出力する遅延回路とを
含み、 前記第3トランジスタのゲート電圧は、 前記遅延回路の出力によって切替えられる、請求項10
に記載の半導体記憶装置。 - 【請求項13】 前記制御回路は、 前記発生回路を活性化させるための制御信号を発生する
回路と、 前記発生回路の出力が所定レベルに達すると活性化する
検知信号を発生する回路とを含み、 前記第3トランジスタのゲート電圧は、 前記検知信号によって切替えられる、請求項10に記載
の半導体記憶装置。 - 【請求項14】 前記動作信号は、前記電源電圧と接地
電圧との2つの状態をとり、 前記制御回路は、 前記電源電圧に対する依存性の小さい電圧レベルの制御
信号を発生する信号発生回路を含み、 前記第3トランジスタのゲート電圧は、 前記制御信号によって切替えられる、請求項10に記載
の半導体記憶装置。 - 【請求項15】 前記レベル設定回路により、前記規定
電圧は任意に変更される、請求項14に記載の半導体記
憶装置。 - 【請求項16】 前記動作信号は、前記電源電圧と接地
電圧との2つの状態をとり、 前記制御回路は、 前記第3トランジスタに前記高電圧に依存しない一定電
流が流れるような前記第3トランジスタのゲート電圧に
供給するバイアス電圧を発生する回路を含む、請求項1
0に記載の半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000140357A JP2001319490A (ja) | 2000-05-12 | 2000-05-12 | 高電圧スイッチ回路および当該高電圧スイッチ回路を備える半導体記憶装置 |
US09/710,909 US6411554B1 (en) | 2000-05-12 | 2000-11-14 | High voltage switch circuit having transistors and semiconductor memory device provided with the same |
TW090100497A TW497332B (en) | 2000-05-12 | 2001-01-10 | High voltage switch circuit and semiconductor memory device provided with the same |
KR10-2001-0001694A KR100386188B1 (ko) | 2000-05-12 | 2001-01-12 | 트랜지스터를 구비하는 고전압 스위치 회로 및 그를구비하는 반도체 기억 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000140357A JP2001319490A (ja) | 2000-05-12 | 2000-05-12 | 高電圧スイッチ回路および当該高電圧スイッチ回路を備える半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001319490A true JP2001319490A (ja) | 2001-11-16 |
JP2001319490A5 JP2001319490A5 (ja) | 2007-06-07 |
Family
ID=18647667
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000140357A Pending JP2001319490A (ja) | 2000-05-12 | 2000-05-12 | 高電圧スイッチ回路および当該高電圧スイッチ回路を備える半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6411554B1 (ja) |
JP (1) | JP2001319490A (ja) |
KR (1) | KR100386188B1 (ja) |
TW (1) | TW497332B (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002084184A (ja) * | 2000-09-06 | 2002-03-22 | Seiko Epson Corp | レベルシフト回路及びそれを用いた半導体装置 |
JP2008236720A (ja) * | 2007-03-20 | 2008-10-02 | Toshiba Corp | レベルシフト回路 |
JP2009163874A (ja) * | 2009-04-20 | 2009-07-23 | Renesas Technology Corp | 半導体装置 |
JP2010028867A (ja) * | 2009-11-02 | 2010-02-04 | Fujitsu Microelectronics Ltd | レベル変換回路 |
JP2013042219A (ja) * | 2011-08-11 | 2013-02-28 | New Japan Radio Co Ltd | 正負電圧論理出力回路およびこれを用いた高周波スイッチ回路 |
JP2017121052A (ja) * | 2015-12-28 | 2017-07-06 | 株式会社半導体エネルギー研究所 | レベルシフト回路、ドライバic及び電子機器 |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7282981B2 (en) * | 2002-11-06 | 2007-10-16 | Nec Corporation | Level conversion circuit with improved margin of level shift operation and level shifting delays |
US7006389B2 (en) * | 2003-12-12 | 2006-02-28 | Micron Technology, Inc. | Voltage translator for multiple voltage operations |
US7061298B2 (en) * | 2003-08-22 | 2006-06-13 | Idaho Research Foundation, Inc. | High voltage to low voltage level shifter |
US7151400B2 (en) * | 2004-07-13 | 2006-12-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Boost-biased level shifter |
KR100699852B1 (ko) * | 2005-07-14 | 2007-03-27 | 삼성전자주식회사 | Hpmos를 이용한 불휘발성 메모리 장치의 워드라인디코더 |
JP4199765B2 (ja) * | 2005-12-02 | 2008-12-17 | マイクロン テクノロジー,インコーポレイテッド | 高電圧スイッチング回路 |
US7599231B2 (en) * | 2006-10-11 | 2009-10-06 | Atmel Corporation | Adaptive regulator for idle state in a charge pump circuit of a memory device |
GB2467183B (en) * | 2009-01-27 | 2013-08-07 | Innovision Res & Tech Plc | Apparatus for use in near field rf communicators |
US20130328851A1 (en) * | 2012-06-08 | 2013-12-12 | Apple Inc. | Ground noise propagation reduction for an electronic device |
KR102072767B1 (ko) | 2013-11-21 | 2020-02-03 | 삼성전자주식회사 | 고전압 스위치 및 그것을 포함하는 불휘발성 메모리 장치 |
KR20150121288A (ko) * | 2014-04-17 | 2015-10-29 | 에스케이하이닉스 주식회사 | 고전압 스위치 회로 및 이를 포함하는 비휘발성 메모리 |
US9991225B2 (en) | 2015-06-23 | 2018-06-05 | Texas Instruments Incorporated | High voltage device with multi-electrode control |
WO2023080433A1 (ko) * | 2021-11-04 | 2023-05-11 | 서울대학교산학협력단 | 커런트 미러 회로 및 이를 포함하는 뉴로모픽 장치 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5243236A (en) * | 1991-12-31 | 1993-09-07 | Intel Corporation | High voltage CMOS switch with protection against diffusion to well reverse junction breakdown |
FR2693327B1 (fr) * | 1992-07-06 | 1994-08-26 | Sgs Thomson Microelectronics | Circuit de commutation de haute tension. |
US5399928A (en) * | 1993-05-28 | 1995-03-21 | Macronix International Co., Ltd. | Negative voltage generator for flash EPROM design |
US5619150A (en) * | 1995-07-07 | 1997-04-08 | Micron Quantum Devices, Inc. | Switch for minimizing transistor exposure to high voltage |
JP3662326B2 (ja) * | 1996-01-09 | 2005-06-22 | 株式会社ルネサステクノロジ | レベル変換回路 |
JPH09261037A (ja) | 1996-03-18 | 1997-10-03 | Fujitsu Ltd | 半導体論理回路 |
US5736869A (en) * | 1996-05-16 | 1998-04-07 | Lsi Logic Corporation | Output driver with level shifting and voltage protection |
-
2000
- 2000-05-12 JP JP2000140357A patent/JP2001319490A/ja active Pending
- 2000-11-14 US US09/710,909 patent/US6411554B1/en not_active Expired - Fee Related
-
2001
- 2001-01-10 TW TW090100497A patent/TW497332B/zh not_active IP Right Cessation
- 2001-01-12 KR KR10-2001-0001694A patent/KR100386188B1/ko not_active IP Right Cessation
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002084184A (ja) * | 2000-09-06 | 2002-03-22 | Seiko Epson Corp | レベルシフト回路及びそれを用いた半導体装置 |
JP2008236720A (ja) * | 2007-03-20 | 2008-10-02 | Toshiba Corp | レベルシフト回路 |
JP2009163874A (ja) * | 2009-04-20 | 2009-07-23 | Renesas Technology Corp | 半導体装置 |
JP2010028867A (ja) * | 2009-11-02 | 2010-02-04 | Fujitsu Microelectronics Ltd | レベル変換回路 |
JP2013042219A (ja) * | 2011-08-11 | 2013-02-28 | New Japan Radio Co Ltd | 正負電圧論理出力回路およびこれを用いた高周波スイッチ回路 |
JP2017121052A (ja) * | 2015-12-28 | 2017-07-06 | 株式会社半導体エネルギー研究所 | レベルシフト回路、ドライバic及び電子機器 |
Also Published As
Publication number | Publication date |
---|---|
KR100386188B1 (ko) | 2003-06-02 |
US6411554B1 (en) | 2002-06-25 |
TW497332B (en) | 2002-08-01 |
KR20010104198A (ko) | 2001-11-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2001319490A (ja) | 高電圧スイッチ回路および当該高電圧スイッチ回路を備える半導体記憶装置 | |
US5249155A (en) | Semiconductor device incorporating internal voltage down converting circuit | |
US7196950B2 (en) | Non-volatile semiconductor storage device performing ROM read operation upon power-on | |
US20040046595A1 (en) | Semiconductor memory device having a power-on reset circuit | |
JP4792034B2 (ja) | 半導体装置およびその制御方法 | |
CN109416916B (zh) | 电压产生电路 | |
KR100339970B1 (ko) | 저전원 전압 하에서 안정적으로 내부 전압을 발생할 수있는 반도체 장치 | |
US5519347A (en) | Start-up circuit for stable power-on of semiconductor memory device | |
KR100562501B1 (ko) | 파워-온 초기화 회로 및 그를 포함하는 반도체 집적 회로장치 | |
JP2004280923A (ja) | 内部電源回路 | |
US6084386A (en) | Voltage generation circuit capable of supplying stable power supply voltage to load operating in response to timing signal | |
KR980006526A (ko) | 중간 전압 발생 회로 및 이것을 갖는 불휘발성 반도체 메모리 | |
JPH10199278A (ja) | フラッシュメモリ装置用リペアヒューズ回路 | |
JP3323119B2 (ja) | 半導体集積回路装置 | |
US5714899A (en) | Circuit for the generation of a time-stabilized output pulse | |
KR20190113046A (ko) | 전압 생성 회로 | |
US10038372B2 (en) | Method and device for controlling a charge pump circuit | |
JPH1166855A (ja) | 電位検出回路、半導体装置、及び半導体記憶装置 | |
JP4969105B2 (ja) | マルチパワーで動作するチップ及びそれを有するシステム | |
US6337814B1 (en) | Semiconductor memory device having reference potential generating circuit | |
KR100507701B1 (ko) | 부스트랩 회로 | |
JP4324422B2 (ja) | ブースト回路 | |
CN116798474A (zh) | 电子设备及其驱动方法 | |
US20210202001A1 (en) | Voltage generation circuit and semiconductor circuit including the voltage generation circuit | |
CN112204495B (zh) | 用于初始化带隙电路的***及方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070416 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070416 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090907 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090929 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100209 |