JP3569735B2 - Ｓｒａｍキャッシュ用ワード幅選択 - Google Patents

Description

発明の分野
本発明は、一般的にはディジタル・コンピュータに関し、特にコンピュータ・メモリに関する。更に明確には本発明は、キャッシュメモリの論理実施形態に関する。
発明の背景
コンピュータ・システム、特にパーソナルコンピュータの性能は、コンピュータ・アーキテクチャー設計の急速な成長、特にコンピュータ・メモリの性能の急速な成長によって劇的に向上してきた。
しかしながらコンピュータのプロセッサとメモリとは、この何年かを通じて同じペースの発達を辿ってこなかった。メモリは、プロセッサに十分な応答速度を提供できていない。プロセッサとメモリとの間の速度のギャップを減らすためにメモリ階層というコンセプトが導入された。メモリ階層は多数のメモリ・レベルとメモリ・サイズとメモリ速度とからなる。プロセッサの近く或は内部に配置されるメモリは、通常最も小さくて最も速いものであって、一般にキャッシュメモリと呼ばれる。キャッシュメモリはプロセッサの要求に応えるために高速であることが必要であり、したがって通常、これはスタティック型メモリ或はステティック・ランダムアクセスメモリ（SRAM）で構成される。そうしたメモリ階層は、1994年１月18日に発行されたOsaki等（「Osaki」）の米国特許第5,289,598号に説明されている。
キャッシュメモリは、コンピュータメモリ階層の中で重要な役割を果たす。最も頻繁に再利用されるコンピュータ命令とデータとは、プロセッサがこれらの命令とデータとをより低速度のコンピュータ・メインメモリからアクセスするよりも遥かに速くアクセスできるという理由から、一時的にキャッシュメモリに記憶される。
殆ど全てのキャッシュメモリは、ハードウエアによって管理され、キャッシュ動作が論理回路によって物理的に制御されることになる。これら論理回路の設計はプロセッサのタイプ及びデータ・バス或は複数のデータ・バスの幅に従って異なる。例えば、Osakiはデータをプロセッサ・バス及びシステム・バスの双方上に駆動できるコンピュータ・システムを説明している。プロセッサ・バスそし、それ故に、キャッシュメモリは32ビット・ワードとして構成される。このシステム・バスは８ビット或は32ビットのワードの何れかを取り扱うように構成されている。もしデータが８ビット・バス上に駆動されるのであれば、これらバイトの３つは中間のバッファ・レジスタ内に保存され、最後のバイトはバスに書き込まれる。残りのバイトの各々は順次駆動される。同様に、1995年４月11日に発行されたNicholesの米国特許第5,406,525号は、ビットの８ビット・ストリング内にビットを選択的にアドレス指定する事によって異なるワード幅に対して構築可能な完全拡散されたSRAMを説明している。最後に、IBM Techmical Disclosure Bulletin、第33冊、第８号、１月１日、118〜120頁、XP000107015、「Fast TTL Burst Controller for Microprocessor」は４バイトのキャッシュ・ライン内にデータをバースト充填する方法を説明している。キャッシュメモリの実施形態は、プロセッサのタイプが異なれば論理制御回路が異なるので、異なるタイプのプロセッサで同じではない。幾つかの実施形態では、プロセッサ−キャッシュ・インタフェースは、データ用の64ビット・バスとタグ用の追加のバスとを使っている。このタグ・バス幅は変化するが、タグ・プラス・データ用の合計80ビット幅の場合で公称16ビットになっている。もしキャッシュ・ブロック（又はキャッシュ・ライン）のサイズがデータ・バス幅の４倍であれば、４バスサイクルごとのバスサイクルの内の３バスサイクルについてはタグ・バス上に有用な情報は現れず、したがってバスは効率的に使われない。
データ・バスとタグ・バスを更に効率的に利用できるようにキャッシュSRAMを実現する論理が必要とされている。この論理は64ビットのデータ・バスと16ビット以上のタグ・バスとを実現できるが、この同じ論理は96ビット・バスの実現にも使うことができる。
発明の概要
本発明は、マイクロプロセッサとキャッシュメモリとを含むコンピュータ・システム内で80ビット幅或は96ビット幅のSRAMの実現を可能にする選択論理を説明する。一実施例におけるこの論理は、80ビット幅或は96ビット幅のキャッシュSRAMの実現を可能にしている。この論理は、半幅を有する２個のSRAM、即ち２個の40ビット・キャッシュSRAM或は48ビット・キャッシュSRAMを実現するためにも使うことができる。本発明は、従来80ビット・バスで達成されていたものよりも高い有用なデータ・スループット（処理量）を80ビット・バス或は96ビット・バス上で可能にしている。この論理の実現は、バス利用を最大にするようにタグと誤り検査訂正（ECC）とデータとを一つの順序づけブロックの情報内に併合することによって達成される。
この論理実現の重要な利点は、この論理が80ビット・バスの場合ですべてのバスサイクル上で有用な情報を利用し、また96ビット・バスの場合ではバスサイクルのサイクル数を４サイクルから３サイクルに削減するということである。
【図面の簡単な説明】
図１は、マイクロプロセッサと80ビット或は96ビットのキャッシュSRAMとを備える簡略化されたコンピュータ・システムのブロック図である。
図２は、図１の80ビット/96ビット・キャッシュSRAMのブロック図である。
図３は、96ビット実施形態の場合のメモリ・アレイから出力ブロックへのデータ転送に利用可能なルートのブロック図である。
図4A〜図4Dは、96ビット実施形態の場合に初期アドレスがそれぞれ00、01、10、11であるときの可能な出力ブロックの選択組合せである。
図5A〜図5Eは、本発明による96ビット実施形態の場合の論理の各種組合せである。
図６は、80ビット実施形態の場合のメモリ・アレイから出力ブロックへのデータ転送に利用可能なルートのブロック図である。
図7A〜図4Dは、80ビット実施形態の場合の可能な出力ブロックの選択組合せである。
図8A〜図8Eは、本発明に従った80ビット実施形態の場合の論理の各組合せである。
図9A〜図9Eは、本発明に従った80ビット実施形態及び96ビット実施形態の両方の場合の論理の各組合せである。
好適実施例の説明
好適実施例の下記の詳細な説明においては、本願の一部を構成し、本発明が実施され得る特定の実施例の例示目的のために示される添付の図面が参照される。これらの実施例は、当業者が本発明を実施できるように充分に詳細に説明されており、また本発明の精神と範囲から逸脱することなく、その他の実施例も利用可能であり且つ構造上の変更も可能であることは理解すべきである。したがって以下の詳細な説明は限定的な意味で解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって定義される。
図１は、プロセッサ−キャッシュ・インタフェース160を介して80ビット/96ビット・キャッシュSRAM100に接続されたマイクロプロセッサ150を備える簡略化されたコンピュータ・システムを示す。プロセッサ・キャッシュ・インタフェース160は、システム・クロック（CLK）、アドレス・データ・ストローブ（ADS＃）、読取り或は書込み要求（RW＃）、アドレス・バス、タグ・バス、並びに、データ・バスを含む。
図２は、図１の80ビット/96ビット・キャッシュSRAM100のブロック図である。キャッシュSRAM100は、80ビット〜96ビットのデータ・バスをサポートすることができる。これらの80ビット或は96ビット動作は、データ順序づけ方式と、入力選択論理106、出力選択論理108の論理選択とによって実現される。入力論理106と出力論理108とは、論理的に同じである。データは、96ビットの場合は３バスサイクルで、80ビット・システムの場合は４バスサイクルで、データおよびタグのメモリ・アレイ110との間で転送される。バスサイクルの連鎖はバスサイクル・カウンタ102によって監視される。サイクル・カウンタ102は、ADS＃がローのときスタートし、３カウント（96ビット・システムの場合、サイクル１、サイクル２、サイクル３）、或は４カウント（80ビット・システムの場合、サイクル１、サイクル２、サイクル３、サイクル４）の後にゼロにリセットして接続する。データは、それぞれ書き込み動作或は読取り動作によってメモリ・アレイ110に書込まれ、或はそれから読取られる。図で、RW＃は読取り動作或は書込み動作が要求されていることを示しており、記号＃はこの記号がローであれば書込みを示す。アドレスは、メモリ・アレイ110内の“sough"メモリ位置を表す。データは、データ・ビットとタグ・ビットとの複合した集まりを表す。
図３は、96ビット実施形態の場合のメモリ・アレイから出力ブロックに転送すべきデータ用に利用可能なルートのブロック図である。この実施例は、４個の64ビット長ワードＡ、Ｂ、Ｃ、Ｄと、タグ１とタグ２で示されるトータル32ビットの２個のタグ・ワードとからなるメモリ・アレイ210の一部を示している。この実施例と他の実施例のタグは、状態、ECC、タグなどといった追加情報を表す。４個の64ビット長ワードの各々は４個の16ビット・ワードに分割される。長ワードＡは、それぞれ1.1、1.2、1.3、1.4で示される４個の16ビット・ワードを持っている。長ワードＢは、それぞれ2.1、2.2、2.3、2.4で示される４個の16ビット・ワードを持っている。長ワードＣは、それぞれ3.1、3.2、3.3、3.4で示される４個の16ビット・ワードを持っており、長ワードＤは、それぞれ4.1、4.2、4.3、4.4で示される４個の16ビット・ワードを持っている。この実施例では、1.1はデータム１・ワード１を表し、1.2はデータム１・ワード２を表し、1.3はデータム１・ワード３を表す、等々である。
ワードＡ、Ｂ、Ｃ、Ｄはこの順序で、プロセッサに対するデータ緊急性の順序を表す。緊急に順序づけされていると考えられる実際の物理アドレスは、既存の実施形態ではプロセッサによって異なり、またモジュラ４の線形バースト、モジュラ４のインタリーブ順序などを伴うことがある。典型的な線形アドレッシング・マイクロプロセッサ（例えばPowerPC或はCyrixM1）の場合、最適順序は、モジュラ４線形バーストである。この順序づけは、表Ａに示す。このタイプのプロセッサに関する他のいかなる順序づけも96ビット動作を利用するように設計されたプロセッサの性能を最大にすることを妨げる。この理由は、データの１ブロック全体についての動作の途中では、そのブロック内のデータを利用する最も高い確率は初期アドレスに関して100％であり、その後続のアドレスの各々については、それより小さいからである。この確率は、その前のアドレスに関してはさらに低い。したがって初期アドレスが01であれば、その前のアドレス即ち00は、恐らく持つべき必要性が最も低く、したがってより低い優先度を持つべきである。故にＡ、Ｂ、Ｃ、Ｄは、ｘが「どれでも（any）」を表す２進形式で表現される下記の順序列を示すであろう。

インタリーブ・バースト順序を必要とするプロセッサ（例えばIntel Pentium）に関しては、モジュラ４インタリーブ・バースト順序を使うことができる。この順序づけは、表Ｂに示す。

一実施例ではキャッシュ・ラインのデータ・ワードが転送される順序は、プログラム可能である。このような装置は、例えばインタリーブ・バースト・データと線形バースト・データの両方の順序づけを同一のキャッシュ装置で行うことを可能にする。他の実施例ではデータの順序づけは、プログラム或は実行中のプログラム（例えばメモリ内をある特定のストライドで動作しているプログラム）の特性を反映するように変更することができる。
再び図３を参照すれば、データは複数の経路220からの論理選択によってメモリ・アレイ210から出力ブロック230に転送される。経路220は、34ルートからなり、その内で６個のルート221〜226はそれぞれOB1〜OB6で示される各々16ビットの出力ブロック231〜236の出力ブロック230に接続されている。一つの出力ブロックは、出力バッファと任意選択的にデータ・レジスタ或はラッチとからなる。これら34本の利用可能なルートの内の６本を使用可能にする論理は、下記に説明する。
図4A〜図4Dは、96ビット実施形態の場合に初期アドレスがそれぞれ00、01、10、11であるのときの可能な出力ブロックの選択組合せである。これらの図は明らかに、96ビット・バスが単に３個のバスサイクルを使うだけで実現できることを示している。タグは最初のバスサイクル（サイクル１）に現れるだけで、サイクル２（サイクル２）とサイクル３（サイクル３）の期間中、データ転送用の入出力ラインを解放する。この順序づけは、キャッシュ・ラインのデータ・ワードを転送するために必要とされる論理を単純化して、利用可能でなければならない経路の数を削減する。これらの可能な出力ブロックの選択組合せを可能にする論理は、図5A〜図5Eで述べる。
図5A〜図5Eは、96ビット実施形態の場合の論理の各組合せである。この96ビットの場合には単に３個のバスサイクルが必要であって、データ・トランザクションの順序はサイクル１、それからサイクル２、最後にサイクル３である。この実施例で、この論理は入力410と論理ゲート420と複数の出力430との組合せからなる。論理ゲート420は、複数の論理ANDゲートと複数の論理ORゲートとからなる。この論理を駆動する入力410は、サイクル１、サイクル２、サイクル３とA0とA1とからなる。A0とA1は、初期アドレスの２個の最下位ビットを表す。サイクル１、サイクル２、或はサイクル３はバスサイクル・カウンタ102によって決定される現行バスサイクルである。この論理からの出力430は出力ブロック230の内の適当なブロックOB1〜OB6へのデータの転送を可能にする。出力430において利用可能な論理の詳細な組合せは、表１に示してある。この表で、OBは出力ブロックを表し、IAは初期アドレスの最下位２ビットを表し、タグ１とタグ２は状態、ECC、タグなどといった追加の雑情報を表し、1.1は現行キャッシュ・ライン内のデータム１・ワード１を表し、1.2はデータム１・ワード１を表す、等々である。

当業者は、96ビット・バス実施形態に関する上記の説明が２個の48ビット幅の装置を使って96ビット幅の装置を実現するためにも使うことができることを直ちに理解するであろう。２個の48ビット幅の装置に関する96ビット実施形態は、すべての偶数ワードが一方の装置に、すべての奇数ワードが他方の装置にあるようにして実現されるであろう。例えばワード1.4、2.4、3.4、4.4、1.2、2.2、3.2、4.2（x.4、x.2）、OB6、OB4、OB2は一方の装置にあり、またワードx.3、x.1、OB5、OB3、OB1は他方の装置に存在する。上述の論理は厳密には説明のように動作し、またこれらの装置は継ぎ目なしに一緒に動作し、ただ一つの設計が必要となる。この実施形態では２個の同等な装置が使われる。
図６は、80ビット実施形態の場合のメモリ・アレイから出力ブロックへのデータ転送に利用可能なルートのブロック図である。この実施例では、長ワードＡ、Ｂ、Ｃ、Ｄは96ビット実施形態の場合の図３とメモリ・アレイ510の部分の同じ構造に配列されるが、タグ１、タグ２、タグ３、タグ４で示される最大４個のタグ・ワードを利用することができる。この実施例の出力ブロック530は、それぞれOB1、OB3、OB4、OB5、OB6で示される５個の16ビット出力ブロック531、533、534、535、536からなる。データは、複数の経路520からの論理選択によってメモリ・アレイ510から出力ブロック530へ転送される。経路520は、最大20本のルートを含んでおり、その内の５本のルート521、523、524、525、526は出力ブロック530に接続されている。
図7A〜図7Dは、80ビット実施形態の場合に初期アドレスがそれぞれ00、01、10、11であるときの可能な出力ブロックの選択組合せである。これらの図は、データ転送には４個のバスサイクルが必要であることを示す。この場合、タグ情報或は有用な情報は、複数バスサイクル（サイクル１からサイクル４までの）毎に現れることになり、したがってこれはバスの効率的利用になる。この80ビット実施形態では性能を最大にするために、タグ制限は16ビットとなっている。更に多くのタグ・ビットが必要であれば、必要な追加ビットを収容するように80ビットを拡張することは理に適うことである。例えばもし20ビット・タグが必須であれば、これは84ビット・バスを必要とすることになる。道理上、ECCのビットはタグのサイズとは無関係に11ビットで十分である。これらの可能な出力ブロックの選択組合せを可能にする論理は、図8A〜図8Eに示す。
図8A〜図8Eは、80ビット実施形態の場合の論理の各組合せである。この80ビットの場合には４個のバスサイクルが必要であり、データ・トランザクションの順序は、サイクル１、次にサイクル２、次にサイクル３、そして最後にサイクル４である。この実施例では論理は、入力710と論理ゲート720と複数の出力730との組合せからなる。論理ゲート720は、複数の論理ANDゲートと複数の論理ORゲートとからなる。この論理を駆動する入力710は、サイクル１、サイクル２、サイクル３、サイクル４とA0とA1とからなる。A0とA1は、初期アドレスの２個の最下位ビットを表す。サイクル１、サイクル２、或はサイクル３はバスサイクル・カウンタ102によって決定される現行バスサイクルである。この論理からの出力730は、出力ブロック530の内の適当なブロックへのデータの転送を可能にする。出力730において利用可能な論理の詳細な組合せは、表２に示す。この表で、OBは出力ブロックを表し、IAは初期アドレスの最下位２ビットを表し、タグ１とタグ２は状態、ECC、タグなどといった追加の雑情報を表し、1.1は現行キャッシュ・ライン内のデータム１・ワード１を表し、1.2はデータム１・ワード２を表す、等々である。

当業者は、上述の80ビット幅の装置の実施形態が２個以上の装置を使ってメモリ装置内に80ビット幅の装置を実現するためにも使うことができることを直ちに理解するであろう。例えばもし80ビット・バスが２個の装置に亘って分割される場合には、このような同等な二つの装置が80ビット・バスの装置を含むようにOB1を８ビットずつに２分割しなくてはならないであろう。こうして単に一つの装置タイプが必要となるだけであって、その装置は２度使われる。４装置の実施形態にも同じ原理が適用される。
図３から図8Eまでの図示と説明から、80ビット実施形態と96ビット実施形態との間には、利用可能な経路と論理選択とに共通性があることは明らかである。図３（96ビット実施形態の場合の利用可能なルート）と図６（80ビット実施形態の場合の利用可能なルート）とを更に検討すれば、図６が図３のサブセットであるという結論を引き出すことができる。図5A〜図5E（96ビット実施形態の場合の論理）と図8A〜図8E（80ビット実施形態の場合の論理）と表１と表２も更に検討すれば、80ビット実施形態と96ビット実施形態の両方を同じメモリ・アレイから実現できるように論理に修正を加えることができる。こうして図３のルートのブロック図は、80ビット実施形態と96ビット実施形態の両方の場合に使うことができ、また両者の場合を実現するように修正された論理は、図9A〜図9Eに示されている。
図9A〜図9Eは、本発明による80ビット実施形態と96ビット実施形態の両方の場合の論理の各組合せである。この実施例は、80ビット実施形態と96ビット実施形態との間の論理的差異を示し、またこの論理の各実施形態に共通である点と固有である点とを識別している。図9A〜図9Eにおいて各図に共通な論理は、96で示されている任意選択の論理と80で示されている任意選択の論理とを除く全体の論理である。共通論理と任意選択の論理96は、96ビット実施形態の場合にのみアクティブである。共通論理と任意選択の論理80は、80ビット実施形態の場合にのみアクティブである。
本発明の詳細な説明から80ビット実施形態は、４つのバスサイクルによって実行され、有用な情報はサイクル毎に存在し、したがってバス利用は更に効率的になる。96ビット実施形態は４サイクルではなく単に３サイクルだけを必要とし、したがってデータ・トランザクション処理をスピードアップしている。これらの実施例で説明したブロック選択は、出力によっているが、入力順序づけは同じであって同一論理にしたがっていることも理解される。更に同じメモリ・アレイを使う80ビット装置と96ビット装置の実施形態が本発明で説明した論理によって得られることは明らかである。

Claims (8)

1. SRAMキャッシュメモリであって、
   データ・メモリ領域を有するメモリ・アレイであり、該データ・メモリ領域が第１、第２、第３、並びに、第４の長ワードを含む複数の長ワードを含み、該長ワード各々が複数のワードを含むことから成るメモリ・アレイ（110）と、
   前記メモリ・アレイ（110）が複数のタグ・ワードを含むタグ・メモリ領域を更に有することと、
   前記キャッシュメモリをデータ・バスと接続するキャッシュ・インタフェース（160）と、
   前記メモリ・アレイ及び前記キャッシュ・インタフェースの間に接続された入力／出力経路であり、第１データ・バス幅形態及び第２データ・バス幅形態の内の何れかを選択するように動作すると共に、前記キャッシュ・インタフェース及び前記メモリ・アレイの間でデータを転送するように動作する入力／出力経路と、を備え、前記入力／出力経路が、
   複数の共通入力選択論理と、第１及び第２の任意入力選択論理を含む複数の任意入力選択論理とを有する入力選択論理（106）と、
   複数の共通出力選択論理と、第１及び第２の任意出力選択論理を含む複数の任意出力選択論理を有する出力選択論理（108）と、
   前記入力選択論理及び前記出力選択論理と接続されて、前記第１及び第２の任意入力選択論理と前記第１及び第２の任意出力選択論理とを、サイクル・カウント及びデータ・バス幅の関数として制御するバスサイクル・カウンタ（102）と、を含み、
   前記入力／出力経路が第１データ・バス幅形態用に構成されている際に前記バスサイクル・カウンタが３つのバスサイクルをカウントし、前記入力／出力経路が第２データ・バス幅形態用に構成されている際に前記バスサイクル・カウンタが４つのバスサイクルをカウントし、
   前記タグ・ワードの全てが、前記入力／出力経路が第１データ・バス幅形態である際に前記第１バスサイクルで転送され、前記タグ・ワードが、前記入力／出力経が第２データ・バス幅形態である際に２以上のバスサイクルで存在することから成るSRAMキャッシュメモリ。
2. 前記入力選択論理及び前記出力選択論理が論理的に同一であり、前記データが線形バースト順序或はインタリーブ順序の内の何れかで前記データ・バスに提供される、請求項１に記載のキャッシュメモリ。
3. 前記共通入力及び出力選択論理が常に動作中であるように前記入力及び出力選択論理が動作し、前記キャッシュメモリが前記第１データ・バス幅形態であるときにのみに前記第１の任意入力及び出力選択論理が動作し、前記キャッシュメモリが前記第２データ・バス幅形態であるときにのみ前記第２の任意入力及び出力選択論理が動作する、請求項２に記載のキャッシュメモリ。
4. 前記第１及び第２の任意選択入力選択論理と前記第１及び第２の任意選択出力選択論理が、前記長ワードの初期アドレスの最下位２桁の関数として更に制御される、請求項３に記載のキャッシュメモリ。
5. 前記バスサイクル・カウンタが、前記データ・バスが96ビット幅のデータ・バスであるときに第１、第２、並びに、第３のカウント・サイクルをカウントした後にゼロにリセットし、そして前記バスサイクル・カウンタが、前記データ・バスが80ビット幅のデータ・バスであるときに第１、第２、第３、並びに、第４のカウント・サイクルをカウントした後にゼロにリセットする、請求項４に記載のキャッシュメモリ。
6. 前記タグ・ワードの全てが、前記データ・バスが96ビット幅データ・バスである時に前記第１バスサイクルで転送され、前記タグ・ワードが、前記データ・バスが80ビット幅データ・バスである時に２以上のバスサイクルで存在する、請求項５に記載のキャッシュメモリ。
7. 前記入力及び出力選択論理が、34本のデータ・ルート指定経路の内の６本までをイネーブルに為し、前記メモリ・アレイから関連出力ブロックまでデータを転送することを可能にする、請求項６に記載のキャッシュメモリ。
8. 前記入力選択論理及び前記出力選択論理が同一に構成されている、請求項７に記載のキャッシュメモリ。

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