JPH09282231A - ライトバック型キャッシュ装置 - Google Patents

Abstract

(57)【要約】 【課題】 不連続なデータ書き込み時に発生するリード
モディファイライト動作によるオーバーヘッドを削減
し、高速動作を実現することのできるライトバック型キ
ャッシュ装置を提供することである。 【解決手段】 データ選択機能を持つ記憶装置１５に接
続されるライトバック型キャッシュ装置において、記憶
装置１５のデータの一部を記録保持するデータキャッシ
ュ１と、データキャッシュ１の各ラインごとに設けら
れ、選択可能なデータ単位ごとにデータが書き込まれた
か否かを示す第１のフラグ１１とを有し、第１のフラグ
１１により書き込みが行われたデータを識別し、そのデ
ータのみを記憶装置１５に書き込むように構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサ（ＣＰ
Ｕ（中央処理装置）、グラフィックプロセッサ等）とデ
ータ選択機能を持つ記憶装置との間に接続されるライト
バック型キャッシュ装置に関し、特に、書き込みの際に
発生するオーバーヘッドを削減することができるライト
バック型キャッシュ装置に関する。

【０００２】

【従来の技術】図６は、従来のライトバック型キャッシ
ュ装置の概略図である。

【０００３】このライトバック型キャッシュ装置は、そ
のアドレスの割り付け方式をダイレクトマッピングと
し、プロセッサと記憶装置（汎用ＤＲＡＭ等である。）
との間に接続され、高速なプロセッサと比べて低速であ
る記憶装置のアクセス速度をカバーすることを目的とす
るものである。

【０００４】図６において、このライトバック型キャッ
シュ装置は、データキャッシュ（Data Cache）１と、タ
グ（TAG ）３と、ライトフラグ（write flag）５と、有
効フラグ（valid flag）７を有しており、そのデータキ
ャッシュ１は４Ｋバイトの容量で、１ラインサイズを１
６バイト、ライン数を２５６ラインとする構成である。
また、各ラインには、上記タグ３と、１ビットの上記ラ
イトフラグ５及び有効フラグ７が付けられている。

【０００５】ここで、ライトフラグ５は、そのフラグが
付けられているラインに対してプロセッサ（図示省略）
から書き込み動作が行われた場合に“１”にセットさ
れ、読み出し動作のみ行われた場合には“０”にセット
される。これにより、キャッシュ・ミスによりライン中
のデータの置き換え動作、すなわち記憶装置からキャッ
シュ装置への再読み込み（以下、「リフィル」と呼
ぶ。）が必要である場合に、ライトフラグ５が“１”で
あれば現在そのラインが保持しているデータを記憶装置
に書き込み、一方、ライトフラグ５が“０”であれば何
もせずに、そのラインに記憶装置から新しいデータが読
み込まれる。

【０００６】有効フラグ７は、最初“０”にセットされ
ており、そのフラグが付けられているラインに対してプ
ロセッサが読み出しまたは書き込みを行った場合には
“１”がセットされる。従って、有効フラグ７は、その
フラグが付けられているラインのデータが有効か無効か
を示していることになる。

【０００７】以下に、このような構成であるライトバッ
ク型キャッシュ装置の動作について図７を参照しつつ説
明する。

【０００８】最初に、図７に用いられている用語につい
て説明しておく。

【０００９】flagの欄 V は、有効フラグ（Valid flag）を示す。上述したよう
に、データキャッシュの１ラインごとに１ビット付けら
れ、そのラインに有効なデータが存在する場合には
“１”にセットされる。一方、一度もプロセッサから読
み出し（Read）及び書き込み（Write ）が行われていな
い場合には“０”にセットされる。

【００１０】W は、ライトフラグ（Write flag）を示
す。同様に、データキャッシュの１ラインごとに１ビッ
ト付けられ、そのラインに対して書き込みが行われると
“１”にセットされる。

【００１１】accessの欄 Readは、プロセッサがキャッシュ装置に対しデータの読
み出しを行うことを、Write は、書き込みを行うことを
示す。

【００１２】TAG の欄 Hit は、記憶装置の領域とプロセッサがアクセスしよう
とする領域が同じ、つまり、データキャッシュのライン
が保持しているタグとプロセッサから与えられたアドレ
スのタグ部が一致したことをいう。この場合には、基本
的にはキャッシュの保持しているデータに対してアクセ
スが行われる。

【００１３】Missは、記憶装置の領域とアクセスをしよ
うとする領域が異なる、つまり、データキャッシュのラ
インが保持しているタグとプロセッサから与えられたア
ドレスのタグ部が異なっていることをいう。この場合に
は、キャッシュ装置の保持しているデータを記憶装置に
書き出したり、記憶装置からデータを読み込んだりする
必要がある。

【００１４】Bus 動作の欄 Readは、データキャッシュの該当するラインの該当する
位置のデータを読み出し、プロセッサのデータレジスタ
にデータを出力することを示す。

【００１５】Write は、データキャッシュの該当するラ
インの該当する位置にデータを上書きすることを示す。

【００１６】Refill&Read は、データキャッシュの該当
するラインに記憶装置からデータを１ライン分読み込
み、その後、上記Readを行うことを示す。

【００１７】Refill&Writeは、データキャッシュの該当
するラインに記憶装置からデータを１ライン分読み込
み、その後、上記Write を行うことを示す。

【００１８】Flush は、データキャッシュの該当するラ
インのデータを記憶装置に書き込むことを示す。

【００１９】Flush&Refill&Read は、まず上記Flush を
行い、次に上記Refillを行い、最後上記Readを行うこと
を示す。

【００２０】Flush&Refill&Writeは、まず上記Flush を
行い、次に上記Refillを行い、最後に上記Write を行う
ことを示す。

【００２１】Flag動作の欄 V=1 は、有効フラグを“１”にセットすることを、V=0
は、有効フラグを“０”にセットすることを、V=- は、
有効フラグを変更しないことをそれぞれ示し、W=1 は、
ライトフラグを“１”にセットすることを、W=0 は、ラ
イトフラグを“０”にセットすることを、W=- は、ライ
トフラグを変更しないことをそれぞれ示す。

【００２２】次に、具体的に、このキャッシュ装置の動
作について図６も参照して説明する。

【００２３】まず、キャッシュ装置に送られてくるアド
レス９は、３つに部分に分割される。すなわち、各ライ
ン中の求めるデータの選択に用いられるオフセット部
（offset）、ラインの選択に用いられるインデックス部
（index ）、キャッシュのタグ３との比較に用いられる
タグ部（TAG ）である。ここでは、アドレス９は全体で
３２ビットであり、オフセット部は１ラインサイズが１
６バイトであることから４ビット、インデックス部はラ
イン数が２５６ラインであることから８ビット、タグ部
が残りの２０ビットとなっている。

【００２４】次に、上記インデックス部がデコードさ
れ、どのラインがアクセス対象となっているかを決定す
る。

【００２５】次に、上記タグ部とキャッシュ装置のタグ
３とが比較される。ライン中の該当する位置のデータの
選択は、上記オフセット部をデコードすることにより行
われる。以下、読み出しの場合と書き込みの場合とに分
けて説明する。

【００２６】（１）読み出しの場合 （ａ）両者が一致し、有効フラグが“１”であれば、該
当する位置のデータを読み出し、プロセッサに出力し、
有効フラグ、ライトフラグ共に変更しない（条件１、
５）。

【００２７】有効フラグが“０”であれば、該当する位
置に記憶装置からデータを１ライン分読み込んだ後、そ
のデータを読み出し、プロセッサに出力し、有効フラグ
を“１”にセットし、ライトフラグを“０”にセットす
る（条件９）。

【００２８】（ｂ）両者が一致せず、有効フラグが
“１”である場合に、ライトフラグが“０”であれば、
該当する位置に記憶装置からデータを１ライン分読み込
んだ後、そのデータを読み出し、プロセッサに出力し、
有効フラグ、ライトフラグ共に変更しない（条件２）。
一方、ライトフラグが“１”であれば、該当する位置の
データを記憶装置に書き出した後、該当する位置に記憶
装置からデータを１ライン分読み込み、その後、そのデ
ータを読み出し、プロセッサに出力し、有効フラグはそ
のまま、ライトフラグは“０”にセットする（条件
６）。

【００２９】（２）書き込みの場合 （ａ）両者が一致し、有効フラグが“１”であれば、該
当する位置のデータを上書きし、有効フラグは変更しな
い。一方、ライトフラグは“１”であればそのまま、
“０”であれば“１”にセットする（条件３、７）。

【００３０】有効フラグが“０”であれば、該当する位
置に記憶装置からデータを１ライン分読み込んだ後、そ
のデータを上書きし、有効フラグ、ライトフラグ共に
“１”にセットする（条件１０）。

【００３１】（ｂ）両者が一致せず、有効フラグが
“１”である場合に、ライトフラグが“０”であれば、
該当する位置に記憶装置からデータを１ライン分読み込
んだ後、そのデータを上書きし、有効フラグはそのま
ま、ライトフラグは“１”にセットする（条件４）。一
方、ライトフラグが“１”であれば、該当する位置のデ
ータを記憶装置に書き出した後、該当する位置に記憶装
置からデータを１ライン分読み込み、その後、そのデー
タを上書きし、有効フラグ、ライトフラグ共に変更しな
い（条件８）。

【００３２】

【発明が解決しようとする課題】しかしながら、従来の
ライトバック型キャッシュ装置には次のような問題があ
った。

【００３３】ライン中のデータの書き込みが、１ライン
分を記憶装置から読み出す−必要なデータの変更−更新
されたラインを記憶装置に書き戻す（read-modify-writ
e ：リードモディファイライト）の操作が順を追って実
行されることにより行われるために、オーバーヘッドが
生じてしまうのである。

【００３４】以下、具体的に説明する。

【００３５】プロセッサからキャッシュへの書き込みの
データサイズは１〜８バイトで、１つのライン中で一時
に変更可能なのはこの部分だけである。一方、キャッシ
ュから記憶装置への書き込みはラインサイズ単位でしか
行うことができない。

【００３６】従って、ライン中の一部のデータのみの書
き込みでは、変更しないデータの部分まで一旦読み込ま
なければならない、つまり、オーバーヘッドが生じ、そ
の分処理が遅くなってしまうのである。

【００３７】このようなライトバック型キャッシュ装置
は、プロセッサの読み出し動作や同じ場所への書き込み
動作が多い場合にはオーバーヘッドの生じる割合は低
く、問題とはならないが、フレームバッファへの画像デ
ータの書き込みなどの不連続なデータへの非局所的でラ
ンダムな書き込み動作が多い場合などでは、上記リード
モディファイライト動作における読み込み動作がオーバ
ーヘッドとなってしまうのである。

【００３８】本発明は上記事情に鑑みて成されたもので
あり、その目的は、不連続なデータ書き込み時に発生す
るリードモディファイライト動作によるオーバーヘッド
を削減することにより、高速動作を実現することができ
るライトバック型キャッシュ装置を提供することであ
る。

【００３９】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、データ選択機能を持つ記憶装置に接続
されるライトバック型キャッシュ装置において、前記記
憶装置のデータの一部を記録保持するデータキャッシュ
と、前記データキャッシュの各ラインごとに設けられ、
選択可能なデータ単位ごとにデータが書き込まれたか否
かを示す第１のフラグとを有し、前記第１のフラグによ
り書き込みが行われたデータを識別し、そのデータのみ
を記憶装置に書き込むことを特徴とする。

【００４０】ここで、通常、プロセッサからキャッシュ
装置への書き込みはバイト（８ビット）の整数倍単位で
行われることから、前記選択可能データ単位は１バイト
であることが好ましい。

【００４１】また、ラインが有効か否かを識別する動作
の高速化の点から、前記第１のフラグの論理ＯＲを取っ
た結果を示す第２のフラグを各ラインに設けることが好
ましい。

【００４２】

【発明の実施の形態】以下、図面を用いて本発明の実施
の形態について説明する。図１は、本発明の実施の形態
に係るライトバック型キャッシュ装置の概念図である。
なお、従来例と同一部分には同一符号を付してある。

【００４３】このライトバック型キャッシュ装置は、プ
ロセッサ（ＣＰＵ（中央処理装置）、グラフィックプロ
セッサ等）とデータ選択機能を有する低速な汎用ＤＲＡ
Ｍ等の記憶装置（グラフィックスメモリ等）１５との間
に接続され、従来のライトバック型キャッシュ装置と同
様に、高速なプロセッサと比べて低速である記憶装置１
５のアクセス速度をカバーすることを目的とするもので
ある。なお、ここでは、上記プロセッサは図示されてい
ない。

【００４４】図１において、このライトバック型キャッ
シュ装置は、そのアドレスの割り付け方式をダイレクト
マッピングとし、データキャッシュ（Data Cache）１
と、タグ（TAG ）３と、ライトフラグ（write flag）５
とを有しており、そのデータキャッシュ１は４Ｋバイト
の容量で、１ラインサイズを１６バイト、ライン数を２
５６ラインとする構成である。各ラインには、上記タグ
３と、１ビットの上記ライトフラグ５が付けられてい
る。

【００４５】さらに、このライトバック型キャッシュ装
置は、ラインごとに複数ビットのダーティフラグ（Dirt
y flag）１１と１ビットのリードフラグ（Read flag ）
１３が付けられている。

【００４６】ここで、ダーティフラグ１１は、そのフラ
グが付けられているラインの選択可能な書き込みデータ
単位ごとに１ビットを有し、例えば、本実施の形態で
は、選択可能な書き込みデータ単位を１バイトとする
と、１６ビットを有することになる。このダーティフラ
グ１１は、プロセッサからキャッシュに書き込みが行わ
れた場合に書き込みデータに対応するビットが“１”に
セットされる。また、リードフラグ１３は、そのフラグ
が付けられているラインに対してプロセッサへの読み出
しが行われた場合に“１”にセットされる。

【００４７】なお、ライトフラグ５とリードフラグ１３
の論理ＯＲが従来例の有効フラグ７と同じ意味となる。

【００４８】またライトフラグ５は常に、そのフラグが
付けられているラインのダーティフラグ１１の全ビット
の論理ＯＲを示しているので、該当するラインに書き込
みが行われたか否かの判断にダーティフラグ１１の論理
ＯＲを用いることにより、ライトフラグ５を削除するこ
とは可能である。これにより、回路規模の縮小を図るこ
とが可能である。

【００４９】以下に、このライトバック型キャッシュ装
置の動作について図２、図３を参照して説明する。図２
は、図１に示すライトバック型キャッシュ装置の一構成
例を示す図であり、上述したように、プロセッサ１７と
記憶装置１５との間にライトバック型キャッシュ装置１
９が接続されている。また、図３は、図１に示すライト
バック型キャッシュ装置の動作を説明するための図であ
る。

【００５０】最初に、図３に用いられる用語について説
明しておく。

【００５１】flagの欄 R は、リードフラグ（Read flag ）を示す。上述したよ
うに、キャッシュの１ラインごとに１ビット付けられ、
そのラインに対して読み出しが行われると“１”にセッ
トされる。

【００５２】W は、ライトフラグ（Write flag）を示
す。同様に、キャッシュの１ラインごとに１ビット付け
られ、そのラインに対して書き込みが行われると“１”
にセットされる。

【００５３】accessの欄 Readは、プロセッサがキャッシュ装置に対しデータの読
み出しを行うことを、Write は、書き込みを行うことを
示す。

【００５４】TAG の欄 Hit は、記憶装置の領域とプロセッサがアクセスしよう
とする領域が同じ、つまり、データキャッシュのライン
が保持しているタグとプロセッサから与えられたアドレ
スのタグ部が一致したことをいう。この場合には、基本
的にはキャッシュの保持しているデータに対してアクセ
スが行われる。

【００５５】Missは、記憶装置の領域とアクセスをしよ
うとする領域が異なる、つまり、データキャッシュのラ
インが保持しているタグとプロセッサから与えられたア
ドレスのタグ部が異なっていることをいう。この場合に
は、キャッシュ装置の保持しているデータを記憶装置に
書き出したり、記憶装置からデータを読み込んだりする
必要がある。

【００５６】Bus 動作の欄 Readは、データキャッシュの該当するラインの該当する
位置のデータを読み出し、プロセッサのデータレジスタ
にデータを出力することを示す。

【００５７】Write は、データキャッシュの該当するラ
インの該当する位置にデータを上書きすることを示す。

【００５８】Refill&Read は、データキャッシュの該当
するラインに記憶装置からデータを１ライン分読み込
み、その後、上記Readを行うことを示す。

【００５９】Flush は、データキャッシュの該当するラ
インのデータを記憶装置に書き込むことを示す。

【００６０】Flush&Write は、まず上記Flush を行い、
次に上記Write を行うことを示す。

【００６１】Flush&Refill&Read は、まず上記Flush を
行い、次に上記Refillを行い、最後に上記Readを行うこ
とを示す。

【００６２】なお、（*1）については、後述する。

【００６３】Flag動作の欄 R=1 は、リードフラグを“１”にセットすることを、R=
0 は、リードフラグを“０”にセットすることを、R=-
は、リードフラグを変更しないことをそれぞれ示し、W=
1 は、ライトフラグを“１”にセットすることを、W=0
は、ライトフラグを“０”にセットすることを、W=-
は、ライトフラグを変更しないことをそれぞれ示し、D=
0 は、該当するラインに付けられたダーティフラグの全
てのビットを０にセットすることを、D=- は、該当する
ラインに付けられたダーティフラグの全てのビットを変
更しないことを、D=@data は、ダーティフラグのビット
のうち、書き込みデータの位置に対応するビットを
“１”にセットし、それ以外のビットは変更しないこと
を、D=0&D=@data は、該当するラインに付けられたダー
ティフラグの全てのビットを０にセットした後、書き込
みデータの位置に対応するビットを“１”にセットし、
それ以外のビットは変更しないことをそれぞれ示す。

【００６４】なお、（*2）について後述する。

【００６５】次に、具体的に、このキャッシュ装置の動
作について図１、図２、図３を用いて説明する。

【００６６】まず、プロセッサ１７から与えられるアド
レス９は、従来と同様に、４ビットのオフセット部、８
ビットのインデックス部、２０ビットのタグ部に分けら
れる。

【００６７】次に、上記インデックス部をライン選択回
路２５がデコードし、どのラインがアクセス対象となっ
ているかを決定する。

【００６８】次に、上記タグ部とキャッシュ装置１９の
タグ３との比較が比較器２７により行われる。ライン中
の該当する位置のデータの選択は、データ位置選択回路
２３で上記オフセット部をデコードすることにより行わ
れる。以下、読み出しの場合と書き込みの場合とに分け
て説明する。

【００６９】（１）読み出しの場合 ここでは、プロセッサ１７がキャッシュ装置１９からデ
ータを読み出す場合の一単位を３２ビット（４バイト）
とする。従って、１、２、３バイト単位の読み出しの場
合には、４バイトデータの中から該当する部分のデータ
を選択する必要がある。

【００７０】（ａ）上記タグ部とキャッシュ装置１９の
タグ３とが一致し、リードフラグが“１”であれば、ラ
イトフラグの状態にかかわらず、該当する位置のデータ
を読み出し、プロセッサに出力し、リードフラグ、ライ
トフラグ、ダーティフラグ全て変更しない（条件１、
９）。

【００７１】リードフラグが“０”で、ライトフラグが
“１”である場合については後で説明する（条件５）。

【００７２】（ｂ）上記タグ部とキャッシュ装置１９の
タグ３とが一致せず、リードフラグが“１”、ライトフ
ラグが“０”である場合には、該当する位置に記憶装置
からデータを１ライン分読み込んだ後、そのデータを読
み出し、プロセッサに出力し、リードフラグを“１”に
セットし、ライトフラグおよびダーティフラグは変更し
ない（条件２）。

【００７３】ライトフラグが“１”であれば、リードフ
ラグの状態にかかわらず、該当する位置のデータを記憶
装置に書き出した後、該当する位置に記憶装置からデー
タを１ライン分読み込み、その後、そのデータを読み出
し、プロセッサに出力し、リードフラグを“１”にセッ
トし、ライトフラグおよびダーティフラグは“０”にセ
ットする（条件６、１０）。

【００７４】（ｃ）リードフラグ、ライトフラグ共に
“０”である場合には、該当する位置に記憶装置からデ
ータを１ライン分読み込んだ後、そのデータを読み出
し、プロセッサに出力し、リードフラグを“１”にセッ
トし、ライトフラグおよびダーティフラグは変更しない
（条件１３）。

【００７５】ここで、上記条件５の動作について説明す
る。

【００７６】まず、バイト単位のヒットチェックを行わ
ない場合には、以下の２つの動作がある。

【００７７】その１つの動作は、該当する位置のデータ
を記憶装置に書き出した後、該当する位置に記憶装置か
らデータを１ライン分読み込み、その後、そのデータを
読み出し、プロセッサに出力し、リードフラグを“１”
にセットし、ライトフラグおよびダーティフラグは
“０”にセットするというものである。

【００７８】他の動作は、上記ダーティフラグを利用
し、記憶装置から書き込みの行われていないデータ部分
のみを読み込んだ後、そのデータを読み出し、プロセッ
サに出力し、リードフラグおよびライトフラグを“１”
にセットし、ダーティフラグのビットのうち、書き込み
データの位置に対応するビットを“１”にセットし、そ
れ以外のビットは変更しないというものである。

【００７９】次に、バイト単位のヒットチェックを行う
場合である。

【００８０】バイト単位のヒットチェックは、上記タグ
部とキャッシュ装置１９のタグ３とが一致した場合に、
アドレス９のオフセット部で指定するデータ位置に該当
するダーティフラグのビットの状態をチェックすること
により行われ、アクティブ（“１”の状態）であればヒ
ットとするものである。

【００８１】かかるバイトチェックを行うことにより、
読み出すデータが、既に書き込みの行われた部分のデー
タであるならば（読み出すデータ位置に対応するダーテ
ィフラグのビットが“１”である場合）、該当する位置
のデータを読み出し、プロセッサに出力し、リードフラ
グ、ライトフラグ、ダーティフラグ全て変更しない。

【００８２】一方、既に書き込みの行われた部分のデー
タでないならば（読み出すデータ位置に対応するダーテ
ィフラグのビットが“０”である場合）、該当する位置
のデータを記憶装置に書き出した後、該当する位置に記
憶装置からデータを１ライン分読み込み、その後、その
データを読み出し、プロセッサに出力し、リードフラグ
を“１”にセットし、ライトフラグおよびダーティフラ
グは“０”にセットする。なお、上記ダーティフラグを
利用し、記憶装置から書き込みの行われていないデータ
部分のみを読み込んだ後、そのデータを読み出し、プロ
セッサに出力し、リードフラグおよびライトフラグを
“１”にセットし、ダーティフラグのビットのうち、書
き込みデータの位置に対応するビットを“１”にセット
し、それ以外のビットは変更しないことも可能である。

【００８３】（２）書き込みの場合 ここでは、プロセッサ１７がキャッシュ装置１９にデー
タを書き込む場合の一単位を８ビット（１バイト）とす
る。従って、２、３、４バイトのデータの書き込みを行
う場合には、プロセッサでバイト単位の数回の書き込み
に分割する必要がある。（ａ）上記タグ部とキャッシュ
装置１９のタグ３とが一致し、リードフラグが“１”で
あれば、ライトフラグの状態にかかわらず、該当する位
置のデータを上書きし、リードフラグはそのまま、ライ
トフラグは“１”にセットし、ダーティフラグについて
は、ダーティフラグのビットのうち、書き込みデータの
位置に対応するビットを“１”にセットし、それ以外の
ビットは変更しない（条件３、１１）。

【００８４】リードフラグが“０”で、ライトフラグが
“１”である場合には、該当する位置のデータを上書き
し、リードフラグは“０”にセットし、ライトフラグは
“１”にセットし、ダーティフラグについては、ダーテ
ィフラグのビットのうち、書き込みデータの位置に対応
するビットを“１”にセットし、それ以外のビットは変
更しない（条件７）。

【００８５】（ｂ）上記タグ部とキャッシュ装置１９の
タグ３とが一致せず、リードフラグが“１”、ライトフ
ラグが“０”である場合には、該当する位置のデータを
上書きし、リードフラグは“０”にセットし、ライトフ
ラグは“１”にセットし、ダーティフラグについては、
ダーティフラグのビットのうち、書き込みデータの位置
に対応するビットを“１”にセットし、それ以外のビッ
トは変更しない（条件４）。

【００８６】ライトフラグが“１”であれば、リードフ
ラグの状態にかかわらず、該当する位置のデータを上書
きし、リードフラグは“０”にセットし、ライトフラグ
は“１”にセットし、ダーティフラグについては、該当
するラインに付けられたダーティフラグの全てのビット
を０にセットした後、書き込みデータの位置に対応する
ビットを“１”にセットし、それ以外のビットは変更し
ない（条件８、１２）。

【００８７】（ｃ）リードフラグ、ライトフラグ共に
“０”である場合には、該当する位置のデータを上書き
し、リードフラグを“０”にセットし、ライトフラグを
“１”にセットし、ダーティフラグについては、ダーテ
ィフラグのビットのうち、書き込みデータの位置に対応
するビットを“１”にセットし、それ以外のビットは変
更しない（条件１４）。

【００８８】なお、ここでは、プロセッサからキャッシ
ュ装置への書き込みは１バイト単位としたが、プロセッ
サからキャッシュコントローラ２１へ書き込みデータサ
イズの情報を送ることにより、１バイト以外のサイズ
（２バイト、３バイト、４バイト等）のデータの書き込
みを一度に実行することができるようになる。

【００８９】以上説明したように、本発明に係るライト
バック型キャッシュ装置は、記憶装置へのデータの書き
込み動作の際には、一旦、該当するラインのデータを記
憶装置から読み込むという動作が行われておらず、まさ
に、この点が本発明の特徴なのである。

【００９０】このことは、キャッシュ装置から記憶装置
へのデータ書き込みの際、キャッシュ装置のデータのう
ち必要なデータのみをキャッシュ装置から記憶装置へ書
き込むことが可能であることによるものである。

【００９１】以下、上述した、キャッシュ装置から記憶
装置への書き込み動作について図４、図５を用いて説明
する。

【００９２】図４は、ダーティフラグ１１、データ選択
部２９、記憶装置１５の関係を示す図、図５は、キャッ
シュ装置から記憶装置への書き込み動作のタイミングチ
ャートである。なお、ここでは、キャッシュ装置から記
憶装置へのデータ書き込みの一単位は３２ビットとす
る。

【００９３】同図において、記憶装置１５はメモリ１５
ａ、メモリ１５ｂ、メモリ１５ｃ、メモリ１５ｄの４つ
のメモリから構成される。各メモリはデータ選択機能
（DATASELECT ）を持っており、データ選択線に入力さ
れるデータ選択信号がアクティブの時にはデータバスに
存在するデータを有効データとして書き込み、データ選
択信号が非アクティブの時には無効データとして無視す
るという動作を行う。

【００９４】上記各メモリのデータ選択線はデータ選択
器２９を介してダーティフラグ１１と接続され、各デー
タ選択線とダーティフラグの４ビット、つまり、キャッ
シュ装置のデータキャッシュ上の３２ビットがそれぞれ
対応する構成となっている。

【００９５】このような構成であるので、ダーティフラ
グの各ビットの状態（“１”あるいは“０”）を上記デ
ータ選択信号とすることにより、プロセッサからキャッ
シュ装置に書き込まれたデータのみを有効データとして
記憶装置に書き込むことができるのである。ここでは、
１６ビットあるダーティフラグを４ビットごとの組にし
て、メモリ１５ａ、メモリ１５ｂ、メモリ１５ｃ、メモ
リ１５ｄの各データ選択線に４回に分けて出力され、１
クロック毎にダーティフラグの１ビットに対応するデー
タキャッシュ上の８ビットが各メモリに書き込まれるこ
とになる。

【００９６】

【発明の効果】以上説明したように本発明によれば、ラ
イトバック型キャッシュ装置において、１ライン分のデ
ータを記憶装置に書き込む場合に、記憶装置のデータ選
択機能を利用して必要なデータのみを書き込むことによ
り、そのラインに対してプロセッサから書き込みしか行
われていない時には、記憶装置に対するリードモディフ
ァイライト動作の読み出し動作を省略することができ
る。これにより、従来問題となっていたオーバーヘッド
を削減し、キャッシュ装置の性能を向上させることがで
きる。

【００９７】具体的には、例えば、記憶装置からキャッ
シュ装置への読み出しに１０クロック、プロセッサから
キャッシュ装置への書き込みに１クロック、キャッシュ
装置から記憶装置への書き込みに１０クロックかかるシ
ステムにおいて、画像処理のフレームバッファ等で発生
する「キャッシュ上にない一のラインの１バイトデータ
をのみを書換えて、次のラインにリプレースする」とい
うアクセスを想定すると、従来では１０クロック（記憶
装置からキャッシュ装置への読み出し）＋１クロック
（プロセッサからキャッシュ装置への書き込み）＋１０
クロック（キャッシュ装置から記憶装置への書き込み）
＝２１クロックかかることになるが、本発明によれば、
１クロック（プロセッサからキャッシュ装置への書き込
み）＋１０クロック（キャッシュ装置から記憶装置への
書き込み）＝１１クロックしかかからないことになり、
処理速度の２倍程度向上させることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るライトバック型キャ
ッシュ装置の概念図である。

【図２】図１に示すライトバック型キャッシュ装置の一
構成例を示す図である。

【図３】図１に示すライトバック型キャッシュ装置の動
作を説明するための図である。

【図４】図２に示すダーティフラグ、データ選択部、記
憶装置の関係を示す図である。

【図５】図２に示すキャッシュ装置から記憶装置への書
き込み動作のタイミングチャートである。

【図６】従来のライトバック型キャッシュ装置の概略図
である。

【図７】図６に示すライトバック型キャッシュ装置の動
作を説明するための図である。

【符号の説明】

１ データキャッシュ ３ タグ ５ ライトフラグ ７ 有効フラグ ９ アドレス １１ ダーティフラグ １３ リードフラグ １５、１５ａ、１５ｂ、１５ｃ、１５ｄ 記憶装置 １７ プロセッサ １９ ライトバック型キャッシュ装置 ２１ キャッシュコントローラ ２３ データ位置選択回路 ２５ ライン選択回路 ２７ 比較器 ２９ データ選択部

Claims (6)

【特許請求の範囲】
1. 【請求項１】 データ選択機能を持つ記憶装置に接続さ
   れるライトバック型キャッシュ装置において、 前記記憶装置のデータの一部を記録保持するデータキャ
   ッシュと、 前記データキャッシュの各ラインごとに設けられ、選択
   可能なデータ単位ごとにデータが書き込まれたか否かを
   示す第１のフラグとを有し、前記第１のフラグにより書
   き込みが行われたデータを識別し、そのデータのみを記
   憶装置に書き込むことを特徴とするライトバック型キャ
   ッシュ装置。
2. 【請求項２】 前記選択可能データ単位が１バイトであ
   ることを特徴とする請求項１記載のライトバック型キャ
   ッシュ装置。
3. 【請求項３】 前記ライトバック型キャッシュ装置が、
   さらに、前記第１のフラグの論理ＯＲを取った結果を示
   す第２のフラグを有し、前記第２のフラグによりライン
   全体に書き込みが行われたか否かを判断することを特徴
   とする請求項１記載のライトバック型キャッシュ装置。
4. 【請求項４】 前記ライトバック型キャッシュ装置にお
   いて、 書き込みのみ行われているラインに読み出しがヒットし
   た場合には、そのラインのデータを前記記憶装置に書き
   込み、さらに前記記憶装置からそのラインのデータを読
   み出した後に、そのラインのデータをプロセッサが読み
   出すことを特徴とする請求項１、２又は３記載のライト
   バック型キャッシュ装置。
5. 【請求項５】 前記ライトバック型キャッシュ装置にお
   いて、 書き込みのみ行われているラインに読み出しがヒットし
   た場合には、そのラインのうちデータの書き込みが行わ
   れていない部分を前記第１のフラグにより判断し、その
   部分のデータのみ前記記憶装置から読み出した後に、そ
   のラインのデータをプロセッサが読み出すことを特徴と
   する請求項１、２又は３記載のライトバック型キャッシ
   ュ装置。
6. 【請求項６】 前記ライトバック型キャッシュ装置にお
   いて、 書き込みのみ行われているラインに読み出しがヒットし
   た場合に、さらに、読み出すデータが既に書き込みが行
   われた部分のデータであるか否かを前記第１のフラグに
   より判断し、 書き込みが行われた部分のデータであればそのデータ
   を、書き込みが行われていない部分のデータでないなら
   ば前記記憶装置から読み出したデータを、前記中央処理
   装置が読み出すことを特徴とする請求項１、２又は３記
   載のライトバック型キャッシュ装置。