JPH07502358A - マイクロプロセッサーのクロックに依るマルチプル・アクセスのためのインターリーブ・キャッシュ - Google Patents

Abstract

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Description

【発明の詳細な説明】 発明の名称 マイクロブクセ１サーのクロックに依るマルチプル・アクセスのためのインター リーブ・キャノン３ 発明の分野 本発明は、マイクロプロセッサ−の分野、特に中央処理袋［（ＣＰＵ）と主記憶 装置の間の記憶装置の階層レベルを表すインターリーブ・キャッシュ・メモリに 関する。

発明の背景 コンピュータ・／ステムの開発において、このような／ステムの速度と、大型で 慢雑なプログラムを処理する性能を高めながら、それらのコストを低減すること に主な重点がおかれている。コンピュータ・／ステムの性能を高めるには、より 大型なプログラムがコンピュータ・／ステムに依って活用されるように、ランダ ム・アクセス・メモリ（ＲＡＭ）のサイズを大きくして、そのＲＡＭに対するア クセスに余裕を与える程度に速度に高速にする必要がある。アクセス速度を高速 にするストレートフォワード方式は、更に高速に動作するコンポーネントを使用 している。しかし、このような高速動作コンポーネントは、低速メモリ・コンポ −ネットより高価になる。

高速ＲＡＭの搭載に伴うコストを考慮して、高度コンピュータ・システムは、高 速キャッシングを使用してメモリ・７ステムの動作速度を高めてきた。キャッシ ング・アレ７ジメントは、レギュラーＲＡＭのほかに小型の高速のメモリを搭載 している。コマンドが発行されて、データが利用されると、インフ堵−メー／ヨ ノがＲＡＭから呼ばれて、このキャッシュ・メモリに記憶される。各々新い＼読 取または書き込みコマンドが発行されると、／ステムは、高速メモリ・キャノ１ ５を調べて、インフオーメー７９ノがキャノンｊに記憶されて℃）るかどうｈ１ 決定する。インフォーメーノヨンがキャッシュ・メモリにあるときにはＲＡＭＩ こ対するアクセスを要求せずにコマンドが処理されるか、またはデータにアクセ スされる。インフオーメ−７Ｉ＋７がキャッシュ・メモリで利用できなし１時１ こ、新しく＼データが主メモリからコピーされ、／ステムによる後の使用のため にキャッシュ・メモリに記憶される。高度にデザインされたシステムでは、調べ られたインフォーメー／ヲノは、平均して９０％以上の時間にわたってキャッシ ュ・メモリにある。従って、キャッシュ・メモリを使用すると、コンピュータ・ システムで用いられるメモリの全体的なオペレー／ｇン速度を実π的に高めるこ とになる。

コンピュータ・システムのオペレー／ｍン速度を更に高めるために、高速のキャ ッシュ・メモリをプロセッサー・チップ上に直接関連づけることが望ましいこと が分かった。例えば、８キロバイトのメモリから成るこのような小型の高速手ャ ノノユ・メモリをＣＩ”Ｕの他のエレメントと共にチップ上に直接与えると効果 的であると思われる。このような構造は、種々のプロセスによって繰り返し用い られるイ／フォーメー７−Ｉンに対して、／ステムのオペレージ１ン速度を大幅 に高めることができる。

一般的に、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）のような、 スタティック・メモリがキャッシュ・メモリに対して用いられている。これらの メモリは、各々ｌビットのデータを記憶するためにセルを形成している複数の双 安定回路（フリップフロップ）から作られている。メモリ・アレイにおいて、ビ ット・ラインは、データをセルから読み取るために用いられる。これらのビット ・ラインは、人力データに依って決まる所望の状態へラインをドライブすること によって書き込みにも用いられる。

高度の性能をマイクロプロセッサ−で達成するための別のアプローチは、一般的 にスーパースカラーと呼ばれる、クロック当たり複数の命令を実行することであ る。クロ、り当たり複数の命令を効果的に実行するために、マイクロプロ七ノサ ーは、オペランドが実行段階で障害にならないようにしなければならない。例え ば、複数のオペランドがオフチップ・データ・キャッシュにアクセスする必要が ある場合に障害が生じるおそれがある。従って、マイクロプロセッサ−は、ｌク ロックで同時に複数のデータ参照を行うことができるデータ・キャッシュを必要 とする。従来の技術では、複数のデータ参照を行うために、マルチボート技法が 一般的に採用されている。このような技法のもとでは、同時データ参照の数と同 じくらいの数多くのボートを備えたマルチボート・メモリ・セルが用いられてい る。

デュアルポート・スタティック・メモリ・セルも周知の従来技術である。成るこ のようなセルの例がアメリカ特許Ｎｏ、　４．８２３．３１４に図示されている 。デュアルポート・メモリ・セルは、メモリに対する複数のデータ参照を行うた めに、しばしば用いられている。しかし、デュアル・ボートＲＡＭセルは、６ト ラノジスタ・ノングル・ボー）ＳＲＡＭセルより２つ多いトランジスタと、２対 のビット・ラインと、２つのワードラインを必要とする。更に、デュアルデート ・セルのクロス結合インバーターのためのトランジスタは、余分な対のビット・ ラインを駆動するために大型になる必要がある。対照的に、デュアル・ボートｓ ＲへＭは、ノングル・ボート・セルよりはるかに大型になり、ノングル・ボート ・セルのサイズの約１７倍になる。更に、デュアル・ボート技法は、ノングル・ ボート技法が要求するとυわれるセンスアップの数の２倍を要求する。デュアル ・ボート非イノターリーブ技法も、センスアップの２倍の数がキャッシュに対す るアクセス中に可能になるので、典ヤ的なノングル・ボート・キャッシュの電力 の２倍になる。

メモリ・アクセス時間を短縮するために用いられる別の方法は、メモリ構成を最 適にすることである。メモリは、ノングルワードではなく複数のワードの読取ま たは書き込みが、１回でできるようにバンクに構成することができる。これらの バンクは一般的に１ワ一ド幅なので、バスとキャッシュの幅は変わる必要がない 。従って、アドレスを複数のバンクに送ると、キャッシュは複数の参照を同時に 読み取ることができる。バンクは書き込みオペレーン言ノにおいても効果的であ る。バック・トウ・バック書き込み方式は、前の書き込みオペレーションが終え るのを一般的に待たなければならないが、複数のバンク構成は、これらの書き込 みが同じバンクにり１してなされない限り、ｌクロックで複数の書き込みを可能 にする。

従来の技術では、複数のメモリ・コントローラーが、キセノ／：Ｌ・メモリ・バ ンクに対するアクセスを制御するために採用されている。メモリ・コントローラ ーは各々メモリ・バンクと関連づけられていた。複数のメモリ・コントローラー はバンクを独自に動作させる。例えば、入力デバイスは１つのコントローラーと そのメモリを使用し、キャッシュは別のものを使用し、ベクトル・ユニットは第 ３のものを使用すると思われる。実際に用いられるコントローラーの数は袴通は 僅かである。このようなキャッシュ・メモリ・システムにおいて、コントローラ ーの数が僅かな時に、同じバンクに対して競合するメモリ参照の間のフンフリク トの可能性が大きくなる。従って、コンフリクトの機会を減少するために、数多 くのバンクが必要とされる。

そこで、本発明は、マイクロプロセッサ−でクロック・サイクル当たり複数のデ ータ参照を行うことができるノングル・ボート・キャッシュ・メモリを提供する 。クロック当たり複数のデータ・アクセスは、本発明のデータ・キャッシュがイ ンターリーブされることによって可能になる。

発明の要約 マイクロプロセッサ−の１クロツクでの複数のデータ・アクセスのためのインタ ーリーブ・キャッシュについて説明される。キャッシュは、複数のバンクの７ン グル・ボート・メモリ・セルを備えた記憶アレイを含んでいる。好ましい実施態 様において、キャッシュは８バンクのメモリを備えている。キャッシュはバンク ・セレクター・メカニズムとデータバスも含んでいる。バンク・セレクター・メ カニズムは、マイクロプロセッサ−の複数の実行ユニットによるクロックでの複 数のバンク・アクセスを可能にする。データバスは、マイクロプロセッサ−の実 行ユニットと記憶アレイの間のデータバスを提供する。

本発明では、バンク・セレクター・メカニズムはデコード・ロジックとバンク・ フットローラー・ロジックを含んでいる。デコード・ロジックは複数のデータ・ アクセスのアドレスをデコードする。好ましい実施態様において、デコード・ロ ジ、りはデコーダのセットからなる。バンク・コントローラー・ロノｙりは、デ コード・ロジックからデコードされたアドレスに相当するバンクの四ケーノ１ノ にアクセスする。好ましい実施態様において、バンク・コントローラー・ロジ７ りはマルチプレクサ−の七ノドになる。

本発明において、データバスは複数のデータ・ボートとデータバス・コントロー ラーを含んでいる。好ましい実施態様において、データ・ボートの数はマイクロ ブロセ、サーの実行ユニットの数と同じである。データバス・コツトローラーは 、複数の実行ユニットがクロックで記憶アレイにアクセスするようにして、本発 明のキャノ／、−の記憶アレイと実行ユニットの間のデータ転送を制御する。デ ータバス・コントローラーは、そのデータ・アクセス要請に基づいて、実行ユニ ットの各々に対してデータを並べるための整列ロジックを含んでいる。好ましい 実施態様において、データバス・コントローラーは、各々ポートに結合されてい るローチーターとマルチプレクサ−から構成されていて、マイクロプロセッサ− の各々実行ユニットに出入するデータの転送を制御する。

本発明は、記憶アレイの同じバンクに対する複数のデータ・アクセスが生じてい るかどうか決定するフンテンシプン・ロジックを更に含んでいる。この状Ｃにな ると、コンテノ／ＩＩン・ロジ、りは、それらが満足できるようにして、競合す る複数のデータ・アクセスに優先順位を設定する。好ましい実施態様において、 コアテン７ｇノ・ロジックは、複数のデータ・アクセスに対応するサイクル・タ イプとアドレスを受けて、バンク・セレクターに送信して、記憶アレイの特定の バンクに対するデータ・アクセスを可能にする。バンク・セレクターに送られた 信号は、好ましい実施態様においてマルチプレクサ−に対する入力と制御信号に なる。本発明において、フッテン／ラン・ロジックは、ｌっだけのデータ・アク セスが生じるようにしているので、そのデータ・アクセスが置換（例えば、読取 、書き込みなど）や試験または無効化サイクルである時に、全ての他のことを禁 止にする。

本発明の記憶アレイは、センス回路を用いて、データをアレイから複数データの アクセス中に読み取っている。センス回路は、記憶アレイにおいて各々バンクに 付随するセンスアンプを含んでいる。本発明のもとでは、アクセスされるメモリ ・バンクにｆ１随するセンスアンプだけが作動される。このようにして、記憶ア レイによって消費される電力が低減される。

図面のｎＩＩＩな説明 本発明は、次に示す詳細な説明と本発明の好ましい実施態様の添付図面から更に 十分に理解される、しかし、それらは、特定の実施態様に発明を限定するもので なく、説明と理解のために存在することを認識されるべきである。

ＩＩは、本発明のコンピュータ・／ステムのブロック図である。

図２は、本発明のマイクロプロセッサ−のブロック図である。

図３は、本発明のキャッシュのブロック図である。

図４は、本発明のメモリ・アレイのスタティック・ランダム・アクセス・メモリ （ＳＲＡＭ）セルの好ましい実施態様を示す。

図５は、本発明の好ましい実施Ｉｌ！ｉ樟のブロック図である。

発明の詳細な説明 マイクロプロセッサーの１クロツクで複数のデータ・アクセスを可能にするイン ターリーブ・データ・キヤノンコについて説明される。以降の説明では、本発明 の好ましい実施ｇ様を十分に理解できるようにするために、バイト、ビット、デ バイスなどの特定の数字のように、数多（の特有の詳細事項が予め定められてい る。本発明は、これらの指定された詳ＩＩＩ事項がなくても実現できることは、 当業者にとって明らかであると思われる。また、周知の回路は、本発明にわいて 不要な誤解を避けるために、詳細図ではなく、ブロック図の形式で図示されてい る。

本発明を説明する途中で、Ｉｎｔｅｌ　１５８６７Ｍと１８６０ＸＰＴＭマイク ロプロセッサ−のような、成る特定のＣＰＵアーキテクチャ−またはマイクロプ ロセンサー・タイプあるいはその両方と共にインターリーブ・データ・キヤノン ユが、しばしば用いている。これらの利用は、本発明に関して、好ましい実施態 様を単純に反映しているにすぎない。本発明に具体的に用いられている概念は、 他のプロセンサー・タイプとアーキテクチャ−にも応用できる、または拡張でき ることを認識されるべきである。

更に、本発明を説明する際に、＃照数字は、好ましい実施態様に特有の信号の本 発明のコンピュータ・／ステムの概要図１に、本発明のコンピュータ・／ステム の概略がブＣ２ｙり図の形式で図示されている。図１は本発明のコンピュータ・ ／ステムの概略的な説明を与えるうえて有用であるが、数多（のシステムの詳細 な事項が図示されていないことが理解される。本発明の開示に関して必要に応じ て、更なる詳細事項が、この明細書に与えられている他の図面を引用して設定さ れる。更に、本発明は、その好ましい実施態様、すなわち、後に述べられる請求 の範囲に属することが、当業者によって認識されると思われる代替実施態様を引 用して説明される。

図１に図示されているように、本発明の好ましい実施態様で用いられると思われ る〕／ピユータ・／ステムは、インフオーメーンヨンを送るために！＜ス１０１ に結合されている処理手段１０２と、処理手段＋０２のためにインフォーメーシ ９ンと命令を記憶するためにバスｌｏｔに結合されているランダム・アクセス記 憶袋ａ　（ＲＡＭ）または他の動的記憶装置１０４（主記憶装置として広く用い られている）と、処理手段１０２のために不揮発性イノフォーメーンツンと命令 を記憶するためにバス１０１に結合されている読取専用記憶装置１４ｊ（ＲＯＭ ）または他の不揮発性記憶装置＋０６、イノフ肯−メー７ＩＪノと命令を記憶す るためにバス１０１に結合されている磁気ディスクやディスク・ドライブのよう なデータ記憶袋Ｎ１０１と、インフォーメーンヨノをコンピュータ・ユーザに表 示するためにバス１０１に結合されている陰極管や液晶表示装置などのような表 示袋Ｆｆ１２１と、インフォーメー’／　ｍ　：／とコマンド選択をプロセッサ ー１０２に送るためにバス１０１に結合されている、英数字と他のキーなどを含 めた英数字入力袋Ｗ１１２２と、カーノルの動きを制御するためのカーソル・コ ントロール１２を一般的に搭載している。／ステムは、コンピュータ・イメージ を可視性の状態で表示するために、プロッターまたはプリンタのようなハード・ コピー・デバイス１２４を搭載している。ハード・コピー・デバイス１２４は、 プロセッサー１０２、主記憶装置＋０４、不揮発性記憶装置１０６、大容量記憶 装置１０７にバス１０１を経由して結合されている。最後に、７ステムは、音声 による記録と再生を行うために音声記録再生袋Ｗ　ｌ　２５も搭載している。

もちろん、本発明の成る具体的な実現と使用においては、前述のフノボーネント の全てを要求もしないし搭載もしていない。例えば、成る具体的な例では、イン フォーメー／ヨンを／ステムに人力するためにキーボードとカーソル・フントロ ールが要求されないかも知れない。他の具体的な例では、インフ埼−メー７１ノ を表示するための表示装置を与えることは要求されないかも知れない。

マイクロプロセッサーの概要 図２は、本発明のマイクロプロセッサ−２００のブロック図を示している。好ま しい実施態様において、マイクロプロセッサ−２４ＩＱは、複数の命令を直ちに 実行できる１Ｍｅｌ　ｉ５８６ＴＭスーパースカラー・マイクロプロセッサ−で ある。図２において、マイクロプロセッサ−２００は、マイクロプロセッサ−に よって実行される命令を主記憶装置からブリフェッチするためのブリフェアチャ ーすなわちイノストラり／１ン・キセノンユ手段２０１と、そのブリフェノチャ ー２０１でフェッチされた命令をデコードするためにブリフｙ−ノチャー２０１ に結合されている命令デコーダ２０２とを備えている。デコーダ２０２は、１つ は「Ｕ−バイブ」と呼ばれ、他の１つは［Ｖ−バイブｊと呼ばれる、２つの実行 バイブライン・ユニット２０３と２０４に結合されている。デコーダ２０２は、 両方のＵ−バイブ２０３とＶ−バイブ２０４に、デコードされた命令を同時に送 る。好ましい実施態様において、Ｕ−バイブ２０３とＶ−バイブ２０４は、整数 のバイブラインであり、互いに２つの整数の命令を各々クロ、り・サイクルで実 行できる。それを行うために、各々パイプライン、Ｕ−バイブ２０３とＶ−バイ ブ２０４は、それ自身のアドレス生成ロジックと演算ロジックとキャッシュ・メ モリ・インタフ、−スとのセットを備えている。好ましい実施態様は、デコード された浮動小数点命令をデコーダ２０２からＵ−バイブ２０３とＶ−バイブ２０ ４を経由して受け取り且つこれらの命令を実行するために、Ｕ−バイブ２０３と ■−バイブ２０４に結合されている浮動小数？３．（ＦＰ）実行パイプライン２ ０５も備えている。ＦＰ実行パイプライン２０５は、それ目体の演算ロジックと メモリ・インタフェースも備えている。実行パイプライン２０３−２０５のメモ リ・インタフェースは、全てデータ・キャッシュ２０６に結合されている。

キャッシュ・メモリ・イノタフエースは、データ・キセノ１５２０６に結合され ているメモリ・バスから成る。メモリ・バスは、一般的に３２．６４または＋２ ３ビツト・ワイドの何れかになる。　Ｉｎｔｅｌ　８０５８６のデータバスの幅 は　３２ビツト・ワイドである。実行パイプライン２０３−２０５は、データが メモリに書き戻されるまで、−・時的にデータ・キャッシュ２０６が記憶してい る最近に使用されたデータに月してデータ・牛ヤノ／ユ２０６にアクセスするた めに、キセノ７ユ・メモリ・インタフ、−スヲ使用する。データ・キャッシュ２ ０６はメモリ・バス・イノタフエース２０７にも結合されている。バス・インタ フェースは、両方のブリフェオチャー２０１とデータ・キャッシュ２０６が主記 憶装置にアクセスできるようにする（図１）。

Ｕ−バイブ２０３とＶ−バイブ２０４、およびＦｌ’パイブライノ２０５は、命 令を同時に実行する。Ｕ−バイブ２０３とＶ−バイブ２０４によるこれらの命令 の実行はデータに対するアクセスを要求する。これらはデータ参照と呼ばれる。

これらのデータ弁解は、データ・キャッシュ２０６のデータ、または要求された データがデータ・キャッシュ２０６にない時には主記憶装置のデータによって満 足される。好ましい実施態様において、Ｕ−バイブ２０３とＶ−バイブ２０４は 、データ・キャッシュ２０６が１クロツクによる複数のデータ参照を満足するよ うにして、データ・キセノン、　２０Ｂに同時にアクセスできる。これらのアク セスは、データ・キャッシュ読取または書き込みオペレーションになるとυわれ る。

もちろん、本発明の成る具体的な例と使用は、前述のコンポーネントの全てを要 求しないし備えてもいない、また、それにだけ限定されるわけでない。例尤ば、 成る具体的な例において、マイクロプロセッサ−２００は数多くの更なる実行パ イプラインを有すると考えられる。その場合、本発明のデータ・キセノン：Ｌ２ ０６は、同じクロックの間データ・キャッシュ２０６に対する実行パイプライン ・アクセスの全てを可能にすると思われる。従って、本発明は、ｌクロックによ る２つの同時データ・アクセスに限定されないし、実行パイプラインと同じ数の データ参照を行うことが要求されるわけでもない。

キャッシュ・メモリの概要 本発明のデータ・キャッシュは、データ・キャッシュ３ｏｏとして図３にブロッ ク図の影式で図示されている。データ・キャッシュ３００は、主記憶装置の最近 にアクセスされたエリアのコピーを含んでいる（図１）。データ・キセノン１３ ００の使用は局所性の原則に基づいている。この原則は、アイテムが参照される と、それが後で直ちに再び参照される傾向を示す（すなわち時間的に局所的）。

同様に、アイテムが参照されると、その近くのアイテムは、その後に直ちに参照 される傾向を示す（すなわち空間的に局所的）。従って、キャッシュ・メモリを 使用する理由は、頻繁に用いられるイ／フォーメー／ヲンに対する効率的なアク セスを与える、従って、処理速度を加速することにある。データ・キャｙ７ｘ３ ００は、アクセス・コントロール・ロジック３０１と、タグ検証と確認ブロック ３０２と、データ・キャッシュ・メモリ３０３と、データバス３０４からなる。

好ましい実施態様において、データ・キャンノコ３００は、１２８セクトとして 編成される２方式セット結合キ十ｌ／二であり、それぞれの七ノドが２つのライ ンを備えている。各々ラインは３２バイトのデータを備えている。データ・キヤ 、、／ｘ３００の容量は８キロバイトのデータである。

１クロツクで複数のデータｔａを同時に行うため、データ・キャッシュ・メモリ ３００がイノターリーブされる。インターリーブ技法は、キャッシュ・メモリ３ ０３をＮ［パック」に分割する必要がある（ここで、Ｎは２の累乗であり且つ選 択されたアドレス境界で分割される整数である）。バンクの各々が独自にアドレ スできる。キャッシュ・メモリ３０３が／ノグル・ポート・メモリ・アレイであ っても、複数のデータ参照で同じバンクのアクセスを試みない限り、複数のデー タ参照でバンクにアクセスする。それぞれバンクは全てのキャッシュ・ライ／に 対してＭバイトのデータを含んでいる。各々バンクのバイト数が、与えられたキ ャッシュ・ライン・サイズに対してバイト数を決定する。逆にバック数でバイト 数が決まる。好ましい実施朝帰では、データ・キャッシュ３００は２つの同時デ ータ参照を行い、３２バイトのキャッシュ・ライン・サイズを有している。更に 、インターリーブする境界は４バイト＋ｌｌ！？ｉ！になる。従って、データ・ キャッシュ３００は、好ましいに施管様において８方式にイノターリーブされる （すなわち８バイト）。

アクセス・コントロール・ロジック３０１は、クロック毎に複数のデータ参照が 連続レートでメモリ３０３にアクセスすることを可能にする。好ましい実施ｔＩ ！、様において、データ　キャッシュ３００は、Ｕ−バイブとＶ−バイブ（図２ ）からなるそれぞれが２つの整数命令実行バイブうイノである２つのデータ参照 をサポートする。

次に、アクセス・フットロール・ロジック３０１は、複数のデータ参照が同じサ イクルで同じバンクのメモリ３０３のアクセスを希望する時を検出する（例九ば 、同時に１１−−バイブ・メモリとＶ−バイブ・メモリが同じロケーノヨンを読 み取る）。このようなデータ要請に対応して、アクセス・コントロール・ロジッ ク３０１は、データ・アクセスに優先順位を設定して、それらが７リアルに行わ れることを可能にする。好ましい実施態様において、アクセス・フントロール・ ロジック３０１は、同じバンクにλ１するアドレス衝突を検出するアドレス・コ ンパレータを有している。

タグ検証と確認ブロック３０２は、要二育されたデータがいまキャッシュ・メモ リ３０３に存在するかどうかについて決定する。データがキセノ／３・メモリ３ ０３に存在する場合・キセノ／】°ヒツトであり、データがアクセスされる。デ ータがキャッシュに存在しない場合、キャッシュ・ミスと呼ばれて、データはデ ータ・キャッシュ３００に依って主記憶装ｗ１（図１）がらフェッチされなけれ ばならない。好ましい実施態様で、決定は周知のタグ操作方式を用いて行われる 。

データバス３０４は、実行バイブＵ、Ｖとキャッシュ・メモリ３０３との間のキ ャッシュ・メモリ３０３からアクセスされたデータのバスを与える。好ましい実 施態様において、データバス３０４は、誤配置されたアドレスに対するアクセス を取り入れるロジックを備えている（例えば分割号イクル）。

結局、好ましい実施態様において、データ・キャノン、５３００は、多重処理の 一貫性を完全に支えるライトバック・キャッシュとなる。これは、オーナー／ノ ブ・プロトコルとマイクロプロセッサ−（図２）で用られた状Ｃを維持するデー タ・キャッシュ３００によって達成される。データ・キャッシュ３００の好まし い実施態様はライトパック・キャッシュであるが、それは、ラインごとの基準に よるライトスルー・キャッシュとして構成されることができる。

好ましい実施態様において、キヤｙ７．３０３のメモリ・セルは、周知の相補形 金属酸化膜半導体（ＣＭＯ３）プロセ／ングで作られる。図で、ｐチャンネル電 界効果トランジスタは、トランジスタ・ゲート上に小さな円を用い、ｎチャンネ ル電界トランジスタは、ゲート上に円がないことから区別される。メモリは、通 常の双安定（フリ、ブフロ、ブ）セルを用いている。

図４を見ると、好ましい実施態様の典型的な／／グル・メモリ・セルは、ＣＭＯ Ｓスタティック・ラムセル４００として図示されている。セル４００は典型的な ６個から成るトランジスタのスタティックＲＡＭ　（ＳＲＡＭ）セルである。し かし、本発明は６トランジスタＳＲＡＭセルに限定されない。例えば、いまの４ トラ７ジス９ＳＲＡＭセルが用いられることができる。ＳＲＡＭセル４００は、 数千回も繰り返され、なおかつ、データ・キャッシュ３００専用でなければなら ないグイ・エリアまたは固定エリア内部に取り入れられることができるキャッシ ュ・サイズの主な決定要素になる。図４を見ると、１ターミナルｎチヤンネル・ トランジスタ４゜１がビット・ライン４０６に結合されている。トランジスタ４ ０１のゲートはワード・ライン４０５に結合されている。トランジスタ４０１の 他のターミナルはノードＡに結合されている。ｎチャンネル・トランジスタ４０ ２の１つのターミナルはビット・ライン４０フに結合されている。トランジスタ ４０２のゲートはワード・ライン４０５に結合されている。トランジスタ４０２ の池のターミナルはノードＢに結合されている。インバーター４０３と４０４は クロスして結合されている。インバーター４０３の入力はノードＢに結合されて いる。インバーター４（１３の出力はノードＡに結合されている。インバーター ４０４の入力と出力はノードＡとノードＢに各々結合されている。Ｉ・う／ジス タ４０１と４０２はバス・トランジスタとして作用する。好ましい実施憶様にお いて、イノバーター４０３と４０４は、共にペアの補相形ｐチャンネルとｎチャ ンネル・トランジスタとなり、なおかっ、ＳＲＡＭセル４００の記憶要素を形成 している。ＳＲＡＭセル４００の構成と動作は周知の技術である。

図５は、プロ、り図の形式で本発明の／ングル・ボート・インターリーブ・デー タ・キャッシュ５００の好ましい実施態様を示している。図５を見ると、デコー ダ５０１はＵ−パイプ・セット・アドレスをその人力上に受けている。好ましい 実施態様においてＵ−パイプ・セット・アドレスは７ビノト長である。デコーダ ５０１の出力はマルチプレクサ−（Ｍ　Ｕ　Ｘ　）　５０３ａ−５０３ｈの各々 の入力の１つに結合されている。デコーダ５０２の人力はＶ−パイプ・セ・ソト ・アドレスに結合されている。好ましい実施態様においてＶ−パイプ・七ノド・ アドレスは７ビノト長である。デコーダ５０２の出ツノはＭ　Ｕ　Ｘ　５０３ａ −５０３ｈの各々の他の入力の１つに結合されている。ＭＵ　Ｘ　５０３ａ−５ Ｑ３ｈの出力は各々メモリ・バンク５Ｏ５ａ−５Ｏ５ｈの入力に結合されている 。

アドレス・コノテノンワン・ロジック５０４はＭ　Ｕ　Ｘ　５Ｑ３ａ−５０３ｈ の入力に結合、ｉｔｔている。センスアップ５０６ａ−５Ｏ６ｈは各々がメモリ ・バイト５０Ｓａ−５Ｏ５ｈの各々に結合されている。センスアップ５Ｏ６ａ− ５０６ｈの出力はマルチプレクサ−／ローチーター５０７とマルチプレクサ−／ ローチーター５０８に結合されている。好ましい実施態様において、マルチプレ クサ−／ローチーター５０７と５０８は２５６ビツト・バスを用いてセンスアン プ５０６ａ−５０６ｈに結合されている。データ・キヤ、／ユ５００の各々マル チプレクサ−・′ローチーターはマルチプレクサ−とローチーターを有している 。マルチプレクサ−／ローチーター５０７と５０８の出力は、各々バス５０９と ５１０を用いて晶々Ｕ−バイブとＶ−パイプ実行コアに結合されている。好まし い実施態様において、バス５０９と５１０は各々３２ビツト・バスである。セン スアップ５０６ａ−５０６ｈの出力もライトバック充填バッファー５１１に結合 されている。好ましい実施態様において、ライトバック充填バッファー５１１は ２５６ビノト・バッファーに結合されている。ライドバイト充填バッファー５１ １もメモ１ルバス・インタフェースに結合されている（図２）。

読取オペレー／ｇンの際、２組のデコーダ、すなわち、デコーダ５ｏ１と５０２ は、各々ｕ−パイプとｖ−パイプ・アドレスを受け取る。これらのアドレスはキ セッ／ユ５００内のデータ１＃照に対応している。デコーダ５０１と５０２は、 アドレスをデコードして、セット・ロケー７ｇノを得る。好ましい実施態様にお いて、セット・アドレスは１２８セツトの任意の１つになることができる。２セ ツト・アドレスは、データ・キャノ／二５ｏｏにおいて、同じバンクに対してで も、同じセットになることができる。両方のデコードされたセット・アドレスは 全てのマルチプレクサ−に送られる。好ましい実施態様において、デコードされ たアドレスはＭ　Ｕ　Ｘ　５Ｏ３ａ−５０３ｈに送られる。Ｍ　Ｕ　Ｘ　５０３ ａ−５０３ｈの各々はマルチプレクサ−のセントである。

Ｍ　Ｕ　Ｘ　５０３ａ−５０３ｈ　（７）出力は、各々メモリ・バンク　５０Ｓ ａ−５０５ｈの各々セットのワードラインに結合され、バンクの各々のＳＲＡＭ セルのワードライン・ドライバーになり、なおかっ、独自にアドレスできるバン クの各々に対して要求される。従って、Ｍ　Ｕ　Ｘ　５０３ａ−５０３ｈは、デ コードされたセット・アドレスをメモリ・バンク５０５ａ−５０５ｈのワードラ インに各々ドライブする。Ｍ　Ｕ　Ｘ　５Ｏ３ａ−５０３ｈに関連するマルチプ レクサ−の遅延は、キャッシュ５００のアクセス時間に最小限度の影響しか与え ない。Ｍ　Ｕ　Ｘ　５０３ａ−５０３ｈは、アドレス弓ンテンン冒ン・ロジック ５０４の選択信号にに、対応して、ワードラインにセット・アドレスをドライブ するだけである。

アドレス・コンフリクト・ロジック５０４は、コンフリクトがＵ−パイプとＶ− パイプ・アドレス間に存在するがどうかについて決定する。コンフリクトは、複 数のデータ参照が同じバンクに対しである場合に存在する。アドレス・コンテノ ／ｇ’／・ロジック５０４は、アドレスとサイクルのタイプ（例えば読取と書き 込みなど）を受けて、アドレスを比較する。好ましい実施態様において、アドレ ス・コンチン／Ｗノ・ロジック５０４は、下位アドレス・ビット２−４を比較す るコンパレータを搭載している。コンフリクトが存在しない時に、アドレス・コ ノテノンワン・ロジック５０４は、適切なＭ　Ｕ　Ｘ　５Ｑ３ａ−５０３ｈを選 択するので、選択されたマルチプレクサ−がアドレスをワードライ／にドライブ できる。コンフリクトが生じた時に、アドレス・フンテンション・ロジック５０ ４は、コンフリクトする複数のデータ参照に優先順位を設定する。アドレス・コ ノテノンワン・ロジック５０４は、アーキテクチャ−によって且つオーダーまた は相互作用に依って定められる任意の優先順位技法を具体的に実現できる。好ま しい実施態様において、アドレス・コノテノンワン・ロジック５０４はＶ−パイ プ・データ参照を保留にして、Ｕ−パイプ・データ参照が最初に満足されるよう にする。■−パイプ・データ参照は、次のサイクルで満足される。この技法はコ ンフリクトする複数のデータ参照を基本的に７リアルにする。従って、好ましい 実施態様において、アドレス・コノテノンワン・ロジック５０４は、コンフリク トする複数のデータ参照を同じメモリ・バンクに、それらに優先順位を設定する ことによってシリアルにする。

コンフリクトは、置換、試験、無効化サイクルでも生じる。これらのサイクルの 全てにおいて、全体のキヤ／／ユ・ラインは、ライトバック充填バンク５１１を 介在してデータ・キャッシュ５００から読み取られたり書き込まれたりする。置 換、試験、無効化サイクルを実施する際のライトバック充填バンク５１１の動作 は周知の技術である。任意のこれらのサイクルにおいて、アドレス・コノテノン ワン・ロジック５０４は、実行パイプライン（例えばＵ−パイプまたはＶ−パイ プ）の１つで、全てのメモリ・バンク　５０５ａ−５０Ｓｈにアクセスできるよ うにする。

マルチプレクサ−が選択されると、バンクの適切なワードラインがオンする。

従って、複数のデータ７照がアドレス・コノテノンワン・ロジック５０４によっ て可能になり、複数のバンクのワードラインがオンする。各々選択されたバンク はそのデータ・アクセスのノースを把握していない。各々選択されたバックのデ ータは、３２ビツト・バス上で読み取られて、その各々センスアンプによってセ ンスされる。各々のバンクは独自にアドレス指定されているので、セ／スアンブ ５０６ａ−５０６ｈは、アクセスされているバンクのデータだけを選別してセン スする。これはメモリ・アレイによる電力消費量を減少する。センスされたデー タは、センスアップ５０６ａ−５０６ｈからマルチプレクサ−／ローチーター５ ０７と５０８に結合されている２５６ビノト・データバスに出力される。次に、 センスされたデータは、マルチプレクサ−／ローチーター５０７と５０８にファ ンアウトする。キャッシュ５００のマルチプレクサ−・′ローチーター５０７と ５０１１の各々がクロック・サイクルでアクセスされたバンクの全てから読み取 られたデータの全てを受け取ることに注目されるべきである。

マルチプレクサ−／ローチーター５０７はＵ−パイプ・アドレスとＵ−パイプ・ データ長も受け取る。マルチプレクサ−／ローチーター５０８もＶ−パイプ・ア ドレスとＶ−パイプ・データ長を受け取る。データ長はフェッチされるデータｍ を意味している。これらのアドレスとデータ長は、マルチプレクサー／ローチー ター５０７と５０８の出力を、マルチプレクサ−／ローチーター５０７が１１− パイプ・アドレスに関連するデータを選択し且つマルチプレクサ−／ローチータ ー５０８がＶ−パイプ・アドレスに関連するデータを選択するように制御する。

好才しい実施態様において、マルチブレクツ−／ローチーター５０７と５０８の マルチプレクサ−は８−１マルチプレクサ−である。好ましい実施態様において 、マルチプレクサ−／ローチーター５０７と５０８のローチーターは、データが プロセッサー・コアに送られる前にデータを並べる。マルチプレクサー／ローチ ーター５０７と５０８のローチーターは最下位バイトのバス５０９と５１０上で 要請された最下位バイトのデータ・アイテムを与える。ローチーターの動作は周 知の技術である。

一旦マルチブレクサー／ローチーター５０７ど５ｏ８が適切なデータを選択し且 つ任きに要求されたローチーターンが実施されると、データは、使用するために 、各々、バス５０９と５１０の、その実行パイプＵまたはＶに送られる。

書き込みオペレー／ブノにおいて、キャッシュ５ｏｏは、データのバスが逆にな ることを除けば、読取オベレー／ｇノと同様に作動する。データは、マルチプレ クサ−／ローチーター５０７と５０８を経由してメモリ・バック　５０５ａ−５ ０５ｈに進む。宛先設定アドレスはデコーダ５０１と５０２によってデコードさ れ、なおがっ、デコードされたアドレスはＭ　Ｕ　Ｘ　５０３ａ−５０３ｈに出 力される。選択されたメモリ・バンクのワードラインは、アドレス・コンテ７ノ コノ・ロジック５０４による、その選択によりイノする。イノしたワードライン に対応して、データは、周知の技術でデータ・キャッシュ５００に書き込まれる 。

本発明は、全体のキャッシュ・ラインが任意の時にキャノ／：Ｌから読み取られ る或いはそこに書き込まれることを必ずしも要求しないので、従来技術のインタ ーリーブ・キャッシュより優れている。これは、バンクが異なっていても、複数 のアクセスを同じキ十ノノユ・ラインに対して可能にする。このようにして、デ −タコノブリフトが現れる回数を少なくする。

好ましい実施態様において、イノターリーブ・キャノン二は、２つの同時データ 参照を１クロツクで動作するようにして具体的に実現された。８方式インターリ ーブ・キヤ、ンユは、バンク・コノテン／Ｗンに起因する性能低下が僅かになっ たため、２方式または４方式インターリーブよりも好まれた。更に、８方式イ／ ターリーブ・キャノン二は、４バイト・インターリーブ境界と３２ビ、ト・ライ ン・サイズが与えられ、デザインが単純化した。１６方式以上のインターリーブ ・キャノン二と比べると、要求されるハードウェアも僅かになった。

本発明は、従来技術のデュアル・ポート・キヤノン二より優れている。デュアル ・デート・キャノン二は、同じアドレスに対する同時読取と書き込みを検出する 従属ロジックを要求する。バイト・フンフリクト・ロジックがデュアル・ボート 技法より単純なロジックで同じロケーンｇノに対する参照のケースを防止するイ ノターリーブ・キャノン二にはこれが必要でない。

本発明のインターリーブ・キャノン二は同じンリフン・エリアに更に多くのデー タを記憶できるので、本発明のインターリーブ技法はデュアル・ボート技法より 優れている。そこで、オフ・チップ・データ参照の数を減少することができる。

本発明の数多くの変更と修正は前述の説明を読むと当業者には疑いもなく明らか になると思われるが、図解を用いて図示され説明された特定の実施塘様は如何な る場合でも限定されることを意図されていないことを認識されるべきである。

例九ば、本発明のデータ・キヤ、ツユの記憶アレイは任意の数のバンクに分割さ れると考えられる。従って、好ましい実施態様の詳細事項の引用は、発明の不可 欠な要素と見なされる特徴だけを示す請求の節回を限定することを意図されてい ない。

従って、マイクロプロセッサ−のクロック毎に複数のデータ・アクセスを可能に するイノターリ−ブト・キャノン二が説明された。

フロントページの続き （８１）指定国　ＥＰ（ＡＴ、ＢＥ、ＣＨ，ＤＥ。

ＤＫ、ＥＳ、ＦＲ，ＧＢ、ＧＲ，ＩＥ、ＩＴ、ＬＵ、ＭＣ，ＮＬ、ＰＴ、ＳＥ） 、０Ａ（ＢＦ、ＢＪ、ＣＦ、ＣＧ、　ＣＩ、　ＣＭ、　ＧＡ、　ＧＮ、　ＭＬ、 　ＭＲ，ＳＮ、　ＴＤ。

ＴＧ）、　ＡＴ、　ＡＵ、　ＢＢ、　ＢＧ、　ＢＲ，ＣＡ、　ＣＨ。

Ｃ３，ＤＥ、ＤＫ、ＥＳ、ＦＩ、ＧＢ、ＨＵ、ＪＰ、ＫＰ、　ＫＲ，ＬＫ、　Ｌ Ｕ、　ＭＧ、　ＭＮ、　ＭＷ、　ＮＬ、　Ｎ。

、ＰＬ、ＲＯ，ＲＵ、ＳＤ、５Ｅ （７２）発明者　ミルズ、ジャック・ディアメリカ合衆国　９４０４３　カリフ ォルニア州・マウンテン　ビュー・トンプソン　スクエア・２１２

Claims (1)

1. 【特許請求の範囲】 １．複数の実行ユニットを備え、その実行ユニットを用いて複数の命令を１クロ ック・サイクルで実行でき、更に複数の同時データ・アクセスが前記複数の命令 の実行に対して要求されるマイクロプロセッサーに使用するキャッシュにおいて 、前記データ・アクセスの各々が独自のアドレスを備えていて、複数のパンクの メモリ・セルを有する記憶アレイと、前記記憶アレイに結合され、前記複数の実 行ユニットの前記複数のデータ・アクセスに応じて１クロックに前記記憶アレイ の複数のパンクにアクセスする選択手段と、前記記憶アレイに結合され、前記１ クロックでの複数のデータ・アクセスを実行するために前記記憶アレイと前記複 数の実行ユニットの間にデータバスを形成させたデータバス手段を 備えていることを特徴とするキャッシュ。 ２．前記パンク選択手段が、 前記複数の同時データ・アクセスの各々に関連して各々アドレスをデコードする ための複数のデコード手段と、 前記記憶アレイのロケーションにアクセスするために前記複数のデコード手段に 対応した複数のパンク選択手段であって、前記複数のパンク選択手段の各々が前 記記憶アレイの前記パンクの１つに関連している前記複数のパンク選択手段を有 していることを特徴とする請求の範囲第１項に記載のキャッシュ。 ３．前記複数のデコード手段が復数のデコーダを搭載していることを特徴とする 請求の範囲第２項に記載のキャッシュ。 ４．前記複数のパンク選択手段が複数のマルチプレクサーを搭載していることを 特徴とする請求の範囲第２項に記載のキャッシュ。 ５．前記データバス手段が、 複数のデータバスであって、前記複数のデータバスの各々が前記実行ユニットの １つに対応している前記複数のデータバスと、前記記憶アレイと前記複数のデー タバス間のデータの転送を制御するための制御手段を搭載していることを特徴と する請求の範囲第１項に記載のキャッシュ。 ６．前記制御手段が複数のマルチプレクサーを搭載していることを特徴とする請 求の範囲第５項に記載のキャッシュ。 ７．前記複数の同時データ・アクセスに相応するコンテンション手段であって、 ２つ以上の前記複数のデータ・アクセスが前記記憶アレイの同じパンクに対して 行っている際に、前記コンテンション手段が前記複数のデータ・アクセスに優先 順位を設定し、なおかつ、前記２つ以上の前記複数のアクセスがシリアルに発生 するようにして、前記複数のデータ・アクセスに優先順位を設定する前記コンテ ンション手段を更に搭載していることを特徴とする請求の範囲第１項に記載のキ ャッシュ。 ８．複数の実行ユニットを備えたマイクロプロセッサーに使用するインターリー ブ・キャッシュであって、そのマイクロプロセッサーは前記実行ユニットを用い て複数の命令を１クロックで実行でき、更に前記キャッシュに対する複数の同時 アクセスが前記複数の命令の実行に対してサイクルのタイプに基づいて要求され 、前記データ・アクセスの各々が独自のアドレスを備えているインターリーブ・ キャッシュにおいて、 それぞれ独立してアドレス指定できるメモリ・セルの複数のパンクを備えている 記憶アレイと、 複数のデコード手段に結合されている複数のパンク選択手段であって、前記複数 のパンクの１つが前記複数のパンク選択手段の１つに関達していて、適切にデコ ードされたアドレスを前記セルのパンクにドライブするための前記パンク選択手 段と、 前記複数の同時データ・アクセスの各々に関連して各々アドレスをデコードする ための複数のデコード手段であって、前記複数のパンク選択手段の各々が前記デ コードされたアドレスを前記デコード手段から受け取るように、前記複数のバン ク選択手段に結合されている前記デコード手段と、データが前記記憶アレイと前 記実行ユニットの間でクロック・サイクルで複数の回数にわたって転送されるよ うにして、複数のデータ・アクセスを取り入れるために前記記憶アレイに結合さ れている伝送手段とを有するインターリーブ・キャッシュ。 ９．前記パンク選択手段に結合されていて且つ前記複数のデータ・アクセスの前 記アドレスと前記サイクルのタイプに応じるコンテンション・ロジック手段であ って、前記復数のデータ・アクセスのアドレス間のアドレス衝突を検出するため の前記コンテンション・ロジック手段を更に有し、アドレス衝突が検出されない 時に前記複数のデータ・アクセスが同じサイクルで発生させる一方、アドレス衝 突が検出された時には前記復数のデータ・アクセスに優先順位を設定するように 前記パンク選択手段に送信し、アドレス衝突が生じる時に前記記憶アレイの同じ パンクに対する前記複数のデータ・アクセスを競合するために複数のサイクルが 要求されることを特徴とする請求の範囲第８項に記載のキャッシュ。 １０．前記伝送手段が前記複数の同時データ・アクセス中にデータを並べるため の整列手段を更に搭載していることを特徴とする請求の範囲第８項に記載のキャ ッシュ１１．前記コンチンション・ロジック手段は、前記複数のデータ・アクセ スのなかの１つだけが、置換、試験、無効化サイクル中に前記記憶アレイにアク セスできるようにすることを特徴とする請求の範囲第９項に記載のキャッシュ。 １２．複数の実行ユニットを備えたマイクロプロセッサーに使用するインターリ ーブ・キャッシュであって、前記マイクロプロセッサーは前記実行ユニットを用 いて１クロックで複数の命令を実行できて、更にサイクルのタイプに基づいて前 記キャッシュに対する複数の同時アクセスが前記複数の命令の実行のために要求 され、前記データ・アクセスの各々が独自のアドレスを備えているインターリー ブ・キャッシュにおいて、 それぞれ独立してアドレス指定できるメモリ・セルの複数のパンクを備えている 記憶アレイと、 前記記憶アレイに結合されていて且つ前記複数のデータ・アクセスのアドレスに 応じるパンク選択手段であって、前記アドレスに基づいて１クロックで前記記憶 アレイの複数のパンクにアクセスする前記選択手段と、前記複数のデータ・アク セスに優先順位を設定するために前記パンク選択手段に結合されているコンテン ション・ロジックであって、複数のデータ・アクセスが前記記憶アレイの同じパ ンクに対してなされているとき、前記復数のデータ・アクセスを終えるために前 記複数のデータ・アクセスに優先順位を設定する前記コンテンション・ロジック と、 各々のポートが前記実行ユニットの１つに対応している複数のデータ・ポートと 、前記記憶アレイと前記複数のデータ・ポート間のデータの転送を制御するため の制御手段を有しているインターリーブ・キャッシュ。 １３．前記制御手段が、 前記記憶アレイと前記複数のデータ・ポート間の転送中にデータを並べるための 整列手段と、 前記記憶アレイと前記実行ユニット間に於ける前記複数の同時データ・アクセス 中に、前記実行ユニットの各々によるデータ・アクヤス・モードが正常に行われ るように、データを転送するための選択手段を搭載していることを特徴とする請 求の範囲第１２項に記載のキャッシュ。 １４．前記制御手段が複数のマルチプレクサーと対応する複数のローチーターを 搭載していて、なおかつ、前記複数のマルチプレクサーの１つと前記複数のロー テーターの１つが前記複数のデータ・ポートの各々と関達していることを特徴と する請求の範囲第１３項に記載のキャッシュ。 １５．前記パンク選択手段が、 前記複数の同時データ・アクセスの各々と関連して各々アドレスをデコードする ための複数のデコード手段と、 前記記憶アレイのロケーションにアクセスするための前記複数のデコード手段に 応じる複数のパンク選択手段であって、前記複数のパンク選択手段の各々が前記 記憶アレイの前記パンクの１つと関達している前記複数のパンク選択手段を搭載 していることを特徴とする請求の範囲第１２項に記載のキャッシュ。 １６．電力消費量を低減するために、前記複数のパンクの各々がアクセスされる パンクのデータだけセンスするように選別して作動されるセンス手段を搭載して いることを特徴とする請求の範囲第１項に記載のキャッシュ。