JP3564714B2 - 映像記録再生装置 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、映像信号をモニタで表示すると同時に、映像信号を動画として別系列でデジタル圧縮した後、映像デ−タをＣＰＵまたは記憶媒体に送り、記憶媒体からの圧縮された映像デ−タをデジタル伸長させて、ディジタル圧縮された解像度とは独立して任意位置および任意サイズで拡大、縮小させた動画を再生させる映像記録再生装置に関する。
【０００２】
【従来の技術】
従来例を図１４を用いて説明する。映像信号２０を映像デコ−ダ部２１に送り、カラ−信号Ｃと輝度信号Ｙと同期信号に分離する。カラ−信号・輝度信号はＡＤコンバ−タ２２（以後、ＡＤＣと略称）によりデジタル化し、映像符合圧縮回路部２７で符合圧縮された映像デ−タはＣＰＵ１６とバスライン２９によりＣＰＵ１６または記憶媒体１５に送られる。ＣＰＵ１６または記憶媒体１５から圧縮された映像デ−タはＣＰＵバスライン２９を通じ、映像符合伸長回路部２８に送られてデ−タ伸長される。伸長されたデ−タは映像メモリ２３に書き込まれ、ＤＡコンバ−タ２４（以後、ＤＡＣと略称）でアナログ信号化させ、ビデオスイッチ２５に送られ、ビデオスイッチ２５によりＤＡＣ２４からの信号とコンピュ−タ映像信号２６を切り替える。そこからの映像信号をモニタ−部３１に送られて表示される。そこで、映像信号２０をモニタ−部３１に出力させながらＣＰＵバスライン２９に映像信号を符合圧縮させ、ＣＰＵ１６または記憶媒体１５に送ろうとした場合、映像信号２０を映像デコ−ダ２１、ＡＤＣ２２からデジタル化された映像デ−タを映像符合圧縮回路部２７により符合圧縮させ、ＣＰＵバスライン２９を経由し、ＣＰＵまたは記憶媒体に送られる。映像デコ−ダ部２１の信号を受けて圧縮伸長制御回路部３０は映像符合圧縮回路部２７と映像符合伸長回路部２８を制御している。次に、先に書き込まれた映像デ−タをＣＰＵまたは記憶媒体からＣＰＵバスライン２９を通じ映像符合伸長回路部２８により符合伸長させ、映像メモリ２３を更新させ、モニタ−部３１に動画として表示される。かかる従来技術に類似するものとして、特開平５−４１８０４号公報に公開されている。
【０００３】
【発明が解決しようとする課題】
しかし、従来例で映像信号２０をフレ−ム単位またはフィ−ルド単位でＣＰＵまたは記憶媒体に書き込み作業後、映像メモリ２３を更新するため、映像信号のフレーム単位あるいはフィールド単位の少なくとも１／２以下の速度での書き込みとなり、ここで仮に、フレーム単位とフィールド単位の両者をまとめて「作業単位」と表現したとすると、映像信号をモニタ−部３１に表示する場合も作業単位の１／２以下の速度での表示となり、ＣＰＵまたは記憶媒体に書き込まれた映像デ−タを映像符合伸長回路部２８により再生させた場合は、記憶媒体の作業単位が１／２以下のため、少なくとも２倍以上の早送りした状態となった映像デ−タとなってしまう。このように、映像符合圧縮回路部２７で得られた映像デ−タを映像符合伸長回路部２８で符合伸長させ、モニタ−部３１上に表示された映像表示サイズは、映像符合圧縮回路部で圧縮された時の解像度であるため、モニタ−部３１の表示サイズは任意に確保できなくなり、表示されている画像を拡大するときに表示画像と同じ画像密度のデータを拡大した場合は、質の悪い画像が得られるばかりで任意の大きさに拡大することが不可能で、圧縮デ−タのサイズに関わらず任意の表示サイズが要求されるマルチメディアなどに対応しきれなくなる。
【０００４】
本発明の目的は、動画表示モニタ部の表示解像度とは独立してデータの取り込みをし、動画の取り込み速度に関係なくスムーズな動画表示を実現し、マルチメディアに対応することにある。
【０００５】
【課題を解決するための手段】
本発明の映像記録再生装置は、論理演算を行うプロセッサと、前記プロセッサにより制御されて動作する書込制御部であって、入力された映像信号を第１映像信号に変換するための第１アナログ・ディジタル変換部を有し、前記第１映像信号を第１記憶媒体に書き込む制御をする書込制御部と、表示させるために前記第１記憶媒体から信号を読み出す制御を行う読出制御部と、前記プロセッサにより制御されて動作する動画記録再生部であって、前記入力された映像信号を圧縮前の動画データに変換するための第２アナログ・ディジタル変換部を有し、前記動画データを圧縮して第２記憶媒体に記録するとともに、前記第２記憶媒体から再生された信号を伸張し第２映像信号として再生する動画記録再生部と、を備え、前記書込制御部は前記第１映像信号と前記第２映像信号とを切り換えるための映像切換部を更に有し、前記書込制御部は、前記第１アナログ・ディジタル変換部と前記第１記憶媒体を制御することによって、前記第１映像信号で表される映像を縮小して前記第１記憶媒体に書き込む映像縮小機能を有することを特徴とする。
【０００７】
【作用】
映像信号をデジィタル信号化し、映像信号圧縮化して記憶媒体に取り込むのと平行しながら、モニタ部内に映像信号を表示し、モニタ部で表示される系列とは独立したＡＤ変換部を備えてその出力データを圧縮して記憶する。その結果、記憶媒体に取り込まれる映像データはフィールドまたはフレーム単位で途切れることなく、表示される解像度以外の解像度でも記録でき、不定なサイズの映像データを記憶媒体から映像信号伸長化させ、モニタ部に任意の表示サイズで再生、表示される。
【０００８】
【実施例】
図１は、本発明による全体システムの操作図であり、アナログ映像信号またはディジタル映像信号１０１が映像信号分離部１０２に入力され、そのまま第１映像信号として書込制御部１０３により第１映像記憶部１０５に記憶され、読出制御部１０６により表示部１０８で表示される。ここでさらに分岐された入力映像信号が動画記録再生部１０９により第２映像信号として取り込まれ、書込制御部１０３内のスイッチ部１０４で切り換えられて、第１映像記憶部１０５に記憶され、読出制御部１０６で必要に応じて表示画面に合わせて拡大縮小されて、スイッチ部１０７で第１映像信号と第２映像信号とがスーパーインポーズされる。かかる映像信号の操作はＣＰＵおよび第２映像記憶部１１２を内蔵した、例えばパーソナルコンピュータ（ＰＣ本体）１１１によりＣＰＵＢＵＳ１１３を介して制御される。１１０はＰＣ本体の入力操作をするためのマウスである。本発明は、同一出願人による特開平４−３０７８７６号の技術をさらに改良したものである。
【０００９】
図２は、映像信号入力１４０をＹ／Ｃ分離部１４１にて輝度信号Ｙと色信号Ｃに分離し、映像デコーダ部１４２にて色信号ＶＶＳ１｛Ｒ色・Ｇ色・Ｂ色またはＹ（輝度）・Ｕ／Ｖ（色相）成分｝と水平同期信号ＨＳＴＶと垂直同期信号ＶＳＴＶに分離する。得られた色信号はＡＤコンバータ部２１０（以下「ＡＤＣ２１０」という。）と他のＡＤコンバータ部２１１（以下「ＡＤＣ２１１」という。）へ送られディジタル信号化される。ＡＤＣ２１０からの信号は映像スイッチ３１１を介して映像メモリ部３１０に記憶される。記憶された信号は、ＤＡコンバータ（以下「ＤＡＣ」という。）４１０でアナログ信号に変換され、ビデオスイッチ部５１０を介してモニタ部１０８で表示される。他のＡＤＣ２１１からの信号は映像信号圧縮回路部３３０でデータ圧縮され、ＣＰＵ６２０と圧縮伸長制御部３２０で制御され、共通バス６１０を介して記憶媒体７２０に記憶される。
【００１０】
連動スイッチの映像スイッチ３１１が端子１から２へ、再生スイッチ３１２が端子３から４へ切り替わると、記憶媒体７２０の圧縮されたデータは、映像信号伸長回路部３４０により伸長されて映像メモリ３１０に記憶され、表示拡大縮小制御部４２０で任意の拡縮あるいは大きさに制御されて、ＤＡＣ４１０からビデオスイッチ５１０を経てモニタ部１０８で表示される。ここで映像信号はＡＤＣ２１０と２１１で２系列に分けられ、モニタ部１０８で表示される表示解像度あるいは表示サイズで表示されることになるが、他の系列ＡＤＣ２１１による信号は、表示モニタの仕様に無関係で独立して映像データを取り込むことができる。圧縮伸長制御部３２０と映像信号圧縮回路部３３０と映像信号伸長回路部３４０に関わる機能は、国際標準勧告案ＪＰＥＧ（Ｊｏｉｎｔ Ｐｈｏｔｏｇｒａｐｈｉｃ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）方式による米Ｃ−Ｃｕｂｅ Ｍｉｃｒｏｓｙｓｔｅｍｓ社製ＩＣチップＣＬ５５０によって実現されている。関連する応用技術については、ＣＱ出版社刊「インターフェース」（１９９１年１２月号第２１８頁〜第２２２頁）に詳述されている。
【００１１】
図３は、ディジタイズ制御部２２０及びその周辺回路の詳細なブロック回路図を示し、これを説明する。
【００１２】
本実施例では、３ポート映像メモリ３１０として、例えばソニ−社製ＣＸＫ１２０６又は富士通社製ＭＢ８１Ｃ１５０１を用いている。ここでは、３ポート映像メモリ３１０の書込ポートのみを用いて説明する。この３ポート映像メモリ３１０の書込ポートについては、ソニー社製のデータシート７１２１５−ＳＴの第２１頁から第２６頁までに特性タイミングチャートが記載されている。上記３ポート映像メモリ３１０は９６０行（ＣＯＬＵＭＮ）×３０６列（ＲＯＷ）×４ビット構成であり、これがＲ，Ｇ，Ｂに対してそれぞれ設けられる。従って、一有効水平走査期間を９６０×３で量子化したデータを記憶することが可能である。
【００１３】
又、上記３ポート映像メモリ３１０のアクセスは行をブロック単位、列をライン単位として行なわれる。３ポート映像メモリ３１０において、ＤＩＮ０〜ＤＩＮ３はディジタルＲＧＢ信号を入力するデータ入力端子、ＡＤＤ０〜ＡＤＤ３はアドレス入力端子、ＣＫＷ０はポート０シフト信号端子、ＩＮＣ０はポート０ラインインクリメント端子、ＨＣＬＲ０はポート０水平クリア端子、ＶＣＬＲ０はポート０垂直クリア端子、ＷＥ（負論理 ）はポート０ライトイネーブルの信号端子である。上記ディジタルＲＧＢ信号のＲ，Ｇ，Ｂは、それぞれ例えば４ビット信号である。
【００１４】
図３において、符号１４０はアナログ映像信号から水平同期信号ＨＳＴＶ、垂直同期信号ＶＳＴＶ及びアナログＲＧＢ信号を抽出して出力する入力映像信号回路を示し、２２１は水平書込ドットクロック信号ＨＷＤＣＫ及び基本同期信号ＢＳＹＮＣを出力する水平書込ドットクロック発生回路を示し、２２２は水平書込開始信号ＨＷＳ及びＨＣＬＲ０信号を出力する水平書込開始カウンタを示し、２２３は水平書込回数信号ＨＷＴを出力する水平書込回数カウンタを示す。また、符号２２４は垂直書込ラインクロック信号ＶＷＬＣＫを出力する垂直書込ラインクロック発生回路を示し、２２５は垂直書込開始信号ＶＷＳを出力する垂直書込開始カウンタを示し、２２６は垂直書込回数信号ＶＷＴを出力する垂直書込回数カウンタを示し、２２７は３ポート映像メモリ３１０の垂直方向の書込開始位置を指定する垂直書込オフセット信号ＶＷＯＦＴ及びポート０ラインインクリメントＩＮＣ０を出力する垂直書込オフセットカウンタを示している。また、ＯＲ回路２２８は垂直書込ラインクロック信号ＶＷＬＣＫと垂直書込オフセット信号ＶＷＯＦＴのいずれかをポート０ラインインクリメント信号ＩＮＣ０として出力するものであり、ＡＮＤ回路２２９は水平書込ドットクロック信号ＨＷＤＣＫ、水平書込開始信号ＨＷＳ、水平書込回数信号ＨＷＴの反転出力、垂直書込開始信号ＶＷＳおよび垂直書込回数信号ＶＷＴの反転出力の論理積を作成し、書込許可信号ＷＥＮＢＬを出力するものであり、ＮＯＲ回路２３０は垂直同期信号ＶＳＴＶ、ＨＣＬＲ０信号、ＯＲ回路２２８の出力信号及びＡＮＤ回路２２９が出力する書込許可信号ＷＥＮＢＬのＯＲ−ＮＯＴ論理演算を行い、ポートライトイネーブル信号ＷＥを出力するものである。
【００１５】
入力映像信号回路１４０で抽出された水平同期信号ＨＳＴＶは水平書込ドットクロック発生回路２２１、水平書込開始カウンタ２２２、水平書込回数カウンタ２２３及び垂直書込開始カウンタ２２５に与えられる。又、同じく入力映像信号回路１４０で抽出された垂直同期信号ＶＳＴＶは垂直書込ラインクロック発生回路２２４、垂直書込開始カウンタ２２５、垂直書込回数カウンタ２２６、垂直書込オフセットカウンタ２２７、３ポート映像メモリ３１０のポート垂直クリア端子ＶＣＬＲ０及びＮＯＲ回路２３０に与えられる。
【００１６】
ＡＤＣ２１０はクロック信号ＣＫＡＤとして与えられる水平書込ドットクロック信号ＨＷＤＣＫをサンプリングのタイミングとして、アナログＲＧＢ信号ＬＳＴＶにディジタル変換して、ディジタル変換したＲＧＢ信号ＬＳＴＶを３ポート映像メモリ３１０に出力する。水平書込ドットクロック発生回路２２１は、ＣＰＵ６２０で指定された周波数で水平同期信号ＨＳＴＶに同期した水平書込ドットクロック信号ＨＷＤＣＫを発生する。この水平書込ドットクロック信号ＨＷＤＣＫは上記ＡＤＣ２１０へクロック信号ＣＫＡＤとして与えられる他、水平書込開始カウンタ２２２、水平書込回数カウンタ２２３及びＡＮＤ回路２２９へ送出される。３ポート映像メモリ３１０は適当なブロック単位に分けられてアドレスプリセットが行われる。ここに、３ポート映像メモリ３１０のアドレスプリセットのブロック単位を６０ドット、アナログ映像信号の一有効水平走査期間を６４（μｓ）とした場合、上記水平書込ドットクロック発生回路２２１で発生される水平書込ドットクロック信号ＨＷＤＣＫの周波数は、
（ブランキング期間＋有効画期間／有効画期間）比＝１．２
とすると、
１．２×６０（ドット）／６４・１０^ー６（ｓ）＝１．１３（ＭＨＺ）
になる。このため、水平書込ドットクロック信号ＨＷＤＣＫにより一有効水平走査期間のアナログＲＧＢ信号が６０×３ドットで量子化されることになる。実際には３ポート映像メモリ３１０は９６０ドット（１６ブロック）により一有効水平走査期間のデータを格納するように構成されているから、ディジタルＲ、Ｇ、Ｂ信号のそれぞれに対し６０ドットを１ブロックとして最大で１６ブロックまで使用でき、この場合には
１．１３（ＭＨＺ）×１６（ブロック）＝１８（ＭＨＺ）
の水平書込ドットクロックＨＷＤＣＫにより一有効水平走査期間のディジタルＲＧＢ信号をブロック単位で書き込める。
【００１７】
このように、水平書込ドットクロック発生回路２２１は３ポート映像メモリ３１０のアドレスプリセットのブロック単位（６０ドット）及び使用するブロックの数（１〜１６）の値に基づく周波数の水平書込ドットクロック信号ＨＷＤＣＫを出力する。なお、使用するブロックの数の値はパーソナルコンピュータ内のＣＰＵ６２０が設定する。
【００１８】
又、水平書込ドットクロック発生回路２２１は３ポート映像メモリ３１０のポートシフト信号端子ＣＫＷ０（３ポート映像メモリ３１０の水平方向の書込許可と書込アドレスをドット単位でインクリメントする信号）のクロックとして用いられる基本同期信号ＢＳＹＮＣを発生する。ここで、クロック信号ＣＫＡＤと基本同期信号ＢＳＹＮＣについて考察すると、アナログＲＧＢ信号をディジタル変換するクロック信号ＣＫＡＤの周期は、基本同期信号ＢＳＹＮＣに同期し、３ポート映像メモリ３１０の水平方向の書込許可制御とドット単位でインクリメント制御を行なう。
【００１９】
上記の水平書込ドットクロック発生回路２２１により発生された基本同期信号ＢＳＹＮＣは、各制御回路に対して基本的な同期をとる信号として、水平書込開始カウンタ２２２、水平書込回数カウンタ２２３、垂直書込ラインクロック発生回路２２４、垂直書込開始カウンタ２２５、垂直書込回数カウンタ２２６、垂直書込オフセットカウンタ２２７及び３ポート映像メモリ３１０へ与えられる。また、垂直書込ラインクロック発生回路２２４は垂直同期信号ＶＳＴＶに同期し、垂直同期信号ＶＳＴＶの周波数のＮ倍の周波数の垂直書込ラインクロック信号ＶＷＬＣＫを発生し、垂直書込回数カウンタ２２６及びＯＲ回路２２８へ送出する。なお、上記Ｎ倍の値はパーソナルコンピュータ内のＣＰＵ６２０が設定する。Ｎの値は水平書込ドットクロック発生回路２２１に適合した縦横比に基づいて定められる。
【００２０】
また、水平書込開始カウンタ２２２は水平同期信号ＨＳＴＶによりリセットされ、水平書込ドットクロック信号ＨＷＤＣＫのＣＰＵ６２０により指定されたクロック数をカウントし、アナログ映像信号の有効水平走査期間中をＣＰＵ６２０により指定されたドット位置から量子化を許可する水平書込開始信号ＨＷＳを送出する。この水平書込開始信号ＨＷＳが与えられると、水平書込開始カウンタ２２２は３ポート映像メモリ３１０にポート０水平クリア信号ＨＣＬＲ０を１クロックだけ送出する。
【００２１】
更に、水平書込回数カウンタ２２３は水平同期信号ＨＳＴＶによりリセットされ、水平書込開始信号ＨＷＳが与えられると、水平書込ドットクロック信号ＨＷＤＣＫのクロックのカウントを開始し、アナログ映像信号の有効水平走査期間のＣＰＵ６２０により指定されたクロック間だけ、アナログＲＧＢ信号の量子化を許可する水平書込回数信号ＨＷＴを送出する。従って、水平書込回数カウンタ２２３は有効水平走査期間を制御することになり、水平方向についてどの部分まで画像を有効とするか選定できる。
【００２２】
また、垂直書込開始カウンタ２２５は垂直同期信号ＶＳＴＶによりリセットされ、水平同期信号ＨＳＴＶのクロック数をカウントし、映像信号ＶＳＴＶの垂直有効走査期間中、ＣＰＵ６２０により指定されたライン位置から、有効水平走査のアナログＲＧＢ信号の量子化を許可する垂直書込開始信号ＶＷＳをＡＮＤ回路２２９及び垂直書込回数カウンタ２２６へ出力する。そこで、垂直書込回数カウンタ２２６は垂直同期信号ＶＳＴＶによりリセットされ、垂直書込開始信号ＶＷＳが与えられると、垂直書込ラインクロック信号ＶＷＬＣＫのクロックのカウントを開始し、アナログ映像信号の垂直有効走査期間内をＣＰＵ６２０により指定されたライン間だけ、アナログＲＧＢ信号の量子化を許可する垂直書込回数信号ＶＷＴを送出する。従って、垂直書込回数カウンタ２２６により垂直有効走査期間が制御されることになり、垂直方向についてどのライン部分まで画像を有効とするか決定される。
【００２３】
３ポート映像メモリ３１０の表示画面に対する水平方向の書込位置、すなわちＣＯＬＵＭＮ方向の書込位置は、アドレス・プリセットモードにより、ＣＰＵ６２０が、量子化したディジタルＲＧＢ信号の６０×３ビットを１ブロックとして、ブロック指定して行う。このときのブロック指定はアドレス入力信号ＡＤＤ０〜ＡＤＤ３によって１６段階で行なう。すなわち、アドレス入力信号ＡＤＤ０〜ＡＤＤ３はＣＰＵ６２０より設定される。また、３ポート映像メモリ３１０の表示画面に対する垂直方向の書込位置は垂直書込オフセットカウンタ２２７により設定される。すなわち、垂直書込オフセットカウンタ２２７は垂直同期信号ＶＳＴＢによりリセットされ、基本同期信号ＢＳＹＮＣに同期しながら３ポート映像メモリ３１０の垂直方向の書込位置をオフセットする垂直書込オフセット信号ＶＷＯＦＴ及びラインインクリメント信号ＩＮＣ０をＣＰＵ６２０により指定されたライン数のクロックを送出し、３ポート映像メモリ３１０の垂直方向の書込位置を制御する。
【００２４】
次に、図３に示したディジタイズ制御部２２１〜２３０及びその周辺回路の動作について、図４のタイミングチャートを参照して説明する。
【００２５】
（１）まず、垂直同期信号ＶＳＴＶがハイレベル『Ｈ』になると（図４（ａ）参照）、垂直書込開始カウンタ２２５、垂直書込回数カウンタ２２６及び垂直書込オフセットカウンタ２２７がリセットされ、垂直書込開始信号ＶＷＳ及び垂直書込回数信号ＶＷＴがローレベル『Ｌ』になる（図４（ｄ）及び（ｅ）参照）。（２）垂直書込オフセットカウンタ２２７は基本同期信号ＢＳＹＮＣから垂直書込オフセット信号ＶＷＯＦＴ作成して、この垂直書込オフセット信号ＶＷＯＦＴのクロックを２クロック分だけ出力する（図４（ｈ）参照）。この垂直書込オフセット信号ＶＷＯＦＴがＯＲ回路２２８を介して３ポート映像メモリ３１０のポート０ラインインクリメント信号端子ＩＮＣ０に与えられ、３ポ−ト映像メモリ３１０は垂直方向のアドレスが２回インクリメントされることになり、３ポート映像メモリ３１０内のどの水平ラインから書込を開始するかがオフセットされる。
【００２６】
（３）一方、垂直書込開始カウンタ２２５は水平同期信号ＨＳＴＶのクロック数がＣＰＵ６２０により指定された数になると、垂直書込開始信号ＶＷＳをハイレベル『Ｈ』にして、垂直有効走査期間の量子化を許可する（図４（ｄ）参照）。これにより、アナログ映像信号による画面のどの水平ラインを有効とするか制御できる。
【００２７】
（４）垂直書込オフセット信号ＶＷＯＦＴのクロックを得た３ポート映像メモリ３１０は、上記（２）の動作により垂直書込アドレスがオフセットされ、水平同期信号ＨＳＴＶがハイレベル『Ｈ』になる（図４（ｊ）参照）と、水平書込開始カウンタ２２２及び水平書込回数カウンタ２２３がリセットされ、水平書込開始信号ＨＷＳ及び水平書込回数信号ＨＷＴをローレベル『Ｌ』にする（図４（ｎ）及び（ｏ）参照）。又、水平書込ドットクロック発生回路２２１は水平書込ドットクロック信号ＨＷＤＣＫを出力する（図４（ｍ）参照）。この水平書込ドットクロック信号ＨＷＤＣＫを受けたＡＤＣ２１０は、水平書込ドットクロック信号ＨＷＤＣＫをサンプリングホールド信号及びデータラッチ信号として動作し、アナログＲＧＢをサンプリングする。
【００２８】
また、水平書込開始カウンタ２２２は水平書込ドットクロック信号ＨＷＤＣＫのクロック数をカウントし、そのカウント値がＣＰＵ６２０により指定された数になると、水平書込開始信号ＨＷＳをハイレベル『Ｈ』にして、有効水平走査期間の量子化を許可する（図４（ｎ）参照）。これと同時に、水平書込開始カウンタ２２２は３ポート映像メモリ３１０のポート０水平クリア信号ＨＣＬＲ０に１クロック出力して、書き込み準備をする。
【００２９】
このとき、ＡＮＤ回路２２９はハイレベル『Ｈ』の水平書込開始信号ＨＷＳ、反転入力されるローレベル『Ｌ』の垂直書込回数信号ＶＷＴの論理積条件を作成し、水平書込ドットクロック信号ＨＷＤＣＫを書込許可信号ＷＥＮＢＬとして、ＮＯＲ回路２３０へ送出することになる。さらに、ＮＯＲ回路２３０はハイレベル『Ｈ』のポート０水平クリア信号ＨＣＬＲ０、ハイレベル『Ｈ』の垂直同期信号ＶＳＴＶ、ハイレベル『Ｈ』の垂直書込オフセット信号ＶＷＯＦＴ又は垂直書込ラインクロック信号ＶＷＬＣＫ及び書込許可信号ＷＥＮＢＬのＮＯＴ−ＯＲ条件の論理演算を行い、３ポート映像メモリ３１０のライト０イネーブル信号端子にライトイネーブル信号ＷＥとして送出する。
【００３０】
３ポート映像メモリ３１０はライトイネーブル信号ＷＥを受けて書込み可となり、ＡＤＣ２１０から出力されるディジタルＲＧＢ信号が書き込まれる。同時に、水平書込回数カウンタ２２３は水平書込ドットクロック信号ＨＷＤＣＫのクロック数をカウントしており、そのカウント値がＣＰＵ６２０により指定された数になるまで、輝度信号ＬＳＴＶの書き込みを許可する。そして、カウント値が指定された数になると、水平書込回数カウンタ２２３は水平書込回数信号ＨＷＴをハイレベル『Ｈ』にし、書込を禁止する（図４（ｏ）参照）。
【００３１】
かくして、ディジタルＲＧＢ信号ＬＳＴＶが書き込まれている間、垂直書込ラインクロック発生回路２２４が垂直書込ラインクロック信号ＶＷＬＣＫを出力するまでの間は、同一の垂直方向のラインアドレスに対して、水平方向の書込みが行なわれる。そして、垂直書込ラインクロック発生回路２２４が垂直書込ラインクロック信号ＶＷＬＣＫを、３ポート映像メモリ３１０のポート０ラインインクリメントＩＮＣ０信号として送出すると、３ポート映像メモリ３１０の垂直方向の書込ラインアドレスが「１」進む。
【００３２】
このようにして垂直方向への書込みが進み、垂直書込ラインクロック発生回路２２４から出力される垂直書込ラインクロック信号ＶＷＬＣＫのクロック数がＣＰＵ６２０により指定されたライン数になると、垂直書込回数カウンタ２２６は垂直書込回数信号ＶＷＴをハイレベル『Ｈ』にして、垂直有効走査期間に対し、３ポート映像メモリ３１０の書込を停止する（図４（ｅ）参照）。この書込の停止は次の垂直同期信号ＶＳＴＶがハイレベル『Ｈ』になるまで続く。
【００３３】
上述したように本実施例では、信号の単純な流れに対して、垂直書込ラインクロック発生回路２２４と水平書込ドットクロック発生回路２２１をＣＰＵ６２０で任意の周波数に可変し、ＡＤＣ２１０及び３ポート映像メモリ３１０に出力する制御信号を制御することにより、ＣＰＵ６２０を常時用いることなく入力映像信号１４０を３ポート映像メモリ３１０に任意の縮小サイズで書き込みの実現ができる。
【００３４】
なお、上記動作はハイレベル『Ｈ』をアクティブ論理としたが、ローレベル『Ｌ』をアクティブ論理としても同じである。
【００３５】
本実施例の画像処理装置により、アナログ映像信号の任意の解像度、任意のアスペクト比、任意の領域のウィンドウ表示及びマルチストロボ静止画像の映像テクニックを、パーソナルコンピュータ内のＣＰＵ６２０により容易に操作できる。
【００３６】
次に、パーソナルコンピュータ内のＣＰＵ６２０が、３ポート映像メモリ３１０に直接映像データを書き込む場合の動作を、図２に戻って説明する。
【００３７】
ＣＰＵ６２０の基に、ＡＤＣ２１０からのディジタルＲＧＢ映像信号は、映像スイッチ３１１を経て映像メモリ３１０に記憶されると同時に、ＡＤＣ２１１からディジタルＲＧＢ映像信号が、映像圧縮伸長制御部３２０の制御のもとに映像信号圧縮回路部３３０に入り、データ圧縮されて記憶媒体７２０に記憶される。
【００３８】
映像再生時は、映像スイッチ３１１と再生スイッチ３１２とが連動してそれぞれ２と４とに切り替わり、映像信号伸長回路部３４０を介して映像伸長されて映像メモリ３１０に記憶され、表示拡大縮小制御部４２０の制御により表示の拡大縮小の制御をされ、ＤＡＣ４１０を経た映像信号ＶＶＳ３と表示信号発生部７３０からの映像信号ＶＶＳ２とがスーパーインポーズされてビデオスイッチ部５１０から５０５とする映像信号が表示体のモニタ部１０１に送られる。すなわち、表示拡大縮小制御部４２０はＣＰＵ６２０により制御された条件に基いて、３ポート映像メモリ３１０及びＤＡＣ４１０へクロック信号ＨＤＣＫ及び水平読出ドットクロック信号ＨＤＤＡを送出する。３ポート映像メモリ３１０から読み出されたディジタルＲＧＢ信号ＬＳＭＥＭを、映像信号ＶＶＳ３に変換してビデオスイッチ５１０へ送出する。ビデオスイッチ５１０は表示拡大縮小制御部４２０の出力信号ＶＳＥＬに基いてスイッチング制御され、ＤＡＣ４１０から出力される映像信号ＶＶＳ３を色信号入力端子５０６から到来する映像信号ＶＶＳ２にスーパーインポーズし、色信号出力端子５０５から出力する。
【００３９】
ここで、スーパーインポーズ及びミキシングに係る回路について詳述する。図５は、図２に示した表示拡大縮小制御部４２０及びその周辺回路のブロック回路図である。又、ここに示される３ポート映像メモリ３１０は、３つの入出力ポートのうち読出ポートが使用される。ソニー社製ＣＸＫ１２０６のデータシート番号７１２１５−ＳＴの第２７頁〜第３１頁には、上記の読出ポートに係るタイミングキャ−トが記載されている。使用するポートは上記データシート第２頁のリードポート１である。
【００４０】
３ポート映像メモリ３１０では、メモリ駆動クロック信号ＨＤＣＫがポート１シフト信号端子ＣＫＲ１に、メモリ垂直／水平リセット信号ＭＲＳＴがポート１垂直クリア端子ＶＣＬＲ１に、水平方向リセット信号ＨＲＳＴがポート１水平クリア端子ＨＣＬＲ１に、垂直オフセット信号ＶＲＯＦＴ又は垂直ラインクロック信号ＶＲＬＣＫがポート１ラインインクリメント端子ＩＮＣ１に、ポート１出力イネーブルＲＥ１（負論理）がポート１出力イネーブル端子ＲＥ１（負論理）にそれぞれ与えられる。又、アナログＲＧＢ信号ＬＳＭＥＭ（Ｒ，Ｇ，Ｂ中の１データがそれぞれ）がポート１データ出力ＤＯ１０〜ＤＯ１３から読み出される。
【００４１】
上記各端子に対応するポート１シフト信号ＣＫＲ１，ポート１垂直クリアＶＣＬＲ１、ポート１水平クリア信号ＨＣＬＲ１、ポート１ラインインクリメント信号ＩＮＣ１、ポート１出力イネーブルＲＥ１（負論理）により、読出制御されるアナログＲＧＢ信号ＬＳＭＥＭは、Ｒ，Ｇ，Ｂ毎に例えば４ビットで、それぞれポート１データ出力ＤＯ１０〜ＤＯ１３より出力される。
【００４２】
図５のビデオスイッチ５１０は切換信号入力端子ＣＮＴに入力される切換信号ＶＳＥＬにより、Ａ端子又はＢ端子の入力をコモン端子Ｃから出力する。具体的には、切換信号ＶＳＥＬがハイレベル『Ｈ』のときにＢ端子の入力を、ローレベル『Ｌ』のときにＡ端子の入力を、それぞれＣ端子から出力する。図示のＣＰＵ６２０は、パーソナルコンピュータ内のＣＰＵバス６１０を介して各部を制御する。また、４２１は水平基準読出ドットクロック信号ＨＢＤＣＫを出力する水平基準読出ドットクロック発生器を示し、４２２は水平読出開始信号ＨＲＳＡ及び水平読出方向リセット信号ＨＲＳＴを出力する水平読出開始カウンタを示し、４２３は水平基準開始信号ＨＲＳＢを出力する水平６４クロックカウンタを示し、４２４は水平読出回数信号ＨＲＴを出力する水平読出回数カウンタを示し、４２５は水平読出ドットクロック信号ＨＤＤＡを出力する水平読出ドットクロック発生器を示す。また、メモリ垂直読出オフセットカウンタ４２６は、水平基準読出ドットクロック発生器４２１に同期したカウント数で、３ポート映像メモリ３１０の垂直方向の読出しラインのオフセットラインを決定する垂直読出オフセット信号ＶＲＯＦＴを出力する。垂直ブランキング数カウンタ４２７は垂直ブランキング終了信号ＶＢＥを出力し、垂直読出開始カウンタ４２８は垂直読出開始信号ＶＲＳを出力し、垂直読出回数カウンタ４２９は垂直読出回数信号ＶＲＴを出力し、垂直読出ラインクロック発生器４３０は垂直読出ラインクロック信号ＶＲＬＣＫを出力する。ＡＮＤ回路４３１はスーパーインポーズさせる信号ＶＳＥＬを出力し、ＯＲ回路４３２は垂直読出オフセット信号ＶＲＯＦＴと垂直読出ラインインクリメント信号ＶＲＬＣＫを、ポート１ラインインクリメント信号ＩＮＣ１として出力し、ＮＯＲ回路４３３はリードイネーブルＲＥ１信号を出力する。また、符号４３４、４３５はトライステート回路、４３６はインバータ回路を示す。
【００４３】
色入力端子５０６から到来する映像信号ＶＶＳ２はビデオスイッチ５１０のＡ端子に与えられる。入力端子５０６の水平同期信号を成す同期端子５０７から到来する水平同期信号ＨＳＰＣは、水平基準読出ドットクロック発生器４２１、水平読出開始カウンタ４２２、水平６４クロックカウンタ４２３、水平読出回数カウンタ４２４、垂直ブランキング数カウンタ４２７、垂直読出開始カウンタ４２８、垂直読出回数カウンタ４２９、垂直読出ラインクロック発生器４３０に与えられると共に、垂直同期信号ＶＳＰＣは、３ポート映像メモリ３１０、垂直読出オフセットカウンタ４２６、垂直ブランキング数カウンタ４２７、垂直読出開始カウンタ４２８、垂直読出回数カウンタ４２９、垂直読出ラインクロック発生器４３０に与えられて、同期信号端子４９０、４９１へそれぞれ送出される。
【００４４】
ここで、水平同期信号ＨＳＰＣ及び垂直同期信号ＶＳＰＣの入出力について、図６を用いて説明する。
【００４５】
水平同期信号ＨＳＰＣ及び垂直同期信号ＶＳＰＣは、バッファ６２，６１を介して同期信号端子４９０，４９１及び表示拡大縮小制御部４２０中の図５に示す所要回路へ与えられる。このバッファ６１，６２はインピーダインス変換・波形整形等の機能を有し、画像処理装置が縦続接続される場合でも、上記同期信号の的確な伝送に寄与する。また、水平同期信号ＨＳＰＣは水平基準読出ドットクロック発生器４２１内のＰＬＬ回路６３へ与えられ、ＣＰＵ６２０により指定された水平画面全体の水平解像度の周波数として水平基準読出ドットクロックＨＢＤＣＫが発生される。
【００４６】
ＰＬＬ回路６３は図７に示されるように構成される。つまり、信号線７０から水平同期信号ＨＳＰＣが位相比較器７１へ与えられ、また、Ｎ分周器７４の出力が位相比較器７１へ与えられ、位相比較器７１ではこれらの信号の位相比較を行って位相差に対応したパルス幅の信号を出力する。位相比較器７１の出力はローパスフィルタＬＰＦ７２に与えられ平滑化され、電圧制御発振器ＶＣＯ７３へ与えられる。ＶＣＯ７３は与えられる電圧に応じた周波数で発振し、これが水平基準読出ドットクロックＨＢＤＣＫとされて各部へ送出されると共に、Ｎ分周器７４へ与えられ、水平同期信号ＨＳＰＣの周波数にまで分周されて位相比較器７１へ戻される。この結果、水平同期信号ＨＳＰＣに同期した水平基準読出ドットクロックＨＢＤＣＫが作成される。
【００４７】
図５の表示拡大縮小制御部４２０における水平読出開始カウンタ４２２、水平６４クロックカウンタ４２３及び水平読出回路カウンタ４２４は、水平同期信号ＨＳＰＣによりそのカウント値がそれぞれリセットされる。さらに、同期端子５０８から到来する垂直同期信号ＶＳＰＣは、３ポート映像メモリ３１０のポート１垂直クリアＶＣＬＲ１、ＮＯＲ回路４３３、垂直読出オフセットカウンタ４２６、垂直ブランキング数カウンタ４２７、垂直読出開始カウンタ４２８、垂直読出回数カウンタ４２９、垂直読出ラインクロック発生器４３０及び同期端子４９１へそれぞれ送出される。また、垂直読出オフセットカウンタ４２６、垂直ブランキング数カウンタ４２７、垂直読出開始カウンタ４２８および垂直読出回数カウンタ４２９は、垂直同期信号ＶＳＰＣによりそのカウント値がそれぞれリセットされる。
【００４８】
更に、水平基準読出ドットクロック発生器４２１より発生された信号ＨＢＤＣＫは、水平読出開始カウンタ４２２、水平６４クロックカウンタ４２３、水平読出回数カウンタ４２４、垂直読出オフセットカウンタ４２６に与えられると共に、トライステート回路４３５を介して３ポート映像メモリ３１０のクロック信号ＨＤＣＫとして、３ポート映像メモリ３１０のポート１シフト信号端子ＣＫＲ１に送出される。
【００４９】
また、水平読出ドットクロック発生器４２５は、水平６４クロックカウンタ４２３からの水平読出開始信号ＨＲＳＢを基準とし、水平同期信号ＨＳＰＣの周波数のＮ１倍の周波数の信号を出力するＰＬＬ回路により構成されており、水平読出ドットクロック信号ＨＤＤＡを出力する。この水平読出ドットクロック発生器４２５により発生された水平読出ドットクロック信号ＨＤＤＡは、トライステート回路４３４を介して３ポート映像メモリ３１０のクロック信号ＨＤＣＫとして３ポート映像メモリ３１０のポート１シフト信号端子ＣＫＲ１及びＤＡＣ４１０へ与えられ、ディジタルＲＧＢ信号ＬＳＭＥＭの読出クロック信号及びＤＡＣ４１０の変換クロック信号として用いられる。
【００５０】
更に、垂直読出ラインクロック発生器４３０は垂直同期信号ＶＳＰＣに同期し、垂直同期信号ＶＳＰＣの周波数のＮ２倍の周波数の信号を出力するＰＬＬ回路により構成されており、垂直読出ラインクロック信号ＶＲＬＣＫを出力する。この垂直読出ラインクロック発生器４３０により発生された垂直読出ラインクロック信号ＶＲＬＣＫは、ＯＲ回路４３２を介して３ポート映像メモリ３１０の垂直方向のアドレスであるラインアドレスを進めるポート１ラインインクリメント端子ＩＮＣ１に与えられると共に、ＯＲ回路４３２、ＮＯＲ回路４３３を介してポート１出力イネーブルＲＥ１端子（負論理）へ与えられる。
【００５１】
表示拡大縮小制御部４２０は、これら水平基準読出ドットクロック信号ＨＢＤＣＫ、水平読出ドットクロック信号ＨＤＤＡ及び垂直読出ラインクロック信号ＶＲＬＣＫにより、基本的なタイミングを得ている。
【００５２】
また、垂直読出オフセットカウンタ４２６は３ポート映像メモリ３１０の読出ラインの開始オフセットライン位置を決めるため、垂直同期信号ＶＳＰＣによりカウント値がリセットされた後に、水平基準読出ドットクロック発生器４２１から出力される水平基準読出ドットクロック信号ＨＢＤＣＫに同期しながら、３ポート映像メモリ３１０の垂直方向のラインアドレスを歩進する垂直オフセット信号ＶＲＯＦＴをＯＲ回路４３２へ送出する。
【００５３】
更に、垂直ブランキング数カウンタ４２７には映像信号ＶＶＳ２の垂直バックポーチ領域を削除させるためのカウンタ（図示せず）がある。このカウンタは水平同期信号ＨＳＰＣのクロック数をカウントし、垂直バックポーチ領域を過ぎると垂直ブランキング終了信号ＶＢＥを垂直読出開始カウンタ４２８へ出力する。垂直読出開始カウンタ４２８は垂直ブランキング数カウンタ４２７から送出される許可信号（垂直ブランキング終了信号ＶＢＥ）を受けて、水平同期信号ＨＳＰＣのクロック数をカウントし、３ポート映像メモリ３１０からの垂直方向に対する読出開始許可信号（垂直読出開始信号）をＶＲＳ垂直読出回数カウンタ４２９へ出力する。垂直読出回数カウンタ４２９は垂直読出開始カウンタ４２８から送出される許可信号（制御信号ＶＲＳ）を受けて、水平同期信号ＨＳＰＣのクロック数をカウントし、３ポート映像メモリ３１０からの垂直方向に対する読出期間を示す信号、すなわち垂直読出回数信号ＶＲＴをＡＮＤ回路４３１へ出力する。
【００５４】
そして、以上に説明した垂直読出オフセットカウンタ４２６、垂直ブランキング数カウンタ４２７、垂直読出開始カウンタ４２８、垂直読出回数カウンタ４２９及び垂直読出ラインクロック発生器４３０により、３ポート映像メモリ３１０に対する垂直方向の読出し制御が行われる。
【００５５】
なお、垂直読出オフセットカウンタ４２６がカウントする水平基準読出ドットクロック信号ＨＢＤＣＫのクロック数、垂直ブランキング数カウンタ４２７がカウントする水平同期信号ＨＳＰＣのクロック数、垂直読出開始カウンタ４２８がカウントする水平同期信号ＨＳＰＣのクロック数及び垂直読出回数カウンタ４２９がカウントする水平同期信号ＨＳＰＣのクロック数、垂直読出ラインクロック発生器４３０内のＰＬＬ回路内のＮ分周器の値は、パーソナルコンピュータ内のＣＰＵ６２０がそれぞれ所要の値を設定する。
【００５６】
一方、水平読出開始カウンタ４２２は水平基準読出ドットクロック発生器４２１から送出される水平基準読出ドットクロック信号ＨＢＤＣＫのクロック数をカウントし、３ポート映像メモリ３１０の水平方向に対する読出開始許可信号（水平読出開始信号ＨＲＳＡ）を水平６４クロックカウンタ４２３へ送出する。水平６４クロックカウンタ４２３は水平読出開始カウンタ４２２から送出される許可信号（水平読出開始信号ＨＲＳＡ）を受けて、水平基準読出ドットクロック発生器４２１から出力される水平基準読出ドットクロック信号ＨＢＤＣＫのクロック数をカウントする。そして、そのカウント値が３ポート映像メモリ３１０の読出時の特性である６４クロックになると、水平読出開始信号ＨＲＳＢを水平読出ドットクロック発生器４２５、水平読出回数カウンタ４２４及びＡＮＤ回路４３１へ出力する。水平読出回数カウンタ４２４は水平基準読出ドットクロック発生器４２１から送出される水平基準読出ドットクロック信号ＨＢＤＣＫのクロック数をカウントし、３ポート映像メモリ３１０の水平方向に対する読出期間の許可信号（水平読出回数信号ＨＲＴ）をＡＮＤ回路４３１へ送出する。
【００５７】
かくして、水平読出開始カウンタ４２２、水平６４クロックカウンタ４２３及び水平読出回数カウンタ４２４により、３ポート映像メモリ３１０に対する水平方向の読出制御が行われる。なお、水平基準読出ドットクロック発生器内と水平読出ドットクロック発生器内のＰＬＬ回路内の分周器の値、水平読出開始カウンタ４２２がカウントする水平基準読出ドットクロック信号ＨＢＤＣＫのクロック数、水平読出回数カウンタ４２４がカウントする基準ドットクロック信号ＨＢＤＣＫのクロック数は、パーソナルコンピュータ内のＣＰＵ６２０がそれぞれ所要の値に設定する。
【００５８】
次に、表示拡大縮小制御部４２０の動作について、図８、図９、図１０及び図１１を参照して説明する。なお、図８は３ポート映像メモリ３１０の垂直方向の読出許可のタイミングチャートであり、図９は３ポート映像メモリ３１０の垂直オフセットのタイミングチャートであり、図１０は３ポート映像メモリ３１０の水平方向の読出許可のタイミングチャートであり、図１１は３ポート映像メモリ３１０の水平方向の読み出しのタイミングチャートである。
【００５９】
まず、３ポート映像メモリ３１０の水平方向の読出許可について、図８を参照して説明する。垂直同期信号ＶＳＰＣがハイレベル『Ｈ』になると（図８（ａ）参照）、垂直ブランキング数カウンタ４２７、垂直読出開始カウンタ４２８及び垂直読出回数カウンタ４２９がリセットされ、垂直ブランキング終了信号ＶＢＥ、垂直読出開始信号ＶＲＳ及び垂直読出回数信号ＶＲＴがそれぞれローレベル『Ｌ』になり（図８（ｄ），（ｅ），（ｆ）参照）、垂直ブランキング数カウンタ４２７が垂直同期信号ＨＳＰＣのクロック数をカウントし、垂直バックポーチ領域を過ぎると垂直ブランキング終了信号ＶＢＥをハイレベル『Ｈ』にする（図８（ｄ）参照）。垂直ブランキング終了信号ＶＢＥがハイレベル『Ｈ』になると、垂直読出開始カウンタ４２８が水平同期信号ＨＳＰＣのクロック数のカウントを開始する。そして、垂直読出開始カウンタ４２８がＣＰＵ６２０の設定した値をカウントすると、垂直読出開始信号ＶＲＳをハイレベル『Ｈ』にする（図８（ｅ）参照）。垂直読出開始信号ＶＲＳか゛ハイレベル『Ｈ』になると、３ポート映像メモリ３１０の垂直方向に対して、ディジタルＲＧＢ信号ＬＳＭＥＭの読みだしの開始が許可されたことになるので、垂直読出回数カウンタ４２９が水平同期信号ＨＳＰＣのクロック数のカウントを開始する。垂直読出回数カウンタ４２９がＣＰＵ６２０により設定された値をカウントすると、垂直読出回数信号ＶＲＴをハイレベル『Ｈ』にする（図８（ｆ）参照）。
【００６０】
このため、水平読出開始信号ＨＲＳＢがハイレベル『Ｈ』、水平読出回数信号ＨＲＴがローレベル『Ｌ』であるときに、水平読出開始信号ＶＲＳか゛ハイレベル『Ｈ』であり、かつ垂直読出回数信号ＶＲＴがローレベル『Ｌ』である期間だけ、ＡＮＤ回路４３１からハイレベル『Ｈ』のスーパーインポーズさせる信号ＶＳＥＬが出力される垂直方向に対して条件が整う。従って、３ポート映像メモリ３１０では、この間の水平方向の読出許可に基づいてディジタルＲＧＢ信号ＬＳＭＥＭの読み出しが行われる。
【００６１】
次に、３ポート映像メモリ３１０の垂直オフセットについて、図９を参照して説明する。垂直同期信号ＶＳＰＣがハイレベル『Ｈ』になると（図９（ａ）参照）、垂直読出オフセットカウンタ４２６はリセットされ、水平基準読出ドットクロック信号ＨＢＤＣＫのクロック数のカウントを開始する。この垂直読出オフセットカウンタ４２６がＣＰＵ６２０の設定した値をカウントしながら、垂直読出オフセット信号ＶＲＯＦＴをＯＲ回路４３２を介して３ポート映像メモリ３１０のポート１ラインインクリメントＩＮＣ１に与え（図９（ｃ）参照）、３ポート映像メモリ３１０の垂直方向の読出アドレス値をオフセットする。
【００６２】
そのとき、ＮＯＲ回路４３３に垂直同期信号ＶＳＰＣ及び垂直読出オフセット信号ＶＲＯＦＴが与えられているので、リードイネーブル信号ＲＥ１（負論理）が３ポート映像メモリ３１０のリードイネーブル端子ＲＥ１（負論理）に与えられ、ＣＰＵ６２０により設定された値をカウントすると垂直オフセットがなされるため、垂直読出オフセットカウンタ４２６は垂直読出オフセット信号ＶＲＯＦＴの出力を次の垂直同期信号ＶＳＰＣの到来まで停止する。
【００６３】
次に、３ポート映像メモリ３１０の水平方向の読出し許可について、図１０を参照して説明する。水平同期信号ＨＳＰＣが出力されると、水平読出開始カウンタ４２２、水平６４クロックカウンタ４２３及び水平読出回数カウンタ４２４がリセットされ、水平読出開始信号ＨＲＳＡ、水平読出開始信号ＨＲＳＢ及び水平読出回数信号ＨＲＴか゛ローレベル『Ｌ』になる（図１０（ｃ），（ｄ），（ｅ）参照）。そこで、水平読出開始カウンタ４２２は水平基準読出ドットクロック発生器４２１が出力する水平基準読出ドットクロック信号ＨＢＤＣＫのクロック数をカウントし、そのカウント値がＣＰＵ６２０に設定した値になると、水平読出開始信号ＨＲＳＡをハイレベル『Ｈ』にする（図１０（ｃ）参照）。水平読出開始信号ＨＲＳＡがハイレベル『Ｈ』になると、水平６４クロックカウンタ４２３が基準読出ドットクロック信号ＨＢＤＣＫのクロック数のカウントを開始し、そのカウント値が６４になると、水平読出開始信号ＨＲＳＢをハイレベル『Ｈ』にする（図１０（ｄ）参照）。すると水平読出ドットクロック発生器４２５は、水平読出開始信号ＨＲＳＢに位相ロックされる。なお、水平６４クロックカウンタ４２３は３ポート映像メモリ３１０の特性上、「６４」のカウント値で水平読出開始信号ＨＲＳＢのハイレベル『Ｈ』を生じるもので、６４に限る訳ではない。
【００６４】
上記水平読出開始信号ＨＲＳＢがハイレベル『Ｈ』になると、３ポート映像メモリ３１０の水平方向の読出が許可されたことになり、水平読出回数カウンタ４２４は水平基準読出ドットクロック信号ＨＢＤＣＫのクロック数のカウントを開始し、そのカウント値がＣＰＵ６２０の設定した値になると、水平読出回数信号ＨＲＴをハイレベル『Ｈ』にする（図１０（ｅ）参照）。
【００６５】
垂直読出開始信号ＶＲＳがハイレベル『Ｈ』、垂直読出回数信号ＶＲＴがローレベル『Ｌ』であるときに、水平読出開始信号ＨＲＳＢがハイレベル『Ｈ』であり、かつ水平読出回数信号ＨＲＴがローレベル『Ｌ』である期間だけ、水平読出回数信号ＨＲＴを受けるＡＮＤ回路４３１からは、ハイレベル『Ｈ』のスーパーインポーズ許可させる信号ＶＳＥＬが出力される。従って、３ポート映像メモリ３１０では、この間の垂直方向の読出許可に基づいて、ディジタルＲＧＢ信号ＬＳＭＥＭが読み出される。
【００６６】
次に、３ポート映像メモリ３１０の水平方向の読み出しについて、図１１を参照して説明する スーパーインポーズさせる信号ＶＳＥＬがハイレベル『Ｈ』となり（図１１（ｃ）参照）、水平読出ドットクロック発生器４２５が出力する水平読出ドットクロック信号ＨＤＤＡのクロックに基づいて（図１１（ｂ）参照）、３ポート映像メモリ３１０からのディジタル信号ＬＳＭＥＭの読みだし及びＤＡＣ４１０のアナログ変換が行われる。このときのリードイネーブル信号ＲＥ１も示されている（図１１（ｄ）参照）。
【００６７】
一方、前述のように映像信号ＶＶＳ２はビデオスイッチ５１０のＡ点に入力され、又、３ポート映像メモリ３１０から読み出され、ＤＡＣ４１０によりアナログ変換された映像信号ＶＶＳ３はビデオスイッチ５１０のＢ点に入力されている。従って、スーパーインポーズさせる信号ＶＳＥＬによるビデオスイッチ５１０の切り換えにより、ビデオスイッチ５１０の出力である映像信号ＶＶＳ４は、映像信号ＶＶＳ２に対応する画像の中に、映像信号ＶＶＳ２に位相補正された映像信号ＶＶＳ３をスーパーインポーズした画像に対応する映像信号ＶＶＳ４として出力される。また、映像信号ＶＶＳ４の出力とともに、水平同期信号ＨＳＰＣ及び垂直同期信号ＶＳＰＣも出力端子５０５、４９０、４９１に出力される。
【００６８】
なお、上述したタイミングチャートは、一例であり、各信号が正論理又は負論理であっても上述した動作をすることができる。
【００６９】
又、図５においては、ハイレベル『Ｈ』のスーパーインポーズさせる信号ＶＳＥＬがＮＯＴ回路４３６を介してトライステート回路４３４に出力されているときは、トライステート回路４３４が動作して、水平読出ドットクロック信号ＨＤＤＡが駆動クロック信号ＨＤＣＫとして送出される。逆に、スーパーインポーズさせる信号ＶＳＥＬがローレベル『Ｌ』のときは、トライステート回路４３５が動作して、水平基準読出ドットクロック信号ＨＢＤＣＫが駆動クロック信号ＨＤＣＫとして３ポート映像メモリ３１０へ与えられている。
【００７０】
すなわち、スーパーインポーズさせる信号ＶＳＥＬがハイレベル『Ｈ』でスーパーインポーズが行われるときには、水平読出ドットクロック発生器４２５から出力される水平読出ドットクロックＨＤＤＡにより３ポート映像メモリ３１０がアクセスされて、スーパーインポーズに十分な速度でディジタルＲＧＢ信号ＬＳＭＥＭの読出しが行われる。一方、スーパーインポーズさせる信号ＶＳＥＬがローレベル『Ｌ』でスーパーインポーズが行われないときには、水平基準読出ドットクロック発生器４２１から出力される水平基準読出ドットクロックＨＢＤＣＫにより３ポート映像メモリ３１０がアクセスされて、水平読出オフセット点までのアドレスの歩進や、スーパーインポーズが行われない水平／垂直領域のディジタルＲＧＢ信号のいわば読み飛しが行われ、次のスーパーインポーズされる信号ＶＳＥＬがハイレベル『Ｈ』となるタイミングに備えることになる。
【００７１】
以上により、映像信号ＶＶＳが映像信号ＶＶＳ２内にスーパーインポーズされる位置は、垂直方向が垂直読出開始カウンタ４２８からの垂直読出開始信号ＶＲＳで、水平方向が水平読出開始カウンタ４２２からの水平読出開始信号ＨＲＳＡにより決定される。また、スーパーインポーズされる表示サイズは、垂直方向が垂直読出回数カウンタ４２９からの垂直読出回数信号ＶＲＴで、水平方向が水平読出回数カウンタ４２４からの水平読出回数信号ＨＲＴにより決定される。
【００７２】
また、映像信号ＶＶＳ３が拡大縮小表示させるには、垂直方向では垂直読出ラインクロック発生器４３０の垂直読出ラインクロック信号ＶＲＬＣＫ、水平方向では水平読出ドットクロック発生器４２５の水平読出ドットクロック信号ＨＤＤＡのそれぞれの周波数を低くすると拡大し、高くすると縮小させた表示が行える。
【００７３】
図１２は、映像デコーダ部１４２とＡＤＣ２１０から色信号をＲＧＢ信号（ＶＲＧＢＹ）として取り出し、映像デコーダ部１４３とＡＤＣ２１１からは色信号をＹＵＶ信号（ＶＹＵＶＹ）として取り出す場合の事例を示している。かかる事例であっても米Ｍｏｔｏｒｏｌａ社製ＩＣチップＭＣ４４０１１によって実現される。また、このＩＣチップは映像デコーダ部とＡＤＣ部とが一体化されているので容易に使いやすい環境になっている。
【００７４】
図１３は、液晶表示体などディジタルデータを表示体の入力信号とする場合の実施例であって、ＤＡＣ４１０に相当するブロックが省略され、映像メモリ３１０からの信号ＬＳＭＥＭと表示信号発生部７３０からの信号ＶＶＳ２とをビデオ切換部５１０でスーパーインポーズしてＬＣＤパネルなどの表示制御部８１０により表示パネルを駆動している。
【００７５】
【発明の効果】
本発明により、映像データをモニタ部１０８に表示させたまま、同時に映像データを圧縮して記憶媒体に書き込むことができる。
【００７６】
請求項２，３は、請求項１の効果を具体的に実現するための特別な例を示している。
【００７７】
請求項４は、複数系列による映像信号を選択的に表示するか、あるいはスーパーインポーズにより同一表示体に合成して表示するかの操作が可能になるという効果がある。
【００７８】
請求項５は、ＣＰＵまたは記憶媒体から読みだされたデータは、記録された指定解像度の映像デ−タを表示拡大縮小制御部４２０により、指定サイズに拘らず任意の表示サイズおよび表示位置でモニタ−部１０１に表示させられ、今後、本発明はマルチメディアに対応した映像処理分野ではなくてはならない効果が得られる発明である。
【図面の簡単な説明】
【図１】本発明のシステム構成図。
【図２】本発明の概略ブロック図。
【図３】本発明の図２の一部を示す構成図。
【図４】本発明の図３のタイミング図。
【図５】本発明の図２の他の一部を示すブロック図。
【図６】要部のＰＬＬ発振回路部の説明図。
【図７】要部のＰＬＬ発振回路部の説明図。
【図８】要部の動作を示すタイムチャート。
【図９】要部の動作を示すタイムチャート。
【図１０】要部の動作を示すタイムチャート。
【図１１】要部の動作を示すタイムチャート。
【図１２】要部の動作を示すタイムチャート。
【図１３】要部の動作を示すタイムチャート。
【図１４】従来のシステム構成図。
【符号の説明】
１０１：モニター部
１４０：映像信号入力部
１４１：Ｙ／Ｃ分離部
１４２：映像デコーダ部
２１０、２１１：ＡＤコンバータ部
２２０：ディジタイズ制御部
３１０：映像メモリ部
３１１：映像スイッチ
３１２：再生スイッチ
３２０：圧縮伸長制御部
３３０：映像符号圧縮回路部
３４０：映像符号伸長回路部
４１０：ＤＡコンバータ部
４２０：表示拡大縮小制御部
５１０：ビデオスイッチ部
６１０：ＣＰＵＢＵＳ
６２０：ＣＰＵ
７１０：Ｉ／Ｏ制御部
７２０：記憶媒体
７３０：表示信号発生部

Claims (1)

1. 論理演算を行うプロセッサと、
   前記プロセッサにより制御されて動作する書込制御部であって、入力された映像信号を第１映像信号に変換するための第１アナログ・ディジタル変換部を有し、前記第１映像信号を第１記憶媒体に書き込む制御をする書込制御部と、
   表示させるために前記第１記憶媒体から信号を読み出す制御を行う読出制御部と、
   前記プロセッサにより制御されて動作する動画記録再生部であって、前記入力された映像信号を圧縮前の動画データに変換するための第２アナログ・ディジタル変換部を有し、前記動画データを圧縮して第２記憶媒体に記録するとともに、前記第２記憶媒体から再生された信号を伸張し第２映像信号として再生する動画記録再生部と、
   を備え、
   前記書込制御部は前記第１映像信号と前記第２映像信号とを切り換えるための映像切換部を更に有し、
   前記書込制御部は、前記第１アナログ・ディジタル変換部と前記第１記憶媒体を制御することによって、前記第１映像信号で表される映像を縮小して前記第１記憶媒体に書き込む映像縮小機能を有することを特徴とする映像記録再生装置。

Images