JPH07135634A - 映像記録再生装置 - Google Patents
映像記録再生装置Info
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- JPH07135634A JPH07135634A JP5279851A JP27985193A JPH07135634A JP H07135634 A JPH07135634 A JP H07135634A JP 5279851 A JP5279851 A JP 5279851A JP 27985193 A JP27985193 A JP 27985193A JP H07135634 A JPH07135634 A JP H07135634A
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Abstract
度とは独立してデータの取り込みをし、動画の取り込み
速度に関係なくスムーズな動画表示を実現することにあ
る。 【構成】映像信号をデジタル信号化し、映像符合圧縮化
してCPUまたは記憶媒体に取り込むのと平行しなが
ら、CPUに接続されたモニタ−部に映像信号を出力さ
せて、任意の表示サイズで表示され、モニタで表示され
る系統とは独立してAD変換部を備えてその出力データ
を圧縮して記憶する。その結果、CPUまたは記憶媒体
に取り込まれる映像デ−タはフィ−ルドまたはフレ−ム
単位で途切れることなく記録でき、不定なサイズの映像
デ−タをCPUまたは記憶媒体から映像符合伸長化さ
せ、CPUに接続されたモニタ−部に任意の表示サイズ
で表示され、表示されるモニタ−の表示密度に無関係に
デ−タを取り込むことができる。
Description
示すると同時に、映像信号を動画として別系列でデジタ
ル圧縮した後、映像デ−タをCPUまたは記憶媒体に送
り、記憶媒体からの圧縮された映像デ−タをデジタル伸
長させて、ディジタル圧縮された解像度とは独立して任
意位置および任意サイズで拡大、縮小させた動画を再生
させる映像記録再生装置に関する。
信号20を映像デコ−ダ部21に送り、カラ−信号Cと
輝度信号Yと同期信号に分離する。カラ−信号・輝度信
号はADコンバ−タ22(以後、ADCと略称)により
デジタル化し、映像符合圧縮回路部27で符合圧縮され
た映像デ−タはCPU16とバスライン29によりCP
U16または記憶媒体15に送られる。CPU16また
は記憶媒体15から圧縮された映像デ−タはCPUバス
ライン29を通じ、映像符合伸長回路部28に送られて
デ−タ伸長される。伸長されたデ−タは映像メモリ23
に書き込まれ、DAコンバ−タ24(以後、DACと略
称)でアナログ信号化させ、ビデオスイッチ25に送ら
れ、ビデオスイッチ25によりDAC24からの信号と
コンピュ−タ映像信号26を切り替える。そこからの映
像信号をモニタ−部31に送られて表示される。そこ
で、映像信号20をモニタ−部31に出力させながらC
PUバスライン29に映像信号を符合圧縮させ、CPU
16または記憶媒体15に送ろうとした場合、映像信号
20を映像デコ−ダ21、ADC22からデジタル化さ
れた映像デ−タを映像符合圧縮回路部27により符合圧
縮させ、CPUバスライン29を経由し、CPUまたは
記憶媒体に送られる。映像デコ−ダ部21の信号を受け
て圧縮伸長制御回路部30は映像符合圧縮回路部27と
映像符合伸長回路部28を制御している。次に、先に書
き込まれた映像デ−タをCPUまたは記憶媒体からCP
Uバスライン29を通じ映像符合伸長回路部28により
符合伸長させ、映像メモリ23を更新させ、モニタ−部
31に動画として表示される。かかる従来技術に類似す
るものとして、特開平5−41804号公報に公開され
ている。
信号20をフレ−ム単位またはフィ−ルド単位でCPU
または記憶媒体に書き込み作業後、映像メモリ23を更
新するため、映像信号のフレーム単位あるいはフィール
ド単位の少なくとも1/2以下の速度での書き込みとな
り、ここで仮に、フレーム単位とフィールド単位の両者
をまとめて「作業単位」と表現したとすると、映像信号
をモニタ−部31に表示する場合も作業単位の1/2以
下の速度での表示となり、CPUまたは記憶媒体に書き
込まれた映像デ−タを映像符合伸長回路部28により再
生させた場合は、記憶媒体の作業単位が1/2以下のた
め、少なくとも2倍以上の早送りした状態となった映像
デ−タとなってしまう。このように、映像符合圧縮回路
部27で得られた映像デ−タを映像符合伸長回路部28
で符合伸長させ、モニタ−部31上に表示された映像表
示サイズは、映像符合圧縮回路部で圧縮された時の解像
度であるため、モニタ−部31の表示サイズは任意に確
保できなくなり、表示されている画像を拡大するときに
表示画像と同じ画像密度のデータを拡大した場合は、質
の悪い画像が得られるばかりで任意の大きさに拡大する
ことが不可能で、圧縮デ−タのサイズに関わらず任意の
表示サイズが要求されるマルチメディアなどに対応しき
れなくなる。
解像度とは独立してデータの取り込みをし、動画の取り
込み速度に関係なくスムーズな動画表示を実現し、マル
チメディアに対応することにある。
うプロセッサと、前記プロセッサにより制御されて入力
される映像信号を第1記憶媒体に書き込みの制御をする
書込制御部と、前記記憶媒体の信号を読み出して第1映
像信号を表示させる読出制御部とを備えた映像記録処理
装置であって、前記入力される映像信号を動画データと
して第2記憶媒体に記録し、前記第2記憶媒体から第2
映像信号として再生する動画記録再生部を設けたことを
特徴とし、さらに、前記書込制御部には前記第1映像信
号のための第1のアナログ・ディジタル変換部と、前記
動画記録再生部には前記第2映像信号のための第2のア
ナログ・ディジタル変換部を設けたことを特徴とし、さ
らに、前記第2映像信号のための圧縮部と伸長部とを前
記動画記録再生部に設けたことを特徴とし、さらに、前
記第1映像信号と前記第2映像信号とを切り換えるため
の映像切換部を前記書込制御部に設けたことを特徴とす
る請求項3記載の映像記録再生装置。
表示するための拡大縮小制御部を前記読出制御部に設け
たことを特徴とする。
してCPUまたは記憶媒体に取り込むのと平行しなが
ら、CPUに接続されたモニタ−部内に映像信号を任意
の表示サイズで表示し、モニターで表示される系統とは
独立したAD変換部を備えてその出力データを圧縮して
記憶する。その結果、CPUまたは記憶媒体に取り込ま
れる映像デ−タはフィ−ルドまたはフレ−ム単位で途切
れることなく、表示される解像度以外の解像度でも記録
でき、不定なサイズの映像デ−タをCPUまたは記憶媒
体から映像符合伸長化させ、CPUに接続されたモニタ
−部に任意の表示サイズで再生、表示される。
であり、アナログ映像信号またはディジタル映像信号1
01が映像信号分離部102に入力され、そのまま第1
映像信号として書込制御部103により第1映像記憶部
105に記憶され、読出制御部106により表示部10
8で表示される。ここでさらに分岐された入力映像信号
が動画記録再生部109により第2映像信号として取り
込まれ、書込制御部103内のスイッチ部104で切り
換えられて、第1映像記憶部105に記憶され、読出制
御部106で必要に応じて表示画面に合わせて拡大縮小
されて、スイッチ部107で第1映像信号と第2映像信
号とがスーパーインポーズされる。かかる映像信号の操
作はCPUおよび第2映像記憶部112を内蔵した、例
えばパーソナルコンピュータ(PC本体)111により
CPUBUS113を介して制御される。110はPC
本体の入力操作をするためのマウスである。本発明は、
同一出願人による特開平4−307876号の技術をさ
らに改良したものである。
部141にて輝度信号Yと色信号Cに分離し、映像デコ
ーダ部142にて色信号VVS1{R色・G色・B色ま
たはY(輝度)・U/V(色相)成分}と水平同期信号
HSTVと垂直同期信号VSTVに分離する。得られた
色信号はADコンバ−タ部(ADC)210と他のAD
コンバータ部211へ送られてデジタル信号化される。
ADC210からの信号は映像スイッチ311を介して
映像メモリ部310に記憶される。記憶された信号は、
DAコンバータ部(DAC)410でアナログ信号に変
換されて、ビデオスイッチ部510を介してモニタ部1
01で表示される。他のADC211からの信号は映像
符号圧縮回路部330でデータ圧縮され、CPU620
と圧縮伸長制御部320で制御され、共通バス610を
介して記憶媒体720に記憶される。
スイッチ312が端子1から2へ切り替わると、記憶媒
体720の圧縮されたデータは、映像符号伸長回路部3
40により伸長されて映像メモリ部310に記憶され、
表示拡大縮小制御部420で任意の拡縮あるいは大きさ
に制御されて、DAC410からビデオスイッチ510
を経てモニタ部101で表示される。ここで映像信号は
ADC210と211で2系列に分けられ、モニタ10
1で表示される表示解像度あるいは表示サイズで表示さ
れることになるが、他の系列ADC211による信号
は、表示モニタの仕様に無関係で独立して映像データを
取り込むことができる。圧縮伸長制御部320と映像符
号圧縮部330と映像符号伸長部340に関わる機能
は、国際標準勧告案JPEG(Joint Photographic Exp
erts Group)方式による米C-Cube Microsystems 社製I
CチップCL550によって実現されている。関連する
応用技術については、CQ出版社刊「インターフェー
ス」(1991年12月号第218頁〜第222頁)に詳述されてい
る。
の周辺回路の詳細なブロック回路図を示し、これを説明
する。
として、例えばソニ−社製CXK1206又は富士通社
製MB81C1501を用いている。ここでは、3ポー
ト映像メモリ310の書込ポートのみを用いて説明す
る。この3ポート映像メモリ310の書込ポートについ
ては、ソニー社製のデータシート71215−STの第
21頁から第26頁までに特性タイミングチャートが記
載されている。上記3ポート映像メモリ310は960
行(COLUMN)×306列(ROW)×4ビット構
成であり、これがR,G,Bに対してそれぞれ設けられ
る。従って、一有効水平走査期間を960×3で量子化
したデータを記憶することが可能である。
セスは行をブロック単位、列をライン単位として行なわ
れる。3ポート映像メモリ310において、DIN0〜
DIN3はディジタルRGB信号を入力するデータ入力
端子、ADD0〜ADD3はアドレス入力端子、CKW
0はポート0シフト信号端子、INC0はポート0ライ
ンインクリメント端子、HCLR0はポート0水平クリ
ア端子、VCLR0はポート0垂直クリア端子、WE
(負論理 )はポート0ライトイネーブルの信号端子で
ある。上記ディジタルRGB信号のR,G,Bは、それ
ぞれ例えば4ビット信号である。
信号から水平同期信号HSTV、垂直同期信号VSTV
及びアナログRGB信号を抽出して出力する入力映像信
号回路を示し、221は水平書込ドットクロック信号H
WDCK及び基本同期信号BSYNCを出力する水平書
込ドットクロック発生回路を示し、222は水平書込開
始信号HWS及びHCLR0信号を出力する水平書込開
始カウンタを示し、223は水平書込回数信号HWTを
出力する水平書込回数カウンタを示す。また、符号22
4は垂直書込ラインクロック信号VWLCKを出力する
垂直書込ラインクロック発生回路を示し、225は垂直
書込開始信号VWSを出力する垂直書込開始カウンタを
示し、226は垂直書込回数信号VWTを出力する垂直
書込回数カウンタを示し、227は3ポート映像メモリ
310の垂直方向の書込開始位置を指定する垂直書込オ
フセット信号VWOFT及びポート0ラインインクリメ
ントINC0を出力する垂直書込オフセットカウンタを
示している。また、OR回路228は垂直書込ラインク
ロック信号VWLCKと垂直書込オフセット信号VWO
FTのいずれかをポート0ラインインクリメント信号I
NC0として出力するものであり、AND回路229は
水平書込ドットクロック信号HWDCK、水平書込開始
信号HWS、水平書込回数信号HWTの反転出力、垂直
書込開始信号VWSおよび垂直書込回数信号VWTの反
転出力の論理積を作成し、書込許可信号WENBLを出
力するものであり、NOR回路230は垂直同期信号V
STV、HCLR0信号、OR回路228の出力信号及
びAND回路229が出力する書込許可信号WENBL
のOR−NOT論理演算を行い、ポートライトイネーブ
ル信号WEを出力するものである。
同期信号HSTVは水平書込ドットクロック発生回路2
21、水平書込開始カウンタ222、水平書込回数カウ
ンタ223及び垂直書込開始カウンタ225に与えられ
る。又、同じく入力映像信号回路140で抽出された垂
直同期信号VSTVは垂直書込ラインクロック発生回路
224、垂直書込開始カウンタ225、垂直書込回数カ
ウンタ226、垂直書込オフセットカウンタ227、3
ポート映像メモリ310のポート垂直クリア端子VCL
R0及びNOR回路230に与えられる。
て与えられる水平書込ドットクロック信号HWDCKを
サンプリングのタイミングとして、アナログRGB信号
LSTVにディジタル変換して、ディジタル変換したR
GB信号LSTVを3ポート映像メモリ310に出力す
る。水平書込ドットクロック発生回路221は、CPU
620で指定された周波数で水平同期信号HSTVに同
期した水平書込ドットクロック信号HWDCKを発生す
る。この水平書込ドットクロック信号HWDCKは上記
ADC210へクロック信号CKADとして与えられる
他、水平書込開始カウンタ222、水平書込回数カウン
タ223及びAND回路229へ送出される。3ポート
映像メモリ310は適当なブロック単位に分けられてア
ドレスプリセットが行われる。ここに、3ポート映像メ
モリ310のアドレスプリセットのブロック単位を60
ドット、アナログ映像信号の一有効水平走査期間を64
(μs)とした場合、上記水平書込ドットクロック発生
回路221で発生される水平書込ドットクロック信号H
WDCKの周波数は、 (ブランキング期間+有効画期間/有効画期間)比=
1.2 とすると、 1.2×60(ドット)/64・10ー6(s)=1.1
3(MHZ) になる。このため、水平書込ドットクロック信号HWD
CKにより一有効水平走査期間のアナログRGB信号が
60×3ドットで量子化されることになる。実際には3
ポート映像メモリ310は960ドット(16ブロッ
ク)により一有効水平走査期間のデータを格納するよう
に構成されているから、ディジタルR、G、B信号のそ
れぞれに対し60ドットを1ブロックとして最大で16
ブロックまで使用でき、この場合には 1.13(MHZ)×16(ブロック)=18(MHZ) の水平書込ドドットクロックHWDCKにより一有効水
平走査期間のディジタルRGB信号をブロック単位で書
き込める。
回路221は3ポート映像メモリ310のアドレスプリ
セットのブロック単位(60ドット)及び使用するブロ
ックの数(1〜16)の値に基づく周波数の水平書込ド
ットクロック信号HWDCKを出力する。なお、使用す
るブロックの数の値はパーソナルコンピュータ内のCP
U620が設定する。
1は3ポート映像メモリ310のポートシフト信号端子
CKW0(3ポート映像メモリ310の水平方向の書込
許可と書込アドレスをドット単位でインクリメントする
信号)のクロックとして用いられる基本同期信号BSY
NCを発生する。ここで、クロック信号CKADと基本
同期信号BSYNCについて考察すると、アナログRG
B信号をディジタル変換するクロック信号CKADの周
期は、基本同期信号BSYNCに同期し、3ポート映像
メモリ310の水平方向の書込許可制御とドット単位で
インクリメント制御を行なう。
21により発生された基本同期信号BSYNCは、各制
御回路に対して基本的な同期をとる信号として、水平書
込開始カウンタ222、水平書込回数カウンタ223、
垂直書込ラインクロック発生回路224、垂直書込開始
カウンタ225、垂直書込回数カウンタ226、垂直書
込オフセットカウンタ227及び3ポート映像メモリ3
10へ与えられる。また、垂直書込ラインクロック発生
回路224は垂直同期信号VSTVに同期し、垂直同期
信号VSTVの周波数のN倍の周波数の垂直書込ライン
クロック信号VWLCKを発生し、垂直書込回数カウン
タ226及びOR回路228へ送出する。なお、上記N
倍の値はパーソナルコンピュータ内のCPU620が設
定する。Nの値は水平書込ドットクロック発生回路22
1に適合した縦横比に基づいて定められる。
同期信号HSTVによりリセットされ、水平書込ドット
クロック信号HWDCKのCPU620により指定され
たクロック数をカウントし、アナログ映像信号の有効水
平走査期間中をCPU620により指定されたドット位
置から量子化を許可する水平書込開始信号HWSを送出
する。この水平書込開始信号HWSが与えられると、水
平書込開始カウンタ222は3ポート映像メモリ310
にポート0水平クリア信号HCLR0を1クロックだけ
送出する。
同期信号HSTVによりリセットされ、水平書込開始信
号HWSが与えられると、水平書込ドットクロック信号
HWDCKのクロックのカウントを開始し、アナログ映
像信号の有効水平走査期間のCPU620により指定さ
れたクロック間だけ、アナログRGB信号の量子化を許
可する水平書込回数信号HWTを送出する。従って、水
平書込回数カウンタ223は有効水平走査期間を制御す
ることになり、水平方向についてどの部分まで画像を有
効とするか選定できる。
同期信号VSTVによりリセットされ、水平同期信号H
STVのクロック数をカウントし、映像信号VSTVの
垂直有効走査期間中、CPU620により指定されたラ
イン位置から、有効水平走査のアナログRGB信号の量
子化を許可する垂直書込開始信号VWSをAND回路2
29及び垂直書込回数カウンタ226へ出力する。そこ
で、垂直書込回数カウンタ226は垂直同期信号VST
Vによりリセットされ、垂直書込開始信号VWSが与え
られると、垂直書込ラインクロック信号VWLCKのク
ロックのカウントを開始し、アナログ映像信号の垂直有
効走査期間内をCPU620により指定されたライン間
だけ、アナログRGB信号の量子化を許可する垂直書込
回数信号VWTを送出する。従って、垂直書込回数カウ
ンタ226により垂直有効走査期間が制御されることに
なり、垂直方向についてどのライン部分まで画像を有効
とするか決定される。
する水平方向の書込位置、すなわちCOLUMN方向の
書込位置は、アドレス・プリセットモードにより、CP
U620が、量子化したディジタルRGB信号の60×
3ビットを1ブロックとして、ブロック指定して行う。
このときのブロック指定はアドレス入力信号ADD0〜
ADD3によって16段階で行なう。すなわち、アドレ
ス入力信号ADD0〜ADD3はCPU620より設定
される。また、3ポート映像メモリ310の表示画面に
対する垂直方向の書込位置は垂直書込オフセットカウン
タ227により設定される。すなわち、垂直書込オフセ
ットカウンタ227は垂直同期信号VSTBによりリセ
ットされ、基本同期信号BSYNCに同期しながら3ポ
ート映像メモリ310の垂直方向の書込位置をオフセッ
トする垂直書込オフセット信号VWOFT及びラインイ
ンクリメント信号INC0をCPU620により指定さ
れたライン数のクロックを送出し、3ポート映像メモリ
310の垂直方向の書込位置を制御する。
21〜230及びその周辺回路の動作について、図4の
タイミングチャートを参照して説明する。
レベル『H』になると(図4(a)参照)、垂直書込開
始カウンタ225、垂直書込回数カウンタ226及び垂
直書込オフセットカウンタ227がリセットされ、垂直
書込開始信号VWS及び垂直書込回数信号VWTがロー
レベル『L』になる(図4(d)及び(e)参照)。 (2)垂直書込オフセットカウンタ227は基本同期信
号BSYNCから垂直書込オフセット信号VWOFT作
成して、この垂直書込オフセット信号VWOFTのクロ
ックを2クロック分だけ出力する(図4(h)参照)。
この垂直書込オフセット信号VWOFTがOR回路22
8を介して3ポート映像メモリ310のポート0ライン
インクリメント信号端子INC0に与えられ、3ポ−ト
映像メモリ310は垂直方向のアドレスが2回インクリ
メントされることになり、3ポート映像メモリ310内
のどの水平ラインから書込を開始するかがオフセットさ
れる。
は水平同期信号HSTVのクロック数がCPU620に
より指定された数になると、垂直書込開始信号VWSを
ハイレベル『H』にして、垂直有効走査期間の量子化を
許可する(図4(d)参照)。これにより、アナログ映
像信号による画面のどの水平ラインを有効とするか制御
できる。
のクロックを得た3ポート映像メモリ310は、上記
(2)の動作により垂直書込アドレスがオフセットさ
れ、水平同期信号HSTVがハイレベル『H』になる
(図4(j)参照)と、水平書込開始カウンタ222及
び水平書込回数カウンタ223がリセットされ、水平書
込開始信号HWS及び水平書込回数信号HWTをローレ
ベル『L』にする(図4(n)及び(o)参照)。又、
水平書込ドットクロック発生回路221は水平書込ドッ
トクロック信号HWDCKを出力する(図4(m)参
照)。この水平書込ドットクロック信号HWDCKを受
けたADC210は、水平書込ドットクロック信号HW
DCKをサンプリングホールド信号及びデータラッチ信
号として動作し、アナログRGBをサンプリングする。
書込ドットクロック信号HWDCKのクロック数をカウ
ントし、そのカウント値がCPU620により指定され
た数になると、水平書込開始信号HWSをハイレベル
『H』にして、有効水平走査期間の量子化を許可する
(図4(n)参照)。これと同時に、水平書込開始カウ
ンタ222は3ポート映像メモリ310のポート0水平
クリア信号HCLR0に1クロック出力して、書き込み
準備をする。
『H』の水平書込開始信号HWS、反転入力されるロー
レベル『L』の垂直書込回数信号VWTの論理積条件を
作成し、水平書込ドットクロック信号HWDCKを書込
許可信号WENBLとして、NOR回路230へ送出す
ることになる。さらに、NOR回路230はハイレベル
『H』のポート0水平クリア信号HCLR0、ハイレベ
ル『H』の垂直同期信号VSTV、ハイレベル『H』の
垂直書込オフセット信号VWOFT又は垂直書込ライン
クロック信号VWLCK及び書込許可信号WENBLの
NOT−OR条件の論理演算を行い、3ポート映像メモ
リ310のライト0イネーブル信号端子にライトイネー
ブル信号WEとして送出する。
ブル信号WEを受けて書込み可となり、ADC210か
ら出力されるディジタルRGB信号が書き込まれる。同
時に、水平書込回数カウンタ223は水平書込ドットク
ロック信号HWDCKのクロック数をカウントしてお
り、そのカウント値がCPU620により指定された数
になるまで、輝度信号LSTVの書き込みを許可する。
そして、カウント値が指定された数になると、水平書込
回数カウンタ223は水平書込回数信号HWTをハイレ
ベル『H』にし、書込を禁止する(図4(o)参照)。
が書き込まれている間、垂直書込ラインクロック発生回
路224が垂直書込ラインクロック信号VWLCKを出
力するまでの間は、同一の垂直方向のラインアドレスに
対して、水平方向の書込みが行なわれる。そして、垂直
書込ラインクロック発生回路224が垂直書込ラインク
ロック信号VWLCKを、3ポート映像メモリ310の
ポート0ラインインクリメントINC0信号として送出
すると、3ポート映像メモリ310の垂直方向の書込ラ
インアドレスが「1」進む。
み、垂直書込ラインクロック発生回路224から出力さ
れる垂直書込ラインクロック信号VWLCKのクロック
数がCPU620により指定されたライン数になると、
垂直書込回数カウンタ226は垂直書込回数信号VWT
をハイレベル『H』にして、垂直有効走査期間に対し、
3ポート映像メモリ310の書込を停止する(図4
(e)参照)。この書込の停止は次の垂直同期信号VS
TVがハイレベル『H』になるまで続く。
な流れに対して、垂直書込ラインクロック発生回路22
4と水平書込ドットクロック発生回路221をCPU6
20で任意の周波数に可変し、ADC210及び3ポー
ト映像メモリ310に出力する制御信号を制御すること
により、CPU620を常時用いることなく入力映像信
号140を3ポート映像メモリ310に任意の縮小サイ
ズで書き込みの実現ができる。
ティブ論理としたが、ローレベル『L』をアクティブ論
理としても同じである。
映像信号の任意の解像度、任意のアスペクト比、任意の
領域のウィンドウ表示及びマルチストロボ静止画像の映
像テクニックを、パーソナルコンピュータ内のCPU6
20により容易に操作できる。
620が、3ポート映像メモリ310に直接映像データ
を書き込む場合の動作を、図2に戻って説明する。
ディジタルRGB映像信号は、映像スイッチ311を経
て映像メモリ310に記憶されると同時に、ADC21
1からディジタルRGB映像信号が、映像圧縮伸長制御
部320の制御のもとに映像符号圧縮回路部330に入
り、データ圧縮されて記憶媒体720に記憶される。
スイッチ312が連動してそれぞれ2と4に切り替わ
り、映像符号伸長回路部340を介して映像伸長されて
映像メモリ310に記憶され、表示拡大縮小制御部42
0の制御により表示の拡大縮小の制御をされ、DAC4
10を経た映像信号VVS3と表示信号発生部730か
らの映像信号VVS2とがスーパーインポーズされてビ
デオスイッチ部510から505とする映像信号が表示
体のモニタ部101に送られる。すなわち、表示拡大縮
小制御部420はCPU620により制御された条件に
基づいて、3ポート映像メモリ310及びDAC410
へクロック信号HDCK及び水平読出ドットクロック信
号HDDAを送出する。3ポート映像メモリ310のデ
ィジタルRGB信号LSMEMは読出制御信号により読
み出される。また、DAC410は3ポート映像メモリ
310から読み出されたディジタルRGB信号LSME
Mを、映像信号VVS3に変換してビデオスイッチ51
0へ送出する。ビデオスイッチ510は表示拡大縮小制
御部420の出力信号VSELに基づいてスイッチング
制御され、DAC410から出力される映像信号VVS
3を色信号入力端子506から到来する映像信号VVS
2にスーパ−インポーズし、色信号出力端子505から
出力する。
グに係る回路について詳述する。図5は、図2に示した
表示拡大縮小制御部420及びその周辺回路のブロック
回路図である。又、ここに示される3ポート映像メモリ
310は、3つの入出力ポートのうち読出ポートが使用
される。ソニー社製CXK1206のデータシート番号
71215−STの第27頁〜第31頁には、上記の読
出ポートに係るタイミングキャ−トが記載されている。
使用するポートは上記データシート第2頁のリードポー
ト1である。
動クロック信号HDCKがポート1シフト信号端子CK
R1に、メモリ垂直/水平リセット信号MRSTがポー
ト1垂直クリア端子VCLR1に、水平方向リセット信
号HRSTがポート1水平クリア端子HCLR1に、垂
直オフセット信号VROFT又は垂直ラインクロック信
号VRLCKがポート1ラインインクリメント端子IN
C1に、ポート1出力イネーブルRE1(負論理)がポ
ート1出力イネーブル端子RE1(負論理)にそれぞれ
与えられる。又、アナログRGB信号LSMEM(R,
G,B中の1データがそれぞれ)がポート1データ出力
DO10〜DO13から読み出される。
CKR1,ポート1垂直クリアVCLR1、ポート1水
平クリア信号HCLR1、ポート1ラインインクリメン
ト信号INC1、ポート1出力イネーブルRE1(負論
理)により、読出制御されるアナログRGB信号LSM
EMは、R,G,B毎に例えば4ビットで、それぞれポ
ート1データ出力DO10〜DO13より出力される。
力端子CNTに入力される切換信号VSELにより、A
端子又はB端子の入力をコモン端子Cから出力する。具
体的には、切換信号VSELがハイレベル『H』のとき
にB端子の入力を、ローレベル『L』のときにA端子の
入力を、それぞれC端子から出力する。図示のCPU6
20は、パーソナルコンピュータ内のCPUバス610
を介して各部を制御する。また、421は水平基準読出
ドットクロック信号HBDCKを出力する水平基準読出
ドットクロック発生器を示し、422は水平読出開始信
号HRSA及び水平読出方向リセット信号HRSTを出
力する水平読出開始カウンタを示し、423は水平基準
開始信号HRSBを出力する水平64クロックカウンタ
を示し、424は水平読出回数信号HRTを出力する水
平読出回数カウンタを示し、425は水平読出ドットク
ロック信号HDDAを出力する水平読出ドットクロック
発生器を示す。また、メモリ垂直読出オフセットカウン
タ426は、水平基準読出ドットクロック発生器421
に同期したカウント数で、3ポート映像メモリ310の
垂直方向の読出しラインのオフセットラインを決定する
垂直読出オフセット信号VROFTを出力する。垂直ブ
ランキング数カウンタ427は垂直ブランキング終了信
号VBEを出力し、垂直読出開始カウンタ428は垂直
読出開始信号VRSを出力し、垂直読出回数カウンタ4
29は垂直読出回数信号VRTを出力し、垂直読出ライ
ンクロック発生器430は垂直読出ラインクロック信号
VRLCKを出力する。AND回路431はスーパーイ
ンポーズさせる信号VSELを出力し、OR回路432
は垂直読出オフセット信号VROFTと垂直読出ライン
インクリメント信号VRLCKを、ポート1ラインイン
クリメント信号INC1として出力し、NOR回路43
3はリードイネーブルRE1信号を出力する。また、符
号434、435はトライステート回路、436はイン
バータ回路を示す。
VS2はビデオスイッチ510のA端子に与えられる。
入力端子506の水平同期信号を成す同期端子507か
ら到来する水平同期信号HSPCは、水平基準読出ドッ
トクロック発生器421、水平読出開始カウンタ42
2、水平64クロックカウンタ423、水平読出回数カ
ウンタ424、垂直ブランキング数カウンタ427、垂
直読出開始カウンタ428、垂直読出回数カウンタ42
9、垂直読出ラインクロック発生器430に与えられる
と共に、垂直同期信号VSPCは、3ポート映像メモリ
310、垂直読出オフセットカウンタ426、垂直ブラ
ンキング数カウンタ427、垂直読出開始カウンタ42
8、垂直読出回数カウンタ429、垂直読出ラインクロ
ック発生器430に与えられて、同期信号端子490、
491へそれぞれ送出される。
期信号VSPCの入出力について、図6を用いて説明す
る。
SPCは、バッファ62,61を介して同期信号端子4
90,491及び表示拡大縮小制御部420中の図5に
示す所要回路へ与えられる。このバッファ61,62は
インピーダインズ変換・波形整形等の機能を有し、画像
処理装置が縦続接続される場合でも、上記同期信号の的
確な伝送に寄与する。また、水平同期信号HSPCは水
平基準読出ドットクロック発生器421内のPLL回路
63へ与えられ、CPU620により指定された水平画
面全体の水平解像度の周波数として水平基準読出ドット
クロックHBDCKが発生される。
成される。つまり、信号線70から水平同期信号HSP
Cが位相比較器71へ与えられ、また、N分周器74の
出力が位相比較器71へ与えられ、位相比較器71では
これらの信号の位相比較を行って位相差に対応したパル
ス幅の信号を出力する。位相比較器71の出力はローパ
スフィルタLPF72に与えられ平滑化され、電圧制御
発振器VCO73へ与えられる。VCO73は与えられ
る電圧に応じた周波数で発振し、これが水平基準読出ド
ットクロックHBDCKとされて各部へ送出されると共
に、N分周器74へ与えられ、水平同期信号HSPCの
周波数にまで分周されて位相比較器71へ戻される。こ
の結果、水平同期信号HSPCに同期した水平基準読出
ドットクロックHBDCKが作成される。
水平読出開始カウンタ422、水平64クロックカウン
タ423及び水平読出回路カウンタ424は、水平同期
信号HSPCによりそのカウント値がそれぞれリセット
される。さらに、同期端子508から到来する垂直同期
信号VSPCは、3ポート映像メモリ310のポート1
垂直クリアVCLR1、NOR回路433、垂直読出オ
フセットカウンタ426、垂直ブランキング数カウンタ
427、垂直読出開始カウンタ428、垂直読出回数カ
ウンタ429、垂直読出ラインクロック発生器430及
び同期端子491へそれぞれ送出される。また、垂直読
出オフセットカウンタ426、垂直ブランキング数カウ
ンタ427、垂直読出開始カウンタ428および垂直読
出回数カウンタ429は、垂直同期信号VSPCにより
そのカウント値がそれぞれリセットされる。
421より発生された信号HBDCKは、水平読出開始
カウンタ422、水平64クロックカウンタ423、水
平読出回数カウンタ424、垂直読出オフセットカウン
タ426に与えられると共に、トライステート回路43
5を介して3ポート映像メモリ310のクロック信号H
DCKとして、3ポート映像メモリ310のポート1シ
フト信号端子CKR1に送出される。
5は、水平64クロックカウンタ423からの水平読出
開始信号HRSBを基準とし、水平同期信号HSPCの
周波数のN1倍の周波数の信号を出力するPLL回路に
より構成されており、水平読出ドットクロック信号HD
DAを出力する。この水平読出ドットクロック発生器4
25により発生された水平読出ドットクロック信号HD
DAは、トライステート回路434を介して3ポート映
像メモリ310のクロック信号HDCKとして3ポート
映像メモリ310のポート1シフト信号端子CKR1及
びDAC410へ与えられ、ディジタルRGB信号LS
MEMの読出クロック信号及びDAC410の変換クロ
ック信号として用いられる。
0は垂直同期信号VSPCに同期し、垂直同期信号VS
PCの周波数のN2倍の周波数の信号を出力するPLL
回路により構成されており、垂直読出ラインクロック信
号VRLCKを出力する。この垂直読出ラインクロック
発生器430により発生された垂直読出ラインクロック
信号VRLCKは、OR回路432を介して3ポート映
像メモリ310の垂直方向のアドレスであるラインアド
レスを進めるポート1ラインインクリメント端子INC
1に与えられると共に、OR回路432、NOR回路4
33を介してポート1出力イネーブルRE1端子(負論
理)へ与えられる。
基準読出ドットクロック信号HBDCK、水平読出ドッ
トクロック信号HDDA及び垂直読出ラインクロック信
号VRLCKにより、基本的なタイミングを得ている。
は3ポート映像メモリ310の読出ラインの開始オフセ
ットライン位置を決めるため、垂直同期信号VSPCに
よりカウント値がリセットされた後に、水平基準読出ド
ットクロック発生器421から出力される水平基準読出
ドットクロック信号HBDCKに同期しながら、3ポー
ト映像メモリ310の垂直方向のラインアドレスを歩進
する垂直オフセット信号VROFTをOR回路432へ
送出する。
には映像信号VVS2の垂直バックポーチ領域を削除さ
せるためのカウンタ(図示せず)がある。このカウンタ
は水平同期信号HSPCのクロック数をカウントし、垂
直バックポーチ領域を過ぎると垂直ブランキング終了信
号VBEを垂直読出開始カウンタ428へ出力する。垂
直読出開始カウンタ428は垂直ブランキング数カウン
タ427から送出される許可信号(垂直ブランキング終
了信号VBE)を受けて、水平同期信号HSPCのクロ
ック数をカウントし、3ポート映像メモリ310からの
垂直方向に対する読出開始許可信号(垂直読出開始信
号)をVRS垂直読出回数カウンタ429へ出力する。
垂直読出回数カウンタ429は垂直読出開始カウンタ4
28から送出される許可信号(制御信号VRS)を受け
て、水平同期信号HSPCのクロック数をカウントし、
3ポート映像メモリ310からの垂直方向に対する読出
期間を示す信号、すなわち垂直読出回数信号VRTをA
ND回路431へ出力する。
トカウンタ426、垂直ブランキング数カウンタ42
7、垂直読出開始カウンタ428、垂直読出回数カウン
タ429及び垂直読出ラインクロック発生器430によ
り、3ポート映像メモリ310に対する垂直方向の読出
し制御が行われる。
がカウントする水平基準読出ドットクロック信号HBD
CKのクロック数、垂直ブランキング数カウンタ427
がカウントする水平同期信号HSPCのクロック数、垂
直読出開始カウンタ428がカウントする水平同期信号
HSPCのクロック数及び垂直読出回数カウンタ429
がカウントする水平同期信号HSPCのクロック数、垂
直読出ラインクロック発生器430内のPLL回路内の
N分周器の値は、パーソナルコンピュータ内のCPU6
20がそれぞれ所要の値を設定する。
基準読出ドットクロック発生器421から送出される水
平基準読出ドットクロック信号HBDCKのクロック数
をカウントし、3ポート映像メモリ310の水平方向に
対する読出開始許可信号(水平読出開始信号HRSA)
を水平64クロックカウンタ423へ送出する。水平6
4クロックカウンタ423は水平読出開始カウンタ42
2から送出される許可信号(水平読出開始信号HRS
A)を受けて、水平基準読出ドットクロック発生器42
1から出力される水平基準読出ドットクロック信号HB
DCKのクロック数をカウントする。そして、そのカウ
ント値が3ポート映像メモリ310の読出時の特性であ
る64クロックになると、水平読出開始信号HRSBを
水平読出ドットクロック発生器425、水平読出回数カ
ウンタ424及びAND回路431へ出力する。水平読
出回数カウンタ424は水平基準読出ドットクロック発
生器421から送出される水平基準読出ドットクロック
信号HBDCKのクロック数をカウントし、3ポート映
像メモリ310の水平方向に対する読出期間の許可信号
(水平読出回数信号HRT)をAND回路431へ送出
する。
水平64クロックカウンタ423及び水平読出回数カウ
ンタ424により、3ポート映像メモリ310に対する
水平方向の読出制御が行われる。なお、水平基準読出ド
ットクロック発生器内と水平読出ドットクロック発生器
内のPLL回路内の分周器の値、水平読出開始カウンタ
422がカウントする水平基準読出ドットクロック信号
HBDCKのクロック数、水平読出回数カウンタ424
がカウントする基準ドットクロック信号HBDCKのク
ロック数は、パーソナルコンピュータ内のCPU620
がそれぞれ所要の値に設定する。
ついて、図8、図9、図10及び図11を参照して説明
する。なお、図8は3ポート映像メモリ310の垂直方
向の読出許可のタイミングチャートであり、図9は3ポ
ート映像メモリ310の垂直オフセットのタイミングチ
ャートであり、図10は3ポート映像メモリ310の水
平方向の読出許可のタイミングチャートであり、図11
は3ポート映像メモリ310の水平方向の読み出しのタ
イミングチャートである。
向の読出許可について、図8を参照して説明する。垂直
同期信号VSPCがハイレベル『H』になると(図8
(a)参照)、垂直ブランキング数カウンタ427、垂
直読出開始カウンタ428及び垂直読出回数カウンタ4
29がリセットされ、垂直ブランキング終了信号VB
E、垂直読出開始信号VRS及び垂直読出回数信号VR
Tがそれぞれローレベル『L』になり(図8(d),
(e),(f)参照)、垂直ブランキング数カウンタ4
27が垂直同期信号HSPCのクロック数をカウント
し、垂直バックポーチ領域を過ぎると垂直ブランキング
終了信号VBEをハイレベル『H』にする(図8(d)
参照)。垂直ブランキング終了信号VBEがハイレベル
『H』になると、垂直読出開始カウンタ428が水平同
期信号HSPCのクロック数のカウントを開始する。そ
して、垂直読出開始カウンタ428がCPU620の設
定した値をカウントすると、垂直読出開始信号VRSを
ハイレベル『H』にする(図8(e)参照)。垂直読出
開始信号VRSか゛ハイレベル『H』になると、3ポー
ト映像メモリ310の垂直方向に対して、ディジタルR
GB信号LSMEMの読みだしの開始が許可されたこと
になるので、垂直読出回数カウンタ429が水平同期信
号HSPCのクロック数のカウントを開始する。垂直読
出回数カウンタ429がCPU620により設定された
値をカウントすると、垂直読出回数信号VRTをハイレ
ベル『H』にする(図8(f)参照)。
イレベル『H』、水平読出回数信号HRTがローレベル
『L』であるときに、水平読出開始信号VRSか゛ハイ
レベル『H』であり、かつ垂直読出回数信号VRTがロ
ーレベル『L』である期間だけ、AND回路431から
ハイレベル『H』のスーパーインポーズさせる信号VS
ELが出力される垂直方向に対して条件が整う。従っ
て、3ポート映像メモリ310では、この間の水平方向
の読出許可に基づいてディジタルRGB信号LSMEM
の読み出しが行われる。
フセットについて、図9を参照して説明する。垂直同期
信号VSPCがハイレベル『H』になると(図9(a)
参照)、垂直読出オフセットカウンタ426はリセット
され、水平基準読出ドットクロック信号HBDCKのク
ロック数のカウントを開始する。この垂直読出オフセッ
トカウンタ426がCPU620の設定した値をカウン
トしながら、垂直読出オフセット信号VROFTをOR
回路432を介して3ポート映像メモリ310のポート
1ラインインクリメントINC1に与え(図9(c)参
照)、3ポート映像メモリ310の垂直方向の読出アド
レス値をオフセットする。
号VSPC及び垂直読出オフセット信号VROFTが与
えられているので、リードイネーブル信号RE1(負論
理)が3ポート映像メモリ310のリードイネーブル端
子RE1(負論理)に与えられ、CPU620により設
定された値をカウントすると垂直オフセットがなされる
ため、垂直読出オフセットカウンタ426は垂直読出オ
フセット信号VROFTの出力を次の垂直同期信号VS
PCの到来まで停止する。
向の読出し許可について、図10を参照して説明する。
水平同期信号HSPCが出力されると、水平読出開始カ
ウンタ422、水平64クロックカウンタ423及び水
平読出回数カウンタ424がリセットされ、水平読出開
始信号HRSA、水平読出開始信号HRSB及び水平読
出回数信号HRTか゛ローレベル『L』になる(図10
(c),(d),(e)参照)。そこで、水平読出開始
カウンタ422は水平基準読出ドットクロック発生器4
21が出力する水平基準読出ドットクロック信号HBD
CKのクロック数をカウントし、そのカウント値がCP
U620に設定した値になると、水平読出開始信号HR
SAをハイレベル『H』にする(図10(c)参照)。
水平読出開始信号HRSAがハイレベル『H』になる
と、水平64クロックカウンタ423が基準読出ドット
クロック信号HBDCKのクロック数のカウントを開始
し、そのカウント値が64になると、水平読出開始信号
HRSBをハイレベル『H』にする(図10(d)参
照)。すると水平読出ドットクロック発生器425は、
水平読出開始信号HRSBに位相ロックされる。なお、
水平64クロックカウンタ423は3ポート映像メモリ
310の特性上、「64」のカウント値で水平読出開始
信号HRSBのハイレベル『H』を生じるもので、64
に限る訳ではない。
ル『H』になると、3ポート映像メモリ310の水平方
向の読出が許可されたことになり、水平読出回数カウン
タ424は水平基準読出ドットクロック信号HBDCK
のクロック数のカウントを開始し、そのカウント値がC
PU620の設定した値になると、水平読出回数信号H
RTをハイレベル『H』にする(図10(e)参照)。
『H』、垂直読出回数信号VRTがローレベル『L』で
あるときに、水平読出開始信号HRSBがハイレベル
『H』であり、かつ水平読出回数信号HRTがローレベ
ル『L』である期間だけ、水平読出回数信号HRTを受
けるAND回路431からは、ハイレベル『H』のスー
パーインポーズ許可させる信号VSELが出力される。
従って、3ポート映像メモリ310では、この間の垂直
方向の読出許可に基づいて、ディジタルRGB信号LS
MEMが読み出される。
向の読み出しについて、図11を参照して説明する ス
ーパーインポーズさせる信号VSELがハイレベル
『H』となり(図11(c)参照)、水平読出ドットク
ロック発生器425が出力する水平読出ドットクロック
信号HDDAのクロックに基づいて(図11(b)参
照)、3ポート映像メモリ310からのディジタル信号
LSMEMの読みだし及びDAC410のアナログ変換
が行われる。このときのリードイネーブル信号RE1も
示されている(図11(d)参照)。
デオスイッチ510のA点に入力され、又、3ポート映
像メモリ310から読み出され、DAC410によりア
ナログ変換された映像信号VVS3はビデオスイッチ5
10のB点に入力されている。従って、スーパーインポ
ーズさせる信号VSELによるビデオスイッチ510の
切り換えにより、ビデオスイッチ510の出力である映
像信号VVS4は、映像信号VVS2に対応する画像の
中に、映像信号VVS2に位相補正された映像信号VV
S3をスーパーインポーズした画像に対応する映像信号
VVS4として出力される。また、映像信号VVS4の
出力とともに、水平同期信号HSPC及び垂直同期信号
VSPCも出力端子505、490、491に出力され
る。
例であり、各信号が正論理又は負論理であっても上述し
た動作をすることができる。
スーパーインポーズさせる信号VSELがNOT回路4
36を介してトライステート回路434に出力されてい
るときは、トライステート回路434が動作して、水平
読出ドットクロック信号HDDAが駆動クロック信号H
DCKとして送出される。逆に、スーパーインポーズさ
せる信号VSELがローレベル『L』のときは、トライ
ステート回路435が動作して、水平基準読出ドットク
ロック信号HBDCKが駆動クロック信号HDCKとし
て3ポート映像メモリ310へ与えられている。
VSELがハイレベル『H』でスーパーインポーズが行
われるときには、水平読出ドットクロック発生器425
から出力される水平読出ドットクロックHDDAにより
3ポート映像メモリ310がアクセスされて、スーパー
インポーズに十分な速度でディジタルRGB信号LSM
EMの読出しが行われる。一方、スーパーインポーズさ
せる信号VSELがローレベル『L』でスーパーインポ
ーズが行われないときには、水平基準読出ドットクロッ
ク発生器421から出力される水平基準読出ドットクロ
ックHBDCKにより3ポート映像メモリ310がアク
セスされて、水平読出オフセット点までのアドレスの歩
進や、スーパーインポーズが行われない水平/垂直領域
のディジタルRGB信号のいわば読み飛しが行われ、次
のスーパーインポーズされる信号VSELがハイレベル
『H』となるタイミングに備えることになる。
VS2内にスーパーインポーズされる位置は、垂直方向
が垂直読出開始カウンタ428からの垂直読出開始信号
VRSで、水平方向が水平読出開始カウンタ422から
の水平読出開始信号HRSAにより決定される。また、
スーパーインポーズされる表示サイズは、垂直方向が垂
直読出回数カウンタ429からの垂直読出回数信号VR
Tで、水平方向が水平読出回数カウンタ424からの水
平読出回数信号HRTにより決定される。
せるには、垂直方向では垂直読出ラインクロック発生器
430の垂直読出ラインクロック信号VRLCK、水平
方向では水平読出ドットクロック発生器425の水平読
出ドットクロック信号HDDAのそれぞれの周波数を低
くすると拡大し、高くすると縮小させた表示が行える。
210から色信号をRGB信号(VRGBY)として取
り出し、映像デコーダ部143とADC211からは色
信号をYUV信号(VYUVY)として取り出す場合の
事例を示している。かかる事例であっても米Motorola社
製ICチップMC44011によって実現される。ま
た、このICチップは映像デコーダ部とADC部とが一
体化されているので容易に使いやすい環境になってい
る。
タを表示体の入力信号とする場合の実施例であって、D
AC410に相当するブロックが省略され、映像メモリ
310からの信号LSMEMと表示信号発生部730か
らの信号VVS2とをビデオ切換部510でスーパーイ
ンポーズしてLCDパネルなどの表示制御部810によ
り表示パネルを駆動している。
モニタ−部108に任意の表示サイズと表示位置で表示
させたまま、同時に映像デ−タを任意の解像度で圧縮し
てCPUまたは記憶媒体に書き込むことができる。その
ため映像符合圧縮回路部330とCPU620は圧縮制
御に専念できるため、映像デ−タのフィ−ルドまたはフ
レ−ム単位で途切れることなく、確実に書き込めるとい
う効果があり、映像符合化させる映像デ−タの解像度も
任意の解像度に上げられるという効果が得られる。
に実現するための特別な例を示している。
択的に表示するか、あるいはスーパーインポーズにより
同一表示体に合成して表示するかの操作が可能になると
いう効果がある。
みだされたデータは、記録された指定解像度の映像デ−
タを表示拡大縮小制御部420により、指定サイズに拘
らず任意の表示サイズおよび表示位置でモニタ−部10
1に表示させられ、今後、本発明はマルチメディアに対
応した映像処理分野ではなくてはならない効果が得られ
る発明である。
Claims (5)
- 【請求項1】論理演算を行うプロセッサと、前記プロセ
ッサにより制御されて入力される映像信号を第1記憶媒
体に書き込みの制御をする書込制御部と、前記記憶媒体
の信号を読み出して第1映像信号を表示させる読出制御
部とを備えた映像記録処理装置であって、前記入力され
る映像信号を動画データとして第2記憶媒体に記録し、
前記第2記憶媒体から第2映像信号として再生する動画
記録再生部を設けたことを特徴とする映像記録再生装
置。 - 【請求項2】前記書込制御部には前記第1映像信号のた
めの第1のアナログ・ディジタル変換部と、前記動画記
録再生部には前記第2映像信号のための第2のアナログ
・ディジタル変換部を設けたことを特徴とする請求項1
記載の映像記録再生装置。 - 【請求項3】前記第2映像信号のための圧縮部と伸長部
とを前記動画記録再生部に設けたことを特徴とする請求
項2記載の映像記録再生装置。 - 【請求項4】前記第1映像信号と前記第2映像信号とを
切り換えるための映像切換部を前記書込制御部に設けた
ことを特徴とする請求項3記載の映像記録再生装置。 - 【請求項5】前記書込制御部からの映像信号を表示する
ための拡大縮小制御部を前記読出制御部に設けたことを
特徴とする請求項4記載の映像記録再生装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27985193A JP3564714B2 (ja) | 1993-11-09 | 1993-11-09 | 映像記録再生装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27985193A JP3564714B2 (ja) | 1993-11-09 | 1993-11-09 | 映像記録再生装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002270490A Division JP2003143530A (ja) | 2002-09-17 | 2002-09-17 | 映像記録再生装置 |
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Publication Number | Publication Date |
---|---|
JPH07135634A true JPH07135634A (ja) | 1995-05-23 |
JP3564714B2 JP3564714B2 (ja) | 2004-09-15 |
Family
ID=17616828
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27985193A Expired - Lifetime JP3564714B2 (ja) | 1993-11-09 | 1993-11-09 | 映像記録再生装置 |
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Country | Link |
---|---|
JP (1) | JP3564714B2 (ja) |
-
1993
- 1993-11-09 JP JP27985193A patent/JP3564714B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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JP3564714B2 (ja) | 2004-09-15 |
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