JPH07135634A - 映像記録再生装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明の目的は、動画表示モニタ部の表示解像
度とは独立してデータの取り込みをし、動画の取り込み
速度に関係なくスムーズな動画表示を実現することにあ
る。 【構成】映像信号をデジタル信号化し、映像符合圧縮化
してＣＰＵまたは記憶媒体に取り込むのと平行しなが
ら、ＣＰＵに接続されたモニタ−部に映像信号を出力さ
せて、任意の表示サイズで表示され、モニタで表示され
る系統とは独立してＡＤ変換部を備えてその出力データ
を圧縮して記憶する。その結果、ＣＰＵまたは記憶媒体
に取り込まれる映像デ−タはフィ−ルドまたはフレ−ム
単位で途切れることなく記録でき、不定なサイズの映像
デ−タをＣＰＵまたは記憶媒体から映像符合伸長化さ
せ、ＣＰＵに接続されたモニタ−部に任意の表示サイズ
で表示され、表示されるモニタ−の表示密度に無関係に
デ−タを取り込むことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像信号をモニタで表
示すると同時に、映像信号を動画として別系列でデジタ
ル圧縮した後、映像デ−タをＣＰＵまたは記憶媒体に送
り、記憶媒体からの圧縮された映像デ−タをデジタル伸
長させて、ディジタル圧縮された解像度とは独立して任
意位置および任意サイズで拡大、縮小させた動画を再生
させる映像記録再生装置に関する。

【０００２】

【従来の技術】従来例を図１４を用いて説明する。映像
信号２０を映像デコ−ダ部２１に送り、カラ−信号Ｃと
輝度信号Ｙと同期信号に分離する。カラ−信号・輝度信
号はＡＤコンバ−タ２２（以後、ＡＤＣと略称）により
デジタル化し、映像符合圧縮回路部２７で符合圧縮され
た映像デ−タはＣＰＵ１６とバスライン２９によりＣＰ
Ｕ１６または記憶媒体１５に送られる。ＣＰＵ１６また
は記憶媒体１５から圧縮された映像デ−タはＣＰＵバス
ライン２９を通じ、映像符合伸長回路部２８に送られて
デ−タ伸長される。伸長されたデ−タは映像メモリ２３
に書き込まれ、ＤＡコンバ−タ２４（以後、ＤＡＣと略
称）でアナログ信号化させ、ビデオスイッチ２５に送ら
れ、ビデオスイッチ２５によりＤＡＣ２４からの信号と
コンピュ−タ映像信号２６を切り替える。そこからの映
像信号をモニタ−部３１に送られて表示される。そこ
で、映像信号２０をモニタ−部３１に出力させながらＣ
ＰＵバスライン２９に映像信号を符合圧縮させ、ＣＰＵ
１６または記憶媒体１５に送ろうとした場合、映像信号
２０を映像デコ−ダ２１、ＡＤＣ２２からデジタル化さ
れた映像デ−タを映像符合圧縮回路部２７により符合圧
縮させ、ＣＰＵバスライン２９を経由し、ＣＰＵまたは
記憶媒体に送られる。映像デコ−ダ部２１の信号を受け
て圧縮伸長制御回路部３０は映像符合圧縮回路部２７と
映像符合伸長回路部２８を制御している。次に、先に書
き込まれた映像デ−タをＣＰＵまたは記憶媒体からＣＰ
Ｕバスライン２９を通じ映像符合伸長回路部２８により
符合伸長させ、映像メモリ２３を更新させ、モニタ−部
３１に動画として表示される。かかる従来技術に類似す
るものとして、特開平５−４１８０４号公報に公開され
ている。

【０００３】

【発明が解決しようとする課題】しかし、従来例で映像
信号２０をフレ−ム単位またはフィ−ルド単位でＣＰＵ
または記憶媒体に書き込み作業後、映像メモリ２３を更
新するため、映像信号のフレーム単位あるいはフィール
ド単位の少なくとも１／２以下の速度での書き込みとな
り、ここで仮に、フレーム単位とフィールド単位の両者
をまとめて「作業単位」と表現したとすると、映像信号
をモニタ−部３１に表示する場合も作業単位の１／２以
下の速度での表示となり、ＣＰＵまたは記憶媒体に書き
込まれた映像デ−タを映像符合伸長回路部２８により再
生させた場合は、記憶媒体の作業単位が１／２以下のた
め、少なくとも２倍以上の早送りした状態となった映像
デ−タとなってしまう。このように、映像符合圧縮回路
部２７で得られた映像デ−タを映像符合伸長回路部２８
で符合伸長させ、モニタ−部３１上に表示された映像表
示サイズは、映像符合圧縮回路部で圧縮された時の解像
度であるため、モニタ−部３１の表示サイズは任意に確
保できなくなり、表示されている画像を拡大するときに
表示画像と同じ画像密度のデータを拡大した場合は、質
の悪い画像が得られるばかりで任意の大きさに拡大する
ことが不可能で、圧縮デ−タのサイズに関わらず任意の
表示サイズが要求されるマルチメディアなどに対応しき
れなくなる。

【０００４】本発明の目的は、動画表示モニタ部の表示
解像度とは独立してデータの取り込みをし、動画の取り
込み速度に関係なくスムーズな動画表示を実現し、マル
チメディアに対応することにある。

【０００５】

【課題を解決するための手段】本発明は、論理演算を行
うプロセッサと、前記プロセッサにより制御されて入力
される映像信号を第１記憶媒体に書き込みの制御をする
書込制御部と、前記記憶媒体の信号を読み出して第１映
像信号を表示させる読出制御部とを備えた映像記録処理
装置であって、前記入力される映像信号を動画データと
して第２記憶媒体に記録し、前記第２記憶媒体から第２
映像信号として再生する動画記録再生部を設けたことを
特徴とし、さらに、前記書込制御部には前記第１映像信
号のための第１のアナログ・ディジタル変換部と、前記
動画記録再生部には前記第２映像信号のための第２のア
ナログ・ディジタル変換部を設けたことを特徴とし、さ
らに、前記第２映像信号のための圧縮部と伸長部とを前
記動画記録再生部に設けたことを特徴とし、さらに、前
記第１映像信号と前記第２映像信号とを切り換えるため
の映像切換部を前記書込制御部に設けたことを特徴とす
る請求項３記載の映像記録再生装置。

【０００６】さらに、前記書込制御部からの映像信号を
表示するための拡大縮小制御部を前記読出制御部に設け
たことを特徴とする。

【０００７】

【作用】映像信号をデジタル信号化し、映像符合圧縮化
してＣＰＵまたは記憶媒体に取り込むのと平行しなが
ら、ＣＰＵに接続されたモニタ−部内に映像信号を任意
の表示サイズで表示し、モニターで表示される系統とは
独立したＡＤ変換部を備えてその出力データを圧縮して
記憶する。その結果、ＣＰＵまたは記憶媒体に取り込ま
れる映像デ−タはフィ−ルドまたはフレ−ム単位で途切
れることなく、表示される解像度以外の解像度でも記録
でき、不定なサイズの映像デ−タをＣＰＵまたは記憶媒
体から映像符合伸長化させ、ＣＰＵに接続されたモニタ
−部に任意の表示サイズで再生、表示される。

【０００８】

【実施例】図１は、本発明による全体システムの操作図
であり、アナログ映像信号またはディジタル映像信号１
０１が映像信号分離部１０２に入力され、そのまま第１
映像信号として書込制御部１０３により第１映像記憶部
１０５に記憶され、読出制御部１０６により表示部１０
８で表示される。ここでさらに分岐された入力映像信号
が動画記録再生部１０９により第２映像信号として取り
込まれ、書込制御部１０３内のスイッチ部１０４で切り
換えられて、第１映像記憶部１０５に記憶され、読出制
御部１０６で必要に応じて表示画面に合わせて拡大縮小
されて、スイッチ部１０７で第１映像信号と第２映像信
号とがスーパーインポーズされる。かかる映像信号の操
作はＣＰＵおよび第２映像記憶部１１２を内蔵した、例
えばパーソナルコンピュータ（ＰＣ本体）１１１により
ＣＰＵＢＵＳ１１３を介して制御される。１１０はＰＣ
本体の入力操作をするためのマウスである。本発明は、
同一出願人による特開平４−３０７８７６号の技術をさ
らに改良したものである。

【０００９】図２は、映像信号入力１４０をＹ／Ｃ分離
部１４１にて輝度信号Ｙと色信号Ｃに分離し、映像デコ
ーダ部１４２にて色信号ＶＶＳ１｛Ｒ色・Ｇ色・Ｂ色ま
たはＹ（輝度）・Ｕ／Ｖ（色相）成分｝と水平同期信号
ＨＳＴＶと垂直同期信号ＶＳＴＶに分離する。得られた
色信号はＡＤコンバ−タ部（ＡＤＣ）２１０と他のＡＤ
コンバータ部２１１へ送られてデジタル信号化される。
ＡＤＣ２１０からの信号は映像スイッチ３１１を介して
映像メモリ部３１０に記憶される。記憶された信号は、
ＤＡコンバータ部（ＤＡＣ）４１０でアナログ信号に変
換されて、ビデオスイッチ部５１０を介してモニタ部１
０１で表示される。他のＡＤＣ２１１からの信号は映像
符号圧縮回路部３３０でデータ圧縮され、ＣＰＵ６２０
と圧縮伸長制御部３２０で制御され、共通バス６１０を
介して記憶媒体７２０に記憶される。

【００１０】連動スイッチの映像スイッチ３１１と再生
スイッチ３１２が端子１から２へ切り替わると、記憶媒
体７２０の圧縮されたデータは、映像符号伸長回路部３
４０により伸長されて映像メモリ部３１０に記憶され、
表示拡大縮小制御部４２０で任意の拡縮あるいは大きさ
に制御されて、ＤＡＣ４１０からビデオスイッチ５１０
を経てモニタ部１０１で表示される。ここで映像信号は
ＡＤＣ２１０と２１１で２系列に分けられ、モニタ１０
１で表示される表示解像度あるいは表示サイズで表示さ
れることになるが、他の系列ＡＤＣ２１１による信号
は、表示モニタの仕様に無関係で独立して映像データを
取り込むことができる。圧縮伸長制御部３２０と映像符
号圧縮部３３０と映像符号伸長部３４０に関わる機能
は、国際標準勧告案ＪＰＥＧ（Joint Photographic Exp
erts Group）方式による米C-Cube Microsystems 社製Ｉ
ＣチップＣＬ５５０によって実現されている。関連する
応用技術については、ＣＱ出版社刊「インターフェー
ス」（1991年12月号第218頁〜第222頁）に詳述されてい
る。

【００１１】図３は、ディジタイズ制御部２２０及びそ
の周辺回路の詳細なブロック回路図を示し、これを説明
する。

【００１２】本実施例では、３ポート映像メモリ３１０
として、例えばソニ−社製ＣＸＫ１２０６又は富士通社
製ＭＢ８１Ｃ１５０１を用いている。ここでは、３ポー
ト映像メモリ３１０の書込ポートのみを用いて説明す
る。この３ポート映像メモリ３１０の書込ポートについ
ては、ソニー社製のデータシート７１２１５−ＳＴの第
２１頁から第２６頁までに特性タイミングチャートが記
載されている。上記３ポート映像メモリ３１０は９６０
行（ＣＯＬＵＭＮ）×３０６列（ＲＯＷ）×４ビット構
成であり、これがＲ，Ｇ，Ｂに対してそれぞれ設けられ
る。従って、一有効水平走査期間を９６０×３で量子化
したデータを記憶することが可能である。

【００１３】又、上記３ポート映像メモリ３１０のアク
セスは行をブロック単位、列をライン単位として行なわ
れる。３ポート映像メモリ３１０において、ＤＩＮ０〜
ＤＩＮ３はディジタルＲＧＢ信号を入力するデータ入力
端子、ＡＤＤ０〜ＡＤＤ３はアドレス入力端子、ＣＫＷ
０はポート０シフト信号端子、ＩＮＣ０はポート０ライ
ンインクリメント端子、ＨＣＬＲ０はポート０水平クリ
ア端子、ＶＣＬＲ０はポート０垂直クリア端子、ＷＥ
（負論理 ）はポート０ライトイネーブルの信号端子で
ある。上記ディジタルＲＧＢ信号のＲ，Ｇ，Ｂは、それ
ぞれ例えば４ビット信号である。

【００１４】図３において、符号１４０はアナログ映像
信号から水平同期信号ＨＳＴＶ、垂直同期信号ＶＳＴＶ
及びアナログＲＧＢ信号を抽出して出力する入力映像信
号回路を示し、２２１は水平書込ドットクロック信号Ｈ
ＷＤＣＫ及び基本同期信号ＢＳＹＮＣを出力する水平書
込ドットクロック発生回路を示し、２２２は水平書込開
始信号ＨＷＳ及びＨＣＬＲ０信号を出力する水平書込開
始カウンタを示し、２２３は水平書込回数信号ＨＷＴを
出力する水平書込回数カウンタを示す。また、符号２２
４は垂直書込ラインクロック信号ＶＷＬＣＫを出力する
垂直書込ラインクロック発生回路を示し、２２５は垂直
書込開始信号ＶＷＳを出力する垂直書込開始カウンタを
示し、２２６は垂直書込回数信号ＶＷＴを出力する垂直
書込回数カウンタを示し、２２７は３ポート映像メモリ
３１０の垂直方向の書込開始位置を指定する垂直書込オ
フセット信号ＶＷＯＦＴ及びポート０ラインインクリメ
ントＩＮＣ０を出力する垂直書込オフセットカウンタを
示している。また、ＯＲ回路２２８は垂直書込ラインク
ロック信号ＶＷＬＣＫと垂直書込オフセット信号ＶＷＯ
ＦＴのいずれかをポート０ラインインクリメント信号Ｉ
ＮＣ０として出力するものであり、ＡＮＤ回路２２９は
水平書込ドットクロック信号ＨＷＤＣＫ、水平書込開始
信号ＨＷＳ、水平書込回数信号ＨＷＴの反転出力、垂直
書込開始信号ＶＷＳおよび垂直書込回数信号ＶＷＴの反
転出力の論理積を作成し、書込許可信号ＷＥＮＢＬを出
力するものであり、ＮＯＲ回路２３０は垂直同期信号Ｖ
ＳＴＶ、ＨＣＬＲ０信号、ＯＲ回路２２８の出力信号及
びＡＮＤ回路２２９が出力する書込許可信号ＷＥＮＢＬ
のＯＲ−ＮＯＴ論理演算を行い、ポートライトイネーブ
ル信号ＷＥを出力するものである。

【００１５】入力映像信号回路１４０で抽出された水平
同期信号ＨＳＴＶは水平書込ドットクロック発生回路２
２１、水平書込開始カウンタ２２２、水平書込回数カウ
ンタ２２３及び垂直書込開始カウンタ２２５に与えられ
る。又、同じく入力映像信号回路１４０で抽出された垂
直同期信号ＶＳＴＶは垂直書込ラインクロック発生回路
２２４、垂直書込開始カウンタ２２５、垂直書込回数カ
ウンタ２２６、垂直書込オフセットカウンタ２２７、３
ポート映像メモリ３１０のポート垂直クリア端子ＶＣＬ
Ｒ０及びＮＯＲ回路２３０に与えられる。

【００１６】ＡＤＣ２１０はクロック信号ＣＫＡＤとし
て与えられる水平書込ドットクロック信号ＨＷＤＣＫを
サンプリングのタイミングとして、アナログＲＧＢ信号
ＬＳＴＶにディジタル変換して、ディジタル変換したＲ
ＧＢ信号ＬＳＴＶを３ポート映像メモリ３１０に出力す
る。水平書込ドットクロック発生回路２２１は、ＣＰＵ
６２０で指定された周波数で水平同期信号ＨＳＴＶに同
期した水平書込ドットクロック信号ＨＷＤＣＫを発生す
る。この水平書込ドットクロック信号ＨＷＤＣＫは上記
ＡＤＣ２１０へクロック信号ＣＫＡＤとして与えられる
他、水平書込開始カウンタ２２２、水平書込回数カウン
タ２２３及びＡＮＤ回路２２９へ送出される。３ポート
映像メモリ３１０は適当なブロック単位に分けられてア
ドレスプリセットが行われる。ここに、３ポート映像メ
モリ３１０のアドレスプリセットのブロック単位を６０
ドット、アナログ映像信号の一有効水平走査期間を６４
（μｓ）とした場合、上記水平書込ドットクロック発生
回路２２１で発生される水平書込ドットクロック信号Ｈ
ＷＤＣＫの周波数は、 （ブランキング期間＋有効画期間／有効画期間）比＝
１．２ とすると、 １．２×６０（ドット）／６４・１０^ー6（ｓ）＝１．１
３（ＭＨZ） になる。このため、水平書込ドットクロック信号ＨＷＤ
ＣＫにより一有効水平走査期間のアナログＲＧＢ信号が
６０×３ドットで量子化されることになる。実際には３
ポート映像メモリ３１０は９６０ドット（１６ブロッ
ク）により一有効水平走査期間のデータを格納するよう
に構成されているから、ディジタルＲ、Ｇ、Ｂ信号のそ
れぞれに対し６０ドットを１ブロックとして最大で１６
ブロックまで使用でき、この場合には １．１３（ＭＨZ）×１６（ブロック）＝１８（ＭＨZ） の水平書込ドドットクロックＨＷＤＣＫにより一有効水
平走査期間のディジタルＲＧＢ信号をブロック単位で書
き込める。

【００１７】このように、水平書込ドットクロック発生
回路２２１は３ポート映像メモリ３１０のアドレスプリ
セットのブロック単位（６０ドット）及び使用するブロ
ックの数（１〜１６）の値に基づく周波数の水平書込ド
ットクロック信号ＨＷＤＣＫを出力する。なお、使用す
るブロックの数の値はパーソナルコンピュータ内のＣＰ
Ｕ６２０が設定する。

【００１８】又、水平書込ドットクロック発生回路２２
１は３ポート映像メモリ３１０のポートシフト信号端子
ＣＫＷ０（３ポート映像メモリ３１０の水平方向の書込
許可と書込アドレスをドット単位でインクリメントする
信号）のクロックとして用いられる基本同期信号ＢＳＹ
ＮＣを発生する。ここで、クロック信号ＣＫＡＤと基本
同期信号ＢＳＹＮＣについて考察すると、アナログＲＧ
Ｂ信号をディジタル変換するクロック信号ＣＫＡＤの周
期は、基本同期信号ＢＳＹＮＣに同期し、３ポート映像
メモリ３１０の水平方向の書込許可制御とドット単位で
インクリメント制御を行なう。

【００１９】上記の水平書込ドットクロック発生回路２
２１により発生された基本同期信号ＢＳＹＮＣは、各制
御回路に対して基本的な同期をとる信号として、水平書
込開始カウンタ２２２、水平書込回数カウンタ２２３、
垂直書込ラインクロック発生回路２２４、垂直書込開始
カウンタ２２５、垂直書込回数カウンタ２２６、垂直書
込オフセットカウンタ２２７及び３ポート映像メモリ３
１０へ与えられる。また、垂直書込ラインクロック発生
回路２２４は垂直同期信号ＶＳＴＶに同期し、垂直同期
信号ＶＳＴＶの周波数のＮ倍の周波数の垂直書込ライン
クロック信号ＶＷＬＣＫを発生し、垂直書込回数カウン
タ２２６及びＯＲ回路２２８へ送出する。なお、上記Ｎ
倍の値はパーソナルコンピュータ内のＣＰＵ６２０が設
定する。Ｎの値は水平書込ドットクロック発生回路２２
１に適合した縦横比に基づいて定められる。

【００２０】また、水平書込開始カウンタ２２２は水平
同期信号ＨＳＴＶによりリセットされ、水平書込ドット
クロック信号ＨＷＤＣＫのＣＰＵ６２０により指定され
たクロック数をカウントし、アナログ映像信号の有効水
平走査期間中をＣＰＵ６２０により指定されたドット位
置から量子化を許可する水平書込開始信号ＨＷＳを送出
する。この水平書込開始信号ＨＷＳが与えられると、水
平書込開始カウンタ２２２は３ポート映像メモリ３１０
にポート０水平クリア信号ＨＣＬＲ０を１クロックだけ
送出する。

【００２１】更に、水平書込回数カウンタ２２３は水平
同期信号ＨＳＴＶによりリセットされ、水平書込開始信
号ＨＷＳが与えられると、水平書込ドットクロック信号
ＨＷＤＣＫのクロックのカウントを開始し、アナログ映
像信号の有効水平走査期間のＣＰＵ６２０により指定さ
れたクロック間だけ、アナログＲＧＢ信号の量子化を許
可する水平書込回数信号ＨＷＴを送出する。従って、水
平書込回数カウンタ２２３は有効水平走査期間を制御す
ることになり、水平方向についてどの部分まで画像を有
効とするか選定できる。

【００２２】また、垂直書込開始カウンタ２２５は垂直
同期信号ＶＳＴＶによりリセットされ、水平同期信号Ｈ
ＳＴＶのクロック数をカウントし、映像信号ＶＳＴＶの
垂直有効走査期間中、ＣＰＵ６２０により指定されたラ
イン位置から、有効水平走査のアナログＲＧＢ信号の量
子化を許可する垂直書込開始信号ＶＷＳをＡＮＤ回路２
２９及び垂直書込回数カウンタ２２６へ出力する。そこ
で、垂直書込回数カウンタ２２６は垂直同期信号ＶＳＴ
Ｖによりリセットされ、垂直書込開始信号ＶＷＳが与え
られると、垂直書込ラインクロック信号ＶＷＬＣＫのク
ロックのカウントを開始し、アナログ映像信号の垂直有
効走査期間内をＣＰＵ６２０により指定されたライン間
だけ、アナログＲＧＢ信号の量子化を許可する垂直書込
回数信号ＶＷＴを送出する。従って、垂直書込回数カウ
ンタ２２６により垂直有効走査期間が制御されることに
なり、垂直方向についてどのライン部分まで画像を有効
とするか決定される。

【００２３】３ポート映像メモリ３１０の表示画面に対
する水平方向の書込位置、すなわちＣＯＬＵＭＮ方向の
書込位置は、アドレス・プリセットモードにより、ＣＰ
Ｕ６２０が、量子化したディジタルＲＧＢ信号の６０×
３ビットを１ブロックとして、ブロック指定して行う。
このときのブロック指定はアドレス入力信号ＡＤＤ０〜
ＡＤＤ３によって１６段階で行なう。すなわち、アドレ
ス入力信号ＡＤＤ０〜ＡＤＤ３はＣＰＵ６２０より設定
される。また、３ポート映像メモリ３１０の表示画面に
対する垂直方向の書込位置は垂直書込オフセットカウン
タ２２７により設定される。すなわち、垂直書込オフセ
ットカウンタ２２７は垂直同期信号ＶＳＴＢによりリセ
ットされ、基本同期信号ＢＳＹＮＣに同期しながら３ポ
ート映像メモリ３１０の垂直方向の書込位置をオフセッ
トする垂直書込オフセット信号ＶＷＯＦＴ及びラインイ
ンクリメント信号ＩＮＣ０をＣＰＵ６２０により指定さ
れたライン数のクロックを送出し、３ポート映像メモリ
３１０の垂直方向の書込位置を制御する。

【００２４】次に、図３に示したディジタイズ制御部２
２１〜２３０及びその周辺回路の動作について、図４の
タイミングチャートを参照して説明する。

【００２５】（１）まず、垂直同期信号ＶＳＴＶがハイ
レベル『Ｈ』になると（図４（ａ）参照）、垂直書込開
始カウンタ２２５、垂直書込回数カウンタ２２６及び垂
直書込オフセットカウンタ２２７がリセットされ、垂直
書込開始信号ＶＷＳ及び垂直書込回数信号ＶＷＴがロー
レベル『Ｌ』になる（図４（ｄ）及び（ｅ）参照）。 （２）垂直書込オフセットカウンタ２２７は基本同期信
号ＢＳＹＮＣから垂直書込オフセット信号ＶＷＯＦＴ作
成して、この垂直書込オフセット信号ＶＷＯＦＴのクロ
ックを２クロック分だけ出力する（図４（ｈ）参照）。
この垂直書込オフセット信号ＶＷＯＦＴがＯＲ回路２２
８を介して３ポート映像メモリ３１０のポート０ライン
インクリメント信号端子ＩＮＣ０に与えられ、３ポ−ト
映像メモリ３１０は垂直方向のアドレスが２回インクリ
メントされることになり、３ポート映像メモリ３１０内
のどの水平ラインから書込を開始するかがオフセットさ
れる。

【００２６】（３）一方、垂直書込開始カウンタ２２５
は水平同期信号ＨＳＴＶのクロック数がＣＰＵ６２０に
より指定された数になると、垂直書込開始信号ＶＷＳを
ハイレベル『Ｈ』にして、垂直有効走査期間の量子化を
許可する（図４（ｄ）参照）。これにより、アナログ映
像信号による画面のどの水平ラインを有効とするか制御
できる。

【００２７】（４）垂直書込オフセット信号ＶＷＯＦＴ
のクロックを得た３ポート映像メモリ３１０は、上記
（２）の動作により垂直書込アドレスがオフセットさ
れ、水平同期信号ＨＳＴＶがハイレベル『Ｈ』になる
（図４（ｊ）参照）と、水平書込開始カウンタ２２２及
び水平書込回数カウンタ２２３がリセットされ、水平書
込開始信号ＨＷＳ及び水平書込回数信号ＨＷＴをローレ
ベル『Ｌ』にする（図４（ｎ）及び（ｏ）参照）。又、
水平書込ドットクロック発生回路２２１は水平書込ドッ
トクロック信号ＨＷＤＣＫを出力する（図４（ｍ）参
照）。この水平書込ドットクロック信号ＨＷＤＣＫを受
けたＡＤＣ２１０は、水平書込ドットクロック信号ＨＷ
ＤＣＫをサンプリングホールド信号及びデータラッチ信
号として動作し、アナログＲＧＢをサンプリングする。

【００２８】また、水平書込開始カウンタ２２２は水平
書込ドットクロック信号ＨＷＤＣＫのクロック数をカウ
ントし、そのカウント値がＣＰＵ６２０により指定され
た数になると、水平書込開始信号ＨＷＳをハイレベル
『Ｈ』にして、有効水平走査期間の量子化を許可する
（図４（ｎ）参照）。これと同時に、水平書込開始カウ
ンタ２２２は３ポート映像メモリ３１０のポート０水平
クリア信号ＨＣＬＲ０に１クロック出力して、書き込み
準備をする。

【００２９】このとき、ＡＮＤ回路２２９はハイレベル
『Ｈ』の水平書込開始信号ＨＷＳ、反転入力されるロー
レベル『Ｌ』の垂直書込回数信号ＶＷＴの論理積条件を
作成し、水平書込ドットクロック信号ＨＷＤＣＫを書込
許可信号ＷＥＮＢＬとして、ＮＯＲ回路２３０へ送出す
ることになる。さらに、ＮＯＲ回路２３０はハイレベル
『Ｈ』のポート０水平クリア信号ＨＣＬＲ０、ハイレベ
ル『Ｈ』の垂直同期信号ＶＳＴＶ、ハイレベル『Ｈ』の
垂直書込オフセット信号ＶＷＯＦＴ又は垂直書込ライン
クロック信号ＶＷＬＣＫ及び書込許可信号ＷＥＮＢＬの
ＮＯＴ−ＯＲ条件の論理演算を行い、３ポート映像メモ
リ３１０のライト０イネーブル信号端子にライトイネー
ブル信号ＷＥとして送出する。

【００３０】３ポート映像メモリ３１０はライトイネー
ブル信号ＷＥを受けて書込み可となり、ＡＤＣ２１０か
ら出力されるディジタルＲＧＢ信号が書き込まれる。同
時に、水平書込回数カウンタ２２３は水平書込ドットク
ロック信号ＨＷＤＣＫのクロック数をカウントしてお
り、そのカウント値がＣＰＵ６２０により指定された数
になるまで、輝度信号ＬＳＴＶの書き込みを許可する。
そして、カウント値が指定された数になると、水平書込
回数カウンタ２２３は水平書込回数信号ＨＷＴをハイレ
ベル『Ｈ』にし、書込を禁止する（図４（ｏ）参照）。

【００３１】かくして、ディジタルＲＧＢ信号ＬＳＴＶ
が書き込まれている間、垂直書込ラインクロック発生回
路２２４が垂直書込ラインクロック信号ＶＷＬＣＫを出
力するまでの間は、同一の垂直方向のラインアドレスに
対して、水平方向の書込みが行なわれる。そして、垂直
書込ラインクロック発生回路２２４が垂直書込ラインク
ロック信号ＶＷＬＣＫを、３ポート映像メモリ３１０の
ポート０ラインインクリメントＩＮＣ０信号として送出
すると、３ポート映像メモリ３１０の垂直方向の書込ラ
インアドレスが「１」進む。

【００３２】このようにして垂直方向への書込みが進
み、垂直書込ラインクロック発生回路２２４から出力さ
れる垂直書込ラインクロック信号ＶＷＬＣＫのクロック
数がＣＰＵ６２０により指定されたライン数になると、
垂直書込回数カウンタ２２６は垂直書込回数信号ＶＷＴ
をハイレベル『Ｈ』にして、垂直有効走査期間に対し、
３ポート映像メモリ３１０の書込を停止する（図４
（ｅ）参照）。この書込の停止は次の垂直同期信号ＶＳ
ＴＶがハイレベル『Ｈ』になるまで続く。

【００３３】上述したように本実施例では、信号の単純
な流れに対して、垂直書込ラインクロック発生回路２２
４と水平書込ドットクロック発生回路２２１をＣＰＵ６
２０で任意の周波数に可変し、ＡＤＣ２１０及び３ポー
ト映像メモリ３１０に出力する制御信号を制御すること
により、ＣＰＵ６２０を常時用いることなく入力映像信
号１４０を３ポート映像メモリ３１０に任意の縮小サイ
ズで書き込みの実現ができる。

【００３４】なお、上記動作はハイレベル『Ｈ』をアク
ティブ論理としたが、ローレベル『Ｌ』をアクティブ論
理としても同じである。

【００３５】本実施例の画像処理装置により、アナログ
映像信号の任意の解像度、任意のアスペクト比、任意の
領域のウィンドウ表示及びマルチストロボ静止画像の映
像テクニックを、パーソナルコンピュータ内のＣＰＵ６
２０により容易に操作できる。

【００３６】次に、パーソナルコンピュータ内のＣＰＵ
６２０が、３ポート映像メモリ３１０に直接映像データ
を書き込む場合の動作を、図２に戻って説明する。

【００３７】ＣＰＵ６２０の基に、ＡＤＣ２１０からの
ディジタルＲＧＢ映像信号は、映像スイッチ３１１を経
て映像メモリ３１０に記憶されると同時に、ＡＤＣ２１
１からディジタルＲＧＢ映像信号が、映像圧縮伸長制御
部３２０の制御のもとに映像符号圧縮回路部３３０に入
り、データ圧縮されて記憶媒体７２０に記憶される。

【００３８】映像再生時は、映像スイッチ３１１と再生
スイッチ３１２が連動してそれぞれ２と４に切り替わ
り、映像符号伸長回路部３４０を介して映像伸長されて
映像メモリ３１０に記憶され、表示拡大縮小制御部４２
０の制御により表示の拡大縮小の制御をされ、ＤＡＣ４
１０を経た映像信号ＶＶＳ３と表示信号発生部７３０か
らの映像信号ＶＶＳ２とがスーパーインポーズされてビ
デオスイッチ部５１０から５０５とする映像信号が表示
体のモニタ部１０１に送られる。すなわち、表示拡大縮
小制御部４２０はＣＰＵ６２０により制御された条件に
基づいて、３ポート映像メモリ３１０及びＤＡＣ４１０
へクロック信号ＨＤＣＫ及び水平読出ドットクロック信
号ＨＤＤＡを送出する。３ポート映像メモリ３１０のデ
ィジタルＲＧＢ信号ＬＳＭＥＭは読出制御信号により読
み出される。また、ＤＡＣ４１０は３ポート映像メモリ
３１０から読み出されたディジタルＲＧＢ信号ＬＳＭＥ
Ｍを、映像信号ＶＶＳ３に変換してビデオスイッチ５１
０へ送出する。ビデオスイッチ５１０は表示拡大縮小制
御部４２０の出力信号ＶＳＥＬに基づいてスイッチング
制御され、ＤＡＣ４１０から出力される映像信号ＶＶＳ
３を色信号入力端子５０６から到来する映像信号ＶＶＳ
２にスーパ−インポーズし、色信号出力端子５０５から
出力する。

【００３９】ここで、スーパーインポーズ及びミキシン
グに係る回路について詳述する。図５は、図２に示した
表示拡大縮小制御部４２０及びその周辺回路のブロック
回路図である。又、ここに示される３ポート映像メモリ
３１０は、３つの入出力ポートのうち読出ポートが使用
される。ソニー社製ＣＸＫ１２０６のデータシート番号
７１２１５−ＳＴの第２７頁〜第３１頁には、上記の読
出ポートに係るタイミングキャ−トが記載されている。
使用するポートは上記データシート第２頁のリードポー
ト１である。

【００４０】３ポート映像メモリ３１０では、メモリ駆
動クロック信号ＨＤＣＫがポート１シフト信号端子ＣＫ
Ｒ１に、メモリ垂直／水平リセット信号ＭＲＳＴがポー
ト１垂直クリア端子ＶＣＬＲ１に、水平方向リセット信
号ＨＲＳＴがポート１水平クリア端子ＨＣＬＲ１に、垂
直オフセット信号ＶＲＯＦＴ又は垂直ラインクロック信
号ＶＲＬＣＫがポート１ラインインクリメント端子ＩＮ
Ｃ１に、ポート１出力イネーブルＲＥ１（負論理）がポ
ート１出力イネーブル端子ＲＥ１（負論理）にそれぞれ
与えられる。又、アナログＲＧＢ信号ＬＳＭＥＭ（Ｒ，
Ｇ，Ｂ中の１データがそれぞれ）がポート１データ出力
ＤＯ10〜ＤＯ13から読み出される。

【００４１】上記各端子に対応するポート１シフト信号
ＣＫＲ１，ポート１垂直クリアＶＣＬＲ１、ポート１水
平クリア信号ＨＣＬＲ１、ポート１ラインインクリメン
ト信号ＩＮＣ１、ポート１出力イネーブルＲＥ１（負論
理）により、読出制御されるアナログＲＧＢ信号ＬＳＭ
ＥＭは、Ｒ，Ｇ，Ｂ毎に例えば４ビットで、それぞれポ
ート１データ出力ＤＯ10〜ＤＯ13より出力される。

【００４２】図５のビデオスイッチ５１０は切換信号入
力端子ＣＮＴに入力される切換信号ＶＳＥＬにより、Ａ
端子又はＢ端子の入力をコモン端子Ｃから出力する。具
体的には、切換信号ＶＳＥＬがハイレベル『Ｈ』のとき
にＢ端子の入力を、ローレベル『Ｌ』のときにＡ端子の
入力を、それぞれＣ端子から出力する。図示のＣＰＵ６
２０は、パーソナルコンピュータ内のＣＰＵバス６１０
を介して各部を制御する。また、４２１は水平基準読出
ドットクロック信号ＨＢＤＣＫを出力する水平基準読出
ドットクロック発生器を示し、４２２は水平読出開始信
号ＨＲＳＡ及び水平読出方向リセット信号ＨＲＳＴを出
力する水平読出開始カウンタを示し、４２３は水平基準
開始信号ＨＲＳＢを出力する水平６４クロックカウンタ
を示し、４２４は水平読出回数信号ＨＲＴを出力する水
平読出回数カウンタを示し、４２５は水平読出ドットク
ロック信号ＨＤＤＡを出力する水平読出ドットクロック
発生器を示す。また、メモリ垂直読出オフセットカウン
タ４２６は、水平基準読出ドットクロック発生器４２１
に同期したカウント数で、３ポート映像メモリ３１０の
垂直方向の読出しラインのオフセットラインを決定する
垂直読出オフセット信号ＶＲＯＦＴを出力する。垂直ブ
ランキング数カウンタ４２７は垂直ブランキング終了信
号ＶＢＥを出力し、垂直読出開始カウンタ４２８は垂直
読出開始信号ＶＲＳを出力し、垂直読出回数カウンタ４
２９は垂直読出回数信号ＶＲＴを出力し、垂直読出ライ
ンクロック発生器４３０は垂直読出ラインクロック信号
ＶＲＬＣＫを出力する。ＡＮＤ回路４３１はスーパーイ
ンポーズさせる信号ＶＳＥＬを出力し、ＯＲ回路４３２
は垂直読出オフセット信号ＶＲＯＦＴと垂直読出ライン
インクリメント信号ＶＲＬＣＫを、ポート１ラインイン
クリメント信号ＩＮＣ１として出力し、ＮＯＲ回路４３
３はリードイネーブルＲＥ１信号を出力する。また、符
号４３４、４３５はトライステート回路、４３６はイン
バータ回路を示す。

【００４３】色入力端子５０６から到来する映像信号Ｖ
ＶＳ２はビデオスイッチ５１０のＡ端子に与えられる。
入力端子５０６の水平同期信号を成す同期端子５０７か
ら到来する水平同期信号ＨＳＰＣは、水平基準読出ドッ
トクロック発生器４２１、水平読出開始カウンタ４２
２、水平６４クロックカウンタ４２３、水平読出回数カ
ウンタ４２４、垂直ブランキング数カウンタ４２７、垂
直読出開始カウンタ４２８、垂直読出回数カウンタ４２
９、垂直読出ラインクロック発生器４３０に与えられる
と共に、垂直同期信号ＶＳＰＣは、３ポート映像メモリ
３１０、垂直読出オフセットカウンタ４２６、垂直ブラ
ンキング数カウンタ４２７、垂直読出開始カウンタ４２
８、垂直読出回数カウンタ４２９、垂直読出ラインクロ
ック発生器４３０に与えられて、同期信号端子４９０、
４９１へそれぞれ送出される。

【００４４】ここで、水平同期信号ＨＳＰＣ及び垂直同
期信号ＶＳＰＣの入出力について、図６を用いて説明す
る。

【００４５】水平同期信号ＨＳＰＣ及び垂直同期信号Ｖ
ＳＰＣは、バッファ６２，６１を介して同期信号端子４
９０，４９１及び表示拡大縮小制御部４２０中の図５に
示す所要回路へ与えられる。このバッファ６１，６２は
インピーダインズ変換・波形整形等の機能を有し、画像
処理装置が縦続接続される場合でも、上記同期信号の的
確な伝送に寄与する。また、水平同期信号ＨＳＰＣは水
平基準読出ドットクロック発生器４２１内のＰＬＬ回路
６３へ与えられ、ＣＰＵ６２０により指定された水平画
面全体の水平解像度の周波数として水平基準読出ドット
クロックＨＢＤＣＫが発生される。

【００４６】ＰＬＬ回路６３は図７に示されるように構
成される。つまり、信号線７０から水平同期信号ＨＳＰ
Ｃが位相比較器７１へ与えられ、また、Ｎ分周器７４の
出力が位相比較器７１へ与えられ、位相比較器７１では
これらの信号の位相比較を行って位相差に対応したパル
ス幅の信号を出力する。位相比較器７１の出力はローパ
スフィルタＬＰＦ７２に与えられ平滑化され、電圧制御
発振器ＶＣＯ７３へ与えられる。ＶＣＯ７３は与えられ
る電圧に応じた周波数で発振し、これが水平基準読出ド
ットクロックＨＢＤＣＫとされて各部へ送出されると共
に、Ｎ分周器７４へ与えられ、水平同期信号ＨＳＰＣの
周波数にまで分周されて位相比較器７１へ戻される。こ
の結果、水平同期信号ＨＳＰＣに同期した水平基準読出
ドットクロックＨＢＤＣＫが作成される。

【００４７】図５の表示拡大縮小制御部４２０における
水平読出開始カウンタ４２２、水平６４クロックカウン
タ４２３及び水平読出回路カウンタ４２４は、水平同期
信号ＨＳＰＣによりそのカウント値がそれぞれリセット
される。さらに、同期端子５０８から到来する垂直同期
信号ＶＳＰＣは、３ポート映像メモリ３１０のポート１
垂直クリアＶＣＬＲ１、ＮＯＲ回路４３３、垂直読出オ
フセットカウンタ４２６、垂直ブランキング数カウンタ
４２７、垂直読出開始カウンタ４２８、垂直読出回数カ
ウンタ４２９、垂直読出ラインクロック発生器４３０及
び同期端子４９１へそれぞれ送出される。また、垂直読
出オフセットカウンタ４２６、垂直ブランキング数カウ
ンタ４２７、垂直読出開始カウンタ４２８および垂直読
出回数カウンタ４２９は、垂直同期信号ＶＳＰＣにより
そのカウント値がそれぞれリセットされる。

【００４８】更に、水平基準読出ドットクロック発生器
４２１より発生された信号ＨＢＤＣＫは、水平読出開始
カウンタ４２２、水平６４クロックカウンタ４２３、水
平読出回数カウンタ４２４、垂直読出オフセットカウン
タ４２６に与えられると共に、トライステート回路４３
５を介して３ポート映像メモリ３１０のクロック信号Ｈ
ＤＣＫとして、３ポート映像メモリ３１０のポート１シ
フト信号端子ＣＫＲ１に送出される。

【００４９】また、水平読出ドットクロック発生器４２
５は、水平６４クロックカウンタ４２３からの水平読出
開始信号ＨＲＳＢを基準とし、水平同期信号ＨＳＰＣの
周波数のＮ1倍の周波数の信号を出力するＰＬＬ回路に
より構成されており、水平読出ドットクロック信号ＨＤ
ＤＡを出力する。この水平読出ドットクロック発生器４
２５により発生された水平読出ドットクロック信号ＨＤ
ＤＡは、トライステート回路４３４を介して３ポート映
像メモリ３１０のクロック信号ＨＤＣＫとして３ポート
映像メモリ３１０のポート１シフト信号端子ＣＫＲ１及
びＤＡＣ４１０へ与えられ、ディジタルＲＧＢ信号ＬＳ
ＭＥＭの読出クロック信号及びＤＡＣ４１０の変換クロ
ック信号として用いられる。

【００５０】更に、垂直読出ラインクロック発生器４３
０は垂直同期信号ＶＳＰＣに同期し、垂直同期信号ＶＳ
ＰＣの周波数のＮ2倍の周波数の信号を出力するＰＬＬ
回路により構成されており、垂直読出ラインクロック信
号ＶＲＬＣＫを出力する。この垂直読出ラインクロック
発生器４３０により発生された垂直読出ラインクロック
信号ＶＲＬＣＫは、ＯＲ回路４３２を介して３ポート映
像メモリ３１０の垂直方向のアドレスであるラインアド
レスを進めるポート１ラインインクリメント端子ＩＮＣ
１に与えられると共に、ＯＲ回路４３２、ＮＯＲ回路４
３３を介してポート１出力イネーブルＲＥ１端子（負論
理）へ与えられる。

【００５１】表示拡大縮小制御部４２０は、これら水平
基準読出ドットクロック信号ＨＢＤＣＫ、水平読出ドッ
トクロック信号ＨＤＤＡ及び垂直読出ラインクロック信
号ＶＲＬＣＫにより、基本的なタイミングを得ている。

【００５２】また、垂直読出オフセットカウンタ４２６
は３ポート映像メモリ３１０の読出ラインの開始オフセ
ットライン位置を決めるため、垂直同期信号ＶＳＰＣに
よりカウント値がリセットされた後に、水平基準読出ド
ットクロック発生器４２１から出力される水平基準読出
ドットクロック信号ＨＢＤＣＫに同期しながら、３ポー
ト映像メモリ３１０の垂直方向のラインアドレスを歩進
する垂直オフセット信号ＶＲＯＦＴをＯＲ回路４３２へ
送出する。

【００５３】更に、垂直ブランキング数カウンタ４２７
には映像信号ＶＶＳ２の垂直バックポーチ領域を削除さ
せるためのカウンタ（図示せず）がある。このカウンタ
は水平同期信号ＨＳＰＣのクロック数をカウントし、垂
直バックポーチ領域を過ぎると垂直ブランキング終了信
号ＶＢＥを垂直読出開始カウンタ４２８へ出力する。垂
直読出開始カウンタ４２８は垂直ブランキング数カウン
タ４２７から送出される許可信号（垂直ブランキング終
了信号ＶＢＥ）を受けて、水平同期信号ＨＳＰＣのクロ
ック数をカウントし、３ポート映像メモリ３１０からの
垂直方向に対する読出開始許可信号（垂直読出開始信
号）をＶＲＳ垂直読出回数カウンタ４２９へ出力する。
垂直読出回数カウンタ４２９は垂直読出開始カウンタ４
２８から送出される許可信号（制御信号ＶＲＳ）を受け
て、水平同期信号ＨＳＰＣのクロック数をカウントし、
３ポート映像メモリ３１０からの垂直方向に対する読出
期間を示す信号、すなわち垂直読出回数信号ＶＲＴをＡ
ＮＤ回路４３１へ出力する。

【００５４】そして、以上に説明した垂直読出オフセッ
トカウンタ４２６、垂直ブランキング数カウンタ４２
７、垂直読出開始カウンタ４２８、垂直読出回数カウン
タ４２９及び垂直読出ラインクロック発生器４３０によ
り、３ポート映像メモリ３１０に対する垂直方向の読出
し制御が行われる。

【００５５】なお、垂直読出オフセットカウンタ４２６
がカウントする水平基準読出ドットクロック信号ＨＢＤ
ＣＫのクロック数、垂直ブランキング数カウンタ４２７
がカウントする水平同期信号ＨＳＰＣのクロック数、垂
直読出開始カウンタ４２８がカウントする水平同期信号
ＨＳＰＣのクロック数及び垂直読出回数カウンタ４２９
がカウントする水平同期信号ＨＳＰＣのクロック数、垂
直読出ラインクロック発生器４３０内のＰＬＬ回路内の
Ｎ分周器の値は、パーソナルコンピュータ内のＣＰＵ６
２０がそれぞれ所要の値を設定する。

【００５６】一方、水平読出開始カウンタ４２２は水平
基準読出ドットクロック発生器４２１から送出される水
平基準読出ドットクロック信号ＨＢＤＣＫのクロック数
をカウントし、３ポート映像メモリ３１０の水平方向に
対する読出開始許可信号（水平読出開始信号ＨＲＳＡ）
を水平６４クロックカウンタ４２３へ送出する。水平６
４クロックカウンタ４２３は水平読出開始カウンタ４２
２から送出される許可信号（水平読出開始信号ＨＲＳ
Ａ）を受けて、水平基準読出ドットクロック発生器４２
１から出力される水平基準読出ドットクロック信号ＨＢ
ＤＣＫのクロック数をカウントする。そして、そのカウ
ント値が３ポート映像メモリ３１０の読出時の特性であ
る６４クロックになると、水平読出開始信号ＨＲＳＢを
水平読出ドットクロック発生器４２５、水平読出回数カ
ウンタ４２４及びＡＮＤ回路４３１へ出力する。水平読
出回数カウンタ４２４は水平基準読出ドットクロック発
生器４２１から送出される水平基準読出ドットクロック
信号ＨＢＤＣＫのクロック数をカウントし、３ポート映
像メモリ３１０の水平方向に対する読出期間の許可信号
（水平読出回数信号ＨＲＴ）をＡＮＤ回路４３１へ送出
する。

【００５７】かくして、水平読出開始カウンタ４２２、
水平６４クロックカウンタ４２３及び水平読出回数カウ
ンタ４２４により、３ポート映像メモリ３１０に対する
水平方向の読出制御が行われる。なお、水平基準読出ド
ットクロック発生器内と水平読出ドットクロック発生器
内のＰＬＬ回路内の分周器の値、水平読出開始カウンタ
４２２がカウントする水平基準読出ドットクロック信号
ＨＢＤＣＫのクロック数、水平読出回数カウンタ４２４
がカウントする基準ドットクロック信号ＨＢＤＣＫのク
ロック数は、パーソナルコンピュータ内のＣＰＵ６２０
がそれぞれ所要の値に設定する。

【００５８】次に、表示拡大縮小制御部４２０の動作に
ついて、図８、図９、図１０及び図１１を参照して説明
する。なお、図８は３ポート映像メモリ３１０の垂直方
向の読出許可のタイミングチャートであり、図９は３ポ
ート映像メモリ３１０の垂直オフセットのタイミングチ
ャートであり、図１０は３ポート映像メモリ３１０の水
平方向の読出許可のタイミングチャートであり、図１１
は３ポート映像メモリ３１０の水平方向の読み出しのタ
イミングチャートである。

【００５９】まず、３ポート映像メモリ３１０の水平方
向の読出許可について、図８を参照して説明する。垂直
同期信号ＶＳＰＣがハイレベル『Ｈ』になると（図８
（ａ）参照）、垂直ブランキング数カウンタ４２７、垂
直読出開始カウンタ４２８及び垂直読出回数カウンタ４
２９がリセットされ、垂直ブランキング終了信号ＶＢ
Ｅ、垂直読出開始信号ＶＲＳ及び垂直読出回数信号ＶＲ
Ｔがそれぞれローレベル『Ｌ』になり（図８（ｄ），
（ｅ），（ｆ）参照）、垂直ブランキング数カウンタ４
２７が垂直同期信号ＨＳＰＣのクロック数をカウント
し、垂直バックポーチ領域を過ぎると垂直ブランキング
終了信号ＶＢＥをハイレベル『Ｈ』にする（図８（ｄ）
参照）。垂直ブランキング終了信号ＶＢＥがハイレベル
『Ｈ』になると、垂直読出開始カウンタ４２８が水平同
期信号ＨＳＰＣのクロック数のカウントを開始する。そ
して、垂直読出開始カウンタ４２８がＣＰＵ６２０の設
定した値をカウントすると、垂直読出開始信号ＶＲＳを
ハイレベル『Ｈ』にする（図８（ｅ）参照）。垂直読出
開始信号ＶＲＳか゛ハイレベル『Ｈ』になると、３ポー
ト映像メモリ３１０の垂直方向に対して、ディジタルＲ
ＧＢ信号ＬＳＭＥＭの読みだしの開始が許可されたこと
になるので、垂直読出回数カウンタ４２９が水平同期信
号ＨＳＰＣのクロック数のカウントを開始する。垂直読
出回数カウンタ４２９がＣＰＵ６２０により設定された
値をカウントすると、垂直読出回数信号ＶＲＴをハイレ
ベル『Ｈ』にする（図８（ｆ）参照）。

【００６０】このため、水平読出開始信号ＨＲＳＢがハ
イレベル『Ｈ』、水平読出回数信号ＨＲＴがローレベル
『Ｌ』であるときに、水平読出開始信号ＶＲＳか゛ハイ
レベル『Ｈ』であり、かつ垂直読出回数信号ＶＲＴがロ
ーレベル『Ｌ』である期間だけ、ＡＮＤ回路４３１から
ハイレベル『Ｈ』のスーパーインポーズさせる信号ＶＳ
ＥＬが出力される垂直方向に対して条件が整う。従っ
て、３ポート映像メモリ３１０では、この間の水平方向
の読出許可に基づいてディジタルＲＧＢ信号ＬＳＭＥＭ
の読み出しが行われる。

【００６１】次に、３ポート映像メモリ３１０の垂直オ
フセットについて、図９を参照して説明する。垂直同期
信号ＶＳＰＣがハイレベル『Ｈ』になると（図９（ａ）
参照）、垂直読出オフセットカウンタ４２６はリセット
され、水平基準読出ドットクロック信号ＨＢＤＣＫのク
ロック数のカウントを開始する。この垂直読出オフセッ
トカウンタ４２６がＣＰＵ６２０の設定した値をカウン
トしながら、垂直読出オフセット信号ＶＲＯＦＴをＯＲ
回路４３２を介して３ポート映像メモリ３１０のポート
１ラインインクリメントＩＮＣ１に与え（図９（ｃ）参
照）、３ポート映像メモリ３１０の垂直方向の読出アド
レス値をオフセットする。

【００６２】そのとき、ＮＯＲ回路４３３に垂直同期信
号ＶＳＰＣ及び垂直読出オフセット信号ＶＲＯＦＴが与
えられているので、リードイネーブル信号ＲＥ１（負論
理）が３ポート映像メモリ３１０のリードイネーブル端
子ＲＥ１（負論理）に与えられ、ＣＰＵ６２０により設
定された値をカウントすると垂直オフセットがなされる
ため、垂直読出オフセットカウンタ４２６は垂直読出オ
フセット信号ＶＲＯＦＴの出力を次の垂直同期信号ＶＳ
ＰＣの到来まで停止する。

【００６３】次に、３ポート映像メモリ３１０の水平方
向の読出し許可について、図１０を参照して説明する。
水平同期信号ＨＳＰＣが出力されると、水平読出開始カ
ウンタ４２２、水平６４クロックカウンタ４２３及び水
平読出回数カウンタ４２４がリセットされ、水平読出開
始信号ＨＲＳＡ、水平読出開始信号ＨＲＳＢ及び水平読
出回数信号ＨＲＴか゛ローレベル『Ｌ』になる（図１０
（ｃ），（ｄ），（ｅ）参照）。そこで、水平読出開始
カウンタ４２２は水平基準読出ドットクロック発生器４
２１が出力する水平基準読出ドットクロック信号ＨＢＤ
ＣＫのクロック数をカウントし、そのカウント値がＣＰ
Ｕ６２０に設定した値になると、水平読出開始信号ＨＲ
ＳＡをハイレベル『Ｈ』にする（図１０（ｃ）参照）。
水平読出開始信号ＨＲＳＡがハイレベル『Ｈ』になる
と、水平６４クロックカウンタ４２３が基準読出ドット
クロック信号ＨＢＤＣＫのクロック数のカウントを開始
し、そのカウント値が６４になると、水平読出開始信号
ＨＲＳＢをハイレベル『Ｈ』にする（図１０（ｄ）参
照）。すると水平読出ドットクロック発生器４２５は、
水平読出開始信号ＨＲＳＢに位相ロックされる。なお、
水平６４クロックカウンタ４２３は３ポート映像メモリ
３１０の特性上、「６４」のカウント値で水平読出開始
信号ＨＲＳＢのハイレベル『Ｈ』を生じるもので、６４
に限る訳ではない。

【００６４】上記水平読出開始信号ＨＲＳＢがハイレベ
ル『Ｈ』になると、３ポート映像メモリ３１０の水平方
向の読出が許可されたことになり、水平読出回数カウン
タ４２４は水平基準読出ドットクロック信号ＨＢＤＣＫ
のクロック数のカウントを開始し、そのカウント値がＣ
ＰＵ６２０の設定した値になると、水平読出回数信号Ｈ
ＲＴをハイレベル『Ｈ』にする（図１０（ｅ）参照）。

【００６５】垂直読出開始信号ＶＲＳがハイレベル
『Ｈ』、垂直読出回数信号ＶＲＴがローレベル『Ｌ』で
あるときに、水平読出開始信号ＨＲＳＢがハイレベル
『Ｈ』であり、かつ水平読出回数信号ＨＲＴがローレベ
ル『Ｌ』である期間だけ、水平読出回数信号ＨＲＴを受
けるＡＮＤ回路４３１からは、ハイレベル『Ｈ』のスー
パーインポーズ許可させる信号ＶＳＥＬが出力される。
従って、３ポート映像メモリ３１０では、この間の垂直
方向の読出許可に基づいて、ディジタルＲＧＢ信号ＬＳ
ＭＥＭが読み出される。

【００６６】次に、３ポート映像メモリ３１０の水平方
向の読み出しについて、図１１を参照して説明する ス
ーパーインポーズさせる信号ＶＳＥＬがハイレベル
『Ｈ』となり（図１１（ｃ）参照）、水平読出ドットク
ロック発生器４２５が出力する水平読出ドットクロック
信号ＨＤＤＡのクロックに基づいて（図１１（ｂ）参
照）、３ポート映像メモリ３１０からのディジタル信号
ＬＳＭＥＭの読みだし及びＤＡＣ４１０のアナログ変換
が行われる。このときのリードイネーブル信号ＲＥ１も
示されている（図１１（ｄ）参照）。

【００６７】一方、前述のように映像信号ＶＶＳ２はビ
デオスイッチ５１０のＡ点に入力され、又、３ポート映
像メモリ３１０から読み出され、ＤＡＣ４１０によりア
ナログ変換された映像信号ＶＶＳ３はビデオスイッチ５
１０のＢ点に入力されている。従って、スーパーインポ
ーズさせる信号ＶＳＥＬによるビデオスイッチ５１０の
切り換えにより、ビデオスイッチ５１０の出力である映
像信号ＶＶＳ４は、映像信号ＶＶＳ２に対応する画像の
中に、映像信号ＶＶＳ２に位相補正された映像信号ＶＶ
Ｓ３をスーパーインポーズした画像に対応する映像信号
ＶＶＳ４として出力される。また、映像信号ＶＶＳ４の
出力とともに、水平同期信号ＨＳＰＣ及び垂直同期信号
ＶＳＰＣも出力端子５０５、４９０、４９１に出力され
る。

【００６８】なお、上述したタイミングチャートは、一
例であり、各信号が正論理又は負論理であっても上述し
た動作をすることができる。

【００６９】又、図５においては、ハイレベル『Ｈ』の
スーパーインポーズさせる信号ＶＳＥＬがＮＯＴ回路４
３６を介してトライステート回路４３４に出力されてい
るときは、トライステート回路４３４が動作して、水平
読出ドットクロック信号ＨＤＤＡが駆動クロック信号Ｈ
ＤＣＫとして送出される。逆に、スーパーインポーズさ
せる信号ＶＳＥＬがローレベル『Ｌ』のときは、トライ
ステート回路４３５が動作して、水平基準読出ドットク
ロック信号ＨＢＤＣＫが駆動クロック信号ＨＤＣＫとし
て３ポート映像メモリ３１０へ与えられている。

【００７０】すなわち、スーパーインポーズさせる信号
ＶＳＥＬがハイレベル『Ｈ』でスーパーインポーズが行
われるときには、水平読出ドットクロック発生器４２５
から出力される水平読出ドットクロックＨＤＤＡにより
３ポート映像メモリ３１０がアクセスされて、スーパー
インポーズに十分な速度でディジタルＲＧＢ信号ＬＳＭ
ＥＭの読出しが行われる。一方、スーパーインポーズさ
せる信号ＶＳＥＬがローレベル『Ｌ』でスーパーインポ
ーズが行われないときには、水平基準読出ドットクロッ
ク発生器４２１から出力される水平基準読出ドットクロ
ックＨＢＤＣＫにより３ポート映像メモリ３１０がアク
セスされて、水平読出オフセット点までのアドレスの歩
進や、スーパーインポーズが行われない水平／垂直領域
のディジタルＲＧＢ信号のいわば読み飛しが行われ、次
のスーパーインポーズされる信号ＶＳＥＬがハイレベル
『Ｈ』となるタイミングに備えることになる。

【００７１】以上により、映像信号ＶＶＳが映像信号Ｖ
ＶＳ２内にスーパーインポーズされる位置は、垂直方向
が垂直読出開始カウンタ４２８からの垂直読出開始信号
ＶＲＳで、水平方向が水平読出開始カウンタ４２２から
の水平読出開始信号ＨＲＳＡにより決定される。また、
スーパーインポーズされる表示サイズは、垂直方向が垂
直読出回数カウンタ４２９からの垂直読出回数信号ＶＲ
Ｔで、水平方向が水平読出回数カウンタ４２４からの水
平読出回数信号ＨＲＴにより決定される。

【００７２】また、映像信号ＶＶＳ３が拡大縮小表示さ
せるには、垂直方向では垂直読出ラインクロック発生器
４３０の垂直読出ラインクロック信号ＶＲＬＣＫ、水平
方向では水平読出ドットクロック発生器４２５の水平読
出ドットクロック信号ＨＤＤＡのそれぞれの周波数を低
くすると拡大し、高くすると縮小させた表示が行える。

【００７３】図１２は、映像デコーダ部１４２とＡＤＣ
２１０から色信号をＲＧＢ信号（ＶＲＧＢＹ）として取
り出し、映像デコーダ部１４３とＡＤＣ２１１からは色
信号をＹＵＶ信号（ＶＹＵＶＹ）として取り出す場合の
事例を示している。かかる事例であっても米Motorola社
製ＩＣチップＭＣ４４０１１によって実現される。ま
た、このＩＣチップは映像デコーダ部とＡＤＣ部とが一
体化されているので容易に使いやすい環境になってい
る。

【００７４】図１３は、液晶表示体などディジタルデー
タを表示体の入力信号とする場合の実施例であって、Ｄ
ＡＣ４１０に相当するブロックが省略され、映像メモリ
３１０からの信号ＬＳＭＥＭと表示信号発生部７３０か
らの信号ＶＶＳ２とをビデオ切換部５１０でスーパーイ
ンポーズしてＬＣＤパネルなどの表示制御部８１０によ
り表示パネルを駆動している。

【００７５】

【発明の効果】本発明の請求項１により、映像デ−タを
モニタ−部１０８に任意の表示サイズと表示位置で表示
させたまま、同時に映像デ−タを任意の解像度で圧縮し
てＣＰＵまたは記憶媒体に書き込むことができる。その
ため映像符合圧縮回路部３３０とＣＰＵ６２０は圧縮制
御に専念できるため、映像デ−タのフィ−ルドまたはフ
レ−ム単位で途切れることなく、確実に書き込めるとい
う効果があり、映像符合化させる映像デ−タの解像度も
任意の解像度に上げられるという効果が得られる。

【００７６】請求項２，３は、請求項１の効果を具体的
に実現するための特別な例を示している。

【００７７】請求項４は、複数系列による映像信号を選
択的に表示するか、あるいはスーパーインポーズにより
同一表示体に合成して表示するかの操作が可能になると
いう効果がある。

【００７８】請求項５は、ＣＰＵまたは記憶媒体から読
みだされたデータは、記録された指定解像度の映像デ−
タを表示拡大縮小制御部４２０により、指定サイズに拘
らず任意の表示サイズおよび表示位置でモニタ−部１０
１に表示させられ、今後、本発明はマルチメディアに対
応した映像処理分野ではなくてはならない効果が得られ
る発明である。

【図面の簡単な説明】

【図１】本発明のシステム構成図。

【図２】本発明の概略ブロック図。

【図３】本発明の図２の一部を示す構成図。

【図４】本発明の図３のタイミング図。

【図５】本発明の図２の他の一部を示すブロック図。

【図６】要部のＰＬＬ発振回路部の説明図。

【図７】要部のＰＬＬ発振回路部の説明図。

【図８】要部の動作を示すタイムチャート。

【図９】要部の動作を示すタイムチャート。

【図１０】要部の動作を示すタイムチャート。

【図１１】要部の動作を示すタイムチャート。

【図１２】要部の動作を示すタイムチャート。

【図１３】要部の動作を示すタイムチャート。

【図１４】従来のシステム構成図。

【符号の説明】

１０１：モニター部 １４０：映像信号入力部 １４１：Ｙ／Ｃ分離部 １４２：映像デコーダ部 ２１０、２１１：ＡＤコンバータ部 ２２０：ディジタイズ制御部 ３１０：映像メモリ部 ３１１：映像スイッチ ３１２：再生スイッチ ３２０：圧縮伸長制御部 ３３０：映像符号圧縮回路部 ３４０：映像符号伸長回路部 ４１０：ＤＡコンバータ部 ４２０：表示拡大縮小制御部 ５１０：ビデオスイッチ部 ６１０：ＣＰＵＢＵＳ ６２０：ＣＰＵ ７１０：Ｉ／Ｏ制御部 ７２０：記憶媒体 ７３０：表示信号発生部

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/907 Ｂ 7734−5Ｃ

Claims (5)

【特許請求の範囲】
1. 【請求項１】論理演算を行うプロセッサと、前記プロセ
   ッサにより制御されて入力される映像信号を第１記憶媒
   体に書き込みの制御をする書込制御部と、前記記憶媒体
   の信号を読み出して第１映像信号を表示させる読出制御
   部とを備えた映像記録処理装置であって、前記入力され
   る映像信号を動画データとして第２記憶媒体に記録し、
   前記第２記憶媒体から第２映像信号として再生する動画
   記録再生部を設けたことを特徴とする映像記録再生装
   置。
2. 【請求項２】前記書込制御部には前記第１映像信号のた
   めの第１のアナログ・ディジタル変換部と、前記動画記
   録再生部には前記第２映像信号のための第２のアナログ
   ・ディジタル変換部を設けたことを特徴とする請求項１
   記載の映像記録再生装置。
3. 【請求項３】前記第２映像信号のための圧縮部と伸長部
   とを前記動画記録再生部に設けたことを特徴とする請求
   項２記載の映像記録再生装置。
4. 【請求項４】前記第１映像信号と前記第２映像信号とを
   切り換えるための映像切換部を前記書込制御部に設けた
   ことを特徴とする請求項３記載の映像記録再生装置。
5. 【請求項５】前記書込制御部からの映像信号を表示する
   ための拡大縮小制御部を前記読出制御部に設けたことを
   特徴とする請求項４記載の映像記録再生装置。